CH650368A5

CH650368A5 - Procede et dispositif de codage d'un signal numerique.

Info

Publication number: CH650368A5
Application number: CH5173/81A
Authority: CH
Inventors: Takenori Sonoda; Nobuhiko Watanabe; Masato Tanaka
Original assignee: Sony Corp
Priority date: 1980-08-14
Filing date: 1981-08-11
Publication date: 1985-07-15
Also published as: JPS5736410A; AT373414B; NL8103800A; BR8105188A; AU7393181A; FR2488758A1; AU546335B2; NL191326B; GB2082809A; ES8302384A1; MX150589A; NL191326C; ATA356881A; BE889959A; GB2082809B; JPH0157427B2; SU1327804A3; ES504731A0; SE8104804L; ZA815231B

Description

La présente invention se rapporte à la transmission des signaux numériques et, en particulier, à une transmission dans laquelle ces signaux sont distribués parmi plusieurs circuits de transmission. Plus particulièrement, l'invention concerne un procédé et un appareil de codage à correction d'erreur d'un signal numérique à transmettre sur plusieurs circuits de distribution, de préférence par l'enregistrement du signal sur plusieurs pistes d'un support d'enregistrement.

Un procédé de codage d'un signal numérique permettant la correction d'erreur et la protection contre des erreurs dites brusques (comme un évanouissement dans le cas d'un signal enregistré) a été proposé dans la demande de brevet des Etats Unis d'Amérique N° 218256 déposée le 19 décembre 1980 au nom de la titulaire. Ce procédé implique une redisposition ou une imbrication des mots du signal numérique avant leur transmission ou leur enregistrement, puis une désimbrication ou un rétablissement du signal reçu ou reproduit dans sa forme initiale. Cette technique offre l'avantage de distribuer les erreurs d'évanouissement ou les erreurs brusques sur un grand nombre de blocs initiaux du signal numérique, ce qui augmente la possibilité de correction des mots erronnés. Ce procédé an-5 térieur implique particulièrement une technique d'imbrication transversale selon laquelle des séquences de données MIC (modulées par impulsions codées) sont imbriquées deux ou plusieurs fois. Selon ce procédé d'imbrication transversale, les mots de données sont groupés en plusieurs blocs différents de codes de correction d'erreur, cha-îo que mot de données étant associé à plusieurs mots de correction d'erreur. Ainsi, cette technique est assez puissante pour la correction des erreurs brusques.

Des machines d'enregistrement de signaux numériques de son sur bande magnétique à plusieurs pistes, à têtes fixes, ont aussi déjà 15 été proposées. Dans ces machines, plusieurs pistes longitudinales parallèles sont formées sur une bande magnétique, et un signal de son numérisé en plusieurs canaux est enregistré sur ces pistes. Afin de permettre à un enregistreur de fonctionner à une vitesse réduite et de réduire au minimum la consommation de bande, un signal de son 2o MIC représentant un seul canal est distribué entre plusieurs pistes et y est enregistré.

Dans un tel enregistreur à têtes fixes, la technique d'imbrication transversale mentionnée ci-dessus peut être utilisée avec avantage pour améliorer les possibilités de correction des erreurs brusques. 25 Mais étant donné que le signal MIC est distribué parmi plusieurs pistes, un problème se pose en ce qu'une erreur brusque, apparaissant sur deux ou plusieurs des pistes (produites par exemple par des empreintes de doigts ou des poussières sur la bande), peut réduire la possibilité de correction d'erreur. En outre, la possibilité de correc-30 tion des erreurs aléatoires peut ne pas être la même pour toutes les pistes et peut varier de façon indésirable d'une piste à l'autre.

L'invention a donc pour objet un procédé de codage d'un signal numérique pour la correction d'erreur selon le préambule de la revendication 1.

35 Dans le but d'assurer une puissance optimale de correction d'erreur, le procédé selon l'invention présente les particularités mentionnées dans la partie caractérisante de la revendication 1.

De préférence, une autre condition supplémentaire est que M soit une puissance entière de 2 (par exemple 2, 4, 8,16, etc.) et que 40 (D—dj) soit impair. Les conditions sont satisfaites de façon favorable si M, N, n, D, d0 et d,- sont choisies à 2\ 6, 2,17, 0 et 2, respectivement-.

D'autres particularités et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre d'un exemple de 45 réalisation et en se référant aux dessins annexés sur lesquels:

la fig. 1 est un diagramme destiné à expliquer les principes généraux du traitement de retard et d'imbrication transversale utilisés dans le procédé selon l'invention,

la fig. 2 est un diagramme représentant la disposition des pistes so d'enregistrement sur une bande magnétique, pour l'enregistrement d'un signal codé selon le procédé objet de l'invention,

les fig. 3 et 4 sont des schémas simplifiés représentant respectivement un dispositif d'enregistrement comportant des codeurs selon l'invention et un dispositif de reproduction complémentaire, 55 la fig. 5 est un diagramme montrant une disposition d'un circuit de double imbrication d'un codeur selon l'invention,

la fig. 6 représente schématiquement un bloc d'une séquence de données sous une forme à enregistrer,

la fig. 7 est un schéma simplifié montrant la disposition d'un tirso cuit de suppression d'imbrication d'un codeur complémentaire ou codeur selon l'invention,

les fig. 8 et 9 sont des diagrammes destinés â expliquer le procédé d'imbrication utilisé dans le procédé selon l'invention, et les fig. 10,11 et 12 sont des diagrammes illustrant les relations 65 entre les différentes séquences de mots quand des signaux numériques sont enregistrés respectivement sur quatre pistes, une piste et deux pistes de données.

Un système de codage d'un signal numérique d'un nombre entier

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de N séquences de mots de données d'entrée, de manière qu'elles contiennent un nombre entier n de mots de correction d'erreur sera maintenant décrit en regard des figures, et initialement en regard de la fig. 1 qui représente un codeur généralisé.

Selon la fig. 1, les N séquences de mots de données, qui sont de préférence sous la forme d'un signal en série MIC, sont traitées de la gauche vers la droite et des retards leur sont appliqués dans des circuits à retard représentés sous forme de cases. Les retards respectifs des différents circuits à retard sont exprimés sous la forme d'un nombre entier de durées de mots, indiqué par les légendes dans les cases correspondantes. En pratique, une mémoire à accès direct (RAM) est utilisée pour chaque circuit à retard.

Le signal en série MIC est présenté au codeur de la fig. 1 sous la forme d'un nombre N de séquences de données MIC en parallèle. Dans le codeur représenté, les N séquences sont divisées de façon égale en deux groupes: W(0) à W(i— 1) et W(i) à W(N — 1). Un nombre n de séquences de mots de correction d'erreur, produites par le codeur, sont disposées entre la dernière séquence W(i — 1) du premier groupe et la première séquence W(i) du second groupe.

Dans le cas où le signal numérique représente un canal d'un signal de son, il est préférable que les mots numériques représentant des échantillons voisins du signal de son apparaissent dans des groupes alternés. Cela évite que des mots voisins n'apparaissent trop près l'un de l'autre dans le signal transmis, facilitant ainsi le masquage d'erreurs impossibles à corriger. Ce masquage est effectué de façon favorable au moyen d'une technique d'interpolation. Autrement dit, des mots représentant le signal de son à des instants successifs apparaissent sous forme de paires de mots W(0) et W(i), W(l) et W(i +1), ..„jusqu'à W(i — 1) et W(N— 1). Par conséquent, les séquences de mots W(i) à W(N— 1) subissent des retards qui sont supérieurs à ceux apportés aux séquences W(0) à W(i — 1) de manière que, à la sortie du codeur, la distance entre des mots représentant des échantillons successifs du signal de son soit aussi grande que possible.

Les séquences de mots de données MIC W(0) à W(i — 1) reçoivent des retards totaux différents respectifs de 0 mot, D mots, 2D mots,..., et (i— 1)D mots pour apparaître sous forme de séquences de sorties respectives W'(0) à W'(i — 1).

D'une façon similaire, les séquences de mots de données MIC W(i) à W(N — 1) reçoivent d'une façon similaire des retards totaux différents, de (i+n)D mots, (i+n+ 1)D mots,..., et (N+n— 1)D mots pour apparaître sous forme de séquences de sortie respectives W'(i) à W'(N —1).

Comme le montre la fig. 1, ces retards sont introduits dans n étages de retard distincts et n séquences de mots de correction d'erreur P(0) à P(n — 1) sont formés à l'entrée de chaque étage de retard. Plus particulièrement, les séquences de mots de données sont utilisées, dans le présent codeur, pour produire chacune des séquences de mots de correction d'erreur P(0) à P(n—1) par addition modulo 2. Dans le codeur représenté, des additionneurs modulo 2, représentés par des cercles pleins (#), reçoivent, comme éléments générateurs, des mots situés aux entrées des circuits à retard de l'un respectif des n étages de retard. Dans le cas présent, les entrées des circuits à retard délivrant des éléments générateurs sont représentées par des cercles vides (O)-

Par exemple, la première séquence de mots de correction d'erreur P(0) est produite par addition modulo 2 des mots W(0) à W(N — 1) non retardés.

Ensuite, les séquences de mots de correction d'erreur déjà développées retardées de façon appropriée sont également utilisées comme des éléments générateurs pour les séquences suivantes de mots de correction d'erreur.

Par exemple, la séquence de mots de correction d'erreur P(0) reçoit un retard de idi mots, et elle est utilisée comme un élément générateur de la seconde séquence de mots de correction d'erreur P(l) avec les séquences de mots W(0) à W(i—1) et W(i) à W(N — 1) retardées des valeurs respectives de 0, dh 2d,,..., (i— l)d,, (i+n)di,..., et (N+n — l)d[ mots. Cette séquence de mots P(l) est ensuite retardée de (i+ l)(d2—dj et elle est utilisée comme un élément générateur pour la séquence suivante de mots de correction d'erreur P(2) avec la séquence de mots déjà formée (P0) et les séquences de mots W(0) à W(N— 1) retardées des valeurs respectives 0, (d2—d,), 2(d,—dj,..., i(d2—d,), (i+n)(d2-d,),..., et (N+n-l)(d2—d,) mots.

En général, le retard total auquel chaque séquence de données MIC est soumise est introduit dans n étages de retard avec chacun un retard différent, de manière que chaque étage soit distant de la sortie d'un nombre entier de fois (D —d,), où D et dj sont des nombres entiers. Dans ce cas, les nombres entiers dj sont choisis avec des valeurs différentes d0 = 0<d,<d2,..., <d„_i<D.

Par conséquent, (N+n) séquences de mots numériques sont formées sous forme de séquences de sortie imbriquées transversalement et codées pour la détection d'erreur W'(0), W'(l),..., W'(i — 1), P'(0), P'(l),.... P'(n-1), W'(i), W'(i +1),..., et W'(N-1).

Ces séquences, considérées en parallèle, constituent une progression de blocs successifs Bj contenant les (N+n) mots imbriqués transversalement. Les blocs successifs Bj contiennent en outre un mot de synchronisation et un code de contrôle de redondance cyclique (CRC) ou autre mot de code de contrôle. Les blocs ainsi formés sont distribués alternativement entre M circuits de transmission, par exemple M pistes d'une bande magnétique. Autrement dit, parmi une séquence de blocs successifs B0, B,, B2,..., B„, le bloc B0 est enregistré sur une première piste, le bloc Bj sur une seconde piste et le bloc B2 sur une troisième piste. La distribution est cyclique, de sorte que par exemple des blocs BM+1, B2M+1 sont enregistrés sur la première piste et des blocs BM+2, B2M+2, ••• sont enregistrés sur la seconde piste.

Comme cela a été indiqué ci-dessus, les mots de correction d'erreur P(l) à P(n — 1) sont formés non pas à partir des mots de données MIC W(0) à W(N — 1) seuls, mais également à partir des mots de correction d'erreur formés dans les étages précédents. Ainsi, ces mots de correction d'erreur déjà formés sont également protégés contre les erreurs brusques et aléatoires, et peuvent être corrigés si cela est nécessaire en utilisant des mots de correction d'erreur récemment formés. Par conséquent, si le nombre n de mots de correction d'erreur formés à l'intérieur d'un bloc de code B, est augmenté, la possibilité de correction d'erreur est également augmentée. Mais cette augmentation implique l'augmentation du nombre des étages de retard et, par conséquent, la complexité du codeur et d'un décodeur complémentaire. Ainsi, dans'le mode de réalisation ci-dessus, le nombre des étages et le nombre correspondant n des mots de correction d'erreur est choisi égal à deux.

Avec le procédé selon l'invention, la possibilité de correction d'erreur du signal imbriqué transversalement enregistré sur M pistes d'une bande magnétique est équivalente à la possibilité de correction d'erreur qui peut être obtenue quand le signal n'est enregistré que sur une seule piste. La séquence de correction d'erreur P(0) et les mots qui constituent ces éléments générateurs sont séparés par des intervalles de D blocs sur la piste enregistrée et, d'une façon similaire, les séquences de correction d'erreur P(l), P(2),..., et P(n— 1) et les mots respectifs qui constituent leurs éléments respectifs sont séparés les uns des autres par des intervalles (D—d,), (D—d2),..., (D—d„_2) et (D—d„_i) blocs. Ainsi, dans un enregistrement numérique à pistes multiples, deux ou plusieurs mots sur des pistes différentes peuvent être affectés par la même erreur brusque, mais les distances D, (D—d[), (D—d2),..., et (D—dr._,) peuvent être choisies afin d'assurer que la correction d'erreur puisse encore se faire. Ces distances doivent être choisies de manière que les mots qui constituent des éléments générateurs pour les mots de correction d'erreur respectifs P(0), P(l),..., P(n— 1) soient séparés, en réduisant ainsi au minimum le risque que plus d'un mot soit affecté par la même erreur brusque. Pour établir une possibilité optimale de correction d'erreur, il faut que les distances de séparation mentionnées ci-dessus soient prévues sur toutes les M pistes.

Pour répondre à cette condition, il faut que les valeurs de N, n, M, D et dj satisfassent au moins aux critères suivants:

a) le plus petit commun multiple de deux valeurs de (D—dj) doit

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être supérieur au produit (N + n — 1 )D ; cela peut s'exprimer mathématiquement sous la forme

PPCM [(D - d;), (D - dj)] < (N + n -1 )D

où PPCM représente le plus petit commun multiple et i <j, i, j = 0 à (n—1);

b) les retards (D—dj et le nombre M des pistes sont choisis de manière à n'avoir aucun facteur commun supérieur à l'unité; autrement dit, (D—di) et M doivent être premiers l'un par rapport à l'autre; cela peut s'exprimer mathématiquement comme suit:

PGCD (D—di( M) = 1

où PGCD représente le plus petit commun diviseur et i = 0 à (n-1).

Le premier critère qui doit être respecté pour toutes les combinaisons de (D—d,) et (D — dj) impliquent que les éléments générateurs des séquences de mots de correction d'erreur P(i) [i = 0 à (n — 1)] se chevauchent au maximum d'un mot dans la période de retard maximal (N+n— 1)D. Ainsi, même si les éléments générateurs d'un mot de correction d'erreur dans une séquence particulière P(i) peuvent contenir plus d'un mot erronné, les éléments générateurs d'un mot correspondant dans la séquence voisine P(i— 1) ne contiennent pas plus d'un mot erronné. Cette condition est satisfaite quel que soit le nombre M des pistes.

Le second critère implique que les éléments générateurs de chaque mot de correction d'erreur soient distribués uniformément le long des différentes pistes. Autrement dit, si les éléments générateurs de chaque mot de correction d'erreur sont distribués sur certaines pistes davantage que sur d'autres, la capacité du décodeur à corriger des erreurs est meilleure dans certaines pistes et plus mauvaise dans d'autres et, par conséquent, la capacité de correction d'une erreur soudaine dans chaque piste d'un enregistrement à plusieurs pistes est différente de celle d'un enregistrement sur une seule piste.

Un troisième critère peut être satisfait également, bien que ce ne soit pas une condition absolue pour la mise en œuvre de l'invention. Ce critère peut être posé de la manière suivante:

c) si deux retards (D—di) et (D —dj) sont divisés par le nombre M des pistes, le résultat donne des restes différents. Cela peut s'exprimer mathématiquement de la manière suivante:

(D—dj) ■ (modulo M) (D—dj) • (modulo M)

oùicj, i,j = 0à(n—1).

Ce critère assure que les séquences respectives de mots de données qui produisent chaque séquence de mots de correction d'erreur sont distribuées dans des ordres différents sur les M pistes. Ce critère est également nécessaire pour assurer que les différentes séquences de mots de correction d'erreur P(i) sont distribuées uniformément parmi les M pistes.

Il faut noter que, si le nombre des pistes est une puissance entière de deux (M = 2k), le critère b est satisfait si (D—dj) est impair, tandis que le critère c est satisfait si n<2lt_1 = M/2.

Une application du procédé de l'invention sera maintenant décrit en regard de la fig. 2 qui montre une section de bande magnétique 1 sur laquelle a été enregistré un signal numérique codé selon l'invention. Dans ce mode de réalisation, la bande magnétique 1 a une largeur de 6,35 mm et porte huit pistes de données TD0 à TD7, deux pistes analogiques TA, et TA2, une piste de commande TC et une piste de code de temps TC. Le signal sonore sous la forme d'un signal en deux canaux, par exemple un signal stéréophonique, et une paire correspondante de signaux sonores MIC, désignée par CHI et CH2, sont distribués et enregistrés sur des pistes alternées parmi les huit pistes de données TD0 à TD7. Autrement dit, le signal sonore MIC désigné par CHI est enregistré sur les pistes TD0, TD2, TD4 et TD6 tandis que le signal CH2 est enregistré sur les pistes TDb TD3, TD5 et TD7. Tout particulièrement, des blocs successifs Bb B2, B3 et

B4 du signal de son MIC sont distribués cycliquement, respectivement sur les pistes TD0, TD4, TD2 et TD6 tandis que les blocs B,, B2, Bj et B4 du signal CH2 sont distribués cycliquement, respectivement sur les pistes TD,, TD5, TD, et TD7.

Les pistes analogiques TA, et TA, qui sont prévues sur les parties marginales de la bande 1 contiennent des versions analogiques des signaux MIC respectifs CHI et CH2 et sont utilisées dans un but de référence, par exemple pour faciliter des corrections de bande.

La piste de commande TC contient de préférence un signal de commande d'asservissement qui peut être utilisé pour régler la vitesse de déroulement de la bande. Mais cette piste de commande TC peut contenir, en supplément ou en remplacement, un signal d'adresse, un signal de commande de mode, etc. Le signal de commande enregistré sur la piste de commande TC consiste de préférence en des données en série codées selon une technique d'enregistrement de haute densité, par exemple un système 3PM, et il est modulé en fréquence pour son enregistrement.

La piste de code de temps TT peut contenir un signal de code de temps utilisé pour contrôler la longueur d'avance de la bande 1.

Les fig. 3 et 4 représentent respectivement un dispositif d'enregistrement comportant des codeurs selon l'invention et un dispositif de lecture complémentaire.

Dans le dispositif d'enregistrement de la fig. 3, des bornes d'entrée 2a et 2b reçoivent respectivement les signaux de données MIC, CHI et CH2, et ces signaux sont alors appliqués aux codeurs respectifs 3a et 3b. Ces derniers codeurs fonctionnent selon le principe expliqué en regard de la fig. 1 et seront décrits en détail ci-après. Les codeurs 3a et 3b produisent des blocs codés de données pour un démultiplexeur 4 qui distribue les deux signaux CH1 et CH2 sur les huit pistes TD0 à TD,. Plus particulièrement, le démultiplexeur 4 délivre huit signaux de sortie séparés à des modulateurs respectifs 5a à 5h qui délivrent une sortie modulée à des amplificateurs linéaires 6a à 6h et, de là, à des têtes d'enregistrement statiques HRo à HR7.

En même temps, un signal de commande est fourni à une entrée de commande 7 qui est reliée à l'entrée d'un codeur 8 de signal de commande. Un signal de commande codé de façon appropriée est alors fourni à un modulateur 9 qui est connecté par l'intermédiaire d'un amplificateur 10 à une tête d'enregistrement HRc de signal de commande.

Comme le montre la fig. 4, les têtes de lecture HP0 à HP, de signaux de données et la tête de lecture HPC du signal de commande sont en contact avec les pistes de données respectives TD0 à TD, et la piste de commande TC de la bande magnétique 1. Les têtes HP0 à HP, sont reliées par des amplificateurs de lecture lia à llh et 12 à des circuits d'extraction d'horloge 13a à 13h et 14.

Comme cela a été indiqué, le signal enregistré est de préférence du type qui convient pour un décodeur à autosynchronisation, et l'écartement des bits des signaux de données eux-mêmes est utilisé pour contrôler la fréquence d'horloge.

Après les extracteurs d'horloge 13a à 13h, les signaux de données lus sont transmis par les modulateurs 15a à 15h à des circuits 16a à 16h de correction de base de temps. En même temps, des signaux de commande sont délivrés par l'extracteur d'horloge 14, par un démodulateur 17 à un décodeur de commande 18. Des signaux prédéterminés d'adresse, qui sont inclus dans les signaux enregistrés sur la piste de commande TC, sont décodés dans le décodeur de commande 18, et ce dernier délivre des signaux d'adresse aux correcteurs de base de temps 16a à 16h pour spécifier les adresses d'écriture aux circuits de mémoire qui font partie des correcteurs de base de temps 16a à 16h. Ces derniers reçoivent des signaux d'adresse de lecture respectifs provenant d'une source d'horloge de référence (non représentée). Par conséquent, les correcteurs de base de temps 16a à 16h délivrent des signaux de sortie de données dont les variations de base de temps sont éliminées.

Bien que cela ne soit pas représenté, le décodeur de commande 18 peut également délivrer un signal de commande d'asservissement de cabestan pour commander la vitesse de déroulement de la bande 1.

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Les huit signaux de sortie de données provenant des correcteurs 16a à 16h sont appliqués aux entrées d'un multiplexeur 19 qui convertit les huit signaux lus en deux signaux de son MIC codés CHI et CH2. Ces deux signaux sont délivrés par le démultiplexeur 19 à des décodeurs respectifs 20a et 20b qui sont complémentaires des codeurs 3a et 3b de la fig. 3. Ces décodeurs 20a et 20b servent à corriger des erreurs qui peuvent apparaître pendant les opérations d'enregistrement et de lecture. Les signaux de son MIC finalement reconstitués CHI et CH2 sont alors délivrés aux bornes de sortie respectives 21a et 21b.

Les codeurs 3a et 3b du dispositif d'enregistrement de la fig. 3 sont réalisés chacun de la même manière et comportent chacun un circuit d'imbrication multiple tel que celui représenté sur la fig. 5.

Comme le montre cette figure, les signaux de son MIC CHI et CH2 sont divisés chacun en six séquences séparées de mots, constituées par des séquences de données de mots pairs W(0), W(2), W(4) et des séquences de données de mots impairs W(l), W(3) et W(5). Les six séquences de données sont appliquées, un mot à la fois, à un additionneur modulo 2 qui produit une première séquence de mots de parité P(0). Cette première séquence de mots de parité est utilisée à la reproduction pour la correction d'erreur dans les séquences de mots de données W(0) à W(5). La première séquence de mots de parité P(0) peut être considérée comme produite à partir de l'équation ci-après, dans laquelle © représente l'opération modulo 2:

P(0) = W(0) © W(l) © W(2) © W(3) © W(4) © W(5)

Chaque séquence de données est formée d'un mot sur six, de la manière suivante:

W(0) = (W„,W6,W12,...)

W(2) = (W2, W„ W14,...)

W(4) = (W4, W10, W16,...)

W(l) = (W„ W7, WI3,...)

W(3) = (W3, W„ W15,...)

W(5) = (W5, Wu, W17,...)

P(0) = (P„,P6,P12,...)

Les séquences de données ci-dessus sont ensuite appliquées à un premier étage 22 d'imbrication dans lequel ces séquences de données sont retardées de multiples respectifs de d] mots. Ainsi, les séquences W(0), W(4), P(0), W(l), W(3) et W(5) sont retardées de 0, d„ 2d„ 3dls 5d,, 6d, et 7dt. Les séquences ainsi retardées dans l'étage d'imbrication 22 sont identifiées par un signe prime. Chacune des sept séquences W(0), W'(2), W'(4), P'(0), W'(l), W'(3), W'(5) apparaissant à la sortie de l'étage d'imbrication 22 est appliquée à un second additionneur modulo 2 dans lequel les sept séquences sont additionnées modulo 2 pour produire une seconde séquence de mots de parité Q(0). Ensuite, les séquences de mots de données W(0) et W'(l) à W'(5) et les séquences de mots de parité P'(0) et Q(0) sont appliquées à un second étage d'imbrication 23. Ce dernier contient des circuits à retard de manière que les séquences W(0), W'(2), W'(4), P'(0), Q(0), W'(l), W'(3) et W'(5) soient retardées respectivement de 0 mot, (D—d,) mots, 2(D—d,) mots, 3(D—d,) mots, 4(D—d,) mots, 5(D—d,) mots, 6(D—dt) mots et 7(D—d,) mots. Ainsi, l'étage d'imbrication 23 délivre à sa sortie les huit séquences W(0), W"(2), W"(4), P"(0), Q'(0), W"(l), W"(3), W"(5) où un signe seconde est utilisé pour indiquer qu'une séquence particulière a subi deux étages de retard.

A partir de la sortie du second étage d'imbrication 23, les mots sont assemblés en des blocs, de la forme représentée sur la fig. 6, et reçoivent un signal de synchronisation de tête SYNC et un code de contrôle de redondance cyclique CRC. Ainsi, les blocs constitués par le signal de synchronisation SYNC, les huit mots qui apparaissent à un moment donné à la sortie d'un étage d'imbrication 23 et le signal de code de contrôle CRC sont fournis au démultiplexeur 4 pour être distribués vers l'un des modulateurs 5a à 5h.

La fig. 7 représente en détail les décodeurs correspondants 20a et 20b du dispositif de la fig. 4, qui sont tous deux de la même réalisation et complémentaires de ceux de la fig. 5.

Initialement, les blocs reproduits reçus du multiplexeur 19 subissent une opération de détection d'erreur dans un circuit de contrôle CRC, non représenté, et les mots erronnés sont marqués d'un bit marqueur. Ensuite, le bloc est séparé en huit séquences comprenant les séquences de mots pairs W(0), W"(2) et W"(4), les séquences de parités P"(0) et Q'(0) et les séquences impaires W"(l), W"(3) et W"(5). Ces séquences sont appliquées à un étage 24 de suppression d'imbrication qui leur applique des retards servant à compenser les retards introduits par l'étage d'imbrication correspondant 23 du codeur 3a ou 3b. L'étage 24 est suivi par un décodeur Q 25 qui sert à corriger des erreurs dans les mots des séquences W(0), W'(2), W'(4), P'(0), W'(l) W'(3) et W'(5) en les contrôlant par rapport aux mots de la seconde séquence de parité Q(0).

Si un mot identifié comme étant erronné par un bit marqueur est corrigé dans le décodeur 25, le bit marqueur associé est éliminé.

Après le décodeur Q 25, les séquences de données W(0), W'(2), W'(4), P'(0), W'(l), W'(3) et W'(5) sont fournies à un autre étage 26 de suppression d'imbrication qui leur applique des délais respectifs pour compenser les retards introduits dans l'étage d'imbrication 22 correspondant.

Ensuite, les séquences de mots W(0) à W(5) sans imbrication et la première séquence de mots de parité P(0) sont appliquées à un décodeur P 27.

Dans le décodeur P 27, un mot erronné dans les séquences W(0) à W(5) est corrigé en le contrôlant par rapport aux mots de parité des séquences P(0). Si un mot erronné est corrigé, le bit marqueur qui lui est associé est éliminé. Mais si plusieurs mots sont erronnés et qu'ils ne peuvent tous être corrigés, le bit marqueur associé avec un mot erronné non corrigé est conservé.

Le décodeur P 27 est suivi par un circuit de compensation 28 dans lequel un mot erronné ne pouvant être corrigé est compensé ou masqué, par exemple par interpolation. Par exemple, si un mot particulier, par exemple le mot W3, est erronné, une substitution satisfaisante peut être faite par interpolation entre les mots voisins W, et W4. Autrement dit, une erreur dans le mot W3 peut être masquée en lui substituant une valeur égale à la moyenne des mots W2 et W4.

Les séquences décodées et composées W(0) à W(5) sont produites par le circuit de compensation 25 pour un circuit (29) de composition paire-impaire dans lequel les six séquences de mots sont converties en un seul canal numérique de son reconstituer le signal de son MIC CHI ou CH2.

Les retards relatifs de l'opération de double imbrication effectuée dans le codeur de la fig. 5 sont dans une relation qui peut être expliquée d'une façon générale en regard de la fig. 8. Les sept séquences W(0), W(2), W(4), P(0), W(l), W(3) et W(5) apparaissent ensemble à l'entrée de l'étage d'imbrication 22 pour former un premier bloc à correction d'erreur. Ensuite, à la sortie de l'étage d'imbrication 22, dans lequel les mots du premier bloc à correction d'erreur sont retardés par des multiples respectifs de d, mots, il apparaît un second bloc à correction d'erreur W(0), W'(2), W'(4), P'(0), Q(0), W'(l), W'(3) et W'(5). Les mots du second bloc sont imbriqués dans le second étage d'imbrication 23, produisant des mots respectifs avec des retards qui sont des multiples de (D—d,). Ensuite, le bloc de sortie Q(0), W"(2), W"(4), P"(0), W"(l), W"(3) et W"(5) apparaît à la sortie du second étage d'imbrication 23.

Il apparaît ainsi que les mots du premier bloc de correction d'erreur sont séparés par un multiple de D de la position des mots correspondants du bloc de sortie, tandis que les mots du second bloc de correction d'erreur sont retardés par des multiples de (D—d,) des mêmes mots correspondants du bloc de sortie.

Comme cela ressort de la description faite ci-dessus, dans le codeur de la fig. 5 du présent mode de réalisation, les paramètres N, n, M sont respectivement établis à 6, 2 et 4. Les conditions selon l'invention sont ainsi remplies si les paramètres de retard D et d, sont établis respectivement aux valeurs préférées de 17 et 2. Dans ce cas, les critères a, b, et c sont satisfaits.

Tout d'abord, en rappelant que d0 = 0, si le critère a ci-dessus est contrôlé, il apparaît que le plus petit commun multiple de 17 et

5

io

15

20

25

30

35

40

45

50

55

60

65

650 368 6

de 15 est 255, qui dépasse le produit (N+n— 1) • D = 7 • 17 = 119; le résultat peut s'expliquer favorablement en regard de la fig, 9 qui montre un diagramme de temps des mots respectifs constituant des éléments générateurs des mots de parité P(0) et Q(0), où D et d, sont respectivement 17 et 12. Dans ce cas, les six mots constituant des élé- s ments générateurs du premier mot de parité P(0) sont identifiés par des cercles, tandis que les sept mots constituant les éléments générateurs des seconds mots de parité Q(0) sont identifiés par une croix. Comme cela ressort du diagramme de la fig. 9, les séquences constituant des éléments générateurs pour les deux séquences de mots de io parité P(0) et Q(0) sont les mêmes que pour le premier mot de données W(0). Ainsi, si D et d! sont choisis à 17 et 2, respectivement, la probabilité que plus d'un mot erronné apparaisse dans les différents mots constituant les éléments générateurs des mots de parité P(0) et Q(0) est maintenue à un minimum. '5

En outre, étant donné que les valeurs D = 17 et (D—dj) = 15 sont toutes deux des nombres impairs, et étant donné que M = 4 ne contient aucun facteur impair, il est évident que la condition b est également satisfaite.

Comme cela a été expliqué ci-dessus, dans ce mode de réalisa- 20 tion, le signal de données MIC CHI est enregistré bloc par bloc,

tour à tour dans les pistes de données TD0, TD4, TD2 et TD6. Etant donné que le résultat du critère b est satisfait, les mots constituant des éléments générateurs du mot de parité P(0) sont distribués uniformément et sont ainsi enregistrés uniformément sur les quatre pis- 25 tes de données TD0, TD4, TD2, TD6 avec une distance constante D entre deux voisins de ces éléments.

D'une façon similaire, les mots constituant les éléments générateurs du second mot de parité Q(0) sont aussi distribués uniformément et enregistrés de même sur les quatre pistes de données et sont séparés par une distance uniforme (D—d,)- Il en résulte que les possibilités de correction d'erreur de chacune des quatre pistes de données TDn, TD4, TD2, TD6 sont égales et que cette possibilité de correction d'erreur équivaut à celle obtenue dans une technique d'enregistrement sur une seule piste.

En outre, dans le mode de réalisation décrit ci-dessus, le critère c est également satisfait car n = 2 = 4/2 = 2k~l. Par conséquent, et comme le montre la fig. 10, les mots constituant des éléments générateurs du mot de parité P0 sont distribués dans l'ordre TD0, TD4, TDi, TD6 dans un ordre répétitif cyclique. Mais les mots constituant les éléments générateurs du mot de parité Q0 sont distribués dans un ordre répétitif cyclique différent, TD0, TD6, TD2, TD4.

Les fig. 11 et 12 montrent respectivement la configuration de mots pour des séquences de données imbriquées transversalement qui ont été enregistrées sur deux pistes ou sur une seule piste.

Lorsqu'une séquence de données est enregistrée sur une seule piste, comme le montre la fig. 12, le critère a est satisfait et, lorsque cette séquence de données est enregistrée sur deux pistes, le critère b est également satisfait.

D'une façon générale, lorsque le nombre des pistes M est choisi à M = 2k, le critère c est satisfait dans la mesure où D = 17 et d, = 2. Plus particulièrement, si k = 2, 17 (modulo 4) = 1 et 15 (modulo 4) = 3.

Il apparaît ainsi qu'une imbrication transversale utilisant les paramètres de retard respectifs D et d, de 17 et 2 convient pour des enregistrements sur une piste et sur des pistes multiples, lorsque le nombre des pistes M est une puissance de 2 (c'est-à-dire 1, 2,4, 8, etc.).

R

5 feuilles dessins

Claims

650 368

1. Procédé de codage d'un signal numérique pour la correction d'erreur, dans lequel ledit signal numérique apparaît sous la forme de N séquences de mots de données, ce procédé consistant à former un nombre n de séquences de mots de correction d'erreur, dont les éléments générateurs sont formés par des mots respectifs desdites N séquences, retardées par des retards différents respectifs de (D—dj) mots, où i est un indice identifiant l'une associée desdîtes n séquences de mots de correction d'erreur, et prenant des valeurs i = 0 à

(n — 1), à appliquer aux N séquences des retards totaux respectifs qui diffèrent d'un nombre D de mots ou d'un multiple entier de ce nombre, et à former des blocs à partir des N séquences de mots de données retardés et des n séquences de mots de correction d'erreur, destinés à être distribués cycliquement parmi un nombre M de circuits de transmission, procédé caractérisé en ce que les valeurs de D, N, n, M et dj sont toutes des valeurs entières telles que a) le plus petit commun multiple de deux valeurs quelconques de (D—d,) est supérieur à (N+n— 1) D, et b) pour toute valeur de (D—d^, (D—d,) et M sont premiers l'un par rapport à l'autre.

2. Procédé selon la revendication 1, caractérisé en outre en ce que M est une puissance entière de deux, et que toutes les valeurs de (D—d^ sont impaires.

2

REVENDICATIONS

3. Procédé selon l'une des revendications 1 ou 2, caractérisé en ce que, pour deux valeurs quelconques de (D—dj, leur division par M donne des restes respectifs différents.

4. Procédé selon l'une des revendications 1 à 3, caractérisé en ce que les valeurs de N, n et D sont respectivement 6, 2 et 17, la valeur de d0 est 0, la valeur de d, est 2.

5. Codeur pour la mise en œuvre du procédé selon l'une des revendications 1 à 4, caractérisé en ce qu'il comporte au moins un premier additionneur modulo 2 produisant une première séquence de mots de correction d'erreur à partir desdites N séquences de mots de données, un premier étage d'imbrication (22) relié à la sortie dudit additionneur et appliquant des retards (0, dl5 2di,..., 7d,) auxdites séquences de mots de données et à ladite première séquence de mots de correction d'erreur [P(0)] qui sont des multiples entiers de d,

mots, un deuxième additionneur modulo 2 relié à la sortie du premier étage d'imbrication pour produire une deuxième séquence de mots de correction d'erreur [Q(10)] et un deuxième étage d'imbrication (23) appliquant des retards auxdites séquences de mots de données retardées et auxdites séquences de mots de correction d'erreur, de manière que ledit signal codé soit produit avec lesdites séquences de mots de correction d'erreur imbriquées transversalement [P(0), Q(0)] et que toutes lesdites séquences imbriquées transversalement de mots de données et de correction d'erreur [W(0), W"(2),..., P"(0), Q'(0),..., W"(5)] soient séparées en retard par un nombre entier D de mots ou un multiple entier de ce nombre.