CH623437A5 - Signal converter which can be switched between analog/digital and digital/analog conversion. - Google Patents

Description

Die vorliegende Erfindung betrifft einen Signalwandler, der mit gewichteten Kapazitäten arbeitet.

Ein solcher Wandler kann entweder ein Digital/Analog-oder ein Analog/Digital-Wandler sein. Ein Beispiel für einen Digital/Analog-Wandler ist bekannt aus dem Artikel «A Charge Transfer Multiplying Digital-to-Analog Converter» von J. F. Albarran, publiziert in Digest Technical Papers relating to the 1976 IEEE International Solid-State Circuits Conference, Seite 202-203, während ein Analog/Digital-Wandler bekannt ist aus dem Artikel «An All-MOS Companded PCM Voice Encoder» von J. P. Tsividis, erschienen auf Seiten 24 und 25 der gleichen Publikation. Ein Analog/Digital-Wandler ist weiter im Artikel «Companded Pulse-Code Modulation Voice Codec Using Monolithic Weighted Capacitor Arrays» von P. R. Gray beschrieben, erschienen auf Seite 497-499 des IEEE Journal of Solid State Circuits, December 1975. Dieser dritte Artikel gibt an, dass ein komplementärer PCM-Decoder sehr ähnlich einem Coder sein kann, jedoch fehlen in dieser Richtung weitere Angaben. Natürlich kann in umgekehrtem Sinne im allgemeinen ein paralleler Rückkopplungs-Analog/Digital-Wandler erhalten werden, indem ein Digital/Analog Wandler in der

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Rückführschleife verwendet wird. Es wurde jedoch bis dahin kein Wandler beschrieben, der gewichtete Kapazitäten verwendet, und sowohl als Analog/Digital- oder als Digital/Analog-Wandler dienen kann. Die in den ersten beiden der oben angeführten Artikel beschriebenen Digital/Analog- und Analog/ Digital-Wandler sind wesentlich verschieden, weil der erstere nur einen Satz von gewichteten Kapazitäten aufweist, während der andere zwei solche Sätze aufweist.

Eine Aufgabe der vorliegenden Erfindung besteht darin, einen Signalwandler der oben angegebenen Art vorzusehen, der sowohl als Digital/Analog- als auch als Analog/Digital-Wandler arbeiten kann.

Gelöst wird diese Aufgabe durch die im Kennzeichen des ersten Anspruchs genannten Merkmale. Die weitern Ansprüche geben vorteilhafte Weiterbildungen an.

Ein Ausführungsbeispiel der Erfindung wird nun anhand der Zeichnung näher erläutert. In der Zeichnung zeigt:

Fig. 1 ein Schema einer Analog/Digital- und einer Digital/ Analog-Wandlerschaltung;

Fig. 2 eine Digital/Analog-Wandler-Steuerschaltung,

welche zusammen mit der Digital/Analog-Wandlerschaltung von Fig. 1 einen erfindungsgemässen Digital/Analog-Wandler bildet;

Fig. 3 eine Analog/Digital-Wandler-Steuerschaltung,

welche zusammen mit der Analog/Digital-Wandlerschaltung von Fig. 1 einen erfindungsgemässenAnalog/Digital-Wandler ergibt;

Fig. 4 eine Tabelle zur Darstellung der möglichen Schliess-zeiten, der im Digital/Analog-Wandler nach den Fig. 1 und 2 enthaltenen Schalter;

Fig. 5 eine Tabelle für die möglichen Schliesszeiten der Schalter, welche Teil des Analog/Digital-Wandlers nach Fig. 1 und 3 bilden;

Fig. 6 ein Diagramm zur Erläuterung der Arbeitsweise der Digital/Analog- und Analog/Digital-Wandler nach den Fig. 1 bis 3;

Fig. 7 einen Teil von Fig. 6 in einem grösseren Massstab;

und

Fig. 8 die Form eines Taktsignales, das durch die Taktschaltung CLC erzeugt wird, die Teil der Digital/Analog- und Ana-log/Digital-Wandler-Steuerschaltungen von Fig. 2 und 3 bildet.

In Fig. 1 wird die Analog/Digital-Wandlerschaltung erhalten durch Weglassen der mit DAO bezeichneten Teile und die Digital/Analog-Wandlerschaltung wird erhalten durch Weglassen der mit ADO bezeichneten Teile. Weiter wird, wenn die Schaltung eine Wandlung gemäss dem A-Segmentgesetz auszuführen hat, die Verbindung ALO verwendet, während diese Verbindung im Fall einer Wandlung nach dem n-Segmentge-setz weggelassen wird. Diese beiden Segmentgesetze sind allgemein bekannt und in der CCIIT-Empfehlung G.711 ausführlich beschrieben.

Das A-Segmentgesetz weist 8 positive und 8 negative Segmente auf, welche je in 16 gleiche Quantisierungsstufen aufgeteilt sind, die relativen Werte der Projektionen dieser Segmente auf die x-Achse sind gleich:

2V, 2V, 4V, 8V, 32V, 64V und 128V

wobei V eine Einheit eines Referenzwertes ist.

Beim ji-Gesetz sind die relativen Werte der Projektionen der Segmente auf die x-Achse gleich

31/32 V, 2V, 4V, 8V, 16V, 32V, 64V und 128V.

Es ist zu bemerken, dass V32 der Hälfte eines Quantums in Segment 0 entspricht, so dass die Segmente 0 zusammen 31 Quantisierungsstufen aufweisen und dass das jx-Segmentgesetz im Ganzen 255 Quantisierungsstufen aufweist.

Bei beiden dieser Gesetze wird das Vorzeichen bestimmt durch ein Bit s, ein Segment ist definiert durch drei Bits a2, al und aO und eine Quantisierungsstufe innerhalb eines Segmentes ist definiert durch vier Bits b3, b2, bl und bO. Wenn ein Analogwert in einen Digitalwert s a2 al aO b3 b2 bl bO gewandelt wird und z. B. über eine PCM-Leitung übertragen werden muss, wird dies in der Form s ä2 al äO b3 62 bl BO (A-Gesetz) oder s ä2 äl äO B3 b2 b 1 bO (^.-Gesetz) getan.

Die gezeigten Analog/Digital- und Digital/Analog-Wandlerschaltungen weisen Operationsverstärker OA1 und OA2, Feldeffektvorrichtungen FEF1 bis FET3, Stromquellen CSI und CS2, Widerstände RI bis R4, Kapazitäten CI bis C13 und Schalter S1 ', S1 " und S2 bis S19 auf, welche in der Figur symbolisch durch gewöhnliche Schalter dargestellt sind, welche aber in Wirklichkeit z. B. Feldeffektvorrichtungen sein können. Auch die Stromquellen CSI und CS2 können z. B. Feldeffektvorrichtungen sein.

Die Kapazitäten CI bis C13 haben die folgenden Werte: Cl, C2:16 IC wobei C z. B. gleich 100 pF ist und 1 eine Konstante z. B. 1 ist; C3, C4: p 16 IC, wobei p eine Konstante ist, z. B. p = 0,1 ; C5, C6:16 C; C7, CIO: C; C8:33/32C; C9:31/32C; Cl 1: 2C; C12:4C;C13:8C.

Die Werte der Widerstände RI bis R4 sind z. B. wie folgt: RI, R2 = 100 Kilo-Ohm; R3 = R4: bestimmt durch die im Operationsverstärker OA1 notwendige Verstärkung.

Die Betriebsspannungen für die Schaltungen sind z. B. Vd = + 15V.0V, -VI = -7,5V, —V2 = -10,8V und Vs = -15V.

Die untern Platten der Kondensatoren Cl und C2, welche durch die Schalter S2 und S4 kurzgeschlossen werden können, sind an Masse gelegt, während deren obere Platten über entsprechende Schalter S6 und S7 mit der Senkenelektrode d der Feldeffektvorrichtung FET3 verbunden sind, deren Steuerelektrode g durch das Ausgangssignal des Operationsverstärkers OA2 gesteuert wird. Der Minuseingang dieses Operationsverstärkers OA2 und die Quellenelektrode s von FET3 sind beide über Schalter S15 bis S19 mit den untern Platten der binär bewichteten Kapazitäten C8, C9 bis C13 verbunden, deren obere Platten an Masse gelegt sind. Der Pluseingang des Operationsverstärkers OA2 ist mit dem Ausgang einer Ladungser-zeugungsvorrichtung gekoppelt, welche die Kapazitäten C5 bis C7 und die Schalter S8 bis S13 aufweist und ausgelegt ist, einen aus einer Anzahl von vorbestimmten Spannungswerten an diesem Ausgang zu erzeugen, wobei die binär bewichteten Kapazitäten C8 bis C13 zusammen mit OA2 der Vorrichtung FET3 und der Schalter S6 oder S7 eine vorbestimmte Spannung an der obera Platte der Kapazität Cl oder C2 aufbauen können. Der Schalter S5 dient dazu, den Betrieb der Vorrichtung FET3 zu ermöglichen, ohne dass eine Wirkung auf die Kapazitäten Cl und C2 eintritt, und der Schalter S14 wird benützt, um die Spannung Vs an die Kapazitäten C8 bis C13 und an den Minuseingang von OA2 anzulegen.

Wenn die Schaltung als Digital/Analog-Wandler verwendet wird, werden die obern Platten der Kondensatoren Cl und C2 über die entsprechenden Schalter S1 ' und S1 " einerseits mit den obern Platten der entsprechenden Kondensatoren C3 bzw. C4 und anderseits mit den Steuerelektroden g der Feldeffektvorrichtungen FETI und FET2 verbunden. Die Senkenelektroden d beider Feldeffektvorrichtungen sind mit Vd verbunden während deren Quellenelektroden s über die Stromquellen CSI und CS2 mit Vs verbunden sind. Die Senkenelektroden s sind über Widerstände R1 und R2 auch mit dem Plus- bzw. dem Minuseingang des Operationsverstärkers OA1 verbunden. Der Pluseingang ist weiter über Widerstand R3 an Masse gelegt, während der Minuseingang mit dem Ausgang OUT über den Rückführwiderstand R4 verbunden, wobei OA als Differenzverstärker angeschlossen ist, welcher an seinem Ausgang eine Spannung Vout = R3/R1 • (V1-V2) abgibt, wenn V1 und V2 die über die Widerstände R1 und R2 angelegten Eingangsspannungen sind, wobei im Auge zu behalten ist, dass RI = R2 und R3 = R4 ist.

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sl7 =

sl8 =

sl9 =

wobei: 10

128 =

Wenn die Schaltung als Analog/Digital-Wandler verwendet wird, ist die obere Platte der Kapazität Cl über Schalter S4 mit der Eingangsklemme In verbunden. Diese Kapazität Cl und die Kapazität C2 sind weiter direkt mit dem Plus- und dem Minuseingang des Operationsverstärkers OA1 verbunden, welcher s dann als Komparator verwendet wird. Der Ausgang Cp von OA1 ist über Schalter S3 mit der obern Platte von Kapazität C2 verbunden.

Die in Fig. 2 gezeigte Digital/Analog-Wandler-Steuerschal-tung kann zusammen mit der Schaltung nach Fig. 1 eine Digital/ io Analog-Wandlung gemäss dem A-Gesetz durchführen. Sie weist einen 5stufigen Zähler CRI, einen 3stufigen Zähler CR2,

eine Taktschaltung CLC, eine logische Schaltung LC, einen JK-Flip-Flop JK1, D-Flip-Flops DFO bis DF4 und Inverter IVI und IV2 auf. >5

Der 5stufige Zähler CRI kann 32 aufeinanderfolgende Zeitintervalle 10 = ä • 6 • c • d • ë bis 131 = a • b • c • d • e zählen,

wobei ä, a bis ë, e die Ausgänge dieses Zählers sind.

Der 3stufige Zähler CR2 hat drei Dateneingänge PO bis P2,

drei Datenausgänge Q0 bis Q2, einen Takteingang CI, einen 20 Übertragausgang CO und einen Voreinstell-Freigabeeingang PE. Der Zähler CR2 weist auch einen Übertrageingang und einen Rückstelleingang auf, welche aber nicht verwendet werden. Dieser Zähler kann z. B. einer vom Typ MC14516 von Motorola sein, wie er allgemein auf dem Markt erhältlich ist. 25

Die Taktschaltung CLC kann einen Taktimpulszug CW erzeugen, welcher eine Periode von 125/32 = 3,9 |is aufweist,

und die in Fig. 8 gezeigte Form besitzt, wobei die Dauer des auf die negative Seite gehenden Impulses ungefähr V* einer Periode ist. Dieser Taktimpulszug CW wird an den Zähler CRI ange- 30 legt, welcher durch die auf die positive Seite gehenden Flanken der Inversion CW dieses Impulszuges CW weitergeschaltet WP wird. Der Impulszug CW wird auch an die logische Schaltung Cz' LC angelegt, mit welcher auch die Ausgänge a, ä bis e, ë des Ca' Zählers CRI verbunden sind. Die logische Schaltung LC weist 35 eine nicht gezeigte kombinatorische Logik auf, welche die Schalter S1 ', S1 ", S2, S3 und S5 bis S19 (Fig. 1) steuert und entsprechend bezeichnete Ausgänge sl ', sl ", s2, s3 und s5 bis sl9 aufweist. Die gleichbezeichneten Signale, die an diesen Ausgängen erscheinen, können durch die folgenden Booleschen 40 Funktionen definiert werden, welche zutreffen, während der Schliessungszeiten der in Fig. 4 gezeigten Schalter. Dabei ist zu bemerken, dass die Funktionen sl6 und sl7 der unterstrichenen Ausdrücke ä2 und ä2 • äl • äO für das (x-Gesetz weggelassen werden sollen. 45

(127 + 128 + 129 + 12 + 13 + 110 + III + 116 + 117) • CW + [(118 + 119 + ... + 126) • (äl • aO + ä2 • äl • äO)] • CW

(127 + 128 + 129 + 14 + 15 + 112 + 113 + 116 + 117) • CW + [(118 + 119 + ... + 126) • al • äO] • CW (127 + 128 + 129 + 16 + 17 + 114 + 115 + 116 + 117) • CW + [(118 + 119 + ... + 126) al • aO] • CW

B B

a a e; ê;

131 = a • b • c • d • e;

s' ist ein Vorzeichensignal, das am Q-Ausgang von D-Flip-Flop DF4 erscheint; a2 al aO definieren ein Segment;

ä'0, ä' 1 und ä'2 sind binäre Signale, welche an den entsprechenden Ausgängen Q0, Ql und Q2 des Zählers CR2 erscheinen;

b'3 und bl sind binäre Signale, welche an den Q-Ausgängen der D-Flip-Flops DF3 bzw. DF1 erscheinen, während b' 2 und b' 0 binäre Signale sind, welche an den Q-Ausgängen der D-Flip-Flops DF2 bzw. DFO erscheinen;

Z' ist ein binäres Signal, das am Q-Ausgang des JK-Flip-Flops JK1 erscheint.

Die logische Schaltung LC hat weiter Ausgänge WP, Ca' und Cz', an welchen die folgenden gleich bezeichneten Binärsignale erscheinen, welche durch die nachfolgenden Booleschen Funktionen dargestellt werden können:

= 127 • WC;

= (II + 13 + 15 + 17 + 19 + III + 113 + 115) • CW; = Cz' + WP.

sl-s2 s3 s5

s6

s7

s8

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slO

Sil sl2

s 1-3

sl4

sl5

sl6

• s'] • CW + (118 6' 1 + 124 • s' •

sl" =127 • CW (128 + 129) • CW (130 + 131) • CW

[128 + 129 + 130 + 131 + 117 + (12 + 13 + ... + 115) • Z']CW + (118 • b'3 + 120 - b'2+ 122 • b'l + 124 • b'0) • CW

[(10 + II) • s' + (12 ± 13 + ... + 115) • Z' • s'] • CW + (118 • s' • B'3 + 120 • s' • B'2 + 122 • s' • B'l + 124 • s' • B'0 + 126 • s') • CW [(10 + II) • s' + (12 + 13 + ... 115) • Z • s' • B'3 + 120 • s' • B'2 + 122 • s' ■

B'0 + 126 • s') • CW (127 + 116 • a'2) • CW 116 • ä'2 • CW (118 + 120 + 122 + 124) • CW (130 + 131 + 18 + 19 + 117) • CW (127 + 128 + 129 + 119 + 121 + 123 + 125)

(127 + 128 + 129 + 18 + 19) • CW (127 + 116) • CW (127 + 128 + 129 + 10 + II) • CW (127 + 128 + 129 + 130 + 131 + 18 + 19 + 116 + 117) CW + [(118 + 119 +... + 126) • ä2 • äl • äO] • CW

CW

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Der Ausgang WP ist mit den Takteingängen Cl der D-Flip-Flops DFO bis DF4 verbunden, weiter über einen Inverter IV2 mit dem Voreinstelleingang PE von CR2 und mit dem Rückstelleingang R von JK1, während der Ausgang Ca' mit dem Takteingang Cl des Zählers CR2 verbunden ist. Der Übertragausgang CO von CR2 ist mit dem J-Eingang des JK-Flip-Flops JK1 verbunden, an dessen K-Eingang ein Signal «0» angelegt wird. Der Ausgang Cz' von LC ist mit dem Takteingang Cl des JK-Flip-Flops JK1 verbunden.

Es ist zu bemerken, dass der einzige Grund, warum die Zeitintervalle 10 bis 131 in der oben erwähnten Art codiert werden, darin besteht, dass der Code der Intervalle 10 bis 116, während welcher Z', Z's oder Z's «0» oder «1» einfach werden. Die Arbeitsweise des Digital/Analog-Wandlers wird nachfolgend beschrieben für eine Digital/Analog-Wandlung gemäss dem A-Segmentgesetz, wobei Bezug genommen wird auf die Fig. 1, 2,4 und 6 bis 8. Mit Bezug auf die Fig. 6 und 7 ist zu bemerken, dass die Kurven mit Bezeichnungen zwischen Klammern Anwendung finden für a2 = 0, die andern für a2 = 1. Weiter finden gestrichelte Kurven nur für den Digital/Analog-Wandler Anwendung.

Es wird angenommen, dass der Binärwert s a2 al aO b3 b2 bl bO, der nach dem A-Segmentgesetz codiert und in einen analogen Spannungswert zu wandeln ist, z. B. in folgender Form über eine PCM-Übertragungsleitung erhalten wird:

s ä2 al äO b3 B2 bl B0.

Beispielsweise wird angenommen, dass der folgende Code empfangen wird:

1 1 1 11001.

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D. h. das Vorzeichen s dieser Spannung ist positiv, die Segmentnummer ist 010 oder 2 und die Position auf dem Segment oder die Mantisse ist 1100 oder 12.

Das Vorzeichenbit s = 1 wird an den Dateneingang D des D-Flip-Flops DF4 angelegt, die Segmentbits ä2 = 1 und äO = 1 werden direkt an die Eingänge P2 und PO des Zählers CR2 angelegt, während das Bit al = 1 über den Inverter IVI an den Eingang PI dieses Zählers angelegt wird. Dies bedeutet, dass das binäre Komplement ä2 äl äO des Segmentwertes a2 al aO, das zu wandeln ist, an den Zähler CR2 angelegt wird. Die Mantissenbits b3,152, bl und 60 werden an die Dateneingänge D der D-Flip-Flops DF3, DF2, DF1 und DFO angelegt.

Wenn die Steuerschaltung von Fig. 2 für eine Digital/Ana-log-Wandlung gemäss dem (i-Segmentgesetz verwendet wird, wird der zu wandelnde Binärwert s a2 al aO b3 b2 bl bO normalerweise in der Form s ä2 äl äO B3 B2 Bl BO empfangen, so dass das Bit al nicht invertiert werden muss, bevor es an den Eingang PI des Zählers CR2 angelegt wird. Jedoch müssen die Bits B3 und Bl an die D-Eingänge der Flip-Flops DF3 und DF1 angelegt werden und die Bits b'3 und b' 1 müssen den Q-Aus-gängen dieser Flip-Flops entnommen werden.

Der Zähler CRI wird durch die positiven Flanken der Inversion CW des Taktimpulszuges CW, der durch die Taktschaltung CLC erzeugt wird, weitergeschaltet. Während der Zeitintervalle 127 bis 131 der Zeitintervalle 127,... 131,... 126, die derart definiert sind, wird der Digital/Analog-Wandler in folgender Weise gestartet, damit er die Segmentbits a2 al aO in einen entsprechenden Spannungswert wandeln kann:

Zeitintervall 127

Die Schalter S1 ', S1 ", S8 und S12 bis S19 (Fig. 4) werden unter der Steuerung der logischen Schaltung LC geschlossen, nachdem 'A dieses Zeitintervalls abgelaufen ist (Fig. 4), wie dies eindeutig aus dén entsprechenden obigen Booleschen Funktionen hervorgeht. Durch das Schliessen der Schalter Sl ' und Sl " werden die Kondensatoren C3 und C4 parallel mit den Kondensatoren Cl bzw. C2 geschaltet. Der Effekt dieser Parallelschaltung wird jetzt nicht näher betrachtet. Durch das Schliessen der Schalter S12 und S13 werden die Kapazitäten C5 und C7 entladen, wobei deren untere Platten mit - VI verbunden sind (siehe Linie A ICI auf Fig. 6, wenn a2 = «1» war und die gestrichelte Linie A3C1, wenn a2 = «0» während einer vorausgegangenen Operation). Durch das Schliessen des Schalters S8 wird die Spannung - V2 mit dem Pluseingang von OA2 und mit der obern Platte von Kondensator C6 verbunden, welcher dadurch entladen wird (Linie B1D1 auf Fig. 6). Weil die Schalter Sl 4 bis Sl 9 geschlossen sind, wird die Spannung Vs an die binär bewichteten Kapazitäten C8 bis C13, an den Minuseingang des Operationsverstärkers OA2 und an die Quellenelektrode von FET3 angelegt. Als Folge davon werden diese Kapazitäten zwischen Erde und Vs aufgeladen, und die Kompensation der Nullpunktabweichung der Eingangsspannung von OA2 wird vorbereitet.

Am Ende dieses Zeitintervalles 127 enthalten das Schreibeausgangssignal WP = 127 • CW und demzufolge auch das Ausgangssignal Ca' = Cz' + WP der logischen Schaltung LC einen positiven Übergang. Durch diesen positiven Übergang wird das Vorzeichenbit s = 1 im D-Flip-Flop DF4 gespeichert, während die empfangenen Mantissenbits b3 = 1, B2 = 0, bl = 0 und B0 s 1 in den D-Flip-Flops DF3, DF2, DF1 und DFO gespeichert. In der Folge erscheint das Vorzeichenbit s' = am Q-Ausgang von DF1, die Bits b'3 = 1 und b' 1 = 0 erscheinen an den Q-Ausgängen der Flip-Flops DF3 und DF1 und die Bits b'2 = 1 und b'0 s 1 und b'0 = 0 erscheinen an den Q-Ausgängen von DF2 bzw. DFO. Durch den zuletzt erwähnten positiven Übergang im Signal Ca' wird der Eingang Cl des Zählers CR2 aktivgeschaltet, so dass, weil der Eingang PE von CR2 auf «1» in diesem Moment ist, die Bits ä2, äl und äO, d. h. das binäre Komplement des Segmentwertes a2 a al aO, der zu wandeln ist, parallel am Ende des Schreibimpulses WP in den Zähler CR2 eingeschrieben. Der Zähler CR2 wird dadurch in die Position ä'2 ä' 1 ä'O = 101 oder 5 gebracht.

Zeitintervalle 128 und 129

Die Schalter S', SI", S8 und S14 sind offen, die Schalter S12, S13 und S15 bis S19 werden in geschlossenem Zustand gehalten und die Schalter S2 und S5 sind geschlossen (Fig. 4).

Durch das Öffnen der Schalter Sl ' und Sl " werden die Kapazitäten C3 und C4 von den Kapazitäten Cl bzw. C2 getrennt, durch die Öffnung von Schalter S8 wird die Spannung - V2 von Kondensator C6 weggenommen, und durch die Öffnung von Schalter S14 wird die Spannung Vs von den Schaltern S15 bis S19 von FET3 und OA2 weggenommen.

Weil der Schalter S2 geschlossen wird, wird die Kapazität Cl entladen. Durch die Schliessung von Schalter S5 und weil die Schalter S15 bis S19 immer noch geschlossen sind, wird FET3 wirksam, so dass ein Strom von der Senkenelektrode von FET3 auf Massepotential zur Quellenelektrode fliesst, welche auf Vs mit den Kapazitäten C8 bis C13 verbunden ist. Da FET3 Teil einer Gegenkopplungsschaltung des Operationsverstärkers OA2 bildet, wird der durch diese fliessende Strom Null, wenn die Spannung in den Kapazitäten C8 bis C13 gleich der Spannung - V2 auf der obern Platte von Kapazität C6 plus die Nullpunktverschiebung der Eingangsspannung an OA2. Dadurch wird diese Nullpunktverschiebung kompensiert.

Zeitintervalle 130 und 131

Die Schalter S2, S8, S12, S13, S15 und S17 bis S19 werden geöffnet, die Schalter S5 und S16 werden in geschlossener Stellung gehalten und die Schalter S3, S5 und SI 1 werden geschlossen (Fig. 4). Die Wirkung des Öffnens der ersterwähnten Schalter erscheint klar von Fig. 1. Durch das Schliessen der Schalter S3 und Sil wird die Kapazität C2 entladen, und die Kapazitäten C6 (mit der unteren Platte an - V2) und C7 (mit der obern Platte an - VI ) werden parallelgeschaltet. Als Folge davon wird die Spannung an den obern Platten dieser beiden Kapazitäten gleich — V2 + Vr/17 = -16Vr/17, wobei Vr = VI-V2. Dies bedeutet, dass die Spannung an der oberen Platte von Kapazität C6, d. h. auch der Pluseingang von OA2, von - V2 auf -V2 + Vr/17 ansteigt (Linie E1 Gl auf Fig. 6), während die Spannung an der obern Platte von Kapazität C7 abnimmt von - VI auf -V2 + Vr/17 (Linie FIGI in Fig. 6). Das Spannungsinkrement Vr/17 am Pluseingang von OA2 wird an den Minuseingang von OA2 verschoben und dadurch zur untern Platte von Kapazität C10, welche ursprünglich auf - V2 war, wobei C10 die einzige Kapazität ist, welche in diesem Moment über den Schalter S16 mil dem Minuseingang von OA2 verbunden ist.

Dadurch ist dieser Startvorgang beendet. Während der nachfolgenden Zeitintervalle 10 bis 126 wird die Ausgangsspannung, die dem Code s a2 al aO b3 b2 bl bO entspricht, fortlaufend aufgebaut an den Kondensatoren Cl oder C2 und endlich während des Zeitintervalles 127 auf die Kondensatoren C3 und C4 übergeführt.

Dies geschieht kurz gesagt folgendermassen:

- Während der Zeitintervalle 10 bis 115, wird eine Spannung 8V (wobei V eine Einheit oder ein Bezugsspannungswert ist) entsprechend dem Ende von Segment a2 al aO = 010 oder 2 des A-Segmentgesetzes aufgebaut, und zwar in negativem Sinn - am Kondensator Cl, weil das Vorzeichenbit s positiv ist. Wenn dieses Vorzeichenbit negativ wäre, würde diese Spannung am Kondensator C2 aufgebaut. Dieser Spannungsaufbau wird während der Schritte 0 bis 2 von maximal 7 Schritten durchgeführt, während welchen die Spannung ansteigt um 2V, 2V, 4V, 8V, 16V, 32V, 64V und 128V. Diese Spannungsstufen sind proportional zu den Projektionen der Länge der Segmente 0 bis 7 auf die x-Achse beim A-Segmentgesetz, wie dies bereits

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erwähnt wurde; im JK-Flip-Flop JK1 eingeschrieben und der Zähler CR2 wird

- Während der Zeitintervalle 116 und 117 wird der Digital/ in die Position 6 weitergeschaltet. Weil der Übertragausgang Analog-Wandler neuerdings gestartet, damit er die Quantisie- CO auf «0» ist, verbleibt der Q-Ausgang Z' von JK1 auf «0». rungs- oder Mantissenbits wandeln kann auf einen entsprechenden Spannungswert; 5 Zeitintervalle 12 und 13

- Während der Zeitintervalle 118 bis 124 wird eine Span- Der Schalter S15 wird geöffnet, der Schalter S17 geschlos-nung, die dem binären Komplement des Mantissenwertes, d. h. sen und weil Z' =0 und s' = 1 ist, wird auch der Schalter S6 B3 B2 Bl BO = 0011 aufgebaut, wiederum in negativem Sinn am geschlossen (Fig. 4).

Kondensator C2, weil das Vorzeichenbit s positiv ist. Wenn die- Weil der Schalter S15 geöffnet wird, werden die Kapazitä-ses Vorzeichen negativ wäre, würde diese Spannung am Kon- 10 ten C8 und C9 vom Minuseingang von OA2 abgetrennt, und als densator Cl aufgebaut. Dieser Spannungsaufbau wird in vier Ersatz dafür wird durch Schliessen von Schalter S17 die Kapa-Schritten durchgeführt, während welcher die Spannung erhöht zität Cl 1 angeschlossen. Da der Schalter S6 geschlossen wird, wird um 0X V'/2,0X V'/4, IX V'/8 und 1XC V/16, wobei V' ein und weil der Wert von Kapazität Cl 1 gleich 2C ist, wird eine Mass der Länge des Segmentes 2 ist, d. h. V' = 4V; Ladung entsprechend 2CVr/17 von der Ladung an Kapazität

- Während der Zeitintervalle 125 und 126 wird eine weitere Cl in der oben beschriebenen Art abgezogen. Als Folge davon Spannung vom Wert V732 zur bereits am Kondensator C2 vor- nimmt die Spannung an der obern Platte dieser Kapazität Cl handenen negativen Spannung zuaddiert; um 2Vr/16-171 = 2V ab, was eine Spannung ergibt, die der

- Während des Zeitintervalls 127 werden die Spannungen Länge von Segment 1 gemäss dem A-Gesetz entspricht. Eine an den Kondensatoren Cl und C2 an die Kondenatoren C3 und negative Spannung von 4V wurde also bereits an Kapazität Cl C4 angelegt und von dort an den Differenzverstärker OA2, wel-20 aufgebaut.

eher die gewandelte analoge Spannung am Ausgang OUT Am Ende des Zeitintervalles 13 wird der Wert des Über abgibt. tragausganges CO, welcher immer noch auf «0» ist, wiederum

Im Zusammenhang mit dem Obigen ist zu erwähnen, dass unter Steuerung des Signales Cz' in den JK-Flip-Flop JK1 eines, weil die Quantisierungsstufen vom Anfang eines Segmentes geschrieben, so dass Z' auf «0» verbleibt und der Zähler CR2 an nummeriert sind und weil der negative Spannungswert, der 2s durch das Signal Ca' in die Position 7 weitergeschaltet wird, in an der Kapazität Cl aufgebaut wird, dem Ende des Segmentes welcher sein Übertragausgang CO nun «1» wird.

2 entspricht, notwendig ist, an der Kapazität C2 einen negativen Spannungswert aufzubauen, der dem Komplement des Zeitintervalle 14 und 15

Mantissenwertes entspricht, wobei der letztere negative Span- Der Schalter S17 wird geöffnet und der Schalter S18

nungswert nachher von dem an der Kapazität Cl aufgebauten 30 geschlossen, so dass die Kapazität Cl 1 vom Minuseingang von abgezogen wird. Endlich wird ein negativer Spannungssprung OA2 abgetrennt wird, und statt dessen die Kapazität Cl 2 angegleich der Hälfte (V732) einer Quantisierungsstufe (V716) von schlössen wird. Da der Schalter S6 in geschlossener Position Segment 2 zur bereits an der Kapazität C2 vorhandenen nega- gehalten wird, und weil der Wert von Kapazität Cl 2 gleich 4C tiven Spannung addiert, weil der Ausgangspegel von jeder der ist, wird eine Ladung entsprechend 4CVr/l 7 von der Kapazität 16 Spannungsstufen, welche ein Segment bilden, in der Mitte 35 Cl auf die Kapazität C12 übertragen, und zwar analog der der Stufe sein soll, wie dies allgemein bekannt ist, z. B. von Seite bereits beschriebenen Art. Als Folge davon nimmt die Span-1561 des Artikels «A unified formulation of segment compan- nung an der obern Platte dieser Kapazität um 4Vr/16 • 171 = 4V dig laws and synthesis of codes and digital compandors» von H. ab, was der Länge von Segment 2 gemäss dem A-Gesetz ent-Kaneko, BSTJ, Band 49, Septemer 1970, Nummer 7, Seite 1555- spricht. Es ist daher eine negative Spannung von (2 + 2 + 4)V 1588. 40 an der Kapazität Cl vorhanden.

Im Einzelnen verläuft der Vorgang wie folgt: Am Ende des Zeitintervalles 15 bewirkt der Übertragaus gang CO, welcher nun auf « 1 » ist, weil der Zähler CR2 in Stel-Zeitintervall 10 und II lung 7 ist, dass der JK-Flip-Flop JK1 und die Steuerung des

Die Schalter S3, S5, SI 1 und S16 werden geöffnet, während Signales Cz' in den Zustand «1» getriggert wird. Ebenso wird die Schalter S6 (wegen s = 1) und S15 geschlossen werden 45 der Zähler CR2 unter Kontrolle des Signales Ca' in die Position (Fig. 4). 0 weitergeschaltet.

Die Wirkung dieses Öffnens erscheint klar von Fig. 1. Weil der Schalter S6 geschlossen wird, ist die obere Platte von Kapa- Zeitintervalle 16 und 17

zität Cl mit der Senkenelektrode von FET3 verbunden, wel- Der Schalter S18 wird geöffnet und der Schalter S19

eher dadurch für den Betrieb vorbereitet ist. Weil der Schalter 50 geschlossen, so dass die Kapazität C12 vom Minuseingang von S15 geschlossen wird, werden die Kapazitäten C8 und C9, OA2 abgetrennt und durch die Kapazität C13 vom Wert 8C

welche eine totale Kapazität gleich 2C aufweisen und auf - V2 ersetzt wird. Weil Z' = 1 ist, wird der Schalter S6 geöffnet, geladen sind, mit dem Minuseingang des Operationsverstär- während der Schalter S5 geschlossen wird, und die Ladung 8C kers OA2 und mit der Quellenelektrode von FET3 verbunden. Vr/17 wird nicht mehr von Kapazität Cl entfernt.

Als Ergebnis davon steigt die Spannung an den Kapazitäten C8 55 Am Ende des Zeitintervalles 17 wird der Zähler CR2 in die und C9 um Vr/17, um die Spannung -V2 + Vr/17 am Plusein- Position 1 weitergeschaltet, und zwar durch den positiven gang von OA2 zu erreichen, so dass eine Ladung gleich 2C Übergang des Signales Ca', der JK-Flip-Flop JK1 bleibt jedoch

Vr/17 von der Kapazität Cl auf die Kapazitäten C8 und C9 im Zustand, bei welchem Z' = 1 ist.

übertragen wird. Die entsprechende Spannungsänderung an

Kapazität Cl ist gleich 2Vr/l 6 • 171 oder 2V, wenn V gleich Vr/ 6o Zeitintervalle 18 und 19

16.171 ist, diese Spannungsstufe ist ein Mass von Segment 0 Der Schalter S5 wird in der geschlossenen Stellung behal-

gemäss dem A-Gesetz. Es wird also eine negative Spannung ten, weil Z' = 1. Der Schalter S19 wird geöffnet und die Schalgleich 2V an der Kapazität C1 aufgebaut. ter S11, S13 und S16 werden geschlossen (Fig. 4). Weil der

Am Ende des Zeitintervalles II zeigen die Signale Cz und Schalter S19 geöffnet und der Schalter S16 geschlossen wird, Ca', welche an die Takteingänge Cl des JK-Flip-Flops JK1 bzw. b5 wird die Kapazität C13 vom Minuseingang von OA2 entfernt des Zählers CR2 angelegt werden, einen nach positiv gehenden und durch die Kapazität Cl 0 mit dem Wert 8 ersetzt. Weil die Taktsignalübergang. Als Folge davon wird das Übertragaus- Schalter S11 und S13 geschlossen werden, wird die obere gangssignal CO des Zählers CR2, welcher in der Position 5 ist, Platte von Kapazität C6 auf eine Spannung gleich - V1

7

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gebracht (siehe Linie Hl 11 in Fig. 6). Dies bedeutet, dass die Spannung an der obern Platte verändert wird von - V2 + Vr/17 auf - VI, d. h. um 16Vr/17. Vom Zeitintervall 18 an sind also die Ladungen, die auf die mit dem Minuseingang von OA2 verbundene Kapazität übertragen werden, proportional zu 16Vr/l 7, 5 d. h. 16 mal höher als die Ladung Vr/17, die während der Zeitintervalle 10 bis 17 übertragen werden kann. Während der Zeitintervalle 18 und 19 ist also die Ladung, die von Cl abgenommen werden kann, falls Z' 0 ist, gleich 16VrC/l 7. Dieser Wert entspricht einer Spannungsänderung an der obern Platte von , L, Kapazität Cl von 16V. Dieser Wert entspricht dem Segment 4 nach dem A-Gesetz. Am Ende des Zeitintervalles 19 wird der Zähler CR2 in die Stellung 1 weitergeschaltet, der JK-Flip-Flop JK1 verbleibt jedoch im Zustand «1».

15

Zeitintervalle 110, Il 1 ; 112,113 und 114,115

In analoger Weise, wie oben beschrieben, werden Ladungen von 2C 16Vr/17 = 32CVr/17;4C 16Vr/17 = 64CVr/17und 8C 16Vr/17 = 128CVr/17 am Übertrag von der Kapazität Cl gehindert, weil Z' = 1 ist, oder Spannungen gleich 32V, 64V 2o und 128V werden daran gehindert, sich in negativem Sinn an der Kapazität Cl aufzubauen. Anderseits wird der Zähler CR2 an den Enden der Zeitintervalle 111,113 und 115 in die Positionen 3,4 und 5 weitergeschaltet, wobei die letztere Position die ursprüngliche Position ist, so dass die Bits ä' 2, ä' 1 und ä' 0, i5 welche ursprünglich als ä2, äl und äO an die Eingänge P2, PI, PO angelegt wurden, wieder an den Ausgängen Q2, Q1 und Q0 des Zählers CR2 erscheinen.

Zusammenfassend kann gesagt werden, dass am Ende des Zeitintervalles 115 der Zähler CR2 wieder in seiner Ursprungs- 30 Stellung ist und ein negativer Spannungswert gleich (2 + 2 + 4) V, der dem Ende von Segment 2 entspricht, an der Kapazität Cl aufgebaut wurde.

Während der nachfolgenden Zeitintervalle 116 und 117 wird der Digital/Analog-Wandler erneut gestartet, damit der, das 35 Komplement des Mantissenwertes b'3 b'2 b' 1 b'0 = 1100 oder 12 in einen entsprechenden negativen Spannungswert an Kapazität C2 (weil s' = 1) gewandelt werden kann, wobei dieses Komplement B'3 6'2 b' 1 6'0 = 0011 ist.

to

Zeitintervall 116

Der Schalter S5 wird geöffnet, der Schalter S19 wird in geschlossener Stellung gehalten und die Schalter S14 und S16 bis S18 werden geschlossen. Ebenfalls wird der Schalter S9 geschlossen, weil ä'2 = 1 (Fig. 4). 45

Weil der Schalter S9 geschlossen wird, wird die Spannung - V2 an die obere Platte der Kapazität C7 vom Wert C (Linie J1 Kl aus Fig. 6) angelegt, während, weil die Schalter S14 und S16 bis S19 geschlossen werden, die Spannung Vs an die unteren Platten der Kapazitäten C8 bis Cl 2, an den Minuseingang 50 des Operationsverstärkers OA2 und an die Quellenelektrode von FET3 angelegt wird.

Zeitintervall II7

Die Schalter S9 und S14 werden geöffnet, die Schalter S16 55 bis S19 werden in der geschlossenen Stellung gehalten und die Schalter S5 und Sil werden geschlossen.

Weil der SchaUer Sil geschlossen wird, werden die Kapazitäten C6 und C7 parallelgeschaltet, so dass die Spannung an Kapazität C6 mit dem Wert 16C abnimmt von - VI auf - VI 60 -Vr/17, während jene an Kapazität C7 zunimmt von -V2 auf -VI -Vr/17 (siehe Linien MINI und LINI in Fig. 6). Da der Schalter S5 geschlossen wird, werden die unteren Platten der Kapazitäten C10 bis CV13 auf -VI -Vr/17 plus die Eingangs-nullpunkt-V erschi ebungsspannung von OA2 gebracht. Dies b5 analog dem, was bereits in Zusammenhang mit den Zeitintervallen 127 bis 129 beschrieben wurde.

Während der nachfolgenden Zeitintervalle 118 bis 124 wird an Kapazität C2 eine negative Spannung entsprechend B'3 B'2 B' 1 B'0 = 0011 gebracht, wie dies nachfolgend beschrieben wird. Dabei wird Bezug genommen auf Fig. 7, welche einen Teil von Fig. 6 eingehender und vollständiger zeigt.

Zeitintervall 118

Die Schalter Sil, S16, S17 und S19 werden geöffnet, die Schalter S18 (weil al • äO = 1) und S5 werden in geschlossener Stellung gehalten und der Schalter S10 wird geschlossen. Es ist zu bemerken, dass der Schalter S5 in der geschlossenen Stellung gehalten wird, weil b'3 = 1 ist (Fig. 4).

Weil der Schalter SI 1 geöffnet wird, werden die Kapazitäten C6 und C7 voneinander getrennt, während durch das Schliessen von S10 die Kapazitäten C5 und C6, welche auf - VI und -VI -Vr/17 liegen und welche beide denselben Wert von 16C haben, parallelgeschaltet, so dass die Spannung an ihrem Verbindungspunkt, d. h. am Pluseingang von OA2 gleich - VI —Vr/2-17 wird (Linien P1R1 undQlRl in den Fig. 6 und 7). Weil die Kapazität C12 vom Wert 4C, welche die zuletzt verwendete Kapazität war bei der Bestimmung von Segment 2, mit dem Minuseingang von OA2 und mit der Quellenelektrode von FET3 verbunden wird, ist es möglich, an Kapazität Cl eine negative Spannung gleich 4Vr/2-16-171 aufzubauen. Wenn s'-B'3sl ist oder an Kapazität C2, wenns' - B'3= 1 ist, d.h. einen Spannungswert gleich der Hälfte des Wertes V' = 4V entsprechend Segment 2 oder gleich 8 Quantisierungsstufen. Weil jedoch, b'3 nun «1» ist, findet kein Spannungsaufbau statt.

Zeitintervall 119

Der Schalter S5 wird geöffnet, der Schalter S18 wird in der geschlossenen Stellung gehalten und der Schalter S12 wird geschlossen. Als Folge davon wird Kapazität C5 kurzgeschlossen, ihre obere Platte wird auf die Spannung — VI gebracht (Linie SITI in Fig. 7).

Zeitintervall 120

Der Schalter S12 wird geöffnet, der Schalter S18 wird in der geschlossenen Stellung gehalten und die Schalter S5 (weil b'2 s 1) uns S10 werden geschlossen.

Weil der Schalter S12 geöffnet wird, wird der Kurzschluss von Kapazität C5 weggenommen, und weil der Schalter S10 geschlossen wird, wird diese Kapazität C5 parallel zur Kapazität C5 geschaltet, so dass die Spannung am Verbindungspunkt dieser Kapazitäten gleich - VI -Vr/4* 17 wird (siehe Linien VI W und VI W1 in Fig. 7). Weil der Schalter S5 geschlossen ist, kann keine Ladung 4C Vr/4 • 17 gleich % des dem Segment 2 entsprechenden Wertes von den Kapazitäten Cl und C2 übertragen werden.

Zeitintervall 121

Genau wie während des Zeitintervalles 119 wird die obere Platte von Kapazität C5 auf-VI gebracht (Linie XIY1 in Fig. 7).

Zeitintervall 122

Die Schalter S5 und S12 werden geöffnet, der Schalter S18 bleibt in geschlossener Stellung und die Schalter S7 (weil s'B = 1) und S10 werden geschlossen.

Weil der Schalter S10 geschlossen wird, wird die Spannung am Pluseingang des Operationsverstärkers OA2 gleich -V2 —Vr/8* 17 (Linien Z1B2 und A2B2 in Fig. 7). Weil die Schalter S7 und S18 geschlossen sind, wird eine Ladung von4C Vr/8 -17 von Kapazität C2 auf Kapazität C12 übertragen, so dass die negative Spannung, die in negativem Sinn an der oberen Platte dieser Kapazität C2 aufgebaut wurde, gleich Vr/8 • 16 • 171 = V'/8 ist, wobei V' = 4V ist.

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8

Zeitintervalle 123 und 124

In einer analogen Weise wie während der Zeitintervalle 121 und 122 und weil b'0 = 0 ist, wird eine Spannung von 4Vr/ 16* 16-171 = V716 in negativem Sinn an Kapazität C2 aufgebaut (Linien C2D2, E2G2 und F2G2 in Fig. 7), Dies bedeutet, dass im Gesamten eine Spannung von (1/8 + 1/16) V' an Kapazität C2 aufgebaut wurde.

Zeitintervalle 125 und 126

Während dieser Zeitintervalle sind die Schalter S12 und S7 (weil s' = 1) und S10 geschlossen, so dass eine weitere negative Spannung V732 an Kapazität C2 aufgebaut wird (Linie H2I2, J2L2 und K2L2 in Fig. 7). Der Grund, warum ein Spannungssprung von V732 an Kapazität C2 aufgebaut wird, liegt darin, dass, wie bereits oben erwähnt, der Ausgangspegel jeder der 16 Spannungsquantisierungsstufen, welche ein Segment bilden, in der Mitte der Quantisierungsstufe liegt.

Zusammenfassend folgt aus dem Obigen, dass eine negative Spannung von (2 + 2 + 4)V = 8V und eine negative Spannung von (1/8 + 1/16 + 1/32)V' oder 4V(l/8 + 1/16 + 1/32) = 7/8Van den Kapazitäten Cl bzw. C2 aufgebaut wurde.

Zeitintervall 127

Während dieses Zeitintervalles 127 sind die Schalter Sl ' und Sl " geschlossen, so dass die Kapazitäten Cl und C3 und auch C2 und C4 miteinander verbunden sind. Weil die Kapazitäten C3 und C4 während der abgelaufenen Zeitintervalle 10 bis 126 nicht entladen wurden, kann die Gleichung, welche den Schliessungsvorgang dieses Schalters beschreibt, wie folgt beschrieben werden:

vo(k) = (1 — q)vi(k) + qvo(k-l) (1)

wobei vi(k) das kte Eingangssignal ist, das an Kapazität Cl angelegt wird; vo(k) das kte Ausgangssignal ist, das an Kapazität C3 erscheint; vo(k-l) das unmittelbar vorausgegangene Signal ist; q = 1/1+p ist, wobei p das Verhältnis der Kapazitätswerte von C3 und Cl und von C4 und C2 ist, wie bereits erwähnt.

Eine ähnliche Beziehung kann geschrieben werden für die Kapazitäten C2 und C4:

v'o(k) = (1 — q)v'i(k) + qv'o (k-1 (2)

wobei v'o(k), v'o(k-l) und v'i(k) dieselbe Bedeutung haben, wie vo(k), vo(k-1) und vi(k), sich jedoch auf die Kapazitäten C2 und C4 beziehen.

Durch Subtraktion der Gleichungen (1) und (2) erhält man:

D vo(k) = ( 1 -q) D • vi(k) + qD vo(k-1 ) (3)

wobei

Dvo(k) = vo(k) — v'o(k)

Dvo(k-l) = vo(k-l)- v'o(k-l)

Dvi(k) = vi(k) - vi(k-1)

Zur Abschätzung der Wirkung dieser Vorgänge in der Frequenzdomäne wird die z-Transformation der Gleichung (3) genommen:

Dvo(z) = ( 1 -q)Dvi(z) + q • z" ' Dvo(z) (4)

so dass die Transferfunktion definiert in Ausdrücken der z-Transformation ist:

T , Dvo(z) 1 - q

Tr(z) = _ ., i

Dvitz) 1 _ qz-1 C5)

, . jwT jzrTr- JF

wobei z=e =e fs=e wobei f die Frequenz des Eingangssignales ist, und fs = 1/T die Abtastfrequenz ist. Der Absolutwert wird erhalten, indem der Modulus von Gleichung (5) genommen wird:

1 - q

TrCFl = \ y 2 -ü

V1 + q - 2q.cosF

Daraus folgt, dass mit dem oben angegebenen Wert von p gleich ungefähr 0,1 nur ein Hochfrequenzverlust von wenigen dB anderswo kompensiert werden muss, z. B. in einem Tiefpass-filter nach dem Digital/Analog-Wandler. In diesem Zusammenhang ist zu bemerken, dass auf jeden Fall der Hochfrequenzver-lust mit einem Verlauf gemäss sin x/x kompensiert werden muss. Für diese Funktion wird auf das Buch «Principles of Pulse Code Modulation» von K. W. Cattermole, Iliffe Books Ltd. London, hingewiesen.

Die Ausgangselektroden von FETI und FET2, welche die Kapazitäten C3 und C4 von Operationsverstärkern OA1 isolieren, sind mit dem Plus- und dem Minuseingang des Verstärkers über gleiche Widerstände R1 bzw. R2 verbunden. Da auch die Widerstände R3 und R4 gleich sind, verhält sich OA1 wie ein Differenzverstärker, welcher die gewandelte Spannung an seinem Ausgang OUT abgibt.

Es ist zu bemerken, dass FETI und FET2 als Quellenfolger angeschlossen sind, welche durch die Stromquellen CSI bzw. CS2 gespiesen werden, wodurch sichergestellt wird, dass die Kompensation der Nullpunktverschiebung von O AI nicht be-einflusst wird. Weil der Strom, der durch jede dieser FET-Vor-richtungen fliesst, konstant ist, bleibt auch die Spannung zwischen deren Steuer- und Quellenelektroden konstant.

Im Hinblick auf das Obige ist zu bemerken, dass der maximale positive oder negative Spannungswert, welcher durch den Digital/Analogwert-Wandler gewandelt werden kann, gleich 256Vr/16 • 171 ist, und gleich k-Vr gewählt ist, wobei k eine Konstante ist. Dies bedeutet, dass k • 1 = 16/17 ist.

In den oben beschriebenen Beispielen ist das Bit a2 des Segmentcodes gleich «0», was angibt, dass dieser Code eines der Segmente 0 oder 3 angibt, wobei die Entwicklung der Ladungen an den Kondensatoren C5 und C6 in Fig. 7 gezeigt ist.

Wenn das Bit a2 des Segmentcodes «1» ist, zeigt dies an, dass eines der Segmente 4 bis 7 betroffen ist, wobei die Ladungen an den Kapazitäten C5 und C6 gemäss dem rechten Teil von Fig. 5 verändert werden.

Wenn der in einen Analogwert zu wandelnde Digitalwert entsprechend dem ^.-Gesetz codiert ist, wird die Verbindung ALO in Fig. 1 geöffnet, so dass während der Schritte, bei welchen der Schalter S15 betroffen ist, eine Spannung proportional zu 31C/32 anstelle von 2C an den Kapazitäten Cl oder C2 aufgebaut werden kann.

Es wird nun Bezug genommen auf die Figuren 1,3,5,6 und 7 für die Beschreibung eines Analog/Digital-Wandlers. In Fig. 1 unterscheidet sich der Analog/Digital-Wandler vom Digital/ Analog-Wandler durch das Nichtvorhandensein der mit DAO bezeichneten Teile, und das Vorhandensein der mit ADO bezeichneten Teile. Es ist zu bemerken, dass in diesem Falle der Operationsverstärker OA1 als Analogvergleichsschaltung benützt wird mit einem logischen Ausgang Cp.

Die in Fig. 3 gezeigte Analog/Digital-Wandler-Steuerschal-tung weist eine Anzahl von Teilen auf, welche identisch sind mit jenen Teilen, die Teil der Digital/Analog-Wandler-Steuer-schaltung bilden, und welche daher mit gleichen Bezugszeichen bezeichnet sind, d. h. CLC, CRI, CR2, DFO bis DF4 und JK1. Hier werden nun der Übertrageingang CI und der Rückstelleingang R des Zählers verwendet, wogegen der Übertragausgang und der Voreinstelleingang, welcher nicht gezeigt ist, nicht verwendet werden. Es ist jedoch zu bemerken, dass LC1 verschieden ist gegenüber LC, wie in der Digital/Analog-Wandler-Steuerschaltung verwendet, und kombinatorische Logik ent-

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hält, welche in Abhängigkeit der an den Zähler CRI angelegten dem J-Eingang bzw. mit dem Takteingang Cl des JK-Flip-Flops binären Signale die Steuersignale s2 bis sl9 abgibt, welche die jki verbunden, wobei ein Signal «0» an den K-Eingang von entsprechend bezeichneten Schalter S2 bis S19 steuern, und jk.1 angelegt wird.

welche durch die nachfolgenden Booleschen Funktionen defi- Die Ausgänge Ca von LC1 und Z von JKI sind mit dem niert sind. Dabei ist zu bemerken, dass in den Funktion sl6 und 5 Takteingang Cl bzw. mit dem Übertragseingang Cl des Zäh-sl 7 die unterstrichenen Ausdrücke a2 und ä2 • äl • äO im Falle iers CR2 verbunden. Der Rückstellausgang R von LC1 ist mit des (X-Gesetzes weggelassen werden müssen. den Rückstell-Eingängen R von DFO bis DF4, CR2 und JKI ver bunden.

s 2 s (127 + 128 + 129) • CW Wenn die Steuerschaltung nach Fig. 3 für eine Analog/Digi-

s3 s (128 + 129) • CW io tal-Wandlung gemäss dem |j.-Gesetz verwendet wird, muss das s 4 = (130 + 131) • CW Ausgangssignal al des Zählers CR2 durch sein Komplement äl s 5 s [128 + 129 + 130 + 131 + 117 + (12 + 13 + ... + 115) • Z] ersetzt werden und es müssen die Q-Ausgänge bl und B3 der

CW _ D-Flip-Flops DF1 und DF3 verwendet werden.

s 6 = [(10 + II) • s + (12 + 13 + ... + 115) • Z • s] • CW Die Arbeitsweise des Analog/Digital-Wandlers wird nach-

+ [118 • s + 120 • (s • b3 + s • B3) + I22(s • b2 + s • 15 folgend unter Bezug auf die Fig. 1, 3, 5, 6 und 7 beschrieben, bs)] • CW ^ Dabei ist zu bemerken, dass in Fig. 5 das mit einem Kreis umge-

+ [I24(s • bl + s • Bl) + 126 • s]_- CW bene positive Vorzeichen eine EXKLUSIV-ODER-Verknüp-

s 7 = [(10 + II) • s + (12 + ... + 115) • Z • s + 118 • s] • CW fUng bedeutet.

+ [120 • (s • b3 + s • B3) + 122 (s • b2 + s • 62)] • CW Es wird angenommen, dass ein Eingangsspannungs-Abtast-

+ [124 (s • bî + s • 61) + 126 • s] • CW 20 wert VI = 7,1 V, wobei V eine Einheitsspannung ist, in ein binä-

s 8 = (127 + II6 • a2) • CW res Codesignal gemäss dem A-Gesetz zu wandeln sei, und unter s 9 — 116 • 3.2 • CW der Form s 10 - (118 + 120 + 122 + 124 + 126) • CW s"^al ^b3b2bl bÖ

sll = (130 + 131 + 18 + 19 + 117) • CW

s 12 = (127 + 128 + 129 + 119 + 121 + 123 + 125) • CW 25 vorliegen soll, wobei s das Vorzeichenbit, a2 al aO Segmentbits s 13 = (127 + 128 + 129 + 18 + 19) • CW und b3 b2 bl bO die Mantissenbits sind.

s 14 = (127 + 116) • CW Der Eingangsspannungs-Abtastwert VI wird zwischen s 15 s (127 + 128 + 129 + 10 + II) • CW Masse und Eingangsklemme In des Analog/Digital-Wandlers s 16 = (127 + 128 + 129 + 130 + 131 + 18 + 19 + 116 + 117) • angelegt und der Sequenzzähler CRI wird durch seine 32 Posi-CW 30 tionen geschaltet und definiert dabei die Zeitintervalle 127,128,

+[(118 + ... + 126) • (a2 • äl • äO)] • CW ... 125,126 durch die nach Positiv gehenden Flanken der Inver-

s 17 = (127 + 128 + 129 + 12 + 13 + 110 + Il 1 + 116 + 117) • sion CW des Taktsignal-Pulszuges CW.

CW ^ ^ Während der Zeitintervalle 127 bis 131 wird der Analog/

+ [(118 + ... + 126) • (al • aO • a2 • äl + äO)] • CW Digital-Wandler in ähnlicher Weise gestartet, wie dies für den s 18 = (127 + 128 + 129 + 14 + 15 + 112 + 113 + 116 + 127) • 35 Digital/Analog-Wandler beschrieben wurde. Aus dem Ver-CW gleich der Figuren 4 und 5 folgt, dass die einzigen Differenzen

+ (118 + ... + 126) • al • äO • CW die folgenden sind:

s 19 = (127 + 128 + 129 + 16 + 17 + 114 + 115 + 116 + 117) • _ Während des Zeitintervalles 127 wird anstelle der Schal-

CW ter si• und si" der Schalter S2 geschlossen, um die Kapazität

+_(I18 +... + 126) • al • aO • CW 40 Cl kurzzuschliessen. Am Ende dieses Intervalls wird die vor-

Cb3 = 118 • CW ausgehende Information, die im D-Flip-Flop DF4 gespeichert

Cb2 3 120 • CW ist, d.h. s, die im Zähler CR2 gespeichert ist, d.h. ä2, al, äO, und

Cbl - 122-CW die in den D-Flip-Flops DFO bis DF3 gespeichert ist, d.h. B0, bl,

CbO = 124 • CW B2 und b3 ausgelesen;

Cs = 131 • CW 45 - Während der Zeitintervalle 128, 129 ist der Schalter S3

Ca = (13 + 15 + 17 + 19 + III + 113 + 115) • CW geschlossen, so dass ein Rückführkreis für den Operationsver-

Cz s (il + 13 + 15 + 17 + 19 + Ii 1 + 113). CW stärker OA1 geschlossen ist. Als Folge davon wird der Minusein-

R = 129 • CW gang von OA1 auf dieselbe Spannung gebracht wie der Plusein-

T = sCP + sCp gang, d. h. auf Spannung Null. Am Ende des Zeitintervalles wird

">o der Ausgang R der logischen Schaltung LC1 aktiviert, so dass dabei sind: 10 bis 127 und CW gleich wie für die Digital/Analog- die D-Flip-Flops DFO bis DF4, der JK-Flip-Flop JKI und der Wandler-Steuerschaltung definiert; Cp ein Signal, das am Zähler CR2 rückgestellt werden;

gleichbezeichneten Ausgang des Operationsverstärkers OA1 _ Während der Zeitintervalle 130, 131, ist der Schalter S4 erscheint; s ein Vorzeichen-Signal, das am Q-Ausgang des geschlossen, so dass ein neuer Eingangsspannungsabtastwert D-Flip-Flops DF4 erscheint; ä0,äl,ä2 binäre Signale, welche an 55 VI von z.B. 7,1V an die Kapazität Cl angelegt wird. Wenn den entsprechenden Ausgängen des Zählers CR2 erscheinen; angenommen wird, dass das Vorzeichen positiv ist, dann wird bl und b3 binäre Signale, welche an den entsprechenden das Ausgangssignal Cp von OA1 logisch «1». Gleicherweise Q-Ausgängen der D-Flip-Flops DF1 und DF3 erscheinen, wäh- würde es «0» für einen negativen Abtastwert. Am Ende des rend 60 und B2 binäre Signale sind, die an den entsprechenden Zeitintervalles 131 enthält das Ausgangssignal Cl = 131-CW Q-Ausgängen der D-Flip-Flops DFO und DF2 erscheinen; Z ein60 der logischen Schaltung LC1 einen Übergang nach Positiv. Als Binärsignal, das am Q-Ausgang des JK-Flip-Flops JKI Folge davon wird das Vorzeichenbit s = 1 des Ausgangssigna-erscheint. les q, jn den D-Flip-Flop DF4 eingeschrieben, was angibt, dass

Der Ausgang Cp von OA1 und der Ausgang Cs von LC1 der Eingangsspannungs-Abtastwert VI positiv ist. Da s = 1 und sind mit dem D-Eingang bzw. mit dem Takteingang Cl des Cp = 1 sind, ist das EXKLUSIV-ODER-Signal sCp + sCp, das D-Flip-Flops DF4 verbunden. Die Ausgänge CbO bis Cb3 von 65 am Ausgang T der logischen Schaltung erscheint, gleich «0». LC1 sind mit den Takteingängen Cl der D-Flip-Flops DFO bis In analoger Weise wie bereits für die Digital/Analog-Wand-DF3 verbunden, mit dessen D-Eingängen der Ausgang T von iung beschrieben, werden nach Ablauf der Startintervalle 127 LC1 verbunden ist. Die Ausgänge T und Cz von LC1 sind mit bis 131 die obern Platten der Kapazitäten C5 und C6 auf — V2 +

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10

Vr/17 sein, und die Kapazität CIO vom Wert C auf diese Span- Spannung vom halben Wert von V' = 4V entsprechend dem nung aufgeladen. Segment 2 an Kapazität C2 aufgebaut. Als Folge davon wird

Während der Zeitintervalle 10 bis 115 werden Spannungs- der Komparatorausgang Cp positiv (Cp = 1), so dass der Auswerte entsprechend den Segmenten 0 bis 7 des A-Segmentge- gang T = sCp + sCp von LC1 «0» wird. Tatsächlich sind die setzes vom Eingangsspannungs-Abtastwert VI, der in der 5 Spannungen, die an den Plus- und den Minuseingang des Kom-Kapazität Cl gespeichert ist, abgezogen oder von der Span- parators angelegt werden gleich -0,9V und V' = 2V.

nung Null, die in der Kapazität C2 gespeichert ist, dies in Es ist zu bemerken, dass dieser Schritt immer unabhängig Abhängigkeit davon, ob das Vorzeichen s dieser Spannung vom Wert der Mantisse durchgeführt wird, weil zur Bestim-positiv(s= 1) bzw. negativ (s = 0) ist. mung des Segmentes sukzessive Spannungen von der Ein-

lo gangsspannung abgezogen werden, bis Cp = 0 ist.

Zeitintervalle 10, II Am Ende des Zeitintervalles 118 weist das Ausgangssignal

Während dieser Zeitintervalle wird durch die Schliessung Cb3 = I18-CW der logischen Schaltung LC1 einen nach positiv von Schalter S6 eine Spannung gleich 2Vr/16-171 = 2V vom gehenden Übergang auf. Weil dieses Signal Cb3 an den Takt-Eingangsspannungs-Abtastwert VI gleich 7,1V abgezogen, der eingang Cl des D-Flip-Flops DF3 angelegt wird, werden die in Kapazität Cl gespeichert ist. Am Ende des Zeitintervalles Iiis Daten T = sCp + sCp = 0 in diesem Flip-Flop DF3 eingeschrie-wird das Resultat dieser Subtraktion, d. h. 5,1V geprüft durch ben. Als Folge davon kommt der Q'-Ausgang b3 auf «1» (b3 = 1). Überprüfen des Vorzeichens des Ausgangssignales Cp. Tatsächlich enthält in diesem Moment das Ausgangssignal Cz der Zeitintervall 119

logischen Schaltung einen positiven Übergang, durch welchen Während dieses Zeitintervalles wird die obere Platte der das Signal T = sCp + sCp = 0, das am gleichbezeichneten Aus- 20 Kapazität C5 auf die Spannung -VI (Linie SITI von Fig. 7)

gang T von LC1 erscheint, in den JK-Flip-Flop JKI eingeschrie- gebracht.

ben. Weil s = 1 und Cp immer noch 1 ist, bleibt der Ausgang Z

von JKI auf «0». Zeitintervall 120

Während dieses Zeitintervalles wird der Schalter S6 Zeitintervalle 12,13 25 geschlossen, weil s*b3 + s-B3 =1 und auch weil der Schalter

Während dieser Zeitintervalle wird eine weitere Spannung S10 geschlossen wird, wird eine negative Spannung gleich V'/4 2V von der Spannung 5,1V, die in der Kapazität Cl gespeichert = V, d. h. 'A des Wertes von V' = 4V entsprechend dem Segist, abgezogen, worauf der Schalter S6 geschlossen wird, weil Z ment 2 an Kapazität Cl aufgebaut (Linien U1W1 undVIWI in s 0 und s = 1 ist (siehe Fig. 5), dabei wird die resultierende Span- Fig. 7). Das Vorzeichen des Komparatorausganges Cp wech-nung an Cl 3,1V (Cp = 1). Am Ende des Intervalls 12 wird der 30 seit nicht und bleibt auf «1», weil die negativen Spannungen, die Wert T s §Cp + sCp = 0 (weil s = 1 und Cp = 1) in den JK-Flip- an den Plus- und den Minuseingang des Komparators OA1 Flop JKI unter der Kontrolle des Signales Cz eingeschrieben, angelegt werden gleich 1,9V bzw. V' = 2V sind. Am Ende des während der Zähler CR2 unter der Kontrolle des Signales Ca in Zeitintervalles 120 wird das Ausgangssignal Cb2 = 120-CW der Position 1 weitergeschaltet wird, logischen Schaltung LC1 an den Takteingang Cl des D-Flip-

35 Flops DF2 angelegt, so dass die Daten T = sCp + sCp = 0 in Zeitintervalle 14,15 den Flip-Flop DF2 eingeschrieben werden. Als Folge davon

Während dieser Zeitintervalle wird eine weitere Spannung bleibt der Q-Ausgang B2 inaktiv (B2 = 0).

4V von der in der Kapazität Cl gespeicherten Spannung 3,1V abgezogen, worauf der Schalter S6 geschlossen wird, dabei Zeitintervall 121

wird die resultierende Spannung an Cl -0,9V (Cp = 0). Am 40 Gleich wie während des Zeitintervalles 119 wird die obere

Ende des Intervalles 14 wird der Wert T=sCp + sCp = l (weil s Platte der Kapazität C5 auf eine Spannung -VI gebracht

= 1 und Cp = 0) unter der Kontrolle des Signales Cz in den JK- (Linie XIY1 in Fig. 7).

Flip-Flop JKI eingeschrieben, während der Zähler CR2 unter

Kontrolle des Signales Ca in Stellung 2 weitergeschaltet wird. Zeitintervall 122

Weil der Zähler CR2 in der Stellung 2 ist, sind die Ausgangs- 45 Während dieses Zeitintervalles ist der Schalter S6 geschlos-signaleä2, al, äO «1», «1», «1», was angibt, dass das Segment, zu sen, weil s • b2 + s • 62 = 1 ist, und weil auch Schalter S10 welcher die Spannung gehört, a2 al aO = 010 oder 2 ist. geschlossen ist, wird wiederum eine negative Spannung gleich

V78 = V/2, d.h. Vs des Wertes V' = 4V entsprechend dem Seg-ZeitintervalleI6bisI15 ment 2 an Kapazität Cl aufgebaut (Linie Z1B2 und A2B2 in

Da Z = 1 ist, wird der Schalter S5 geschlossen, so dass das 50 Fig. 7). Das Vorzeichen des Ausgangssignales Cp des Kompara-weitere Schliessen der Schalter ohne Wirkung bleibt. Weiter tors OA1 ändert (Cp = 0), weil die Spannungen, die am Pluswird der Zähler CR2 am Weiterschalten gehindert, weil sein und Minuseingang des Komparators OA1 anliegen, gleich 2,4V Übertrag oder Taktsperreingang CI aktiv-geschaltet ist. bzw. V' = 2V sind.

Während der nachfolgenden Zeitintervalle 116 und 117 wird Am Ende des Zeitintervalles 122 enthält das Ausgangssignal der Analog/Digital-Wandler erneut in analoger Weise gestar- 55 Cbl = 122 • CW der logischen Schaltung LC1, das an den Takt-tet, wie dies bereits in Zusammenhang mit dem Digital/Analog- eingang Cl des D-Flip-Flops DF1 angelegt wird, einen positiven Wandler beschrieben wurde, wobei während der Zeitintervalle Übergang, so dass die Daten T = sCp + sCp = 1 in diesen Flip-118 bis 126 die Mantisse in der nachfolgend beschriebenen Flop DFl eingeschrieben werden. Als Folge davon bleibt des-Weise bestimmt wird: sen Q-Ausgang bl auf «0» (bl = 0).

60

Zeitintervall 118 Zeitintervalle 123 und 124

Schalter S10 wird geschlossen, so dass die Spannung am In analoger Weise, wie während der Zeitintervalle 121 und Pluseingang von OA2 gleich -VI - Vr/2-17 wird (Linien P1R1 122 und weil bl = 0 ist, wird eine negative Spannung von V716 und Q1R1 von Fig. 7). Weil die Kapazität C12 vom Wert 4C ist = V/4 an Kapazität C2 aufgebaut, die totale an dieser Kapazität und diese die letzte verwendete Kapazität war, beim Bestim- 65 liegende Spannung wird daher gleich 2V + V/4. In der Folge men des Segmentes und mit dem Minuseingang von OA2 und wechselt das Vorzeichen des Komparators nicht (Linie C2D2, der Quellenelektrode s von FET3 verbunden ist, und weil der E2G2 und F2G2 von Fig. 7). Tatsächlich sind die Spannungen Schalter S7 geschlossen wird, weil s = 1 ist, wird eine negative am Minus- und Pluseingang von OA1 dann 2,4V bzw. 2,25V.

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623437

Am Ende des Zeitintervalles 124 enthält das Ausgangssignal Cbo = 124 • CW der logischen Schaltung LC1, das an den Takteingang Cl des D-Fiip-Flops DFO angelegt wird, einen positiven Übergang, so dass die Daten T = sCp + sCp = 1 in diesen Flip-Flop DFO eingeschrieben werden. Als Folge davon wird dessen s Q-Ausgang Bo nun «1» (Bo = 1).

Aus dem Obigen folgt, dass der Code der Eingangsspannung, der nun in den Flip-Flops DFO bis DF4 und im Zähler CR2 gespeichert ist, gleich

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sä2al ä0b3B2blB0=l 11 11001.

Dies bedeutet, dass die Eingangsspannung VI positiv ist (s = 1), zum Segment a2ala0 = 010 oder 2 gehört und die Mantisse b3b2blb0 = 1100 oder 12 aufweist. 15

Um die grösste Gleichartigkeit zwischen dem Digital/Analog- und dem Analog/Digital-Wandler zu haben, kann die Analog/Digital-Wandlung, wie sie eben beschrieben wurde, noch leere Zeitintervalle 125 und 126 aufweisen. Während dieser Zeitintervalle wird eine Spannung von V/8 an Kapazität C2 auf- 20

gebaut, doch hat dies keinen Einfluss, weil das Resultat nicht in einem D-Flip-Flop gespeichert wird. In diesem Fall gelten die gestrichelten Kurven von Fig. 6 und 7 auch für den Analog/ Digital-Wandler. Auch kann ein Signal Cz am Ende des Zeitintervalles 115 erzeugt werden, weil dieses Signal auch keinen Einfluss hat im Falle einer Analog/Digital-Wandlung.

Wie oben beschrieben wurde, wird beim Digital/Analog-Wandler der Zähler CR2 um eine Anzahl von Stufen weitergeschaltet, die gleich ist der Segmentanzahl, nach welcher eine Spannung entsprechend dem Komplement der Quantisierungsstufe von dem erzeugten Spannungswert abgezogen wird. Der einzige Grund für dieses Vorgehen besteht wiederum darin, eine möglichst grosse Übereinstimmung zwischen dem Digital/ Analog-Wandler und dem Analog/Digital-Wandler zu haben, wobei es nötig ist in dieser Art vorzugehen. Für den Digital/ Analog-Wandler scheint es tatsächlich naheliegender zu sein, den Zähler CR2 um eine Anzahl von Stufen weiterzuschalten, die gleich dem Segment Nummer weniger 1 wäre, und dann zur der derart erhaltenen Spannung eine Spannung hinzu zu addieren, die der Quantisierungsstufe entspricht.

G

4 Blatt Zeichnungen

Claims (10)

1. 623437

   PATENTANSPRÜCHE

   1. Signalwandler, welcher gewichtete Kapazitäten benützt, dadurch gekennzeichnet, dass er eine Ladungserzeugungs-Vor-richtung mit einem einzigen Satz von ersten gewichteten Kapazitäten (C8-C13) und eine Ladungs-Speichervorrichtung aufweist, welche zweite Kapazitäten (Cl, C2) aufweist und mit der Ladungserzeugungs-Vorrichtung gekoppelt ist, dass die Ladungserzeugungs-Vorrichtung ausgelegt ist, um verschiedene Ladungen zu erzeugen, mit Hilfe welcher die Ladung in der Ladungsspeicher-Vorrichtung stufenweise verändert werden kann, und dass Steuermittel vorhanden sind, um den Wandler derart zu betreiben, dass er entweder eine Digital/Analog-Wandlung durchführt, wobei eine Ladung, die sich auf einen Digitalwert bezieht, in der Ladungsspeicher-Vorrichtung aufgebaut wird, oder dass er eine Analog/Digital-Wandlung durchführt, wobei eine anfänglich in der Ladungsspeicher-Vorrichtung gespeicherte Ladung, welche einem analogen Eingangswert entspricht, stufenweise auf einen vorbestimmten Bezugswert hin verändert wird.
2. 2. Signalwandler nach Anspruch 1, dadurch gekennzeichnet, dass die Ladungsspeicher-Vorrichtung weiter Mittel (S8-S13, C5-C7) zur Erzeugung eines Vergleichsspannungs-Signales aufweist, welche Mittel durch die Steuermittel gesteuert sind und ausgelegt sind, um eine vorbestimmte Folge von Vergleichsspannungs-Signalen, die sich auf die verschiedenen Ladungen beziehen, zu erzeugen, dass die Ladungsspeicher-Vorrichtung weiter Tormittel (FET3) aufweist mit einem ersten Eingang (d), der mit den zweiten Kapazitäten (Cl, C2) gekoppelt ist, mit einem zweiten Eingang (g) und mit einem mit den gewichteten ersten Kapazitäten (C8-C13) gekoppelten Ausgang (s), und dass die Ladungserzeugungs-Vorrichtung eine Steuervorrichtung (OA2) aufweist, deren Ausgang mit dem zweiten Eingang (g) der Tormittel (FET3) gekoppelt ist, deren erster Eingang mit den Mitteln zur Erzeugung von Vergleichsspannungs-Signalen gekoppelt ist, und deren zweiter Eingang mit dem Ausgang (s) der Tormittel gekoppelt ist, das Ganze derart, dass, wenn die Steuermittel die Tormittel (FET3) mit einer der gewichteten ersten Kapazitäten, mit einer der zweiten Kapazitäten und mit der Steuervorrichtung (OA2) verbinden und ein Vergleichsspannungs-Signal an die Steuervorrichtung anlegen, eine Ladung zwischen einer ersten und einer zweiten Kapazität verschoben wird, solange als die an die Steuervorrichtung angelegten Spannungssignale eine vorbestimmte Beziehung erfüllen.
3. 3. Signalwandler nach Anspruch 2, dadurch gekennzeichnet, dass, um eine Wandlung entsprechend einer nicht linearen, aus einer Anzahl von linearen Segmenten zusammengesetzten Quantisierungskennlinie durchzuführen, die Ladungserzeugungs-Vorrichtung eine Anzahl von gewichteten ersten Kapazitäten (C8-C13) aufweist, welche kleiner ist als die Anzahl der Segmente der Quantisierungskennlinie beidseits der Amplitude Null.
4. 4. Signalwandler nach Anspruch 1, dadurch gekennzeichnet, dass der genannte Satz von gewichteten ersten Kapazitäten die Parallelschaltung von zwei Kapazitäten vom Wert 31/32 C und 33/32 C aufweist, wobei C ein beliebig gewählter Kapazitätswert ist, und dass diese Kapazitäten durch einen Schalter (ALO) miteinander verbunden sind, welcher ermöglicht, eine Wandlung mit einer Quantisierungskennlinie entweder nach dem A-Segmentgesetz oder dem jx-Segmentgesetz durchzuführen.
5. 5. Signalwandler nach Anspruch 2, dadurch gekennzeichnet, dass die zweiten Kapazitäten (Cl, C2) erste Platten aufweisen, welche mit einer ersten Bezugsspannung verbunden sind, und zweite Platten, welche mit dem ersten Eingang (d) der Tormittel (FET3) über erste Schaltmittel (S6, S7) gekoppelt sind, und dass die gewichteten ersten Kapazitäten (C8-C13) erste Platten aufweisen, die mit einer zweiten Bezugsspannung gekoppelt sind, und zweite Platten, welche über zweite Schalt-mittel (S 15-S19) mit dem Ausgang (s) der Tormittel (FET3) gekoppelt sind, wobei die ersten und zweiten Schaltmittel durch die Steuermittel gesteuert werden.
6. 6. Signalwandler nach Anspruch 2, dadurch gekennzeichnet, dass die Steuervorrichtung ein Operationsverstärker (OA2) ist, wobei die ersten und zweiten Eingänge der Steuervorrichtung der nicht invertierende und der invertierende Eingang des Operationsverstärkers sind und dass die genannten Tormittel aus einem Feldeffekt-Transistor (FET3) bestehen.
7. 7. Signalwandler nach Anspruch 1, dadurch gekennzeichnet, dass Ladungsspeicher-Mittel (C3, C4) vorgesehen sind, um am Ende des Digital/Analog-Wandlungsvorganges mit der Ladungsspeicher-Vorrichtung vorübergehend verbunden zu werden unter der Steuerung der Steuermittel, wobei die Ladungsspeicher-Mittel zwischen nacheinander folgenden Verbindungen mit der Ladungsspeicher-Vorrichtung nicht entladen werden.
8. 8. Signalwandler nach den Ansprüchen 5 und 7, dadurch gekennzeichnet, dass die Ladungsspeicher-Vorrichtung ein Paar von zweiten Kapazitäten (Cl, C2) aufweist, während die Ladungsspeicher-Mittel ein Paar von dritten Kapazitäten (C3, C4) aufweisen, deren erste Platten mit der ersten Bezugsspannung und deren zweite Platten über dritte Schaltmittel (S1 S2"), welche durch die Steuermittel gesteuert werden, mit je einer zweiten Platte des Paares von zweiten Kapazitäten verbunden sind, und dass weiter ein Differenzverstärker (OA1 ) vorhanden ist, dessen erster und zweiter Eingang mit je einer zweiten Platte des Paares von dritten Kapazitäten verbunden sind.
9. 9. Signalwandler nach Anspruch 8, dadurch gekennzeichnet, dass die zweiten Platten des Paares von dritten Kapazitäten (C3, C4) mit den Steuerelektroden eines Paares von Feldef-fekt-Transistors (FETI, FET2) verbunden sind, deren Quellenelektroden j e mit einer Quelle (CS 1, CS2) und mit einem der Eingänge des Differenzverstärkers verbunden sind, und dass der Differenzverstärker ein Operationsverstärker (OA1) ist.
10. 10. Signalwandler nach Anspruch 5, dadurch gekennzeichnet, dass ein als Vergleichsschaltung wirkender Operationsverstärker (OA1) vorhanden ist, dessen erster und zweiter Eingang für die Analog/Digital-Wandlung mit den zweiten Platten des Paares von zweiten Kapazitäten (Cl, C2) verbunden sind.