CH397283A - Vergleichsglied für Binärzahlen - Google Patents

Vergleichsglied für Binärzahlen

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CH397283A
CH397283A CH134063A CH134063A CH397283A CH 397283 A CH397283 A CH 397283A CH 134063 A CH134063 A CH 134063A CH 134063 A CH134063 A CH 134063A CH 397283 A CH397283 A CH 397283A
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CH
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logic circuits
logic circuit
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binary
signal
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CH134063A
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Inventor
Elmar Dipl Ing Goetz
Original Assignee
Licentia Gmbh
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    • G05CONTROLLING; REGULATING
    • G05BCONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B1/00Comparing elements, i.e. elements for effecting comparison directly or indirectly between a desired value and existing or anticipated values
    • G05B1/01Comparing elements, i.e. elements for effecting comparison directly or indirectly between a desired value and existing or anticipated values electric
    • G05B1/03Comparing elements, i.e. elements for effecting comparison directly or indirectly between a desired value and existing or anticipated values electric for comparing digital signals
    • GPHYSICS
    • G06COMPUTING OR CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/02Comparing digital values
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Description


      Vergleichsglied        für        Binärzahlen       Die vorliegende Erfindung hat sich zur Aufgabe  gestellt, ein Vergleichsglied zu schaffen, das keine  Zahlen ausgibt, sondern     lediglich    feststellt, ob der       Sollwert    grösser oder     kleiner    oder     gleich    dem     Istwert     ist.

       Derartige        Vergleichsglieder    werden mit     Vorteil     bei der     Digital-Regelung    eingesetzt, wobei beispiels  weise ein Stellmotor einer derartigen     Einrichtung    je  nach dem vom Vergleichsglied ausgegebenen Vorzei  chen in der einen oder anderen Richtung gesteuert  wird oder in Ruhe ist.  



  Die Erfindung bezieht sich auf ein Vergleichs  glied für Binärzahlen. Die     Erfindung    besteht     darin,     dass jeder Binärstelle der     als    Soll- und     Istwert    ein  gegebenen Binärzahlen eine logische Schaltung zu  geordnet ist, die durch den     Binärziffern    (L oder O)  entsprechende bejahte und aus diesen abgeleitete  verneinte Eingangssignale angesteuert ist, dass die  logische Schaltung der höchsten Binärstelle     sämtliche     logischen Schaltungen der folgenden niederen Binär  stellen ansteuert,

   dass die der höchsten Binärstelle  folgende logische Schaltung gleichfalls sämtliche  nachfolgenden logischen Schaltungen     ansteuert    und  so     fort,    und dass allen logischen Schaltungen eine  weitere logische Schaltung nachgeschaltet ist, die  durch die an den Ausgängen der vorgeschalteten  logischen Schaltungen anstehenden Signale angesteu  ert ist, an deren Ausgang bei Vorliegen einer Diffe  renz als Signal das Vorzeichen abnehmbar ist.  



  Die Erfindung     wird    mit weiteren vorteilhaften  Ausbildungen anhand eines Ausführungsbeispiels  näher     erläutert.     



  In der     Fig.1    ist eine logische Schaltung, bei  spielsweise für die höchste Binärstelle dargestellt.  Diese logische Schaltung besteht aus den Und-Stufen        & P"         & ".    Den beiden Und-Stufen werden die als Gleich  spannungssignale vorliegenden Binärziffern des Soll-    wertes S und des     Istwertes    J zugeführt. Ausser den  bejahten Signalen werden den beiden Und-Stufen  auch die entsprechenden     verneinten        Eingangssignale     S, T zugeführt. Die Ausgänge der beiden Und-Stufen  sind mit N (negativ) und P (positiv) bezeichnet.

   An  die Eingänge     sind    von links nach rechts vier Bei  spiele einer Ansteuerung durch die     Eingangssignale     (L oder O) angeschrieben. In der äusseren linken  senkrechten Reihe ist dabei     angenommen,    dass der  Sollwert S     OLLO   <I>(6)</I> gleich dem     Istwert    J ist. Die vor  liegenden, Soll- und     Istwert    zugeordneten Binär  signale haben den Wert O. Die entsprechend ver  neinten Signale<I>J, S</I> haben den     Wert   <I>L.</I> Wie an die  Ausgänge P, N angeschrieben, tritt an diesen das  Signal O auf. Dies entspricht der Forderung, dass der  Sollwert gleich dem     Istwert        ist.     



  In der zweiten senkrechten Reihe ist angenom  men, dass die Binärziffer des Sollwertes S kleiner als  die Binärziffer des     Istwertes    J ist. Das     Eingangssignal     von S hat den     Wert    O, das     Eingangssignal    von J hat  den Wert O, das Eingangssignal<I>S</I> hat den Wert<I>L,</I>  und das Eingangssignal von J hat den Wert L. Wie  angeschrieben, tritt am Ausgang N (negativ) das  Signal L auf, wodurch angezeigt ist, dass der Soll  wert kleiner als der     Istwert    ist. Am Ausgang P (posi  tiv) tritt nach wie vor das     Signal    O auf.  



  In der dritten senkrechten Reihe der angeschrie  benen Eingangssignale ist angenommen, dass der Soll  wert grösser als der     Istwert    ist. Die Eingangssignale       sind   <I>S = L, J = L,<B>S=O, J =O.</B></I> Am Ausgang P  (positiv) steht damit ein Signal L an, was anzeigt,  dass der Sollwert grösser als der     Istwert    ist. Am Aus  gang N steht das     Signal    O.  



  Die Eingangssignale der vierten senkrechten Reihe  zeigen     schliesslich    wieder Gleichheit von Sollwert und       Istwert.        In    diesem Falle haben die     Binärziffern    des      Soll- und     Istwertes    den Wert L. Sowohl am Ausgang  P als auch am Ausgang N tritt das Signal O auf.  



  In der     Fig.    2 ist     ein    Vergleichsglied für vier Binär  stellen dargestellt, das beliebig erweitert werden kann.  Die durch die bejahten und verneinten Signale des  Ist- und Sollwertes angesteuerten logischen Schaltun  gen sind mit So,     S1,        S2,        S3    bezeichnet, entsprechend  der     Wertigkeit    der Stellen der     vorliegenden    Binär  zahl. Die logische Schaltung     S3    ist also der Wertig  keit 23 zugeordnet usw.

   An die Eingänge der logi  schen Schaltungen So     S3    sind drei Beispiele ange  schrieben, und zwar ist links aussen als Sollwert die  Binärzahl     OLLO    (6) und ein angenommener, zuge  ordneter     Istwert        OLOO    (4) dargestellt. Den     Und-          Stufen    der logischen Schaltungen     S.        S3    sind in die  sem Beispiel verstärkende Nicht-Stufen (schwarzer  Balken) nachgeschaltet, um entsprechend grosse Aus  gangssignale zu erhalten. Dies ist nicht in jedem Falle  notwendig, so dass für die logischen Schaltungen also  auch nur reine Und-Stufen verwendet werden können.  



  Die sich durch die bejahten und verneinten Ein  gangssignale des Beispiels 1 ergebenden Ausgangs  signale der logischen Schaltungen     S.-S3    sind ange  schrieben. Wie ersichtlich, entsteht an     sämtlichen     Ausgängen das Signal L, mit Ausnahme des Aus  ganges der der logischen Schaltung     S1    zugeordneten  Und-Stufe      & ,1.    An deren Ausgang     P1    tritt das Si  gnal O auf. Den logischen Schaltungen     SO-S3    ist eine  weitere logische Schaltung     S",    nachgeschaltet.

   Diese  logische Schaltung besteht aus den Und-Stufen      & p,           & ".    Die Und-Stufe      & P    wird durch die Ausgangssignale  der vorgeschalteten Und-Stufe      & 1,- & p,        angesteuert.     Die Und-Stufe  & " wird durch die     Ausgangssignale     der vorgeschalteten Und-Stufen      & "ö         & "3    angesteuert.  



  Da das Ausgangssignal der Und-Stufe      & p1    = O  ist, ist auch der Ausgang der Und-Stufe  & n der logi  schen Schaltung     S,   <I>= O,</I> und da dieser eine     Nicht-          Stufe    (schwarzer Balken)     nachgeschaltet    ist, tritt an  deren Ausgang P das Signal L auf. Dadurch ist an  gezeigt, dass der Sollwert     OLLO    (6) grösser als der       Istwert        OLOO    (4) ist. Die     Eingangssignale    der     Und-          Stufe     & " der logischen Schaltung     S"    sind L.

   Entspre  chend tritt am Ausgang N das     Signal    O auf.  



  Im zweiten Beispiel sei angenommen, dass der  Sollwert     LOOL    (9) gleich dem     Istwert        LOOL   <I>(9)</I> ist.  Dies ist in der zweiten     Reihe    der Eingangssignale  angegeben. Wie ersichtlich, tritt an den Ausgängen  der logischen Schaltungen<I>So</I>     S3    das Signal<I>L</I> auf.  Diese Signale     steuern    die logische Schaltung     S.,    an,  und an deren Ausgängen P, N treten die Signale O  auf.

   Damit ist angezeigt, dass Soll- und     Istwert    gleich  sind.     In    der dritten senkrechten Reihe der Eingangs  signale     ist    angedeutet, dass der Sollwert     OOOL   <I>(1)</I> klei  ner als der     Istwert        LOOL    (9) ist. An sämtlichen Aus  gängen der logischen Schaltung So     S3    tritt das Signal L  auf, mit Ausnahme des Ausganges     N3    der Und-Stufe          & "3    der logischen Schaltung S3. An diesem     Ausgang          N3    tritt das Signal O auf.

   Die Ausgangssignale steu  ern wieder die Und-Stufen      & p,     & " der nachgeschal  teten logischen Schaltung     S"    an. Am Ausgang P tritt  das Signal O auf und am Ausgang N tritt das     Signal     L auf, wodurch angezeigt ist, dass der Sollwert klei  ner als der     Istwert    ist.  



  Wie ersichtlich, werden die Ergebnisse     (N3,        P3)     der höchsten logischen Schaltung     S3    auf die folgen  den, in der     Wertigkeit    niederen logischen Schaltun  gen     S2,        S1,    So geschaltet. Auch die Ergebnisse     (N2,          P2)    der     nächstniederen    logischen Schaltung     S2    wer  den auf die folgenden logischen Schaltungen     S1    und  So geschaltet.

   Die Ergebnisse     (N1,        P1)    der logischen  Schaltung     S1    werden     schliesslich    gleichfalls auf die  logische Schaltung So gegeben. Tritt an einer der  logischen Schaltungen     So-,S3    ein Ergebnis auf (im  vorliegenden Fall durch das Signal O gekennzeich  net), so werden die dieser     logischen    Schaltung nach  folgenden niederen logischen Schaltungen durch die  zusätzliche Steuerung selbsttätig abgeschaltet.

Claims (1)

  1. PATENTANSPRUCH Vergleichsglied für Binärzahlen, dadurch gekenn zeichnet, dass jeder Binärstelle der als Soll- und Ist wert eingegebenen Binärzahlen eine logische Schal tung (So-S3) zugeordnet ist, die durch den Binär ziffern (L oder O) entsprechende bejahte und aus diesen abgeleitete verneinte Eingangssignale<I>(S, J, S,</I> J) angesteuert ist, dass die logische Schaltung (S3) der höchsten Binärstelle sämtliche logischen Schal tungen (S2 So) der folgenden niederen Binärstellen ansteuert, dass die der höchsten Binärstelle folgende logische Schaltung (S2) gleichfalls sämtliche nachfol genden logischen Schaltungen (S1,
    So) ansteuert und so fort, und dass allen logischen Schaltungen (S3 So) eine weitere logische Schaltung (S;,) nachgeschaltet ist, die durch die an den Ausgängen der vorgeschal teten logischen Schaltungen (S3-So) anstehenden Si gnale angesteuert ist, an deren Ausgang (P, N) bei Vorliegen einer Differenz das Vorzeichen als Signal ausgegeben wird. UNTERANSPRÜCHE 1. Vergleichsglied nach Patentanspruch, dadurch gekennzeichnet, dass die logischen Schaltungen aus je zwei Und=Stufen bestehen. 2.
    Vergleichsglied nach Patentanspruch und Un teranspruch 1, dadurch gekennzeichnet, dass den Und-Stufen Nicht Stufen nachgeschaltet sind. 3. Vergleichsglied nach Patentanspruch und den Unteransprüchen 1 und 2, dadurch gekennzeichnet, dass die logischen Schaltungen galvanisch miteinan der gekoppelt sind.
CH134063A 1962-02-12 1963-02-04 Vergleichsglied für Binärzahlen CH397283A (de)

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