WO2026019293A1 - 표시 장치와 그의 제조 방법 - Google Patents

표시 장치와 그의 제조 방법

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WO2026019293A1
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light
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display device
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손경락
이광근
이재필
장원호
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Samsung Display Co Ltd
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Samsung Display Co Ltd
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Definitions

  • the present invention relates to a display device and a method for manufacturing the same.
  • Display devices can be flat panel displays such as liquid crystal displays (LCDs), field emission displays (FEDs), and light emitting displays (LEDs).
  • LCDs liquid crystal displays
  • FEDs field emission displays
  • LEDs light emitting displays
  • the light-emitting display device may include an organic light-emitting display device including an organic light-emitting diode element as a light-emitting element, and an ultra-small light-emitting display device including a micro light-emitting diode element (hereinafter referred to as a micro light-emitting element) as a light-emitting element. Since the ultra-small light-emitting diode element is made of an inorganic material, it has the advantage of having a longer lifespan due to fewer deterioration issues compared to an organic light-emitting diode element.
  • the problem to be solved by the present invention is to provide a display device and a manufacturing method thereof that facilitates the process while increasing the brightness of a light-emitting element.
  • a display device includes a substrate, a pixel electrode disposed on the substrate, an organic layer disposed on the pixel electrode, a light-emitting element disposed on the organic layer and including a semiconductor stack, a first protective layer, a contact electrode, and a second protective layer, and a connection electrode connecting the light-emitting element and the pixel electrode, wherein the first protective layer is an insulating protective layer, the second protective layer is a conductive protective layer, and the connection electrode and the second protective layer can be etched with the same etchant.
  • the second protective layer may be a conductive light-transmitting material.
  • the contact electrode may include aluminum
  • the second protective layer may include IZO (Indium Zinc Oxide)
  • the connection electrode may include ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide).
  • the above contact electrode may be arranged on one surface of the semiconductor stack to surround the side surface, but may be arranged spaced apart from the upper surface of the semiconductor stack by a first distance.
  • the second protective layer is disposed on one surface of the contact semiconductor stack to surround a side surface, but is disposed further outward from the semiconductor stack than the contact electrode and is disposed spaced apart from the upper surface of the semiconductor stack by a second distance, and the second distance may be longer than the first distance.
  • the connecting electrode surrounds a side surface of the semiconductor stack, is disposed further outward from the semiconductor stack than the second protective layer, and is disposed at a third distance from the upper surface of the semiconductor stack, wherein the third distance may be longer than the first distance.
  • the second distance and the third distance may be the same, and the thicknesses of the second protective layer and the connecting electrode may be the same.
  • the second distance may be closer than the third distance, and the thickness of the second protective layer may be thicker than the thickness of the connecting electrode.
  • the third distance may be closer than the second distance, and the thickness of the connecting electrode may be thicker than the thickness of the second protective layer.
  • the second protective layer is disposed on one surface of the contact semiconductor stack to surround a side surface, is disposed further outward from the semiconductor stack than the contact electrode, covers an upper surface of the contact electrode, and is disposed at a second distance from the upper surface of the semiconductor stack, wherein the second distance may be closer than the first distance.
  • the connecting electrode surrounds a side surface of the semiconductor stack, is disposed further outward from the semiconductor stack than the second protective layer, and is disposed at a third distance from the upper surface of the semiconductor stack, wherein the third distance may be the same as the second distance.
  • the above connecting electrode may be electrically connected through the second protective layer without directly contacting the contact electrode.
  • the above second protective layer can be in direct contact with the above organic layer.
  • the semiconductor stack may further include a first semiconductor layer disposed on the organic layer and including a semiconductor material layer doped with a first conductive dopant, an active layer disposed on the first semiconductor layer, and a second semiconductor layer disposed on the active layer and including a semiconductor material layer doped with a second conductive dopant.
  • a method for manufacturing a display device may include the steps of forming a light-emitting element including a semiconductor stack, a first protective layer, a contact electrode, and a second protective layer on a semiconductor substrate, wherein the first protective layer is an insulating protective layer and the second protective layer is a conductive protective layer, bonding the light-emitting element on a circuit board including the pixel electrode, and depositing an electrode material layer on the entire surface of the circuit board and then etching a portion of the electrode material layer and a portion of the second protective layer with the same etchant using a mask pattern.
  • the step of bonding the light-emitting element may include forming an organic layer on the pixel electrode and performing primary curing, transferring the light-emitting element onto the organic layer and performing secondary curing, and the second protective layer may have a crystallization temperature higher than the secondary curing temperature of the organic layer.
  • the above secondary curing temperature is a temperature of 200°C or higher and 250°C or lower, and the second protective layer may be IZO (Indium Zinc Oxide).
  • the step of bonding the light-emitting element may include transferring the light-emitting element formed on the semiconductor substrate to a relay substrate, transferring the light-emitting element on the relay substrate to a transfer substrate, and then transferring the light-emitting element on the transfer substrate to the circuit board.
  • the transfer substrate onto which the light-emitting element is transferred is cleaned with a chemical solution, and the chemical solution peels off the contact electrode and may not react with the second protective layer.
  • the step of etching a portion of the electrode material layer and a portion of the second protective layer with the same etchant includes forming a mask pattern so that the photoresist covers a side surface of the contact electrode, and etching the electrode material layer and the second protective layer on the upper portion of the light-emitting element exposed by the mask pattern, wherein the height of the second protective layer and the height of the connection electrode can be determined according to the height of the photoresist.
  • An electronic device including a display device for displaying an image according to one embodiment for solving a problem, the display device including a substrate, a pixel electrode disposed on the substrate, an organic layer disposed on the pixel electrode, a light-emitting element disposed on the organic layer and including a semiconductor stack, a first protective layer, a contact electrode, and a second protective layer, and a connection electrode connecting the light-emitting element and the pixel electrode, wherein the first protective layer is an insulating protective layer, the second protective layer is a conductive protective layer, and the connection electrode and the second protective layer can be etched with the same etchant.
  • the reflectivity of light emitted from the lower surface of the light-emitting element can be increased, thereby increasing the light output of the light-emitting element and increasing the brightness of the display device.
  • Figure 1 is a perspective view showing a display device according to one embodiment.
  • FIG. 2 is a layout diagram showing a display device according to one embodiment.
  • FIG. 3 is a block diagram showing a display device according to one embodiment.
  • Fig. 4 is an equivalent circuit diagram showing a sub-pixel according to one embodiment.
  • FIG. 5 is a layout diagram showing pixels of a display area according to one embodiment.
  • Fig. 6 is a cross-sectional view showing an example of a cross-section of a display panel corresponding to line I-I’ of Fig. 5.
  • Figure 7 is a cross-sectional view showing in detail an example of area A1 of Figure 6.
  • Figure 8 is a cross-sectional view showing in detail an example of area B of Figure 7.
  • Figure 9 is a cross-sectional view showing another example of area B of Figure 7 in detail.
  • Figure 10 is a cross-sectional view showing another example of area B of Figure 7 in detail.
  • Figure 11 is a cross-sectional view showing another example of area B of Figure 7 in detail.
  • FIG. 12 is a drawing schematically showing light emitted from a light-emitting element in one embodiment of FIG. 7.
  • Figure 13 is a graph showing the reflectance of aluminum, chromium, and gold against wavelength.
  • Fig. 14 is a flowchart showing a method for manufacturing a display device according to one embodiment.
  • FIGS. 15 to 33 are exemplary drawings for explaining a method of manufacturing a display device according to one embodiment.
  • FIG. 34 is an exemplary drawing showing a smartwatch including a display device according to one embodiment.
  • FIG. 38 is an exemplary drawing showing an automobile instrument panel and center fascia including display devices according to one embodiment.
  • the display device (10) may be a light-emitting display device such as an organic light-emitting display device using an organic light-emitting diode, a quantum dot light-emitting display device including a quantum dot light-emitting layer, an inorganic light-emitting display device including an inorganic semiconductor, and an ultra-small light-emitting display device using an ultra-small light-emitting diode (micro or nano light emitting diode (micro LED or nano LED)).
  • the display device (10) is described mainly as an ultra-small light-emitting display device, but the present invention is not limited thereto. Meanwhile, for the convenience of explanation, an ultra-small light-emitting diode is described as a light-emitting element below.
  • the main area (MA) may include a display area (DA) that displays an image and a non-display area (NDA) that is a surrounding area of the display area (DA).
  • the display area (DA) may include a plurality of pixels that display an image.
  • Each of the pixels may include a plurality of sub-pixels.
  • each of the pixels may include a first sub-pixel that emits light of a first color, a second sub-pixel that emits light of a second color, and a third sub-pixel that emits light of a third color, but the embodiments of the present specification are not limited thereto.
  • the sub-area (SBA) may protrude in a second direction (DR2) from one side of the main area (MA).
  • DR2 second direction
  • the sub-area (SBA) is illustrated as being unfolded, but the sub-area (SBA) may be bent, in which case it may be disposed on the lower surface of the display panel (100).
  • the sub-area (SBA) is bent, it may overlap with the main area (MA) in the third direction (DR3), which is the thickness direction of the display panel (100).
  • a display driving circuit (250) may be disposed in the sub-area (SBA).
  • the display driving circuit (250) can generate signals and voltages for driving the display panel (100).
  • the display driving circuit (250) can be formed as an integrated circuit (IC) and attached to the display panel (100) using a COG (chip on glass) method, a COP (chip on plastic) method, or an ultrasonic bonding method, but is not limited thereto.
  • the display driving circuit (250) can be attached to the circuit board (300) using a COF (chip on film) method.
  • the circuit board (300) may be attached to one end of the sub-area (SBA) of the display panel (100). As a result, the circuit board (300) may be electrically connected to the display panel (100) and the display driving circuit (250). The display panel (100) and the display driving circuit (250) may receive digital video data, timing signals, and driving voltages through the circuit board (300).
  • the circuit board (300) may be a flexible printed circuit board, a printed circuit board, or a flexible film such as a chip on film.
  • the power supply circuit (500) can generate multiple panel driving voltages according to an external power voltage.
  • the power supply circuit (500) can be formed as an integrated circuit (IC) and attached to a circuit board (300) using a COF method.
  • Fig. 2 is a layout diagram showing a display device according to one embodiment.
  • Fig. 2 illustrates that the sub-area (SBA) is unfolded rather than bent.
  • the display panel (100) may include a main area (MA) and a sub area (SBA).
  • the main area (MA) may include a display area (DA) that displays an image and a non-display area (NDA) surrounding the display area (DA).
  • the display area (DA) may occupy most of the area of the main area (MA).
  • the display area (DA) may be positioned at the center of the main area (MA).
  • the display area (DA) includes a plurality of pixels (PX) for displaying an image, and each of the plurality of pixels (PX) may include a plurality of sub-pixels (SPX).
  • a pixel (PX) may be defined as a sub-pixel group that is the smallest unit capable of expressing white gradation.
  • a non-display area may be positioned adjacent to a display area (DA).
  • the non-display area may be an area outside the display area (DA).
  • the non-display area may be positioned to surround the display area (DA).
  • the non-display area may be an edge area of the display panel (100).
  • the first scan driver (SDC1) and the second scan driver (SDC2) may be positioned in the non-display area (NDA).
  • the first scan driver (SDC1) may be positioned on one side (e.g., the left side) of the display panel (100), and the second scan driver (SDC2) may be positioned on the other side (e.g., the right side) of the display panel, but the embodiments of the present specification are not limited thereto.
  • Each of the first scan driving unit (SDC1) and the second scan driving unit (SDC2) can be electrically connected to the display driving circuit (250) via scan fan out lines.
  • Each of the first scan driving unit (SDC1) and the second scan driving unit (SDC2) can receive a scan control signal from the display driving circuit (250), generate scan signals according to the scan control signal, and output the scan signals to the scan lines.
  • the sub-area (SBA) may protrude from one side of the main area (MA) in a second direction (DR2).
  • the length of the sub-area (SBA) in the second direction (DR2) may be shorter than the length of the main area (MA) in the second direction (DR2).
  • the length of the sub-area (SBA) in the first direction (DR1) may be shorter than the length of the main area (MA) in the first direction (DR1) or may be substantially the same as the length of the main area (MA) in the first direction (DR1).
  • the sub-area (SBA) may be curved and may be disposed at a lower portion of the display panel (100). In this case, the sub-area (SBA) may overlap the main area (MA) in the third direction (DR3).
  • the sub-area (SBA) may include a connection area (CA), a pad area (PA), and a bending area (BA).
  • CA connection area
  • PA pad area
  • BA bending area
  • connection area (CA) is an area that protrudes in the second direction (DR2) from one side of the main area (MA).
  • One side of the connection area (CA) may be in contact with the non-display area (NDA) of the main area (MA), and the other side of the connection area (CA) may be in contact with the bending area (BA).
  • the pad area (PA) is an area where pads (PD) and a display driving circuit (250) are arranged.
  • the display driving circuit (250) can be attached to the driving pads of the pad area (PA) using a conductive adhesive such as an anisotropic conductive film.
  • the circuit board (300) can be attached to the pads (PD) of the pad area (PA) using a conductive adhesive such as an anisotropic conductive film.
  • One side of the pad area (PA) can be in contact with the bending area (BA).
  • the bending area (BA) is a bending area.
  • the pad area (PA) can be positioned below the connection area (CA) and below the main area (MA).
  • the bending area (BA) can be positioned between the connection area (CA) and the pad area (PA).
  • One side of the bending area (BA) can be in contact with the connection area (CA), and the other side of the bending area (BA) can be in contact with the pad area (PA).
  • FIG. 3 is a block diagram showing a display device according to one embodiment.
  • the display area (DA) includes a plurality of pixels (PX), a plurality of scan lines (SL), a plurality of emission control lines (EL), and a plurality of data lines (DL).
  • a plurality of pixels can be arranged in a matrix form in a first direction (DR1) and a second direction (DR2).
  • a plurality of scan lines (SL) and a plurality of emission control lines (EL) can extend in the first direction (DR1) and be arranged in the second direction (DR2).
  • a plurality of data lines (DL) can extend in the second direction (DR2) and be arranged in the first direction (DR1).
  • the plurality of scan lines (SL) include a plurality of write scan lines (GWL), a plurality of control scan lines (GCL), a plurality of initialization scan lines (GIL), and a plurality of bias scan lines (GBL).
  • Each of the plurality of sub-pixels may be connected to one of the plurality of write scan lines (GWL), one of the plurality of control scan lines (GCL), one of the plurality of initialization scan lines (GIL), one of the plurality of bias scan lines (GBL), one of the plurality of emission control lines (EL), and one of the plurality of data lines (DL).
  • Each of the plurality of sub-pixels (SPX) may be supplied with a data voltage of the data line (DL) according to a write scan signal of the write scan line (GWL), and may emit light through a light-emitting element according to the data voltage.
  • the non-display area includes a first scan driver (SDC1), a second scan driver (SDC2), and a display driver circuit (250).
  • Each of the first scan driving unit (SDC1) and the second scan driving unit (SDC2) may include a write scan signal output unit (611), an initialization scan signal output unit (612), a bias scan signal output unit (613), and an emission control signal output unit (614).
  • Each of the write scan signal output unit (611), the initialization scan signal output unit (612), the bias scan signal output unit (613), and the emission control signal output unit (614) may receive a scan timing control signal (SCS) from a timing control circuit (251).
  • the write scan signal output unit (611) can generate write scan signals according to the scan timing control signal (SCS) of the timing control circuit (251) and sequentially output them to write scan lines (GWL).
  • SCS scan timing control signal
  • GWL write scan lines
  • the active layer of the fourth transistor (ST4) may be formed of an oxide semiconductor, and the active layers of each of the remaining transistors (DT, ST1, ST2, ST3, ST5, ST6) may be formed of polysilicon.
  • the fourth transistor (ST4) may be turned on when a scan signal of a gate high voltage is applied, whereas the remaining transistors (DT, ST1, ST2, ST3, ST5, ST6) may be turned on when a scan signal of a gate low voltage and a light emission control signal are applied.
  • a second gate insulating film (132) may be disposed on the first gate electrode (G1) and the first capacitor electrode (CAE1) of the thin film transistor (TFT1).
  • a second gate metal layer may be disposed on the second gate insulating film (132).
  • the second gate metal layer may include a second capacitor electrode (CAE2).
  • the second capacitor electrode (CAE2) may overlap the first capacitor electrode (CAE1) of the thin film transistor (TFT1) in the third direction (DR3). Since the second gate insulating film (132) has a predetermined dielectric constant, a capacitor (C1 in FIG. 4) may be formed by the first capacitor electrode (CAE1), the second capacitor electrode (CAE2), and the second gate insulating film (132) disposed therebetween.
  • a first planarization film (160) may be placed on the first source connection electrode (PCE1) to planarize the step caused by the thin film transistor (TFT1).
  • a second data metal layer may be disposed on the first planarization film (160).
  • the second data metal layer may include a second source connection electrode (PCE2).
  • the second source connection electrode (PCE2) may be connected to the first source connection electrode (PCE1) through a second source contact hole (PCT2) penetrating the first planarization film (160).
  • a second planarization film (180) may be placed on the second source connection electrode (PCE2).
  • the barrier film (BR), the first gate insulating film (131), the second gate insulating film (132), and the interlayer insulating film (141) may be formed of an inorganic film, for example, silicon nitride (SiNx), silicon nitride oxide (SiON), silicon oxide (SiOx), titanium oxide (TiOx), or aluminum oxide (AlOx).
  • the first gate metal layer, the second gate metal layer, the first data metal layer, and the second data metal layer may be formed as a single layer or multiple layers made of one or an alloy of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu).
  • Mo molybdenum
  • Al aluminum
  • Cr chromium
  • Au gold
  • Ti titanium
  • Ni nickel
  • Nd neodymium
  • Cu copper
  • the first flattening film (160) and the second flattening film (180) can be formed of an organic film such as an acrylic resin, an epoxy resin, a phenolic resin, a polyamide resin, or a polyimide resin.
  • a pixel electrode layer may be disposed on the second planarization film (180).
  • the pixel electrode layer may include a first pixel electrode (PXE1), a second pixel electrode (PXE2), and a third pixel electrode (PXE3).
  • Each of the pixel electrodes (PXE1, PXE2, PXE3) may be connected to a second source connection electrode (PCE2) through a pixel connection hole (CT1/CT2/CT3 of FIG. 5) penetrating the second planarization film (180).
  • Each of the pixel electrodes may be connected to a first source region (S1) or a first drain region (D1) of a thin film transistor (TFT1) through the first source connection electrode (PCE1) and the second source connection electrode (PCE2). Therefore, a voltage controlled by the thin film transistor (TFT1) may be applied to each of the pixel electrodes (PXE1, PXE2, PXE3).
  • the pixel electrode layer may be formed as a single layer or multiple layers made of one or an alloy of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu).
  • Mo molybdenum
  • Al aluminum
  • Cr chromium
  • Au gold
  • Ti titanium
  • Ni nickel
  • Nd neodymium
  • Cu copper
  • the pixel electrodes (PXE1, PXE2, and PXE3) may include a first layer made of titanium (Ti), a second layer made of aluminum (Al), and a third layer made of titanium (Ti).
  • the first organic layer (210) may be a film for temporarily adhering the plurality of light emitting elements (LEs) to each of the pixel electrodes (PXE1, PXE2, PXE3).
  • the thickness of the first organic layer (210) may be greater than the thickness of each of the pixel electrodes (PXE1, PXE2, PXE3).
  • a plurality of light emitting elements may be arranged on the first organic layer (210).
  • each of the plurality of light emitting elements (LE) is a vertical type micro LED extending in a third direction (DR3).
  • the vertical type micro LED refers to an LED having a structure in which a first semiconductor layer (SEM1), an active layer (MQW), and a second semiconductor layer (SEM2) are sequentially arranged in the third direction (DR3), which is a vertical direction.
  • Each of the plurality of light emitting elements may have a rectangular cross-section.
  • each of the plurality of light emitting elements may have substantially the same width at the top and bottom, but is not limited thereto.
  • each of the plurality of light emitting elements (LEs) may have an inverted trapezoidal shape in which the width at the top is narrower than the width at the bottom.
  • Each of the plurality of light emitting elements (LEs) can be grown and formed on a semiconductor substrate such as a silicon substrate or a sapphire substrate.
  • the plurality of light emitting elements (LEs) can be transferred directly from the semiconductor substrate onto the pixel electrodes (PXE1, PXE2, PXE3) of the display panel (100).
  • the plurality of light emitting elements (LEs) can be transferred onto the pixel electrodes (PXE1, PXE2, PXE3) of the display panel (100) through an electrostatic method using an electrostatic head or a stamp method using an elastic polymer material such as PDMS or silicon as a transfer substrate.
  • a light emitting element may include a conductive layer (E1), a semiconductor stack (STC), a contact electrode (CTE), and a first passivation layer (INS1).
  • the semiconductor stack (STC) may include a first semiconductor layer (SEM1), an active layer (MQW), and a second semiconductor layer (SEM2) sequentially arranged in a third direction (DR3).
  • the first semiconductor layer (SEM1) may be disposed on the contact electrode (CTE).
  • the length of the lower surface of the first semiconductor layer (SEM1) in the first direction (DR1) or the length of the lower surface of the first semiconductor layer (SEM1) in the second direction (DR2) may be smaller than the length of the contact electrode (CTE) in the first direction (DR1) or the length of the contact electrode (CTE) in the second direction (DR2).
  • the first semiconductor layer (SEM1) may be formed of a semiconductor material layer doped with a first conductive dopant such as magnesium (Mg), zinc (Zn), calcium (Ca), strontium (Sr), barium (Ba), or the like, for example, gallium nitride (GaN).
  • the active layer (MQW) may be disposed on the first semiconductor layer (SEM1).
  • the active material layer (MQWL) may include the same semiconductor material layer as the first semiconductor material layer (SEML1) and the second semiconductor material layer (SEML2).
  • the active material layer (MQWL) may also include gallium nitride (GaN).
  • the active material layer (MQWL) may include at least one of gallium nitride (GaN), indium gallium nitride (InGaN), and aluminum gallium nitride (AlGaN).
  • the active layer (MQW) may emit light by the combination of electron-hole pairs in response to an electric signal applied through the first semiconductor layer (SEM1) and the second semiconductor layer (SEM2).
  • the active layer (MQW) may include a material having a single or multiple quantum well structure.
  • the active layer (MQW) may have a structure in which a plurality of well layers and barrier layers are alternately stacked.
  • the well layers may be formed of InGaN
  • the barrier layer may be formed of GaN or AlGaN, but is not limited thereto.
  • the active layer (MQW) may have a structure in which a semiconductor material having a large band gap energy and a semiconductor material having a small band gap energy are alternately stacked, or may include different group III to group V semiconductor materials depending on the wavelength of the emitted light.
  • the color of the emitted light may vary depending on the content of indium (In). For example, as the content of indium (In) increases, the wavelength band of the light emitted by the active layer may shift toward a red wavelength band, and as the content of indium (In) decreases, the wavelength band of the light emitted by the active layer may shift toward a blue wavelength band.
  • the content of indium (In) in the active layer (MQW) of the light-emitting element (LE) that emits the third light (light in the blue wavelength band) may be approximately 10 wt% to 20 wt%.
  • a second semiconductor layer (SEM2) may be disposed on the active layer (MQW).
  • the second semiconductor layer (SEM2) may be a semiconductor material layer doped with a second conductive dopant, such as silicon (Si), germanium (Ge), or tin (Sn), for example, gallium nitride (GaN).
  • An electron blocking layer may be positioned between the first semiconductor layer (SEM1) and the active layer (MQW).
  • the electron blocking layer may be a layer that suppresses or prevents excessive electrons from flowing into the active layer (MQW).
  • the electron blocking layer may be AlGaN or p-AlGaN doped with p-type Mg.
  • the electron blocking layer may be omitted.
  • the superlattice layer may be positioned between the active layer (MQW) and the second semiconductor layer (SEM2).
  • the superlattice layer may be a layer for relieving stress between the second semiconductor layer (SEM2) and the active layer (MQW).
  • the superlattice layer may be formed of InGaN or GaN.
  • the superlattice layer may be omitted.
  • the first protective layer (INS1) may be disposed on the side surface of the first conductive layer (E1), the side surface of the first semiconductor layer (SEM1), the side surface of the active layer (MQW), and the side surface of the second semiconductor layer (SEM2).
  • the first protective layer (INS1) may be a film made of an insulating material for protecting the side surface of the light emitting element (LE).
  • the first protective layer (INS1) may be formed of an inorganic film, for example, silicon nitride (SiNx), silicon nitride oxide (SiON), silicon oxide (SiOx), titanium oxide (TiOx), or aluminum oxide (AlOx).
  • the first protective layer (INS1) may expose at least a portion of a side surface of the second semiconductor layer (SEM2). For example, it may be positioned spaced apart from the top of the light emitting element (LE).
  • the first protective layer (INS1) may be disposed only on the side of the first conductive layer (E1), the side of the first semiconductor layer (SEM1), the side of the active layer (MQW), and the side of the second semiconductor layer (SEM2), and may not be disposed on one side of the first conductive layer (E1).
  • the first protective layer (INS1) may be disposed not only on the side of the first conductive layer (E1), the side of the first semiconductor layer (SEM1), the side of the active layer (MQW), and the side of the second semiconductor layer (SEM2), but also on a part of the first conductive layer (E1).
  • the first protective layer (INS1) must expose at least a part of the first conductive layer (E1).
  • the contact electrode (CTE) may be disposed on the first protective layer (INS1).
  • the contact electrode (CTE) may be disposed between the first organic layer (210) and the first protective layer (INS1).
  • the contact electrode (CTE) may be in contact with the first organic layer (210).
  • FIGS. 6 and 7 illustrate that the contact electrode (CTE) of each of the light-emitting elements (LE) is disposed on the first organic layer (210), the embodiments of the present specification are not limited thereto.
  • the first organic layer (210) may be disposed on the lower surface and a portion of the side surface of the contact electrode (CTE) of each of the light-emitting elements (LE).
  • the first organic layer (210) may be disposed on the side surface of the conductive layer (E1) of each of the light-emitting elements (LE).
  • the first organic layer (210) may be disposed on the side surface of the first semiconductor layer (SEM1), the side surface of the active layer (MQW), and the side surface of the second semiconductor layer (SEM2) of each of the light-emitting elements (LE).
  • the first organic layer (210) may be disposed on a portion of the side surface of the second semiconductor layer (SEM2).
  • the contact electrode (CTE) can be connected to the exposed conductive layer (E1) that is not covered by the first protective layer (INS1).
  • the contact electrode (CTE) When the contact electrode (CTE) is formed of a metal with high reflectivity, light emitted from the active layer (MQW) of the light emitting element (LE) and traveling in the lateral direction of the light emitting element (LE) can be reflected by the contact electrode (CTE) and emitted to the upper surface of the light emitting element (LE). Therefore, since light loss of the light emitting element (LE) can be reduced, the light efficiency of the light emitting element (LE) can be increased. Therefore, in order to increase the light efficiency of the light emitting element (LE), it is preferable that the contact electrode (CTE) be arranged to cover most of the lateral surface of the semiconductor stack (STC).
  • STC semiconductor stack
  • a contact electrode (CTE) may be disposed on a side surface of a semiconductor stack (STC). An area adjacent to a top surface of the semiconductor stack (STC) on the side surface of the semiconductor stack (STC) is covered by a protective film (INS), but may be exposed without being covered by a plurality of contact electrodes (CTEs). For example, it may be disposed spaced apart from the top surface of the semiconductor stack (STC) in a third direction (DR3).
  • the third direction (DR3) may be substantially the same as the height direction (or thickness direction) of the light emitting element (LE).
  • the contact electrode (CTE) when the contact electrode (CTE) is spaced apart from the top surface of the semiconductor stack (STC), the contact electrode (CTE) exposed on the top surface of the semiconductor stack (STC) can be prevented from being peeled off by a chemical solution or the like during a manufacturing process.
  • the contact electrode (CTE) may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu).
  • the contact electrode (CTE) may be formed as a two-layer structure of chromium (Cr) and gold (Au), a three-layer structure of titanium (Ti), aluminum (Al), and titanium (Ti), or a three-layer structure of indium tin oxide (ITO), silver (Ag), and indium tin oxide (ITO) to increase reflectivity.
  • the second protective layer (INS2) is a conductive material that serves to protect the contact electrode (CTE).
  • the second protective layer (INS2) can prevent peeling by chemicals or other agents during the process. This will be described in detail in the processing method described below.
  • the second protective layer (INS2) is a conductive, transparent material, capable of sputtering, and capable of being wet-etched with the same material as the connecting electrode (BE).
  • the second protective layer (INS2) may be formed of the same material as the connecting electrode (BE), but is not limited thereto.
  • the second protective layer (INS2) may be IZO (Indium Zinc Oxide).
  • the first protective layer (INS1) is insulating and the second protective layer (INS2) is conductive
  • the first protective layer (INS1) may be referred to as an insulating protective layer
  • the second protective layer (INS2) may be referred to as a conductive protective layer or a conductive electrode protective layer.
  • the connecting electrode (BE) connects the contact electrode (CTE) of the light emitting element (LE) and one of the pixel electrodes (PXE1, PXE2, PXE3).
  • the connecting electrode (BE) may be disposed on a portion of a side surface of the light emitting element (LE), and may be disposed on the pixel electrodes (PXE1, PXE2, PXE3) along the upper surface and side surface of the first organic layer (210).
  • the connecting electrode (BE) is disposed on the upper surface of the pixel electrodes (PXE1, PXE2, PXE3) and is not disposed on the side surface of the pixel electrodes (PXE1, PXE2, PXE3), but is not limited thereto.
  • the connecting electrode (BE) may be disposed on a portion of the side surface of the light-emitting element (LE), so as to be disposed on the upper surface and side surface of the pixel electrodes (PXE1, PXE2, PXE3) along the upper surface and side surface of the first organic layer (210), as well as on a portion of the side surface of the light-emitting element (LE), so as to be disposed on the upper surface and side surface of the pixel electrodes (PXE1, PXE2, PXE3) along the upper surface and side surface of the first organic layer (210).
  • the connecting electrode (BE) may be disposed on a portion of the side surface of the light-emitting element (LE), so as to be disposed on the upper surface and side surface of the pixel electrodes (PXE1, PXE2, PXE3) along the upper surface and side surface of the first organic layer (210) or on a portion of the second planarizing organic film (180).
  • the connecting electrode (BE) may not be in direct contact with the contact electrode (CTE), but may be electrically connected through the second protective layer (INS2).
  • the connecting electrode (BE) is a material that can be sputtered and wet-etched with the same material as the connecting electrode (BE).
  • the connecting electrode (BE) may be made of a transparent conductive material (TCO), such as indium tin oxide (ITO) or indium zinc oxide (IZO).
  • TCO transparent conductive material
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • the connecting electrode (BE) may be made of the same Indium Zinc Oxide (IZO) as the second protective layer (INS2).
  • the second organic layer (211) may be arranged to cover a portion of a side surface of a plurality of light-emitting elements (LE).
  • the second organic layer (211) may be arranged to cover the connection electrode (BE), but a portion of the connection electrode (BE) may be exposed and not covered by the second organic layer (211).
  • the third organic layer (212) may be disposed on the second organic layer (211).
  • the third organic layer (212) may be disposed to cover a portion of a side surface of each of the plurality of light-emitting elements (LE).
  • the third organic layer (212) may be disposed on at least a portion of the connection electrode (BE) that is exposed and not covered by the second organic layer (211).
  • the upper surface of each of the plurality of light-emitting elements (LE) may be exposed and not covered by the third organic layer (212).
  • the second organic layer (211) and the third organic layer (212) can be formed of an organic film such as an acrylic resin, an epoxy resin, a phenolic resin, a polyamide resin, or a polyimide resin.
  • the second organic layer (211) and the third organic layer (212) are layers for leveling the steps caused by the plurality of light-emitting elements (LE). If the height of the second organic layer (211) is arranged to cover most of the side surfaces of each of the plurality of light-emitting elements (LE), the third organic layer (212) may be omitted.
  • a common electrode (CE) may be disposed on the upper surface of each of the plurality of light emitting elements (LE) and the upper surface of the third organic layer (212).
  • the common electrode (CE) may be a common layer formed in common on the first sub-pixel (SPX1), the second sub-pixel (SPX2), and the third sub-pixel (SPX3).
  • the common electrode (CE) may be made of a transparent metal material (TCO, Transparent Conductive Material), such as ITO (Indium Tin Oxide) and IZO (Indium Zinc Oxide), which can transmit light.
  • the common electrode (CE) is not in contact with the connecting electrode (BE), the second protective layer (INS2), and the contact electrode (CTE).
  • the pixel electrodes (PXE1, PXE2, PXE3) may be referred to as anode electrodes or first electrodes, and the common electrode (CE) may be referred to as cathode electrodes or second electrodes.
  • the first capping layer (CAP1) can be disposed on the common electrode (CE).
  • a light-shielding layer (BM), a first light conversion layer (QDL1), a second light conversion layer (QDL2), and a light-transmitting layer (TPL) may be disposed on the first capping layer (CAP1).
  • the first light conversion layer (QDL1), the second light conversion layer (QDL2), and the light-transmitting layer (TPL) may be formed by the partitioning of the light-shielding layer (BM).
  • the first light conversion layer (QDL1) may be disposed on the first capping layer (CAP1)
  • the second light conversion layer (QDL2) may be disposed on the first capping layer (CAP1)
  • the light-transmitting layer (TPL) may be disposed on the first capping layer (CAP1).
  • the light-shielding layer (BM) may overlap the second organic layer (211) and the third organic layer (212) in the third direction (DR3), and may not overlap the plurality of light-emitting elements (LE).
  • a contact electrode layer is deposited on one side of a semiconductor substrate (BSUB).
  • the contact electrode (CTE) can be exposed without covering the first protective layer (INS1) disposed on the side of the third semiconductor layer (SEML3).
  • a conductive second protective layer (INS2) is formed.
  • the second protective layer (INS2) can completely surround the contact electrode (CTE).
  • the second protective layer (INS2) is a conductive material that does not react with the etchant described below.
  • the second protective layer (INS2) can be formed of IZO (Indium Zinc Oxide).
  • the above-described chemical solution may be tetramethylammonium hydroxide (TMAH), but the embodiments of the present disclosure are not limited thereto.
  • TMAH tetramethylammonium hydroxide
  • INS2 second protective layer that does not react with the chemical solution is formed to completely surround the contact electrode (CTE), so that the contact electrode (CTE) does not come into contact with the chemical solution.
  • the contact electrode (CTE) can be formed to include aluminum having a high reflectivity without substantial damage by the chemical solution.
  • a plurality of light emitting elements (LE) of a semiconductor substrate (BSUB) are moved to a first adhesive layer (ADL1) disposed on a first relay substrate (SPL1).
  • the first relay substrate (SPL1) may be made of a transparent material that allows light to pass through.
  • the first relay substrate (SPL1) may include a transparent polymer such as polyimide, polyester, polyacrylic, polyepoxy, polyethylene, polystyrene, polyethylene terephthalate, or the like.
  • the first adhesive layer (ADL1) disposed on one surface of the first relay substrate (SPL1) may include an adhesive material for adhering the plurality of light emitting elements (LE).
  • the adhesive material may include urethane acrylate, epoxy acrylate, polyester acrylate, or the like.
  • a connecting electrode is formed. (S130 of FIG. 14)
  • a connecting electrode (BE) is formed to connect the second protective layer (INS2) of the light-emitting element (LE) disposed on the first organic layer (210) and the pixel electrode (PXE).
  • connection electrode material layer is formed on the front surface of the circuit board (SUB) as shown in Fig. 27.
  • the connection electrode material layer (BEL) may be a material that can be etched by the same etchant as the second protective layer (INS2).
  • the connection electrode material layer (BEL) when formed as the second protective layer (INS2), may include IZO (Indium Zinc Oxide).
  • the connection electrode material layer (BEL) may include ITO (Indium Tin Oxide) (since there is no heat treatment process of 200°C or higher in the subsequent process).
  • a second organic layer (211) and a third organic layer (212) are formed to fix the light emitting elements (LEs) and to level out the steps caused by the light emitting elements (LEs).
  • the third organic layer (212) is not formed to completely cover the light emitting elements (LEs). For example, the third organic layer (212) may expose the upper surface of the light emitting elements (LEs).
  • a first color filter (CF1) is formed on the fourth organic layer (213) to overlap the first light conversion layers (QDL1) in the third direction (DR3)
  • a second color filter (CF2) is formed to overlap the second light conversion layers (QDL2) in the third direction (DR3)
  • a third color filter (CF3) is formed to overlap the light transmitting layers (TPL) in the third direction (DR3).
  • the first color filter (CF1), the second color filter (CF2), and the third color filter (CF3) can all be formed in the region overlapping the first light-blocking layer (BM1) and the second light-blocking layer (BM2) in the third direction (DR3).
  • a fifth organic layer (214) is formed on the first color filter (CF1), the second color filter (CF2), and the third color filter (CF3).
  • FIG. 34 is an exemplary drawing showing a smartwatch including a display device according to one embodiment.
  • FIGS. 35 and 36 are exemplary drawings showing a virtual reality device including a display device according to one embodiment.
  • a head-mounted display device (1000_2) includes a first display device (10_2), a second display device (10_3), a display device storage unit (1100), a storage unit cover (1200), a first eyepiece lens (1210), a second eyepiece lens (1220), a head-mounted band (1300), a middle frame (1400), a first optical member (1510), a second optical member (1520), and a control circuit board (1600).
  • the first display device (10_2) provides an image to the user's left eye
  • the second display device (10_3) provides an image to the user's right eye. Since each of the first display device (10_2) and the second display device (10_3) is substantially the same as the display device (10) described in conjunction with FIGS. 1 and 2, descriptions of the first display device (10_2) and the second display device (10_3) are omitted.
  • the first optical member (1510) may be positioned between the first display device (10_2) and the first eyepiece lens (1210).
  • the second optical member (1520) may be positioned between the second display device (10_3) and the second eyepiece lens (1220).
  • Each of the first optical member (1510) and the second optical member (1520) may include at least one convex lens.
  • the middle frame (1400) is disposed between the first display device (10_2) and the control circuit board (1600), and may be disposed between the second display device (10_3) and the control circuit board (1600).
  • the middle frame (1400) serves to support and fix the first display device (10_2), the second display device (10_3), and the control circuit board (1600).
  • the control circuit board (1600) may be placed between the middle frame (1400) and the display device housing (1100).
  • the control circuit board (1600) may be connected to the first display device (10_2) and the second display device (10_3) via connectors.
  • the control circuit board (1600) may convert an image source input from the outside into digital video data (DATA) and transmit the digital video data (DATA) to the first display device (10_2) and the second display device (10_3) via the connectors.
  • the control circuit board (1600) can transmit digital video data (DATA) corresponding to a left-eye image optimized for the user's left eye to the first display device (10_2) and digital video data (DATA) corresponding to a right-eye image optimized for the user's right eye to the second display device (10_3).
  • the control circuit board (1600) can transmit the same digital video data (DATA) to the first display device (10_2) and the second display device (10_3).
  • the display device storage unit (1100) serves to store the first display device (10_2), the second display device (10_3), the middle frame (1400), the first optical member (1510), the second optical member (1520), and the control circuit board (1600).
  • the storage unit cover (1200) is arranged to cover an open surface of the display device storage unit (1100).
  • the storage unit cover (1200) may include a first eyepiece (1210) for the user's left eye and a second eyepiece (1220) for the user's right eye.
  • the first eyepiece (1210) and the second eyepiece (1220) are separately arranged, but the embodiment of the present specification is not limited thereto.
  • the first eyepiece (1210) and the second eyepiece (1220) may be combined into one.
  • the first eyepiece (1210) can be aligned with the first display device (10_2) and the first optical member (1510)
  • the second eyepiece (1220) can be aligned with the second display device (10_3) and the second optical member (1520). Accordingly, the user can view the image of the first display device (10_2) enlarged into a virtual image by the first optical member (1510) through the first eyepiece (1210), and can view the image of the second display device (10_3) enlarged into a virtual image by the second optical member (1520) through the second eyepiece (1220).
  • the head-mounted band (1300) serves to secure the display device storage unit (1100) to the user's head so that the first eyepiece (1210) and the second eyepiece (1220) of the storage unit cover (1200) can be positioned respectively for the user's left and right eyes. If the display device storage unit (1200) is implemented in a lightweight and compact form, the head-mounted display device (1000) may be equipped with a glasses frame as shown in FIG. 35 instead of the head-mounted band (800).
  • the head-mounted display device (1000) may further include a battery for supplying power, an external memory slot for storing external memory, and an external connection port and wireless communication module for receiving a video source.
  • the external connection port may be a USB (universe serial bus) terminal, a display port, or an HDMI (high-definition multimedia interface) terminal
  • the wireless communication module may be a 5G communication module, a 4G communication module, a Wi-Fi module, or a Bluetooth module.
  • Fig. 37 is an exemplary drawing showing a virtual reality device including a display device according to another embodiment.
  • Fig. 37 shows a virtual reality device (1000_3) to which a display device (10_4) according to one embodiment is applied.
  • a virtual reality device (1000_3) may be a device in the form of glasses.
  • the virtual reality device (1000_3) may include a display device (10_4), a left-eye lens (10a), a right-eye lens (10b), a support frame (20), eyeglass frame legs (30a, 30b), a reflective member (40), and a display device storage unit (50).
  • the virtual reality device (1000_3) is a glasses-type display device including glasses frame legs (30a, 30b). That is, the virtual reality device (1000_3) according to one embodiment is not limited to that illustrated in Fig. 36, and can be applied in various forms in various other electronic devices.
  • the display device housing (50) may include a display device (10_4) and a reflective member (40). An image displayed on the display device (10_4) may be reflected by the reflective member (40) and provided to the user's right eye through the right eye lens (10b). As a result, the user may view a virtual reality image displayed on the display device (10_4) through the right eye.
  • the display device housing (50) is exemplified as being arranged at the right end of the support frame (20), but the embodiment of the present specification is not limited thereto.
  • the display device housing (50) may be arranged at the left end of the support frame (20), in which case the image displayed on the display device (10_4) may be reflected by the reflective member (40) and provided to the user's left eye through the left eye lens (10a).
  • the user may view the virtual reality image displayed on the display device (10_4) through the left eye.
  • the display device housing (50) may be arranged at both the left end and the right end of the support frame (20), in which case the user may view the virtual reality image displayed on the display device (10_4) through both the left eye and the right eye.
  • Fig. 38 is an exemplary drawing showing an automobile instrument panel and center fascia including display devices according to one embodiment.
  • Fig. 38 shows an automobile to which display devices (10_a, 10_b, 10_c, 10_d, 10_e) according to one embodiment are applied.
  • display devices (10_a, 10_b, 10_c) may be applied to a dashboard of a vehicle, a center fascia of a vehicle, or a CID (Center Information Display) placed on a dashboard of a vehicle.
  • display devices (10_d, 10_e) may be applied to a room mirror display that replaces a side mirror of a vehicle.
  • FIG. 39 is an exemplary drawing showing a transparent display device including a display device according to one embodiment.
  • a display device (10_5) can be applied to a transparent display device.
  • the transparent display device can display an image (IM) and transmit light at the same time. Therefore, a user positioned at the front of the transparent display device can not only view the image (IM) displayed on the display device (10_5), but also view an object (RS) or background positioned at the back of the transparent display device.
  • the substrate of the display device (10_5) can include a light-transmitting portion that can transmit light or can be formed of a material that can transmit light.

Landscapes

  • Electroluminescent Light Sources (AREA)

Abstract

표시 장치와 그의 제조 방법이 제공된다. 일 실시예에 따른 표시 장치는 기판, 기판 상에 배치되는 화소 전극, 화소 전극 상에 배치되는 유기층, 상기 유기층 상에 배치되고, 반도체 스택, 제1 보호층, 접촉 전극, 제2 보호층을 포함하는 발광 소자, 상기 발광 소자 및 화소 전극을 연결하는 연결 전극을 포함하고, 상기 제1 보호층은 절연성 보호층이고, 상기 제2 보호층은 전도성 보호층이며, 상기 연결 전극과 상기 제2 보호층은 동일한 식각액으로 식각가능할 수 있다.

Description

표시 장치와 그의 제조 방법
본 발명은 표시 장치와 그의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 장치(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다.
발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 및 발광 소자로서 초소형 발광 다이오드 소자(micro light emitting diode element, 이하, 마이크로 발광 소자라 칭함)를 포함하는 초소형 발광 표시 장치를 포함할 수 있다. 초소형 발광 다이오드 소자는 무기물로 이루어지므로, 유기 발광 다이오드 소자에 비해 열화 이슈가 적어 수명이 긴 장점이 있다.
본 발명이 해결하고자 하는 과제는 발광 소자의 휘도를 높이면서 공정을 용이하게 하는 표시 장치와 그의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 기판 상에 배치되는 화소 전극, 화소 전극 상에 배치되는 유기층, 상기 유기층 상에 배치되고, 반도체 스택, 제1 보호층, 접촉 전극, 제2 보호층을 포함하는 발광 소자, 상기 발광 소자 및 화소 전극을 연결하는 연결 전극을 포함하고, 상기 제1 보호층은 절연성 보호층이고, 상기 제2 보호층은 전도성 보호층이며, 상기 연결 전극과 상기 제2 보호층은 동일한 식각액으로 식각가능할 수 있다.
상기 제2 보호층은 전도성 투광 물질일 수 있다.
상기 접촉 전극은 알루미늄을 포함하고, 상기 제2 보호층은 IZO(Indium Zinc Oxide)를 포함하고, 상기 연결 전극은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)를 포함할 수 있다.
상기 접촉 전극은 상기 반도체 스택의 일면에 배치되어 측면을 둘러싸되, 상기 반도체 스택의 상면에서 제1 거리만큼 이격되어 배치될 수 있다.
상기 제2 보호층은 상기 접촉 상기 반도체 스택의 일면에 배치되어 측면을 둘러싸되, 상기 접촉 전극보다 상기 반도체 스택으로부터 더 바깥쪽에 배치되며 상기 반도체 스택의 상면에서 제2 거리만큼 이격되어 배치되며, 상기 제2 거리는 상기 제1 거리보다 더 멀 수 있다.
상기 연결 전극은 상기 반도체 스택의 측면을 둘러싸되, 상기 제2 보호층 보다 상기 반도체 스택으로부터 더 바깥쪽에 배치되며 상기 반도체 스택의 상면에서 제3 거리만큼 이격되어 배치되며, 상기 제3 거리는 상기 제1 거리보다 더 멀 수 있다.
상기 제2 거리와 상기 제3 거리는 동일하고 상기 제2 보호층과 상기 연결 전극의 두께는 서로 동일할 수 있다.
상기 제2 거리는 상기 제3 거리보다 가깝고 상기 제2 보호층의 두께는 상기 연결 전극의 두께보다 두꺼울 수 있다.
상기 제3 거리는 상기 제2 거리보다 가깝고 상기 연결 전극의 두께는 상기 제2 보호층의 두께보다 두꺼울 수 있다.
상기 제2 보호층은 상기 접촉 상기 반도체 스택의 일면에 배치되어 측면을 둘러싸되, 상기 접촉 전극보다 상기 반도체 스택으로부터 더 바깥쪽에 배치되고, 상기 접촉 전극의 상면을 덮으며, 상기 반도체 스택의 상면에서 제2 거리만큼 이격되어 배치되며, 상기 제2 거리는 상기 제1 거리보다 더 가까울 수 있다.
상기 연결 전극은 상기 반도체 스택의 측면을 둘러싸되, 상기 제2 보호층 보다 상기 반도체 스택으로부터 더 바깥쪽에 배치되며 상기 반도체 스택의 상면에서 제3 거리만큼 이격되어 배치되며, 상기 제3 거리는 상기 제2 거리와 동일한 멀 수 있다.
상기 연결 전극은 상기 접촉 전극과 직접 접촉하지 않고 상기 제2 보호층을 통해 전기적으로 연결될 수 있다.
상기 제2 보호층은 상기 유기층과 직접 접촉할 수 있다.
상기 반도체 스택은, 상기 유기층 상에 배치되며, 제1 도전형 도펀트가 도핑된 반도체 물질층을 포함하는 제1 반도체층, 상기 제1 반도체층 상에 배치되는 활성층 및 상기 활성층 상에 배치되며, 제2 도전형 도펀트가 도핑된 반도체 물질층을 포함하는 제2 반도체층을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치 제조 방법은 반도체 기판 상에 반도체 스택, 제1 보호층, 접촉 전극, 제2 보호층을 포함하는 발광 소자를 형성하는 단계-상기 제1 보호층은 절연성 보호층이고, 상기 제2 보호층은 전도성 보호층임-, 상기 화소 전극을 포함하는 회로 기판 상에 상기 발광 소자를 본딩하는 단계, 및 상기 회로 기판 상에 전극 물질층을 전면 증착한 후 마스크 패턴을 이용하여 상기 전극 물질층의 일부와 상기 제2 보호층의 일부를 동일한 식각액으로 식각하는 단계를 포함할 수 있다.
상기 발광 소자를 본딩하는 단계는, 상기 화소 전극 상에 유기층을 형성하여 1차 경화하고, 상기 유기층 상에 상기 발광 소자를 전사하고 2차 경화를 진행하고, 상기 제2 보호층은 상기 유기층의 2차 경화 온도보다 높은 결정화 온도를 가질 수 있다.
상기 2차 경화온도는 200℃ 이상 250℃이하의 온도이고, 제2 보호층은 IZO(Indium Zinc Oxide)일 수 있다.
상기 발광 소자를 본딩하는 단계는, 상기 반도체 기판 상에 형성된 상기 발광 소자를 중계 기판으로 옮기고, 상기 중계 기판 상의 발광 소자를 전사 기판으로 옮긴 후, 상기 전사 기판의 상의 발광 소자를 상기 회로 기판 상으로 옮길 수 있다.
상기 발광 소자가 옮겨진 상기 전사 기판을 약액으로 세정하고, 상기 약액은 상기 접촉 전극을 필 오프(peel-off) 하고, 상기 제2 보호층과는 반응하지 않을 수 있다.
상기 전극 물질층의 일부와 상기 제2 보호층의 일부를 동일한 식각액으로 식각하는 단계는, 포토레지스트를 상기 접촉 전극의 측면을 덮도록 하는 마스크 패턴을 형성하고 상기 마스크 패턴에 의해 노출된 발광 소자 상부의 상기 전극 물질층과 상기 제2 보호층을 식각하되, 상기 포토레지스트의 높이에 따라 제2 보호층의 높이와 연결 전극의 높이가 정해질 수 있다.
과제를 해결하기 위한 일 실시예에 따른 이미지를 표시하는 표시 장치를 포함하는 전자 장치로서, 상기 표시 장치는, 기판, 기판 상에 배치되는 화소 전극, 화소 전극 상에 배치되는 유기층, 상기 유기층 상에 배치되고, 반도체 스택, 제1 보호층, 접촉 전극, 제2 보호층을 포함하는 발광 소자, 상기 발광 소자 및 화소 전극을 연결하는 연결 전극을 포함하고, 상기 제1 보호층은 절연성 보호층이고, 상기 제2 보호층은 전도성 보호층이며, 상기 연결 전극과 상기 제2 보호층은 동일한 식각액으로 식각가능할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치와 그의 제조 방법에 의하면, 발광 소자의 하면으로 발광하는 광의 반사율을 높여 발광 소자의 출광율을 높이고 표시 장치의 휘도를 높일 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 레이아웃 도이다.
도 3은 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 4는 일 실시예에 따른 서브 화소를 보여주는 등가 회로도이다.
도 5는 일 실시예에 따른 표시 영역의 화소들을 보여주는 레이아웃 도이다.
도 6은 도 5의 I-I’선에 대응하는 표시 패널의 단면의 일 예를 보여주는 단면도이다.
도 7은 도 6의 A1 영역의 일 예를 상세히 보여주는 단면도이다.
도 8은 도 7의 B 영역의 일 예를 상세히 보여주는 단면도이다.
도 9는 도 7의 B 영역의 다른 예를 상세히 보여주는 단면도이다.
도 10은 도 7의 B 영역의 다른 예를 상세히 보여주는 단면도이다.
도 11은 도 7의 B 영역의 다른 예를 상세히 보여주는 단면도이다.
도 12는 도 7의 일 실시예에서 발광 소자에서 발광되는 광을 개략적으로 나타내는 도면이다.
도 13은 알루미늄, 크롬 및 금의 파장에 대한 반사율을 나타내는 그래프이다.
도 14는 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다.
도 15 내지 도 33은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 예시 도면들이다.
도 34는 일 실시예에 따른 표시 장치를 포함한 스마트 워치를 보여주는 예시 도면이다.
도 35와 도 36은 일 실시예에 따른 표시 장치를 포함한 가상 현실 장치를 보여주는 예시 도면이다.
도 37은 또 다른 실시예에 따른 표시 장치를 포함한 가상 현실 장치를 보여주는 예시 도면이다.
도 38은 일 실시예에 따른 표시 장치들을 포함한 자동차 계기판과 센터페시아를 보여주는 예시 도면이다.
도 39는 일 실시예에 따른 표시 장치를 포함한 투명 표시 장치를 보여주는 예시 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능할 수 있다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 유기 발광 다이오드를 이용하는 유기 발광 표시 장치, 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드(micro or nano light emitting diode(micro LED or nano LED))를 이용하는 초소형 발광 표시 장치와 같은 발광 표시 장치일 수 있다. 이하에서는, 표시 장치(10)가 초소형 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 한편, 이하에서는 설명의 편의를 위해, 초소형 발광 다이오드를 발광 소자로 기재하였다.
표시 장치(10)는 표시 패널(100), 표시 구동 회로(250), 회로 보드(300), 및 전원 공급 회로(500)를 포함한다.
표시 패널(100)은 제1 방향(DR1)의 단변과 제1 방향(DR1)과 교차하는 제2 방향(DR2)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하거나 실질적으로 형탄하게 형성될 수 있으나, 이에 한정되지 않는다. 일 예로, 표시 패널(100)은 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. (예를 들어, 표시 패널(100)의 좌측 및/또는 우측 단부 부분은 곡선형일 수 있다.) 일 실시예에서, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)의 기판(SUB)은 메인 영역(MA)과 서브 영역(SBA)을 포함할 수 있다.
메인 영역(MA)은 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화상을 표시하는 복수의 화소들을 포함할 수 있다. 화소들 각각은 복수의 서브 화소들을 포함할 수 있다. 예를 들어, 화소들 각각은 제1 색의 광을 발광하는 제1 서브 화소, 제2 색의 광을 발광하는 제2 서브 화소, 및 제3 색의 광을 발광하는 제3 서브 화소를 포함할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
서브 영역(SBA)은 메인 영역(MA)의 일 측으로부터 제2 방향(DR2)으로 돌출될 수 있다. 도 1에서는 서브 영역(SBA)이 펼쳐진 것을 예시하였으나, 서브 영역(SBA)은 구부러질 수 있으며, 이 경우 표시 패널(100)의 하면 상에 배치될 수 있다. 서브 영역(SBA)이 구부러지는 경우, 표시 패널(100)의 두께 방향인 제3 방향(DR3)에서 메인 영역(MA)과 중첩할 수 있다. 서브 영역(SBA)에는 표시 구동 회로(250)가 배치될 수 있다.
표시 구동 회로(250)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 생성할 수 있다. 표시 구동 회로(250)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 부착될 수 있으나, 이에 한정되지 않는다. 일 예로, 표시 구동 회로(250)는 COF(chip on film) 방식으로 회로 보드(300) 상에 부착될 수 있다.
회로 보드(300)는 표시 패널(100)의 서브 영역(SBA)의 일 단에 부착될 수 있다. 이로 인해, 회로 보드(300)는 표시 패널(100) 및 표시 구동 회로(250)와 전기적으로 연결될 수 있다. 표시 패널(100)과 표시 구동 회로(250)는 회로 보드(300)를 통해 디지털 비디오 데이터와, 타이밍 신호들, 및 구동 전압들을 입력 받을 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
전원 공급 회로(500)는 외부로부터 전원 전압에 따라 복수의 패널 구동 전압들을 생성할 수 있다. 전원 공급 회로(500)는 집적회로(IC)로 형성되어 COF 방식으로 회로 보드(300) 상에 부착될 수 있다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 레이아웃 도이다. 도 2에서는 서브 영역(SBA)이 구부러지지 않고 펼쳐진 것을 예시하였다.
도 2를 참조하면, 표시 패널(100)은 메인 영역(MA)과 서브 영역(SBA)을 포함할 수 있다.
메인 영역(MA)은 화상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 메인 영역(MA)의 대부분의 영역을 차지할 수 있다. 표시 영역(DA)은 메인 영역(MA)의 중앙에 배치될 수 있다.
표시 영역(DA)은 화상을 표시하기 위한 복수의 화소(PX)들을 포함하고, 복수의 화소(PX)들 각각은 복수의 서브 화소(SPX)들을 포함할 수 있다. 화소(PX)는 화이트 계조를 표현할 수 있는 최소 단위의 서브 화소 그룹으로 정의될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 이웃하여 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 가장자리 영역일 수 있다.
제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2)는 비표시 영역(NDA)에 배치될 수 있다. 제1 스캔 구동부(SDC1)는 표시 패널(100)의 일 측(예를 들어, 좌측)에 배치되고, 제2 스캔 구동부(SDC2)는 표시 패널의 타 측(예를 들어, 우측)에 배치될 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2) 각각은 스캔 팬 아웃 라인들을 통해 표시 구동 회로(250)에 전기적으로 연결될 수 있다. 제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2) 각각은 표시 구동 회로(250)로부터 스캔 제어 신호를 입력 받고, 스캔 제어 신호에 따라 스캔 신호들을 생성하여 스캔 라인들에 출력할 수 있다.
서브 영역(SBA)은 메인 영역(MA)의 일 측으로부터 제2 방향(DR2)으로 돌출될 수 있다. 서브 영역(SBA)의 제2 방향(DR2)의 길이는 메인 영역(MA)의 제2 방향(DR2)의 길이보다 작을 수 있다. 서브 영역(SBA)의 제1 방향(DR1)의 길이는 메인 영역(MA)의 제1 방향(DR1)의 길이보다 작거나 메인 영역(MA)의 제1 방향(DR1)의 길이와 실질적으로 동일할 수 있다. 서브 영역(SBA)은 구부러질 수 있으며, 표시 패널(100)의 하부에 배치될 수 있다. 이 경우, 서브 영역(SBA)은 제3 방향(DR3)에서 메인 영역(MA)과 중첩할 수 있다.
서브 영역(SBA)은 연결 영역(CA), 패드 영역(PA), 및 벤딩 영역(BA)을 포함할 수 있다.
연결 영역(CA)은 메인 영역(MA)의 일 측으로부터 제2 방향(DR2)으로 돌출된 영역이다. 연결 영역(CA)의 일 측은 메인 영역(MA)의 비표시 영역(NDA)과 접하며, 연결 영역(CA)의 타 측은 벤딩 영역(BA)에 접할 수 있다.
패드 영역(PA)은 패드(PD)들과 표시 구동 회로(250)가 배치되는 영역이다. 표시 구동 회로(250)는 이방성 도전 필름(anisotropic conductive film)과 같은 도전성 접착 부재를 이용하여 패드 영역(PA)의 구동 패드들에 부착될 수 있다. 회로 보드(300)는 이방성 도전 필름과 같은 도전성 접착 부재를 이용하여 패드 영역(PA)의 패드(PD)들에 부착될 수 있다. 패드 영역(PA)의 일 측은 벤딩 영역(BA)과 접할 수 있다.
벤딩 영역(BA)은 구부러지는 영역이다. 벤딩 영역(BA)이 구부러지는 경우, 패드 영역(PA)은 연결 영역(CA)의 하부와 메인 영역(MA)의 하부에 배치될 수 있다. 벤딩 영역(BA)은 연결 영역(CA)과 패드 영역(PA) 사이에 배치될 수 있다. 벤딩 영역(BA)의 일 측은 연결 영역(CA)과 접하며, 벤딩 영역(BA)의 타 측은 패드 영역(PA)과 접할 수 있다.
도 3은 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 3을 참조하면, 표시 영역(DA)은 복수의 화소(PX)들, 복수의 스캔 라인(SL)들, 복수의 발광 제어 라인(EL)들, 및 복수의 데이터 라인(DL)들을 포함한다.
복수의 화소(PX)들은 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열될 수 있다. 복수의 스캔 라인(SL)들과 복수의 발광 제어 라인(EL)들은 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)으로 배치될 수 있다. 복수의 데이터 라인(DL)들은 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)으로 배치될 수 있다. 복수의 스캔 라인(SL)들은 복수의 기입 스캔 라인(GWL)들, 복수의 제어 스캔 라인(GCL)들, 복수의 초기화 스캔 라인(GIL)들, 및 복수의 바이어스 스캔 라인(GBL)들을 포함한다.
복수의 서브 화소(SPX)들 각각은 복수의 기입 스캔 라인(GWL)들 중에서 어느 한 기입 스캔 라인(GWL), 복수의 제어 스캔 라인(GCL)들 중에서 어느 한 제어 스캔 라인(GCL), 복수의 초기화 스캔 라인(GIL)들 중에서 어느 한 초기화 스캔 라인(GIL), 복수의 바이어스 스캔 라인(GBL)들 중에서 어느 한 바이어스 스캔 라인(GBL), 및 복수의 발광 제어 라인(EL)들 중에서 어느 한 발광 제어 라인(EL), 복수의 데이터 라인(DL)들 중에서 어느 한 데이터 라인(DL)에 연결될 수 있다. 복수의 서브 화소(SPX)들 각각은 기입 스캔 라인(GWL)의 기입 스캔 신호에 따라 데이터 라인(DL)의 데이터 전압을 공급받고, 상기 데이터 전압에 따라 발광 소자를 발광할 수 있다.
비표시 영역(NDA)은 제1 스캔 구동부(SDC1), 제2 스캔 구동부(SDC2), 및 표시 구동 회로(250)를 포함한다.
제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2) 각각은 기입 스캔 신호 출력부(611), 초기화 스캔 신호 출력부(612), 바이어스 스캔 신호 출력부(613), 및 발광 제어 신호 출력부(614)를 포함할 수 있다. 기입 스캔 신호 출력부(611), 초기화 스캔 신호 출력부(612), 바이어스 스캔 신호 출력부(613), 및 발광 제어 신호 출력부(614) 각각은 타이밍 제어 회로(251)로부터 스캔 타이밍 제어 신호(SCS)를 입력 받을 수 있다.
기입 스캔 신호 출력부(611)는 타이밍 제어 회로(251)의 스캔 타이밍 제어 신호(SCS)에 따라 기입 스캔 신호들을 생성하여 기입 스캔 라인(GWL)들에 순차적으로 출력할 수 있다.
초기화 스캔 신호 출력부(612)는 스캔 타이밍 제어 신호(SCS)에 따라 초기화 스캔 신호들을 생성하여 초기화 스캔 라인(GIL)들에 순차적으로 출력할 수 있다.
바이어스 스캔 신호 출력부(613)는 스캔 타이밍 제어 신호(SCS)에 따라 바이어스 스캔 신호들을 생성하여 바이어스 스캔 라인(GBL)들에 순차적으로 출력할 수 있다. 발광 제어 신호 출력부(614)는 스캔 타이밍 제어 신호(SCS)에 따라 발광 제어 신호들을 생성하여 발광 제어 라인(EL)들에 순차적으로 출력할 수 있다.
표시 구동 회로(250)는 타이밍 제어 회로(251)와 데이터 구동 회로(252)를 포함한다.
데이터 구동 회로(252)는 타이밍 제어 회로(251)로부터 디지털 비디오 데이터(DATA)와 데이터 타이밍 제어 신호(DCS)를 입력 받을 수 있다. 데이터 구동 회로(252)는 데이터 타이밍 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 데이터 라인(DL)들에 출력한다. 이 경우, 제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2)의 기입 스캔 신호에 의해 서브 화소(SPX)들이 선택되며, 선택된 서브 화소(SPX)들에 데이터 전압들이 공급될 수 있다.
타이밍 제어 회로(251)는 외부로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받을 수 있다. 타이밍 제어 회로(251)는 타이밍 신호들에 따라 표시 패널(100)을 제어하기 위한 스캔 타이밍 제어 신호(SCS)와 데이터 타이밍 제어 신호(DCS)를 생성할 수 있다. 타이밍 제어 회로(400)는 스캔 타이밍 제어 신호(SCS)를 제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2)로 출력할 수 있다. 타이밍 제어 회로(251)는 디지털 비디오 데이터(DATA)와 데이터 타이밍 제어 신호(DCS)를 데이터 구동 회로(252)로 출력할 수 있다.
전원 공급 회로(500)는 외부로부터 공급되는 전원 전압에 따라 복수의 패널 구동 전압들을 생성할 수 있다. 예를 들어, 전원 공급 회로(500)는 제1 전원 전압(VDD), 제2 전원 전압(VSS), 제3 전원 전압(VINT), 및 제4 전원 전압(VAINT)을 생성하여 표시 패널(100)에 공급할 수 있다.
도 4는 일 실시예에 따른 서브 화소를 보여주는 등가 회로도이다.
도 4를 참조하면, 일 실시예에 따른 서브 화소(SPX)는 스캔 라인들(GWL, GIL, GBL), 발광 제어 라인(EL), 및 데이터 라인(DL)에 연결될 수 있다. 예를 들어, 서브 화소(SPX)는 기입 스캔 라인(GWL), 초기화 스캔 라인(GIL), 바이어스 스캔 라인(GBL), 발광 제어 라인(EL), 및 데이터 라인(DL)에 연결될 수 있다.
일 실시예에 따른 서브 화소(SPX)는 구동 트랜지스터(transistor)(DT), 스위치 소자들, 커패시터(C1), 및 발광 소자(LE)를 포함한다. 스위치 소자들은 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)을 포함한다.
구동 트랜지스터(DT)는 게이트 전극, 제1 전극, 및 제2 전극을 포함한다. 구동 트랜지스터(DT)는 게이트 전극에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류(Ids, 이하 "구동 전류"라 칭함)를 제어한다.
발광 소자(LE)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다.
발광 소자(LE)는 구동 전류(Ids)에 따라 발광한다. 발광 소자(LE)의 발광량은 구동 전류(Ids)에 비례할 수 있다. 발광 소자(LE)의 애노드 전극은 제4 트랜지스터(ST4)의 제1 전극과 제6 트랜지스터(ST6)의 제2 전극에 연결되며, 캐소드 전극은 제2 전원 전압이 인가되는 제2 전원 라인(VSL)에 연결될 수 있다.
커패시터(C1)는 구동 트랜지스터(DT)의 게이트 전극과 제1 전원 전압이 인가되는 제1 전원 라인(VDL) 사이에 형성된다. 제1 전원 전압은 제2 전원 전압보다 높은 레벨의 전압일 수 있다. 커패시터(C1)의 일 전극은 구동 트랜지스터(DT)의 게이트 전극에 연결되고, 타 전극은 제1 전원 라인(VDL)에 연결될 수 있다.
도 4와 같이, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)는 모두 p 타입 MOSFET(metal-oxide-semiconductor field-effect transistor)으로 형성될 수 있다. 이 경우, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 액티브층은 폴리 실리콘으로 형성될 수 있다.
제1 트랜지스터(ST1)의 게이트 전극과 제2 트랜지스터(ST2)의 게이트 전극은 기입 스캔 라인(GWL)에 연결되고, 제3 트랜지스터(ST3)의 게이트 전극은 초기화 스캔 라인(GIL)에 연결되며, 제4 트랜지스터(ST4)의 게이트 전극은 바이어스 스캔 라인(GBL)에 연결될 수 있다. 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)은 p 타입 MOSFET으로 형성되므로, 초기화 스캔 라인(GIL), 기입 스캔 라인(GWL), 바이어스 스캔 라인(GBL), 및 발광 라인(EL)에 각각 게이트 로우 전압의 스캔 신호와 발광 제어 신호가 인가되는 경우 턴-온될 수 있다. 제3 트랜지스터(ST3)의 일 전극은 제3 전원 전압(도 3의 VINT)이 인가되는 제1 초기화 전압 라인(VIL)에 연결되고, 제4 트랜지스터(ST4)의 일 전극은 제4 전원 전압(도 3의 VAINT)이 인가되는 제2 초기화 전압 라인(VAIL)에 연결될 수 있다. 제3 전원 전압(도 3의 VINT)과 제4 전원 전압(도 3의 VAINT)은 서로 다른 전압일 수 있다. 또한, 제3 전원 전압(도 3의 VINT)과 제4 전원 전압(도 3의 VAINT)은 제1 전원 전압(VDD)보다 낮은 레벨의 전압이고, 제2 전원 전압(VSS)보다 높은 레벨의 전압일 수 있다.
또는, 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6)가 p 타입 MOSFET으로 형성되고, 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3)가 n 타입 MOSFET으로 형성될 수 있다. 이 경우, p 타입 MOSFET으로 형성되는 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6) 각각의 액티브층은 폴리 실리콘으로 형성되고, n 타입 MOSFET으로 형성되는 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3) 각각의 액티브층은 산화물 반도체로 형성될 수 있다. 또한, 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3)는 n 타입 MOSFET으로 형성되므로, 제1 트랜지스터(ST1)는 게이트 하이 전압의 스캔 신호가 인가되는 경우 턴-온되고, 제3 트랜지스터(ST3)는 게이트 하이 전압의 초기화 스캔 신호가 인가되는 경우 턴-온될 수 있다. 이에 비해, 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6)는 p 타입 MOSFET으로 형성되므로, 게이트 로우 전압의 스캔 신호와 발광 제어 신호가 인가되는 경우 턴-온될 수 있다.
또는, 제4 트랜지스터(ST4)는 n 타입 MOSFET으로 형성되며, 나머지 트랜지스터들(DT, ST1, ST2, ST3, ST5, ST6)이 p 타입 MOSFET으로 형성되는 경우, 제4 트랜지스터(ST4)의 액티브층은 산화물 반도체로 형성되고, 나머지 트랜지스터들(DT, ST1, ST2, ST3, ST5, ST6) 각각의 액티브층은 폴리 실리콘으로 형성될 수 있다. 또한, 제4 트랜지스터(ST4)는 게이트 하이 전압의 스캔 신호가 인가되는 경우 턴-온되는데 비해, 나머지 트랜지스터들(DT, ST1, ST2, ST3, ST5, ST6)은 게이트 로우 전압의 스캔 신호와 발광 제어 신호가 인가되는 경우 턴-온될 수 있다.
또는, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)는 모두 n 타입 MOSFET으로 형성될 수도 있다. 이 경우, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 액티브층은 산화물 반도체로 형성되며, 게이트 하이 전압의 스캔 신호와 발광 제어 신호가 인가되는 경우 턴-온될 수 있다.
도 5는 일 실시예에 따른 표시 영역의 화소들을 보여주는 레이아웃 도이다.
도 5를 참조하면, 표시 영역(DA)의 복수의 화소(PX)들 각각은 3 개의 서브 화소들(SPX1, SPX2, SPX3)을 포함할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않으며, 4 개의 서브 화소들을 포함할 수 있다. 복수의 화소(PX)들 각각은 3 개의 서브 화소들(SPX1, SPX2, SPX3)을 포함하는 경우, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)를 포함할 수 있다.
복수의 화소(PX)들은 매트릭스 형태로 배열될 수 있다. 복수의 화소(PX)들 각각에서 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)는 제1 방향(DR1)으로 배열될 수 있다.
복수의 화소(PX)들 각각은 3 개의 서브 화소들(SPX1, SPX2, SPX3)을 포함하는 경우, 제1 서브 화소(SPX1)는 제1 광을 출광하고, 제2 서브 화소(SPX2)는 제2 광을 출광하며, 제3 서브 화소(SPX3)는 제3 광을 출광할 수 있다. 여기서, 제1 광은 청색 파장 대역의 광이고, 제2 광은 녹색 파장 대역의 광이며, 제3 광은 적색 파장 대역의 광일 수 있다. 예를 들어, 청색 파장 대역은 광의 메인 피크 파장이 대략 370㎚ 내지 460㎚의 파장 대역에 포함된 것을 가리키고, 녹색 파장 대역은 광의 메인 피크 파장은 대략 480㎚ 내지 560㎚의 파장 대역에 포함된 것을 가리키며, 적색 파장 대역은 광의 메인 피크 파장이 대략 600㎚ 내지 750㎚에 파장 대역에 포함된 것을 가리킬 수 있다.
또는, 복수의 화소(PX)들 각각은 4 개의 서브 화소들을 포함하는 경우, 제1 서브 화소는 제1 광을 출광하고, 제2 서브 화소와 제4 서브 화소는 제2 광을 출광하며, 제3 서브 화소는 제3 광을 출광할 수 있다. 또는, 제1 서브 화소는 제1 광을 출광하고, 제2 서브 화소는 제2 광을 출광하며, 제3 서브 화소는 제3 광을 출광하고, 제4 서브 화소는 제4 광을 출광할 수 있다. 이때, 제4 광은 화이트 광일 수 있다.
제1 서브 화소(SPX1)는 제1 화소 전극(PXE1), 복수의 발광 소자(LE)들, 및 제1 광 변환층(QDL1)을 포함한다. 제2 서브 화소(SPX2)는 제2 화소 전극(PXE2), 복수의 발광 소자(LE)들, 및 제2 광 변환층(QDL2)을 포함한다. 제3 서브 화소(SPX3)는 제3 화소 전극(PXE3), 복수의 발광 소자(LE)들, 및 광 투과층(또는 제3 광 변환층)(TPL)을 포함한다.
제1 화소 전극(PXE1), 제2 화소 전극(PXE2), 및 제3 화소 전극(PXE3) 각각은 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 광 변환층(QDL1)의 광 변환 효율과 제2 광 변환층(QDL2)의 광 변환 효율에 따라 제1 서브 화소(SPX1)의 면적, 제2 서브 화소(SPX2)의 면적, 및 제3 서브 화소(SPX3)의 면적이 설정될 수 있다. 일 예로, 광 변환 효율이 낮을수록 서브 화소의 면적은 커질 수 있다.
예를 들어, 도 5와 같이, 제2 광 변환층(QDL2)의 광 변환 효율이 제1 광 변환층(QDL1)의 광 변환 효율보다 낮은 경우, 제2 화소 전극(PXE2)의 면적은 제1 화소 전극(PXE1)의 면적보다 클 수 있다. 또한, 광 투과층(TPL)은 발광 소자(LE)의 광을 그대로 투과시키는데 비해, 제1 광 변환층(QDL1)은 광을 변환시켜야 하므로, 제1 화소 전극(PXE1)의 면적은 제3 화소 전극(PXE3)의 면적보다 클 수 있다.
화소 전극들(PXE1, PXE2, PXE3) 각각은 화소 연결 홀(CT1/CT2/CT3)을 통해 적어도 하나의 트랜지스터에 전기적으로 연결될 수 있다. 예를 들어, 화소 전극들(PXE1, PXE2, PXE3) 각각은 해당 서브 화소의 제4 트랜지스터(도 4의 ST4)의 제2 전극 및 제6 트랜지스터(도 4의 ST6)의 제2 전극에 전기적으로 연결될 수 있다.
복수의 발광 소자(LE)들은 화소 전극들(PXE1, PXE2, PXE3) 각각 상에 배치될 수 있다. 화소 전극들(PXE1, PXE2, PXE3) 각각 상에는 동일한 개수의 발광 소자(LE)들이 배치될 수 있다. 예를 들어, 화소 전극들(PXE1, PXE2, PXE3) 각각 상에는 2 개의 발광 소자(LE)들이 배치될 수 있다. 복수의 발광 소자(LE)들은 제3 광, 일 예로 청색 파장 대역의 광을 발광할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 제1 서브 화소(SPX1)의 발광 소자(LE)가 제1 광을 발광하고, 제2 서브 화소(SPX2)의 발광 소자(LE)가 제2 광을 발광하며, 제3 서브 화소(SPX3)의 발광 소자(LE)가 제3 광을 발광하는 경우, 광 변환층들(QDL1, QDL2)과 광 투과층(TPL)은 생략될 수 있다.
제1 광 변환층(QDL1)은 제1 화소 전극(PXE1) 및 제1 서브 화소(SPX1)의 복수의 발광 소자(LE)들과 완전히 중첩할 수 있다. 제1 광 변환층(QDL1)의 면적은 제1 화소 전극(PXE1)의 면적보다 넓을 수 있다. 제1 광 변환층(QDL1)은 입사 광의 피크 파장을 다른 특정 피크 파장의 광으로 변환 또는 시프트시켜 출사할 수 있다. 예를 들어, 제1 광 변환층(QDL1)은 제1 서브 화소(SPX1)의 복수의 발광 소자(LE)들로부터 발광된 제3 광을 제1 광으로 변환 또는 시프트시킬 수 있다.
제2 광 변환층(QDL2)은 제2 화소 전극(PXE2) 및 제2 서브 화소(SPX2)의 복수의 발광 소자(LE)들과 완전히 중첩할 수 있다. 제2 광 변환층(QDL2)의 면적은 제2 화소 전극(PXE2)의 면적보다 넓을 수 있다. 제2 광 변환층(QDL2)은 입사 광의 피크 파장을 다른 특정 피크 파장의 광으로 변환 또는 시프트시켜 출사할 수 있다. 예를 들어, 제2 광 변환층(QDL2)은 제2 서브 화소(SPX2)의 복수의 발광 소자(LE)들로부터 발광된 제3 광을 제2 광으로 변환 또는 시프트시킬 수 있다.
광 투과층(TPL)은 제3 화소 전극(PXE3) 및 제3 서브 화소(SPX3)의 복수의 발광 소자(LE)들과 완전히 중첩할 수 있다. 광 투과층(TPL)은 입사광을 그대로 투과시킬 수 있다. 예를 들어, 광 투과층(TPL)은 제3 서브 화소(SPX3)의 복수의 발광 소자(LE)들로부터 발광된 제3 광을 그대로 투과시킬 수 있다.
도 6은 도 5의 I-I'선에 대응하는 표시 패널의 단면의 일 예를 보여주는 단면도이다. 도 7은 도 6의 A1 영역의 일 예를 상세히 보여주는 단면도이다.
도 6과 도 7을 참조하면, 기판(SUB)은 유리, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(SUB)이 고분자 수지로 이루어지는 경우, 연신 가능한 플렉서블(flexible) 기판일 수 있다. 고분자 수지는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin)일 수 있다.
기판(SUB) 상에는 배리어막(BR)이 배치될 수 있다. 배리어막(BR)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 박막 트랜지스터층(TFTL)의 트랜지스터들과 박막 트랜지스터층(TFTL) 상에 배치된 발광 소자(LE)들을 보호하기 위한 막이다. 배리어막(BR)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다.
배리어막(BR) 상에는 박막 트랜지스터(TFT1)가 배치될 수 있다. 박막 트랜지스터(TFT1)는 도 4에 도시된 제4 트랜지스터(ST4)와 제6 트랜지스터(ST6) 중 어느 하나일 수 있다. 박막 트랜지스터(TFT1)는 제1 액티브층(ACT1)과 제1 게이트 전극(G1)을 포함할 수 있다.
배리어막(BR) 상에는 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1)이 배치될 수 있다. 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 또는, 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1)은 IGZO(인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)), IGZTO(인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 산소(O)), 또는, IGTO(인듐(In), 갈륨(Ga), 주석(Sn) 및 산소(O))를 포함하는 산화물 반도체로 이루어질 수 있다.
제1 액티브층(ACT1)은 제1 채널 영역(CHA1), 제1 소스 영역(S1), 및 제1 드레인 영역(D1)을 포함할 수 있다. 제1 채널 영역(CHA1)은 기판(SUB)의 두께 방향인 제3 방향(DR3)에서 제1 게이트 전극(G1)과 중첩하는 영역일 수 있다. 제1 소스 영역(S1)은 제1 채널 영역(CHA1)의 일 측에 배치되고, 제1 드레인 영역(D1)은 제1 채널 영역(CHA1)의 타 측에 배치될 수 있다. 제1 소스 영역(S1)과 제1 드레인 영역(D1)은 제3 방향(DR3)에서 제1 게이트 전극(G1)과 중첩하지 않는 영역일 수 있다. 제1 소스 영역(S1)과 제1 드레인 영역(D1)은 반도체 물질에 이온이 도핑되어 도전성을 갖는 영역일 수 있다.
박막 트랜지스터(TFT1)의 제1 채널 영역(CHA1), 제1 소스 영역(S1), 및 제1 드레인 영역(D1) 상에는 제1 게이트 절연막(131)이 배치될 수 있다.
제1 게이트 절연막(131) 상에는 제1 게이트 금속층이 배치될 수 있다. 제1 게이트 금속층은 박막 트랜지스터(TFT1)의 제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1)을 포함할 수 있다. 제1 게이트 전극(G1)은 제3 방향(DR3)에서 제1 액티브층(ACT1)과 중첩할 수 있다. 도 6에서는 제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1)이 서로 떨어져 배치된 것으로 도시하였지만, 박막 트랜지스터(TFT1)가 도 4의 구동 트랜지스터(DT)인 경우, 제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1)은 서로 전기적 또는 물리적으로 연결될 수 있다. 또는, 박막 트랜지스터(TFT1)가 도 4의 제1 내지 제6 트랜지스터들(ST1~ST6) 중에서 어느 한 트랜지스터인 경우, 제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1)은 서로 전기적 또는 물리적으로 연결되지 않을 수 있다.
박막 트랜지스터(TFT1)의 제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1) 상에는 제2 게이트 절연막(132)이 배치될 수 있다.
제2 게이트 절연막(132) 상에는 제2 게이트 금속층이 배치될 수 있다. 제2 게이트 금속층은 제2 커패시터 전극(CAE2)을 포함할 수 있다. 제2 커패시터 전극(CAE2)은 제3 방향(DR3)에서 박막 트랜지스터(TFT1)의 제1 커패시터 전극(CAE1)과 중첩할 수 있다. 제2 게이트 절연막(132)이 소정의 유전율을 가지므로, 제1 커패시터 전극(CAE1), 제2 커패시터 전극(CAE2), 및 그들 사이에 배치된 제2 게이트 절연막(132)에 의해 커패시터(도 4의 C1)가 형성될 수 있다.
제2 커패시터 전극(CAE2) 상에는 제1 층간 절연막(141)이 배치될 수 있다.
제1 층간 절연막(141) 상에는 제1 데이터 금속층이 배치될 수 있다. 제1 데이터 금속층은 제1 소스 연결 전극(PCE1)을 포함할 수 있다. 제1 소스 연결 전극(PCE1)은 제1 게이트 절연막(131), 제2 게이트 절연막(132), 및 제1 층간 절연막(141)을 관통하는 제1 소스 콘택홀(PCT1)을 통해 제1 액티브층(ACT1)의 제1 드레인 영역(D1)에 연결될 수 있다.
제1 소스 연결 전극(PCE1) 상에는 박막 트랜지스터(TFT1)로 인한 단차를 평탄화하기 위한 제1 평탄화막(160)이 배치될 수 있다.
제1 평탄화막(160) 상에는 제2 데이터 금속층이 배치될 수 있다. 제2 데이터 금속층은 제2 소스 연결 전극(PCE2)을 포함할 수 있다. 제2 소스 연결 전극(PCE2)은 제1 평탄화막(160)을 관통하는 제2 소스 콘택홀(PCT2)을 통해 제1 소스 연결 전극(PCE1)에 연결될 수 있다.
제2 소스 연결 전극(PCE2) 상에는 제2 평탄화막(180)이 배치될 수 있다.
배리어막(BR), 제1 게이트 절연막(131), 제2 게이트 절연막(132), 및 층간 절연막(141)은 무기막, 예를 들어 질화 실리콘(SiNx), 질화 산화 실리콘(SiON), 산화 실리콘(SiOx), 산화 티타늄(TiOx), 또는 산화 알루미늄(AlOx)으로 형성될 수 있다.
제1 게이트 금속층, 제2 게이트 금속층, 제1 데이터 금속층, 및 제2 데이터 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 평탄화막(160)과 제2 평탄화막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제2 평탄화막(180) 상에는 발광 소자층이 배치될 수 있다. 발광 소자층은 화소 전극들(PXE1, PXE2, PXE3), 발광 소자(LE)들, 공통 전극(CE), 및 유기막(191, 192, 210)을 포함할 수 있다.
제2 평탄화막(180) 상에는 화소 전극층이 배치될 수 있다. 화소 전극층은 제1 화소 전극(PXE1), 제2 화소 전극(PXE2), 및 제3 화소 전극(PXE3)을 포함할 수 있다. 화소 전극들(PXE1, PXE2, PXE3) 각각은 제2 평탄화막(180)을 관통하는 화소 연결 홀(도 5의 CT1/CT2/CT3)을 통해 제2 소스 연결 전극(PCE2)에 연결될 수 있다. 화소 전극들(PXE1, PXE2, PXE3) 각각은 제1 소스 연결 전극(PCE1)과 제2 소스 연결 전극(PCE2)을 통해 박막 트랜지스터(TFT1)의 제1 소스 영역(S1) 또는 제1 드레인 영역(D1)에 연결될 수 있다. 그러므로, 박막 트랜지스터(TFT1)에 의해 제어되는 전압이 화소 전극들(PXE1, PXE2, PXE3) 각각에 인가될 수 있다.
화소 전극층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 화소 전극들(PXE1, PXE2, PXE3)은 티타늄(Ti)으로 이루어진 제1 층, 알루미늄(Al)으로 이루어진 제2 층, 및 티타늄(Ti)으로 이루어진 제3 층을 포함할 수 있다.
화소 전극들(PXE1, PXE2, PXE3) 각각 상에는 제1 유기층(210)이 배치될 수 있다. 예를 들어, 제1 유기층(210)은 화소 전극들(PXE1, PXE2, PXE3)의 적어도 일부가 배치될 수 있다. 제1 유기층(210)은 복수의 발광 소자(LE)들을 표시 패널(100)에 옮기는 공정에서 복수의 발광 소자(LE)들이 기울어져 넘어지거나 쓰러지는 것을 방지하기 위해 복수의 발광 소자(LE)들을 임시로 고정 또는 점착하는 역할을 한다. 즉, 제1 유기층(210)은 화소 전극들(PXE1, PXE2, PXE3) 각각 상에 복수의 발광 소자(LE)들을 가점착(假粘着)하기 위한 막일 수 있다. 가점착이 용이하도록, 제1 유기층(210)의 두께는 화소 전극들(PXE1, PXE2, PXE3) 각각의 두께보다 클 수 있다.
제1 유기층(210)은 포토 레지스트와 같은 감광성 유기막일 수 있다. 또는, 제1 유기층(210)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등으로 형성될 수 있다.
복수의 발광 소자(LE)들은 제1 유기층(210) 상에 배치될 수 있다. 도 6에서는 복수의 발광 소자(LE)들 각각이 제3 방향(DR3)으로 연장된 수직형(vertical type) 마이크로 LED인 것을 예시하였다. 수직형 마이크로 LED는 제1 반도체층(SEM1), 활성층(MQW), 및 제2 반도체층(SEM2)이 수직 방향인 제3 방향(DR3)에서 순차적으로 배치된 구조를 갖는 LED를 가리킨다.
복수의 발광 소자(LE)들 각각은 직사각형의 단면 형태를 가질 수 있다. 일 예로, 복수의 발광 소자(LE)들 각각은 상면의 너비와 하면의 너비가 실질적으로 동일할 수 있으나, 이에 한정하는 것은 아니다. 예를 들어, 복수의 발광 소자(LE)들 각각은 상면의 너비가 하면의 너비 보다 좁은 역사다리꼴일 수 있다.
복수의 발광 소자(LE)들 각각은 질화갈륨(GaN)과 같은 무기 물질로 형성될 수 있다. 복수의 발광 소자(LE)들 각각은 제1 방향(DR1)의 길이, 제2 방향(DR2)의 길이, 및 제3 방향(DR3)의 길이가 각각 수 내지 수백 μm일 수 있다. 예를 들어, 복수의 발광 소자(LE)들 각각은 제1 방향(DR1)의 길이, 제2 방향(DR2)의 길이, 및 제3 방향(DR3)의 길이가 각각 대략 100μm 이하일 수 있다.
복수의 발광 소자(LE)들 각각은 실리콘 기판 또는 사파이어 기판과 같은 반도체 기판에서 성장되어 형성될 수 있다. 복수의 발광 소자(LE)들은 반도체 기판에서 바로 표시 패널(100)의 화소 전극들(PXE1, PXE2, PXE3) 상에 옮겨질 수 있다. 또는, 복수의 발광 소자(LE)들은 정전 헤드(Electrostatic Head)를 사용하는 정전기 방식 또는 PDMS나 실리콘 등의 탄성이 있는 고분자 물질을 전사 기판으로 사용하는 스탬프 방식을 통해 표시 패널(100)의 화소 전극들(PXE1, PXE2, PXE3) 상에 옮겨질 수 있다.
발광 소자(LE)는 도전층(E1), 반도체 스택(STC), 접촉 전극(CTE), 및 제1 보호층(INS1)을 포함할 수 있다. 반도체 스택(STC)은 제3 방향(DR3)에서 순차적으로 배치되는 제1 반도체층(SEM1), 활성층(MQW), 및 제2 반도체층(SEM2)을 포함할 수 있다.
도전층(E1)은 제1 반도체층(SEM1)의 하면 상에 배치될 수 있다. 도 7에서는 도전층(E1)이 제1 반도체층(SEM1)의 하면 전체를 덮는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 일 예로, 도전층(E1)은 제1 반도체층(SEM1)의 하면의 일부 상에 배치될 수 있다. 도전층(E1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나를 포함할 수 있다.
제1 반도체층(SEM1)은 접촉 전극(CTE) 상에 배치될 수 있다. 제1 반도체층(SEM1)의 하면의 제1 방향(DR1)의 길이 또는 제2 방향(DR2)의 길이는 접촉 전극(CTE)의 제1 방향(DR1)의 길이 또는 제2 방향(DR2)의 길이보다 작을 수 있다. 제1 반도체층(SEM1)은 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba) 등과 같은 제1 도전형 도펀트가 도핑된 반도체 물질층, 일 예로 질화갈륨(GaN)으로 이루어질 수 있다.
활성층(MQW)은 제1 반도체층(SEM1) 상에 배치될 수 있다. 활성 물질층(MQWL)은 제1 반도체 물질층(SEML1) 및 제2 반도체 물질층(SEML2)과 동일한 반도체 물질층을 포함할 수 있다. 예를 들어, 제1 반도체 물질층(SEML1)과 제2 반도체 물질층(SEML2)이 질화갈륨(GaN)을 포함하는 경우, 활성 물질층(MQWL) 역시 질화갈륨(GaN)을 포함할 수 있다. 예를 들어, 활성 물질층(MQWL)은 질화갈륨(GaN), 질화인듐갈륨(InGaN), 및 질화알루미늄갈륨(AlGaN) 중에서 적어도 어느 하나를 포함할 수 있다. 활성층(MQW)은 제1 반도체층(SEM1)과 제2 반도체층(SEM2)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다.
활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 한정되지 않는다. 또는, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
활성층(MQW)이 질화인듐갈륨(InGaN)을 포함하는 경우, 인듐(In)의 함량에 따라 방출하는 광의 색이 달라질 수 있다. 예를 들어, 인듐(In)의 함량이 증가할수록 활성층이 방출하는 광의 파장 대역이 적색 파장 대역으로 이동하고, 인듐(In)의 함량이 감소할수록 활성층이 방출하는 광의 파장 대역이 청색 파장 대역으로 이동할 수 있다. 예를 들어, 제3 광(청색 파장 대역의 광)을 발광하는 발광 소자(LE)의 활성층(MQW)의 인듐(In)의 함량은 대략 10wt% 내지 20wt%일 수 있다.
제2 반도체층(SEM2)은 활성층(MQW) 상에 배치될 수 있다. 제2 반도체층(SEM2)은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등과 같은 제2 도전형 도펀트가 도핑된 반도체 물질층, 일 예로 질화갈륨(GaN)일 수 있다.
전자 저지층은 제1 반도체층(SEM1)과 활성층(MQW) 사이에 배치될 수 있다. 전자 저지층은 너무 많은 전자가 활성층(MQW)으로 흐르는 것을 억제 또는 방지하기 위한 층일 수 있다. 예를 들어, 전자 저지층은 AlGaN 또는 p형 Mg로 도핑된 p-AlGaN일 수 있다. 전자 저지층은 생략될 수 있다.
초격자층은 활성층(MQW)과 제2 반도체층(SEM2) 사이에 배치될 수 있다. 초격자층은 제2 반도체층(SEM2)과 활성층(MQW) 사이의 응력을 완화하기 위한 층일 수 있다. 예를 들어, 초격자층은 InGaN 또는 GaN로 형성될 수 있다. 초격자층은 생략될 수 있다.
제1 보호층(INS1)은 제1 도전층(E1)의 측면, 제1 반도체층(SEM1)의 측면, 활성층(MQW)의 측면, 및 제2 반도체층(SEM2)의 측면 상에 배치될 수 있다. 제1 보호층(INS1)은 절연성 물질로 발광 소자(LE)의 측면을 보호하기 위한 막일 수 있다. 제1 보호층(INS1)은 무기막, 예를 들어 질화 실리콘(SiNx), 질화 산화 실리콘(SiON), 산화 실리콘(SiOx), 산화 티타늄(TiOx), 또는 산화 알루미늄(AlOx)으로 형성될 수 있다.
다른 실시예에서, 제1 보호층(INS1)은 제2 반도체층(SEM2)의 측면의 적어도 일부를 노출할 수도 있다. 예를 들어, 발광 소자(LE)의 상부로부터 이격되어 배치될 수 있다.
또한, 제1 보호층(INS1)은 제1 도전층(E1)의 측면, 제1 반도체층(SEM1)의 측면, 활성층(MQW)의 측면, 및 제2 반도체층(SEM2)의 측면 상에만 배치되고, 제1 도전층(E1)의 일면에는 배치되지 않을 수 있다.
또한, 제1 보호층(INS1)은 제1 도전층(E1)의 측면, 제1 반도체층(SEM1)의 측면, 활성층(MQW)의 측면, 및 제2 반도체층(SEM2)의 측면 뿐만 아니라, 제1 보호층(INS1)은 제1 도전층(E1)의 일부에도 배치될 수 있다. 다만, 제1 보호층(INS1)은 제1 도전층(E1)의 적어도 일부는 노출하여야 한다.
접촉 전극(CTE)은 제1 보호층(INS1) 상에 배치될 수 있다. 접촉 전극(CTE)은 제1 유기층(210)과 제1 보호층(INS1) 사이에 배치될 수 있다. 접촉 전극(CTE)은 제1 유기층(210)과 접촉할 수 있다.
도 6과 도 7에서는 발광 소자(LE)들 각각의 접촉 전극(CTE)이 제1 유기층(210) 상에 배치되는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 일 예로, 제1 유기층(210)은 발광 소자(LE)들 각각의 접촉 전극(CTE)의 하면과 측면의 일부 상에 배치될 수 있다. 또는, 제1 유기층(210)은 발광 소자(LE)들 각각의 도전층(E1)의 측면 상에 배치될 수 있다. 또는, 제1 유기층(210)은 발광 소자(LE)들 각각의 제1 반도체층(SEM1)의 측면, 활성층(MQW)의 측면, 및 제2 반도체층(SEM2)의 측면 상에 배치될 수 있다. 이 경우, 제1 유기층(210)은 제2 반도체층(SEM2)의 측면의 일부 상에 배치될 수 있다.
접촉 전극(CTE)은 제1 보호층(INS1)에 의해 덮이지 않고 노출된 도전층(E1)에 연결될 수 있다.
접촉 전극(CTE)은 반사율이 높은 금속으로 형성되는 경우, 발광 소자(LE)의 활성층(MQW)으로부터 발광된 광 중에서 발광 소자(LE)의 측면 방향으로 진행하는 광이 접촉 전극(CTE)에 의해 반사되어 발광 소자(LE)의 상면으로 출광될 수 있다. 그러므로, 발광 소자(LE)의 광이 손실되는 것을 줄일 수 있으므로, 발광 소자(LE)의 광 효율이 높아질 수 있다. 따라서, 발광 소자(LE)의 광 효율을 높이기 위해서는, 접촉 전극(CTE)이 반도체 스택(STC)의 측면의 대부분을 덮도록 배치되는 것이 바람직하다.
접촉 전극(CTE)은 반도체 스택(STC)의 측면 상에 배치될 수 있다. 반도체 스택(STC)의 측면에서 반도체 스택(STC)의 상면에 인접한 영역은 보호막(INS)에 의해 덮이나, 복수의 접촉 전극(CTE)들에 의해 덮이지 않고 노출될 수 있다. 예를 들어, 제3 방향(DR3)에서 반도체 스택(STC)의 상면과 이격되어 배치될 수 있다. 여기서, 제3 방향(DR3)은 발광 소자(LE)의 높이 방향(또는 두께 방향)과 실질적으로 동일할 수 있다. 이와 같이, 접촉 전극(CTE)이 반도체 스택(STC)의 상면으로부터 이격되는 경우, 제조 공정에서 반도체 스택(STC)의 상면에 노출된 접촉 전극(CTE)이 약액 등에 의해 벗겨지는(peeling) 것을 방지할 수 있다.
접촉 전극(CTE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나를 포함할 수 있다. 구체적으로, 접촉 전극(CTE)은 반사율을 높이기 위해, 크롬(Cr)과 금(Au)의 2층 구조, 티타늄(Ti), 알루미늄(Al), 및 티타늄(Ti)의 3층 구조, 또는 ITO(Indium Tin Oxide), 은(Ag), 및 ITO(Indium Tin Oxide)의 3층 구조로 형성될 수 있다.
다만, 크롬(Cr), 은(Ag), 또는 금(Au)과 비교하여 알루미늄(Al)의 반사도는 약 2배 이상 높을 수 있다. 따라서, 본 발명의 일 실시예에서, 접촉 전극(CTE)은 반사도가 높은 알루미늄(Al)을 채택한다. 이와 같이 접촉 전극(CTE)으로 금(Au)을 대신하여 비교적 원가가 저렴한 알루미늄(Al)을 채택하는 경우, 발광 소자(LE)의 제작 비용을 감소시킬 수 있다.
제2 보호층(INS2)은 전도성 물질로 접촉 전극(CTE)을 보호하는 역할을 한다. 예를 들어, 제2 보호층(INS2)은 공정중 약액 등에 의해 벗겨지는(peeling) 것을 방지할 수 있다. 이에 대하여는 후술되는 공정 방법에서 상세히 설명하기로 한다.
제2 보호층(INS2)은 접촉 전극(CTE) 상에서 발광 소자(LE)의 측면 및 일면에 배치될 수 있다. 제2 보호층(INS2)은 발광 소자(LE)의 측면에서 반도체 스택(STC)의 상면에 인접한 영역에는 배치되지 않을 수 있다. 예를 들어, 제3 방향(DR3)에서 발광 소자(LE)의 상면과 이격되어 배치될 수 있다. 여기서, 제3 방향(DR3)은 발광 소자(LE)의 높이 방향(또는 두께 방향)과 실질적으로 동일할 수 있다.
제2 보호층(INS2)은 전도성 투광 물질이고, 스퍼터링이 가능하고 연결 전극(BE)과 동일한 물질로 습식 식각이 가능한 물질이다. 제2 보호층(INS2)은 연결 전극(BE)과 동일한 물질로 형성될 수 있으나, 이에 한정하는 것은 아니다. 예를 들어, 제2 보호층(INS2)은 IZO(Indium Zinc Oxide)일 수 있다.
제1 보호층(INS1)은 절연성이고 제2 보호층(INS2)은 전도성이므로, 제1 보호층(INS1)을 절연성 보호층, 제2 보호층(INS2)은 전도성 보호층 또는 전도성 전극 보호층이라 칭할 수 있다.
연결 전극(BE)은 발광 소자(LE)의 접촉 전극(CTE)과 화소 전극들(PXE1, PXE2, PXE3) 중 어느 한 화소 전극을 연결한다. 연결 전극(BE)은 발광 소자(LE)의 측면의 일부분 상에 배치되어, 제1 유기층(210)의 상면과 측면을 따라 화소 전극(PXE1, PXE2, PXE3) 상부에 배치될 수 있다. 도 7에서 연결 전극(BE)이 화소 전극(PXE1, PXE2, PXE3)의 상부에 배치되고, 화소 전극(PXE1, PXE2, PXE3)의 측면에는 배치되지 않았으나, 이에 한정하는 것은 아니다. 예를 들어, 연결 전극(BE)은 발광 소자(LE)의 측면의 일부분 상에 배치되어, 제1 유기층(210)의 상면과 측면을 따라 화소 전극(PXE1, PXE2, PXE3) 상부 뿐만 아니라, 발광 소자(LE)의 측면의 일부분 상에 배치되어, 제1 유기층(210)의 상면과 측면을 따라 화소 전극(PXE1, PXE2, PXE3) 상부와 측면에 배치될 수 있다. 또한, 연결 전극(BE)은 발광 소자(LE)의 측면의 일부분 상에 배치되어, 제1 유기층(210)의 상면과 측면을 따라 화소 전극(PXE1, PXE2, PXE3) 상부와 측면 또는 제2 평탄화 유기막(180)의 일부에 배치될 수 있다.
연결 전극(BE)은 접촉 전극(CTE)과 직접 접촉하지 않고, 제2 보호층(INS2)을 통해 전기적으로 연결될 수 있다.
연결 전극(BE)은 스퍼터링이 가능하고 연결 전극(BE)과 동일한 물질로 습식 식각이 가능한 물질이다. 예를 들어, 연결 전극(BE)은 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide)와 같은 투명한 금속 물질(TCO, Transparent Conductive Material)로 이루어질 수도 있다.
일 실시예에서 연결 전극(BE)은 제2 보호층(INS2)과 동일한 IZO(Indium Zinc Oxide)로 이루어질 수 있다.
제2 유기층(211)은 복수의 발광 소자(LE)의 측면 일부를 덮도록 배치될 수 있다. 또한, 제2 유기층(211)은 연결 전극(BE)을 덮도록 배치되나, 연결 전극(BE)의 일부분은 제2 유기층(211)에 의해 덮이지 않고 노출될 수 있다.
제3 유기층(212)은 제2 유기층(211) 상에 배치될 수 있다. 제3 유기층(212)은 복수의 발광 소자(LE)들 각각의 측면의 일부분을 덮도록 배치될 수 있다. 제3 유기층(212)은 제2 유기층(211)에 의해 덮이지 않고 노출된 연결 전극(BE)의 적어도 일부분 상에 배치될 수 있다. 복수의 발광 소자(LE)들 각각의 상면은 제3 유기층(212)에 의해 덮이지 않고 노출될 수 있다.
제2 유기층(211)과 제3 유기층(212)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제2 유기층(211)과 제3 유기층(212)은 복수의 발광 소자(LE)들로 인한 단차를 평탄화하기 위한 층이다. 제2 유기층(211)의 높이가 복수의 발광 소자(LE)들 각각의 측면 대부분을 덮도록 배치되는 경우, 제3 유기층(212)은 생략될 수 있다.
공통 전극(CE)은 복수의 발광 소자(LE)들 각각의 상면과 제3 유기층(212)의 상면 상에 배치될 수 있다. 공통 전극(CE)은 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)에 공통적으로 형성되는 공통층일 수 있다. 공통 전극(CE)은 광을 투과시킬 수 있는 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide)와 같은 투명한 금속 물질(TCO, Transparent Conductive Material)로 이루어질 수 있다.
공통 전극(CE)은 연결 전극(BE), 제2 보호층(INS2) 및 접촉 전극(CTE)과 비접촉한다.
한편, 화소 전극들(PXE1, PXE2, PXE3)은 애노드 전극 또는 제1 전극으로 지칭되고, 공통 전극(CE)은 캐소드 전극 또는 제2 전극으로 지칭될 수 있다.
제1 캡핑층(CAP1)은 공통 전극(CE) 상에 배치될 수 있다.
제1 캡핑층(CAP1) 상에는 차광층(BM), 제1 광 변환층(QDL1), 제2 광 변환층(QDL2), 및 광 투과층(TPL)이 배치될 수 있다. 제1 광 변환층(QDL1), 제2 광 변환층(QDL2), 및 광 투과층(TPL)은 차광층(BM)의 구획에 의해 형성될 수 있다. 그러므로, 제1 서브 화소(SPX1)에서 제1 캡핑층(CAP1) 상에는 제1 광 변환층(QDL1)이 배치되고, 제2 서브 화소(SPX2)에서 제1 캡핑층(CAP1) 상에는 제2 광 변환층(QDL2)이 배치되며, 제3 서브 화소(SPX3)에서 제1 캡핑층(CAP1) 상에는 광 투과층(TPL)이 배치될 수 있다. 차광층(BM)은 제3 방향(DR3)에서 제2 유기층(211) 및 제3 유기층(212)과 중첩하고, 복수의 발광 소자(LE)들과 중첩하지 않을 수 있다.
제1 광 변환층(QDL1)은 발광 소자(LE)로부터 입사된 제3 광(청색 파장 대역의 광)의 일부를 제1 광(적색 파장 대역의 광)으로 변환할 수 있다. 제1 광 변환층(QDL1)은 제1 베이스 수지(BRS1)와 제1 파장 변환 입자(WCP1)를 포함할 수 있다. 제1 베이스 수지(BRS1)는 투광성 유기 물질을 포함할 수 있다. 제1 파장 변환 입자(WCP1)는 발광 소자(LE)로부터 입사된 제3 광(청색 파장 대역의 광)의 일부를 제1 광(적색 파장 대역의 광)으로 변환할 수 있다.
제2 광 변환층(QDL2)은 발광 소자(LE)로부터 입사된 제3 광(청색 파장 대역의 광)의 일부를 제2 광(녹색 파장 대역의 광)으로 변환할 수 있다. 제2 광 변환층(QDL2)은 제2 베이스 수지(BRS2)와 제2 파장 변환 입자(WCP2)를 포함할 수 있다. 제2 베이스 수지(BRS2)는 투광성 유기 물질을 포함할 수 있다. 제2 파장 변환 입자(WCP2)는 발광 소자(LE)로부터 입사된 제3 광(청색 파장 대역의 광)의 일부를 제2 광(녹색 파장 대역의 광)으로 변환할 수 있다.
광 투과층(TPL)은 투광성 유기 물질을 포함할 수 있다.
예를 들어, 제1 베이스 수지(BRS1), 제2 베이스 수지(BRS2), 및 광 투과층(TPL)은 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함할 수 있다. 제1 및 제2 파장 변환 입자들(WCP1, WCP2)은 양자점(QD, quantum dot), 양자 막대, 형광 물질 또는 인광 물질일 수 있다.
차광층(BM)은 순차적으로 적층된 제1 차광층(BM1)과 제2 차광층(BM2)을 포함할 수 있다. 제1 차광층(BM1)의 제1 방향(DR1)의 길이 또는 제2 방향(DR2)의 길이는 제2 차광층(BM2)의 제1 방향(DR1)의 길이 또는 제2 방향(DR2)의 길이보다 넓을 수 있다. 제1 차광층(BM1)과 제2 차광층(BM2)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 제1 차광층(BM1)과 제2 차광층(BM2)은 어느 한 서브 화소의 발광 소자(LE)의 광이 그에 이웃하는 서브 화소로 진행하는 것을 방지하기 위해 차광 물질을 포함할 수 있다. 예를 들어, 제1 차광층(BM1)과 제2 차광층(BM2)은 카본 블랙 등의 무기 흑색 안료나 유기 흑색 안료(organic black pigment)를 포함할 수 있다.
제2 캡핑층(CAP2)은 제1 캡핑층(CAP1)과 차광층(BM) 상에 배치될 수 있다. 제2 캡핑층(CAP2)은 차광층(BM)의 측면과 상면 상에 배치될 수 있다. 일 예로, 제2 캡핑층(CAP2)은 제1 차광층(BM1)의 측면, 제2 차광층(BM2)의 측면과 상면 상에 배치될 수 있다.
반사막(RF)은 차광층(BM)과 제1 광 변환층(QDL1) 사이, 차광층(BM)과 제2 광 변환층(QDL2) 사이, 및 차광층(BM)과 광 투과층(TPL) 사이에 배치될 수 있다. 반사막(RF)은 제1 차광층(BM1)의 측면과 제2 차광층(BM2)의 측면 상에 배치된 제2 캡핍층(CAP2) 상에 배치될 수 있다. 반사막(RF)은 제1 광 변환층(QDL1), 제2 광 변환층(QDL2), 및 광 투과층(TPL)에서 측면 방향으로 진행하는 광을 반사하는 역할을 한다.
반사막(RF)은 알루미늄(Al)과 같은 반사율이 높은 금속 물질을 포함할 수 있다. 반사막(RF)의 두께는 대략 0.1㎛일 수 있다.
또는, 반사막(RF)은 분산 브래그 반사경(Distributed Bragg Reflectors, DBR)으로 역할을 하기 위해, 서로 다른 굴절률을 갖는 M(M은 2 이상의 정수) 쌍의 제1 층과 제2 층을 포함할 수 있다. 이 경우, M 개의 제1 층들과 M 개의 제2 층들은 교번하여 배치될 수 있다. 제1 층과 제2 층은 무기막, 예를 들어 질화 실리콘(SiNx), 질화 산화 실리콘(SiON), 산화 실리콘(SiOx), 산화 티타늄(TiOx), 또는 산화 알루미늄(AlOx)으로 형성될 수 있다.
제3 캡핑층(CAP3)은 제2 캡핑층(CAP2), 제1 광 변환층(QDL1), 제2 광 변환층(QDL2), 및 광 투과층(TPL) 상에 배치될 수 있다.
제1 캡핑층(CAP1), 제2 캡핑층(CAP2), 및 제3 캡핑층(CAP3)은 무기막, 예를 들어 질화 실리콘(SiNx), 질화 산화 실리콘(SiON), 산화 실리콘(SiOx), 산화 티타늄(TiOx), 또는 산화 알루미늄(AlOx)으로 형성될 수 있다. 제1 광 변환층(QDL1), 제2 광 변환층(QDL2), 및 광 투과층(TPL)은 제1 캡핍층(CAP1), 제2 캡핑층(CAP2), 및 제3 캡핑층(CAP3)에 의해 봉지될 수 있다.
제3 캡핑층(CAP3) 상에는 제5 유기층(213)이 배치될 수 있다. 제5 유기층(213) 상에는 복수의 컬러필터들(CF1, CF2, CF3)이 배치될 수 있다. 복수의 컬러필터들(CF1, CF2, CF3)은 제1 컬러필터(CF1)들, 제2 컬러필터(CF2)들, 및 제3 컬러필터(CF3)들을 포함할 수 있다.
제1 서브 화소(SPX1)에 배치되는 제1 컬러필터(CF1)는 제1 광(적색 파장 대역의 광)을 투과시키고, 제3 광(청색 파장 대역의 광)을 흡수 또는 차단할 수 있다. 그러므로, 제1 컬러필터(CF1)는 발광 소자(LE)로부터 발광된 제3 광(청색 파장 대역의 광) 중에서 제1 광 변환층(QDL1)에 의해 변환된 제1 광(적색 파장 대역의 광)을 투과시키고, 제1 광 변환층(QDL1)에 의해 변환되지 않은 제3 광(청색 파장 대역의 광)을 흡수 또는 차단할 수 있다. 따라서, 제1 서브 화소(SPX1)는 제1 광(적색 파장 대역의 광)을 출광할 수 있다.
제2 서브 화소(SPX2)에 배치되는 제2 컬러필터(CF2)는 제2 광(녹색 파장 대역의 광)을 투과시키고, 제3 광(청색 파장 대역의 광)을 흡수 또는 차단할 수 있다. 그러므로, 제2 컬러필터(CF2)는 발광 소자(LE)로터 발광된 제3 광(청색 파장 대역의 광) 중에서 제1 광 변환층(QDL1)에 의해 변환된 제2 광(녹색 파장 대역의 광)을 투과시키고, 제1 광 변환층(QDL1)에 의해 변환되지 않은 제3 광(청색 파장 대역의 광)을 흡수 또는 차단할 수 있다. 따라서, 제2 서브 화소(SPX2)는 제2 광(녹색 파장 대역의 광)을 출광할 수 있다.
제3 서브 화소(SPX3)에 배치되는 제3 컬러필터(CF3)는 제3 광(청색 파장 대역의 광)을 투과시킬 수 있다. 그러므로, 제3 컬러필터(CF3)는 광 투과층(TPL)을 통과하는 발광 소자(LE)로터 발광된 제3 광(청색 파장 대역의 광)을 투과시킬 수 있다. 따라서, 제3 서브 화소(SPX3)는 제3 광(청색 파장 대역의 광)을 방출할 수 있다.
제3 방향(DR3)에서 중첩하는 제1 컬러필터(CF1), 제2 컬러필터(CF2), 및 제3 컬러필터(CF3)는 제3 방향(DR3)에서 차광층(BM)과 중첩할 수 있다.
복수의 컬러필터들(CF1, CF2, CF3) 상에는 평탄화를 위한 제5 유기층(214)이 배치될 수 있다.
제4 유기층(213)과 제5 유기층(214)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등으로 형성될 수 있다.
도 8은 도 7의 B 영역의 일 예를 상세히 보여주는 단면도이다.
도 8을 참조하면 반도체 스택(STC)의 측면은 제1 보호층(INS1)에 의해 둘러싸여 있다. 접촉 전극(CTE)은 제1 보호층(INS1) 상에서 반도체 스택(STC)의 측면의 일부를 둘러싼다. 반도체 스택(STC)의 측면에서 반도체 스택(STC)의 상면에 인접한 영역은 보호막(INS)에 의해 덮이나, 복수의 접촉 전극(CTE)들에 의해 덮이지 않고 노출될 수 있다.
제2 보호층(INS2) 및 연결 전극(BE)은 발광 소자(LE)의 측면의 일부를 둘러싼다. 제2 보호층(INS2)이 연결 전극(BE) 보다 발광 소자(LE)에 가깝게 배치된다. 예를 들어, 제2 보호층(INS2)은 접촉 전극(CTE)이 접촉하고, 연결 전극(BE)은 제2 보호층(INS2)과 접촉한다. 제2 보호층(INS2)은 전도성 보호층이므로, 접촉 전극(CTE)과, 연결 전극(BE)을 전기적으로 연결시킨다.
발광 소자(LE)의 측면에서 발광 소자(LE)의 상면에 인접한 영역은 제2 보호층(INS2) 및 연결 전극(BE)에 의해 덮이지 않고 노출될 수 있다.
제3 방향(DR3)에서 제2 보호층(INS2) 및 연결 전극(BE)의 높이는 접촉 전극(CTE)의 높이 보다 클 수 있다. 예를 들어, 제3 방향(DR3)에서 발광 소자(LE)의 상면(또는 반도체 스택(STC)의 상면)과 접촉 전극(CTE) 간의 이격 거리(DS1)는 발광 소자(LE)의 상면과 제2 보호층(INS2) 간의 이격 거리(DS2) 보다 작고, 발광 소자(LE)의 상면과 연결 전극(BE) 간의 이격 거리(DS3) 보다 작다. 또한, 발광 소자(LE)의 상면과 제2 보호층(INS2) 간의 이격 거리(DS2)와 발광 소자(LE)의 상면과 연결 전극(BE) 간의 이격 거리(DS3)와 동일한다. 제3 방향(DR3)은 발광 소자(LE)의 두께 방향, 반도체층의 적층 방향일 수 있다.
제2 보호층(INS2)의 두께(W1)와 연결 전극(BE) 각각의 두께(W2)는 동일하다. 제2 보호층(INS2)의 두께(W1)와 연결 전극(BE) 각각의 두께(W2)는 발광 소자(LE)의 표면에서 외측 방향으로의 너비이다.
도 9는 도 7의 B 영역의 다른 예를 상세히 보여주는 단면도이다.
도 9를 참조하면, 제2 보호층(INS2) 및 연결 전극(BE)의 높이는 접촉 전극(CTE) 보다 높게 형성된다는 점, 제2 보호층(INS2)의 상부가 접촉 전극(CTE)을 감싼다는 점에서 도 8과 상이하다.
발광 소자(LE)의 측면에서 발광 소자(LE)의 상면에 인접한 영역은 제2 보호층(INS2) 및 연결 전극(BE)에 의해 덮이지 않고 노출될 수 있다.
제3 방향(DR3)에서 제2 보호층(INS2) 및 연결 전극(BE)의 높이는 접촉 전극(CTE) 보다 낮을 수 있다. 예를 들어, 제3 방향(DR3)에서 발광 소자(LE)의 상면(또는 반도체 스택(STC)의 상면)과 접촉 전극(CTE) 간의 이격 거리(DS1)는 발광 소자(LE)의 상면과 제2 보호층(INS2) 간의 이격 거리(DS2) 보다 작고, 발광 소자(LE)의 상면과 연결 전극(BE) 간의 이격 거리(DS3) 보다 작다. 또한, 발광 소자(LE)의 상면과 제2 보호층(INS2) 간의 이격 거리(DS2)와 발광 소자(LE)의 상면과 연결 전극(BE) 간의 이격 거리(DS3)는 동일할 수 있다. 제3 방향(DR3)은 발광 소자(LE)의 두께 방향, 반도체층의 적층 방향일 수 있다.
제2 보호층(INS2)은 접촉 전극(CTE)의 일단을 덮을 수 있다. 접촉 전극(CTE)의 일단은 제2 보호층(INS2)및 제1 보호층(INS1)에 의해 둘러싸여 노출되지 않는다.
제2 보호층(INS2)의 두께(W1)와 연결 전극(BE) 각각의 두께(W2)는 동일하다. 제2 보호층(INS2)의 두께(W1)와 연결 전극(BE) 각각의 두께(W2)는 발광 소자(LE)의 표면에서 외측 방향으로의 너비이다.
도 10은 도 7의 B 영역의 다른 예를 상세히 보여주는 단면도이다.
도 10을 참조하면, 연결 전극(BE)의 높이가 제2 보호층(INS2)의 높이 보다 낮다는 점에서 도 8과 상이하다.
도 10을 참조하면 반도체 스택(STC)의 측면은 제1 보호층(INS1)에 의해 둘러싸여 있다. 접촉 전극(CTE)은 제1 보호층(INS1) 상에서 반도체 스택(STC)의 측면의 일부를 둘러싼다. 반도체 스택(STC)의 측면에서 반도체 스택(STC)의 상면에 인접한 영역은 보호막(INS)에 의해 덮이나, 복수의 접촉 전극(CTE)들에 의해 덮이지 않고 노출될 수 있다.
제2 보호층(INS2) 및 연결 전극(BE)은 발광 소자(LE)의 측면의 일부를 둘러싼다. 제2 보호층(INS2)이 연결 전극(BE) 보다 발광 소자(LE)에 가깝게 배치된다. 예를 들어, 제2 보호층(INS2)은 접촉 전극(CTE)이 접촉하고, 연결 전극(BE)은 제2 보호층(INS2)과 접촉한다. 제2 보호층(INS2)은 전도성 보호층이므로, 접촉 전극(CTE)과, 연결 전극(BE)을 전기적으로 연결시킨다.
발광 소자(LE)의 측면에서 발광 소자(LE)의 상면에 인접한 영역은 제2 보호층(INS2) 및 연결 전극(BE)에 의해 덮이지 않고 노출될 수 있다.
제3 방향(DR3)에서 제2 보호층(INS2) 및 연결 전극(BE)의 높이는 접촉 전극(CTE) 보다 낮을 수 있다. 예를 들어, 제3 방향(DR3)에서 발광 소자(LE)의 상면(또는 반도체 스택(STC)의 상면)과 접촉 전극(CTE) 간의 이격 거리(DS1)는 발광 소자(LE)의 상면과 제2 보호층(INS2) 간의 이격 거리(DS2) 보다 작고, 발광 소자(LE)의 상면과 연결 전극(BE) 간의 이격 거리(DS3) 보다 작다. 또한, 발광 소자(LE)의 상면과 제2 보호층(INS2) 간의 이격 거리(DS2)는 발광 소자(LE)의 상면과 연결 전극(BE) 간의 이격 거리(DS3) 보다 작다. 제3 방향(DR3)은 발광 소자(LE)의 두께 방향, 반도체층의 적층 방향일 수 있다.
제2 보호층(INS2)의 두께(W1)는 연결 전극(BE)의 두께(W2) 보다 두껍다. 또한, 제2 보호층(INS2)의 두께(W1)는 접촉 전극(CTE)의 두께(W0) 보다 두껍다.
도 11은 도 7의 B 영역의 다른 예를 상세히 보여주는 단면도이다.
도 11을 참조하면, 연결 전극(BE)의 높이가 제2 보호층(INS2)의 높이 보다 높다는 점에서 도 8과 상이하다.
도 11을 참조하면 반도체 스택(STC)의 측면은 제1 보호층(INS1)에 의해 둘러싸여 있다. 접촉 전극(CTE)은 제1 보호층(INS1) 상에서 반도체 스택(STC)의 측면의 일부를 둘러싼다. 반도체 스택(STC)의 측면 중에서 반도체 스택(STC)의 상면에 인접한 영역은 보호막(INS)에 의해 덮이나, 복수의 접촉 전극(CTE)들에 의해 덮이지 않고 노출될 수 있다.
제2 보호층(INS2) 및 연결 전극(BE)은 발광 소자(LE)의 측면의 일부를 둘러싼다. 제2 보호층(INS2)이 연결 전극(BE) 보다 발광 소자(LE)에 가깝게 배치된다. 예를 들어, 제2 보호층(INS2)은 접촉 전극(CTE)이 접촉하고, 연결 전극(BE)은 제2 보호층(INS2)과 접촉한다. 제2 보호층(INS2)은 전도성 보호층이므로, 접촉 전극(CTE)과, 연결 전극(BE)을 전기적으로 연결시킨다.
발광 소자(LE)의 측면에서 발광 소자(LE)의 상면에 인접한 영역은 제2 보호층(INS2) 및 연결 전극(BE)에 의해 덮이지 않고 노출될 수 있다.
제3 방향(DR3)에서 제2 보호층(INS2) 및 연결 전극(BE)의 높이는 접촉 전극(CTE) 보다 낮을 수 있다. 예를 들어, 제3 방향(DR3)에서 발광 소자(LE)의 상면(또는 반도체 스택(STC)의 상면)과 접촉 전극(CTE) 간의 이격 거리(DS1)는 발광 소자(LE)의 상면과 제2 보호층(INS2) 간의 이격 거리(DS2) 보다 작고, 발광 소자(LE)의 상면과 연결 전극(BE) 간의 이격 거리(DS3) 보다 작다. 또한, 발광 소자(LE)의 상면과 제2 보호층(INS2) 간의 이격 거리(DS2)는 발광 소자(LE)의 상면과 연결 전극(BE) 간의 이격 거리(DS3) 보다 길다. 제3 방향(DR3)은 발광 소자(LE)의 두께 방향, 반도체층의 적층 방향일 수 있다.
연결 전극(BE)의 두께(W2)는 제2 보호층(INS2)의 두께(W1) 보다 두껍다. 연결 전극(BE)의 두께(W2)는 접촉 전극의 두께(W0) 보다 두껍다.
도 12는 도 7의 일 실시예에서 발광 소자(LE)에서 발광되는 광을 개략적으로 나타내는 도면이다.
도 12를 참조하면, 발광 소자(LE)의 활성층(MQW)으로부터 발광되는 광은 상부 방향 뿐만 아니라 하부 방향으로 진행하는 것을 알 수 있다. 하부 방향으로 진행된 광(L1, L2, L3)은 반사율이 높은 금속 예를 들어, 알루미늄(Al)을 포함하는 접촉 전극(CTE)에서 반사되어 상부 방향으로 진행함을 알 수 있다. 한편, 접촉 전극(CTE)을 반사율이 비교적 높지 않은 예를 들어, 크롬(Cr) 또는 금(Au)으로 형성하는 경우, 발광 소자(LE)로부터 하부 방향으로 발광되는 광의 반사율이 낮아져, 표시 장치의 발광 효율이 낮아질 수 있다.
도 13은 알루미늄(Al), 크롬(Cr) 및 금(Au)의 파장에 대한 반사율을 나타내는 그래프이다.
도 13을 참조하면, 대부분의 파장에서 알루미늄(Al)의 반사율이 약 92% 이상인 것을 알 수 있다. 반면, 금(Au)은 200㎚ 내지 500㎚에서 반사율이 38% 미만이고, 은(Ag)은 200㎚ 내지 350㎚에서 반사율이 25% 미만인 것을 알 수 있다. 따라서, 접촉 전극(도 12의 CTE)이 알루미늄(Al)을 채택하는 경우, 하부 방향으로 발광되는 광의 반사율을 약 2.5~3 배 향상시킬 수 있음을 알 수 있다. 궁극적으로 접촉 전극(도 12의 CTE)이 알루미늄(Al)을 채택하는 경우, 발광 소자(LE)의 광추출에 기여함으로써 표시 장치의 휘도를 상승시킬 수 있다.
도 14는 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다. 도 15 내지 도 33은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 예시 도면들이다.
이하에서는, 도 15 내지 도 33에서는 표시 장치의 각 층들의 형성 순서에 따른 구조를 각각 단면도로 도시하고 있다. 도 14 내지 도 33에서는 발광 소자(LE)의 형성 및 발광 소자층을 중점적으로 도시하고 있다. 하기에서는 도 14와 결부하여 도 15 내지 도 33에 도시된 표시 장치의 제조 방법을 설명하기로 한다.
첫 번째로, 반도체 기판(BSUB) 상에 반도체 스택(STC), 제1 보호층(INS1), 접촉 전극(CTE), 및 제2 보호층(INS2)을 포함하는 발광 소자(LE)를 형성한다.(도 14의 S110)
예를 들어, 도 15를 참조하여, 반도체 기판(BSUB)을 준비한다. 반도체 기판(BSUB)은 사파이어 기판(Al2O3) 또는 실리콘을 포함하는 투명한 실리콘 웨이퍼일 수 있다. 다만 이에 한정되는 것은 아니며 일 실시예에서는 반도체 기판(BSUB )이 사파이어 기판인 경우를 예시하여 설명한다.
반도체 기판(BSUB) 상에 복수의 반도체 물질층(SEM3L, SEM2L, SLTL, MQWL, EBLL, SEM1L)을 형성한다. 에피택셜법에 의해 성장되는 복수의 반도체 물질층들은 시드 결정을 성장시켜 형성될 수 있다. 여기서, 반도체 물질층을 형성하는 방법은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있으며, 바람직하게는, 금속-유기물 화학기상 증착법(MOCVD)에 의해 형성될 수 있다. 다만, 이에 한정되지 않는다.
복수의 반도체 물질층을 형성하기 위한 전구체 물질은 대상 물질을 형성하기 위해 통상적으로 선택될 수 있는 범위 내에서 특별히 제한되지 않는다. 일 예로, 전구체 물질은 메틸기 또는 에틸기와 같은 알킬기를 포함하는 금속 전구체일 수 있다. 예를 들어, 트리메틸 갈륨(Ga(CH3)3), 트리메틸 알루미늄(Al(CH3)3), 트리에틸 인산염((C2H5)3PO4)과 같은 화합물일 수 있으나, 이에 한정되지 않는다.
구체적으로, 반도체 기판(BSUB) 상에 제3 반도체 물질층(SEM3L)을 형성한다. 도면에서는 제3 반도체 물질층(SEM3L)이 한층 적층된 것을 도시하고 있으나, 이에 제한되지 않으며, 복수의 층을 형성할 수도 있다.
제3 반도체 물질층(SEM3L)은 제2 반도체 물질층(SEM2L)과 반도체 기판(BSUB)의 격자 상수 차이를 줄이기 위해 배치될 수 있다. 일 예로, 제3 반도체 물질층(SEM3L)은 언도프드(Undoped) 반도체를 포함할 수 있으며, n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 제3 반도체 물질층(SEM3L)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 한정되지 않는다.
상술한 방법을 이용하여 제3 반도체 물질층(SEM3L) 상에 제2 반도체 물질층(SEM2L), 활성 물질층(MQWL), 및 제1 반도체 물질층(SEM1L)을 순차적으로 형성한다. 다른 변형예에서, 제2 반도체 물질층(SEM2L)과 활성 물질층(MQWL) 사이에 초격자 물질층을 형성할 수 있다. 또한, 활성 물질층(MQWL)과 제1 반도체 물질층(SEM1L) 사이에 전자 저지 물질층을 형성할 수 있다. 제1 반도체 물질층(SEM1L) 상에 도전성 물질층(E1L)을 더 형성할 수 잇다. 도전성 물질층(E1L)은 광을 투과시킬 수 있는 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide)와 같은 투명한 금속 물질(TCO, Transparent Conductive Material)로 이루어질 수 있으나, 이에 한정하는 것은 아니다. 또한 다른 실시예에서 도전성 물질층(E1L)은 생략될 수 있다.
도 16을 참조하여, 도전성 물질층(E1L) 상에 마스크 패턴을 형성한 후, 제1 마스크 패턴에 따라 제3 반도체 물질층(SEM3L), 제2 반도체 물질층(SEM2L), 활성 물질층(MQWL), 제1 반도체 물질층(SEM1L) 및 도전성 물질층(E1L)을 식각하여 반도체 스택들을 형성할 수 있다. 제1 마스크 패턴은 복수의 발광 소자(LE)들을 형성한 후 제거될 수 있다.
식각 공정은 건식식각법, 습식식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 심도 반응성 이온 에칭법(Deep reactive ion etching, DRIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등에 의해 행해질 수 있다. 건식 식각법의 경우 이방성 식각이 가능하여 수직 식각에 적합할 수 있다. 건식 식각법을 이용할 경우, 식각 가스는 Cl2 또는 O2일 수 있으나, 이에 한정되지 않는다.
그리고 나서, 도 17을 참조하면, 복수의 반도체 스택(STC) 각각에서 제1 반도체층(SEM1), 활성층(MQW), 제2 반도체층(SEM2), 및 제3 반도체층(SEM3)의 측면들을 덮는 제1 보호층(INS1)이 형성될 수 있다. 한편, 제3 반도체층(SEM3)은 비도핑 반도체층이라 칭할 수 있다. 제1 보호층(INS1)은 도전층(E1) 상의 일부를 덮을 수 있다. 이러한 경우에도 제1 보호층(INS1)은 도전층(E1)의 적어도 일부를 노출해야 한다.
도 18을 참조하면, 제2 마스크 패턴(PR)을 반도체 스택(STC) 각각의 일면의 일부와 반도체 스택(STC)들 사이에 형성할 수 있다.
반도체 기판(BSUB)의 일면 상에서 접촉 전극층(CTEL)을 전면 증착한다.
접촉 전극층(CTEL)은 발광 소자(LE)들의 일면과 측면들을 덮도록 형성될 수 있다. 접촉 전극층(CTEL)은 제2 마스크 패턴(PR)을 덮도록 배치될 수 있다. 접촉 전극층(CTEL)은 발광 소자(LE)들 사이에서 노출된 반도체 기판(BSUB)의 일면 상에 형성될 수 있다.
도 19를 참조하면, 제2 마스크 패턴(PR)을 제거하고, 접촉 전극(CTE)을 형성한다. 접촉 전극(CTE)은 반사율이 높은 알루미늄(Al)을 포함하도록 형성할 수 있다.
예를 들어, 제2 마스크 패턴(PR)을 리프트 오프(lift-off) 공정으로 제거할 수 있다. 제2 마스크 패턴(PR)을 리프트 오프 공정으로 제거하기 위해서, 제2 마스크 패턴(PR)은 네거티브 포토 레지스트로 형성될 수 있다. 이 경우, 알코올을 이용한 용액 애싱(solvent ashing) 공정으로 제2 마스크 패턴(PR)과 제2 마스크 패턴(PR) 상에 배치된 접촉 전극층(CTEL)만을 제거할 수 있다.
제2 마스크 패턴(PR)이 제거되는 경우, 접촉 전극(CTE)은 제3 반도체층(SEML3)의 측면 상에 배치된 제1 보호층(INS1)을 덮지 않고 노출할 수 있다.
한편, 발광 소자(LE)들 사이에 배치되는 제2 마스크 패턴(PR)의 두께를 낮추면 접촉 전극(CTE)이 반도체 스택(STC)의 측면 상에 배치된 제1 보호층(INS1)을 덮는 면적을 늘릴 수 있다. 이로 인해, 접촉 전극(CTE)으로 인해, 발광 소자(LE)의 활성층(MQW)으로부터 발광된 광 중에서 발광 소자(LE)의 측면 방향으로 진행하는 광을 반사하여 발광 소자(LE)의 상면으로 출광시킬 수 있다. 그러므로, 발광 소자(LE)의 광이 손실되는 것을 줄일 수 있으므로, 발광 소자(LE)의 광 효율이 높아질 수 있다. 제1 보호층(INS1)은 절연성 물질로 예를 들어 질화 실리콘(SiNx), 질화 산화 실리콘(SiON), 산화 실리콘(SiOx), 산화 티타늄(TiOx), 또는 산화 알루미늄(AlOx)으로 형성될 수 있다.
그리고 나서, 도 20을 참조하면, 전도성이 있는 제2 보호층(INS2)을 형성한다. 제2 보호층(INS2)은 접촉 전극(CTE)을 완전히 둘러쌀 수 있다. 제2 보호층(INS2)은 전도성 물질로서 후술되는 식각액에 반응하지 않는 물질이다. 예를 들어, 제2 보호층(INS2)은 IZO(Indium Zinc Oxide)로 형성될 수 있다.
이로써, 후술하는 세정 공정에서 사용되는 약액에 접촉 전극(CTE)이 노출되지 않도록 보호할 수 있다.
상기 약액은 수산화테트라메틸암모늄(TMAH)일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 수산화테트라메틸암모늄(TMAH)에 알루미늄이 노출되는 경우 알루미늄을 포함하는 접촉 전극(CTE)에 필 오프(peel-off) 현상이 발생할 수 있다. 일 실시예에서는 상기 약액에 반응하지 않는 제2 보호층(INS2)이 접촉 전극(CTE)을 완전히 둘러싸도록 형성됨으로써, 접촉 전극(CTE)은 약액과 접촉하지 않는다. 따라서, 접촉 전극(CTE)은 약액에 의한 실질적인 손상 없이 반사율이 높은 알루미늄을 포함하도록 형성될 수 있다.
두 번째로, 발광 소자(LE)를 기판(SUB) 상에 전사 및 본딩한다. (도 14의 S120)
기판(SUB)을 전술한 반도체 기판(BSUB)과 구분을 명확히 하기 위해 회로 기판(SUB)이라고 칭할 수 있다.
예를 들어, 도 21을 참조하면 반도체 기판(BSUB)의 복수의 발광 소자(LE)들을 제1 중계 기판(SPL1) 상에 배치된 제1 점착층(ADL1)으로 이동한다. 제1 중계 기판(SPL1)은 광이 투과할 수 있도록 투명한 물질로 이루어질 수 있다. 예를 들어, 제1 중계 기판(SPL1)은 폴리이미드, 폴리에스테르, 폴리아크릴, 폴리에폭시, 폴리에틸렌, 폴리스티렌, 폴리에틸렌 테레프탈레이트 등과 같은 투명 고분자를 포함할 수 있다. 제1 중계 기판(SPL1)의 일면 상에 배치된 제1 점착층(ADL1)은 복수의 발광 소자(LE)들을 접착하기 위한 접착 물질을 포함할 수 있다. 예를 들어, 접착 물질은 우레탄 아크릴레이트, 에폭시 아크릴레이트, 폴리에스테르 아크릴레이트 등을 포함할 수 있다.
복수의 발광 소자(LE)들 각각의 제2 보호층(INS2)이 제1 중계 기판(SPL1) 상에 배치된 제1 점착층(ADL1)에 점착될 수 있다.
그리고 나서, 도 22를 참조하면 반도체 기판(BSUB)에 레이저(Laser)를 조사하는 레이저 리프트 오프(Laser Lift Off, LLO) 공정에 의해, 복수의 발광 소자(LE)들은 반도체 기판(BSUB)으로부터 분리될 수 있다.
도 23과 같이 제1 중계 기판(SPL1)의 복수의 발광 소자(LE)들을 제1 전사 기판(SPL2) 상으로 이동한다.
제1 전사 기판(SPL2)은 광이 투과할 수 있도록 투명한 물질로 이루어질 수 있다. 예를 들어, 제1 전사 기판(SPL2)은 폴리이미드, 폴리에스테르, 폴리아크릴, 폴리에폭시, 폴리에틸렌, 폴리스티렌, 폴리에틸렌 테레프탈레이트 등과 같은 투명 고분자를 포함할 수 있다.
복수의 발광 소자(LE)들 각각의 일면을 제1 전사 기판(SPL2)에 배치할 수 있다. 제1 전사 기판(SPL2) 상에도 점착력이 있는 점착층을 더 포함할 수 있다. 예를 들어 점착층은 레이저 조사에 의해 분리가 가능한 층으로서, 예를 들어 폴리이미드와 같은 투명 고분자를 포함할 수 있다.
도 24와 같이 복수의 발광 소자(LE)들 각각의 일면을 점착층에 접촉시킨 상태에서 열을 가하는 경우, 복수의 발광 소자(LE)들 각각은 점착층에 점착 또는 고정될 수 있고, 점착층의 점착력이 약해짐으로써 복수의 발광 소자(LE)들 각각은 제1 점착층(ADL1)으로부터 분리될 수 있다. 제1 전사 기판(SPL2) 상의 점착층과 접촉하는 복수의 발광 소자(LE)들 각각의 일면은 복수의 발광 소자(LE)들 각각에서 제2 보호층(INS2)이 배치되는 타면의 반대면일 수 있다. 이후, 제2 전사 기판(SPL2)이 제거될 수 있다. 이와 같이 발광 소자(LE)를 전사한 이후, 세정 공정을 진행할 수 있다. 세정 공정에 의해 발광 소자(LE) 상의 점착층을 포함하는 오염물질이 제거될 수 있다. 전술한 바와 같이 약액으로 제1 전사 기판(SPL2)을 세정할 수 있다. 약액은 수산화테트라메틸암모늄(TMAH)일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 접촉 전극(CTE)은 약액에 손상을 입는 물질일 수 있으나, 약액과 반응하지 않는 제2 보호층(INS2)에 의해 둘러싸여 있으므로, 약액으로부터 보호될 수 있다.
한편, 도 25와 같이, 화소 전극(PXE1, PXE2, PXE3)이 배치된 회로 기판(SUB)을 준비한다. 여기서 회로 기판은 도 6을 참조하여 설명한 트랜지스터층(TFTL)에 포함되는 회로 기판(SUB)일 수 있다.
도 26과 같이, 화소 전극(PXE1, PXE2, PXE3) 상에 제1 유기층(210)을 형성한다. 제1 유기층(210) 상에 발광 소자(LE)들을 옮길 수 있다. 이때, 발광 소자(LE)들은 제1 유기층(210)에 박혀 임시로 고정될 수 있다. 예를 들어, 제2 보호층(INS2)이 제1 유기층(210) 배치되는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 일 예로, 제1 유기층(210)은 발광 소자(LE)들 각각의 제2 보호층(INS2)의 하면과 측면의 일부와 접촉 전극(CTE)의 하면과 측면의 일부 상에 배치될 수 있다. 또는, 제1 유기층(210)은 발광 소자(LE)들 각각의 도전층(E1)의 측면들 상에 배치될 수 있다. 또는, 제1 유기층(210)은 발광 소자(LE)들 각각의 제1 반도체층(SEM1)의 측면들, 활성층(MQW)의 측면들, 및 제2 반도체층(SEM2)의 측면들 상에 배치될 수 있다. 이 경우, 제1 유기층(210)은 제2 반도체층(SEM2)의 측면들 각각의 일부 상에 배치될 수 있다.
제1 유기층(210)의 유동성이 작거나 제1 유기층(210)이 단단한 경우, 발광 소자(LE)가 제1 유기층(210)에 삽입 또는 내장되는 깊이는 매우 작거나, 발광 소자(LE)는 제1 유기층(210)에 삽입 또는 내장되지 않고 제1 유기층(210) 상에 얹어질 수 있다.
제1 유기층(210)이 포토 레지스트와 같은 감광성 유기막인 경우, 제1 온도에서 제1 유기층(210)을 경화(soft bake)한 후, 복수의 발광 소자(LE)들 각각의 적어도 일 부분을 제1 유기층(210)에 삽입한다. 그리고 나서, 제1 온도보다 높은 제2 온도에서 제1 유기층(210)을 완전히 경화할 수 있다. 제1 온도는 대략 100℃이고, 제2 온도는 대략 230℃일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 또한, 제2 온도에서 제1 유기층(210)을 완전히 경화하는 공정은 대략 30분 동안 이루어질 수 있다.
한편, 제2 보호층(INS2)을 IZO(Indium Zinc Oxide)를 대신하여 ITO(Indium Tin Oxide)로 형성한 경우, ITO는 약 200℃ 부근에서 결정화되므로, 후속 식각 공정에서 습식 식각을 진행할 수 없다. 따라서, 일 실시예에서 제2 보호층(INS2)을 결정화 온도가 약 600℃ 이상인 IZO로 형성하므로, 후속하는 습식 식각시에 제2 보호층(INS2)의 식각이 가능하다.
세 번째로, 연결 전극을 형성한다. (도 14의 S130) 제1 유기층(210) 상에 배치된 발광 소자(LE)의 제2 보호층(INS2)과 화소 전극(PXE)을 연결하기 위한 연결 전극(BE)을 형성한다.
예를 들어, 도 27과 같이 회로 기판(SUB) 전면에 연결전극 물질층(BEL)을 형성한다. 예를 들어, 연결전극 물질층(BEL)은 제2 보호층(INS2)과 동일한 식각액에 의해 식각될 수 있는 물질일 수 있다. 예를 들어, 제2 보호층(INS2)으로 형성되는 경우, 연결전극 물질층(BEL)은 IZO(Indium Zinc Oxide)을 포함할 수 있다. 또한, 연결전극 물질층(BEL)은 (이후 공정에서 200℃ 이상의 열처리 공정은 없으므로) ITO(Indium Tin Oxide)을 포함할 수 있다.
도 28과 같이 포토레지스트를 이용하여 제3 마스크 패턴(PR2)을 형성하고, 제3 마스크 패턴(PR2)에 의해 덮이지 않고 노출된 연결 물질층(BEL)을 식각액에 의해 식각한다. 이때, 연결 물질층(BEL)이 식각되면 제2 보호층(INS2)의 일부가 노출되고, 노출된 제2 보호층(INS2)이 식각될 수 있다.
이후, 도 29와 같이 제3 마스크 패턴(도 28의 PR2)은 애싱(ashing) 공정으로 제거될 수 있다.
이 때, 제3 마스크 패턴(PR2)의 형성 높이에 따라 연결 전극(BE)과 제2 보호층(INS2)의 높이가 달라질 수 있다.
예를 들어, 도 30을 참조하면, 제3 마스크 패턴(PR2)이 접촉 전극(CTE)의 높이 보다 낮게 형성되는 경우, 연결 전극(BE)과 제2 보호층(INS2)의 높이는 제2 접촉 전극(CTE)의 높이보다 낮게 형성될 수 있다.
한편, 제3 마스크 패턴(PR2)의 접촉 전극(CTE)의 높이 보다 낮은 제1 높이로 형성되는 경우, 제2 보호층(INS2)과 연결 전극(BE)의 두께에 따라 제2 보호층(INS2)과 연결 전극(BE)의 높이가 달라질 수 있다. 제2 보호층(INS2)과 연결 전극(BE)의 두께에 따라 식각 시간의 차이가 발생하는 것에 기인한 것으로, 두께가 두꺼울수록 식각이 어려워 더 높게 형성될 수 있다. 예를 들어, 도 10에 도시한 바와 같이, 제2 보호층(INS2)의 두께(W1)가 연결 전극(BE)의 두께(W2) 보다 두꺼운 경우, 연결 전극(BE)의 높이가 더 낮게 형성될 수 있다. 또한, 도 11에 도시한 바와 같이, 제2 보호층(INS2)의 두께(W1)가 연결 전극(BE)의 두께(W2) 보다 얇은 경우, 제2 보호층(INS2)의 높이가 더 낮게 형성될 수 있다.
다른 예로서, 도 31을 참조하면, 제3 마스크 패턴(PR2)의 형성 높이가 접촉 전극(CTE)보다 높게 형성되는 경우, 제2 보호층(INS2)과 연결 전극(BE)의 높이는 접촉 전극(CTE)의 높이 보다 높게 형성될 수 있다.
또한, 제2 보호층(INS2)은 접촉 전극(CTE)의 상부를 덮도록 형성될 수 있다.
다만, 제2 보호층(INS2)은 전도성 보호층이므로 반드시 발광 소자(LE)의 상면과 이격하여 배치되어야 후속하여 형성되는 공통 전극(CE)과 접촉되지 않는다. 따라서, 제3 마스크 패턴(PR2)은 발광 소자(LE)의 상면 보다 아래로 형성되어야 한다.
네 번째로, 공통 전극(CE)을 형성한다. (도 14의 S140)
발광 소자(LE)들을 고정하고, 발광 소자(LE)들로 인한 단차를 평탄화하기 위한 제2 유기층(211)과 제3 유기층(212)을 형성한다. 제3 유기층(212)은 발광 소자(LE)를 모두 덮지 않도록 한다. 예를 들어, 제3 유기층(212)은 발광 소자(LE)의 상면을 노출할 수 있다.
이후, 제3 유기층(212) 및 발광 소자(LE) 상에 공통 전극(CE)을 형성한다. 공통 전극(CE)은 발광 소자(LE)의 제2 반도체층(SEM2)과 전기적으로 연결될 수 있다.
다섯 번째로, 차광층, 파장 변환층, 광 투과층, 및 컬러필터층을 순차적으로 형성한다. (도 14의 S150)
제3 유기층(212)과 발광 소자(LE)들 상에 제1 캡핑층(CAP1)을 형성하고, 제1 캡핑층(CAP1) 상에서 제3 방향(DR3)에서 발광 소자(LE)들과 중첩하지 않도록 제1 차광층(BM1)과 제2 차광층(BM2)을 형성한다. 그리고 나서, 제1 차광층(BM1), 제2 차광층(BM2), 및 제1 캡핑층(CAP1)을 덮는 제2 캡핑층(CAP2)을 형성한다. 그리고 나서, 제1 차광층(BM1)과 제2 차광층(BM2) 상에 배치된 제2 캡핑층(CAP2)을 덮는 반사막(RF)을 형성한다.
그리고 나서, 제1 서브 화소(SPX1)들 각각에 제1 광 변환층(QDL1)을 형성하고, 제2 서브 화소(SPX2)들 각각에 제2 광 변환층(QDL2)을 형성하며, 제3 서브 화소(SPX3)들 각각에 광 투과층(TPL)을 형성한다. 그리고 나서, 제1 광 변환층(QDL1)들, 제2 광 변환층(QDL2)들, 및 광 투과층(TPL)들을 덮는 제3 캡핑층(CAP3)을 형성한다. 그리고 나서, 제3 캡핑층(CAP3) 상에 제4 유기층(213)을 형성한다.
그리고 나서, 제4 유기층(213) 상에서 제3 방향(DR3)에서 제1 광 변환층(QDL1)들과 중첩하는 제1 컬러필터(CF1)를 형성하고, 제3 방향(DR3)에서 제2 광 변환층(QDL2)들과 중첩하는 제2 컬러필터(CF2)를 형성하며, 제3 방향(DR3)에서 광 투과층(TPL)들과 중첩하는 제3 컬러필터(CF3)를 형성한다. 제3 방향(DR3)에서 제1 차광층(BM1) 및 제2 차광층(BM2)과 중첩하는 영역에는 제1 컬러필터(CF1), 제2 컬러필터(CF2), 및 제3 컬러필터(CF3)가 모두 형성될 수 있다.
그리고 나서, 제1 컬러필터(CF1), 제2 컬러필터(CF2), 및 제3 컬러필터(CF3) 상에 제5 유기층(214)을 형성한다.
도 34는 일 실시예에 따른 표시 장치를 포함한 스마트 워치를 보여주는 예시 도면이다.
도 34를 참조하면, 일 실시예에 따른 표시 장치(10_1)는 스마트 기기 중 하나인 스마트 워치(1000_1)에 적용될 수 있다.
도 35와 도 36은 일 실시예에 따른 표시 장치를 포함한 가상 현실 장치를 보여주는 예시 도면이다.
도 35와 도 36을 참조하면, 일 실시예에 따른 헤드 장착형 표시 장치(1000_2)는 제1 표시 장치(10_2), 제2 표시 장치(10_3), 표시 장치 수납부(1100), 수납부 커버(1200), 제1 접안 렌즈(1210), 제2 접안 렌즈(1220), 헤드 장착 밴드(1300), 미들 프레임(1400), 제1 광학 부재(1510), 제2 광학 부재(1520), 및 제어 회로 보드(1600)를 포함한다.
제1 표시 장치(10_2)는 사용자의 좌안에 영상을 제공하고, 제2 표시 장치(10_3)는 사용자의 우안에 영상을 제공한다. 제1 표시 장치(10_2)와 제2 표시 장치(10_3) 각각은 도 1과 도 2를 결부하여 설명한 표시 장치(10)와 실질적으로 동일하므로, 제1 표시 장치(10_2)와 제2 표시 장치(10_3)에 대한 설명은 생략한다.
제1 광학 부재(1510)는 제1 표시 장치(10_2)와 제1 접안 렌즈(1210) 사이에 배치될 수 있다. 제2 광학 부재(1520)는 제2 표시 장치(10_3)와 제2 접안 렌즈(1220) 사이에 배치될 수 있다. 제1 광학 부재(1510)와 제2 광학 부재(1520) 각각은 적어도 하나의 볼록 렌즈를 포함할 수 있다.
미들 프레임(1400)은 제1 표시 장치(10_2)와 제어 회로 보드(1600) 사이에 배치되고, 제2 표시 장치(10_3)와 제어 회로 보드(1600) 사이에 배치될 수 있다. 미들 프레임(1400)은 제1 표시 장치(10_2), 제2 표시 장치(10_3), 및 제어 회로 보드(1600)를 지지 및 고정하는 역할을 한다.
제어 회로 보드(1600)는 미들 프레임(1400)과 표시 장치 수납부(1100) 사이에 배치될 수 있다. 제어 회로 보드(1600)는 커넥터를 통해 제1 표시 장치(10_2) 및 제2 표시 장치(10_3)에 연결될 수 있다. 제어 회로 보드(1600)는 외부로부터 입력되는 영상 소스를 디지털 비디오 데이터(DATA)로 변환하고, 디지털 비디오 데이터(DATA)를 커넥터를 통해 제1 표시 장치(10_2)와 제2 표시 장치(10_3)에 전송할 수 있다.
제어 회로 보드(1600)는 사용자의 좌안에 최적화된 좌안 영상에 해당하는 디지털 비디오 데이터(DATA)를 제1 표시 장치(10_2)로 전송하고, 사용자의 우안에 최적화된 우안 영상에 해당하는 디지털 비디오 데이터(DATA)를 제2 표시 장치(10_3)로 전송할 수 있다. 또는, 제어 회로 보드(1600)는 동일한 디지털 비디오 데이터(DATA)를 제1 표시 장치(10_2)와 제2 표시 장치(10_3)로 전송할 수 있다.
표시 장치 수납부(1100)는 제1 표시 장치(10_2), 제2 표시 장치(10_3), 미들 프레임(1400), 제1 광학 부재(1510), 제2 광학 부재(1520), 및 제어 회로 보드(1600)를 수납하는 역할을 한다. 수납부 커버(1200)는 표시 장치 수납부(1100)의 개방된 일면을 덮도록 배치된다. 수납부 커버(1200)는 사용자의 좌안이 배치되는 제1 접안 렌즈(1210)와 사용자의 우안이 배치되는 제2 접안 렌즈(1220)를 포함할 수 있다. 도 33과 도 34에서는 제1 접안 렌즈(1210)와 제2 접안 렌즈(1220)가 따로 배치되는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 제1 접안 렌즈(1210)와 제2 접안 렌즈(1220)는 하나로 합쳐질 수 있다.
제1 접안 렌즈(1210)는 제1 표시 장치(10_2) 및 제1 광학 부재(1510)와 정렬되며, 제2 접안 렌즈(1220)는 제2 표시 장치(10_3) 및 제2 광학 부재(1520)와 정렬될 수 있다. 따라서, 사용자는 제1 접안 렌즈(1210)를 통해 제1 광학 부재(1510)에 의해 허상으로 확대된 제1 표시 장치(10_2)의 영상을 볼 수 있으며, 제2 접안 렌즈(1220)를 통해 제2 광학 부재(1520)에 의해 허상으로 확대된 제2 표시 장치(10_3)의 영상을 볼 수 있다.
헤드 장착 밴드(1300)는 수납부 커버(1200)의 제1 접안 렌즈(1210)와 제2 접안 렌즈(1220)가 사용자의 좌안과 우안에 각각 배치된 상태를 유지할 수 있도록 표시 장치 수납부(1100)를 사용자의 머리에 고정하는 역할을 한다. 표시 장치 수납부(1200)가 경량 소형으로 구현되는 경우, 헤드 장착형 표시 장치(1000)는 헤드 장착 밴드(800) 대신에 도 35와 같이 안경테를 구비할 수 있다.
이 외에, 헤드 장착형 표시 장치(1000)는 전원을 공급하기 위한 배터리, 외장 메모리를 수납할 수 있는 외장 메모리 슬롯, 및 영상 소스를 공급받기 위한 외부 연결 포트 및 무선 통신 모듈을 더 구비할 수 있다. 외부 연결 포트는 USB(universe serial bus) 단자, 디스플레이 포트(display port), 또는 HDMI(high-definition multimedia interface) 단자일 수 있으며, 무선 통신 모듈은 5G 통신 모듈, 4G 통신 모듈, 와이 파이 모듈 또는 블루투스 모듈일 수 있다.
도 37은 또 다른 실시예에 따른 표시 장치를 포함한 가상 현실 장치를 보여주는 예시 도면이다. 도 37에는 일 실시예에 따른 표시 장치(10_4)가 적용된 가상 현실 장치(1000_3)가 나타나 있다.
도 37을 참조하면, 일 실시예에 따른 가상 현실 장치(1000_3)는 안경 형태의 장치일 수 있다. 일 실시예에 따른 가상 현실 장치(1000_3)는 표시 장치(10_4), 좌안 렌즈(10a), 우안 렌즈(10b), 지지 프레임(20), 안경테 다리들(30a, 30b), 반사 부재(40), 및 표시 장치 수납부(50)를 구비할 수 있다.
도 37에서는 가상 현실 장치(1000_3)가 안경테 다리들(30a, 30b)을 포함하는 안경형 표시 장치인 것을 예시하였다. 즉, 일 실시예에 따른 가상 현실 장치(1000_3)는 도 36에 도시된 것에 한정되지 않으며, 그 밖에 다양한 전자 장치에서 다양한 형태로 적용 가능하다.
표시 장치 수납부(50)는 표시 장치(10_4)와 반사 부재(40)를 포함할 수 있다. 표시 장치(10_4)에 표시되는 화상은 반사 부재(40)에서 반사되어 우안 렌즈(10b)를 통해 사용자의 우안에 제공될 수 있다. 이로 인해, 사용자는 우안을 통해 표시 장치(10_4)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 37에서는 표시 장치 수납부(50)가 지지 프레임(20)의 우측 끝단에 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단에 배치될 수 있으며, 이 경우 표시 장치(10_4)에 표시되는 화상은 반사 부재(40)에서 반사되어 좌안 렌즈(10a)를 통해 사용자의 좌안에 제공될 수 있다. 이로 인해, 사용자는 좌안을 통해 표시 장치(10_4)에 표시되는 가상 현실 영상을 시청할 수 있다. 또는, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단과 우측 끝단에 모두 배치될 수 있으며, 이 경우 사용자는 좌안과 우안 모두를 통해 표시 장치(10_4)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 38은 일 실시예에 따른 표시 장치들을 포함한 자동차 계기판과 센터페시아를 보여주는 예시 도면이다. 도 38에는 일 실시예에 따른 표시 장치들(10_a, 10_b, 10_c, 10_d, 10_e)가 적용된 자동차가 나타나 있다.
도 38을 참조하면, 일 실시예에 따른 표시 장치들(10_a, 10_b, 10_c)은 자동차의 계기판에 적용되거나, 자동차의 센터페시아(center fascia)에 적용되거나, 자동차의 대쉬보드에 배치된 CID(Center Information Display)에 적용될 수 있다. 또한, 일 실시예에 따른 표시 장치들(10_d, 10_e)은 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display)에 적용될 수 있다.
도 39는 일 실시예에 따른 표시 장치를 포함한 투명 표시 장치를 보여주는 예시 도면이다.
도 39를 참조하면, 일 실시예에 따른 표시 장치(10_5)는 투명 표시 장치에 적용될 수 있다. 투명 표시 장치는 영상(IM)을 표시하는 동시에, 광을 투과시킬 수 있다. 그러므로, 투명 표시 장치의 전면(前面)에 위치한 사용자는 표시 장치(10_5)에 표시된 영상(IM)을 시청할 수 있을 뿐만 아니라, 투명 표시 장치의 배면(背面)에 위치한 사물(RS) 또는 배경을 볼 수 있다. 표시 장치(10_5)가 투명 표시 장치에 적용되는 경우, 표시 장치(10_5)의 기판은 광을 투과시킬 수 있는 광 투과부를 포함하거나 광을 투과시킬 수 있는 재료로 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판;
    기판 상에 배치되는 화소 전극;
    화소 전극 상에 배치되는 유기층;
    상기 유기층 상에 배치되고, 반도체 스택, 제1 보호층, 접촉 전극, 제2 보호층을 포함하는 발광 소자; 및
    상기 발광 소자 및 화소 전극을 연결하는 연결 전극을 포함하고,
    상기 제1 보호층은 절연성 보호층이고, 상기 제2 보호층은 전도성 보호층이며,
    상기 연결 전극과 상기 제2 보호층은 동일한 식각액으로 식각가능한 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 보호층은 전도성 투광 물질인 표시 장치.
  3. 제2 항에 있어서,
    상기 접촉 전극은 알루미늄을 포함하고,
    상기 제2 보호층은 IZO(Indium Zinc Oxide)를 포함하고,
    상기 연결 전극은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 중 적어도 하나를 포함하는 표시 장치.
  4. 제1 항에 있어서,
    상기 접촉 전극은 상기 반도체 스택의 일면에 배치되어 측면을 둘러싸되, 상기 반도체 스택의 상면에서 제1 거리만큼 이격되어 배치되는 표시 장치.
  5. 제4 항에 있어서,
    상기 제2 보호층은 상기 접촉 상기 반도체 스택의 일면에 배치되어 측면을 둘러싸되, 상기 접촉 전극보다 상기 반도체 스택으로부터 더 바깥쪽에 배치되며 상기 반도체 스택의 상면에서 제2 거리만큼 이격되어 배치되며, 상기 제2 거리는 상기 제1 거리보다 더 먼 표시 장치.
  6. 제5 항에 있어서,
    상기 연결 전극은 상기 반도체 스택의 측면을 둘러싸되, 상기 제2 보호층 보다 상기 반도체 스택으로부터 더 바깥쪽에 배치되며 상기 반도체 스택의 상면에서 제3 거리만큼 이격되어 배치되며, 상기 제3 거리는 상기 제1 거리보다 더 먼 표시 장치.
  7. 제6 항에 있어서,
    상기 제2 거리와 상기 제3 거리는 동일하고 상기 제2 보호층과 상기 연결 전극의 두께는 서로 동일한 표시 장치.
  8. 제6 항에 있어서,
    상기 제2 거리는 상기 제3 거리보다 가깝고 상기 제2 보호층의 두께는 상기 연결 전극의 두께보다 두꺼운 표시 장치.
  9. 제6 항에 있어서,
    상기 제3 거리는 상기 제2 거리보다 가깝고 상기 연결 전극의 두께는 상기 제2 보호층의 두께보다 두꺼운 표시 장치.
  10. 제4 항에 있어서,
    상기 제2 보호층은 상기 접촉 상기 반도체 스택의 일면에 배치되어 측면을 둘러싸되, 상기 접촉 전극보다 상기 반도체 스택으로부터 더 바깥쪽에 배치되고, 상기 접촉 전극의 상면을 덮으며, 상기 반도체 스택의 상면에서 제2 거리만큼 이격되어 배치되며, 상기 제2 거리는 상기 제1 거리보다 더 가까운 표시 장치.
  11. 제10 항에 있어서,
    상기 연결 전극은 상기 반도체 스택의 측면을 둘러싸되, 상기 제2 보호층 보다 상기 반도체 스택으로부터 더 바깥쪽에 배치되며 상기 반도체 스택의 상면에서 제3 거리만큼 이격되어 배치되며, 상기 제3 거리는 상기 제2 거리와 동일한 먼 표시 장치.
  12. 제1 항에 있어서,
    상기 연결 전극은 상기 접촉 전극과 직접 접촉하지 않고 상기 제2 보호층을 통해 상기 접촉 전극과 전기적으로 연결되는 표시 장치.
  13. 제10 항에 있어서,
    상기 제2 보호층은 상기 유기층과 직접 접촉하는 표시 장치.
  14. 제1 항에 있어서,
    상기 반도체 스택은,
    상기 유기층 상에 배치되며, 제1 도전형 도펀트가 도핑된 반도체 물질층을 포함하는 제1 반도체층;
    상기 제1 반도체층 상에 배치되는 활성층; 및
    상기 활성층 상에 배치되며, 제2 도전형 도펀트가 도핑된 반도체 물질층을 포함하는 제2 반도체층을 더 포함하는 표시 장치.
  15. 반도체 기판 상에 반도체 스택, 제1 보호층, 접촉 전극, 제2 보호층을 포함하는 발광 소자를 형성하는 단계-상기 제1 보호층은 절연성 보호층이고, 상기 제2 보호층은 전도성 보호층임-;
    화소 전극을 포함하는 회로 기판 상에 상기 발광 소자를 본딩하는 단계;
    상기 회로 기판 상에 전극 물질층을 전면 증착한 후 마스크 패턴을 이용하여 상기 전극 물질층의 일부와 상기 제2 보호층의 일부를 동일한 식각액으로 식각하는 단계를 포함하는 표시 장치 제조 방법.
  16. 제15항에 있어서,
    상기 발광 소자를 본딩하는 단계는,
    상기 화소 전극 상에 유기층을 형성하여 1차 경화하고, 상기 유기층 상에 상기 발광 소자를 전사하고 2차 경화를 진행하고,
    상기 제2 보호층은 상기 유기층의 2차 경화 온도보다 높은 결정화 온도를 갖고,
    상기 2차 경화온도는 200℃ 이상 250℃이하의 온도이고,
    제2 보호층은 IZO(Indium Zinc Oxide)인 표시 장치 제조 방법.
  17. 제15 항에 있어서,
    상기 발광 소자를 본딩하는 단계는,
    상기 반도체 기판 상에 형성된 상기 발광 소자를 중계 기판으로 옮기고, 상기 중계 기판 상의 발광 소자를 전사 기판으로 옮긴 후, 상기 전사 기판의 상의 발광 소자를 상기 회로 기판 상으로 옮기는 표시 장치 제조 방법.
  18. 제17 항에 있어서, 상기 발광 소자가 옮겨진 상기 전사 기판을 약액으로 세정하고, 상기 약액은 상기 접촉 전극을 필 오프(peel-off) 하고, 상기 제2 보호층과는 반응하지 않는 표시 장치 제조 방법.
  19. 제15항에 있어서, 상기 전극 물질층의 일부와 상기 제2 보호층의 일부를 동일한 식각액으로 식각하는 단계는,
    포토레지스트를 상기 접촉 전극의 측면을 덮도록 하는 마스크 패턴을 형성하고 상기 마스크 패턴에 의해 노출된 발광 소자 상부의 상기 전극 물질층과 상기 제2 보호층을 식각하되,
    상기 식각되된 상기 전극 물질층은 연결 전극을 형성하고,
    상기 포토레지스트의 높이에 따라 제2 보호층의 높이와 연결 전극의 높이가 정해지는 표시 장치 제조 방법.
  20. 이미지를 표시하는 표시 장치를 포함하는 전자 장치에 있어서,
    상기 표시 장치는,
    기판;
    기판 상에 배치되는 화소 전극;
    화소 전극 상에 배치되는 유기층;
    상기 유기층 상에 배치되고, 반도체 스택, 제1 보호층, 접촉 전극, 제2 보호층을 포함하는 발광 소자;
    상기 발광 소자 및 화소 전극을 연결하는 연결 전극을 포함하고,
    상기 제1 보호층은 절연성 보호층이고, 상기 제2 보호층은 전도성 보호층이며,
    상기 연결 전극과 상기 제2 보호층은 동일한 식각액으로 식각가능한 전자 장치.
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