WO2026010372A1 - 표시 패널 및 이를 포함하는 전자 기기 - Google Patents

표시 패널 및 이를 포함하는 전자 기기

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WO2026010372A1
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conductive pattern
pixel circuit
conductive
pattern
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김대현
김미해
윤현준
김성환
신혜진
윤희경
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Samsung Display Co Ltd
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Samsung Display Co Ltd
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Definitions

  • the present invention relates to a display panel and an electronic device including the same.
  • Embodiments of the present invention aim to provide a display panel with improved display quality and an electronic device including the same.
  • these challenges are exemplary and do not limit the scope of the present invention.
  • One embodiment of the present invention provides a display panel including: a substrate; a pixel circuit layer disposed on the substrate and including a first pixel circuit; and a light emitting diode electrically connected to the first pixel circuit; wherein the pixel circuit layer includes: a first conductive layer including a first conductive pattern disposed on the substrate; a second conductive layer including a second conductive pattern disposed on the first conductive layer and partially overlapping the first conductive pattern; and a first semiconductor layer disposed on the second conductive layer and including a first semiconductor pattern overlapping the second conductive pattern; wherein the first semiconductor pattern is conductive.
  • the first semiconductor layer may include an oxide semiconductor material.
  • a constant voltage can be applied to the first conductive pattern and the first semiconductor pattern.
  • the first pixel circuit may include: a first transistor connected between a driving voltage line and the light-emitting diode; a storage capacitor connected between a first node to which a gate electrode of the first transistor is connected and a second node to which a first electrode of the first transistor is connected; and a hold capacitor connected to the second node.
  • the first semiconductor layer further includes a second semiconductor pattern disposed on the same layer as the first semiconductor pattern and including a channel region of the first transistor, and the first semiconductor pattern and the second semiconductor pattern may be disposed to be spaced apart from each other.
  • the hold capacitor includes a first sub-hold capacitor and a second sub-hold capacitor that are formed to overlap each other, and the first sub-hold capacitor may be formed by overlapping a portion of the second conductive pattern with the first conductive pattern, and the second sub-hold capacitor may be formed by overlapping a portion of the second conductive pattern with the first semiconductor pattern.
  • the hold capacitor may be connected between the second node and the driving voltage line.
  • the first conductive pattern and the first semiconductor pattern are electrically connected to the driving voltage line and can receive the same driving voltage.
  • the first pixel circuit may further include a second transistor connected between a data line and the first node; and a third transistor connected between a reference voltage line and the first node.
  • the hold capacitor is connected between the second node and the driving voltage line
  • the first pixel circuit further includes an auxiliary hold capacitor connected between the lower gate electrode of the first transistor and the reference voltage line
  • the auxiliary hold capacitor includes a third sub-hold capacitor and a fourth sub-hold capacitor that are formed to overlap each other
  • the first conductive layer further includes a third conductive pattern that is spaced apart from the first conductive pattern
  • the first semiconductor layer further includes a third semiconductor pattern that is spaced apart from the first semiconductor pattern and is conductive
  • the third sub-hold capacitor may be formed by overlapping a portion of the second conductive pattern with the third conductive pattern
  • the fourth sub-hold capacitor may be formed by overlapping a portion of the second conductive pattern with the third semiconductor pattern.
  • the first conductive layer further includes a fourth conductive pattern disposed on the same layer as the first conductive pattern but spaced apart from the first conductive pattern, and the second conductive pattern may be extended to partially overlap the fourth conductive pattern.
  • the storage capacitor includes a first sub-storage capacitor and a second sub-storage capacitor
  • the first sub-storage capacitor is formed by overlapping a portion of the second conductive pattern with the fourth conductive pattern
  • the second sub-storage capacitor is formed by overlapping a portion of the second conductive pattern with the first semiconductor pattern
  • the first semiconductor pattern can be electrically connected to an electrode corresponding to the first node.
  • the first pixel circuit further includes a fourth transistor connected between the driving voltage line and the first transistor; the pixel circuit layer further includes a second semiconductor layer including a channel region of the fourth transistor; the second semiconductor layer is disposed between the substrate and the first conductive layer, and the second semiconductor layer may include a silicon semiconductor material.
  • Another embodiment of the present invention provides an electronic device comprising: a display panel; and a lower cover forming an exterior and having an opening exposing a portion of the display panel on a front surface
  • the display panel comprises: a substrate; a pixel circuit layer disposed on the substrate and including a first pixel circuit; and a light emitting diode electrically connected to the first pixel circuit
  • the pixel circuit layer comprises: a first conductive layer including a first conductive pattern disposed on the substrate; a second conductive layer disposed on the first conductive layer and including a second conductive pattern partially overlapping the first conductive pattern; and a first semiconductor layer disposed on the second conductive layer and including a first semiconductor pattern overlapping the second conductive pattern; wherein the first semiconductor pattern is conductive.
  • the first semiconductor layer may include an oxide semiconductor material.
  • a constant voltage can be applied to the first conductive pattern and the first semiconductor pattern.
  • the first pixel circuit may include: a first transistor connected between a driving voltage line and the light-emitting diode; a storage capacitor connected between a first node to which a gate electrode of the first transistor is connected and a second node to which a first electrode of the first transistor is connected; and a hold capacitor connected to the second node.
  • the hold capacitor may include a first sub-hold capacitor and a second sub-hold capacitor that are formed to overlap each other, wherein the first sub-hold capacitor may be formed by overlapping a portion of the second conductive pattern with the first conductive pattern, and the second sub-hold capacitor may be formed by overlapping a portion of the second conductive pattern with the first semiconductor pattern.
  • the hold capacitor may be connected between the second node and the driving voltage line.
  • the first conductive pattern and the first semiconductor pattern are electrically connected to the driving voltage line and can receive the same driving voltage.
  • a display panel and electronic device capable of high-speed operation or response speed and providing high-quality images can be provided.
  • the aforementioned effects are exemplary, and the effects of the present invention are not limited to those described above.
  • FIG. 1 is a schematic perspective view showing an electronic device according to one embodiment of the present invention.
  • Figure 2 is a schematic exploded perspective view showing an electronic device according to one embodiment of the present invention.
  • FIG. 3 is a block diagram showing an electronic device according to one embodiment of the present invention.
  • FIG. 4 is a plan view schematically illustrating a display panel according to one embodiment of the present invention.
  • FIG. 5 is a side view schematically illustrating a display panel according to one embodiment of the present invention.
  • Figure 6 is a plan view schematically showing a display panel according to one embodiment of the present invention.
  • FIGS. 7A and 7B are schematic plan views each showing an enlarged portion of part VII of FIG. 6 as a part of a display panel according to one embodiment of the present invention.
  • Figure 8 is a schematic equivalent circuit diagram of a light-emitting diode and pixel circuit of a display panel according to one embodiment of the present invention.
  • FIG. 9 is a plan view schematically showing pixel circuits of a display panel according to one embodiment of the present invention.
  • FIGS. 10 to 18 are schematic plan views illustrating a process for forming a pixel circuit of a display panel according to one embodiment of the present invention.
  • FIG. 19 is a schematic plan view of a portion of a display panel according to one embodiment of the present invention, which is an enlarged view of portion B of FIG. 9.
  • FIG. 20 is a cross-sectional view of a display panel according to one embodiment of the present invention, showing a schematic cross-section along line I-I' of FIG. 19.
  • FIG. 21 is a schematic equivalent circuit diagram of a light-emitting diode and pixel circuit of a display panel according to another embodiment of the present invention.
  • FIG. 22 is a schematic cross-sectional view of a display panel according to another embodiment of the present invention.
  • FIG. 23 is a schematic equivalent circuit diagram of a light-emitting diode and pixel circuit of a display panel according to another embodiment of the present invention.
  • FIG. 24 is a schematic cross-sectional view of a display panel according to another embodiment of the present invention.
  • FIG. 25 is a schematic cross-sectional view of a display panel according to another embodiment of the present invention.
  • first, second, etc. may be used herein to describe various elements, these terms should not be construed as limiting the elements. These terms are merely used to distinguish one element from another. For example, a first element may be referred to as a second element, and similarly, even if a second element is referred to as a first element, this does not depart from the scope of this disclosure.
  • spatially relative terms such as “below,” “beneath,” “lower,” “above,” and “upper” may be used for convenience in describing the relationship between one element or member and another. These spatially relative terms should be understood to encompass various directions in which the device is used or operated, not just the directions depicted in the drawings.
  • a device positioned “below” or “beneath” another device may be positioned “above” the other device. Therefore, the descriptive term “below” can encompass not only the lower position but also the upper position.
  • the devices may also be placed in different orientations, and thus spatial relative terms may be interpreted differently depending on the placement direction.
  • overlap means that the first object can be on top of, below, or to the side of the second object, and vice versa.
  • overlap may also include laminated, stacked, abutting, facing, extending upward, covering, partially covering, or other appropriate expressions, as would be understood by one of ordinary skill in the art.
  • face and facing imply that a first element directly or indirectly faces a second element. Even if a third element intervenes between the first and second elements, the first and second elements can still be understood as indirectly facing each other, as if they were facing each other.
  • the expression “in a schematic plan view” means looking down on an object from above, and the expression “in a schematic cross-sectional view” means looking down on a cross-section vertically cut through the object from the side. Therefore, the expression “in a schematic plan view” as used herein may mean looking down on an object from above in the third direction, the “z” direction. In addition, the expression “in a schematic cross-sectional view” means looking down on an object from the side in a cross-section vertically cut through the object in the first direction “x” or the second direction “y”. The third direction “z” may also be referred to as a “thickness direction.”
  • Embodiments may be described and illustrated in the accompanying drawings in the form of functional blocks, units, and/or modules. Those skilled in the art will appreciate that these blocks, units, and/or modules are physically implemented by electronic (or optical) circuits, such as logic circuits, discrete components, microprocessors, hard-wired circuits, memory elements, wiring connections, etc., which may be formed through semiconductor-based manufacturing techniques or other manufacturing processes.
  • electronic (or optical) circuits such as logic circuits, discrete components, microprocessors, hard-wired circuits, memory elements, wiring connections, etc.
  • blocks, units and/or modules are implemented by microprocessors or similar hardware, they may be programmed and controlled to perform various functions using software (e.g., microcode), and optionally may be driven by firmware and/or software.
  • software e.g., microcode
  • each block, unit and/or module may be implemented by dedicated hardware, or may be implemented in combination in such a way that some functions are performed by dedicated hardware, and other functions are performed by a processor (e.g., one or more programmed microprocessors and associated circuitry).
  • a processor e.g., one or more programmed microprocessors and associated circuitry.
  • Each block, unit and/or module of the embodiment may be physically separated into two or more interacting individual blocks, units and/or modules without departing from the scope of this disclosure.
  • blocks, units and/or modules of the embodiments may be physically combined into more complex blocks, units and/or modules without departing from the scope of the present disclosure.
  • a part such as a film, region, component, etc. is said to be on or above another part, it includes not only a case where it is directly on top of the other part, but also a case where another film, region, component, etc. is interposed in between.
  • FIG. 1 is a schematic perspective view showing an electronic device (1) according to one embodiment of the present invention
  • FIG. 2 is a schematic exploded perspective view showing an electronic device (1) according to one embodiment of the present invention
  • FIG. 3 is a block diagram showing an electronic device (1) according to one embodiment of the present invention.
  • an electronic device (1) is a device that displays a moving image or a still image, and can be used as a display screen for various products such as a mobile phone, a smart phone, a tablet personal computer (PC), a mobile communication terminal, an electronic notebook, an electronic book, a portable multimedia player (PMP), a navigation device, an Ultra Mobile PC (UMPC), etc., as well as a television, a laptop, a monitor, a billboard, an Internet of Things (IOT), etc.
  • the electronic device (1) according to one embodiment can be used in a wearable device such as a smart watch, a watch phone, a glasses-type display, and a head mounted display (HMD).
  • HMD head mounted display
  • An electronic device (1) can be used as a dashboard of a vehicle, a CID (Center Information Display) placed on a center fascia or dashboard of a vehicle, a room mirror display replacing a side mirror of a vehicle, and a display placed on the back of a front seat as entertainment for the rear seat of a vehicle.
  • CID Center Information Display
  • FIGS. 1 and 2 illustrate an electronic device (1) according to one embodiment being used as a smart phone.
  • the electronic device (1) may include a cover window (70), a display panel (10), a data driver (20), a display circuit board (30), a component (40), a bracket (60), a main circuit board (50), a battery (80), and a lower cover (90).
  • “left,” “right,” “upper,” and “lower” indicate directions when looking at the display panel (10) from a direction perpendicular to the display panel (10). For example, “left” indicates a negative first direction (e.g., the -x direction), “right” indicates a positive first direction (e.g., the +x direction), “upper” indicates a positive second direction (e.g., the +y direction), and “lower” indicates a negative second direction (e.g., the -y direction).
  • the electronic device (1) may be formed in a rectangular shape on a plane.
  • the electronic device (1) may have a rectangular shape on a plane having a short side in a first direction (e.g., x direction) and a long side in a second direction (e.g., y direction), as shown in FIG. 1.
  • An edge where the short side in the first direction (e.g., x direction) and the long side in the second direction (e.g., y direction) meet may be formed to be rounded to have a predetermined curvature or formed at a right angle.
  • the plane shape of the electronic device (1) is not limited to a rectangle, and may be formed in another polygonal, oval, or irregular shape.
  • the cover window (70) can be placed on the upper part of the display panel (10) to cover the upper surface of the display panel (10). As a result, the cover window (70) can function to protect the upper surface of the display panel (10).
  • the cover window (70) may include a transparent cover portion (DA70) corresponding to the display panel (10) and a light-blocking cover portion (NDA70) surrounding the transparent cover portion (DA70).
  • the light-blocking cover portion (NDA70) may include an opaque material (e.g., a colored opaque material) that blocks light.
  • the light-blocking cover portion (NDA70) may include a pattern that can be shown to a user when an image is not displayed.
  • the display panel (10) can be placed at the bottom of the cover window (70).
  • the display panel (10) can overlap with the transparent cover portion (DA70) of the cover window (70).
  • the display panel (10) includes a display area (DA).
  • the display area (DA) is an area where an image is displayed, and the display area (DA) may include an area (hereinafter, referred to as a component area) that transmits light emitted from a component (40) positioned at the bottom of the display panel (10).
  • the component may include a sensor or camera that utilizes visible light, infrared rays, or sound.
  • the display panel (10) may be a light-emitting display panel including a light-emitting diode.
  • the light-emitting diode may include an organic light-emitting diode including an organic light-emitting layer.
  • the light-emitting diode may be an inorganic light-emitting diode including an inorganic material.
  • the inorganic light-emitting diode may include a PN diode including inorganic semiconductor-based materials. When a voltage is applied in the forward direction to the PN junction diode, holes and electrons are injected, and energy generated by the recombination of the holes and electrons is converted into light energy to emit light of a predetermined color.
  • the above-described inorganic light-emitting diode may have a width of several to several hundred micrometers, and in some embodiments, the inorganic light-emitting diode may be referred to as a micro LED.
  • the display panel (10) may be a rigid display panel that is rigid and does not bend easily, or a flexible display panel that is flexible and can be easily bent, folded, or rolled.
  • the display panel (10) may be a foldable display panel that can be folded and unfolded, a curved display panel with a curved display surface, a bent display panel with an area other than the display surface that is bent, a rollable display panel that can be rolled and unfolded, and a stretchable display panel that can be stretched.
  • the display panel (10) may be a transparent display panel that is implemented transparently so that an object or background placed on the lower surface of the display panel (10) can be viewed from the upper surface of the display panel (10).
  • the display panel (10) may be a reflective display panel that can reflect an object or background on the upper surface of the display panel (10).
  • the data driver (20) may be placed on the display panel (10) in the form of an integrated circuit (IC). As another embodiment, the data driver (20) may be placed on a display circuit board (30).
  • a display circuit board (30) can be attached to one side of the display panel (10).
  • the display circuit board (30) can be a flexible printed circuit board (FPCB) that can be bent, a rigid printed circuit board (PCB) that is hard and does not bend easily, or a composite printed circuit board including both a rigid printed circuit board and a flexible printed circuit board.
  • FPCB flexible printed circuit board
  • PCB rigid printed circuit board
  • a touch sensor driver may be disposed on a display circuit board (30).
  • the touch sensor driver may be formed as an integrated circuit.
  • the touch sensor driver may be attached to the display circuit board (30).
  • the touch sensor driver may be electrically connected to touch electrodes of a touch screen layer of a display panel (10) via the display circuit board (30).
  • the touch screen layer of the display panel (10) can detect a user's touch input using at least one of various touch methods such as a resistive film method and an electrostatic capacitance method. For example, when the touch screen layer of the display panel (10) detects a user's touch input using an electrostatic capacitance method, the touch sensor driver can determine whether a user's touch has occurred by applying drive signals to the drive electrodes among the touch electrodes and detecting voltages charged in the mutual capacitance (hereinafter referred to as "mutual capacitance") between the drive electrodes and the sense electrodes through the sense electrodes among the touch electrodes.
  • the user's touch may include a contact touch and a proximity touch.
  • a contact touch refers to a case where an object such as a user's finger or a pen directly contacts a cover window (70) disposed on the touch screen layer.
  • a proximity touch refers to a case where an object such as a user's finger or a pen is positioned close to the cover window (70), such as hovering.
  • the touch sensor driving unit transmits sensor data to the main processor (510) according to the detected voltages, and the main processor (510) can calculate the touch coordinates where the touch input occurred by analyzing the sensor data.
  • a control unit for supplying driving voltages for driving pixels, a gate driver, and a data driver (20) of the display panel (10) may be placed on the display circuit board (30).
  • a bracket (60) for supporting the display panel (10) may be arranged at the bottom of the display panel (10).
  • the bracket (60) may include plastic, metal, or both plastic and metal.
  • a first camera hole (CMH1) into which a camera device (531) is inserted, a battery hole (BH) into which a battery (80) is arranged, and a cable hole (CAH) through which a cable connected to the display circuit board (30) passes may be formed in the bracket (60).
  • a component hole (CPH) overlapping the display panel (10) may be provided in the bracket (60).
  • the component hole (CPH) may overlap with components (40) of the main circuit board (50) in a third direction (z direction).
  • the display area (DA) of the display panel (10) may overlap with components (40) of the main circuit board (50) in the third direction (z direction).
  • the bracket (60) may not have a component hole (CPH) formed therein.
  • the component (40) may include first to fourth components (41, 42, 43, 44) that overlap and face each other in a third direction (e.g., z-direction) on the display panel (10).
  • the first to fourth components (41, 42, 43, 44) may each be provided with a proximity sensor, a light sensor, an iris sensor, a face recognition sensor, and a camera (or image sensor) or a combination thereof.
  • the proximity sensor using infrared rays can detect an object placed close to the upper surface of the electronic device (1), and the light sensor can detect the brightness of light incident on the upper surface of the electronic device (1).
  • the iris sensor can photograph the iris of a person placed on the upper surface of the electronic device (1), and the camera can photograph an object placed on the upper surface of the electronic device (1).
  • the component (40) is not limited to a proximity sensor, a light sensor, an iris sensor, a facial recognition sensor, and a camera, and various sensors described later may be arranged.
  • a main circuit board (50) and a battery (80) may be placed at the bottom of the bracket (60).
  • the main circuit board (50) may be a printed circuit board or a flexible printed circuit board.
  • the main circuit board (50) may include a main processor (510), a camera device (531), a main connector (55), and a component (40), or a combination thereof.
  • the main processor (510) may be formed as an integrated circuit.
  • the camera device (531) may be disposed on both the upper and lower surfaces of the main circuit board (50), and each of the main processor (510) and the main connector (55) may be disposed on either the upper or lower surface of the main circuit board (50).
  • the main processor (510) can control all functions of the electronic device (1). For example, the main processor (510) can output digital video data to the data driver (20) through the display circuit board (30) so that the display panel (10) can display an image.
  • the main processor (510) can receive detection data from the touch sensor driver.
  • the main processor (510) can determine whether a user touches the screen based on the detection data and execute an operation corresponding to the user's direct touch or proximity touch.
  • the main processor (510) can be an application processor, a central processing unit, or a system chip formed of an integrated circuit.
  • the camera device (531) processes image frames, such as still images or moving images, obtained by the image sensor in camera mode and outputs them to the main processor (510).
  • the camera device (531) may include at least one of a camera sensor (e.g., CCD, CMOS, etc.), a photo sensor (or image sensor), and a laser sensor, or a combination thereof.
  • the camera device (531) may be connected to an image sensor among components (40) overlapping the display area (DA) and may process images input to the image sensor.
  • a cable (35) passing through a cable hole (CAH) of a bracket (60) can be connected to the main connector (55), and thus the main circuit board (50) can be electrically connected to the display circuit board (30).
  • the main circuit board (50) may further include a wireless communication unit (520), an input unit (530), a sensor unit (540), an output unit (550), an interface unit (560), a memory (570), and/or a power supply unit (580) as shown in FIG. 3.
  • the wireless communication unit (520) may include at least one of a broadcast reception module (521), a mobile communication module (522), a wireless Internet module (523), a short-range communication module (524), and a location information module (525), or a combination thereof.
  • the broadcast reception module (521) receives broadcast signals and/or broadcast-related information from an external broadcast management server via a broadcast channel.
  • the broadcast channel may include a satellite channel or a terrestrial channel.
  • the mobile communication module (522) transmits and receives wireless signals with at least one of a base station, an external terminal, and a server on a mobile communication network constructed according to technical standards or communication methods for mobile communication (e.g., GSM (Global System for Mobile communication), CDMA (Code Division Multi Access), CDMA2000 (Code Division Multi Access 2000), EV-DO (Enhanced Voice-Data Optimized or Enhanced Voice-Data Only), WCDMA (Wideband CDMA), HSDPA (High Speed Downlink Packet Access), HSUPA (High Speed Uplink Packet Access), LTE (Long Term Evolution), LTE-A (Long Term Evolution-Advanced), etc.).
  • the wireless signal may include various types of data according to voice call signals, video call call signals, or text/multimedia message transmission and reception.
  • the wireless Internet module (523) refers to a module for wireless Internet access.
  • the wireless Internet module (523) can be configured to transmit and receive wireless signals in a communication network according to wireless Internet technologies.
  • Wireless Internet technologies include, for example, WLAN (Wireless LAN), Wi-Fi (Wireless-Fidelity), Wi-Fi (Wireless Fidelity) Direct, and DLNA (Digital Living Network Alliance).
  • the short-range communication module (524) is for short-range communication, and can support short-range communication using at least one of Bluetooth, RFID (Radio Frequency Identification), Infrared Data Association (IrDA), UWB (Ultra Wideband), ZigBee, NFC (Near Field Communication), Wi-Fi (Wireless-Fidelity), Wi-Fi Direct, and Wireless USB (Wireless Universal Serial Bus) technologies.
  • the short-range communication module (524) can support wireless communication between an electronic device (1) and a wireless communication system, between an electronic device (1) and another electronic device, or between an electronic device (1) and a network where another electronic device (or an external server) is located through a short-range wireless communication network (Wireless Area Network).
  • the short-range wireless communication network may be a short-range wireless personal area network (Wireless Personal Area Network).
  • the other electronic device may be a wearable device capable of exchanging (or linking) data with the electronic device (1).
  • the location information module (525) is a module for obtaining the location (or current location) of the electronic device (1), and may include a GPS (Global Positioning System) module or a WiFi (Wireless Fidelity) module.
  • GPS Global Positioning System
  • WiFi Wireless Fidelity
  • the input unit (530) may include a video input unit such as a camera device (531) for inputting a video signal, an audio input unit such as a microphone (532) for inputting an audio signal, an input device (533) for receiving information from a user, or a combination thereof.
  • a video input unit such as a camera device (531) for inputting a video signal
  • an audio input unit such as a microphone (532) for inputting an audio signal
  • an input device (533) for receiving information from a user, or a combination thereof.
  • the camera device (531) processes image frames, such as still images or moving images, obtained by an image sensor in video call mode or shooting mode.
  • image frames can be displayed on a display panel (10) or stored in a memory (570).
  • a microphone (532) processes external acoustic signals into electrical voice data.
  • the processed voice data can be utilized in various ways depending on the function being performed (or the application being executed) in the electronic device (1).
  • the main processor (510) can control the operation of the electronic device (1) to correspond to information input through the input device (533).
  • the input device (533) can include a mechanical input means or a touch input means, such as a button, a dome switch, a jog wheel, a jog switch, etc., located on the rear or side of the electronic device (1).
  • the touch input means can be formed of a touch screen layer of the display panel (10).
  • the sensor unit (540) may include one or more sensors that sense at least one of information within the electronic device (1), information about the surrounding environment surrounding the electronic device (1), and user information, and generate a sensing signal corresponding thereto. Based on these sensing signals, the main processor (510) may control the operation or behavior of the electronic device (1), or perform data processing, functions, or operations related to an application installed in the electronic device (1).
  • the sensor unit (540) may include at least one of a proximity sensor, an illumination sensor, an acceleration sensor, a magnetic sensor, a G-sensor, a gyroscope sensor, a motion sensor, an RGB sensor, an infrared sensor (IR sensor), a fingerprint recognition sensor, an ultrasonic sensor, an optical sensor, a battery gauge, an environmental sensor (e.g., a barometer, a hygrometer, a thermometer, a radiation detection sensor, a heat detection sensor, a gas detection sensor, etc.), a chemical sensor (e.g., an electronic nose, a healthcare sensor, a biometric recognition sensor, etc.), or a combination thereof.
  • a proximity sensor e.g., an illumination sensor, an acceleration sensor, a magnetic sensor, a G-sensor, a gyroscope sensor, a motion sensor, an RGB sensor, an infrared sensor (IR sensor), a fingerprint recognition sensor, an ultrasonic sensor, an optical sensor, a battery gauge, an environmental sensor (
  • the output unit (550) is for generating output related to visual, auditory, or tactile sensations, and may include at least one of a display panel (10), an audio output unit (551), a haptic module (552), and an optical output unit (553).
  • the display panel (10) displays (outputs) information processed in the electronic device (1).
  • the display panel (10) may display execution screen information of an application running in the electronic device (1), or UI (User Interface) or GUI (Graphical User Interface) information according to the execution screen information.
  • the display panel (10) may include a display layer that displays an image and a touch screen layer that detects a user's touch input. Accordingly, the display panel (10) may function as one of the input devices (533) that provides an input interface between the electronic device (1) and the user, and at the same time, function as one of the output units (550) that provides an output interface between the electronic device (1) and the user.
  • the audio output unit (551) can output audio data received from the wireless communication unit (520) or stored in the memory (570) in a call signal reception mode, a call mode or a recording mode, a voice recognition mode, a broadcast reception mode, etc.
  • the audio output unit (551) also outputs audio signals related to functions performed in the electronic device (1) (e.g., a call signal reception sound, a message reception sound, etc.).
  • the audio output unit (551) may include a receiver and a speaker. At least one of the receiver and the speaker may be a sound generating device attached to the lower portion of the display panel (10) to vibrate the display panel (10) and output audio.
  • the audio generating device may be a piezoelectric element or piezoelectric actuator that contracts and expands according to an electric signal, or an exciter that generates magnetic force using a voice coil to vibrate the display panel (10).
  • the haptic module (552) generates various tactile effects that can be felt by the user.
  • the haptic module (552) can provide vibrations to the user as tactile effects.
  • the haptic module (552) can not only deliver tactile effects through direct contact, but can also be implemented so that the user can feel the tactile effects through the kinesthetic senses of the fingers or arms.
  • the light output unit (553) outputs a signal to notify the occurrence of an event using light from a light source. Examples of events occurring in the electronic device (1) may include receiving a message, receiving a call signal, receiving a missed call, an alarm, a schedule reminder, receiving an email, receiving information through an application, or a combination thereof.
  • the signal output by the light output unit (553) is implemented by the electronic device (1) emitting light of a single color or multiple colors from the front or rear. The signal output may be terminated when the electronic device (1) detects the user's confirmation of an event.
  • the interface unit (560) serves as a passageway for various types of external devices connected to the electronic device (1).
  • the interface unit (560) may include at least one of a wired/wireless headset port, an external charger port, a wired/wireless data port, a memory card port, a port for connecting a device equipped with an identification module, an audio I/O (Input/Output) port, a video I/O (Input/Output) port, and an earphone port.
  • the electronic device (1) may perform appropriate control related to the connected external device in response to the external device being connected to the interface unit (560).
  • the memory (570) stores data that supports various functions of the electronic device (1).
  • the memory (570) can store a plurality of applications (application programs) running on the electronic device (1), data for the operation of the electronic device (1), and commands. At least some of the plurality of applications can be downloaded from an external server via wireless communication.
  • the memory (570) can store applications for the operation of the main processor (510), and can also temporarily store input/output data, such as phone books, messages, still images, and moving images.
  • the memory (570) can store haptic data for various patterns of vibration provided to the haptic module (552) and audio data regarding various sounds provided to the audio output unit (551).
  • the memory (570) may include at least one type of storage medium among a flash memory type, a hard disk type, a solid state disk type, an SDD type, a multimedia card micro type, a card type memory (e.g., an SD or XD memory, etc.), a random access memory (RAM), a static random access memory (SRAM), a read-only memory (ROM), an electrically erasable programmable read-only memory (EEPROM), a programmable read-only memory (PROM), a magnetic memory, a magnetic disk, and an optical disk, or a combination thereof.
  • a flash memory type e.g., a hard disk type, a solid state disk type, an SDD type, a multimedia card micro type, a card type memory (e.g., an SD or XD memory, etc.), a random access memory (RAM), a static random access memory (SRAM), a read-only memory (ROM), an electrically erasable programmable read-only memory (EEPROM), a
  • the power supply unit (580) receives external power and internal power under the control of the main processor (510) and supplies power to each component included in the electronic device (1).
  • the power supply unit (580) may include a battery (80).
  • the power supply unit (580) is provided with a connection port, and the connection port may be configured as an example of an interface unit (560) to which an external charger that supplies power for charging the battery is electrically connected.
  • the power supply unit (580) may be configured to charge the battery (80) wirelessly without using the connection port.
  • the battery (80) may be arranged so as not to overlap the main circuit board (50) in the third direction (z direction).
  • the battery (80) may overlap the battery hole (BH) of the bracket (60).
  • the lower cover (90) can be placed under the main circuit board (50) and the battery (80).
  • the lower cover (90) can be fixed by being connected to the bracket (60).
  • the lower cover (90) can form the lower exterior of the electronic device (1).
  • the lower cover (90) can include plastic, metal, or both plastic and metal.
  • a second camera hole (CMH2) that exposes the lower surface of the camera device (531) may be formed in the lower cover (90).
  • the position of the camera device (531) and the positions of the first and second camera holes (CMH1, CMH2) corresponding to the camera device (531) are not limited to the embodiments illustrated in FIGS. 1 and 2 and may be varied in various ways.
  • FIG. 4 is a plan view schematically illustrating a display panel (10) according to one embodiment of the present invention
  • FIG. 5 is a side view schematically illustrating a display panel (10) according to one embodiment of the present invention.
  • the display panel (10) may include a display area (DA) and a peripheral area (PA) outside the display area (DA).
  • the display area (DA) is a portion for displaying an image, and a plurality of pixels may be arranged.
  • the display area (DA) may have various shapes, such as a circle, an oval, a polygon, or a shape of a specific shape. For example, FIG. 4 illustrates that the display area (DA) has a roughly rectangular shape with rounded corners.
  • a peripheral area (PA) may be arranged outside the display area (DA).
  • the peripheral area (PA) may include a first peripheral area (PA1) arranged to surround at least a portion of the display area (DA) and a second peripheral area (PA2) adjacent to one side of the display area (DA) and extending in a negative second direction (e.g., -y direction).
  • a width of the second peripheral area (PA2) along the first direction (e.g., x-axis direction) may be narrower than a width of the display area (DA). This structure may facilitate bending of at least a portion of the second peripheral area (PA2).
  • the shape of the plane of the display panel (10) illustrated in FIG. 4 may be substantially the same as the shape of the substrate (100) included in the display panel (10).
  • the display panel (10) is said to include a display area (DA) and a peripheral area (PA) outside the display area (DA)
  • this may indicate that the substrate (100) includes the display area (DA) and a peripheral area (PA) outside the display area (DA).
  • the substrate (100) has a display area (DA) and a peripheral area (PA).
  • the display panel (10) may include a main region (MR), a bending region (BR) outside the main region (MR), and a sub-region (SR) spaced apart from the main region (MR) with the bending region (BR) therebetween.
  • the main region (MR) may be arranged on one side of the bending region (BR), and the sub-region (SR) may be arranged on the other side of the bending region (BR).
  • the display panel (10) may be bent in the bending region (BR), as illustrated in FIG. 5, and at least a portion of the sub-region (SR) may overlap the main region (MR) when viewed in a third direction (e.g., the z-direction).
  • FIG. 5 illustrates the display panel (10) being bent, the present invention is not limited thereto.
  • the display panel (10) may be a foldable display panel, and the display region (DA) may be bent around a bending axis crossing the display region (DA). In yet another embodiment, the display panel (10) may not be bent.
  • the sub-region (SR) may be a non-display area.
  • a data driver (20) may be placed in a sub-region (SR) of a display panel (10).
  • the data driver (20) may be placed in the display panel (10) in the form of an integrated circuit (IC).
  • the data driver (20) may be a data driving integrated circuit that generates a data signal.
  • a display circuit board (30) may be attached to an end of a sub-area (SR) of a display panel (10).
  • the display circuit board (30) may be electrically connected to a data driver (20) or the like through a pad of the sub-area (SR) of the display panel (10).
  • Figure 6 is a plan view schematically showing a display panel (10) according to one embodiment of the present invention.
  • the substrate (100) may include glass, metal, or a polymer resin.
  • the substrate (100) may include a polymer resin such as, for example, polyethersulfone, polyacrylate, polyetherimide, polyethylene naphthalate, polyethylene terephthalate, polyphenylene sulfide, polyarylate, polyimide, polycarbonate, or cellulose acetate propionate, or a combination thereof.
  • the substrate (100) may have a multilayer structure including two layers including the aforementioned polymer resins and an inorganic layer interposed between the layers.
  • Pixels are arranged in a display area (DA), and the display area (DA) can provide an image using light emitted from the pixels.
  • Each pixel can include a light-emitting diode (LED), and the light-emitting diode (LED) can be electrically connected to a pixel circuit (PC).
  • the pixel circuit (PC) and the light-emitting diode (LED) can be arranged in the display area (DA).
  • a gate driving circuit e.g., a first scan driving circuit (11), a second scan driving circuit (12), a light emission control driving circuit (13), a pad (14), a first power supply line (15), and a second power supply line (16)
  • PA peripheral area
  • the first scan driving circuit (11) can provide a scan signal to the pixel circuit (PC) through the gate line (SL).
  • the second scan driving circuit (12) can be arranged on the opposite side of the first scan driving circuit (11) with the display area (DA) therebetween. Some of the pixel circuits (PC) arranged in the display area (DA) can be electrically connected to the first scan driving circuit (11), and other pixel circuits (PC) arranged in the display area (DA) can be connected to the second scan driving circuit (12). In another embodiment, the second scan driving circuit (12) can be omitted.
  • the light emission control driving circuit (13) is arranged on the side of the first scan driving circuit (11) and can provide a light emission control signal to the pixel (P) through the light emission control line (EL).
  • the light emission control driving circuit (13) is illustrated as being arranged only on one side of the display area (DA), but the present invention is not limited thereto. In another embodiment, the light emission control driving circuits (13) may be arranged on both sides of the display area (DA).
  • the pad (14) may be placed in the second peripheral area (PA2) of the substrate (100).
  • the pad (14) may be exposed without being covered by an insulating layer and may be electrically connected to the display circuit board (30).
  • the pad (34) of the display circuit board (30) may be electrically connected to the pad (14) of the display panel (10).
  • the display circuit board (30) transmits a signal or power of a control unit (not shown) to the display panel (10).
  • the control signal generated by the control unit can be transmitted to each gate driving circuit through the display circuit board (30).
  • the control unit can provide a first power voltage and a second power voltage (ELVDD, ELVSS, FIG. 8) to the first and second power supply lines (15, 16), respectively.
  • the first power voltage (ELVDD, hereinafter referred to as driving voltage) is provided to each pixel circuit (PC) through a driving voltage line (PL) connected to the first power supply line (15), and the second power voltage (ELVSS, hereinafter referred to as common voltage) can be provided to an opposite electrode of a light emitting diode (LED) connected to the second power supply line (16).
  • the first power supply line (15) can extend in a first direction (e.g., x-direction).
  • the second power supply wiring (16) has a loop shape with one side open, so that it can partially surround the display area (DA).
  • the data signal of the data driver (20) can be transmitted to the pixel circuit (PC) through the data line (DL) electrically connected to the input line (IL) via the input line (IL).
  • FIG. 7a and FIG. 7b are schematic plan views each showing an enlarged portion of part VII of FIG. 6 as a part of a display panel (10) according to one embodiment of the present invention.
  • a data line (DL) extending along a second direction is arranged in the display area (DA), and an input line (IL) is arranged in the outer area (PA).
  • the input line (IL) can transmit a data signal of a data driver (20, Fig. 6) to the data line (DL).
  • Fig. 7 illustrates a case where the data line (DL) includes first to sixth data lines (DL1, DL2, DL3, DL4, DL5, DL6) and the input line (IL) includes first to sixth input lines (IL1, IL2, IL3, IL4, IL5, IL6), but the number of data lines (DL) and the number of input lines (IL) may be seven or more.
  • Some of the data lines (DL) may be directly connected to the input lines, while others of the data lines (DL) may be electrically connected via data transfer lines (DTL) between the input lines (IL) and the corresponding data lines (DL).
  • DTL data transfer lines
  • the first, third, and fifth data lines can receive data signals from the first, third, and fifth input lines (IL1, IL3, and IL5), respectively.
  • the first, third, and fifth input lines (IL1, IL3, and IL5) can be electrically connected to the first, third, and fifth data lines (DL1, DL3, and DL5), respectively.
  • the first, third, and fifth input lines (IL1, IL3, and IL5) can be formed integrally with the first, third, and fifth data lines (DL1, DL3, and DL5), or can be connected through a first contact hole (CNT1) as shown in FIG. 7.
  • the second, fourth, and sixth data lines can receive data signals from the second, fourth, and sixth input lines (IL2, IL4, and IL6), respectively, via the first to third data transmission lines (DTL1, DTL2, and DTL3).
  • the second, fourth, and sixth input lines (IL2, IL4, and IL6) can be electrically connected to the second, fourth, and sixth data lines (DL2, DL4, and DL6), respectively, via the first to third data transmission lines (DTL1, DTL2, and DTL3).
  • the first to third data transmission lines (DTL1, DTL2, DTL3) can each be arranged in the display area (DA).
  • the second input line (IL2) is electrically connected to the second data line (DL2) via the first data transmission line (DTL1)
  • the fourth input line (IL4) is electrically connected to the fourth data line (DL4) via the second data transmission line (DTL2)
  • the sixth input line (IL6) is electrically connected to the sixth data line (DL6) via the third data transmission line (DTL3).
  • Each of the first to third data transmission lines (DTL1, DTL2, DTL3) has one end connected to the second, fourth, and sixth input lines (IL2, IL4, IL6) through the second contact hole (CNT2), and each of the other ends of the first to third data transmission lines (DTL1, DTL2, DTL3) can be connected to the second, fourth, and sixth data lines (DL2, DL4, DL6) through the third contact hole (CNT3).
  • Fig. 7 illustrates that the second contact hole (CNT2) and the third contact hole (CNT3) are located in the peripheral area (PA), the present invention is not limited thereto. In another embodiment, the second contact hole (CNT2) and/or the third contact hole (CNT3) can be located in the display area (DA).
  • the first to third data transmission lines may each include a first connection line (DH1, DH2, DH3), a second connection line (DV1, DV2, DV3), and a third connection line (DV1', DV2', DV3').
  • the first connection line (DH1, DH2, DH3) may extend in a first direction (e.g., x-direction)
  • the second connection line (DV1, DV2, DV3) and the third connection line (DV1', DV2', DV3') may extend in a second direction (e.g., y-direction) substantially parallel to the data line (DL).
  • Each of the second, fourth, and sixth input lines can be connected to the second connection lines (DV1, DV2, and DV3) through the second contact hole (CNT2), and each of the third connection lines (DV1', DV2', and DV3') can be connected to the second, fourth, and sixth data lines (DL2, DL4, and DL6) through the third contact hole (CNT3).
  • Each of the first connection lines (DH1, DH2, and DH3) can be connected to the second connection lines (DV1, DV2, and DV3) and the third connection lines (DV1', DV2', and DV3') through the first connection contact hole (DH-CNT1) and the second connection contact hole (DH-CNT2).
  • the second connection lines (DV1, DV2, DV3) and the third connection lines (DV1', DV2', DV3') may be arranged on the same layer, and the first connection lines (DH1, DH2, DH3) may be arranged on a different layer from the second connection lines (DV1, DV2, DV3) and the third connection lines (DV1', DV2', DV3').
  • being arranged on the same layer may mean that they are formed simultaneously through the same mask process and include the same material.
  • Fig. 7a illustrates that the first to third data transmission lines (DTL1, DTL2, DTL3) include first connection lines (DH1, DH2, DH3), second connection lines (DV1, DV2, DV3) and third connection lines (DV1', DV2', DV3'), respectively
  • the present invention is not limited thereto.
  • the first to third data transmission lines (DTL1, DTL2, DTL3) may include first connection lines (DH1, DH2, DH3) and second connection lines (DV1, DV2, DV3), respectively.
  • the second connection lines (DV1, DV2, DV3) may be electrically connected to data lines, for example, the second, fourth and sixth data lines (DL2, DL4, DL6), through a second connection contact hole (DH-CNT2).
  • FIGS. 7A and 7B illustrate a structure in which one connection line extending in a second direction (e.g., y direction) is arranged between two adjacent data lines (DL), the present invention is not limited thereto.
  • two connection lines e.g., data connection lines (DVL, FIG. 9)
  • VDL data connection lines
  • FIG. 8 is a schematic equivalent circuit diagram of a light emitting diode (LED) and a pixel circuit (PC) of a display panel (10) according to one embodiment of the present invention.
  • LED light emitting diode
  • PC pixel circuit
  • a pixel circuit (PC) connected to a light emitting diode (LED) may include a plurality of transistors and a plurality of capacitors.
  • the pixel circuit (PC) may include first to sixth transistors (T1, T2, T3, T4, T5, and T6), a storage capacitor (Cst), and a hold capacitor (Chd).
  • the first transistor (T1) may be a driving transistor that outputs a driving current corresponding to a data signal
  • the second to sixth transistors (T2, T3, T4, T5, and T6) may be switching transistors that transmit a signal.
  • the first terminal (first electrode) of each of the first to sixth transistors may be a source or a drain
  • the second terminal (second electrode) may be a terminal different from the first terminal.
  • the first terminal is a drain
  • the second terminal may be a source.
  • At least one of the first to sixth transistors may be a p-channel MOSFET (PMOS), and the others may be n-channel MOSFETs (NMOS).
  • the fifth transistor (T5) may be a PMOS
  • the first, second, third, fourth, and sixth transistors (T1, T2, T3, T4 T6) may be NMOS.
  • the fifth transistor (T5) and the sixth transistor (T6) may be PMOS
  • the first, second, third, and fourth transistors (T1, T2, T3, T4) may be NMOS.
  • the first to sixth transistors (T1, T2, T3, T4, T5, T6) may all be NMOS or all may be PMOS.
  • the fifth transistor (T5) is a PMOS (p-channel MOSFET) including a silicon semiconductor
  • the first, second, third, fourth, and sixth transistors (T1, T2, T3, T4, and T6) are NMOS (n-channel MOSFETs) including an oxide semiconductor.
  • At least one of the plurality of transistors may be a transistor having a low-temperature polycrystalline silicon (LTPS) semiconductor layer, and at least one of the plurality of transistors (T1, T2, T3, T4, T5, T6) may be a transistor having an oxide semiconductor layer.
  • the fifth transistor (T5) may include a semiconductor layer made of polycrystalline silicon having high reliability
  • the first, second, third, fourth, and sixth transistors (T1, T2, T3, T4, T6) may include oxide semiconductor layers having high carrier mobility and low leakage current.
  • the pixel circuit (PC) may be electrically connected to a gate line that transmits a signal to the gate of each of the first to sixth transistors (T1, T2, T3, T4, T5, T6).
  • a pixel circuit (PC) may be connected to a scan line (GWL) that transmits a scan signal (GW), an initialization gate line (GBL) that transmits an initialization signal (GB), a reference gate line (GRL) that transmits a reference signal (GR), a first emission control line (EML) that transmits a first emission control signal (EM), a second emission control line (EMBL) that transmits a second emission control signal (EMB), and a data line (DL) that transmits a data signal (DATA).
  • the pixel circuit (PC) may be connected to a driving voltage line (PL) that transmits a driving voltage (ELVDD), a reference voltage line (VRL) that transmits a reference voltage (VREF), and an initialization voltage line (VL) that transmits an initialization voltage (Vaint).
  • PL driving voltage line
  • VRL reference voltage line
  • VL initialization voltage line
  • a first transistor (T1) may be electrically connected between a driving voltage line (PL) and a second node (N2).
  • the first transistor (T1) may include a gate (G1) connected to the first node (N1), a first terminal connected to the driving voltage line (PL), and a second terminal connected to a second node (N2).
  • the first terminal may be a drain (D) and the second terminal may be a source (S).
  • the first transistor (T1) may have a dual gate structure.
  • the first transistor (T1) may further include a lower gate electrode overlapping a channel region of the first transistor (T1).
  • the lower gate electrode may be connected to a second node (N2) and a second hold electrode (CEh2) of a hold capacitor (Chd).
  • a first terminal of a first transistor (T1) is connected to a driving voltage line (PL) via a fifth transistor (T5), and a second terminal of the first transistor (T1) can be connected to a pixel electrode of a light-emitting diode (LED).
  • the first transistor (T1) can receive a data signal (DATA) according to a switching operation of the second transistor (T2) and control the amount of driving current (Id) flowing to the light-emitting diode (LED).
  • the second transistor (T2) may be electrically connected between the data line (DL) and the first node (N1).
  • the second transistor (T2) may include a gate connected to the scan line (GWL), a first terminal connected to the data line (DL), and a second terminal connected to the first node (N1).
  • the second transistor (T2) may be turned on by a scan signal (GW) transmitted to the scan line (GWL) to electrically connect the data line (DL) and the first node (N1), and may transmit a data signal (DATA) transmitted to the data line (DL) to the first node (N1).
  • GW scan signal
  • DATA data signal
  • a third transistor (T3) may be electrically connected between a first node (N1) and a reference voltage line (VRL).
  • the third transistor (T3) may include a gate connected to a reference gate line (GRL), a first terminal connected to a first node (N1), and a second terminal connected to the reference voltage line (VRL).
  • the third transistor (T3) may be turned on by a reference signal (GR) transmitted to the reference gate line (GRL) and may transmit a reference voltage (Vref) transmitted to the reference voltage line (VRL) to the first node (N1).
  • GR reference signal
  • Vref reference voltage
  • the fourth transistor (T4) may be electrically connected between the first transistor (T1) and the initialization voltage line (VL).
  • the fourth transistor (T4) may include a gate connected to the initialization gate line (GBL), a first terminal connected to the second terminal of the sixth transistor (T6) and a light-emitting diode (LED), and a second terminal connected to the initialization voltage line (VL).
  • the fourth transistor (T4) may be turned on by the initialization signal (GB) transmitted to the initialization gate line (GBL) and may transmit the initialization voltage (Vaint) transmitted to the initialization voltage line (VL) to the pixel electrode of the light-emitting diode (LED).
  • the fifth transistor (T5) may be electrically connected between the driving voltage line (PL) and the first transistor (T1).
  • the fifth transistor (T5) may include a gate connected to the first emission control line (EML), a first terminal connected to the driving voltage line (PL), and a second terminal connected to the first terminal of the first transistor (T1).
  • the fifth transistor (T5) may be turned on or off according to the first emission control signal (EM) transmitted to the first emission control line (EML).
  • the sixth transistor (T6) may be connected between the first transistor (T1) and the light emitting diode (LED).
  • the sixth transistor (T6) may include a gate connected to the second light emitting control line (EMBL), a first terminal connected to the second node (N2), and a second terminal connected to the light emitting diode (LED).
  • the sixth transistor (T6) may be turned on by the second light emitting control signal (EMB) transmitted to the second light emitting control line (EMBL) to connect the second node (N2) and the pixel electrode of the light emitting diode (LED) to each other.
  • EMB second light emitting control signal
  • Fig. 8 illustrates that the fifth transistor (T5) and the sixth transistor (T6) operate in response to different light emission control signals (EM, EMB), the present invention is not limited thereto. In another embodiment, the fifth transistor (T5) and the sixth transistor (T6) may operate in response to the same light emission control signal.
  • EM light emission control signals
  • the reference signal (GR) may be substantially synchronized with the scan signal (GW) of the pixel circuit (PC) located in the previous row.
  • the initialization signal (GB) may be substantially synchronized with the scan signal (GW).
  • the initialization signal (GB) may be substantially synchronized with the scan signal (GW) or the reference signal (GR) of the pixel circuit (PC) located in the next row.
  • the storage capacitor (Cst) may be connected between the first node (N1) and the second node (N2).
  • the pixel circuit (PC) may be a source follower type circuit in which the storage capacitor (Cst) is connected between the first node (N1) and the second node (N2).
  • the first storage electrode (CEs1) of the storage capacitor (Cst) may be connected to the first node (N1), and the second storage electrode (CEs2) may be connected to the second node (N2).
  • the storage capacitor (Cst) may store a threshold voltage of the first transistor (T1) and a voltage corresponding to a data signal (DATA).
  • a hold capacitor (Chd) may be connected between a driving voltage line (PL) and a second node (N2).
  • a first hold electrode (CEh1) of the hold capacitor (Chd) may be connected to the driving voltage line (PL), and a second hold electrode (CEh2) may be connected to a second node (N2).
  • the hold capacitor (Chd) allows the voltage of the lower gate electrode of the first transistor (T1) and the second node (N2) to remain constant and not fluctuate even when a peripheral signal fluctuates.
  • a light emitting diode includes a pixel electrode connected to a second node (N2) and a counter electrode on the pixel electrode, and the counter electrode can be supplied with a common voltage (ELVSS).
  • the counter electrode can be a common electrode shared by a plurality of light emitting diodes (LEDs).
  • FIG. 8 illustrates that the pixel circuit (PC) includes six transistors and two capacitors, the present invention is not limited thereto.
  • the pixel circuit (PC) may include five transistors and two capacitors.
  • the pixel circuit (PC) may include seven transistors and two capacitors.
  • Fig. 9 is a plan view schematically illustrating pixel circuits of a display panel according to one embodiment of the present invention.
  • Fig. 9 illustrates two pixel circuits, for example, a first pixel circuit (PC1) and a second pixel circuit (PC2), arranged in the same row along a first direction (e.g., x direction), but the present invention is not limited thereto.
  • the display panel (10) includes a plurality of pixel circuits arranged to form rows in the first direction (e.g., x direction) and columns in the second direction (e.g., y direction).
  • each of the first pixel circuit (PC1) and the second pixel circuit (PC2) may include transistors and capacitors.
  • each of the first pixel circuit (PC1) and the second pixel circuit (PC2) may include the first to sixth transistors (T1, T2, T3, T4, T5, T6), a storage capacitor (Cst), and a hold capacitor (Chd) described above with reference to FIG. 8.
  • the transistors and capacitors of the first pixel circuit (PC1) may be arranged symmetrically with the transistors and capacitors of the second pixel circuit (PC2), respectively.
  • the first transistor (T1) of the first pixel circuit (PC1) may be symmetrical with the first transistor (T1) of the second pixel circuit (PC2) with respect to an imaginary line (IML) passing between the first pixel circuit (PC1) and the second pixel circuit (PC2) along the second direction (e.g., the y direction).
  • IML imaginary line
  • the second to sixth transistors (T2, T3, T4, T5, T6), the storage capacitor (Cst), and the hold capacitor (Chd) of the first pixel circuit (PC1) may be symmetrical with the second to sixth transistors (T2, T3, T4, T5, T6), the storage capacitor (Cst), and the hold capacitor (Chd) of the second pixel circuit (PC2), respectively, with respect to the imaginary line (IL).
  • Gate lines electrically connected to the first pixel circuit (PC1) and the second pixel circuit (PC2) can extend in a first direction (e.g., an x-direction).
  • a first pixel circuit (PC1) may be electrically connected to a data line (DL) passing through the first pixel circuit (PC1)
  • a second pixel circuit (PC2) may be electrically connected to a data line (DL) passing through the second pixel circuit (PC2).
  • the data line (DL) may extend along a second direction (e.g., y direction).
  • the data line (DL) electrically connected to the first pixel circuit (PC1) and the data line (DL) electrically connected to the second pixel circuit (PC2) may be symmetrical with respect to the aforementioned virtual line (IML).
  • a first pixel circuit (PC1) may be electrically connected to a voltage line passing through the first pixel circuit (PC1), such as a reference voltage line (VRL) and an initialization voltage line (VL).
  • a second pixel circuit (PC2) may be electrically connected to a voltage line passing through the second pixel circuit (PC2), such as a reference voltage line (VRL) and an initialization voltage line (VL).
  • the reference voltage line (VRL) and the initialization voltage line (VL) electrically connected to the first pixel circuit (PC1) may be symmetrical with respect to the reference voltage line (VRL) and the initialization voltage line (VL) electrically connected to the second pixel circuit (PC2), respectively, and the aforementioned imaginary line (IML).
  • the reference voltage line (VRL) and the initialization voltage line (VL) may each extend along a second direction (e.g., a y-direction).
  • the data connection line (DVL) may extend along the second direction (e.g., the y direction).
  • the data connection line (DVL) may be a signal line corresponding to a portion of the data transmission line (DTL) described above with reference to FIG. 7, for example, one of the second connection lines (DV1, DV2, DV3) and the third connection lines (DV1', DV2', DV3').
  • the data connection line (DVL) may be electrically connected to the data lines of pixel circuits arranged in a different column from the first and second pixel circuits (PC1, PC2) illustrated in FIG. 9, thereby transmitting data signals to pixel circuits arranged in a different column.
  • FIGS. 10 to 18 are plan views illustrating a process for forming a pixel circuit of a display panel according to an embodiment of the present invention.
  • FIGS. 10 to 18 illustrate a process for forming components corresponding to the first pixel circuit (PC1) and the second pixel circuit (PC2) described with reference to FIG. 9.
  • the first pixel circuit (PC1) is described as being located in the (i)-th row and the (j)-th column
  • the second pixel circuit (PC2) is described as being located in the (i)-th row and the (j+1)-th column.
  • a lower metal layer (1110) may be disposed on a substrate.
  • the lower metal layer (1110) may include a first portion (1111) extending along a second direction (e.g., y direction), and a second portion (1112) and a third portion (1113) connected to the first portion (1111) but extending along the first direction (e.g., x direction) as a whole.
  • the first portion (1111) of the lower metal layer (1110) may be positioned on an imaginary line (IML) between the first pixel circuit (PC1) and the second pixel circuit (PC2).
  • the second portion (1112) and the third portion (1113) of the lower metal layer (1110) may be positioned on opposite sides with the first portion (1111) therebetween.
  • the second portion (1112) and the third portion (1113) may extend generally along the first direction (e.g., the x-direction), but may be locally bent.
  • the lower metal layer (1110) may include one or more materials selected from aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), and copper (Cu).
  • the lower metal layer (1110) may be a single layer including molybdenum, have a double layer structure in which a molybdenum layer and a titanium layer are stacked, or have a triple layer structure in which a titanium layer, an aluminum layer, and a titanium layer are stacked.
  • the lower metal layer (1110) may have a voltage level of a constant voltage.
  • the lower metal layer (1110) may be electrically connected to the first power supply line (15, FIG. 6) at the periphery of the display area (DA) of the display panel (10, FIG. 6).
  • a silicon semiconductor layer (1200) may be disposed on a lower metal layer (1110).
  • the silicon semiconductor layer (1200) may include amorphous silicon or polysilicon.
  • the silicon semiconductor layer (1200) may include polysilicon crystallized at a low temperature.
  • the silicon semiconductor layer (1200) may include a first silicon semiconductor pattern (1210) as shown in FIG. 11.
  • the first silicon semiconductor pattern (1210) may have an isolated shape and may extend along a first direction (e.g., x-direction).
  • the first silicon semiconductor pattern (1210) may intersect an imaginary line (IML) between the first pixel circuit (PC1) and the second pixel circuit (PC2).
  • the first silicon semiconductor pattern (1210) may include a fifth semiconductor layer (A5) of each of the first pixel circuit (PC1) and the second pixel circuit (PC2).
  • the fifth semiconductor layer (A5) of the first pixel circuit (PC1) and the fifth semiconductor layer (A5) of the second pixel circuit (PC2) may be integrally connected.
  • the first silicon semiconductor pattern (1210) may overlap with the lower metal layer (1110).
  • the first silicon semiconductor pattern (1210) may overlap with the third portion (1113) of the lower metal layer (1110).
  • the fifth semiconductor layer (A5) of each of the first pixel circuit (PC1) and the second pixel circuit (PC2) may overlap with the third portion (1113) of the lower metal layer (1110).
  • a first conductive layer (1300) may be disposed on a silicon semiconductor layer (1200).
  • the first conductive layer (1300) may include aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), and/or copper (Cu), and may be formed as a single layer or multiple layers including the aforementioned materials.
  • the first conductive layer (1300) may include an emission control line (EML), a first conductive pattern (1310), a second conductive pattern (1320), a third conductive pattern (1330), and a fourth conductive pattern (1340).
  • the first emission control line (EML), the first conductive pattern (1310), the second conductive pattern (1320), the third conductive pattern (1330), and the fourth conductive pattern (1340) may be arranged to be spaced apart from each other.
  • the first emission control line (EML) can extend along a first direction (e.g., x-direction) so as to pass through the first pixel circuit (PC1) and the second pixel circuit (PC2).
  • the first emission control line (EML) can pass through pixel circuits arranged in the same row as the first pixel circuit (PC1) and the second pixel circuit (PC2).
  • the first emission control line (EML) may include a fifth gate electrode (G5) of a fifth transistor (T5) of each of the first pixel circuit (PC1) and the second pixel circuit (PC2).
  • a portion of the first emission control line (EML) may protrude to overlap with a fifth semiconductor layer (A5) of the fifth transistor (T5), and a portion of the protruding first emission control line (EML) may correspond to the fifth gate electrode (G5) of the fifth transistor (T5).
  • the fifth semiconductor layer (A5, FIG. 11) of the fifth transistor (T5) may include a channel region (C5) overlapping with the fifth gate electrode (G5), and doped regions (S5, D5) disposed on both sides of the channel region (C5) and doped with impurities.
  • One of the doped regions may be a source region, and the other may be a drain region.
  • the source region and the drain region may correspond to a source electrode and a drain electrode, respectively.
  • the positions of the source and drain regions can be interchanged depending on the properties of the transistor.
  • the first conductive pattern (1310), the second conductive pattern (1320), the third conductive pattern (1330), and the fourth conductive pattern (1340) may be arranged in the first pixel circuit (PC1) and the second pixel circuit (PC2), respectively.
  • the first conductive pattern (1310), the second conductive pattern (1320), the third conductive pattern (1330), and the fourth conductive pattern (1340) may each have an isolated shape.
  • the first conductive pattern (1310), the third conductive pattern (1330), and the fourth conductive pattern (1340) of the first pixel circuit (PC1) may be arranged symmetrically with respect to the first conductive pattern (1310), the third conductive pattern (1330), and the fourth conductive pattern (1340) of the second pixel circuit (PC2) with respect to the aforementioned virtual line (IML).
  • the second conductive pattern (1320) has an isolated shape and may extend in a first direction (e.g., x direction) so as to pass through the first pixel circuit (PC1) and the second pixel circuit (PC2).
  • the second conductive layer (1320) may intersect a virtual line (IML) between the first pixel circuit (PC1) and the second pixel circuit (PC2).
  • the second conductive pattern (1320) may include a stem portion extending in the first direction (e.g., x direction) and a branch portion branching from the stem portion and protruding along a second direction (e.g., y direction).
  • the branch portion of the first pixel circuit (PC1) and the branch portion of the second pixel circuit (PC2) may be symmetrically arranged with respect to the virtual line (IML) between the first pixel circuit (PC1) and the second pixel circuit (PC2).
  • the second challenge pattern (1320) may include a first lower hold electrode (CEh1a), which is a sublayer of the first hold electrode (CEh1) of the hold capacitor (Chd) described with reference to FIG. 8.
  • the first lower hold electrode (CEh1a) of the first pixel circuit (PC1) may be integrally connected to the first lower hold electrode (CEh1a) of the second pixel circuit (PC2).
  • the third conductive pattern (1330) located in each of the first pixel circuit (PC1) and the second pixel circuit (PC2) may include the first storage electrode (CEs1) of the storage capacitor (Cst) described with reference to FIG. 8.
  • a second conductive layer (1400) may be disposed on a first conductive layer (1300).
  • the second conductive layer (1400) may include aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), and/or copper (Cu), and may be formed as a single layer or multiple layers including the aforementioned materials.
  • the second conductive layer (1400) may include an initialization gate line (GBL), a reference gate line (GRL), and a fifth conductive pattern (1410).
  • the initialization gate line (GBL), the reference gate line (GRL), and the fifth conductive pattern (1410) are arranged to be spaced apart from each other.
  • Each of the initialization gate line (GBL) and the reference gate line (GRL) may extend along a first direction (e.g., the x-direction) to pass through the first pixel circuit (PC1) and the second pixel circuit (PC2).
  • Each of the initialization gate line (GBL) and the reference gate line (GRL) may pass through pixel circuits arranged in the same row as the first pixel circuit (PC1) and the second pixel circuit (PC2).
  • the fifth conductive pattern (1410) disposed in each of the first pixel circuit (PC1) and the second pixel circuit (PC2) may have an isolated shape.
  • the fifth conductive pattern (1410) disposed in the first pixel circuit (PC1) and the fifth conductive pattern (1410) disposed in the second pixel circuit (PC2) may be spaced apart from each other and may be substantially symmetrically disposed with respect to the aforementioned virtual line (IML) as the center.
  • the fifth conductive pattern (1410) can overlap the third conductive pattern (1330) of the first pixel circuit (PC1), the third conductive pattern (1330) of the second pixel circuit (PC2), and the second conductive pattern (1320) passing through the first pixel circuit (PC1) and the second pixel circuit (PC2).
  • the fifth challenge pattern (1410) may include a second hold electrode (CEh2) of a hold capacitor (Chd, FIG. 8) and a second storage electrode (CEs2) of a storage capacitor (Cst, FIG. 8).
  • the second hold electrode (CEh2) of the hold capacitor (Chd, FIG. 8) and the second storage electrode (CEs2) of the storage capacitor (Cst, FIG. 8) may be formed integrally.
  • an oxide semiconductor layer (1500) may be disposed on the second conductive layer (1400).
  • the oxide semiconductor layer (1500) may include an oxide semiconductor, and the oxide semiconductor may be an oxide semiconductor including at least one element selected from the group consisting of indium (In), gallium (Ga), stannum (Sn), zirconium (Zr), vanadium (V), hafnium (Hf), cadmium (Cd), germanium (Ge), chromium (Cr), titanium (Ti), aluminum (Al), cesium (Cs), cerium (Ce), and zinc (Zn).
  • the oxide semiconductor layer (1500) may include ITZO (InSnZnO) or IGZO (InGaZnO).
  • the oxide semiconductor layer (1500) may include a first oxide semiconductor pattern (1510), a second oxide semiconductor pattern (1520), a third oxide semiconductor pattern (1530), and a fourth oxide semiconductor pattern (1540).
  • the first oxide semiconductor pattern (1510), the second oxide semiconductor pattern (1520), the third oxide semiconductor pattern (1530), and the fourth oxide semiconductor pattern (1540) may be arranged to be spaced apart from each other.
  • the first oxide semiconductor pattern (1510) disposed in each of the first pixel circuit (PC1) and the second pixel circuit (PC2) may have an isolated shape.
  • the first oxide semiconductor pattern (1510) may include a first semiconductor layer (A1), a fourth semiconductor layer (A4), and a sixth semiconductor layer (A6).
  • the first semiconductor layer (A1), the fourth semiconductor layer (A4), and the sixth semiconductor layer (A6) of the first pixel circuit (PC1) may be integrally connected
  • the first semiconductor layer (A1), the fourth semiconductor layer (A4), and the sixth semiconductor layer (A6) of the second pixel circuit (PC2) may be integrally connected.
  • the first oxide semiconductor pattern (1510) may have a shape that is folded several times.
  • the first semiconductor layer (A1), the fourth semiconductor layer (A4), and the sixth semiconductor layer (A6) may overlap with the fifth conductive pattern (1410) and the initialization gate line (GBL) described with reference to FIG. 13, and the fourth conductive pattern (1340) described with reference to FIG. 12, respectively.
  • the shapes of the first oxide semiconductor pattern (1510) of the first pixel circuit (PC1) and the first oxide semiconductor pattern (1510) of the second pixel circuit (PC2) may be different from each other.
  • a part of the first semiconductor pattern (1510) of the first pixel circuit (PC1) may be arranged in a pixel circuit that is arranged in the same row as the first pixel circuit (PC) but in an adjacent column (e.g., the (i)th row and the (j-1)th column).
  • the second oxide semiconductor pattern (1520) disposed in each of the first pixel circuit (PC1) and the second pixel circuit (PC2) may have an isolated shape.
  • the second oxide semiconductor pattern (1520) may be bent to have an approximately "L" shape.
  • the second oxide semiconductor pattern (1520) of the first pixel circuit (PC1) and the second oxide semiconductor pattern (1520) of the second pixel circuit (PC2) may be symmetrically disposed with respect to the aforementioned virtual line (IML).
  • the second oxide semiconductor pattern (1520) may include a second semiconductor layer (A2) of the second transistor (T2) and a third semiconductor layer (A3) of the third transistor (T3).
  • the second semiconductor layer (A2) of the second transistor (T2) and the third semiconductor layer (A3) of the third transistor (T3) may be connected integrally.
  • the second semiconductor layer (A2) and the third semiconductor layer (A3) may overlap with the first conductive pattern (1310) described with reference to FIG. 12 and the reference gate line (GRL) described with reference to FIG. 13, respectively.
  • the third oxide semiconductor pattern (1530) disposed in each of the first pixel circuit (PC1) and the second pixel circuit (PC2) may have an isolated shape.
  • the third oxide semiconductor pattern (1530) of the first pixel circuit (PC1) and the third oxide semiconductor pattern (1530) of the second pixel circuit (PC2) may be symmetrically disposed with respect to the aforementioned virtual line (IML).
  • the third oxide semiconductor pattern (1530) may overlap the fifth conductive pattern (1410) described with reference to FIG. 13 and the second conductive pattern (1320) described with reference to FIG. 12 along the third direction (e.g., z direction).
  • the third oxide semiconductor pattern (1530) may include a first upper hold electrode (CEh1b) which is a sublayer of the first hold electrode (CEh1) of the hold capacitor (Chd, FIG. 8).
  • the fourth oxide semiconductor pattern (1540) may be arranged on the first pixel circuit (PC1).
  • the fourth oxide semiconductor pattern (1540) may be arranged at a position corresponding to one end of the first semiconductor pattern (1510) of the second pixel circuit (PC1), and may correspond to a type of dummy electrode.
  • Each of the first oxide semiconductor pattern (1510), the second oxide semiconductor pattern (1520), the third oxide semiconductor pattern (1530), and the fourth oxide semiconductor pattern (1540) may include at least a partially conductive region.
  • a conductive process using plasma or the like may be performed on at least a portion of each of the first oxide semiconductor pattern (1510), the second oxide semiconductor pattern (1520), the third oxide semiconductor pattern (1530), and the fourth oxide semiconductor pattern (1540).
  • the entire region of the third oxide semiconductor pattern (1530) including the first upper hold electrode (CEh1b) may be conductive to form a hold capacitor (Chd, FIG. 8).
  • a third conductive layer (1600) may be disposed on an oxide semiconductor layer (1500).
  • the third conductive layer (1600) may include aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), and/or copper (Cu), and may be formed as a single layer or multiple layers including the aforementioned materials.
  • the third conductive layer (1600) may include a horizontal initialization voltage line (VHL), a second emission control line (EMBL), a horizontal reference voltage line (VRHL), a sixth conductive pattern (1610), a seventh conductive pattern (1620), an eighth conductive pattern (1630), and a ninth conductive pattern (1640).
  • the horizontal initialization voltage line (VHL), the second emission control line (EMBL), the horizontal reference voltage line (VRHL), the sixth conductive pattern (1610), the seventh conductive pattern (1620), the eighth conductive pattern (1630), and the ninth conductive pattern (1640) may be arranged to be spaced apart from each other.
  • the horizontal initialization voltage line (VHL) may extend along a first direction (e.g., x-direction) so as to pass through the first pixel circuit (PC1) and the second pixel circuit (PC2).
  • the horizontal initialization voltage line (VHL) may be electrically connected to an initialization voltage line (VL) which will be described later with reference to FIG. 17.
  • the second emission control line (EMBL) may extend along the first direction (e.g., the x-direction) so as to pass through the first pixel circuit (PC1) and the second pixel circuit (PC2).
  • the second emission control line (EMBL) may pass through pixel circuits arranged in the same row as the first pixel circuit (PC1) and the second pixel circuit (PC2).
  • a horizontal reference voltage line (VRHL) may extend along a first direction (e.g., x-direction) so as to pass through a first pixel circuit (PC1) and a second pixel circuit (PC2).
  • the horizontal reference voltage line (VRHL) may be electrically connected to a reference voltage line (VRL) which will be described later with reference to FIG. 17.
  • the sixth conductive pattern (1610), the seventh conductive pattern (1620), and the ninth conductive pattern (1640) arranged in each of the first pixel circuit (PC1) and the second pixel circuit (PC2) may each have an isolated shape.
  • the sixth conductive pattern (1610), the seventh conductive pattern (1620), and the ninth conductive pattern (1640) of the first pixel circuit (PC1) may be arranged symmetrically with respect to the sixth conductive pattern (1610), the seventh conductive pattern (1620), and the ninth conductive pattern (1640) of the second pixel circuit (PC2) with respect to the aforementioned virtual line (IML).
  • the eighth conductive pattern (1630) may have an isolated shape and may extend along the first direction (e.g., the x-direction).
  • the eighth conductive pattern (1630) may be arranged across the first pixel circuit (PC1) and the second pixel circuit (PC2).
  • the eighth conductive pattern (1630) may intersect the aforementioned virtual line (IML).
  • the sixth conductive pattern (1610), the seventh conductive pattern (1620), the eighth conductive pattern (1630), the ninth conductive pattern (1640), and the second emission control line (EMBL) may include a gate electrode of the transistor.
  • Each of the sixth conductive patterns (1610) of the first pixel circuit (PC1) and the second pixel circuit (PC2) may include a first gate electrode (G1) of the first transistor (T1).
  • the first semiconductor layer (A1) of the first transistor (T1) may include a channel region (C1) overlapping the sixth conductive pattern (1610) in a third direction (e.g., z direction) and conductive regions (S1, D1) arranged on both sides of the channel region (C1) in the first direction (e.g., x direction).
  • One of the conductive regions (S1, D1) may be a source region and the other may be a drain region.
  • the source region and the drain region may correspond to a source electrode and a drain electrode, respectively.
  • the positions of the source region and the drain region may be interchanged depending on the properties of the transistor.
  • a part of the fifth conductive pattern (1410, Fig. 13) and the first gate electrode (G1) may overlap each other in a third direction (e.g., z-direction) with the channel region (C1) therebetween.
  • a part of the fifth conductive pattern (1410, Fig. 13) overlapping the channel region (C1) of the first transistor (T1) may correspond to the lower gate electrode of the first transistor (T1).
  • Each of the seventh conductive patterns (1620) of the first pixel circuit (PC1) and the second pixel circuit (PC2) may include a third gate electrode (G3) of the third transistor (T3).
  • the third semiconductor layer (A3) of the third transistor (T3) may include a channel region (C3) overlapping the seventh conductive pattern (1620) in a third direction (e.g., z direction) and conductive regions (S3, D3) arranged on both sides of the channel region (C3) in a second direction (e.g., y direction).
  • One of the conductive regions (S3, D3) may be a source region and the other may be a drain region.
  • the source region and the drain region may correspond to a source electrode and a drain electrode, respectively.
  • the positions of the source region and the drain region may be interchanged depending on the properties of the transistor.
  • the seventh conductive pattern (1620) may be electrically connected to a reference gate line (GRL) disposed below a third semiconductor layer (A3, FIG. 14) through a contact hole (CNT).
  • the seventh conductive pattern (1620) and a portion of the reference gate line (GRL) may overlap each other in a third direction (e.g., z direction) with the channel region (C3) of the third transistor (T3) interposed therebetween.
  • a portion of the reference gate line (GRL) overlapping the channel region (C3) of the third transistor (T3) in the third direction (e.g., z direction) may correspond to a lower gate electrode of the third transistor (T3), and the switching performance of the third transistor (T3) may be improved through such a dual gate structure.
  • the eighth conductive pattern (1630) may include a second gate electrode (G2) of the second transistor (T2).
  • the second semiconductor layer (A2) of the second transistor (T2) may include a channel region (C2) overlapping with the third electrode layer (1630) in a third direction (e.g., z direction) and conductive regions (S2, D2) arranged on both sides of the channel region (C2) in a first direction (e.g., x direction).
  • One of the conductive regions (S2, D2) may be a source region and the other may be a drain region.
  • the source region and the drain region may correspond to a source electrode and a drain electrode, respectively.
  • the positions of the source region and the drain region may be changed depending on the properties of the transistor.
  • the eighth conductive pattern (1630) is electrically connected to a scan line (GWL) which will be described later with reference to FIG. 16.
  • the eighth conductive pattern (1630) may be electrically connected to the first conductive pattern (1310) disposed below the second semiconductor layer (A2, FIG. 14) through a contact hole (CNT).
  • the eighth conductive pattern (1630) and the first conductive pattern (1310) may overlap each other in a third direction (e.g., z-direction) with the channel region (C2) of the second transistor (T2) interposed therebetween.
  • the first conductive pattern (1310) may correspond to the lower gate electrode of the second transistor (T2), and the switching performance of the second transistor (T2) may be improved through such a dual gate structure.
  • Each of the ninth conductive patterns (1640) of the first pixel circuit (PC1) and the second pixel circuit (PC2) may include a fourth gate electrode (G4) of the fourth transistor (T4).
  • the fourth semiconductor layer (A4) of the fourth transistor (T4) may include a channel region (C4) overlapping the ninth conductive pattern (1640) in a third direction (e.g., z direction) and conductive regions (S4, D4) arranged on both sides of the channel region (C4).
  • One of the conductive regions (S4, D4) may be a source region and the other may be a drain region.
  • the source region and the drain region may correspond to a source electrode and a drain electrode, respectively.
  • the positions of the source region and the drain region may be interchanged depending on the properties of the transistor.
  • the ninth conductive pattern (1640) may be electrically connected to an initialization gate line (GBL) disposed below the fourth semiconductor layer (A4, FIG. 14) through a contact hole (CNT).
  • the ninth conductive pattern (1640) and a portion of the initialization gate line (GBL) may overlap each other in a third direction (e.g., z-direction) with the channel region (C4) of the fourth transistor (T4) interposed therebetween.
  • a portion of the initialization gate line (GBL) overlapping the channel region (C4) of the fourth transistor (T4) may correspond to the lower gate electrode of the fourth transistor (T4), and the switching performance of the fourth transistor (T4) may be improved through such a dual gate structure.
  • the second emission control line (EMBL) may include the sixth gate electrode (G6) of the sixth transistor (T6).
  • the sixth semiconductor layer (A6) of the sixth transistor (T6) may include a channel region (C6) overlapping the second emission control line (EMBL) in a third direction (e.g., z direction) and conductive regions (S6, D6) arranged on both sides of the channel region (C6) in a second direction (e.g., y direction).
  • One of the conductive regions (S6, D6) may be a source region and the other may be a drain region.
  • the source region and the drain region may correspond to a source electrode and a drain electrode, respectively.
  • the positions of the source region and the drain region may be interchanged depending on the properties of the transistor.
  • the second light emission control line (EMBL) may be electrically connected to the fourth conductive pattern (1340) disposed below the sixth semiconductor layer (A6, FIG. 14) through a contact hole (CNT).
  • a portion of the second light emission control line (EMBL) and the fourth conductive pattern (1340) may overlap each other in the third direction (e.g., z direction) with the channel region (C6) of the sixth transistor (T6) interposed therebetween.
  • the fourth conductive pattern (1340) may correspond to the lower gate electrode of the sixth transistor (T6), and the switching performance of the fourth transistor (T4) may be improved through such a dual gate structure.
  • a fourth conductive layer (1700) may be disposed on a third conductive layer (1600).
  • the fourth conductive layer (1700) may include aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), and/or copper (Cu), and may be formed as a single layer or multiple layers including the aforementioned materials.
  • the fourth conductive layer (1700) may include a scan line (GWL) and tenth to seventeenth conductive patterns (1710, 1720, 1730, 1740, 1750, 1760, 1770, 1780).
  • the scan line (GWL) and the tenth to seventeenth conductive patterns (1710, 1720, 1730, 1740, 1750, 1760, 1770, 1780) may be arranged to be spaced apart from each other.
  • the scan line (GWL) can extend along a first direction (e.g., the x-direction) so as to pass through the first pixel circuit (PC1) and the second pixel circuit (PC2).
  • the scan line (GWL) can pass through pixel circuits arranged in the same row as the first pixel circuit (PC1) and the second pixel circuit (PC2).
  • the tenth conductive pattern (1710) has an isolated shape and can extend along a first direction (e.g., x-direction) so as to pass through the first pixel circuit (PC1) and the second pixel circuit (PC2).
  • the tenth conductive pattern (1710) can intersect an imaginary line (IML) between the first pixel circuit (PC1) and the second pixel circuit (PC2).
  • the tenth conductive pattern (1710) may be electrically connected to the second conductive pattern (1320) and the third oxide semiconductor pattern (1530) through contact holes (CNT').
  • the tenth conductive pattern (1710) may be electrically connected to the fifth semiconductor layer (A5) of the fifth transistor (T5, FIG. 15) through the contact hole (CNT').
  • the tenth conductive pattern (1710) may be a connecting electrode that transmits the driving voltage (ELVDD, FIG. 8) of the driving voltage line (PL, FIG. 18) to be described later to the fifth transistor (T5, FIG. 15).
  • the 10th challenge pattern (1710) may be a connection electrode that is connected to the first lower hold electrode (CEh1a) and the first upper hold electrode (CEh1b), respectively, and transmits the driving voltage of the driving voltage line (PL, FIG. 18) to the first hold electrode (CEh1, FIG. 8) of the hold capacitor (Chd, FIG. 8).
  • the 11th conductive pattern (1720) positioned in each of the first pixel circuit (PC1) and the second pixel circuit (PC2) may have an isolated shape.
  • the 11th conductive pattern (1720) may electrically connect the first transistor (T1, FIG. 15) and the fifth transistor (T5, FIG. 15) of each of the first pixel circuit (PC1) and the second pixel circuit (PC2).
  • the 11th conductive pattern (1720) may be electrically connected to the first semiconductor layer (A1) of the first transistor (T1, FIG. 15) through a contact hole (CNT') and may be electrically connected to the fifth semiconductor layer (A5) of the fifth transistor (T5, FIG. 15) through the contact hole (CNT').
  • the 11th challenge pattern (1720) may be a connection electrode connecting the first transistor (T1, FIG. 15) and the fifth transistor (T5, FIG. 15).
  • the 12th conductive pattern (1730) positioned in each of the first pixel circuit (PC1) and the second pixel circuit (PC2) may have an isolated shape.
  • the 12th conductive pattern (1730) may correspond to the first node described with reference to FIG. 8.
  • the 12th conductive pattern (1730) may electrically connect the first transistor (T1, FIG. 15), the third transistor (T3, FIG. 15), and the first storage electrode (CEs1, FIG. 12) of the storage capacitor (Cst, FIG. 15) of each of the first pixel circuit (PC1) and the second pixel circuit (PC2).
  • the 12th conductive pattern (1730) is electrically connected to the 6th conductive pattern (1610) corresponding to the first gate electrode of the first transistor (T1, FIG. 15) through a contact hole (CNT'), is electrically connected to the 3rd semiconductor layer (A3) through the contact hole (CNT'), and can be electrically connected to the 3rd conductive pattern (1330) through the contact hole (CNT').
  • the 13th conductive pattern (1740) positioned in each of the first pixel circuit (PC1) and the second pixel circuit (PC2) may have an isolated shape.
  • the 13th conductive pattern (1740) may correspond to the second node described with reference to FIG. 8.
  • the 13th conductive pattern (1740) may electrically connect the second storage electrode (CEs2, FIG. 13), the second hold electrode (CEh2, FIG. 13), the first transistor (T1, FIG. 15), and the sixth transistor (T6, FIG. 15).
  • the 13th conductive pattern (1740) can be electrically connected to the 5th conductive pattern (1410) including the second storage electrode (CEs2, FIG. 13) and the second hold electrode (CEh2, FIG.
  • connection point between the 13th conductive pattern (1740) and the first oxide semiconductor pattern (1510) can be located between an area corresponding to the first semiconductor layer (A1) of the first oxide semiconductor pattern (1510) and an area corresponding to the 6th semiconductor layer (A6, FIG. 15).
  • the 14th conductive pattern (1750) positioned in each of the first pixel circuit (PC1) and the second pixel circuit (PC2) may have an isolated shape.
  • the 14th conductive pattern (1750) may be electrically connected to the third transistor (T3, FIG. 15).
  • the 14th conductive pattern (1750) may be electrically connected to the third semiconductor layer (A3) through a contact hole (CNT').
  • the 14th conductive pattern (1750) may be a connection electrode that is connected to a reference voltage line (VRL, FIG. 17) to be described later and transmits a reference voltage (VREF, FIG. 8) to the third transistor (T3, FIG. 15).
  • the 15th conductive pattern (1760) positioned in each of the first pixel circuit (PC1) and the second pixel circuit (PC2) may have an isolated shape.
  • the 15th conductive pattern (1760) may be electrically connected to the second transistor (T2, FIG. 15).
  • the 15th conductive pattern (1760) may be electrically connected to the second transistor (T2, FIG. 15) through a contact hole (CNT').
  • the 15th conductive pattern (1760) may be a connection electrode that is connected to a data line (DL, FIG. 17) to be described later and transmits a data signal (DATA, FIG. 8) to the second transistor (T2, FIG. 15).
  • the 16th conductive pattern (1770) located in the second pixel circuit (PC2) may have an isolated shape.
  • the 16th conductive pattern (1770) may electrically connect the fourth transistor (T4, FIG. 15) of the second pixel circuit (PC2) and the initialization voltage line (VL) described later with reference to FIG. 17.
  • the 16th conductive pattern (1770) may be electrically connected to the fourth semiconductor layer (A4) of the fourth transistor (T4, FIG. 15) through a contact hole (CNT').
  • the fourth transistor (T4, FIG. 15) located in the first pixel circuit (PC1) may be electrically connected to an initialization voltage line (not shown) passing through the first pixel circuit (PC1) and an adjacent pixel circuit.
  • a part of the first semiconductor pattern (1510) of the first pixel circuit (PC1) may extend to an adjacent pixel circuit arranged in the (i)th row and the (j-1)th column, and the first semiconductor pattern (1510) of the first pixel circuit (PC1) may be electrically connected to an initialization voltage line passing through the adjacent pixel circuit.
  • the dummy conductive pattern (1770') located in the first pixel circuit (PC1) may have an isolated shape.
  • the dummy conductive pattern (1770') may be electrically connected to the fourth oxide semiconductor pattern (1540) through a contact hole (CNT').
  • the 17th conductive pattern (1780) positioned in each of the first pixel circuit (PC1) and the second pixel circuit (PC2) may have an isolated shape.
  • the 17th conductive pattern (1780) may be electrically connected to the 6th transistor (T6, FIG. 15).
  • the 17th conductive pattern (1780) may be electrically connected to the 6th semiconductor layer (A6) and the 4th semiconductor layer (A4) through a contact hole (CNT').
  • the 17th conductive pattern (1780) may be electrically connected to the 1st oxide semiconductor pattern (1510) through the contact hole (CNT'), and the connection point between the 17th conductive pattern (1780) and the 1st oxide semiconductor pattern (1510) may be positioned between an area corresponding to the 6th semiconductor layer (A6) and an area corresponding to the 4th semiconductor layer (A4) among the 1st oxide semiconductor pattern (1510).
  • the 17th challenge pattern (1780) may be a connection electrode connecting a pixel electrode of a light-emitting diode (LED, FIG. 8) and a fourth transistor (T4, FIG. 15) and a sixth transistor (T6, FIG. 15).
  • a fifth conductive layer (1800) may be disposed on a fourth conductive layer (1700).
  • the fifth conductive layer (1800) may include aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), and/or copper (Cu), and may be formed as a single layer or multiple layers including the aforementioned materials.
  • the fifth conductive layer (1800) may include a data line (DL), a data connection line (DVL), an initialization voltage line (VL), a reference voltage line (VRL), an eighteenth conductive pattern (1810), and a nineteenth conductive pattern (1820).
  • the data line (DL), the data connection line (DVL), the initialization voltage line (VL), the reference voltage line (VRL), the eighteenth conductive pattern (1810), and the nineteenth conductive pattern (1820) may be arranged to be spaced apart from each other.
  • each of the data line (DL), the data connection line (DVL), the initialization voltage line (VL), and the reference voltage line (VRL) may extend along a second direction (e.g., the y direction).
  • the data line (DL), the data connection line (DVL), the initialization voltage line (VL), and the reference voltage line (VRL) passing through the first pixel circuit (PC1) and the data line (DL), the first data connection line (DVL), the initialization voltage line (VL), and the reference voltage line (VRL) passing through the second pixel circuit (PC2) may be substantially symmetrical with respect to the imaginary line (IML).
  • the data line (DL) passing through each of the first pixel circuit (PC1) and the second pixel circuit (PC2) is electrically connected to the 15th conductive pattern (1760) described with reference to FIG. 16 through the first via contact hole (VCNT1), and can provide a data signal to the second transistor (T2, FIG. 15).
  • the data connection line (DVL) passing through each of the first pixel circuit (PC1) and the second pixel circuit (PC2) can be electrically connected to pixel circuits arranged in different columns from the first pixel circuit (PC1) and the second pixel circuit (PC2).
  • An initialization voltage line (VL) passing through the second pixel circuit (PC2) is electrically connected to a 16th conductive pattern (1770, FIG. 16) located in the second pixel circuit (PC2) through a first via contact hole (VCNT1) to provide an initialization voltage to a 4th transistor (T4, FIG. 15) of the second pixel circuit (PC2).
  • An initialization voltage line (VL) passing through the first pixel circuit (PC1) can be electrically connected to a dummy conductive pattern (1770') described with reference to FIG. 16 through a first via contact hole (VCNT1).
  • the fourth transistor (T4, FIG. 15) located in the first pixel circuit (PC1) can be electrically connected to an initialization voltage line (not shown) passing through an adjacent pixel circuit adjacent to the first pixel circuit (PC1).
  • a reference voltage line (VRL) passing through each of the first pixel circuit (PC1) and the second pixel circuit (PC2) is electrically connected to the 14th conductive pattern (1750) described with reference to FIG. 16 through the first via contact hole (VCNT1), and can provide a reference voltage to the third transistor (T3, FIG. 15).
  • the 18th conductive pattern (1810) and the 19th conductive pattern (1820) may have an isolated shape.
  • the 18th conductive pattern (1810) located in each of the first pixel circuit (PC1) and the second pixel circuit (PC2) may be electrically connected to the 10th conductive pattern (1710) described with reference to FIG. 16 through the first via contact hole (VCNT1).
  • the 10th conductive pattern (1710) and the 18th conductive pattern (1810) may be connection electrodes that transmit the driving voltage (ELVDD, FIG. 8) of the driving voltage line (PL, FIG. 18) to be described later to the hold capacitor (Chd, FIG. 8).
  • the 19th conductive pattern (1820) positioned in each of the first pixel circuit (PC1) and the second pixel circuit (PC2) may be electrically connected to the 17th conductive pattern (1780) described with reference to FIG. 16 through the first via contact hole (VCNT1).
  • the 17th conductive pattern (1780) and the 19th conductive pattern (1820) may be connection electrodes that connect the pixel electrode of the light-emitting diode (LED, FIG. 8) to the fourth transistor (T4, FIG. 15) and the sixth transistor (T6, FIG. 15).
  • a sixth conductive layer (1900) may be disposed on a fifth conductive layer (1800).
  • the sixth conductive layer (1900) may include one or more materials selected from aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), and copper (Cu).
  • the sixth conductive layer (1900) may include a driving voltage line (PL) and a 20th conductive pattern (1955).
  • the driving voltage line (PL) and the 20th conductive pattern (1955) may be arranged spaced apart from each other.
  • the driving voltage line (PL) may include main parts (1910) that are spaced apart from each other and bridge parts (1920, 1930) that connect the main parts (1910).
  • the main parts (1910) and the bridge parts (1920, 1930) may be connected as one body.
  • the connection structure of the main parts (1910) and the bridge parts (1920, 1930) may have a mesh shape on a plane.
  • the main portion (1910) may overlap with the voltage line or signal line below it in a third direction (e.g., z direction).
  • one of the main portions (1910) may be positioned on an imaginary line (IML) and may overlap with a data line (DL) and a data connection line (DVL) passing through each of the first pixel circuit (PC1) and the second pixel circuit (PC2).
  • Another one of the main portions (1910) may overlap with a reference voltage line (VRL) passing through the first pixel circuit (PC1).
  • Another one of the main portions (1910) may overlap with a reference voltage line (VRL) passing through the second pixel circuit (PC2).
  • the main portion (1910) may also overlap with a light-emitting area of a light-emitting diode (LED, FIG. 8).
  • the bridge portions (1920, 1930) may extend along a first diagonal direction (OB1) and/or a second diagonal direction (OB2) intersecting a first direction (e.g., x-direction) and a second direction (e.g., y-direction). Each of the bridge portions (1920, 1930) may connect adjacent main portions (1910).
  • the first bridge portion (1920) of the bridge portions (1920, 1930) may extend along the first diagonal direction (OB1) to integrally connect two adjacent main portions (1910).
  • the second bridge portion (1930) of the bridge portions (1920, 1930) may extend along the second diagonal direction (OB2) to integrally connect two adjacent main portions (1910).
  • the driving voltage line (PL) may be electrically connected to a transistor or capacitor through a bridge portion (1920, 1930).
  • a second bridge portion (1930) passing through a first pixel circuit (PC1) may be electrically connected to an 18th conductive pattern (1810, FIG. 17) located in the first pixel circuit (PC1) through a second via contact hole (VCNT2).
  • the 18th conductive pattern (1810, FIG. 17) may be electrically connected to a 10th conductive pattern (1710, FIG. 16) located in the first pixel circuit (PC1).
  • the tenth conductive pattern (1710, FIG. 16) can be electrically connected to the second conductive pattern (1320, FIG. 12) including the first lower hold electrode (CEh1a, FIG.
  • the driving voltage of the driving voltage line (PL) can be transmitted to the fifth transistor (T5, FIG. 12) of the first pixel circuit (PC1) and the first hold electrode (CEh1, FIG. 8) of the hold capacitor (Chd, FIG. 8).
  • the 20th conductive pattern (1955) may have an isolated shape.
  • the 20th conductive pattern (1955) positioned in each of the first pixel circuit (PC1) and the second pixel circuit (PC2) may be electrically connected to the 19th conductive pattern (1820, FIG. 17) positioned in each of the first pixel circuit (PC1) and the second pixel circuit (PC2) through the second via contact hole (VCNT2).
  • the 17th conductive pattern (1780, FIG. 16), the 19th conductive pattern (1820, FIG. 17), and the 20th conductive pattern (1955) may be connection electrodes that connect a pixel electrode of a light-emitting diode (LED, FIG. 8) to a fourth transistor (T4, FIG. 15) and a sixth transistor (T6, FIG. 15).
  • FIG. 19 is a schematic plan view of a portion of a display panel according to an embodiment of the present invention, which is an enlarged view of portion B of FIG. 9.
  • FIG. 20 is a schematic cross-sectional view of a display panel according to an embodiment of the present invention, which shows a cross-section taken along line I-I' of FIG. 19.
  • FIG. 19 illustrates a structure in which only a lower metal layer (1110, FIG. 10), a silicon semiconductor layer (1200, FIG. 11), a first conductive layer (1300, FIG. 12), a second conductive layer (1400, FIG. 13), an oxide semiconductor layer (1500, FIG. 14), a third conductive layer (1600, FIG. 15), and a fourth conductive layer (1700, FIG. 16) are accumulated.
  • the display panel (10) may include a pixel circuit layer (PCL) including transistors and capacitors arranged on a substrate (100), and a display element layer arranged on the pixel circuit layer (PCL) described above and including a light emitting diode (LED).
  • the pixel circuit layer (PCL) may include the transistors and capacitors described above with reference to FIGS. 8 to 18, and FIG. 20 illustrates a first transistor (T1), a fifth transistor (T5), a storage capacitor (Cst), and a hold capacitor (Chd).
  • the substrate (100) may include a glass material, a ceramic material, a metal material, a plastic material, or a material having flexible or bendable properties.
  • the substrate (100) may include a polymer resin such as polyethersulfone (PES), polyacrylate, polyether imide (PEI), polyethylene naphthalate (PEN), polyethylene terephthalate (PET), polyphenylene sulfide (PPS), polyarylate, polyimide (PI), polycarbonate, and cellulose acetate propionate (CAP).
  • PES polyethersulfone
  • PEI polyether imide
  • PEN polyethylene naphthalate
  • PET polyethylene terephthalate
  • PPS polyphenylene sulfide
  • PI polyimide
  • CAP cellulose acetate propionate
  • the substrate (100) may have a single-layer or multi-layer structure of the above material, and in the case of a multi-layer structure, may further include an inorganic layer.
  • the substrate (100) may have a structure in which a layer including the aforementioned polymer resin and a barrier layer including an inorganic insulating material are alternately laminated.
  • a lower metal layer (1110) may be disposed on the substrate (100).
  • the lower metal layer (1110) may include one or more materials selected from aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), and copper (Cu).
  • the lower metal layer (1110) may be a single layer including molybdenum, have a double layer structure in which a molybdenum layer and a titanium layer are stacked, or have a triple layer structure in which a titanium layer, an aluminum layer, and a titanium layer are stacked.
  • the lower metal layer (1110) may have a voltage level of a constant voltage.
  • the lower metal layer (1110) may have the same voltage level (e.g., driving voltage, ELVDD) as the driving voltage line (PL) described with reference to FIG. 8.
  • the lower metal layer (1110) may shield light traveling to the fifth semiconductor layer (A5) of the fifth transistor (T5) and protect the fifth transistor (T5) from static electricity.
  • the lower metal layer (1110) may be electrically connected to a portion of the driving voltage line (PL, FIG. 6) or the first power supply wiring (15, FIG. 6) in an area other than the display area (DA, FIG. 6), for example, an outer area (PA, FIG. 6).
  • the buffer layer (101) may be disposed on the lower metal layer (1110).
  • the buffer layer (101) may be an inorganic insulating layer including an inorganic insulating material such as silicon nitride and/or silicon oxide, and may have a single-layer or multi-layer structure including the aforementioned materials.
  • FIG. 20 illustrates a fifth semiconductor layer (A5) of a fifth transistor (T5).
  • the fifth semiconductor layer (A5) is a region included in the silicon semiconductor layer (1200, FIG. 11) and may be a silicon semiconductor layer including polysilicon.
  • the fifth semiconductor layer (A5) may include a channel region (C5) and doped impurity regions (S5, D5) arranged on both sides of the channel region (C5).
  • One of the doped regions (S5, D5) of the fifth semiconductor layer (A5) may be a source and the other may be a drain.
  • the first gate insulating layer (103) may be disposed on the fifth semiconductor layer (A5).
  • the first gate insulating layer (103) may be an inorganic insulating layer including an inorganic insulating material such as silicon oxide, silicon nitride, and/or silicon oxynitride, and may have a single-layer or multi-layer structure including the aforementioned materials.
  • the fifth gate electrode (G5) is disposed on the first gate insulating layer (103) and may overlap the channel region (C5) of the fifth semiconductor layer (A5) in the third direction (e.g., z direction).
  • a sub-layer of the first storage electrode (CEs1) of the storage capacitor (Cst) and the first hold electrode (CEh1) of the hold capacitor (Chd), for example, a first lower hold electrode (CEh1a) may be disposed on the same layer as the fifth gate electrode (G5), for example, the first gate insulating layer (103).
  • the fifth gate electrode (G5), the first storage electrode (CEs1), and the first lower hold electrode (CEh1a) may be a part of the first conductive layer (1300) described in FIG. 12.
  • the fifth gate electrode (G5), the first storage electrode (CEs1) of the storage capacitor (Cst), and the first lower hold electrode (CEh1a) of the hold capacitor (Chd) may include the same material.
  • the fifth gate electrode (G5), the first storage electrode (CEs1) of the storage capacitor (Cst), and the first lower hold electrode (CEh1a) of the hold capacitor (Chd) may include aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), and/or copper (Cu), and may be formed as a single layer or multiple layers including the above-mentioned materials.
  • the second gate insulating layer (105) may be disposed on the fifth gate electrode (G5), the first storage electrode (CEs1) of the storage capacitor (Cst), and the first lower hold electrode (CEh1a) of the hold capacitor (Chd).
  • the second gate insulating layer (105) may be an inorganic insulating layer including an inorganic insulating material such as silicon oxide, silicon nitride, and/or silicon oxynitride, and may have a single-layer or multi-layer structure including the aforementioned materials.
  • the second gate insulating layer (105) may include a different material from the first gate insulating layer (103).
  • the first gate insulating layer (103) may include silicon oxide
  • the second gate insulating layer (105) may include silicon nitride.
  • the fifth conductive pattern (1410) may be disposed on the second gate insulating layer (105).
  • the fifth conductive pattern (1410) may be a portion of the second conductive layer (1400) described in FIG. 13.
  • the fifth conductive pattern (1410) may overlap the first storage electrode (CEs1) of the storage capacitor (Cst) and the first lower hold electrode (CEh1a) of the hold capacitor (Chd) in the third direction (e.g., the z direction).
  • the fifth conductive pattern (1410) may include the second storage electrode (CEs2) of the storage capacitor (Cst) and the second hold electrode (CEh2) of the hold capacitor (Chd).
  • a portion of the fifth conductive pattern (1410) may be a second electrode (CEs2) of a storage capacitor (Cst), and another portion of the fifth conductive pattern (1410) may be a second hold electrode (CEh2) of a hold capacitor (Chd).
  • CEs2 of the storage capacitor (Cst) and the second hold electrode (CEh2) of the hold capacitor (Chd) may be connected integrally.
  • the fifth conductive pattern (1410 for example, the second storage electrode (CEs2) of the storage capacitor (Cst) and the second hold electrode (CEh2) of the hold capacitor (Chd), may include aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), and/or copper (Cu), and may be formed as a single layer or multiple layers including the aforementioned materials.
  • the fifth conductive pattern (1410) may be a single layer including molybdenum.
  • the first interlayer insulating layer (107) may be disposed on the fifth conductive pattern (1410).
  • the first interlayer insulating layer (107) may be an inorganic insulating layer including an inorganic insulating material such as silicon oxide, silicon nitride, and/or silicon oxynitride, and may have a single-layer or multi-layer structure including the aforementioned materials.
  • the first interlayer insulating layer (107) may have a stacked structure of a layer including silicon oxide and a layer including silicon nitride.
  • the first semiconductor layer (A1) of the first transistor (T1) may be disposed on the first interlayer insulating layer (107).
  • the first semiconductor layer (A1) of the first transistor (T1) may include an oxide semiconductor, and the oxide semiconductor may be an oxide semiconductor including at least one element selected from the group consisting of indium (In), gallium (Ga), stannum (Sn), zirconium (Zr), vanadium (V), hafnium (Hf), cadmium (Cd), germanium (Ge), chromium (Cr), titanium (Ti), aluminum (Al), cesium (Cs), cerium (Ce), and zinc (Zn).
  • the oxide semiconductor may include ITZO (InSnZnO) or IGZO (InGaZnO).
  • the first semiconductor layer (A1) may include a channel region (C1) and conductive regions (S1, D1) arranged on both sides of the channel region (C1). One of the conductive regions (S1, D1) may be a source and the other may be a drain.
  • the first semiconductor layer (A1) may be arranged on a different layer from the fifth semiconductor layer (A5) described above. The vertical distance from the substrate (100) to the first semiconductor layer (A1) may be greater than the vertical distance from the substrate (100) to the fifth semiconductor layer (A5).
  • the first semiconductor layer (A1) may be a portion of the first oxide semiconductor pattern (1510) described in FIG. 14.
  • the first upper hold electrode (CEh1b) of the hold capacitor (Chd) may be disposed on the same layer as the first semiconductor layer (A1) and may include the same material as the first semiconductor layer (A1). That is, the first upper hold electrode (CEh1b) of the hold capacitor (Chd) may be disposed on the first interlayer insulating layer (107).
  • the first upper hold electrode (CEh1b) may be the third oxide semiconductor pattern (1530) described in FIG. 14.
  • the entire area of the third oxide semiconductor pattern (1530) may be conductive in order to function as the first upper hold electrode (CEh1b).
  • the entire area of the third oxide semiconductor pattern (1530) may be a conductive area that has undergone plasma treatment.
  • the oxide semiconductor layer (1500, FIG. 14) may have a property in which the conductive characteristics change depending on the oxygen content.
  • a metal oxide semiconductor such as ITZO or IGZO may have the characteristics of a conductor or a semiconductor by appropriately controlling the oxygen content.
  • the oxide semiconductor basically has the characteristics of a semiconductor, but if the oxygen content in the oxide semiconductor is reduced, the metallic properties are strengthened and the properties of a conductor can be obtained.
  • a method for reducing the oxygen content of the oxide semiconductor may include the plasma treatment described above. When the plasma treatment is performed on the oxide semiconductor layer (1500, FIG. 14), the oxygen contained therein is removed, and the resistance of the oxide semiconductor is lowered, so that it can become a conductor.
  • the oxygen content of the conductive third oxide semiconductor pattern (1530) may be less than the oxygen content of the channel region (C1) of the first semiconductor layer (A1).
  • the storage capacitor (Cst) can be formed using a first conductive layer (1300, FIG. 12) and a second conductive layer (1400, FIG. 13). Specifically, the storage capacitor (Cst) can be formed in an area where the third conductive pattern (1330) of the first conductive layer (1300, FIG. 12) and the fifth conductive pattern (1410) of the second conductive layer (1400, FIG. 13) overlap in a third direction (e.g., z direction).
  • the third conductive pattern (1330) can be a first storage electrode (CEs1) connected to a first node (N1, FIG. 8), and the fifth conductive pattern (1410) can be a second storage electrode (CEs2) connected to a second node (N2, FIG. 8).
  • the hold capacitor (Chd) can be formed using a first conductive layer (1300, FIG. 12), a second conductive layer (1400, FIG. 13), and an oxide semiconductor layer (1500, FIG. 14).
  • the hold capacitor (Chd) can include a first sub-hold capacitor (Chd1) formed by overlapping the first conductive layer (1300, FIG. 12) and the second conductive layer (1400, FIG. 13) in a third direction (e.g., the z-direction), and a second sub-hold capacitor (Chd2) formed by overlapping the second conductive layer (1400, FIG. 13) and the oxide semiconductor layer (1500, FIG. 14) in a third direction (e.g., the z-direction).
  • the first sub-hold capacitor (Chd1) may be formed in a region where the second conductive pattern (1320) of the first conductive layer (1300, FIG. 12) and the fifth conductive pattern (1410) of the second conductive layer (1400, FIG. 13) overlap in a third direction (e.g., z-direction).
  • the second sub-hold capacitor (Chd2) may be formed in a region where the fifth conductive pattern (1410) of the second conductive layer (1400, FIG. 13) and the third oxide semiconductor pattern (1530) of the oxide semiconductor layer (1500, FIG. 14) overlap in a third direction (e.g., z-direction).
  • the second conductive pattern (1320) may be a first lower hold electrode (CEh1a) which is a sub-layer of the first hold electrode (CEh1, FIG. 8), and the third oxide semiconductor pattern (1530) may be a first upper hold electrode (CEh1b) which is a sub-layer of the first hold electrode (CEh1, FIG. 8).
  • the fifth conductive pattern (1410) may be a second hold electrode (CE2) which faces each of the first lower hold electrode (CEh1a) and the first upper hold electrode (CEh1b).
  • the second conductive pattern (1320), the fifth conductive pattern (1410), and the third oxide semiconductor pattern (1530) may be stacked to overlap each other to form a hold capacitor (Chd).
  • the hold capacitor (Chd) is formed to stabilize the voltage of the second node (N2, FIG. 8), and a constant voltage can be applied to the first hold electrode (CEh1, FIG. 8) of the hold capacitor (Chd). That is, a constant voltage can be applied to each of the first lower hold electrode (CEh1a) and the first upper hold electrode (CEh1b).
  • each of the first lower hold electrode (CEh1a) and the first upper hold electrode (CEh1b) can be electrically connected to the driving voltage line (PL).
  • the first upper hold electrode (CEh1b) can be electrically connected to the driving voltage line (PL) through the tenth conductive pattern (1710) and the eighteenth conductive pattern (1810, FIG.
  • the first lower hold electrode (CEh1a) is electrically connected to the driving voltage line (PL) through the tenth conductive pattern (1710) and the eighteenth conductive pattern (1810, FIG. 10) so that the driving voltage (ELVDD, FIG. 8) can be applied thereto.
  • the first lower hold electrode (CEh1a) and the first upper hold electrode (CEh1b) are arranged on different layers, but are electrically connected to each other so that the same constant voltage can be applied thereto.
  • the hold capacitor (Chd) of the display device can have a high storage capacity.
  • the hold capacitor (Chd) of the display device can have a high storage capacity.
  • the capacity of the hold capacitor (Chd) can be significantly increased while using the same pixel circuit area.
  • the display panel (10) can minimize the voltage change of the second node (N2, FIG. 8) and drive the pixel circuit (PC, FIG. 8) more stably while maintaining high resolution by increasing the capacity of the hold capacitor (Chd).
  • a second gate insulating layer (105) may be interposed between the first lower hold electrode (CEh1a) and the second hold electrode (CEh2), and a first interlayer insulating layer (107) may be interposed between the second hold electrode (CEh2) and the first upper hold electrode (CEh1b).
  • the storage capacity of the first sub-hold capacitor (Chd1) may increase
  • the thickness of the first interlayer insulating layer (107) is reduced, the storage capacity of the second sub-hold capacitor (Chd2) may increase.
  • the capacitance of the hold capacitor (Chd) can increase by 30 fF compared to the case where the hold capacitor (Chd) has only the first sub-hold capacitor (Chd1).
  • the capacitance of the hold capacitor (Chd) can increase by 15 fF compared to the case where the hold capacitor (Chd) has only the first sub-hold capacitor (Chd1).
  • the storage capacity of the hold capacitor (Chd) can be significantly increased.
  • the third gate insulating layer (109) may be disposed on the first semiconductor layer (A1) and the first upper hold electrode (CEh1b) of the hold capacitor (Chd).
  • the third gate insulating layer (109) may be an inorganic insulating layer including an inorganic insulating material such as silicon oxide, silicon nitride, and/or silicon oxynitride, and may have a single-layer or multi-layer structure including the aforementioned materials.
  • the third gate insulating layer (109) may be a single-layer including silicon oxide.
  • FIG. 20 illustrates that the third gate insulating layer (109) passes through the side surface of the first semiconductor layer (A1) and contacts the upper surface of the first interlayer insulating layer (107), the present invention is not limited thereto.
  • the third gate insulating layer (109) may be formed to have substantially the same pattern and/or the same width as the first gate electrode (G1) described later. In other words, the third gate insulating layer (109) may not pass through the side surface of the first semiconductor layer (A1) and contact the upper surface of the first interlayer insulating layer (107).
  • the first gate electrode (G1) may be disposed on the third gate insulating layer (109).
  • the first gate electrode (G1) may overlap the channel region (C1) of the first semiconductor layer (A1) in a third direction (e.g., z direction).
  • the first gate electrode (G1) may include aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), and/or copper (Cu), and may be formed as a single layer or multiple layers including the above-described materials.
  • the first gate electrode (G1) may have a three-layer structure of titanium layer/aluminum layer/titanium layer.
  • the second interlayer insulating layer (111) may be disposed on the first gate electrode (G1).
  • the second interlayer insulating layer (111) may be an inorganic insulating layer including an inorganic insulating material such as silicon oxide, silicon nitride, and/or silicon oxynitride, and may have a single-layer or multi-layer structure including the aforementioned materials.
  • the second interlayer insulating layer (111) may have a stacked structure of a layer including silicon nitride and a layer including silicon oxynitride.
  • the tenth conductive pattern (1710), the eleventh conductive pattern (1720), and the twelfth conductive pattern (1730) may be disposed on the same layer, for example, the second interlayer insulating layer (111).
  • the tenth conductive pattern (1710), the eleventh conductive pattern (1720), and the twelfth conductive pattern (1730) may include the same material.
  • the tenth conductive pattern (1710), the eleventh conductive pattern (1720), and the twelfth conductive pattern (1730) may include aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), and/or copper (Cu), and may be formed as a single layer or multiple layers including the aforementioned materials.
  • the tenth conductive pattern (1710), the eleventh conductive pattern (1720), and the twelfth conductive pattern (1730) may have a three-layer structure of titanium layer/aluminum layer/titanium layer.
  • the 10th challenge pattern (1710), the 11th challenge pattern (1720), and the 12th challenge pattern (1730) may be a portion of the 4th challenge layer (1700) described in FIG. 16.
  • the first organic insulating layer (113) may be disposed on the tenth conductive pattern (1710), the eleventh conductive pattern (1720), and the twelfth conductive pattern (1730).
  • the first organic insulating layer (113) may include an organic insulating material such as acrylic, BCB (Benzocyclobutene), polyimide, or HMDSO (Hexamethyldisiloxane).
  • the data line (DL) and the initialization voltage line (VL) may be arranged on the first organic insulating layer (113).
  • the data line (DL) and the initialization voltage line (VL) may include aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), and/or copper (Cu), and may be formed as a single layer or multiple layers including the above-described materials.
  • the data line (DL) and the initialization voltage line (VL) may have a three-layer structure of titanium layer/aluminum layer/titanium layer.
  • the data line (DL) and the initialization voltage line (VL) may be a portion of the fifth conductive layer (1800) described in FIG. 17.
  • the second organic insulating layer (115) may be placed on the data line (DL) and the initialization voltage line (VL).
  • the second organic insulating layer (115) may include an organic insulating material such as acrylic, BCB (Benzocyclobutene), polyimide, or HMDSO (Hexamethyldisiloxane).
  • the driving voltage line (PL) may be disposed on the second organic insulating layer (115).
  • the driving voltage line (PL) may include aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), and/or copper (Cu), and may be formed as a single layer or multiple layers including the above-described materials.
  • the driving voltage line (PL) may have a three-layer structure of titanium layer/aluminum layer/titanium layer.
  • the driving voltage line (PL) may be a portion of the sixth conductive layer (1900) described in FIG. 18.
  • the third organic insulating layer (117) may be placed on the driving voltage line (PL).
  • the third organic insulating layer (117) may include an organic insulating material such as acrylic, BCB (Benzocyclobutene), polyimide, or HMDSO (Hexamethyldisiloxane).
  • a light emitting diode may be disposed on the third organic insulating layer (117).
  • the light emitting diode (LED) may include a pixel electrode (210), an intermediate layer (220), and a counter electrode (230) on the third organic insulating layer (117).
  • An outer portion of the pixel electrode (210) may be covered in a third direction (e.g., z direction) by the bank layer (119), and an inner portion of the pixel electrode (210) may overlap an intermediate layer (220) in a third direction (e.g., z direction) through an opening (119OP) of the bank layer (119).
  • the pixel electrode (210) may be arranged to correspond to each light emitting diode (LED), and the counter electrode (230) may be arranged to correspond to a plurality of light emitting diodes (LED). In other words, the counter electrode (230) may extend to overlap a plurality of pixel electrodes (210) in a third direction (e.g., z direction).
  • a plurality of light emitting diodes may share a counter electrode (230), and a stacked structure of a pixel electrode (210), an intermediate layer (220), and a counter electrode (230) may correspond to a light emitting diode (LED).
  • the intermediate layer (220) may include an emission layer.
  • the intermediate layer (220) may further include an emission layer and a functional layer.
  • the functional layer may include a hole transport layer (HTL), a hole injection layer (HIL), an electron transport layer (ETL), and/or an electron injection layer (EIL).
  • the intermediate layer (220) may include a first stack including an emission layer and a functional layer, a second stack including an emission layer and a functional layer, and a charge generation layer between the first stack and the second stack.
  • the charge generation layer may include a negative charge generation layer and a positive charge generation layer. The light emission efficiency of a tandem light emitting diode (LED) including a plurality of emission layers can be further increased by the negative charge generation layer and the positive charge generation layer.
  • LED tandem light emitting diode
  • the negative charge generation layer may be an n-type charge generation layer.
  • the negative charge generation layer can supply electrons.
  • the negative charge generation layer may include a host and a dopant.
  • the host may include an organic material.
  • the dopant may include a metallic material.
  • the positive charge generation layer may be a p-type charge generation layer.
  • the positive charge generation layer can supply holes.
  • the positive charge generation layer may include a host and a dopant.
  • the host may include an organic material.
  • the dopant may include a metallic material.
  • the counter electrode (230) may be formed of a conductive material having a low work function.
  • the counter electrode (230) may include a (semi-)transparent layer including silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), or an alloy thereof.
  • the counter electrode (230) may further include a layer such as ITO, IZO, ZnO, or In2O3 on the (semi-)transparent layer including the aforementioned material.
  • an encapsulation layer may be disposed on the light emitting diode (LED).
  • the encapsulation layer may include a first inorganic encapsulation layer, a second inorganic encapsulation layer, and an organic encapsulation layer therebetween.
  • Fig. 21 is a schematic equivalent circuit diagram of a light emitting diode and a pixel circuit of a display panel according to another embodiment of the present invention
  • Fig. 22 is a schematic cross-sectional view of a display panel according to another embodiment of the present invention.
  • FIGs. 21 and 22 except for the feature of the hold capacitor (Chd), other features are the same as those described with reference to Figs. 8 to 20.
  • the same reference numerals among the components of Figs. 21 and 22 replace those described with reference to Figs. 8 to 20, and the following description focuses on the differences.
  • a pixel circuit (PC) connected to a light emitting diode (LED) may include a plurality of transistors and a plurality of capacitors.
  • the pixel circuit (PC) may include first to sixth transistors (T1, T2, T3, T4, T5, T6), a storage capacitor (Cst), and a hold capacitor (Chd).
  • a hold capacitor (Chd) may be connected between a reference voltage line (VRL) and a second node (N2).
  • a first hold electrode (CEh1) of the hold capacitor (Chd) may be connected to the reference voltage line (VRL), and a second hold electrode (CEh2) may be connected to a second node (N2).
  • the hold capacitor (Chd) may allow the voltage of the lower gate electrode of the first transistor (T1) and the second node (N2) to remain constant and have a constant voltage even when a peripheral signal fluctuates.
  • a plurality of transistors and capacitors may be arranged on the substrate (100).
  • Fig. 22 only illustrates the first transistor (T1), the storage capacitor (Cst), and the hold capacitor (Chd).
  • a first lower hold electrode (CEh1a), which is a sub-layer of a first storage electrode (CEs1) of a storage capacitor (Cst) and a first hold electrode (CEh1) of a hold capacitor (Chd), may be disposed on a first gate insulating layer (103).
  • a second gate insulating layer (105) may be disposed on the first storage electrode (CEs1) and the first lower hold electrode (CEh1a), and a second conductive layer (1400, FIG. 13) may be disposed on the second gate insulating layer (105).
  • the 13) may include a second storage electrode (CEs2) overlapping the first storage electrode (CEs1) in a third direction (e.g., z direction) and a second hold electrode (CEh2) overlapping the first lower hold electrode (CEh1a) in a third direction (e.g., z direction).
  • the second storage electrode (CEs2) and the second hold electrode (CEh2) can be connected as one body.
  • a first interlayer insulating layer (107) may be disposed on the second storage electrode (CEs2) and the second hold electrode (CEh2), and an oxide semiconductor layer (1500, FIG. 14) may be disposed on the first interlayer insulating layer (107).
  • the oxide semiconductor layer (1500, FIG. 14) may include a channel region (C1) of the first transistor (T1) and conductive regions (S1, D1) on both sides of the channel region.
  • the oxide semiconductor layer (1500, FIG. 14) may include a first upper hold electrode (CEh1b), which is a sublayer of the first hold electrode (CEh1) of the hold capacitor (Chd).
  • the first upper hold electrode (CEh1b) may overlap the second hold electrode (CEh2) in a third direction (e.g., z direction).
  • the first upper hold electrode (CEh1b) may be a conductive portion of the oxide semiconductor layer (1500, FIG. 14).
  • the storage capacitor (Cst) may be formed by overlapping a first storage electrode (CEs1) disposed on a first conductive layer (1300, FIG. 12) and a second storage electrode (CEs2) disposed on a second conductive layer (1400, FIG. 13) in a third direction (e.g., z direction).
  • the hold capacitor (Chd) may include a first sub-hold capacitor (Chd1) and a second sub-hold capacitor (Chd2) disposed to overlap each other.
  • the first sub-hold capacitor (Chd1) may be formed by overlapping a first lower hold electrode (CEh1a) disposed on a first conductive layer (1300, FIG. 12) and a second hold electrode (CEh2) disposed on a second conductive layer (1400, FIG.
  • the second sub-hold capacitor (Chd2) can be formed by overlapping a second hold electrode (CEh2) disposed on a second conductive layer (1400, FIG. 13) and a first upper hold electrode (CEh1b) disposed on an oxide semiconductor layer (1500, FIG. 14) in a third direction (e.g., z direction).
  • the hold capacitor (Chd) is formed to stabilize the voltage of the second node (N2), and a constant voltage can be applied to the first hold electrode (CEh1) of the hold capacitor (Chd). That is, a constant voltage can be applied to each of the first lower hold electrode (CEh1a) and the first upper hold electrode (CEh1b).
  • each of the first lower hold electrode (CEh1a) and the first upper hold electrode (CEh1b) can be electrically connected to a reference voltage line (VRL).
  • VRL reference voltage line
  • the first upper hold electrode (CEh1b) can be electrically connected to the reference voltage line (VRL) disposed on the fifth conductive layer (1800, FIG.
  • the structure in which the first lower hold electrode (CEh1a) and the reference voltage line (VRL) are connected is not shown, but the first lower hold electrode (CEh1a) can also be connected to the reference voltage line (VRL) through a plurality of bridge electrodes and receive a reference voltage (Vref).
  • the hold capacitor (Chd) of the display device can have a high storage capacity.
  • the hold capacitor (Chd) of the display device can have a high storage capacity.
  • the capacity of the hold capacitor (Chd) can be significantly increased while using the same pixel circuit area.
  • the display panel (10) can maintain a high resolution while increasing the capacity of the hold capacitor (Chd), thereby minimizing the voltage change of the second node (N2), and driving the pixel circuit (PC) more stably.
  • Fig. 23 is a schematic equivalent circuit diagram of a light emitting diode and a pixel circuit of a display panel according to another embodiment of the present invention
  • Fig. 24 is a schematic cross-sectional view of a display panel according to another embodiment of the present invention.
  • the hold capacitor (Chd) and the auxiliary hold capacitor (Chd') are the same as those described with reference to Figs. 8 to 20.
  • the same reference numerals among the components of Figs. 23 and 24 replace those described with reference to Figs. 8 to 20, and the following description focuses on the differences.
  • a pixel circuit (PC) connected to a light emitting diode (LED) may include a plurality of transistors and a plurality of capacitors.
  • the pixel circuit (PC) may include first to sixth transistors (T1, T2, T3, T4, T5, T6), a storage capacitor (Cst), a hold capacitor (Chd), and an auxiliary hold capacitor (Chd').
  • a hold capacitor (Chd) may be connected between a driving voltage line (PL) and a second node (N2).
  • a first hold electrode (CEh1) of the hold capacitor (Chd) may be connected to the driving voltage line (PL), and a second hold electrode (CEh2) may be connected to a second node (N2).
  • the pixel circuit (PC) may further include an auxiliary hold capacitor (Chd') in addition to the hold capacitor (Chd).
  • the auxiliary hold capacitor (Chd') may be connected between a lower gate electrode of the first transistor (T1) and a reference voltage line (VRL).
  • a third hold electrode (CEh3) of the auxiliary hold capacitor (Chd') may be connected to the reference voltage line (VRL), and a fourth hold electrode (CEh4) may be connected to a lower gate electrode of the first transistor (T1) and the second node (N2).
  • the hold capacitor (Chd) and the auxiliary hold capacitor (Chd') ensure that the voltage of the lower gate electrode of the first transistor (T1) and the second node (N2) does not fluctuate and has a constant voltage even when the surrounding signal fluctuates.
  • a plurality of transistors and capacitors may be arranged on the substrate (100).
  • Fig. 24 only illustrates the first transistor (T1), the storage capacitor (Cst), the hold capacitor (Chd), and the auxiliary hold capacitor (Chd').
  • a first storage electrode (CEs1) of a storage capacitor (Cst), a first lower hold electrode (CEh1a) which is a sub-layer of a first hold electrode (CEh1) of a hold capacitor (Chd), and a third lower hold electrode (CEh3a) which is a sub-layer of a third hold electrode (CEh3) of an auxiliary hold capacitor (Chd') may be arranged.
  • the first storage electrode (CEs1), the first lower hold electrode (CEh1a), and the third lower hold electrode (CEh3a) may be arranged on the same layer and may include the same material.
  • a second gate insulating layer (105) may be disposed on the first storage electrode (CEs1), the first lower hold electrode (CEh1a), and the third lower hold electrode (CEh3a), and a second conductive layer (1400, FIG. 13) may be disposed on the second gate insulating layer (105).
  • the second conductive layer (1400, FIG. 13) may include a second storage electrode (CEs2) overlapping the first storage electrode (CEs1) in a third direction (e.g., z direction), a second hold electrode (CEh2) overlapping the first lower hold electrode (CEh1a), and a fourth hold electrode (CEh4) overlapping the third lower hold electrode (CEh3a) in a third direction (e.g., z direction).
  • the second storage electrode (CEs2), the second hold electrode (CEh2), and the fourth hold electrode (CEh4) can be connected as one body.
  • a first interlayer insulating layer (107) may be disposed on the second storage electrode (CEs2), the second hold electrode (CEh2), and the fourth hold electrode (CEh4), and an oxide semiconductor layer (1500, FIG. 14) may be disposed on the first interlayer insulating layer (107).
  • the oxide semiconductor layer (1500, FIG. 14) may include a channel region (C1) of the first transistor (T1) and conductive regions (S1, D1) on both sides of the channel region.
  • the 14) may include a first upper hold electrode (CEh1b), which is a sublayer of the first hold electrode (CEh1) of the hold capacitor (Chd), and a third upper hold electrode (CEh3b), which is a sublayer of the third hold electrode (CEh3) of the auxiliary hold capacitor (Chd').
  • the first upper hold electrode (CEh1b) may overlap the second hold electrode (CEh2) in a third direction (e.g., z direction), and the third upper hold electrode (CEh3b) may overlap the fourth hold electrode (CEh4) in a third direction (e.g., z direction).
  • the first upper hold electrode (CEh1b) and the third upper hold electrode (CEh3b) may be conductive portions of the oxide semiconductor layer (1500, FIG. 14).
  • the storage capacitor (Cst) may be formed by overlapping a first storage electrode (CEs1) disposed on a first conductive layer (1300, FIG. 12) and a second storage electrode (CEs2) disposed on a second conductive layer (1400, FIG. 13) in a third direction (e.g., z direction).
  • the hold capacitor (Chd) may include a first sub-hold capacitor (Chd1) and a second sub-hold capacitor (Chd2) disposed so as to overlap each other in a third direction (e.g., z direction).
  • the first sub-hold capacitor (Chd1) may be formed by overlapping a first lower hold electrode (CEh1a) disposed on a first conductive layer (1300, FIG.
  • the second hold capacitor (Chd2) can be formed by overlapping a second hold electrode (CEh2) disposed on a second conductive layer (1400, FIG. 13) and a first upper hold electrode (CEh1b) disposed on an oxide semiconductor layer (1500, FIG. 14) in a third direction (e.g., z direction).
  • the auxiliary hold capacitor (Chd') may include a third sub-hold capacitor (Chd3) and a fourth sub-hold capacitor (Chd4) arranged to overlap each other in a third direction (e.g., z-direction).
  • the third sub-hold capacitor (Chd3) may be formed by overlapping a third lower hold electrode (CEh3a) arranged on a first conductive layer (1300, FIG. 12) and a fourth hold electrode (CEh4) arranged on a second conductive layer (1400, FIG. 13) in the third direction (e.g., z-direction).
  • the fourth sub-hold capacitor (Chd4) may be formed by overlapping a fourth hold electrode (CEh4) arranged on a second conductive layer (1400, FIG. 13) and a third upper hold electrode (CEh3b) arranged on an oxide semiconductor layer (1500, FIG. 14).
  • the hold capacitor (Chd) and the auxiliary hold capacitor (Chd') are formed to stabilize the voltage of the second node (N2), and a constant voltage can be applied to the first hold electrode (CEh1) of the hold capacitor (Chd) and the third hold electrode (CEh3) of the auxiliary hold capacitor (Chd'). That is, a constant voltage can be applied to each of the first lower hold electrode (CEh1a), the first upper hold electrode (CEh1b), the third lower hold electrode (CEh3a), and the third upper hold electrode (CEh3b).
  • each of the first lower hold electrode (CEh1a) and the first upper hold electrode (CEh1b) may be electrically connected to a driving voltage line (PL).
  • the first upper hold electrode (CEh1b) may be electrically connected to a driving voltage line (PL) disposed on the sixth conductive layer (1900, FIG. 18) through the first bridge electrode (BE1) and the second bridge electrode (BE2), and may receive a driving voltage (ELVDD).
  • the first lower hold electrode (CEh1a) may also be connected to the driving voltage line (PL) through a plurality of bridge electrodes, and may receive a driving voltage (ELVDD).
  • each of the third lower hold electrode (CEh3a) and the third upper hold electrode (CEh3b) may be electrically connected to the reference voltage line (VRL).
  • the third upper hold electrode (CEh3b) may be electrically connected to the reference voltage line (VRL) disposed on the fifth conductive layer (1800, FIG. 17) through the third bridge electrode (BE3) to receive the reference voltage (VREF).
  • the third lower hold electrode (CEh3a) may also be connected to the reference voltage line (VRL) through a plurality of bridge electrodes to receive the reference voltage (VREF).
  • the hold capacitor (Chd) and the auxiliary hold capacitor (Chd') of the display device can have a high storage capacity.
  • an auxiliary hold capacitor (Chd') including the third sub-hold capacitor (Chd3) and the fourth sub-hold capacitor (Chd4) is additionally arranged, so that the storage capacity of the capacitor can be significantly increased. Accordingly, the display panel (10) according to an embodiment of the present invention can maintain a high resolution while increasing the capacity of the capacitor, thereby minimizing the voltage change of the second node (N2), and driving the pixel circuit (PC) more stably.
  • Fig. 25 is a schematic cross-sectional view of a display panel according to another embodiment of the present invention. Referring to Fig. 25, except for the characteristics of the storage capacitor (Cst) and the hold capacitor (Chd), the other characteristics are the same as those described with reference to Figs. 8 to 20. The same reference numerals among the components in Fig. 25 are replaced with those described with reference to Figs. 8 to 20, and the following description focuses on the differences.
  • a plurality of transistors and capacitors may be arranged on the substrate (100).
  • Fig. 25 only illustrates the first transistor (T1), the storage capacitor (Cst), and the hold capacitor (Chd).
  • the storage capacitor (Cst) may include a first sub-storage capacitor (Cst1) and a second sub-storage capacitor (Cst2).
  • a first lower storage electrode (CEs1a) which is a sub-layer of a first storage electrode (CEs1, FIG. 8) of the storage capacitor (Cst)
  • a first hold electrode (CEh1) of a hold capacitor (Chd) may be disposed on the first gate insulating layer (103).
  • the first lower storage electrode (CEs1a) and the first hold electrode (CEh1) are portions of a first conductive layer (1300, FIG. 12) and may include the same material.
  • a second gate insulating layer (105) may be disposed on the first lower storage electrode (CEs1a) and the first hold electrode (CEh1), and a second conductive layer (1400, FIG. 13) may be disposed on the second gate insulating layer (105).
  • the second conductive layer (1400, FIG. 13) may include a second storage electrode (CEs2) overlapping the first lower storage electrode (CEs1a) in a third direction (e.g., z direction) and a second hold electrode (CEh2) overlapping the first hold electrode (CEh1) in a third direction (e.g., z direction).
  • the first hold electrode (CEh1) and the second hold electrode (CEh2) may be connected integrally.
  • a first interlayer insulating layer (107) may be disposed on the second storage electrode (CEs2) and the second hold electrode (CEh2), and an oxide semiconductor layer (1500, FIG. 14) may be disposed on the first interlayer insulating layer (107).
  • the oxide semiconductor layer (1500, FIG. 14) may include a channel region (C1) of the first transistor (T1) and conductive regions (S1, D1) on both sides of the channel region.
  • the oxide semiconductor layer (1500, FIG. 14) may include a first upper storage electrode (CEs1b), which is a sublayer of the first storage electrode (CEs1, FIG. 8) of the storage capacitor (Cst).
  • the first upper storage electrode (CEs1b) may be a conductive portion of the oxide semiconductor layer (1500, FIG. 14).
  • the region overlapping the first upper storage electrode (CEs1b) in the third direction (e.g., z direction) of the second challenge layer (1400, Fig. 13) can be another second storage electrode (CEs2).
  • the hold capacitor (Chd) may be formed by overlapping a first hold electrode (CEh1) disposed on a first conductive layer (1300, FIG. 12) and a second hold electrode (CEh2) disposed on a second conductive layer (1400, FIG. 13) in a third direction (e.g., z direction).
  • the storage capacitor (Cst) may include a first sub-storage capacitor (Cst1) and a second sub-storage capacitor (Cst2).
  • the first sub-storage capacitor (Cst1) may be formed by overlapping a first lower storage electrode (CEs1a) disposed on a first conductive layer (1300, FIG. 12) and a second storage electrode (CEh2) disposed on a second conductive layer (1400, FIG.
  • the second sub-storage capacitor (Chd2) can be formed by overlapping a second storage electrode (CEs2) disposed on a second conductive layer (1400, FIG. 13) and a first upper storage electrode (CEs1b) disposed on an oxide semiconductor layer (1500, FIG. 14) in a third direction (e.g., z direction).
  • the storage capacitor (Cst) is connected between the first node (N1) and the second node (N2), and the second storage electrode (CEs2) is connected to the second node (N2), so that each of the first lower storage electrode (CEs1a) and the first upper storage electrode (CEs1b) can be connected to the first node (N1).
  • each of the first lower storage electrode (CEs1a) and the first upper storage electrode (CEs1b) can be connected to the 12th conductive pattern (1730) corresponding to the first node (N1).
  • the storage capacitor (Cst) of the display device can have a high storage capacity.
  • the storage capacitor (Cst) of the display device can have a high storage capacity.
  • the capacity of the storage capacitor (Cst) can be significantly increased while using the same pixel circuit area.
  • the display panel (10) can maintain a high resolution while increasing the capacity of the storage capacitor (Cst), thereby minimizing the voltage change of the first node (N1, FIG. 8), and driving the pixel circuit (PC) more stably.

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Abstract

본 발명의 일 실시예는, 기판; 상기 기판 상에 배치되고, 제1 화소회로를 포함하는 화소회로층; 및 상기 제1 화소회로와 전기적으로 연결되는 발광다이오드;를 포함하고, 상기 화소회로층은, 상기 기판 상에 배치되는 제1 도전패턴을 포함하는 제1 도전층; 상기 제1 도전층 상에 배치되고, 상기 제1 도전패턴과 일부 중첩하는 제2 도전패턴을 포함하는 제2 도전층; 및 상기 제2 도전층 상에 배치되고, 상기 제2 도전패턴과 중첩하는 제1 반도체패턴을 포함하는 제1 반도체층;을 포함하고, 상기 제1 반도체패턴은 도체화된, 표시 패널을 제공한다.

Description

표시 패널 및 이를 포함하는 전자 기기
본 발명은 표시 패널 및 이를 포함한 전자 기기에 관한 것이다.
근래에 표시 장치는 그 용도가 다양해지고 있다. 또한, 표시 장치의 사용의 범위가 광범위해짐에 따라 고해상도의 표시 장치에 대한 요구가 증가되고 있다. 고해상도의 표시 장치를 제조하기 위해서는 좁은 영역에 다양한 구성의 전자요소들을 배치할 필요가 있다.
본 기술적 배경 부분은 당해 기술을 이해하는 데 유용한 배경 정보를 제공하기 위한 목적도 일부 포함하고 있는 것으로 이해되어야 한다. 다만, 본 기술적 배경 부분에는 본 명세서에 개시된 대응되는 유효 출원일 이전에는 관련 기술 분야의 당업자에게 알려지지 않았거나 인식되지 않았던 아이디어, 개념 또는 인식이 포함되어 있을 수 있다.
본 명세서에 의해 달성되고자 하는 기술적 과제는 여기에 기재된 내용에 한정되지 않으며, 기재되어 있지 않은 다른 기술적 과제들도 본 명세서로부터 당업자에게 명확하게 이해될 수 있다. 본 발명의 실시예들은 표시 품질이 향상된 표시 패널 및 이를 포함하는 전자 기기를 제공하고자 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 기판; 상기 기판 상에 배치되고, 제1 화소회로를 포함하는 화소회로층; 및 상기 제1 화소회로와 전기적으로 연결되는 발광다이오드;를 포함하고, 상기 화소회로층은, 상기 기판 상에 배치되는 제1 도전패턴을 포함하는 제1 도전층; 상기 제1 도전층 상에 배치되고, 상기 제1 도전패턴과 일부 중첩하는 제2 도전패턴을 포함하는 제2 도전층; 및 상기 제2 도전층 상에 배치되고, 상기 제2 도전패턴과 중첩하는 제1 반도체패턴을 포함하는 제1 반도체층;을 포함하고, 상기 제1 반도체패턴은 도체화된, 표시 패널을 제공한다.
일 실시예에서, 상기 제1 반도체층은 산화물 반도체 물질을 포함할 수 있다.
일 실시예에서, 상기 제1 도전패턴 및 상기 제1 반도체패턴에는 정전압이 인가될 수 있다.
일 실시예에서, 상기 제1 화소회로는, 구동전압선과 상기 발광다이오드 사이에 연결되는 제1 트랜지스터; 상기 제1 트랜지스터의 게이트 전극이 연결된 제1 노드와 상기 제1 트랜지스터의 제1 전극이 연결된 제2 노드 사이에 연결된 스토리지 커패시터; 및 상기 제2 노드와 연결된 홀드 커패시터;를 포함할 수 있다.
일 실시예에서, 상기 제1 반도체층은, 상기 제1 반도체패턴과 동일한 층 상에 배치되고, 상기 제1 트랜지스터의 채널영역을 포함하는 제2 반도체패턴을 더 포함하고, 상기 제1 반도체패턴과 상기 제2 반도체패턴은 서로 이격되어 배치될 수 있다.
일 실시예에서, 상기 홀드 커패시터는, 서로 중첩하게 형성되는 제1 서브 홀드 커패시터와 제2 서브 홀드 커패시터를 포함하고, 상기 제1 서브 홀드 커패시터는 상기 제2 도전패턴의 일부 영역과 상기 제1 도전패턴이 중첩되어 형성되고, 상기 제2 서브 홀드 커패시터는 상기 제2 도전패턴의 일부 영역과 상기 제1 반도체패턴이 중첩되어 형성될 수 있다.
일 실시예에서, 상기 홀드 커패시터는 상기 제2 노드와 상기 구동전압선 사이에 연결될 수 있다.
일 실시예에서, 상기 제1 도전패턴과 상기 제1 반도체패턴은 상기 구동전압선과 전기적으로 연결되어 동일한 구동전압을 인가받을 수 있다.
일 실시예에서, 상기 제1 화소회로는, 데이터선과 상기 제1 노드 사이에 연결되는 제2 트랜지스터; 및 기준 전압선과 상기 제1 노드 사이에 연결되는 제3 트랜지스터;를 더 포함할 수 있다.
일 실시예에서, 상기 홀드 커패시터는 상기 제2 노드와 상기 구동전압선 사이에 연결되고, 상기 제1 화소회로는, 상기 제1 트랜지스터의 하부 게이트 전극과 상기 기준 전압선 사이에 연결되는 보조 홀드 커패시터;를 더 포함하고, 상기 보조 홀드 커패시터는, 서로 중첩하게 형성되는 제3 서브 홀드 커패시터와 제4 서브 홀드 커패시터를 포함하고, 상기 제1 도전층은 상기 제1 도전패턴과 이격되어 배치되는 제3 도전패턴을 더 포함하고, 상기 제1 반도체층은 상기 제1 반도체패턴과 이격되어 배치되되, 도체화된 제3 반도체패턴을 더 포함하고, 상기 제3 서브 홀드 커패시터는 상기 제2 도전패턴의 일부 영역과 상기 제3 도전패턴이 중첩되어 형성되고, 상기 제4 서브 홀드 커패시터는 상기 제2 도전패턴의 일부 영역과 상기 제3 반도체패턴이 중첩되어 형성될 수 있다.
일 실시예에서, 상기 제1 도전층은 상기 제1 도전패턴과 동일한 층 상에 배치되되, 상기 제1 도전패턴과 이격되어 배치되는 제4 도전패턴을 더 포함하고, 상기 제2 도전패턴은 연장되어 상기 제4 도전패턴과도 일부 중첩할 수 있다.
일 실시예에서, 상기 스토리지 커패시터는 제1 서브 스토리지 커패시터와 제2 서브 스토리지 커패시터를 포함하고, 상기 제1 서브 스토리지 커패시터는 상기 제2 도전패턴의 일부 영역과 상기 제4 도전패턴이 중첩되어 형성되고, 상기 제2 서브 스토리지 커패시터는 상기 제2 도전패턴의 일부 영역과 상기 제1 반도체패턴이 중첩되어 형성되고, 상기 제1 반도체패턴은 상기 제1 노드에 해당하는 전극과 전기적으로 연결될 수 있다.
일 실시예에서, 상기 제1 화소회로는 상기 구동전압선과 상기 제1 트랜지스터 사이에 연결되는 제4 트랜지스터;를 더 포함하고, 상기 화소회로층은 상기 제4 트랜지스터의 채널영역을 포함하는 제2 반도체층;을 더 포함하고, 상기 제2 반도체층은 상기 기판과 상기 제1 도전층 사이에 배치되고, 상기 제2 반도체층은 실리콘 반도체 물질을 포함할 수 있다.
본 발명의 다른 실시예는, 표시 패널; 및 외관을 형성하고, 전면(front surface)에 상기 표시 패널의 일부를 노출하는 개구를 갖는 하부 커버를 포함하며, 상기 표시 패널은, 기판; 상기 기판 상에 배치되고, 제1 화소회로를 포함하는 화소회로층; 및 상기 제1 화소회로와 전기적으로 연결되는 발광다이오드;를 포함하고, 상기 화소회로층은, 상기 기판 상에 배치되는 제1 도전패턴을 포함하는 제1 도전층; 상기 제1 도전층 상에 배치되고, 상기 제1 도전패턴과 일부 중첩하는 제2 도전패턴을 포함하는 제2 도전층; 및 상기 제2 도전층 상에 배치되고, 상기 제2 도전패턴과 중첩하는 제1 반도체패턴을 포함하는 제1 반도체층;을 포함하고, 상기 제1 반도체패턴은 도체화된, 전자 기기를 제공한다.
일 실시예에서, 상기 제1 반도체층은 산화물 반도체 물질을 포함할 수 있다.
일 실시예에서, 상기 제1 도전패턴 및 상기 제1 반도체패턴에는 정전압이 인가될 수 있다.
일 실시예에서, 상기 제1 화소회로는, 구동전압선과 상기 발광다이오드 사이에 연결되는 제1 트랜지스터; 상기 제1 트랜지스터의 게이트 전극이 연결된 제1 노드와 상기 제1 트랜지스터의 제1 전극이 연결된 제2 노드 사이에 연결된 스토리지 커패시터; 및 상기 제2 노드와 연결된 홀드 커패시터;를 포함할 수 있다.
일 실시예에서, 상기 홀드 커패시터는, 서로 중첩하게 형성되는 제1 서브 홀드 커패시터와 제2 서브 홀드 커패시터를 포함하고는, 상기 제1 서브 홀드 커패시터는 상기 제2 도전패턴의 일부 영역과 상기 제1 도전패턴이 중첩되어 형성되고, 상기 제2 서브 홀드 커패시터는 상기 제2 도전패턴의 일부 영역과 상기 제1 반도체패턴이 중첩되어 형성될 수 있다.
일 실시예에서, 상기 홀드 커패시터는 상기 제2 노드와 상기 구동전압선 사이에 연결될 수 있다.
일 실시예에서, 상기 제1 도전패턴과 상기 제1 반도체패턴은 상기 구동전압선과 전기적으로 연결되어 동일한 구동전압을 인가받을 수 있다.
본 발명의 일부 실시예들에 따르면, 고속 구동 또는 응답 속도가 빠르고, 고품질의 이미지를 제공하는 표시 패널 및 전자 기기를 제공할 수 있다. 전술한 효과는 예시적인 것으로 본 발명의 효과가 전술한 것으로 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전자 기기를 나타낸 개략적인 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전자 기기를 나타낸 개략적인 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 전자 기기를 보여주는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 도시하는 평면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 도시하는 측면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타내는 평면도이다.
도 7a 및 도 7b는 각각 본 발명의 일 실시예에 따른 표시 패널의 일 부분으로서 도 6의 VII 부분을 확대한 개략적인 평면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 발광다이오드 및 화소회로의 개략적인 등가회로도이다.
도 9는 본 발명의 일 실시예에 따른 표시 패널의 화소회로들을 개략적으로 나타낸 평면도이다.
도 10 내지 도 18은 본 발명의 일 실시예에 따른 표시 패널의 화소회로를 형성하는 공정에 따른 개략적인 평면도이다.
도 19는 본 발명의 일 실시예에 따른 표시 패널의 일 부분으로서, 도 9의 B 부분을 확대한 개략적인 평면도이다.
도 20은 본 발명의 일 실시예에 따른 표시 패널의 단면도로서, 도 19의 I-I'선에 따른 개략적인 단면을 나타낸다.
도 21은 본 발명의 다른 실시예에 따른 표시 패널의 발광다이오드 및 화소회로의 개략적인 등가회로도이다.
도 22는 본 발명의 다른 실시예에 따른 표시 패널의 개략적인 단면도이다.
도 23은 본 발명의 또 다른 실시예에 따른 표시 패널의 발광다이오드 및 화소회로의 개략적인 등가회로도이다.
도 24는 본 발명의 또 다른 실시예에 따른 표시 패널의 개략적인 단면도이다.
도 25는 본 발명의 또 다른 실시예에 따른 표시 패널의 개략적인 단면도이다.
이제 첨부된 도면을 참조하여 본 발명의 실시예들을 보다 상세하게 설명한다. 그러나 본 발명은 다양한 형태로 구현될 수 있으며, 본 명세서에 제시된 실시예들에 한정되어 해석되지 말아야한다. 오히려, 본 실시예들은 본 발명을 충분하고 완전하게 설명하고, 당업자에게 본 발명의 범위를 완전하게 전달하기 위해 제공되는 것이다.
도면에서는 설명의 용이함과 명확성을 위해 요소들의 크기, 두께, 비율 및 치수가 과장되어 있을 수 있다. 동일한 숫자 및/또는 참조 부호는 전체 도면에서 동일한 요소를 나타낸다.
본 명세서에서 사용되는 단수형 "a", "an", "the"는 문맥상 명백하게 달리 나타나지 않는 한 복수형도 포함하는 의미로 해석된다.
명세서 및 청구항에서 사용되는 "및/또는(and/or)"라는 용어는 "and(및)"와 "or(또는)"의 모든 조합을 포함하는 의미로 해석되어야 한다. 예를 들어, "A 및/또는 B"는 "A, B, 또는 A와 B"로 이해될 수 있다. "및(and)"와 "또는(or)"이라는 용어는 병렬적(conjunctive) 또는 선택적(disjunctive) 의미로 사용될 수 있으며, "및/또는(and/or)"과 동등하게 해석될 수 있다.
명세서 및 청구항에서 사용되는 "적어도 하나의(at least one of)"라는 표현은 해석 및 의미상 "다음으로 이루어진 그룹으로부터 선택된 적어도 하나"를 포함하는 의미로 이해되어야 한다. 예를 들어, "at least one of A and B"는 "A, B, 또는 A와 B"로 이해될 수 있다. 또 다른 예로, "at least one of A, B or C"라는 표현은 "A, B, C, A와 B, A와 C, B와 C, A와 B와 C" 또는 이들의 변형으로 이해될 수 있다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다
본 명세서에서 제1, 제2 등의 용어가 다양한 요소들을 설명하기 위해 사용될 수 있으나, 이러한 용어들에 의해 요소들이 한정되어서는 안 된다. 이러한 용어들은 단지 하나의 요소를 다른 요소와 구별하기 위해 사용되는 것일 뿐이다. 예를 들어, 제1 요소가 제2 요소로 지칭될 수 있으며, 마찬가지로 제2 요소가 제1 요소로 지칭되더라도 본 공개의 범위에서 벗어나는 것은 아니다.도면에 도시된 바와 같이, 하나의 요소 또는 부재와 다른 요소 또는 부재 간의 관계를 설명하기 위한 편의상 "아래", "밑에", "하부", "위", "상부" 등의 공간적인 상대 용어가 사용될 수 있다. 이러한 공간적인 상대 용어는 도면에 도시된 방향뿐만 아니라, 장치가 사용되거나 작동되는 다양한 방향을 포함하는 의미로 이해되어야 한다. 예를 들어, 도면에 도시된 장치가 뒤집힌 경우, 다른 장치의 "아래" 또는 "밑에"에 위치한 장치는 다른 장치의 "위"에 위치할 수 있다. 따라서, "아래"라는 설명 용어는 하부 위치뿐만 아니라 상부 위치도 포함할 수 있다. 장치는 또한 다른 방향으로 배치될 수 있으며, 이에 따라 공간적인 상대 용어들은 배치 방향에 따라 다르게 해석될 수 있다.
“오버랩(overlap)" 또는 "중첩됨(overlapped)"이라는 용어는 제1 객체가 제2 객체의 위에 있거나 아래에 있거나 또는 측면에 있을 수 있음을 의미하며, 그 반대의 경우도 포함한다. 또한, "오버랩"이라는 용어는 당해 기술 분야의 통상의 기술자가 이해할 수 있는 바와 같이, 적층, 스택, 맞닿음, 마주봄, 위로 연장됨, 덮음, 일부 덮음 또는 그 밖의 적절한 표현을 포함할 수 있다.
"면한다(face)" 및 "마주본다(facing)"라는 용어는 제1 요소가 제2 요소와 직접 또는 간접적으로 마주보고 있음을 의미한다. 제1 요소와 제2 요소 사이에 제3 요소가 개재되어 있는 경우에도, 제1 요소와 제2 요소는 여전히 서로를 마주보는 관계로서 간접적으로 마주보고 있는 것으로 이해될 수 있다.
본 명세서에서 사용되는 "포함한다(comprises)", "포함하는(comprising)", "포함한다(includes)", "포함하는(including)", "가진다(has)", "가진다(have)", "가지는(having)" 및 그 변형들은 기재된 특징, 구성요소, 단계, 동작, 요소, 부재 및/또는 이들의 그룹이 존재함을 명시하는 것이며, 하나 이상의 다른 특징, 구성요소, 단계, 동작, 요소, 부재 및/또는 이들의 그룹의 존재 또는 추가를 배제하지 않는다.
“평면에서 보았을시(in a schematic plan view)"라는 표현은 대상을 위에서 내려다보는 것을 의미하며, "단면에서 보았을시(in a schematic cross-sectional view)"라는 표현은 대상을 측면에서 수직으로 절단한 단면을 보는 것을 의미한다. 따라서, 본 명세서에서 사용되는 "도시적인 평면도에서"라는 표현은 대상을 제3 방향인 "z" 방향, 즉 위쪽에서 내려다보는 것을 의미할 수 있다. 또한, "도시적인 단면도에서"라는 표현은 대상을 제1 방향 "x" 또는 제2 방향 "y"으로 수직 절단한 단면을 측면에서 보는 것을 의미한다. 제3 방향 "z"는 "두께 방향(thickness direction)"이라고도 지칭될 수 있다.
본 명세서에서 사용되는 "대략(about)" 또는 "약(approximately)"이라는 용어는 기재된 값을 포함하는 의미이며, 해당 값을 기준으로 당해 기술 분야의 통상의 기술자가 판단할 수 있는 허용 가능한 편차 범위 내에 있음을 의미한다. 이는 측정 대상 및 해당 측정값에 수반되는 오차(즉, 측정 시스템의 한계)를 고려하여 결정된다. 예를 들어, "about"은 하나 이상의 표준편차 범위 내이거나, 기재된 값의 ±30%, 20%, 10%, 5% 범위 내를 의미할 수 있다.
달리 정의되거나 암시되지 않는 한, 본 명세서에서 사용된 모든 용어(기술적 및 과학적 용어를 포함함)는 본 공개가 속하는 관련 기술 분야의 통상의 기술자가 일반적으로 이해하는 바에 따라 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에 정의된 용어들도 관련 기술 분야의 문맥에서 통상적으로 이해되는 의미와 일치하는 의미로 해석되어야 하며, 본 명세서에서 명시적으로 그렇게 정의되지 않는 한 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안 된다.
실시예들은 기능 블록, 유닛 및/또는 모듈의 형태로 설명되고 첨부된 도면에 도시될 수 있다. 당해 기술 분야의 통상의 기술자는 이러한 블록, 유닛 및/또는 모듈들이 논리 회로, 이산 부품, 마이크로프로세서, 하드-와이어드 회로, 메모리 소자, 배선 연결 등과 같은 전자(또는 광학) 회로에 의해 물리적으로 구현되며, 이는 반도체 기반의 제조 기술이나 기타 제조 공정을 통해 형성될 수 있다는 것을 이해할 수 있을 것이다.
블록, 유닛 및/또는 모듈이 마이크로프로세서나 이와 유사한 하드웨어에 의해 구현되는 경우, 이들은 소프트웨어(예: 마이크로코드)를 이용하여 다양한 기능을 수행하도록 프로그래밍되고 제어될 수 있으며, 선택적으로 펌웨어 및/또는 소프트웨어에 의해 구동될 수도 있다.
또한, 각 블록, 유닛 및/또는 모듈은 전용 하드웨어에 의해 구현될 수 있으며, 일부 기능은 전용 하드웨어로, 다른 기능은 프로세서(예: 하나 이상의 프로그래밍된 마이크로프로세서 및 관련 회로)에 의해 수행되는 방식으로 조합하여 구현될 수도 있음이 고려된다.
실시예의 각 블록, 유닛 및/또는 모듈은 본 공개의 범위를 벗어나지 않는 범위 내에서 두 개 이상의 상호 작용하는 개별적인 블록, 유닛 및/또는 모듈로 물리적으로 분리될 수 있다.
또한, 실시예의 블록, 유닛 및/또는 모듈은 본 공개의 범위를 벗어나지 않는 범위 내에서 보다 복잡한 블록, 유닛 및/또는 모듈로 물리적으로 결합될 수도 있다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
명세서에서 어떤 요소(또는 영역, 층, 부분 등)가 다른 요소 "위에 있다(on)", "위에 배치되어 있다(disposed on)", "연결되어 있다(connected to)" 또는 "결합되어 있다(coupled to)"고 언급되는 경우, 이는 해당 요소가 다른 요소에 직접 배치되거나, 연결되거나, 결합되어 있을 수도 있고, 그 사이에 개재 요소가 존재할 수도 있음을 의미한다. 또한, "(연결되어 있다)connected to" 또는 "(결합되다)coupled to"라는 용어는 물리적 또는 전기적인 연결 또는 결합을 포함할 수 있다. 또한 어떤 요소가 다른 요소에 "접촉되어 있다(in contact)" 또는 "접촉된(contacted)" 등의 표현으로 언급되는 경우, 해당 요소는 다른 요소와 "전기적으로 접촉되어 있거나(electrical contact)" 또는 "물리적으로 접촉되어 있거나(physical contact)", 혹은 "간접적으로(indirect contact)" 또는 "직접적으로(direct contact)" 접촉되어 있을 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 기기(1)를 나타낸 개략적인 사시도이고, 도 2는 본 발명의 일 실시예에 따른 전자 기기(1)를 나타낸 개략적인 분해 사시도이며, 도 3은 본 발명의 일 실시예에 따른 전자 기기(1)를 보여주는 블록도이다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 전자 기기(1)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 내비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다. 일 실시예에 따른 전자 기기(1)는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 사용될 수 있다. 일 실시예에 따른 전자 기기(1)는 자동차의 계기판, 및 자동차의 센터페시아(center fascia) 또는 대쉬보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 자동차의 뒷좌석용 엔터테인먼트로, 앞좌석의 배면에 배치되는 디스플레이로 사용될 수 있다.
도 1 및 도 2에서는 설명의 편의를 위해 일 실시예에 따른 전자 기기(1)가 스마트 폰으로 사용되는 것을 도시한다. 일 실시예에 따른 전자 기기(1)는 커버 윈도우(70), 표시 패널(10), 데이터 드라이버(20), 표시 회로 보드(30), 컴포넌트(40), 브라켓(bracket, 60), 메인 회로 보드(50), 배터리(80), 및 하부 커버(90)를 포함할 수 있다.
본 명세서 및 도면들의의 개략적인 평면도 상에서 "좌", "우", "상", "하"는 표시 패널(10)의 수직한 방향에서 표시 패널(10)을 바라보았을 때의 방향을 가리킨다. 예를 들어, "좌"는 음의 제1 방향(예, -x 방향), "우"는 양의 제1 방향(예, +x 방향), "상"은 양의 제2 방향(예, +y 방향), "하"는 음의 제2 방향(예, -y 방향)을 가리킨다.
전자 기기(1)는 평면상 직사각형 형태로 이루어질 수 있다. 예를 들어, 전자 기기(1)는 도 1과 같이 제1 방향(예, x방향)의 단변과 제2 방향(예, y방향)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 방향(예, x방향)의 단변과 제2 방향(예, y방향)의 장변이 만나는 모서리는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 전자 기기(1)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 타원형, 또는 비정형 형상으로 형성될 수 있다.
커버 윈도우(70)는 표시 패널(10)의 상면을 커버하도록 표시 패널(10)의 상부에 배치될 수 있다. 이로 인해, 커버 윈도우(70)는 표시 패널(10)의 상면을 보호하는 기능을 할 수 있다.
커버 윈도우(70)는 표시 패널(10)에 대응하는 투과 커버부(DA70)와 투과 커버부(DA70)를 둘러싸는 차광 커버부(NDA70)를 포함할 수 있다. 차광 커버부(NDA70)는 광을 차광하는 불투명한 물질(예, 유색의 불투명한 물질)을 포함할 수 있다. 차광 커버부(NDA70)는 화상을 표시하지 않는 경우에 사용자에게 보여줄 수 있는 패턴을 포함할 수 있다.
표시 패널(10)은 커버 윈도우(70)의 하부에 배치될 수 있다. 표시 패널(10)은 커버 윈도우(70)의 투과 커버부(DA70)와 중첩할 수 있다.
표시 패널(10)은 표시영역(DA)을 포함한다. 표시영역(DA)은 이미지가 디스플레이되는 영역으로, 표시영역(DA)은 표시 패널(10)의 하부에 배치된 컴포넌트(40)에서 방출되는 빛을 투과하는 영역(이하, 컴포넌트 영역)을 포함할 수 있다. 컴포넌트는 가시광선, 적외선이나 음향 등을 이용하는 센서, 카메라를 포함할 수 있다.
표시 패널(10)은 발광다이오드를 포함하는 발광 표시 패널일 수 있다. 발광다이오드는 유기 발광층을 포함하는 유기 발광다이오드(organic light emitting diode)를 포함할 수 있다. 일부 실시예로, 발광다이오드는 무기물을 포함하는 무기 발광다이오드일 수 있다. 무기발광다이오드는 무기물 반도체 기반의 재료들을 포함하는 PN다이오드를 포함할 수 있다. PN 접합 다이오드에 순방향으로 전압을 인가하면 정공과 전자가 주입되고, 그 정공과 전자의 재결합으로 생기는 에너지를 빛 에너지로 변환시켜 소정의 색상의 빛을 방출할 수 있다. 전술한 무기발광다이오드는 수~수백 마이크로미터의 폭을 가질 수 있으며, 일부 실시예에서 무기발광다이오드는 마이크로 LED로 지칭될 수 있다.
표시 패널(10)은 강성이 있어 쉽게 구부러지지 않는 리지드(rigid) 표시 패널 또는 유연성이 있어 쉽게 구부러지거나 접히거나 말릴 수 있는 플렉시블(flexible) 표시 패널일 수 있다. 예를 들어, 표시 패널(10)은 접고 펼 수 있는 폴더블(foldable) 표시 패널, 표시면이 구부러진 커브드(curved) 표시 패널, 표시면 이외의 영역이 구부러진 벤디드(bended) 표시 패널, 말거나 펼 수 있는 롤러블(rollable) 표시 패널, 및 연신 가능한 스트레처블(stretchable) 표시 패널일 수 있다.
표시 패널(10)은 투명하게 구현되어 표시 패널(10)의 하면에 배치되는 사물이나 배경을 표시 패널(10)의 상면에서 볼 수 있는 투명 표시 패널일 수 있다. 또는, 표시 패널(10)은 표시 패널(10)의 상면의 사물 또는 배경을 반사할 수 있는 반사형 표시 패널일 수 있다.
데이터 드라이버(20)는 집적회로(integrated circuit, IC)의 형태로 표시 패널(10)에 배치될 수 있다. 다른 실시예로서, 데이터 드라이버(20)는 표시 회로 보드(30) 상에 배치될 수 있다.
표시 회로 보드(30)는 표시 패널(10)의 일 측에 부착될 수 있다. 표시 회로 보드(30)는 구부러질 수 있는 연성 인쇄 회로 보드(flexible printed circuit board, FPCB), 단단하여 잘 구부러지지 않는 강성 인쇄 회로 보드(rigid printed circuit board, PCB), 또는 강성 인쇄 회로 보드와 연성 인쇄 회로 보드를 모두 포함하는 복합 인쇄 회로 보드일 수 있다.
일 실시예에서, 표시 회로 보드(30) 상에는 터치 센서 구동부가 배치될 수 있다. 터치 센서 구동부는 집적회로로 형성될 수 있다. 터치 센서 구동부는 표시 회로 보드(30) 상에 부착될 수 있다. 터치 센서 구동부는 표시 회로 보드(30)를 통해 표시 패널(10)의 터치스크린층의 터치 전극들에 전기적으로 연결될 수 있다.
표시 패널(10)의 터치스크린층은 저항막 방식, 정전 용량 방식 등 여러가지 터치 방식 중 적어도 하나를 이용하여 사용자의 터치 입력을 감지할 수 있다. 예를 들어, 표시 패널(10)의 터치스크린층이 정전 용량 방식으로 사용자의 터치 입력을 감지하는 경우, 터치 센서 구동부는 터치 전극들 중 구동 전극들에 구동 신호들을 인가하고, 터치 전극들 중 감지 전극들을 통해 구동 전극들과 감지 전극들 사이의 상호 정전 용량(mutual capacitance, 이하 "상호 용량"으로 칭함)들에 충전된 전압들을 감지함으로써, 사용자의 터치 여부를 판단할 수 있다. 사용자의 터치는 접촉 터치와 근접 터치를 포함할 수 있다. 접촉 터치는 사용자의 손가락 또는 펜 등의 물체가 터치스크린층 상에 배치되는 커버 윈도우(70)에 직접 접촉하는 것을 가리킨다. 근접 터치는 호버링(hovering)과 같이, 사용자의 손가락 또는 펜 등의 물체가 커버 윈도우(70) 상에 근접하게 떨어져 위치하는 것을 가리킨다. 터치 센서 구동부는 감지된 전압들에 따라 센서 데이터를 메인 프로세서(510)로 전송하며, 메인 프로세서(510)는 센서 데이터를 분석함으로써, 터치 입력이 발생한 터치 좌표를 산출할 수 있다.
표시 회로 보드(30) 상에는 표시 패널(10)의 화소들, 게이트 드라이버, 및 데이터 드라이버(20)를 구동하기 위한 구동 전압들을 공급하기 위한 제어부가 배치될 수 있다.
표시 패널(10)의 하부에는 표시 패널(10)을 지지하기 위한 브라켓(60)이 배치될 수 있다. 브라켓(60)은 플라스틱, 금속, 또는 플라스틱과 금속을 모두 포함할 수 있다. 브라켓(60)에는 카메라 장치(531)가 삽입되는 제1 카메라 홀(CMH1), 배터리(80)가 배치되는 배터리 홀(BH), 표시 회로 보드(30)에 연결된 케이블이 통과하는 케이블 홀(CAH)이 형성될 수 있다. 브라켓(60)에는 표시 패널(10)과 중첩하는 컴포넌트 홀(CPH)이 구비될 수 있다. 컴포넌트 홀(CPH)은 제3 방향(z 방향)에서 메인 회로 보드(50)의 컴포넌트(40)들과 중첩할 수 있다. 일 실시예에서, 표시 패널(10)의 표시영역(DA)은 제3 방향(z 방향)에서 메인 회로 보드(50)의 컴포넌트(40)들과 중첩할 수 있다. 다른 실시예에서, 브라켓(60)에는 컴포넌트 홀(CPH)이 형성되지 않을 수 있다.
일 실시예에서, 컴포넌트(40)는 표시 패널(10)에 제3 방향(예, z방향)으로 중첩하고 마주보는 제1 내지 제4 컴포넌트(41, 42, 43, 44)를 포함할 수 있다. 제1 내지 제4 컴포넌트(41, 42, 43, 44)는 각각 근접 센서, 조도 센서, 홍채 센서, 안면 인식 센서, 및 카메라(또는 이미지 센서) 또는 그들의 결합으로 구비될 수 있다. 적외선을 이용하는 근접 센서는 전자 기기(1)의 상면에 근접하게 배치된 물체를 검출할 수 있으며, 조도 센서는 전자 기기(1)의 상면으로 입사되는 광의 밝기를 감지할 수 있다. 또한, 홍채 센서는 전자 기기(1)의 상면 상에 배치된 사람의 홍채를 촬영할 수 있으며, 카메라는 전자 기기(1)의 상면 상에 배치된 물체를 촬영할 수 있다. 컴포넌트(40)는 근접 센서, 조도 센서, 홍채 센서, 안면 인식 센서, 및 카메라에 한정되지 않으며, 후술할 다양한 센서가 배치될 수 있다.
브라켓(60)의 하부에는 메인 회로 보드(50)와 배터리(80)가 배치될 수 있다. 메인 회로 보드(50)는 인쇄 회로 기판(printed circuit board) 또는 연성 인쇄 회로 기판일 수 있다.
메인 회로 보드(50)는 메인 프로세서(510), 카메라 장치(531), 메인 커넥터(55) 및 컴포넌트(40), 또는 그들의 결합을 포함할 수 있다. 메인 프로세서(510)는 집적회로로 형성될 수 있다. 카메라 장치(531)는 메인 회로 보드(50)의 상면과 하면 모두에 배치되고, 메인 프로세서(510)와 메인 커넥터(55) 각각은 메인 회로 보드(50)의 상면 및 하면 중 어느 한 면에 배치될 수 있다.
메인 프로세서(510)는 전자 기기(1)의 모든 기능을 제어할 수 있다. 예를 들어, 메인 프로세서(510)는 표시 패널(10)이 영상을 표시하도록 디지털 비디오 데이터를 표시 회로 보드(30)를 통해 데이터 드라이버(20)로 출력할 수 있다. 메인 프로세서(510)는 터치 센서 구동부로부터 감지 데이터를 입력받을 수 있다. 메인 프로세서(510)는 감지 데이터에 따라 사용자의 터치 여부를 판단하고, 사용자의 직접 터치 또는 근접 터치에 대응되는 동작을 실행할 수 있다. 메인 프로세서(510)는 집적회로로 이루어진 어플리케이션 프로세서(application processor), 중앙 처리 장치(central processing unit), 또는 시스템 칩(system chip)일 수 있다.
카메라 장치(531)는 카메라 모드에서 이미지 센서에 의해 얻어지는 정지 영상 또는 동영상 등의 화상 프레임을 처리하여 메인 프로세서(510)로 출력한다. 카메라 장치(531)는 카메라 센서(예를 들어, CCD, CMOS 등), 포토 센서(또는 이미지 센서) 및 레이저 센서 중 적어도 하나, 또는 그들의 결합을 포함할 수 있다. 카메라 장치(531)는 표시영역(DA)과 중첩 배치된 컴포넌트(40) 중 이미지 센서와 연결되어 이미지 센서로 입력된 이미지를 처리할 수 있다.
메인 커넥터(55)에는 브라켓(60)의 케이블 홀(CAH)을 통과한 케이블(35)이 연결될 수 있으며, 따라서 메인 회로 보드(50)는 표시 회로 보드(30)에 전기적으로 연결될 수 있다.
메인 회로 보드(50)는 메인 프로세서(510), 카메라 장치(531), 및 메인 커넥터(55) 이외에, 도 3에 도시된 무선 통신부(520), 입력부(530), 센서부(540), 출력부(550), 인터페이스부(560), 메모리(570), 및/또는 전원 공급부(580)를 더 포함할 수 있다.
무선 통신부(520)는 방송 수신 모듈(521), 이동통신 모듈(522), 무선 인터넷 모듈(523), 근거리 통신 모듈(524), 위치정보 모듈(525) 중 적어도 하나, 또는 그들의 결합을 포함할 수 있다.
방송 수신 모듈(521)은 방송 채널을 통하여 외부의 방송 관리 서버로부터 방송 신호 및/또는 방송 관련된 정보를 수신한다. 방송 채널은 위성 채널, 지상파 채널을 포함할 수 있다.
이동통신 모듈(522)은, 이동 통신을 위한 기술 표준들 또는 통신 방식(예를 들어, GSM(Global System for Mobile communication), CDMA(Code Division Multi Access), CDMA2000(Code Division Multi Access 2000), EV-DO(Enhanced Voice-Data Optimized or Enhanced Voice-Data Only), WCDMA(Wideband CDMA), HSDPA(High Speed Downlink Packet Access), HSUPA(High Speed Uplink Packet Access), LTE(Long Term Evolution), LTE-A(Long Term Evolution-Advanced) 등)에 따라 구축된 이동 통신망 상에서 기지국, 외부의 단말, 서버 중 적어도 하나와 무선 신호를 송수신한다. 무선 신호는, 음성 호 신호, 화상 통화 호 신호 또는 문자/멀티미디어 메시지 송수신에 따른 다양한 형태의 데이터를 포함할 수 있다.
무선 인터넷 모듈(523)은 무선 인터넷 접속을 위한 모듈을 가리킨다. 무선 인터넷 모듈(523)은 무선 인터넷 기술들에 따른 통신망에서 무선 신호를 송수신하도록 이루어질 수 있다. 무선 인터넷 기술로는, 예를 들어 WLAN(Wireless LAN), Wi-Fi(Wireless-Fidelity), Wi-Fi(Wireless Fidelity) Direct, DLNA(Digital Living Network Alliance) 등이 있다.
근거리 통신 모듈(524)은 근거리 통신(Short range communication)을 위한 것으로서, 블루투스(Bluetooth쪠), RFID(Radio Frequency Identification), 적외선 통신(Infrared Data Association; IrDA), UWB(Ultra Wideband), ZigBee, NFC(Near Field Communication), Wi-Fi(Wireless-Fidelity), Wi-Fi Direct, Wireless USB(Wireless Universal Serial Bus) 기술 중 적어도 하나를 이용하여, 근거리 통신을 지원할 수 있다. 근거리 통신 모듈(524)은 근거리 무선 통신망(Wireless Area Networks)을 통해 전자 기기(1)와 무선 통신 시스템 사이, 전자 기기(1)와 다른 전자 장치 사이, 또는 전자 기기(1)와 다른 전자 장치(또는 외부 서버)가 위치한 네트워크 사이의 무선 통신을 지원할 수 있다. 근거리 무선 통신망은 근거리 무선 개인 통신망(Wireless Personal Area Networks)일 수 있다. 다른 전자 장치는 전자 기기(1)와 데이터를 상호 교환하는 것이 가능한(또는 연동 가능한) 웨어러블 디바이스(wearable device)일 수 있다.
위치 정보 모듈(525)은 전자 기기(1)의 위치(또는 현재 위치)를 획득하기 위한 모듈로서, GPS(Global Positioning System) 모듈 또는 WiFi(Wireless Fidelity) 모듈을 포함할 수 있다.
입력부(530)는 영상 신호 입력을 위한 카메라 장치(531)와 같은 영상 입력부, 음향 신호 입력을 위한 마이크로폰(microphone, 532)과 같은 음향 입력부, 사용자로부터 정보를 입력 받기 위한 입력 장치(533), 또는 그들의 결합을 포함할 수 있다.
카메라 장치(531)는 화상 통화 모드 또는 촬영 모드에서 이미지 센서에 의해 얻어지는 정지 영상 또는 동영상 등의 화상 프레임을 처리한다. 처리된 화상 프레임은 표시 패널(10)에 표시되거나 메모리(570)에 저장될 수 있다.
마이크로폰(532)은 외부의 음향 신호를 전기적인 음성 데이터로 처리한다. 처리된 음성 데이터는 전자 기기(1)에서 수행 중인 기능(또는 실행 중인 어플리케이션)에 따라 다양하게 활용될 수 있다.
메인 프로세서(510)는 입력 장치(533)를 통해 입력되는 정보에 대응되도록 전자 기기(1)의 동작을 제어할 수 있다. 입력 장치(533)는 전자 기기(1)의 후면 또는 측면에 위치하는 버튼, 돔 스위치(dome switch), 조그 휠, 조그 스위치 등과 같은 기계식(mechanical) 입력 수단 또는 터치 입력 수단을 포함할 수 있다. 터치 입력 수단은 표시 패널(10)의 터치스크린층으로 이루어질 수 있다.
센서부(540)는 전자 기기(1) 내 정보, 전자 기기(1)를 둘러싼 주변 환경 정보 및 사용자 정보 중 적어도 하나를 센싱하고, 이에 대응하는 센싱 신호를 발생하는 하나 이상의 센서를 포함할 수 있다. 메인 프로세서(510)는 이러한 센싱 신호에 기초하여, 전자 기기(1)의 구동 또는 동작을 제어하거나, 전자 기기(1)에 설치된 어플리케이션과 관련된 데이터 처리, 기능 또는 동작을 수행할 수 있다. 센서부(540)는 근접센서(proximity sensor), 조도 센서(illumination sensor), 가속도 센서(acceleration sensor), 자기 센서(magnetic sensor), 중력 센서(G-sensor), 자이로스코프 센서(gyroscope sensor), 모션 센서(motion sensor), RGB 센서, 적외선 센서(IR 센서: infrared sensor), 지문인식 센서(finger scan sensor), 초음파 센서(ultrasonic sensor), 광 센서(optical sensor), 배터리 게이지(battery gauge), 환경 센서(예를 들어, 기압계, 습도계, 온도계, 방사능 감지 센서, 열 감지 센서, 가스 감지 센서 등), 화학 센서(예를 들어, 전자 코, 헬스케어 센서, 생체 인식 센서 등) 중 적어도 하나, 또는 그들의 결합을 포함할 수 있다.
출력부(550)는 시각, 청각 또는 촉각 등과 관련된 출력을 발생시키기 위한 것으로, 표시 패널(10), 음향 출력부(551), 햅틱 모듈(552), 및 광 출력부(553) 중 적어도 하나를 포함할 수 있다.
표시 패널(10)은 전자 기기(1)에서 처리되는 정보를 표시(출력)한다. 예를 들어, 표시 패널(10)은 전자 기기(1)에서 구동되는 어플리케이션의 실행화면 정보, 또는 실행화면 정보에 따른 UI(User Interface), GUI(Graphic User Interface) 정보를 표시할 수 있다. 표시 패널(10)은 화상을 표시하는 표시층과 사용자의 터치 입력을 감지하는 터치스크린층을 포함할 수 있다. 이로 인해, 표시 패널(10)은 전자 기기(1)와 사용자 사이의 입력 인터페이스를 제공하는 입력 장치(533) 중 하나로 기능함과 동시에, 전자 기기(1)와 사용자 사이의 출력 인터페이스를 제공하는 출력부(550) 중 하나로 기능할 수 있다.
음향 출력부(551)는 호 신호 수신, 통화모드 또는 녹음 모드, 음성인식 모드, 방송수신 모드 등에서 무선 통신부(520)로부터 수신되거나 메모리(570)에 저장된 음향 데이터를 출력할 수 있다. 음향 출력부(551)는 전자 기기(1)에서 수행되는 기능(예를 들어, 호 신호 수신음, 메시지 수신음 등)과 관련된 음향 신호를 출력하기도 한다. 음향 출력부(551)는 리시버(receiver)와 스피커(speaker)를 포함할 수 있다. 리시버와 스피커 중 적어도 하나는 표시 패널(10)의 하부에 부착되어 표시 패널(10)을 진동하여 음향을 출력하는 음향 발생 장치일 수 있다. 음향 발생 장치는 전기 신호에 따라 수축 및 팽창하는 압전 소자(piezoelectric element) 또는 압전 액츄에이터(piezoelectric actuator)이거나 보이스 코일을 이용하여 자력을 생성하여 표시 패널(10)을 진동시키는 여진기(Exciter)일 수 있다.
햅틱 모듈(haptic module)(552)은 사용자가 느낄 수 있는 다양한 촉각 효과를 발생시킨다. 햅틱 모듈(552)은 촉각 효과로서 사용자에게 진동을 제공할 수 있다. 햅틱 모듈(552)은 직접적인 접촉을 통해 촉각 효과를 전달할 수 있을 뿐만 아니라, 사용자가 손가락이나 팔 등의 근 감각을 통해 촉각 효과를 느낄 수 있도록 구현할 수도 있다.
광 출력부(553)는 광원의 빛을 이용하여 이벤트 발생을 알리기 위한 신호를 출력한다. 전자 기기(1)에서 발생되는 이벤트의 예로는 메시지 수신, 호 신호 수신, 부재중 전화, 알람, 일정 알림, 이메일 수신, 애플리케이션을 통한 정보 수신, 또는 그들의 결합 등이 될 수 있다. 광 출력부(553)가 출력하는 신호는 전자 기기(1)가 전면이나 후면으로 단색이나 복수 색의 빛을 발광함에 따라 구현된다. 신호 출력은 전자 기기(1)가 사용자의 이벤트 확인을 감지함에 의하여 종료될 수 있다.
인터페이스부(560)는 전자 기기(1)에 연결되는 다양한 종류의 외부 기기와의 통로 역할을 수행한다. 인터페이스부(560)는, 유/무선 헤드셋 포트(port), 외부 충전기 포트(port), 유/무선 데이터 포트(port), 메모리 카드(memory card) 포트, 식별 모듈이 구비된 장치를 연결하는 포트(port), 오디오 I/O(Input/Output) 포트(port), 비디오 I/O(Input/Output) 포트(port), 이어폰 포트(port) 중 적어도 하나를 포함할 수 있다. 전자 기기(1)는 인터페이스부(560)에 외부 기기가 연결되는 것에 대응하여, 연결된 외부 기기와 관련된 적절할 제어를 수행할 수 있다.
메모리(570)는 전자 기기(1)의 다양한 기능을 지원하는 데이터를 저장한다. 메모리(570)는 전자 기기(1)에서 구동되는 다수의 어플리케이션(application program), 전자 기기(1)의 동작을 위한 데이터들, 명령어들을 저장할 수 있다. 다수의 어플리케이션 중 적어도 일부는 무선 통신을 통해 외부 서버로부터 다운로드 될 수 있다. 메모리(570)는 메인 프로세서(510)의 동작을 위한 어플리케이션을 저장할 수 있고, 입/출력되는 데이터, 예를 들어, 폰북, 메시지, 정지영상, 동영상 등과 같은 데이터를 임시 저장할 수도 있다. 또한, 메모리(570)는 햅틱 모듈(552)에 제공되는 다양한 패턴의 진동을 위한 햅틱 데이터와 음향 출력부(551)에 제공되는 다양한 음향에 관한 음향 데이터를 저장할 수 있다. 메모리(570)는 플래시 메모리 타입(flash memory type), 하드디스크 타입(hard disk type), SSD 타입(Solid State Disk type), SDD 타입(Silicon Disk Drive type), 멀티미디어 카드 마이크로 타입(multimedia card micro type), 카드 타입의 메모리(예를 들어 SD 또는 XD 메모리 등), 램(random access memory; RAM), SRAM(static random access memory), 롬(read-only memory; ROM), EEPROM(electrically erasable programmable read-only memory), PROM(programmable read-only memory), 자기 메모리, 자기 디스크 및 광디스크 중 적어도 하나의 타입의 저장매체, 또는 그들의 결합을 포함할 수 있다.
전원 공급부(580)는 메인 프로세서(510)의 제어 하에서, 외부의 전원, 내부의 전원을 인가받아 전자 기기(1)에 포함된 각 구성요소들에 전원을 공급한다. 전원 공급부(580)는 배터리(80)를 포함할 수 있다. 또한, 전원 공급부(580)는 연결포트를 구비하며, 연결 포트는 배터리의 충전을 위하여 전원을 공급하는 외부 충전기가 전기적으로 연결되는 인터페이스부(560)의 일 예로서 구성될 수 있다. 또는, 전원 공급부(580)는 연결 포트를 이용하지 않고 무선 방식으로 배터리(80)를 충전하도록 이루어질 수 있다. 배터리(80)는 제3 방향(z 방향)에서 메인 회로 보드(50)와 중첩하지 않도록 배치될 수 있다. 배터리(80)는 브라켓(60)의 배터리 홀(BH)에 중첩할 수 있다.
하부 커버(90)는 메인 회로 보드(50)와 배터리(80)의 하부에 배치될 수 있다. 하부 커버(90)는 브라켓(60)과 체결되어 고정될 수 있다. 하부 커버(90)는 전자 기기(1)의 하면 외관을 형성할 수 있다. 하부 커버(90)는 플라스틱, 금속, 또는 플라스틱과 금속을 모두 포함할 수 있다.
하부 커버(90)에는 카메라 장치(531)의 하면이 노출되는 제2 카메라 홀(CMH2)이 형성될 수 있다. 카메라 장치(531)의 위치와 카메라 장치(531)에 대응되는 제1 및 제2 카메라 홀들(CMH1, CMH2)의 위치는 도 1 및 도 2에 도시된 실시예에 한정되지 않고, 다양하게 변경될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 패널(10)을 개략적으로 도시하는 평면도이고, 도 5는 본 발명의 일 실시예에 따른 표시 패널(10)을 개략적으로 도시하는 측면도이다.
표시 패널(10)은 표시영역(DA)과 표시영역(DA) 외측의 주변영역(PA)을 포함할 수 있다. 표시영역(DA)은 이미지를 표시하는 부분으로, 복수의 화소들이 배치될 수 있다. 표시영역(DA)은 예컨대, 원형, 타원형, 다각형, 특정 도형의 형상 등 다양한 형상을 가질 수 있다. 예를 들어, 도 4는 표시영역(DA)이 모서리가 둥근 대략 직사각형의 형상을 갖는 것을 도시한다.
주변영역(PA)은 표시영역(DA)의 외측에 배치될 수 있다. 주변영역(PA)은 표시영역(DA)의 적어도 일부를 둘러싸도록 배치된 제1 주변영역(PA1)과 표시영역(DA)의 일측에 인접하며, 음의 제2 방향(예, -y방향)으로 연장된 제2 주변영역(PA2)을 포함할 수 있다. 제1 방향(예, x축 방향)을 따르는 제2 주변영역(PA2)의 폭은 표시영역(DA)의 폭보다 좁을 수 있다. 이러한 구조를 통해 제2 주변영역(PA2)의 적어도 일부의 벤딩하기에 용이할 수 있다.
도 4에 도시된 표시 패널(10)의 평면의 형상은 표시 패널(10)에 포함된 기판(100)의 형상과 실질적으로 동일할 수 있다. 표시 패널(10)이 표시영역(DA)과 표시영역(DA) 외측의 주변영역(PA)을 포함한다고 함은 기판(100)이 표시영역(DA)과 표시영역(DA) 외측의 주변영역(PA)을 포함하는 것을 나타낼 수 있다. 이하에서는 편의상 기판(100)이 표시영역(DA) 및 주변영역(PA)을 갖는 것으로 설명한다.
표시 패널(10)은 메인영역(MR), 메인영역(MR) 외측의 벤딩영역(BR), 벤딩영역(BR)을 사이에 두고 메인영역(MR)으로부터 이격된 서브영역(SR)을 포함할 수 있다. 벤딩영역(BR)의 일측에 메인영역(MR)이 배치되고, 벤딩영역(BR)의 타측에 서브영역(SR)이 배치될 수 있다. 표시 패널(10)은 도 5에 도시된 것과 같이 벤딩영역(BR)에서 벤딩이 이루어질 수 있으며, 제3 방향(예, z방향)에서 바라볼 때 서브영역(SR)의 적어도 일부가 메인영역(MR)과 중첩할 수 있다. 도 5는 표시 패널(10)이 벤딩된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로, 표시 패널(10)은 폴더블 표시 패널로, 표시영역(DA)을 가로지르는 벤딩 축을 중심으로 표시영역(DA)이 벤딩될 수 있다. 또 다른 실시예에서, 표시 패널(10)은 벤딩되지 않을 수 있다. 서브영역(SR)은 비표시영역일 수 있다.
표시 패널(10)의 서브영역(SR)에는 데이터 드라이버(20)가 배치될 수 있다. 데이터 드라이버(20)는 집적회로(integrated circuit, IC)의 형태로 표시 패널(10)에 배치될 수 있다. 예를 들어, 데이터 드라이버(20)는 데이터신호를 생성하는 데이터 구동 집적회로일 수 있다.
표시 패널(10)의 서브영역(SR) 단부에는 표시 회로 보드(30)가 부착될 수 있다. 표시 회로 보드(30)는 표시 패널(10)의 서브영역(SR)의 패드를 통해 데이터 드라이버(20)등과 전기적으로 연결될 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 패널(10)을 개략적으로 나타내는 평면도이다.
도 6을 참조하면, 표시 패널(10)은 기판(100)을 포함할 수 있다. 표시 패널(10)을 이루는 각종 구성 요소들은 기판(100) 상에 배치될 수 있다.
기판(100)은 글라스, 금속 또는 고분자 수지를 포함할 수 있다. 기판(100)은 예컨대 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지, 또는 그들의 결합을 포함할 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 두 개의 층들과 그 층들 사이에 개재된 무기물층을 포함하는 다층구조를 가질 수 있다.
표시영역(DA)에는 화소들이 배치되며, 표시영역(DA)은 화소들에서 방출되는 빛을 이용하여 이미지를 제공할 수 있다. 각 화소는 발광다이오드(LED)를 포함할 수 있으며, 발광다이오드(LED)는 화소회로(PC)에 전기적으로 연결될 수 있다. 화소회로(PC) 및 발광다이오드(LED)는 표시영역(DA)에 배치될 수 있다.
주변영역(PA)에는 게이트 구동회로 (예컨대, 제1 스캔 구동회로(11), 제2 스캔 구동회로(12), 발광제어 구동회로(13), 패드(14), 제1 전원공급배선(15) 및 제2 전원공급배선(16)이 배치될 수 있다.
제1 스캔 구동회로(11)는 게이트선(SL)을 통해 화소회로(PC)에 스캔 신호를 제공할 수 있다. 제2 스캔 구동회로(12)는 표시영역(DA)을 사이에 두고 제1 스캔 구동회로(11)의 반대편에 배치될 수 있다. 표시영역(DA)에 배치된 화소회로(PC)들 중 일부는 제1 스캔 구동회로(11)와 전기적으로 연결될 수 있고, 표시영역(DA)에 배치된 다른 화소회로(PC)들은 제2 스캔 구동회로(12)에 연결될 수 있다. 다른 실시예로, 제2 스캔 구동회로(12)는 생략될 수 있다.
발광제어 구동회로(13)는 제1 스캔 구동회로(11) 측에 배치되며, 발광제어선(EL)을 통해 화소(P)에 발광 제어 신호를 제공할 수 있다. 도 6에서는 발광제어 구동회로(13)가 표시영역(DA)의 일측에만 배치된 것을 도시하나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 발광제어 구동회로(13)들은 표시영역(DA)의 양측에 배치될 수 있다.
패드(14)는 기판(100)의 제2 주변영역(PA2)에 배치될 수 있다. 패드(14)는 절연층에 의해 덮이지 않고 노출되어 표시 회로 보드(30)와 전기적으로 연결될 수 있다. 표시 회로 보드(30)의 패드(34)는 표시 패널(10)의 패드(14)와 전기적으로 연결될 수 있다.
표시 회로 보드(30)는 제어부(미도시)의 신호 또는 전원을 표시 패널(10)로 전달한다. 제어부에서 생성된 제어 신호는 표시 회로 보드(30)를 통해 게이트 구동회로에 각각 전달될 수 있다. 또한, 제어부는 제1 및 제2 전원공급배선(15, 16)에 각각 제1 전원전압 및 제2 전원전압(ELVDD, ELVSS, 도 8)을 제공할 수 있다. 제1 전원전압(ELVDD, 이하 구동전압이라 함)은 제1 전원공급배선(15)과 연결된 구동전압선(PL)을 통해 각 화소회로(PC)에 제공되고, 제2 전원전압(ELVSS, 이하, 공통전압이라 함)은 제2 전원공급배선(16)과 연결된 발광다이오드(LED)의 대향전극에 제공될 수 있다. 제1 전원공급배선(15)은 제1 방향(예, x방향)으로 연장될 수 있다. 제2 전원공급배선(16)은 일측이 개방된 루프 형상을 가져, 표시영역(DA)을 부분적으로 둘러쌀 수 있다.
데이터 드라이버(20)의 데이터 신호는 입력선(IL)을 통해 입력선(IL)과 전기적으로 연결된 데이터선(DL)을 통해 화소회로(PC)에 전달될 수 있다.
도 7a 및 도 7b는 각각 본 발명의 일 실시예에 따른 표시 패널(10)의 일 부분으로서 도 6의 VII 부분을 확대한 개략적인 평면도이다.
도 7a를 참조하면, 표시영역(DA)에는 제2 방향(예, y 방향)을 따라 연장된 데이터선(DL)이 배치되고, 외곽영역(PA)에는 입력선(IL)이 배치된다. 입력선(IL)은 데이터 드라이버(20, 도 6)의 데이터 신호를 데이터선(DL)에 전달할 수 있다. 도 7은 설명의 편의를 위하여 데이터선(DL)이 제1 내지 제6 데이터선(DL1, DL2, DL3, DL4, DL5, DL6)을 포함하고, 입력선(IL)이 제1 내지 제6 입력선(IL1, IL2, IL3, IL4, IL5, IL6)을 포함하는 경우를 도시하지만, 데이터선(DL)의 수 및 입력선(IL)의 수는 7개 이상일 수 있다.
데이터선(DL)들 중 일부는 입력선과 직접 연결될 수 있으나, 데이터선(DL)들 중 다른 일부는 입력선(IL)과 해당하는 데이터선(DL) 사이의 데이터 전달선(DTL)을 통해 전기적으로 연결될 수 있다.
일 실시예에서, 제1, 제3, 제5 데이터선(DL1, DL3, DL5)은 각각 제1, 제3, 제5 입력선(IL1, IL3, IL5)으로부터 데이터신호를 입력 받을 수 있다. 제1, 제3, 제5 입력선(IL1, IL3, IL5)은 각각 제1, 제3, 제5 데이터선(DL1, DL3, DL5)에 전기적으로 연결될 수 있다. 제1, 제3, 제5 입력선(IL1, IL3, IL5)은 제1, 제3, 제5 데이터선(DL1, DL3, DL5)에 일체로 형성될 수도 있고, 도 7와 같이 제1 컨택홀(CNT1)을 통해 연결될 수도 있다.
일 실시예에서, 제2, 제4, 제6 데이터선(DL2, DL4, DL6)은 제1 내지 제3 데이터 전달선(DTL1, DTL2, DTL3)을 매개로 하여 각각 제2, 제4, 제6 입력선(IL2, IL4, IL6)으로부터 데이터신호를 입력 받을 수 있다. 제2, 제4, 제6 입력선(IL2, IL4, IL6)은 제1 내지 제3 데이터 전달선(DTL1, DTL2, DTL3)을 통해 각각 제2, 제4, 제6 데이터선(DL2, DL4, DL6)에 전기적으로 연결될 수 있다.
제1 내지 제3 데이터 전달선(DTL1, DTL2, DTL3)은 각각 표시영역(DA)에 배치될 수 있다. 제2 입력선(IL2)은 제1 데이터 전달선(DTL1)을 통해 제2 데이터선(DL2)에 전기적으로 연결되고, 제4 입력선(IL4)은 제2 데이터 전달선(DTL2)을 통해 제4 데이터선(DL4)에 전기적으로 연결되고, 제6 입력선(IL6)은 제3 데이터 전달선(DTL3)을 통해 제6 데이터선(DL6)에 전기적으로 연결된다.
제1 내지 제3 데이터 전달선(DTL1, DTL2, DTL3) 각각의 일단은 제2 컨택홀(CNT2)을 통해 제2, 제4, 제6 입력선(IL2, IL4, IL6)과 접속하고, 제1 내지 제3 데이터 전달선(DTL1, DTL2, DTL3) 각각의 타단은 제3 컨택홀(CNT3)을 통해 제2, 제4, 제6 데이터선(DL2, DL4, DL6)과 접속할 수 있다. 도 7은 제2 컨택홀(CNT2) 및 제3 컨택홀(CNT3)이 주변영역(PA)에 위치한 것으로 도시되나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 제2 컨택홀(CNT2) 및/또는 제3 컨택홀(CNT3)은 표시영역(DA)에 위치할 수 있다.
일 실시예에서, 제1 내지 제3 데이터 전달선(DTL1, DTL2, DTL3)은 각각 제1 연결선(DH1, DH2, DH3), 제2 연결선(DV1, DV2, DV3) 및 제3 연결선(DV1', DV2', DV3')을 포함할 수 있다. 제1 연결선(DH1, DH2, DH3)은 제1 방향(예, x 방향)으로 연장되고, 제2 연결선(DV1, DV2, DV3) 및 제3 연결선(DV1', DV2', DV3')을 데이터선(DL)과 실질적으로 나란한 제2 방향(예, y방향)으로 연장될 수 있다.
제2, 제4, 제6 입력선(IL2, IL4, IL6) 각각은 제2 컨택홀(CNT2)을 통해 제2 연결선(DV1, DV2, DV3)과 연결되고, 제3 연결선(DV1', DV2', DV3') 각각은 제3 컨택홀(CNT3)을 통해 제2, 제4, 제6 데이터선(DL2, DL4, DL6)과 연결될 수 있다. 제1 연결선(DH1, DH2, DH3) 각각은 제1 연결컨택홀(DH-CNT1) 및 제2 연결컨택홀(DH-CNT2)을 통해 제2 연결선(DV1, DV2, DV3) 및 제3 연결선(DV1', DV2', DV3')과 연결될 수 있다.
일 실시예에서 제2 연결선(DV1, DV2, DV3) 및 제3 연결선(DV1', DV2', DV3')은 동일 층에 배치되고, 제1 연결선(DH1, DH2, DH3)은 제2 연결선(DV1, DV2, DV3) 및 제3 연결선(DV1', DV2', DV3')과 다른 층에 배치될 수 있다. 이때, 동일 층에 배치된다고 함은, 동일 마스크 공정을 통해 동시에 형성되며, 동일 물질을 포함하는 것을 의미할 수 있다.
도 7a는 제1 내지 제3 데이터 전달선(DTL1, DTL2, DTL3)이 각각 제1 연결선(DH1, DH2, DH3), 제2 연결선(DV1, DV2, DV3) 및 제3 연결선(DV1', DV2', DV3')을 포함하는 것을 도시하나, 본 발명은 이에 한정되지 않는다. 다른 실시에서, 도 7b에 도시된 바와 같이 제1 내지 제3 데이터 전달선(DTL1, DTL2, DTL3)은 각각 제1 연결선(DH1, DH2, DH3), 및 제2 연결선(DV1, DV2, DV3)을 포함할 수 있다. 이 경우, 제2 연결선(DV1, DV2, DV3)은 데이터선, 예컨대 제2, 제4, 제6 데이터선(DL2, DL4, DL6)과 제2 연결컨택홀(DH-CNT2)을 통해 전기적으로 연결될 수 있다.
도 7a 및 도 7b는 인접한 두 개의 데이터선(DL)들 사이에 제2 방향(예, y방향)으로 연장된 하나의 연결선이 배치된 구조를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 도 9를 참조하여 설명할 실시예와 같이 인접한 두 개의 데이터선(DL)들 사이에 두 개의 연결선(예컨대, 도 9의 데이터 연결선(DVL, 도 9))이 배치될 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 패널(10)의 발광다이오드(LED) 및 화소회로(PC)의 개략적인 등가회로도이다.
도 8을 참조하면, 발광다이오드(LED)에 연결된 화소회로(PC)는 복수의 트랜지스터들 및 복수의 커패시터들을 포함할 수 있다. 일 실시예에서, 화소회로(PC)는 제1 내지 제6 트랜지스터들(T1, T2, T3, T4, T5, T6), 스토리지 커패시터(Cst), 및 홀드 커패시터(Chd)를 포함할 수 있다. 제1 트랜지스터(T1)는 데이터신호에 대응하는 구동전류를 출력하는 구동 트랜지스터이고, 제2 내지 제6 트랜지스터(T2, T3, T4, T5, T6)는 신호를 전달하는 스위칭 트랜지스터일 수 있다. 제1 내지 제6 트랜지스터들(T1, T2, T3, T4, T5, T6) 각각의 제1 단자(제1 전극)는 소스 또는 드레인이고, 제2 단자(제2 전극)는 제1 단자와 다른 단자일 수 있다. 예컨대, 제1 단자가 드레인인 경우 제2 단자는 소스일 수 있다.
일 실시예에서, 제1 내지 제6 트랜지스터들(T1, T2, T3, T4, T5, T6) 중 적어도 하나는 PMOS(p-channel MOSFET)이고, 나머지는 NMOS(n-channel MOSFET)일 수 있다. 예를 들어, 제5 트랜지스터(T5)는 PMOS이고, 제1, 제2, 제3, 제4, 제6 트랜지스터(T1, T2, T3, T4 T6)는 NMOS일 수 있다. 다른 실시예에서, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 PMOS이고, 제1, 제2, 제3, 제4 트랜지스터(T1, T2, T3, T4)는 NMOS일 수 있다. 또는, 제1 내지 제6 트랜지스터들(T1, T2, T3, T4, T5, T6)는 모두 NMOS이거나 모두 PMOS일 수 있다. 이하에서는 제5 트랜지스터(T5)가 실리콘 반도체를 포함하는 PMOS(p-channel MOSFET)이고, 제1, 제2, 제3, 제4, 제6 트랜지스터(T1, T2, T3, T4 T6)가 산화물 반도체를 포함하는 NMOS(n-channel MOSFET)인 실시예를 중심으로 설명한다.
복수의 트랜지스터들(T1, T2, T3, T4, T5, T6) 중 적어도 하나는 저온 폴리 실리콘(low-temperature polycrystalline silicon, LTPS) 반도체층을 갖는 트랜지스터일 수 있고, 복수의 트랜지스터들(T1, T2, T3, T4, T5, T6) 중 적어도 하나는 산화물 반도체층을 갖는 트랜지스터일 수 있다. 예컨대, 제5 트랜지스터(T5)는 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함할 수 있고, 제1, 제2, 제3, 제4, 제6 트랜지스터(T1, T2, T3, T4, T6)는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지는 산화물 반도체층을 포함할 수 있다.화소회로(PC)는 제1 내지 제6 트랜지스터들(T1, T2, T3, T4, T5, T6) 각각의 게이트에 신호를 전달하는 게이트선과 전기적으로 연결될 수 있다. 예를 들어, 화소회로(PC)는 스캔신호(GW)를 전달하는 스캔선(GWL), 초기화신호(GB)를 전달하는 초기화 게이트선(GBL), 레퍼런스신호(GR)를 전달하는 레퍼런스 게이트선(GRL), 제1 발광제어신호(EM)를 전달하는 제1 발광제어선(EML), 제2 발광제어신호(EMB)를 전달하는 제2 발광제어선(EMBL) 및 데이터신호(DATA)를 전달하는 데이터선(DL)에 연결될 수 있다. 또한, 화소회로(PC)는 구동전압(ELVDD)을 전달하는 구동전압선(PL), 기준전압(VREF)을 전달하는 기준 전압선(VRL) 및 초기화전압(Vaint)을 전달하는 초기화 전압선(VL)에 연결될 수 있다.
제1 트랜지스터(T1)는 구동전압선(PL)과 제2 노드(N2) 사이에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 연결된 게이트(G1), 구동전압선(PL)에 연결된 제1 단자, 및 제2 노드(N2)에 연결된 제2 단자를 포할 수 있다. 제1 단자는 드레인(D)이고 제2 단자는 소스(S)일 수 있다. 제1 트랜지스터(T1)는 듀얼 게이트 구조를 가질 수 있다. 제1 트랜지스터(T1)는 제1 노드에 연결된 게이트(G1)외에, 제1 트랜지스터(T1)의 채널영역에 중첩하는 하부 게이트 전극을 더 포함할 수 있다. 하부 게이트 전극은 제2 노드(N2) 및 홀드 커패시터(Chd)의 제2 홀드전극(CEh2)과 연결될 수 있다.
제1 트랜지스터(T1)의 제1 단자는 제5 트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결되고, 제1 트랜지스터(T1)의 제2 단자는 발광다이오드(LED)의 화소전극에 연결될 수 있다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(DATA)를 전달받아 발광다이오드(LED)로 흐르는 구동전류(Id)의 전류량을 제어할 수 있다.
제2 트랜지스터(T2)는 데이터선(DL)과 제1 노드(N1) 사이에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)는 스캔선(GWL)에 연결된 게이트, 데이터선(DL)에 연결된 제1 단자, 및 제1 노드(N1)에 연결된 제2 단자를 포함할 수 있다. 제2 트랜지스터(T2)는 스캔선(GWL)으로 전달된 스캔신호(GW)에 의해 턴온되어 데이터선(DL)과 제1 노드(N1)를 전기적으로 연결하고, 데이터선(DL)으로 전달된 데이터신호(DATA)를 제1 노드(N1)로 전달할 수 있다.
제3 트랜지스터(T3)는 제1 노드(N1)와 기준 전압선(VRL) 사이에 전기적으로 연결될 수 있다. 제3 트랜지스터(T3)는 레퍼런스 게이트선(GRL)에 연결된 게이트, 제1 노드(N1)에 연결된 제1 단자, 및 기준 전압선(VRL)에 연결된 제2 단자를 포함할 수 있다. 제3 트랜지스터(T3)는 레퍼런스 게이트선(GRL)으로 전달된 레퍼런스신호(GR)에 의해 턴온되어 기준 전압선(VRL)으로 전달된 기준전압(Vref)을 제1 노드(N1)로 전달할 수 있다.
제4 트랜지스터(T4)는 제1 트랜지스터(T1)와 초기화 전압선(VL) 사이에 전기적으로 연결될 수 있다. 제4 트랜지스터(T4)는 초기화 게이트선(GBL)에 연결된 게이트, 제6 트랜지스터(T6)의 제2 단자 및 발광다이오드(LED)에 연결된 제1 단자, 및 초기화 전압선(VL)에 연결된 제2 단자를 포함할 수 있다. 제4 트랜지스터(T4)는 초기화 게이트선(GBL)으로 전달된 초기화신호(GB)에 의해 턴온되어 초기화 전압선(VL)으로 전달된 초기화전압(Vaint)을 발광다이오드(LED)의 화소전극으로 전달할 수 있다.
제5 트랜지스터(T5)는 구동전압선(PL)과 제1 트랜지스터(T1) 사이에 전기적으로 연결될 수 있다. 제5 트랜지스터(T5)는 제1 발광제어선(EML)에 연결된 게이트, 구동전압선(PL)에 연결된 제1 단자, 및 제1 트랜지스터(T1)의 제1 단자에 연결된 제2 단자를 포함할 수 있다. 제5 트랜지스터(T5)는 제1 발광제어선(EML)으로 전달된 제1 발광제어신호(EM)에 따라 턴온 또는 턴오프될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광다이오드(LED)사이에 연결될 수 있다. 제6 트랜지스터(T6)는 제2 발광제어선(EMBL)에 연결된 게이트, 제2 노드(N2)에 연결된 제1 단자, 및 발광다이오드(LED)에 연결된 제2 단자를 포함할 수 있다. 제6 트랜지스터(T6)는 제2 발광제어선(EMBL)으로 전달된 제2 발광제어신호(EMB)에 의해 턴온되어 제2 노드(N2)와 발광다이오드(LED)의 화소전극을 서로 접속시킬 수 있다.
도 8은 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 서로 다른 발광제어신호들(EM, EMB)에 각각 응답하여 동작하는 것으로 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 동일한 발광제어신호에 응답하여 동작할 수 있다.
일 실시예에서, 레퍼런스신호(GR)는 이전 행에 위치한 화소회로(PC)의 스캔신호(GW)와 실질적으로 동기화될 수 있다. 초기화신호(GB)는 스캔신호(GW)와 실질적으로 동기화될 수 있다. 다른 일 실시예에서, 초기화신호(GB)는 다음 행에 위치한 화소회로(PC)의 스캔신호(GW) 또는 레퍼런스신호(GR)와 실질적으로 동기화될 수 있다.
스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 다시 말해, 본 발명의 일 실시예에 따른 화소회로(PC)는 스토리지 커패시터(Cst)가 제1 노드(N1)와 제2 노드(N2) 사이에 연결되는 소스 팔로워 타입(source follower type) 회로일 수 있다. 스토리지 커패시터(Cst)의 제1 스토리지전극(CEs1)은 제1 노드(N1)에 연결되고, 제2 스토리지전극(CEs2)은 제2 노드(N2)에 연결될 수 있다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 문턱전압 및 데이터신호(DATA)에 대응하는 전압을 저장할 수 있다.
일 실시예에서, 홀드 커패시터(Chd)는 구동전압선(PL)과 제2 노드(N2) 사이에 연결될 수 있다. 홀드 커패시터(Chd)의 제1 홀드전극(CEh1)은 구동전압선(PL)에 연결되고, 제2 홀드전극(CEh2)은 제2 노드(N2)에 연결될 수 있다. 홀드 커패시터(Chd)는 주변 신호의 변동시에도, 제1 트랜지스터(T1)의 하부 게이트 전극 및 제2 노드(N2)의 전압이 변동되지 않고 일정한 전압을 가질 수 있도록 한다.
발광다이오드(LED)는 제2 노드(N2)에 연결된 화소전극 및 화소전극 상의 대향전극을 포함하고, 대향전극은 공통전압(ELVSS)을 공급받을 수 있다. 대향전극은 복수의 발광다이오드(LED)들에서 공유되는 공통전극일 수 있다.
도 8에서는 화소회로(PC)가 6개의 트랜지스터와 2개의 커패시터를 포함하는 것으로 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 화소회로(PC)는 5개의 트랜지스터와 2개의 커패시터를 포함할 수 있다. 또 다른 실시예로서, 화소회로(PC)는 7개의 트랜지스터와 2개의 커패시터를 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 패널의 화소회로들을 개략적으로 나타낸 평면도이다. 설명의 편의를 위하여 도 9는 제1 방향(예, x 방향)을 따라 동일한 행에 배치된 두 개의 화소회로, 예컨대 제1 화소회로(PC1)와 제2 화소회로(PC2)를 도시하나, 본 발명은 이에 한정되지 않는다. 표시 패널(10)은 제1 방향(예, x 방향)으로 행을 이루고, 제2 방향(예, y 방향)으로 열을 이루도록 배치된 복수의 화소회로들을 포함한다.
도 9를 참조하면, 제1 화소회로(PC1)와 제2 화소회로(PC2) 각각은 트랜지스터들 및 커패시터를 포함할 수 있다. 일 실시예로, 각각의 제1 화소회로(PC1)와 제2 화소회로(PC2)는 앞서 도 8을 참조하여 설명한 제1 내지 제6 트랜지스터들(T1, T2, T3, T4, T5, T6), 스토리지 커패시터(Cst), 및 홀드 커패시터(Chd)를 포함할 수 있다.
제1 화소회로(PC1)의 트랜지스터들 및 커패시터들은 각각 제2 화소회로(PC2)의 트랜지스터들 및 커패시터들과 대칭적으로 배치될 수 있다. 예컨대, 제2 방향(예, y방향)을 따라 제1 화소회로(PC1)와 제2 화소회로(PC2) 사이를 지나는 가상의 선(IML)에 대하여 제1 화소회로(PC1)의 제1 트랜지스터(T1)는 제2 화소회로(PC2)의 제1 트랜지스터(T1)와 대칭일 수 있다. 유사하게, 제1 화소회로(PC1)의 제2 내지 제6 트랜지스터들(T2, T3, T4, T5, T6), 스토리지 커패시터(Cst), 및 홀드 커패시터(Chd)는, 각각 제2 화소회로(PC2)의 제2 내지 제6 트랜지스터들(T2, T3, T4, T5, T6), 스토리지 커패시터(Cst), 및 홀드 커패시터(Chd)와 가상의 선(IL)에 대하여 대칭일 수 있다.
제1 화소회로(PC1) 및 제2 화소회로(PC2)와 전기적으로 연결된 게이트선, 예컨대 스캔선(GWL), 초기화 게이트선(GBL), 레퍼런스 게이트선(GRL), 제1 발광제어선(EML), 제2 발광제어선(EMBL)은 제1 방향(예, x방향)으로 연장될 수 있다.
제1 화소회로(PC1)는 제1 화소회로(PC1)를 지나는 데이터선(DL)과 전기적으로 연결되고, 제2 화소회로(PC2)는 제2 화소회로(PC2)를 지나는 데이터선(DL)과 전기적으로 연결될 수 있다. 데이터선(DL)은 제2 방향(예, y방향)을 따라 연장될 수 있다. 제1 화소회로(PC1)에 전기적으로 연결된 데이터선(DL) 및 제2 화소회로(PC2)에 전기적으로 연결된 데이터선(DL)은 전술한 가상의 선(IML)에 대하여 대칭일 수 있다.
제1 화소회로(PC1)는 제1 화소회로(PC1)를 지나는 전압선, 예컨대 기준 전압선(VRL) 및 초기화 전압선(VL)에 전기적으로 연결될 수 있다. 제2 화소회로(PC2)는 제2 화소회로(PC2)를 지나는 전압선, 예컨대 기준 전압선(VRL) 및 초기화 전압선(VL)에 전기적으로 연결될 수 있다. 제1 화소회로(PC1)에 전기적으로 연결된 기준 전압선(VRL) 및 초기화 전압선(VL)은, 각각 제2 화소회로(PC2)에 전기적으로 연결된 기준 전압선(VRL) 및 초기화 전압선(VL)과 전술한 가상의 선(IML)에 대하여 대칭일 수 있다. 기준 전압선(VRL) 및 초기화 전압선(VL)은 각각 제2 방향(예, y방향)을 따라 연장될 수 있다.
일부 실시예에서, 데이터 연결선(DVL)은 제2 방향(예, y방향)을 따라 연장될 수 있다. 데이터 연결선(DVL)은 앞서 도 7을 참조하여 설명한 데이터 전달선(DTL)의 일 부분, 예컨대 제2 연결선(DV1, DV2, DV3) 및 제3 연결선(DV1', DV2', DV3') 중 어느 하나에 해당하는 신호선일 수 있다. 데이터 연결선(DVL)은 도 9에 도시된 제1 및 제2 화소회로(PC1, PC2)와 다른 열에 배치된 화소회로의 데이터선과 전기적으로 연결되어 다른 열에 배치된 화소회로들에 데이터 신호를 전달할 수 있다.
도 10 내지 도 18은 본 발명의 일 실시예에 따른 표시 패널의 화소회로를 형성하는 공정에 따른 평면도이다. 도 10 내지 도 18은 도 9를 참조하여 설명한 제1 화소회로(PC1) 및 제2 화소회로(PC2)에 해당하는 구성요소를 형성하는 공정을 보여준다. 설명의 편의상 제1 화소회로(PC1)는 (i) 번째 행이면서 (j)번째 열에 위치하고, 제2 화소회로(PC2)는 (i) 번째 행이면서 (j+1)번째 열에 위치하는 것으로 설명한다.
도 10을 참조하면, 기판 상에 하부금속층(1110)이 배치될 수 있다. 하부금속층(1110)은 제2 방향(예, y방향)을 따라 연장된 제1 부분(1111), 및 제1 부분(1111)에 연결되되 전체적으로 제1 방향(예, x방향)을 따라 연장된 제2 부분(1112)과 제3 부분(1113)을 포함할 수 있다.
일 실시예에서, 하부금속층(1110)의 제1 부분(1111)은 제1 화소회로(PC1)와 제2 화소회로(PC2) 사이의 가상의 선(IML) 상에 위치할 수 있다. 하부금속층(1110)의 제2 부분(1112)과 제3 부분(1113)은 제1 부분(1111)을 사이에 두고 서로 반대편에 위치할 수 있다. 제2 부분(1112)과 제3 부분(1113)은 전체적으로 제1 방향(예, x방향)을 따라 연장되되, 국소적으로 절곡될 수 있다.
하부 금속층(1110)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu)에서 선택된 하나 또는 그 이상의 물질을 포함할 수 있다. 일부 실시예로서, 하부금속층(1110)은 몰리브덴을 포함하는 단일층이거나, 몰리브덴층과 티타늄층이 적층된 이중층 구조를 가지거나, 티타늄층, 알루미늄층, 및 티타늄층이 적층된 삼중층 구조를 가질 수 있다.
하부금속층(1110)은 정전압의 전압 레벨을 가질 수 있다. 예를 들어, 하부금속층(1110)은 표시 패널(10, 도 6)의 표시영역(DA)의 외곽에서 제1 전원공급배선(15, 도 6)과 전기적으로 연결될 수 있다.
도 11을 참조하면, 하부금속층(1110) 상에는 실리콘 반도체층(1200)이 배치될 수 있다. 구체적으로, 실리콘 반도체층(1200)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 예컨대, 실리콘 반도체층(1200)은 저온에서 결정화된 폴리 실리콘을 포함할 수 있다. 실리콘 반도체층(1200)은 도 11과 같이 제1 실리콘 반도체 패턴(1210)을 포함할 수 있다.
제1 실리콘 반도체 패턴(1210)은 고립된 형상을 가지되 제1 방향(예, x방향)을 따라 연장될 수 있다. 제1 실리콘 반도체 패턴(1210)은 제1 화소회로(PC1)와 제2 화소회로(PC2) 사이의 가상의 선(IML)과 교차할 수 있다. 제1 실리콘 반도체 패턴(1210)은 제1 화소회로(PC1)와 제2 화소회로(PC2) 각각의 제5 반도체층(A5)을 포함할 수 있다. 다르게 말하면, 제1 화소회로(PC1)의 제5 반도체층(A5)과 제2 화소회로(PC2)의 제5 반도체층(A5)은 일체로 연결될 수 있다.
제1 실리콘 반도체 패턴(1210)은 하부금속층(1110)과 중첩할 수 있다. 예를 들어, 제1 실리콘 반도체 패턴(1210)은 하부금속층(1110)의 제3 부분(1113)과 중첩할 수 있다. 제1 화소회로(PC1)와 제2 화소회로(PC2) 각각의 제5 반도체층(A5)은 하부금속층(1110)의 제3 부분(1113)과 중첩할 수 있다.
도 12를 참조하면, 실리콘 반도체층(1200) 상에는 제1 도전층(1300)이 배치될 수 있다. 제1 도전층(1300)은 은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층으로 형성될 수 있다.
제1 도전층(1300)은 발광제어선(EML), 제1 도전패턴(1310), 제2 도전패턴(1320), 제3 도전패턴(1330), 및 제4 도전패턴(1340)을 포함할 수 있다. 제1 발광제어선(EML), 제1 도전패턴(1310), 제2 도전패턴(1320), 제3 도전패턴(1330), 및 제4 도전패턴(1340)은 서로 이격되어 배치될 수 있다.
제1 발광제어선(EML)은 제1 화소회로(PC1) 및 제2 화소회로(PC2)를 지나도록 제1 방향(예, x방향)을 따라 연장될 수 있다. 제1 발광제어선(EML)은 제1 화소회로(PC1) 및 제2 화소회로(PC2)와 동일한 행에 배열된 화소회로들을 지날 수 있다.
제1 발광제어선(EML)은 제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각의 제5 트랜지스터(T5)의 제5 게이트전극(G5)을 포함할 수 있다. 제1 발광제어선(EML) 중 일부는 제5 트랜지스터(T5)의 제5 반도체층(A5)과 중첩하도록 돌출되며, 돌출된 제1 발광제어선(EML)의 일부가 제5 트랜지스터(T5)의 제5 게이트전극(G5)에 해당할 수 있다. 제5 트랜지스터(T5)의 제5 반도체층(A5, 도 11)는 제5 게이트전극(G5)에 중첩하는 채널영역(C5), 및 채널영역(C5)의 양측에 각각 배치되며 불순물이 도핑된 도핑영역(S5, D5)를 포함할 수 있다. 도핑영역(S5, D5) 중 하나는 소스영역이고 다른 하나는 드레인영역일 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당할 수 있다. 소스영역 및 드레인영역은 트랜지스터의 성질에 따라 위치가 서로 변경될 수 있다.
제1 도전패턴(1310), 제2 도전패턴(1320), 제3 도전패턴(1330), 및 제4 도전패턴(1340)은 제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각에 배치될 수 있다. 제1 도전패턴(1310), 제2 도전패턴(1320), 제3 도전패턴(1330), 및 제4 도전패턴(1340)은 각각 고립된 형상(isolated shape)을 가질 수 있다. 제1 화소회로(PC1)의 제1 도전패턴(1310), 제3 도전패턴(1330), 및 제4 도전패턴(1340)은 제2 화소회로(PC2)의 제1 도전패턴(1310), 제3 도전패턴(1330), 및 제4 도전패턴(1340)과 전술한 가상의 선(IML)을 중심으로 대칭적으로 배치될 수 있다.
제2 도전패턴(1320)은 고립된 형상을 가지며, 제1 화소회로(PC1) 및 제2 화소회로(PC2)를 지나도록 제1 방향(예, x방향)을 따라 연장될 수 있다. 제2 도전층(1320)은 제1 화소회로(PC1) 및 제2 화소회로(PC2) 사이의 가상의 선(IML)과 교차할 수 있다. 제2 도전패턴(1320)은 제1 방향(예, x 방향)을 따라 연장되는 줄기부와, 줄기부로부터 분지되어 제2 방향(예, y방향)을 따라 돌출된 가지부를 포함할 수 있다. 제1 화소회로(PC1)의 가지부와 제2 화소회로(PC2)의 가지부는, 제1 화소회로(PC1) 및 제2 화소회로(PC2) 사이의 가상의 선(IML)을 중심으로 대칭적으로 배치될 수 있다.
제2 도전패턴(1320)은 도 8을 참조하여 설명한 홀드 커패시터(Chd)의 제1 홀드전극(CEh1)의 서브층인 제1 하부 홀드전극(CEh1a)을 포함할 수 있다. 다르게 말하면, 제1 화소회로(PC1)의 제1 하부 홀드전극(CEh1a)은 제2 화소회로(PC2)의 제1 하부 홀드전극(CEh1a)과 일체로 연결될 수 있다.
제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각에 위치하는 제3 도전패턴(1330)은 도 8을 참조하여 설명한 스토리지 커패시터(Cst)의 제1 스토리지전극(CEs1)을 포함할 수 있다.
도 13를 참조하면, 제1 도전층(1300) 상에는 제2 도전층(1400)이 배치될 수 있다. 제2 도전층(1400)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층으로 형성될 수 있다.
제2 도전층(1400)은 초기화 게이트선(GBL), 레퍼런스 게이트선(GRL), 및 제5 도전패턴(1410)을 포함할 수 있다. 초기화 게이트선(GBL), 레퍼런스 게이트선(GRL), 및 제5 도전패턴(1410)은 상호 이격되어 배치된다.
초기화 게이트선(GBL) 및 레퍼런스 게이트선(GRL) 각각은 제1 화소회로(PC1) 및 제2 화소회로(PC2)를 지나도록 제1 방향(예, x방향)을 따라 연장될 수 있다. 초기화 게이트선(GBL) 및 레퍼런스 게이트선(GRL)은 각각 제1 화소회로(PC1) 및 제2 화소회로(PC2)와 동일한 행에 배열된 화소회로들을 지날 수 있다.
제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각에 배치된 제5 도전패턴(1410)은 고립된 형상을 가질 수 있다. 제1 화소회로(PC1)에 배치된 제5 도전패턴(1410) 및 제2 화소회로(PC2)에 배치된 제5 도전패턴(1410)은 상호 이격되며, 전술한 가상의 선(IML)을 중심으로 실질적으로 대칭적으로 배치될 수 있다.
제5 도전패턴(1410)은 제1 화소회로(PC1)의 제3 도전패턴(1330), 제2 화소회로(PC2)의 제3 도전패턴(1330), 및 제1 화소회로(PC1) 및 제2 화소회로(PC2)를 지나는 제2 도전패턴(1320)에 중첩할 수 있다.
제5 도전패턴(1410)은 홀드 커패시터(Chd, 도 8)의 제2 홀드전극(CEh2) 및 스토리지 커패시터(Cst, 도 8)의 제2 스토리지전극(CEs2)을 포함할 수 있다. 다르게 말하면, 홀드 커패시터(Chd, 도 8)의 제2 홀드전극(CEh2) 및 스토리지 커패시터(Cst, 도 8)의 제2 스토리지전극(CEs2)은 일체로 형성될 수 있다.
도 14를 참조하면, 제2 도전층(1400) 상에는 산화물 반도체층(1500)이 배치될 수 있다. 구체적으로, 산화물 반도체층(1500)은 산화물 반도체를 포함할 수 있으며, 산화물 반도체는 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 원소를 포함하는 산화물 반도체일 수 있다. 예를 들어, 산화물 반도체층(1500)은 ITZO(InSnZnO), 또는 IGZO(InGaZnO)을 포함할 수 있다.
산화물 반도체층(1500)은 제1 산화물 반도체 패턴(1510), 제2 산화물 반도체 패턴(1520), 제3 산화물 반도체 패턴(1530), 및 제4 산화물 반도체 패턴(1540)을 포함할 수 있다. 제1 산화물 반도체 패턴(1510), 제2 산화물 반도체 패턴(1520), 제3 산화물 반도체 패턴(1530), 및 제4 산화물 반도체 패턴(1540)은 상호 이격되어 배치될 수 있다.
제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각에 배치된 제1 산화물 반도체 패턴(1510)은 고립된 형상을 가질 수 있다. 제1 산화물 반도체 패턴(1510)은 제1 반도체층(A1), 제4 반도체층(A4), 및 제6 반도체층(A6)을 포함할 수 있다. 다르게 말하면, 제1 화소회로(PC1)의 제1 반도체층(A1), 제4 반도체층(A4), 및 제6 반도체층(A6)은 일체로 연결될 수 있고, 제2 화소회로(PC2)의 제1 반도체층(A1), 제4 반도체층(A4), 및 제6 반도체층(A6)은 일체로 연결될 수 있다. 제1 산화물 반도체 패턴(1510)은 수회 절곡된 형상을 가질 수 있다.
제1 반도체층(A1), 제4 반도체층(A4), 및 제6 반도체층(A6)은 도 13을 참조하여 설명한 제5 도전패턴(1410) 및 초기화 게이트선(GBL), 그리고 도 12를 참조하여 설명한 제4 도전패턴(1340)과 각각 중첩할 수 있다.
일 실시예에서, 평면 상에서, 제1 화소회로(PC1)의 제1 산화물 반도체 패턴(1510) 및 제2 화소회로(PC2)의 제1 산화물 반도체 패턴(1510)의 형상은 서로 다를 수 있다. 제1 화소회로(PC1)의 제1 반도체 패턴(1510)의 일부는 제1 화소회로(PC)와 동일한 행에 배치되되 이웃한 열 (예컨대, (i)번째 행이며 (j-1)번째 열)에 배치된 화소회로에 배치될 수 있다.
제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각에 배치된 제2 산화물 반도체 패턴(1520)은 고립된 형상을 가질 수 있다. 제2 산화물 반도체 패턴(1520)은 대략 "L"의 형상가지도록 절곡될 수 있다. 제1 화소회로(PC1)의 제2 산화물 반도체 패턴(1520) 및 제2 화소회로(PC2)의 제2 산화물 반도체 패턴(1520)은 전술한 가상의 선(IML)을 중심으로 대칭적으로 배치될 수 있다.
제2 산화물 반도체 패턴(1520)은 제2 트랜지스터(T2)의 제2 반도체층(A2) 및 제3 트랜지스터(T3)의 제3 반도체층(A3)을 포함할 수 있다. 다르게 말하면, 제2 트랜지스터(T2)의 제2 반도체층(A2) 및 제3 트랜지스터(T3)의 제3 반도체층(A3)은 일체로 연결될 수 있다.
제2 반도체층(A2) 및 제3 반도체층(A3)은 각각 도 12를 참조하여 설명한 제1 도전패턴(1310) 및 도 13을 참조하여 설명한 레퍼런스 게이트선(GRL)과 중첩할 수 있다.
제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각에 배치된 제3 산화물 반도체 패턴(1530)은 고립된 형상을 가질 수 있다. 제1 화소회로(PC1)의 제3 산화물 반도체 패턴(1530) 및 제2 화소회로(PC2)의 제3 산화물 반도체 패턴(1530)은 전술한 가상의 선(IML)을 중심으로 대칭적으로 배치될 수 있다.
제3 산화물 반도체 패턴(1530)은 도 13을 참조하여 설명한 제5 도전패턴(1410) 및 도 12를 참조하여 설명한 제2 도전패턴(1320)과 제3 방향(예, z방향)을 따라 중첩할 수 있다. 제3 산화물 반도체 패턴(1530)은 홀드 커패시터(Chd, 도 8)의 제1 홀드전극(CEh1)의 서브층인 제1 상부 홀드전극(CEh1b)을 포함할 수 있다.
제4 산화물 반도체 패턴(1540)은 제1 화소회로(PC1)에 배치될 수 있다. 제4 산화물 반도체 패턴(1540)은 제2 화소회로(PC1)의 제1 반도체 패턴(1510)의 일 단부와 대응되는 위치에 배치될 수 있으며, 일종의 더미 전극에 해당할 수 있다.
제1 산화물 반도체 패턴(1510), 제2 산화물 반도체 패턴(1520), 제3 산화물 반도체 패턴(1530), 및 제4 산화물 반도체 패턴(1540) 각각은 적어도 부분적으로 도체화된 영역을 포함할 수 있다. 예를 들어, 제1 산화물 반도체 패턴(1510), 제2 산화물 반도체 패턴(1520), 제3 산화물 반도체 패턴(1530), 및 제4 산화물 반도체 패턴(1540) 각각의 적어도 일부에 플라즈마 등을 이용한 도체화 공정이 진행될 수 있다. 일 실시예에서, 제1 상부 홀드전극(CEh1b)을 포함하는 제3 산화물 반도체 패턴(1530)은 홀드 커패시터(Chd, 도 8)을 형성하기 위해 전체 영역이 도체화될 수 있다.
도 15를 참조하면, 산화물 반도체층(1500) 상에 제3 도전층(1600)이 배치될 수 있다. 제3 도전층(1600)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층으로 형성될 수 있다.
제3 도전층(1600)은 수평 초기화 전압선(VHL), 제2 발광제어선(EMBL), 수평 기준 전압선(VRHL), 제6 도전패턴(1610), 제7 도전패턴(1620), 제8 도전패턴(1630), 및 제9 도전패턴(1640)을 포함할 수 있다. 수평 초기화 전압선(VHL), 제2 발광제어선(EMBL), 수평 기준 전압선(VRHL), 제6 도전패턴(1610), 제7 도전패턴(1620), 제8 도전패턴(1630), 및 제9 도전패턴(1640)은 서로 이격되어 배치될 수 있다.
수평 초기화 전압선(VHL)은 제1 화소회로(PC1) 및 제2 화소회로(PC2)를 지나도록 제1 방향(예, x방향)을 따라 연장될 수 있다. 수평 초기화 전압선(VHL)은 도 17을 참조하여 후술할 초기화 전압선(VL)과 전기적으로 연결될 수 있다.
제2 발광제어선(EMBL)은 제1 화소회로(PC1) 및 제2 화소회로(PC2)를 지나도록 제1 방향(예, x방향)을 따라 연장될 수 있다. 제2 발광제어선(EMBL)은 제1 화소회로(PC1) 및 제2 화소회로(PC2)와 동일한 행에 배열된 화소회로들을 지날 수 있다.
수평 기준 전압선(VRHL)은 제1 화소회로(PC1) 및 제2 화소회로(PC2)를 지나도록 제1 방향(예, x방향)을 따라 연장될 수 있다. 수평 기준 전압선(VRHL)은 도 17을 참조하여 후술할 기준 전압선(VRL)과 전기적으로 연결될 수 있다.
제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각에 배치된 제6 도전패턴(1610), 제7 도전패턴(1620), 및 제9 도전패턴(1640)은 각각 고립된 형상을 가질 수 있다. 제1 화소회로(PC1)의 제6 도전패턴(1610), 제7 도전패턴(1620), 및 제9 도전패턴(1640)은 제2 화소회로(PC2)의 제6 도전패턴(1610), 제7 도전패턴(1620), 및 제9 도전패턴(1640)과 전술한 가상의 선(IML)을 중심으로 대칭적으로 배치될 수 있다.
제8 도전패턴(1630)은 고립된 형상을 가지되, 제1 방향(예, x방향)을 따라 연장될 수 있다. 제8 도전패턴(1630)은 제1 화소회로(PC1) 및 제2 화소회로(PC2)에 걸쳐 배치될 수 있다. 제8 도전패턴(1630)은 전술한 가상의 선(IML)과 교차할 수 있다.
제6 도전패턴(1610), 제7 도전패턴(1620), 제8 도전패턴(1630), 제9 도전패턴(1640), 및 제2 발광제어선(EMBL)은 트랜지스터의 게이트전극을 포함할 수 있다.
제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각의 제6 도전패턴(1610)은 제1 트랜지스터(T1)의 제1 게이트전극(G1)을 포함할 수 있다. 도 14 및 도 15를 참조하면, 제1 트랜지스터(T1)의 제1 반도체층(A1)은 제6 도전패턴(1610)과 제3 방향(예, z방향)으로 중첩하는 채널영역(C1) 및 채널영역(C1)의 제1 방향(예, x방향) 양측에 배치되는 도전화영역(S1, D1)을 포함할 수 있다. 도전화영역(S1, D1) 중 하나는 소스영역이고 다른 하나는 드레인영역일 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당할 수 있다. 소스영역 및 드레인영역은 트랜지스터의 성질에 따라 위치가 서로 변경될 수 있다. 이때, 제5 도전패턴(1410, 도 13)의 일부와 제1 게이트전극(G1)은 채널영역(C1)을 사이에 두고 서로 제3 방향(예, z방향)으로 중첩할 수 있다. 제1 트랜지스터(T1)의 채널영역(C1)과 중첩하는 제5 도전패턴(1410, 도 13)의 일부는 제1 트랜지스터(T1)의 하부 게이트 전극에 해당할 수 있다.
제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각의 제7 도전패턴(1620)은 제3 트랜지스터(T3)의 제3 게이트전극(G3)을 포함할 수 있다. 도 14 및 도 15를 참조하면, 제3 트랜지스터(T3)의 제3 반도체층(A3)은 제7 도전패턴(1620)과 제3 방향(예, z방향) 중첩하는 채널영역(C3) 및 채널영역(C3)의 제2 방향(예, y방향) 양측에 배치되는 도전화영역(S3, D3)을 포함할 수 있다. 도전화영역(S3, D3) 중 하나는 소스영역이고 다른 하나는 드레인영역일 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당할 수 있다. 소스영역 및 드레인영역은 트랜지스터의 성질에 따라 위치가 서로 변경될 수 있다.
제7 도전패턴(1620)은 콘택홀(CNT)을 통해 제3 반도체층(A3, 도 14)의 아래에 배치된 레퍼런스 게이트선(GRL)과 전기적으로 연결될 수 있다. 제7 도전패턴(1620) 및 레퍼런스 게이트선(GRL)의 일부는 제3 트랜지스터(T3)의 채널영역(C3)을 사이에 두고 제3 방향(예, z방향)으로 서로 중첩할 수 있다. 제3 트랜지스터(T3)의 채널영역(C3)과 제3 방향(예, z방향)으로 중첩하는 레퍼런스 게이트선(GRL)의 일부는 제3 트랜지스터(T3)의 하부 게이트전극에 해당할 수 있으며, 이와 같은 이중 게이트 구조를 통해 제3 트랜지스터(T3)의 스위칭 성능을 향상시킬 수 있다.
제8 도전패턴(1630)은 제2 트랜지스터(T2)의 제2 게이트전극(G2)을 포함할 수 있다. 도 14 및 도 15를 참조하면, 제2 트랜지스터(T2)의 제2 반도체층(A2)은 제3 전극층(1630)과 제3 방향(예, z방향)으로 중첩하는 채널영역(C2) 및 채널영역(C2)의 제1 방향(예, x방향) 양측에 배치되는 도전화영역(S2, D2)을 포함할 수 있다. 도전화영역(S2, D2) 중 하나는 소스영역이고 다른 하나는 드레인영역일 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당할 수 있다. 소스영역 및 드레인영역은 트랜지스터의 성질에 따라 위치가 서로 변경될 수 있다.
제8 도전패턴(1630)은 도 16을 참조하여 후술할 스캔선(GWL)에 전기적으로 연결된다. 제8 도전패턴(1630)은 콘택홀(CNT)을 통해 제2 반도체층(A2, 도 14)의 아래에 배치된 제1 도전패턴(1310)과 전기적으로 연결될 수 있다. 제8 도전패턴(1630) 및 제1 도전패턴(1310)은 제2 트랜지스터(T2)의 채널영역(C2)을 사이에 두고 제3 방향(예, z방향)으로 서로 중첩할 수 있다. 제1 도전패턴(1310)은 제2 트렌지스터(T2)의 하부 게이트전극에 해당할 수 있으며, 이와 같은 이중 게이트 구조를 통해 제2 트랜지스터(T2)의 스위칭 성능을 향상시킬 수 있다.
제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각의 제9 도전패턴(1640)은 제4 트랜지스터(T4)의 제4 게이트전극(G4)을 포함할 수 있다. 도 14 및 도 15를 참조하면, 제4 트랜지스터(T4)의 제4 반도체층(A4)은 제9 도전패턴(1640)과 제3 방향(예, z방향)으로 중첩하는 채널영역(C4) 및 채널영역(C4)의 양측에 배치되는 도전화영역(S4, D4)을 포함할 수 있다. 도전화영역(S4, D4) 중 하나는 소스영역이고 다른 하나는 드레인영역일 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당할 수 있다. 소스영역 및 드레인영역은 트랜지스터의 성질에 따라 위치가 서로 변경될 수 있다.
제9 도전패턴(1640)은 콘택홀(CNT)을 통해 제4 반도체층(A4, 도 14)의 아래에 배치된 초기화 게이트선(GBL)과 전기적으로 연결될 수 있다. 제9 도전패턴(1640) 및 초기화 게이트선(GBL)의 일부는 제4 트랜지스터(T4)의 채널영역(C4)을 사이에 두고 제3 방향(예, z방향)으로 서로 중첩할 수 있다. 제4 트랜지스터(T4)의 채널영역(C4)과 중첩하는 초기화 게이트선(GBL)의 일부는 제4 트랜지스터(T4)의 하부 게이트전극에 해당할 수 있으며, 이와 같은 이중 게이트 구조를 통해 제4 트랜지스터(T4)의 스위칭 성능을 향상시킬 수 있다.
제2 발광제어선(EMBL)은 제6 트랜지스터(T6)의 제6 게이트전극(G6)을 포함할 수 있다. 도 14 및 도 15를 참조하면, 제6 트랜지스터(T6)의 제6 반도체층(A6)은 제2 발광제어선(EMBL)과 제3 방향(예, z방향) 중첩하는 채널영역(C6) 및 채널영역(C6)의 제2 방향(예, y방향) 양측에 배치되는 도전화영역(S6, D6)을 포함할 수 있다. 도전화영역(S6, D6) 중 하나는 소스영역이고 다른 하나는 드레인영역일 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당할 수 있다. 소스영역 및 드레인영역은 트랜지스터의 성질에 따라 위치가 서로 변경될 수 있다.
제2 발광제어선(EMBL)은 콘택홀(CNT)을 통해 제6 반도체층(A6, 도 14)의 아래에 배치된 제4 도전패턴(1340)과 전기적으로 연결될 수 있다. 제2 발광제어선(EMBL)의 일부 및 제4 도전패턴(1340)은 제6 트랜지스터(T6)의 채널영역(C6)을 사이에 두고 제3 방향(예, z방향)으로 서로 중첩할 수 있다. 제4 도전패턴(1340)은 제6 트렌지스터(T6)의 하부 게이트전극에 해당할 수 있으며, 이와 같은 이중 게이트 구조를 통해 제4 트랜지스터(T4)의 스위칭 성능을 향상시킬 수 있다.
도 16을 참조하면, 제3 도전층(1600) 상에 제4 도전층(1700)이 배치될 수 있다. 제4 도전층(1700)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층으로 형성될 수 있다.
제4 도전층(1700)은 스캔선(GWL), 제10 내지 제17 도전패턴(1710, 1720, 1730, 1740, 1750, 1760, 1770, 1780)을 포함할 수 있다. 스캔선(GWL), 제10 내지 제17 도전패턴(1710, 1720, 1730, 1740, 1750, 1760, 1770, 1780)은 서로 이격되어 배치될 수 있다.
스캔선(GWL)은 제1 화소회로(PC1) 및 제2 화소회로(PC2)를 지나도록 제1 방향(예, x방향)을 따라 연장될 수 있다. 스캔선(GWL)은 제1 화소회로(PC1) 및 제2 화소회로(PC2)와 동일한 행에 배열된 화소회로들을 지날 수 있다.
제10 도전패턴(1710)은 고립된 형상을 가지며, 제1 화소회로(PC1) 및 제2 화소회로(PC2)를 지나도록 제1 방향(예, x방향)을 따라 연장될 수 있다. 제10 도전패턴(1710)은 제1 화소회로(PC1) 및 제2 화소회로(PC2) 사이의 가상의 선(IML)과 교차할 수 있다.
제10 도전패턴(1710)은 콘택홀(CNT')들을 통해 제2 도전패턴(1320) 및 제3 산화물 반도체 패턴(1530)에 전기적으로 연결될 수 있다. 제10 도전패턴(1710)은 콘택홀(CNT')을 제5 트랜지스터(T5, 도 15)의 제5 반도체층(A5)에 전기적으로 연결될 수 있다. 제10 도전패턴(1710)은 후술할 구동전압선(PL, 도 18)의 구동전압(ELVDD, 도 8)을 제5 트랜지스터(T5, 도 15)에 전달하는 연결전극일 수 있다. 마찬가지로, 제10 도전패턴(1710)은 제1 하부 홀드전극(CEh1a) 및 제1 상부 홀드전극(CEh1b)에 각각 연결되어, 구동전압선(PL, 도 18)의 구동전압을 홀드 커패시터(Chd, 도 8)의 제1 홀드전극(CEh1, 도 8)에 전달하는 연결전극일 수 있다.
제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각에 위치하는 제11 도전패턴(1720)은 고립된 형상을 가질 수 있다. 제11 도전패턴(1720)은 제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각의 제1 트랜지스터(T1, 도 15)과 제5 트랜지스터(T5, 도 15)를 전기적으로 연결할 수 있다. 제11 도전패턴(1720)은 콘택홀(CNT')을 통해 제1 트랜지스터(T1, 도 15)의 제1 반도체층(A1)에 전기적으로 연결될 수 있고, 콘택홀(CNT')을 통해 제5 트랜지스터(T5, 도 15)의 제5 반도체층(A5)에 전기적으로 연결될 수 있다. 예컨대, 제11 도전패턴(1720)은 제1 트랜지스터(T1, 도 15)와 제5 트랜지스터(T5, 도 15)를 연결하는 연결전극일 수 있다.
제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각에 위치하는 제12 도전패턴(1730)은 고립된 형상을 가질 수 있다. 제12 도전패턴(1730)은 도 8을 참조하여 설명한 제1 노드에 해당할 수 있다. 제12 도전패턴(1730)은 제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각의 제1 트랜지스터(T1, 도 15), 제3 트랜지스터(T3, 도 15), 및 스토리지 커패시터(Cst, 도 15)의 제1 스토리지 전극(CEs1, 도 12)을 전기적으로 연결할 수 있다. 제12 도전패턴(1730)은 콘택홀(CNT')을 통해 제1 트랜지스터(T1, 도 15)의 제1 게이트전극에 해당하는 제6 도전패턴(1610)에 전기적으로 연결되고, 콘택홀(CNT')을 통해 제3 반도체층(A3)에 전기적으로 연결되며, 콘택홀(CNT')을 통해 제3 도전패턴(1330)에 전기적으로 연결될 수 있다.
제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각에 위치하는 제13 도전패턴(1740)은 고립된 형상을 가질 수 있다. 제13 도전패턴(1740)은 도 8을 참조하여 설명한 제2 노드에 해당할 수 있다. 제13 도전패턴(1740)은 제2 스토리지 전극(CEs2, 도 13), 제2 홀드전극(CEh2, 도 13), 제1 트랜지스터(T1, 도 15), 및 제6 트랜지스터(T6, 도 15)를 전기적으로 연결할 수 있다. 제13 도전패턴(1740)은 콘택홀(CNT')을 통해 제2 스토리지 전극(CEs2, 도 13) 및 제2 홀드전극(CEh2, 도 13)을 포함하는 제5 도전패턴(1410)에 전기적으로 연결될 수 있고, 콘택홀(CNT')을 통해 제1 산화물 반도체 패턴(1510)에 전기적으로 연결될 수 있다. 제13 도전패턴(1740)과 제1 산화물 반도체 패턴(1510)의 접속지점은 제1 산화물 반도체 패턴(1510) 중 제1 반도체층(A1)에 해당하는 영역과 제6 반도체층(A6, 도 15)에 해당하는 영역 사이에 위치할 수 있다.
제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각에 위치하는 제14 도전패턴(1750)은 고립된 형상을 가질 수 있다. 제14 도전패턴(1750)은 제3 트랜지스터(T3, 도 15)에 전기적으로 연결할 수 있다. 제14 도전패턴(1750)은 콘택홀(CNT')을 통해 제3 반도체층(A3)에 전기적으로 연결될 수 있다. 제14 도전패턴(1750)은 후술할 기준 전압선(VRL, 도 17)과 연결되어 기준전압(VREF, 도 8)을 제3 트랜지스터(T3, 도 15)로 전달하는 연결전극일 수 있다.
제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각에 위치하는 제15 도전패턴(1760)은 고립된 형상을 가질 수 있다. 제15 도전패턴(1760)은 제2 트랜지스터(T2, 도 15)에 전기적으로 연결될 수 있다. 제15 도전패턴(1760)은 콘택홀(CNT')을 통해 제2 트랜지스터(T2, 도 15)에 전기적으로 연결될 수 있다 제15 도전패턴(1760)은 후술할 데이터선(DL, 도 17)과 연결되어, 데이터신호(DATA, 도 8)을 제2 트랜지스터(T2, 도 15)로 전달하는 연결전극일 수 있다.
제2 화소회로(PC2)에 위치하는 제16 도전패턴(1770)은 고립된 형상을 가질 수 있다. 제16 도전패턴(1770)은 제2 화소회로(PC2)의 제4 트랜지스터(T4, 도 15)와 도 17을 참조하여 후술할 초기화 전압선(VL)을 전기적으로 연결할 수 있다. 제16 도전패턴(1770)은 콘택홀(CNT')을 통해 제4 트랜지스터(T4, 도 15)의 제4 반도체층(A4)에 전기적으로 연결될 수 있다.
제1 화소회로(PC1)에 위치하는 제4 트랜지스터(T4, 도 15)는 제1 화소회로(PC1)와 인접한 화소회로를 지나는 초기화 전압선(미도시)과 전기적으로 연결될 수 있다. 예를 들어, 제1 화소회로(PC1)의 제1 반도체 패턴(1510)의 일부는 (i)번째 행이며 (j-1)번째 열에 배치된 인접 화소회로로 연장될 수 있으며, 제1 화소회로(PC1)의 제1 반도체 패턴(1510)은 인접 화소회로를 지나는 초기화 전압선과 전기적으로 연결될 수 있다.
제1 화소회로(PC1)에 위치하는 더미 도전패턴(1770')은 고립된 형상을 가질 수 있다. 더미 도전패턴(1770')은 콘택홀(CNT')을 통해 제4 산화물 반도체 패턴(1540)에 전기적으로 연결될 수 있다.
제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각에 위치하는 제17 도전패턴(1780)은 고립된 형상을 가질 수 있다. 제17 도전패턴(1780)은 제6 트랜지스터(T6, 도 15)와 전기적으로 연결될 수 있다. 제17 도전패턴(1780)은 콘택홀(CNT')을 통해 제6 반도체층(A6) 및 제4 반도체층(A4)에 전기적으로 연결될 수 있다. 제17 도전패턴(1780)은 콘택홀(CNT')을 통해 제1 산화물 반도체 패턴(1510)에 전기적으로 연결되되, 제17 도전패턴(1780)과 제1 산화물 반도체 패턴(1510)의 접속지점은 제1 산화물 반도체 패턴(1510) 중에서 제6 반도체층(A6)에 해당하는 영역과 제4 반도체층(A4)에 해당하는 영역 사이에 위치할 수 있다. 제17 도전패턴(1780)은 발광다이오드(LED, 도 8)의 화소전극과 제4 트랜지스터(T4, 도 15), 및 제6 트랜지스터(T6, 도 15)를 연결하는 연결전극일 수 있다.
도 17을 참조하면, 제4 도전층(1700) 상에 제5 도전층(1800)이 배치될 수 있다. 제5 도전층(1800)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층으로 형성될 수 있다.
제5 도전층(1800)은 데이터선(DL), 데이터 연결선(DVL), 초기화 전압선(VL), 레퍼런스 전압선(VRL), 제18 도전패턴(1810), 및 제19 도전패턴(1820)을 포함할 수 있다. 데이터선(DL), 데이터 연결선(DVL), 초기화 전압선(VL), 레퍼런스 전압선(VRL), 제18 도전패턴(1810), 및 제19 도전패턴(1820)은 서로 이격되어 배치될 수 있다.
도 17을 참조하면, 데이터선(DL), 데이터 연결선(DVL), 초기화 전압선(VL), 레퍼런스 전압선(VRL) 각각은 제2 방향(예, y방향)을 따라 연장될 수 있다. 제1 화소회로(PC1)를 지나는 데이터선(DL), 데이터 연결선(DVL), 초기화 전압선(VL), 레퍼런스 전압선(VRL) 및 제2 화소회로(PC2)를 지나는 데이터선(DL), 제1 데이터 연결선(DVL), 초기화 전압선(VL), 레퍼런스 전압선(VRL)은 가상의 선(IML)을 중심으로 실질적으로 대칭일 수 있다.
제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각을 지나는 데이터선(DL)은 제1 비아콘택홀(VCNT1)을 통해 도 16을 참조하여 설명한 제15 도전패턴(1760)에 전기적으로 연결되며, 제2 트랜지스터(T2, 도 15)에 데이터 신호를 제공할 수 있다.
제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각을 지나는 데이터 연결선(DVL)은, 제1 화소회로(PC1) 및 제2 화소회로(PC2)와 다른 열에 배치된 화소회로들과 전기적으로 연결될 수 있다.
제2 화소회로(PC2)를 지나는 초기화 전압선(VL)은 제1 비아콘택홀(VCNT1)을 통해 제2 화소회로(PC2)에 위치하는 제16 도전패턴(1770, 도 16)에 전기적으로 연결되어 제2 화소회로(PC2)의 제4 트랜지스터(T4, 도 15)에 초기화 전압을 제공할 수 있다.
제1 화소회로(PC1)를 지나는 초기화 전압선(VL)은 제1 비아콘택홀(VCNT1)을 통해 도 16을 참조하여 설명한 더미 도전패턴(1770')에 전기적으로 연결될 수 있다. 앞서 도 16을 참조하여 설명한 바와 같이, 제1 화소회로(PC1)에 위치하는 제4 트랜지스터(T4, 도 15)는 제1 화소회로(PC1)와 인접한 인접 화소회로를 지나는 초기화 전압선(미도시)과 전기적으로 연결될 수 있다.
제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각을 지나는 레퍼런스 전압선(VRL)은 제1 비아콘택홀(VCNT1)을 통해 도 16을 참조하여 설명한 제14 도전패턴(1750)에 전기적으로 연결되며, 제3 트랜지스터(T3, 도 15)에 레퍼런스 전압을 제공할 수 있다.
제18 도전패턴(1810) 및 제19 도전패턴(1820)은 고립된 형상을 가질 수 있다. 제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각에 위치하는 제18 도전패턴(1810)은 제1 비아콘택홀(VCNT1)을 통해 도 16을 참조하여 설명한 제10 도전패턴(1710)에 전기적으로 연결될 수 있다. 제10 도전패턴(1710) 및 제18 도전패턴(1810)은 후술할 구동전압선(PL, 도 18)의 구동전압(ELVDD, 도 8)을 홀드 커패시터(Chd, 도 8)에 전달하는 연결전극일 수 있다.
제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각에 위치하는 제19 도전패턴(1820)은 제1 비아콘택홀(VCNT1)을 통해 도 16을 참조하여 설명한 제17 도전패턴(1780)에 전기적으로 연결될 수 있다. 제17 도전패턴(1780) 및 제19 도전패턴(1820)은 발광다이오드(LED, 도 8)의 화소전극을 제4 트랜지스터(T4, 도 15) 및 제6 트랜지스터(T6, 도 15)에 연결시키는 연결전극일 수 있다.
도 18을 참조하면, 제5 도전층(1800) 상에 제6 도전층(1900)이 배치될 수 있다. 제6 도전층(1900)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu)에서 선택된 하나 또는 그 이상의 물질을 포함할 수 있다.
제6 도전층(1900)은 구동전압선(PL) 및 제20 도전패턴(1955)을 포함할 수 있다. 구동전압선(PL) 및 제20 도전패턴(1955)은 서로 이격되어 배치될 수 있다.
구동전압선(PL)은 상호 이격된 메인부분(1910)들 및 메인부분(1910)들을 연결하는 브릿지부분(1920, 1930)들을 포함할 수 있다. 메인부분(1910)들과 브릿지부분(1920, 1930)들은 일체로 연결될 수 있다. 메인부분(1910)들과 브릿지부분(1920, 1930)들의 연결 구조는 평면 상에서 그물 형상을 가질 수 있다.
메인부분(1910)은 그 아래의 전압선 또는 신호선과 제3 방향(예, z방향)으로 중첩할 수 있다. 일 실시예에서, 메인부분(1910) 중 어느 하나는 가상의 선(IML) 상에 위치할 수 있으며, 제1 화소회로(PC1)와 제2 화소회로(PC2) 각각을 지나는 데이터선(DL) 및 데이터 연결선(DVL)과 중첩할 수 있다. 메인부분(1910) 중 다른 하나는 제1 화소회로(PC1)를 지나는 레퍼런스 전압선(VRL)에 중첩할 수 있다. 메인부분(1910) 중 또 다른 하나는 제2 화소회로(PC2)를 지나는 레퍼런스 전압선(VRL)에 중첩할 수 있다. 일 실시예에서, 메인부분(1910)은 발광다이오드(LED, 도 8)의 발광영역과도 중첩할 수 있다.
브릿지부분(1920, 1930)들은 제1 방향(예, x방향) 및 제2 방향(예, y방향)에 교차하는 제1 대각방향(OB1) 및/또는 제2 대각방향(OB2)을 따라 연장될 수 있다. 브릿지부분(1920, 1930)들 각각은 인접한 메인부분(1910)들을 연결할 수 있다. 일 실시예에서, 브릿지부분(1920, 1930)들 중 제1 브릿지부분(1920)은 제1 대각방향(OB1)을 따라 연장되어 인접한 두 개의 메인부분(1910)들과 일체로 연결할 수 있다. 브릿지부분(1920, 1930)들 중 제2 브릿지부분(1930)은 제2 대각방향(OB2)을 따라 연장되어 인접한 두 개의 메인부분(1910)들과 일체로 연결할 수 있다.
일부 실시예에서, 구동전압선(PL)은 브릿지부분(1920, 1930)을 통해 트랜지스터 또는 커패시터에 전기적으로 연결될 수 있다. 예를 들어, 제1 화소회로(PC1)를 지나는 제2 브릿지부분(1930)은 제2 비아콘택홀(VCNT2)을 통해 제1 화소회로(PC1)에 위치한 제18 도전패턴(1810, 도 17)과 전기적으로 연결될 수 있다. 제18 도전패턴(1810, 도 17)은 제1 화소회로(PC1)에 위치한 제10 도전패턴(1710, 도 16)에 전기적으로 연결될 수 있다. 제10 도전패턴(1710, 도 16)은 홀드 커패시터(Chd, 도 8)의 제1 하부 홀드전극(CEh1a, 도 12)을 포함하는 제2 도전패턴(1320, 도 12), 홀드 커패시터(Chd, 도 8)의 제1 상부 홀드전극(CEh1b, 도 14)을 포함하는 제3 산화물 반도체패턴(1530, 도 14), 및 제5 트랜지스터(T5, 도 12)의 제5 반도체층(A5, 도 11)에 전기적으로 연결될 수 있다. 따라서, 구동전압선(PL)의 구동전압은 제1 화소회로(PC1)의 제5 트랜지스터(T5, 도 12) 및 홀드 커패시터(Chd, 도 8)의 제1 홀드전극(CEh1, 도 8)에 전달될 수 있다.
제20 도전패턴(1955)은 고립된 형상을 가질 수 있다. 제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각에 위치하는 제20 도전패턴(1955)은 제2 비아콘택홀(VCNT2)을 통해 제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각에 위치하는 제19 도전패턴(1820, 도 17)에 전기적으로 연결될 수 있다. 제17 도전패턴(1780, 도 16), 제19 도전패턴(1820, 도 17) 및 제20 도전패턴(1955)은 발광다이오드(LED, 도 8)의 화소전극을 제4 트랜지스터(T4, 도 15) 및 제6 트랜지스터(T6, 도 15)에 연결시키는 연결전극일 수 있다.
도 19는 본 발명의 일 실시예에 따른 표시 패널의 일 부분으로서, 도 9의 B 부분을 확대한 개략적인 평면도이다. 도 20은 본 발명의 일 실시예에 따른 표시 패널의 개략적인 단면도로서, 도 19의 I-I'선에 따른 단면을 나타낸다. 도 19는 설명의 편의를 위해 하부금속층(1110, 도 10), 실리콘 반도체층(1200, 도 11), 제1 도전층(1300, 도 12), 제2 도전층(1400, 도 13), 산화물 반도체층(1500, 도 14), 제3 도전층(1600, 도 15), 및 제4 도전층(1700, 도 16)만이 누적된 구조를 도시하였다.
먼저 도 20을 참조하면, 표시 패널(10)은 기판(100) 상에 배치된 트랜지스터들과 커패시터들을 포함하는 화소회로층(PCL), 및 전술한 화소회로층(PCL) 상에 배치되고 발광다이오드(LED)를 포함하는 표시요소층을 포함할 수 있다. 화소회로층(PCL)은 앞서 도 8 내지 도 18을 참조하여 설명한 트랜지스터들 및 커패시터들을 포함할 수 있으며, 도 20은 제1 트랜지스터(T1) 및 제5 트랜지스터(T5), 스토리지 커패시터(Cst), 및 홀드 커패시터(Chd)를 도시한다.
기판(100)은 글라스재, 세라믹재, 금속재, 플라스틱 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 폴리에테르술폰(PES), 폴리아크릴레이트, 폴리에테르 이미드(PEI), 폴리에틸렌 나프탈레이트(PEN), 폴리에틸렌 테레프탈레이트(PET), 폴리페닐렌 설파이드(PPS), 폴리아릴레이트, 폴리이미드(PI), 폴리카보네이트, 및 셀룰로오스 아세테이트 프로피오네이트(CAP) 등의 고분자 수지를 포함할 수 있다.
기판(100)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 예컨대, 기판(100)은 전술한 고분자 수지를 포함하는 층과 무기 절연물을 포함하는 배리어층이 교번적으로 적층된 구조를 가질 수 있다.
하부금속층(1110)이 기판(100) 상에 배치될 수 있다. 하부금속층(1110)은 앞서 설명한 바와 같이, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu)에서 선택된 하나 또는 그 이상의 물질을 포함할 수 있다. 일부 실시예로서, 하부금속층(1110)은 몰리브덴을 포함하는 단일층이거나, 몰리브덴층과 티타늄층이 적층된 이중층 구조를 가지거나, 티타늄층, 알루미늄층, 및 티타늄층이 적층된 삼중층 구조를 가질 수 있다.
하부금속층(1110)은 정전압의 전압 레벨을 가질 수 있다. 예컨대, 하부금속층(1110)은 도 8을 참조하여 설명한 구동전압선(PL)과 동일한 전압 레벨(예컨대, 구동전압, ELVDD)을 가질 수 있다. 하부금속층(1110)은 제5 트랜지스터(T5)의 제5 반도체층(A5)로 진행하는 광을 차폐할 수 있으며, 정전기로부터 제5 트랜지스터(T5)를 보호할 수 있다.
하부금속층(1110)은 표시영역(DA, 도 6) 이외의 영역, 예컨대 외곽영역(PA, 도 6)에서 구동전압선(PL, 도 6)의 일부 또는 제1 전원공급배선(15, 도 6)과 전기적으로 연결될 수 있다.
버퍼층(101)은 하부금속층(1110) 상에 배치될 수 있다. 버퍼층(101)은 실리콘질화물 및/또는 실리콘산화물과 같은 무기 절연물을 포함하는 무기절연층일 수 있고, 전술한 물질을 포함하는 단일층 또는 다층 구조를 가질 수 있다.
버퍼층(101) 상에는 실리콘 반도체층을 포함하는 트랜지스터가 배치될 수 있다. 이와 관련하여 도 20은 제5 트랜지스터(T5)의 제5 반도체층(A5)을 도시한다. 제5 반도체층(A5)은 실리콘 반도체층(1200, 도 11)에 포함되는 영역으로서, 폴리실리콘을 포함하는 실리콘 반도체층일 수 있다. 제5 반도체층(A5)은 채널영역(C5) 및 채널영역(C5)의 양측에 배치되며 도핑된 불순물 영역들(S5, D5)을 포함할 수 있다. 제5 반도체층(A5)의 도핑된 영역들(S5, D5) 중 하나는 소스이고 다른 하나는 드레인일 수 있다.
제1 게이트절연층(103)은 제5 반도체층(A5) 상에 배치될 수 있다. 제1 게이트절연층(103)은 실리콘산화물, 실리콘질화물, 및/또는 실리콘산질화물과 같은 무기 절연물을 포함하는 무기절연층일 수 있고, 전술한 물질을 포함하는 단일층 또는 다층 구조를 가질 수 있다.
제5 게이트전극(G5)은 제1 게이트절연층(103) 상에 배치되며, 제5 반도체층(A5)의 채널영역(C5)에 제3 방향(예, z방향)으로 중첩할 수 있다. 제5 게이트전극(G5)과 동일한 층, 예컨대 제1 게이트절연층(103) 상에는 스토리지 커패시터(Cst)의 제1 스토리지전극(CEs1) 및 홀드 커패시터(Chd)의 제1 홀드전극(CEh1)의 서브층, 예컨대 제1 하부 홀드전극(CEh1a)이 배치될 수 있다. 제5 게이트전극(G5), 제1 스토리지전극(CEs1), 및 제1 하부 홀드전극(CEh1a)은 도 12에서 설명한 제1 도전층(1300)의 일부 영역일 수 있다.
제5 게이트전극(G5), 스토리지 커패시터(Cst)의 제1 스토리지전극(CEs1), 및 홀드 커패시터(Chd)의 제1 하부 홀드전극(CEh1a)은 동일한 물질을 포함할 수 있다. 제5 게이트전극(G5), 스토리지 커패시터(Cst)의 제1 스토리지전극(CEs1), 및 홀드 커패시터(Chd)의 제1 하부 홀드전극(CEh1a)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층으로 형성될 수 있다. 일 실시예에서, 제5 게이트전극(G5), 스토리지 커패시터(Cst)의 제1 스토리지전극(CEs1), 및 홀드 커패시터(Chd)의 제1 하부 홀드전극(CEh1a)은 몰리브덴을 포함하는 단일층일 수 있다.
제2 게이트절연층(105)은 제5 게이트전극(G5), 스토리지 커패시터(Cst)의 제1 스토리지전극(CEs1), 및 홀드 커패시터(Chd)의 제1 하부 홀드전극(CEh1a) 상에 배치될 수 있다. 제2 게이트절연층(105)은 실리콘산화물, 실리콘질화물, 및/또는 실리콘산질화물과 같은 무기 절연물을 포함하는 무기절연층일 수 있고, 전술한 물질을 포함하는 단일층 또는 다층 구조를 가질 수 있다. 일 실시예에서, 제2 게이트절연층(105)은 제1 게이트절연층(103)과 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 게이트절연층(103)은 실리콘산화물을 포함하고, 제2 게이트절연층(105)은 실리콘질화물을 포함할 수 있다.
제5 도전패턴(1410)은 제2 게이트절연층(105) 상에 배치될 수 있다. 제5 도전패턴(1410)은 도 13에서 설명한 제2 도전층(1400)의 일부 영역일 수 있다. 제5 도전패턴(1410)은 스토리지 커패시터(Cst)의 제1 스토리지전극(CEs1) 및 홀드 커패시터(Chd)의 제1 하부 홀드전극(CEh1a)과 제3 방향(예, z방향)으로 중첩할 수 있다. 제5 도전패턴(1410)은 스토리지 커패시터(Cst)의 제2 스토리지전극(CEs2) 및 홀드 커패시터(Chd)의 제2 홀드전극(CEh2)을 포함할 수 있다. 제5 도전패턴(1410)의 일 부분은 스토리지 커패시터(Cst)의 제2 전극(CEs2)이고, 제5 도전패턴(1410)의 다른 부분은 홀드 커패시터(Chd)의 제2 홀드전극(CEh2)일 수 있다. 다르게 말하면, 스토리지 커패시터(Cst)의 제2 스토리지 전극(CEs2)과 홀드 커패시터(Chd)의 제2 홀드전극(CEh2)은 일체로 연결될 수 있다.
제5 도전패턴(1410), 예컨대 스토리지 커패시터(Cst)의 제2 스토리지전극(CEs2)과 홀드 커패시터(Chd)의 제2 홀드전극(CEh2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층으로 형성될 수 있다. 일 실시예로서, 제5 도전패턴(1410)은 몰리브덴을 포함하는 단일층일 수 있다.
제1 층간절연층(107)은 제5 도전패턴(1410) 상에 배치될 수 있다. 제1 층간절연층(107)은 실리콘산화물, 실리콘질화물, 및/또는 실리콘산질화물과 같은 무기 절연물을 포함하는 무기절연층일 수 있고, 전술한 물질을 포함하는 단일층 또는 다층 구조를 가질 수 있다. 예를 들어, 제1 층간절연층(107)은 실리콘산화물을 포함하는 층과 실리콘질화물을 포함하는 층의 적층 구조를 가질 수 있다.
제1 트랜지스터(T1)의 제1 반도체층(A1)은 제1 층간절연층(107) 상에 배치될 수 있다. 제1 트랜지스터(T1)의 제1 반도체층(A1)은 산화물 반도체를 포함할 수 있으며, 산화물 반도체는 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 원소를 포함하는 산화물 반도체일 수 있다. 예를 들어, 산화물 반도체는 ITZO(InSnZnO), 또는 IGZO(InGaZnO)을 포함할 수 있다.
제1 반도체층(A1)은 채널영역(C1) 및 채널영역(C1)의 양측에 배치된 도전성 영역들(S1, D1)을 포함할 수 있다. 도전성 영역들(S1, D1) 중 어느 하나는 소스이고 다른 하나는 드레인일 수 있다. 제1 반도체층(A1)은 전술한 제5 반도체층(A5)과 서로 다른 층 상에 배치될 수 있다. 기판(100)으로부터 제1 반도체층(A1)까지의 수직거리는 기판(100)으로부터 제5 반도체층(A5)까지의 수직거리보다 클 수 있다. 제1 반도체층(A1)은 도 14에서 설명한 제1 산화물 반도체 패턴(1510)의 일부 영역일 수 있다.
홀드 커패시터(Chd)의 제1 상부 홀드전극(CEh1b)은 제1 반도체층(A1)과 동일한 층 상에 배치되어, 제1 반도체층(A1)과 동일한 물질을 포함할 수 있다. 즉, 홀드 커패시터(Chd)의 제1 상부 홀드전극(CEh1b)은 제1 층간절연층(107) 상에 배치될 수 있다. 제1 상부 홀드전극(CEh1b)은 도 14에서 설명한 제3 산화물 반도체 패턴(1530)일 수 있다. 제3 산화물 반도체 패턴(1530)은 제1 상부 홀드전극(CEh1b)으로 기능하기 위해, 전체 영역이 도체화될 수 있다. 예컨대, 제3 산화물 반도체 패턴(1530)은 전체 영역이 플라즈마 처리가 진행되어 도체화된 영역일 수 있다.
구체적으로, 산화물 반도체층(1500, 도 14)은 산소의 함유량에 따라 전도 특성이 변화하는 성질을 가질 수 있다. 특히, ITZO 또는 IGZO와 같은 금속 산화물 반도체는 산소의 함유량을 적절하게 조절하여 도체 또는 반도체의 특성을 가질 수 있다. 산화물 반도체는 기본적으로 반도체의 특성을 가지나, 산화물 반도체 내에서의 산소의 함유량을 감소시키면 금속 성질이 강화되어 도체의 성질을가질 수 있다. 산화물 반도체의 산소의 함량을 감소시킬 수 있는 방법으로는 앞서 설명한 플라즈마 처리를 들 수 있다. 산화물 반도체층(1500, 도 14)에 플라즈마 처리를 수행하면 그 내부에 포함된 산소가 빠져나가고 산화물 반도체의 저항이 낮아져 도체화될 수 있다. 에컨대, 도체화된 제3 산화물 반도체 패턴(1530)의 산소의 함유량은 제1 반도체층(A1)의 채널영역(C1)의 산소 함유량보다 적을 수 있다.
도 19 및 도 20을 참조하여 정리하자면, 스토리지 커패시터(Cst)는 제1 도전층(1300, 도 12)과 제2 도전층(1400, 도 13)을 이용하여 형성할 수 있다. 구체적으로, 스토리지 커패시터(Cst)는 제1 도전층(1300, 도 12)의 제3 도전패턴(1330)과 제2 도전층(1400, 도 13)의 제5 도전패턴(1410)이 제3 방향(예, z방향)으로 중첩되는 영역에서 형성될 수 있다. 이때, 제3 도전패턴(1330)은 제1 노드(N1, 도 8)와 연결되는 제1 스토리지전극(CEs1)일 수 있고, 제5 도전패턴(1410)은 제2 노드(N2, 도 8)와 연결되는 제2 스토리지전극(CEs2)일 수 있다.
일 실시예에서, 홀드 커패시터(Chd)는 제1 도전층(1300, 도 12), 제2 도전층(1400, 도 13), 및 산화물 반도체층(1500, 도 14)을 이용하여 형성수 있다. 구체적으로, 홀드 커패시터(Chd)는 제1 도전층(1300, 도 12) 및 제2 도전층(1400, 도 13)이 제3 방향(예, z방향)으로 중첩되어 형성되는 제1 서브 홀드 커패시터(Chd1) 및 제2 도전층(1400, 도 13)과 산화물 반도체층(1500, 도 14)이 제3 방향(에, z방향)으로 중첩되어 형성되는 제2 서브 홀드 커패시터(Chd2)를 포함할 수 있다. 제1 서브 홀드 커패시터(Chd1)는 제1 도전층(1300, 도 12)의 제2 도전패턴(1320)과 제2 도전층(1400, 도 13)의 제5 도전패턴(1410)이 제3 방향(예, z방향)으로 중첩되는 영역에서 형성될 수 있다. 제2 서브 홀드 커패시터(Chd2)는 제2 도전층(1400, 도 13)의 제5 도전패턴(1410)과 산화물 반도체층(1500, 도 14)의 제3 산화물 반도체 패턴(1530)이 제3 방향(예, z방향)으로 중첩되는 영역에서 형성될 수 있다. 이때, 제2 도전패턴(1320)은 제1 홀드전극(CEh1, 도 8)의 서브층인 제1 하부 홀드전극(CEh1a)일 수 있고, 제3 산화물 반도체 패턴(1530)은 제1 홀드전극(CEh1, 도 8)의 서브층인 제1 상부 홀드전극(CEh1b)일 수 있다. 제5 도전패턴(1410)은 제1 하부 홀드전극(CEh1a) 및 제1 상부 홀드전극(CEh1b) 각각과 대향하는 제2 홀드전극(CE2)일 수 있다. 결론적으로, 제2 도전패턴(1320), 제5 도전패턴(1410), 및 제3 산화물 반도체 패턴(1530)은 서로 중첩하게 적층되어 홀드 커패시터(Chd)를 형성할 수 있다.
한편, 홀드 커패시터(Chd)는 제2 노드(N2, 도 8)의 전압을 안정화시키기 위해 형성되는 것으로, 홀드 커패시터(Chd)의 제1 홀드전극(CEh1, 도 8)에는 정전압(constant voltage)가 인가될 수 있다. 즉, 제1 하부 홀드전극(CEh1a) 및 제1 상부 홀드전극(CEh1b) 각각에는 정전압이 인가될 수 있다. 일 실시예에서, 제1 하부 홀드전극(CEh1a) 및 제1 상부 홀드전극(CEh1b) 각각은 구동전압선(PL)과 전기적으로 연결될 수 있다. 예컨대, 제1 상부 홀드전극(CEh1b)은 제10 도전패턴(1710) 및 제18 도전패턴(1810, 도 10)을 통해 구동전압선(PL)과 전기적으로 연결되어 구동전압(ELVDD, 도 8)을 인가받을 수 있다. 마찬가지로, 제1 하부 홀드전극(CEh1a)은 제10 도전패턴(1710) 및 제18 도전패턴(1810, 도 10)을 통해 구동전압선(PL)과 전기적으로 연결되어 구동전압(ELVDD, 도 8)을 인가받을 수 있다. 다르게 말하면, 제1 하부 홀드전극(CEh1a) 및 제1 상부 홀드전극(CEh1b)은 서로 다른 층 상에 배치되나, 서로 전기적으로 연결되어, 동일한 정전압을 인가받을 수 있다.
상기와 같은 구조로 홀드 커패시터(Chd)를 형성함에 따라, 본 발명의 일 실시예에 따른 표시 장치의 홀드 커패시터(Chd)는 높은 저장 용량을 가질 수 있다. 구체적으로, 제1 도전층(1300, 도 12)과 제2 도전층(1400, 도 13)으로 제1 서브 홀드 커패시터(Chd1)만 형성하는 경우와 대비하여, 제1 서브 홀드 커패시터(Chd1)와 더불어 제2 도전층(1400, 도 13)과 산화물 반도체층(1500, 도 14)을 이용하여 제2 서브 홀드 커패시터(Chd2)를 추가적으로 형성하면, 동일한 화소회로 면적을 사용하면서도 홀드 커패시터(Chd)의 용량을 대폭 상승시킬 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 표시 패널(10)은 고해상도를 유지하면서도, 홀드 커패시터(Chd)의 용량을 상승시켜 제2 노드(N2, 도 8)의 전압변화를 최소화하고, 화소회로(PC, 도 8)를 보다 안정적으로 구동시킬 수 있다.
또한, 앞서 설명한 바와 같이, 제1 하부 홀드전극(CEh1a)과 제2 홀드전극(CEh2) 사이에는 제2 게이트절연층(105)이 개재될 수 있고, 제2 홀드전극(CEh2)과 제1 상부 홀드전극(CEh1b) 사이에는 제1 층간절연층(107)이 개재될 수 있다. 일 실시예에서, 제2 게이트절연층(105)의 두께를 줄일수록, 제1 서브 홀드 커패시터(Chd1)의 저장 용량이 늘어날 수있고, 제1 층간절연층(107)의 두께를 줄일수록, 제2 서브 홀드 커패시터(Chd2)의 저장 용량이 늘어날 수 있다.
예컨대, 홀드 커패시터(Chd)가 제1 서브 홀드 커패시터(Chd1) 및 제2 서브 홀드 커패시터(Chd2)를 가지면서, 제2 게이트절연층(105) 및 제1 층간절연층(107)의 두께가 각각 500Å인 경우, 홀드 커패시터(Chd)의 용량은 홀드 커패시터(Chd)가 제1 서브 홀드 커패시터(Chd1)만 가지는 경우와 대비하여 30fF 증가할 수 있다. 홀드 커패시터(Chd)가 제1 서브 홀드 커패시터(Chd1) 및 제2 서브 홀드 커패시터(Chd2)를 가지면서, 제2 게이트절연층(105) 및 제1 층간절연층(107)의 두께가 각각 1000Å인 경우, 홀드 커패시터(Chd)의 용량은 홀드 커패시터(Chd)가 제1 서브 홀드 커패시터(Chd1)만 가지는 경우와 대비하여 15fF 증가할 수 있다. 결론적으로, 산화물 반도체층(1500, 도 14)을 이용하여 제2 서브 홀드 커패시터(Chd2)를 추가적으로 형성할 뿐만 아니라, 홀드 커패시터(Chd) 사이에 개재되는 절연층들의 두께를 최소화하면, 홀드 커패시터(Chd)의 저장 용량을 대폭 상승시킬 수 있다.
다시 도 20을 참조하면, 제3 게이트절연층(109)은 제1 반도체층(A1) 및 홀드 커패시터(Chd)의 제1 상부 홀드전극(CEh1b) 상에 배치될 수 있다. 제3 게이트절연층(109)은 실리콘산화물, 실리콘질화물, 및/또는 실리콘산질화물과 같은 무기 절연물을 포함하는 무기절연층일 수 있고, 전술한 물질을 포함하는 단일층 또는 다층 구조를 가질 수 있다. 일 실시예에서, 제3 게이트절연층(109)은 실리콘산화물을 포함하는 단일층일 수 있다.
도 20은 제3 게이트절연층(109)이 제1 반도체층(A1)의 측면을 지나 제1 층간절연층(107)의 상면과 접촉하는 것을 도시하나, 본 발명은 이에 한정되지 않은다. 다른 실시예에서, 제3 게이트절연층(109)은 후술할 제1 게이트전극(G1)과 실질적으로 동일한 패턴 및/또는 동일한 폭을 가지도록 형성될 수 있다. 다르게 말하면, 제3 게이트절연층(109)은 제1 반도체층(A1)의 측면을 지나 제1 층간절연층(107)의 상면과 접촉하지 않을 수 있다.
제1 게이트전극(G1)은 제3 게이트절연층(109) 상에 배치될 수 있다. 제1 게이트전극(G1)은 제1 반도체층(A1)의 채널영역(C1)과 제3 방향(예, z방향)으로 중첩할 수 있다. 제1 게이트전극(G1)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층으로 형성될 수 있다. 일 실시예에서, 제1 게이트전극(G1)은 티타늄층/알루미늄층/티타늄층의 3층 구조를 가질 수 있다.
제2 층간절연층(111)은 제1 게이트전극(G1) 상에 배치될 수 있다. 제2 층간절연층(111)은 실리콘산화물, 실리콘질화물, 및/또는 실리콘산질화물과 같은 무기 절연물을 포함하는 무기절연층일 수 있고, 전술한 물질을 포함하는 단일층 또는 다층 구조를 가질 수 있다. 일 실시예에서, 제2 층간절연층(111) 실리콘질화물을 포함하는 층과 실리콘산질화물을 포함하는 층의 적층 구조를 가질 수 있다.
제10 도전패턴(1710), 제11 도전패턴(1720), 및 제12 도전패턴(1730)은 동일한 층, 예컨대 제2 층간절연층(111) 상에 배치될 수 있다. 제10 도전패턴(1710), 제11 도전패턴(1720), 및 제12 도전패턴(1730)은 동일한 물질을 포함할 수 있다. 제10 도전패턴(1710), 제11 도전패턴(1720), 및 제12 도전패턴(1730)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층으로 형성될 수 있다. 일 실시예에서, 제10 도전패턴(1710), 제11 도전패턴(1720), 및 제12 도전패턴(1730)은 티타늄층/알루미늄층/티타늄층의 3층 구조를 가질 수 있다. 제10 도전패턴(1710), 제11 도전패턴(1720), 및 제12 도전패턴(1730)은 도 16에서 설명한 제4 도전층(1700)의 일부 영역일 수 있다.
제1 유기절연층(113)은 제10 도전패턴(1710), 제11 도전패턴(1720), 및 제12 도전패턴(1730) 상에 배치될 수 있다. 제1 유기절연층(113)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기절연물을 포함할 수 있다.
데이터선(DL) 및 초기화 전압선(VL)은 제1 유기절연층(113) 상에 배치될 수 있다. 데이터선(DL) 및 초기화 전압선(VL)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층으로 형성될 수 있다. 일 실시예에서, 데이터선(DL) 및 초기화 전압선(VL)은 티타늄층/알루미늄층/티타늄층의 3층 구조를 가질 수 있다. 데이터선(DL) 및 초기화 전압선(VL)은 도 17에서 설명한 제5 도전층(1800)의 일부 영역일 수 있다.
제2 유기절연층(115)은 데이터선(DL) 및 초기화 전압선(VL) 상에 배치될 수 있다. 제2 유기절연층(115)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기절연물을 포함할 수 있다.
구동전압선(PL)은 제2 유기절연층(115) 상에 배치될 수 있다. 구동전압선(PL)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층으로 형성될 수 있다. 일 실시예에서, 구동전압선(PL)은 티타늄층/알루미늄층/티타늄층의 3층 구조를 가질 수 있다. 구동전압선(PL)은 도 18에서 설명한 제6 도전층(1900)의 일부 영역일 수 있다.
제3 유기절연층(117)은 구동전압선(PL) 상에 배치될 수 있다. 제3 유기절연층(117)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기절연물을 포함할 수 있다.
발광다이오드(LED)는 제3 유기절연층(117) 상에 배치될 수 있다. 발광다이오드(LED)는 제3 유기절연층(117) 상의 화소전극(210), 중간층(220), 및 대향전극(230)을 포함할 수 있다.
화소전극(210)의 가장자리 부분(outer portion)는 뱅크층(119)에 의해 제3 방향(예, z방향)으로 커버될 수 있으며, 화소전극(210)의 내측 부분(inner portion)은 뱅크층(119)의 개구(119OP)를 통해 중간층(220)에 제3 방향(예, z방향)으로 중첩할 수 있다. 화소전극(210)은 각 발광다이오드(LED)에 대응하여 배치되고, 대향전극(230)은 복수의 발광다이오드(LED)에 대응하여 배치될 수 있다. 다르게 말하면, 대향전극(230)은 복수의 화소전극(210)들과 제3 방향(예, z방향)으로 중첩하도록 연장될 수 있다. 복수의 발광다이오드(LED)는 대향전극(230)을 공유할 수 있으며, 화소전극(210), 중간층(220), 및 대향전극(230)의 적층 구조가 발광다이오드(LED)에 해당할 수 있다.
중간층(220)은 발광층을 포함할 수 있다. 일부 실시예에서, 중간층(220)은 발광층 및 기능층을 더 포함할 수 있다. 기능층은 정공 수송층(HTL: Hole Transport Layer), 정공 주입층(HIL: Hole Injection Layer), 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다. 또 다른 일부 실시예로서, 중간층(220)은 발광층과 기능층을 포함하는 제1 스택, 발광층과 기능층을 포함하는 제2 스택, 및 제1 스택과 제2 스택 사이의 전하생성층(Charge Generation Layer)을 포함할 수 있다. 전하생성층은 음전하생성층 및 양전하생성층을 포함할 수 있다. 음전하생성층 및 양전하생성층에 의해 복수의 발광층들을 구비하는 탠덤(tandem)형 발광다이오드(LED)의 발광 효율을 더욱 증대시킬 수 있다.
음전하생성층은 n형 전하생성층일 수 있다. 음전하생성층은 전자를 공급할 수 있다. 음전하생성층은 호스트(Host) 및 도판트(Dopant)를 포함할 수 있다. 호스트는 유기 물질을 포함할 수 있다. 도판트는 금속 물질을 포함할 수 있다. 양전하생성층은 p형 전하생성층일 수 있다. 양전하생성층은 정공(hole)을 공급할 수 있다. 양전하생성층은 호스트(Host) 및 도판트(Dopant)를 포함할 수 있다. 호스트는 유기 물질을 포함할 수 있다. 도판트는 금속 물질을 포함할 수 있다.
대향전극(230)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 대향전극(230)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(230)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.
도시되지 않았으나, 발광다이오드(LED) 상에는 봉지층이 배치될 수 있다. 봉지층은 제1 무기봉지층과 제2 무기봉지층, 및 이들 사이의 유기봉지층을 포함할 수 있다.
도 21은 본 발명의 다른 실시예에 따른 표시 패널의 발광다이오드 및 화소회로의 개략적인 등가회로도이고, 도 22는 본 발명의 다른 실시예에 따른 표시 패널의 개략적인 단면도이다. 도 21 및 도 22를 참조하면, 홀드 커패시터(Chd)에 대한 특징을 제외하고, 다른 특징은 도 8 내지 도 20에서 설명한 바와 같다. 도 21 및 도 22의 구성요소 중 동일한 부호는 앞서 도 8 내지 도 20을 참조하여 설명한 바로 대신하고, 이하에서는 차이를 위주로 설명한다.
먼저, 도 21을 참조하면, 발광다이오드(LED)에 연결된 화소회로(PC)는 복수의 트랜지스터들 및 복수의 커패시터들을 포함할 수 있다. 일 실시예에서, 화소회로(PC)는 제1 내지 제6 트랜지스터들(T1, T2, T3, T4, T5, T6), 스토리지 커패시터(Cst), 및 홀드 커패시터(Chd)를 포함할 수 있다.
일 실시예에서, 홀드 커패시터(Chd)는 기준 전압선(VRL)과 제2 노드(N2) 사이에 연결될 수 있다. 홀드 커패시터(Chd)의 제1 홀드전극(CEh1)은 기준 전압선(VRL)에 연결되고, 제2 홀드전극(CEh2)은 제2 노드(N2)에 연결될 수 있다. 홀드 커패시터(Chd)는 주변 신호의 변동시에도, 제1 트랜지스터(T1)의 하부 게이트 전극 및 제2 노드(N2)의 전압이 변동되지 않고, 일정한 전압을 가질 수 있도록 한다.
다음으로, 도 22를 참조하면, 기판(100) 상에는 복수의 트랜지스터들과 및 커패시터들이 배치될 수 있다. 도 22는 설명의 편의를 위해 제1 트랜지스터(T1), 스토리지 커패시터(Cst), 및 홀드 커패시터(Chd)만을 도시한다.
제1 게이트절연층(103) 상에는 스토리지 커패시터(Cst)의 제1 스토리지전극(CEs1) 및 홀드 커패시터(Chd)의 제1 홀드전극(CEh1)의 서브층인 제1 하부 홀드전극(CEh1a)이 배치될 수 있다. 제1 스토리지전극(CEs1) 및 제1 하부 홀드전극(CEh1a) 상에는 제2 게이트절연층(105)이 배치될 수 있으며, 제2 게이트절연층(105) 상에는 제2 도전층(1400, 도 13)이 배치될 수 있다. 제2 도전층(1400, 도 13)은 제1 스토리지전극(CEs1)과 제3 방향(예, z방향)으로 중첩하는 제2 스토리지전극(CEs2) 및 제1 하부 홀드전극(CEh1a)과 제3 방향(예, z방향)으로 중첩하는 제2 홀드전극(CEh2)을 포함할 수 있다. 제2 스토리지전극(CEs2)과 제2 홀드전극(CEh2)은 일체로 연결될 수 있다.
제2 스토리지전극(CEs2)과 제2 홀드전극(CEh2) 상에는 제1 층간절연층(107)이 배치될 수 있으며, 제1 층간절연층(107) 상에는 산화물 반도체층(1500, 도 14)이 배치될 수 있다. 산화물 반도체층(1500, 도 14)은 제1 트랜지스터(T1)의 채널영역(C1) 및 채널영역 양측의 도체화 영역(S1, D1)을 포함할 수 있다. 또한, 산화물 반도체층(1500, 도 14)은 홀드 커패시터(Chd)의 제1 홀드전극(CEh1)의 서브층인 제1 상부 홀드전극(CEh1b)을 포함할 수 있다. 제1 상부 홀드전극(CEh1b)은 제2 홀드전극(CEh2)과 제3 방향(예, z방향)으로 중첩할 수 있다. 제1 상부 홀드전극(CEh1b)은 산화물 반도체층(1500, 도 14)의 도체화된 일부 영역일 수 있다.
정리하자면, 스토리지 커패시터(Cst)는 제1 도전층(1300, 도 12)에 배치되는 제1 스토리지전극(CEs1)과 제2 도전층(1400, 도 13)에 배치되는 제2 스토리지전극(CEs2)이 제3 방향(예, z방향)으로 중첩되어 형성될 수 있다. 홀드 커패시터(Chd)는 서로 중첩되도록 배치되는 제1 서브 홀드 커패시터(Chd1) 및 제2 서브 홀드 커패시터(Chd2)를 포함할 수 있다. 제1 서브 홀드 커패시터(Chd1)는 제1 도전층(1300, 도 12)에 배치되는 제1 하부 홀드전극(CEh1a)과 제2 도전층(1400, 도 13)에 배치되는 제2 홀드전극(CEh2)이 제3 방향(예, z방향)으로 중첩되어 형성될 수 있다. 제2 서브 홀드 커패시터(Chd2)는 제2 도전층(1400, 도 13)에 배치되는 제2 홀드전극(CEh2)과 산화물 반도체층(1500, 도 14)에 배치되는 제1 상부 홀드전극(CEh1b)이 제3 방향(예, z방향)으로 중첩되어 형성될 수 있다.
한편, 홀드 커패시터(Chd)는 제2 노드(N2)의 전압을 안정화시키기 위해 형성되는 것으로, 홀드 커패시터(Chd)의 제1 홀드전극(CEh1)에는 정전압(constant voltage)가 인가될 수 있다. 즉, 제1 하부 홀드전극(CEh1a) 및 제1 상부 홀드전극(CEh1b) 각각에는 정전압이 인갈될 수 있다. 일 실시예에서, 제1 하부 홀드전극(CEh1a) 및 제1 상부 홀드전극(CEh1b) 각각은 기준전압선(VRL)과 전기적으로 연결될 수 있다. 예컨대, 도 22와 같이, 제1 상부 홀드전극(CEh1b)은 제5 도전층(1800, 도 17)에 배치되는 기준 전압선(VRL)과 제1 브릿지전극(BE1)을 통해 전기적으로 연결되어, 기준전압(VREF)을 인가받을 수있다. 도 22에서는 제1 하부 홀드전극(CEh1a)과 기준 전압선(VRL)이 연결되는 구조는 미도시되었으나, 제1 하부 홀드전극(CEh1a)도 복수의 브릿지전극들을 통해 기준 전압선(VRL)과 연결되어 기준전압(Vref)을 인가받을 수 있다.
상기와 같은 구조로 홀드 커패시터(Chd)를 형성함에 따라, 본 발명의 일 실시예에 따른 표시 장치의 홀드 커패시터(Chd)는 높은 저장 용량을 가질 수 있다. 구체적으로, 제1 도전층(1300, 도 12)과 제2 도전층(1400, 도 13)으로 제1 서브 홀드 커패시터(Chd1)만 형성하는 경우와 대비하여, 제1 서브 홀드 커패시터(Chd1)와 더불어 제2 도전층(1400, 도 13)과 산화물 반도체층(1500, 도 14)을 이용하여 제2 서브 홀드 커패시터(Chd2)를 추가적으로 형성하면, 동일한 화소회로 면적을 사용하면서도 홀드 커패시터(Chd)의 용량을 대폭 상승시킬 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 표시 패널(10)은 고해상도를 유지하면서도, 홀드 커패시터(Chd)의 용량을 상승시켜 제2 노드(N2)의 전압변화를 최소화하고, 화소회로(PC)를 보다 안정적으로 구동시킬 수 있다.
도 23은 본 발명의 또 다른 실시예에 따른 표시 패널의 발광다이오드 및 화소회로의 개략적인 등가회로도이고, 도 24는 본 발명의 또 다른 실시예에 따른 표시 패널의 개략적인 단면도이다. 도 23 및 도 24를 참조하면, 홀드 커패시터(Chd) 및 보조 홀드 커패시터(Chd')에 대한 특징을 제외하고, 다른 특징은 도 8 내지 도 20에서 설명한 바와 같다. 도 23 및 도 24의 구성요소 중 동일한 부호는 앞서 도 8 내지 도 20을 참조하여 설명한 바로 대신하고, 이하에서는 차이를 위주로 설명한다.
먼저, 도 23을 참조하면, 발광다이오드(LED)에 연결된 화소회로(PC)는 복수의 트랜지스터들 및 복수의 커패시터들을 포함할 수 있다. 일 실시예에서, 화소회로(PC)는 제1 내지 제6 트랜지스터들(T1, T2, T3, T4, T5, T6), 스토리지 커패시터(Cst), 홀드 커패시터(Chd), 및 보조 홀드 커패시터(Chd')를 포함할 수 있다.
일 실시예에서, 홀드 커패시터(Chd)는 구동전압선(PL)과 제2 노드(N2) 사이에 연결될 수 있다. 홀드 커패시터(Chd)의 제1 홀드전극(CEh1)은 구동전압선(PL)에 연결되고, 제2 홀드전극(CEh2)은 제2 노드(N2)에 연결될 수 있다. 일 실시예에서, 화소회로(PC)는 홀드 커패시터(Chd) 외에 보조 홀드 커패시터(Chd')를 더 포함할 수 있다. 보조 홀드 커패시터(Chd')는 제1 트랜지스터(T1)의 하부 게이트 전극과 기준 전압선(VRL) 사이에 연결될 수 있다. 보조 홀드 커패시터(Chd')의 제3 홀드전극(CEh3)은 기준 전압선(VRL)에 연결되고, 제4 홀드전극(CEh4)은 제1 트랜지스터(T1)의 하부 게이트 전극 및 제2 노드(N2)에 연결될 수 있다. 홀드 커패시터(Chd) 및 보조 홀드 커패시터(Chd')는 주변 신호의 변동시에도, 제1 트랜지스터(T1)의 하부 게이트 전극 및 제2 노드(N2)의 전압이 변동되지 않고 일정한 전압을 가질 수 있도록 한다.
다음으로, 도 24를 참조하면, 기판(100) 상에는 복수의 트랜지스터들과 및 커패시터들이 배치될 수 있다. 도 24는 설명의 편의를 위해 제1 트랜지스터(T1), 스토리지 커패시터(Cst), 홀드 커패시터(Chd), 및 보조 홀드 커패시터(Chd')만을 도시한다.
제1 게이트절연층(103) 상에는 스토리지 커패시터(Cst)의 제1 스토리지전극(CEs1), 홀드 커패시터(Chd)의 제1 홀드전극(CEh1)의 서브층인 제1 하부 홀드전극(CEh1a), 및 보조 홀드 커패시터(Chd')의 제3 홀드전극(CEh3)의 서브층인 제3 하부 홀드전극(CEh3a)이 배치될 수 있다. 제1 스토리지전극(CEs1), 제1 하부 홀드전극(CEh1a), 및 제3 하부 홀드전극(CEh3a)는 서로 동일한 층 상에 배치되어 동일한 물질을 포함할 수 있다.
제1 스토리지전극(CEs1), 제1 하부 홀드전극(CEh1a), 및 제3 하부 홀드전극(CEh3a) 상에는 제2 게이트절연층(105)이 배치될 수 있으며, 제2 게이트절연층(105) 상에는 제2 도전층(1400, 도 13)이 배치될 수 있다. 제2 도전층(1400, 도 13)은 제1 스토리지전극(CEs1)과 제3 방향(예, z방향)으로 중첩하는 제2 스토리지전극(CEs2), 제1 하부 홀드전극(CEh1a)과 중첩하는 제2 홀드전극(CEh2), 및 제3 하부 홀드전극(CEh3a)과 제3 방향(예, z방향)으로 중첩하는 제4 홀드전극(CEh4)을 포함할 수 있다. 제2 스토리지전극(CEs2), 제2 홀드전극(CEh2), 및 제4 홀드전극(CEh4)은 일체로 연결될 수 있다.
제2 스토리지전극(CEs2), 제2 홀드전극(CEh2), 및 제4 홀드전극(CEh4) 상에는 제1 층간절연층(107)이 배치될 수 있으며, 제1 층간절연층(107) 상에는 산화물 반도체층(1500, 도 14)이 배치될 수 있다. 산화물 반도체층(1500, 도 14)은 제1 트랜지스터(T1)의 채널영역(C1) 및 채널영역 양측의 도체화 영역(S1, D1)을 포함할 수 있다. 또한, 산화물 반도체층(1500, 도 14)은 홀드 커패시터(Chd)의 제1 홀드전극(CEh1)의 서브층인 제1 상부 홀드전극(CEh1b), 및 보조 홀드 커패시터(Chd')의 제3 홀드전극(CEh3)의 서브층인 제3 상부 홀드전극(CEh3b)을 포함할 수 있다. 제1 상부 홀드전극(CEh1b)은 제2 홀드전극(CEh2)과 제3 방향(예, z방향)으로 중첩할 수 있고, 제3 상부 홀드전극(CEh3b)은 제4 홀드전극(CEh4)과 제3 방향(예, z방향)으로 중첩할 수 있다. 제1 상부 홀드전극(CEh1b) 및 제3 상부 홀드전극(CEh3b)은 산화물 반도체층(1500, 도 14)의 도체화된 일부 영역일 수 있다.
정리하자면, 스토리지 커패시터(Cst)는 제1 도전층(1300, 도 12)에 배치되는 제1 스토리지전극(CEs1)과 제2 도전층(1400, 도 13)에 배치되는 제2 스토리지전극(CEs2)이 제3 방향(예, z방향)으로 중첩되어 형성될 수 있다. 홀드 커패시터(Chd)는 제3 방향(예, z방향)으로 서로 중첩되도록 배치되는 제1 서브 홀드 커패시터(Chd1) 및 제2 서브 홀드커패시터(Chd2)를 포함할 수 있다. 제1 서브 홀드 커패시터(Chd1)는 제1 도전층(1300, 도 12)에 배치되는 제1 하부 홀드전극(CEh1a)과 제2 도전층(1400, 도 13)에 배치되는 제2 홀드전극(CEh2)이 제3 방향(예, z방향)으로 중첩되어 형성될 수 있다. 제2 홀드 커패시터(Chd2)는 제2 도전층(1400, 도 13)에 배치되는 제2 홀드전극(CEh2)과 산화물 반도체층(1500, 도 14)에 배치되는 제1 상부 홀드전극(CEh1b)이 제3 방향(예, z방향)으로 중첩되어 형성될 수 있다.
보조 홀드 커패시터(Chd')는 제3 방향(예, z방향)으로 서로 중첩되도록 배치되는 제3 서브 홀드 커패시터(Chd3) 및 제4 서브 홀드 커패시터(Chd4)를 포함할 수 있다. 제3 서브 홀드 커패시터(Chd3)는 제1 도전층(1300, 도 12)에 배치되는 제3 하부 홀드전극(CEh3a)과 제2 도전층(1400, 도 13)에 배치되는 제4 홀드전극(CEh4)이 제3 방향(예, z방향)으로 중첩되어 형성될 수 있다. 제4 서브 홀드 커패시터(Chd4)는 제2 도전층(1400, 도 13)에 배치되는 제4 홀드전극(CEh4)과 산화물 반도체층(1500, 도 14)에 배치되는 제3 상부 홀드전극(CEh3b)이 중첩되어 형성될 수 있다.
한편, 홀드 커패시터(Chd) 및 보조 홀드 커패시터(Chd')는 제2 노드(N2)의 전압을 안정화시키기 위해 형성되는 것으로, 홀드 커패시터(Chd)의 제1 홀드전극(CEh1) 및 보조 홀드 커패시터(Chd')의 제3 홀드전극(CEh3)에는 정전압(constant voltage)가 인가될 수 있다. 즉, 제1 하부 홀드전극(CEh1a), 제1 상부 홀드전극(CEh1b), 제3 하부 홀드전극(CEh3a), 및 제3 상부 홀드전극(CEh3b) 각각에는 정전압이 인갈될 수 있다.
일 실시예에서, 제1 하부 홀드전극(CEh1a) 및 제1 상부 홀드전극(CEh1b) 각각은 구동전압선(PL)과 전기적으로 연결될 수 있다. 예컨대, 도 24와 같이, 제1 상부 홀드전극(CEh1b)은 제6 도전층(1900, 도 18)에 배치되는 구동전압선(PL)과 제1 브릿지전극(BE1) 및 제2 브릿지전극(BE2)을 통해 전기적으로 연결되어, 구동전압(ELVDD)을 인가받을 수 있다. 도 24에서는 제1 하부 홀드전극(CEh1b)과 구동전압선(PL)이 연결되는 구조는 미도시되었으나, 제1 하부 홀드전극(CEh1a)도 복수의 브릿지전극들을 통해 구동전압선(PL)과 연결되어 구동전압(ELVDD)을 인가받을 수 있다.
마찬가지로, 일 실시예에서, 제3 하부 홀드전극(CEh3a) 및 제3 상부 홀드전극(CEh3b) 각각은 기준전압선(VRL)과 전기적으로 연결될 수 있다. 예컨대, 도 24와 같이, 제3 상부 홀드전극(CEh3b)은 제5 도전층(1800, 도 17)에 배치되는 기준 전압선(VRL)과 제3 브릿지전극(BE3)을 통해 전기적으로 연결되어, 기준전압(VREF)을 인가받을 수있다. 도 24에서는 제3 하부 홀드전극(CEh3a)과 기준 전압선(VRL)이 연결되는 구조는 미도시되었으나, 제3 하부 홀드전극(CEh3a)도 복수의 브릿지전극들을 통해 기준 전압선(VRL)과 연결되어 기준전압(VREF)을 인가받을 수 있다.
상기와 같은 구조로 홀드 커패시터(Chd) 및 보조 홀드 커패시터(Chd')를 형성함에 따라, 본 발명의 일 실시예에 따른 표시 장치의 홀드 커패시터(Chd) 및 보조 홀드 커패시터(Chd')는 높은 저장 용량을 가질 수 있다. 도 24와 같은 표시 장치의 경우, 제1 서브 홀드 커패시터(Chd1) 및 제2 서브 홀드 커패시터(Chd2)를 포함하는 홀드 커패시터(Chd)와 더불어, 제3 서브 홀드 커패시터(Chd3) 및 제4 서브 홀드 커패시터(Chd4)를 포함하는 보조 홀드 커패시터(Chd')이 추가적으로 배치되므로, 커패시터의 저장 용량이 대폭 상승될 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 표시 패널(10)은 고해상도를 유지하면서도, 커패시터의 용량을 상승시켜 제2 노드(N2)의 전압변화를 최소화하고, 화소회로(PC)를 보다 안정적으로 구동시킬 수 있다.
도 25는 본 발명의 또 다른 실시예에 따른 표시 패널의 개략적인 단면도이다. 도 25를 참조하면, 스토리지 커패시터(Cst) 및 홀드 커패시터(Chd)에 대한 특징을 제외하고, 다른 특징은 도 8 내지 도 20에서 설명한 바와 같다. 도 25의 구성요소 중 동일한 부호는 앞서 도 8 내지 도 20을 참조하여 설명한 바로 대신하고, 이하에서는 차이를 위주로 설명한다.
도 25를 참조하면, 기판(100) 상에는 복수의 트랜지스터들과 및 커패시터들이 배치될 수 있다. 도 25는 설명의 편의를 위해 제1 트랜지스터(T1), 스토리지 커패시터(Cst), 및 홀드 커패시터(Chd)만을 도시한다.
일 실시예에서, 스토리지 커패시터(Cst)는 제1 서브 스토리지 커패시터(Cst1) 및 제2 서브 스토리지 커패시터(Cst2)를 포함할 수 있다. 구체적으로, 제1 게이트절연층(103)상에는 스토리지 커패시터(Cst)의 제1 스토리지 전극(CEs1, 도 8)의 서브층인 제1 하부 스토리지전극(CEs1a) 및 홀드 커패시터(Chd)의 제1 홀드전극(CEh1)이 배치될 수 있다. 제1 하부 스토리지전극(CEs1a)과 제1 홀드전극(CEh1)은 제1 도전층(1300, 도 12)의 일부 영역으로, 서로 동일한 물질을 포함할 수 있다.
제1 하부 스토리지전극(CEs1a)과 제1 홀드전극(CEh1) 상에는 제2 게이트절연층(105)이 배치될 수 있으며, 제2 게이트절연층(105) 상에는 제2 도전층(1400, 도 13)이 배치될 수 있다. 제2 도전층(1400, 도 13)은 제1 하부 스토리지전극(CEs1a)과 제3 방향(예, z방향)으로 중첩하는 제2 스토리지전극(CEs2) 및 제1 홀드전극(CEh1)과 제3 방향(예, z방향)으로 중첩하는 제2 홀드전극(CEh2)을 포함할 수 있다. 제1 홀드전극(CEh1)과 제2 홀드전극(CEh2)은 일체로 연결될 수 있다.
제2 스토리지전극(CEs2)과 제2 홀드전극(CEh2) 상에는 제1 층간절연층(107)이 배치될 수 있으며, 제1 층간절연층(107) 상에는 산화물 반도체층(1500, 도 14)이 배치될 수 있다. 산화물 반도체층(1500, 도 14)은 제1 트랜지스터(T1)의 채널영역(C1) 및 채널영역 양측의 도체화 영역(S1, D1)을 포함할 수 있다. 또한, 산화물 반도체층(1500, 도 14)은 스토리지 커패시터(Cst)의 제1 스토리지 전극(CEs1, 도 8)의 서브층인 제1 상부 스토리지전극(CEs1b)을 포함할 수 있다. 제1 상부 스토리지전극(CEs1b)은 산화물 반도체층(1500, 도 14)의 도체화된 일부 영역일 수 있다. 제2 도전층(1400, 도 13)의 역역 중 제1 상부 스토리지전극(CEs1b)과 제3 방향(예, z방향)으로 중첩하는 영역은 또 다른 제2 스토리지전극(CEs2)이 될 수 있다.
정리하자면, 홀드 커패시터(Chd)는 제1 도전층(1300, 도 12)에 배치되는 제1 홀드전극(CEh1)과 제2 도전층(1400, 도 13)에 배치되는 제2 홀드전극(CEh2)이 제3 방향(예, z방향)으로 중첩되어 형성될 수 있다. 스토리지 커패시터(Cst)는 제1 서브 스토리지 커패시터(Cst1) 및 제2 서브 스토리지 커패시터(Cst2)를 포함할 수 있다. 제1 서브 스토리지 커패시터(Cst1)는 제1 도전층(1300, 도 12)에 배치되는 제1 하부 스토리지전극(CEs1a)과 제2 도전층(1400, 도 13)에 배치되는 제2 스토리지전극(CEh2)이 제3 방향(예, z방향)으로 중첩되어 형성될 수 있다. 제2 서브 스토리지 커패시터(Chd2)는 제2 도전층(1400, 도 13)에 배치되는 제2 스토리지전극(CEs2)과 산화물 반도체층(1500, 도 14)에 배치되는 제1 상부 스토리지전극(CEs1b)이 제3 방향(예, z방향)으로 중첩되어 형성될 수 있다.
이때, 스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결되는 것이고, 제2 스토리지전극(CEs2)이 제2 노드(N2)에 연결되므로, 제1 하부 스토리지전극(CEs1a) 및 제1 상부 스토리지전극(CEs1b) 각각은 제1 노드(N1)에 연결될 수 있다. 구체적으로, 제1 하부 스토리지전극(CEs1a) 및 제1 상부 스토리지전극(CEs1b) 각각은 제1 노드(N1)에 해당하는 제12 도전패턴(1730)에 연결될 수 있다.
상기와 같은 구조로 스토리지 커패시터(Cst)를 형성함에 따라, 본 발명의 일 실시예에 따른 표시 장치의 스토리지 커패시터(Cst)는 높은 저장 용량을 가질 수 있다. 구체적으로, 제1 도전층(1300, 도 12)과 제2 도전층(1400, 도 13)으로 제1 서브 스토리지 커패시터(Cst1)만 형성하는 경우와 대비하여, 제1 서브 스토리지 커패시터(Cst1)와 더불어 제2 도전층(1400, 도 13)과 산화물 반도체층(1500, 도 14)을 이용하여 제2 서브 스토리지 커패시터(Cst2)를 추가적으로 형성하면, 동일한 화소회로 면적을 사용하면서도 스토리지 커패시터(Cst)의 용량을 대폭 상승시킬 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 표시 패널(10)은 고해상도를 유지하면서도, 스토리지 커패시터(Cst)의 용량을 상승시켜 제1 노드(N1, 도 8)의 전압변화를 최소화하고, 화소회로(PC)를 보다 안정적으로 구동시킬 수 있다.
실시예들이 본 명세서에 개시되었으며, 사용된 용어들은 제한의 목적이 아닌 일반적이고 설명적인 의미로 사용되었고 그렇게 해석되어야 한다. 당해 기술 분야의 통상의 기술자에게 자명하듯이, 어떤 실시예와 관련하여 설명된 특징, 특성 및/또는 구성요소는 별도의 명시가 없는 한, 다른 실시예와 관련하여 설명된 특징, 특성 및/또는 구성요소와 단독으로 또는 조합하여 사용할 수 있다. 따라서, 후술하는 청구항에 기재된 바와 같이 본 공개의 사상 및 범위를 벗어나지 않는 한, 형태 및 세부사항에 있어 다양한 변경이 이루어질 수 있음은 당업자에게 자명할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상에 배치되고, 제1 화소회로를 포함하는 화소회로층; 및
    상기 제1 화소회로와 전기적으로 연결되는 발광다이오드;를 포함하고,
    상기 화소회로층은,
    상기 기판 상에 배치되는 제1 도전패턴을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치되고, 상기 제1 도전패턴과 일부 중첩하는 제2 도전패턴을 포함하는 제2 도전층; 및
    상기 제2 도전층 상에 배치되고, 상기 제2 도전패턴과 중첩하는 제1 반도체패턴을 포함하는 제1 반도체층;을 포함하고,
    상기 제1 반도체패턴은 도체화된, 표시 패널.
  2. 제1 항에 있어서,
    상기 제1 반도체층은 산화물 반도체 물질을 포함하는, 표시 패널.
  3. 제1 항에 있어서,
    상기 제1 도전패턴 및 상기 제1 반도체패턴에는 정전압이 인가되는, 표시 패널.
  4. 제1 항에 있어서,
    상기 제1 화소회로는,
    구동전압선과 상기 발광다이오드 사이에 연결되는 제1 트랜지스터;
    상기 제1 트랜지스터의 게이트 전극이 연결된 제1 노드와 상기 제1 트랜지스터의 제1 전극이 연결된 제2 노드 사이에 연결된 스토리지 커패시터; 및
    상기 제2 노드와 연결된 홀드 커패시터;를 포함하는, 표시 패널.
  5. 제4 항에 있어서,
    상기 제1 반도체층은, 상기 제1 반도체패턴과 동일한 층 상에 배치되고, 상기 제1 트랜지스터의 채널영역을 포함하는 제2 반도체패턴을 더 포함하고,
    상기 제1 반도체패턴과 상기 제2 반도체패턴은 서로 이격되어 배치되는, 표시 패널.
  6. 제4 항에 있어서,
    상기 홀드 커패시터는, 서로 중첩하게 형성되는 제1 서브 홀드 커패시터와 제2 서브 홀드 커패시터를 포함하고,
    상기 제1 서브 홀드 커패시터는 상기 제2 도전패턴의 일부 영역과 상기 제1 도전패턴이 중첩되어 형성되고,
    상기 제2 서브 홀드 커패시터는 상기 제2 도전패턴의 일부 영역과 상기 제1 반도체패턴이 중첩되어 형성되는, 표시 패널.
  7. 제4 항에 있어서,
    상기 홀드 커패시터는 상기 제2 노드와 상기 구동전압선 사이에 연결되는, 표시 패널.
  8. 제4 항에 있어서,
    상기 제1 도전패턴과 상기 제1 반도체패턴은 상기 구동전압선과 전기적으로 연결되어 동일한 구동전압을 인가받는, 표시 패널.
  9. 제4 항에 있어서,
    상기 제1 화소회로는,
    데이터선과 상기 제1 노드 사이에 연결되는 제2 트랜지스터; 및
    기준 전압선과 상기 제1 노드 사이에 연결되는 제3 트랜지스터;를 더 포함하는, 표시 패널.
  10. 제9 항에 있어서,
    상기 홀드 커패시터는 상기 제2 노드와 상기 구동전압선 사이에 연결되고,
    상기 제1 화소회로는, 상기 제1 트랜지스터의 하부 게이트 전극과 상기 기준 전압선 사이에 연결되는 보조 홀드 커패시터;를 더 포함하고,
    상기 보조 홀드 커패시터는, 서로 중첩하게 형성되는 제3 서브 홀드 커패시터와 제4 서브 홀드 커패시터를 포함하고,
    상기 제1 도전층은 상기 제1 도전패턴과 이격되어 배치되는 제3 도전패턴을 더 포함하고,
    상기 제1 반도체층은 상기 제1 반도체패턴과 이격되어 배치되되, 도체화된 제3 반도체패턴을 더 포함하고,
    상기 제3 서브 홀드 커패시터는 상기 제2 도전패턴의 일부 영역과 상기 제3 도전패턴이 중첩되어 형성되고,
    상기 제4 서브 홀드 커패시터는 상기 제2 도전패턴의 일부 영역과 상기 제3 반도체패턴이 중첩되어 형성되는, 표시 패널.
  11. 제4 항에 있어서,
    상기 제1 도전층은 상기 제1 도전패턴과 동일한 층 상에 배치되되, 상기 제1 도전패턴과 이격되어 배치되는 제4 도전패턴을 더 포함하고,
    상기 제2 도전패턴은 연장되어 상기 제4 도전패턴과도 일부 중첩하는, 표시 패널.
  12. 제11 항에 있어서,
    상기 스토리지 커패시터는 제1 서브 스토리지 커패시터와 제2 서브 스토리지 커패시터를 포함하고,
    상기 제1 서브 스토리지 커패시터는 상기 제2 도전패턴의 일부 영역과 상기 제4 도전패턴이 중첩되어 형성되고,
    상기 제2 서브 스토리지 커패시터는 상기 제2 도전패턴의 일부 영역과 상기 제1 반도체패턴이 중첩되어 형성되고,
    상기 제1 반도체패턴은 상기 제1 노드에 해당하는 전극과 전기적으로 연결되는, 표시 패널.
  13. 제4 항에 있어서,
    상기 제1 화소회로는 상기 구동전압선과 상기 제1 트랜지스터 사이에 연결되는 제4 트랜지스터;를 더 포함하고,
    상기 화소회로층은 상기 제4 트랜지스터의 채널영역을 포함하는 제2 반도체층;을 더 포함하고,
    상기 제2 반도체층은 상기 기판과 상기 제1 도전층 사이에 배치되고,
    상기 제2 반도체층은 실리콘 반도체 물질을 포함하는, 표시 패널.
  14. 표시 패널; 및
    외관을 형성하고, 전면(front surface)에 상기 표시 패널의 일부를 노출하는 개구를 갖는 하부 커버를 포함하며,
    상기 표시 패널은,
    기판;
    상기 기판 상에 배치되고, 제1 화소회로를 포함하는 화소회로층; 및
    상기 제1 화소회로와 전기적으로 연결되는 발광다이오드;를 포함하고,
    상기 화소회로층은,
    상기 기판 상에 배치되는 제1 도전패턴을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치되고, 상기 제1 도전패턴과 일부 중첩하는 제2 도전패턴을 포함하는 제2 도전층; 및
    상기 제2 도전층 상에 배치되고, 상기 제2 도전패턴과 중첩하는 제1 반도체패턴을 포함하는 제1 반도체층;을 포함하고,
    상기 제1 반도체패턴은 도체화된, 전자 기기.
  15. 제14 항에 있어서,
    상기 제1 반도체층은 산화물 반도체 물질을 포함하는, 전자 기기.
  16. 제14 항에 있어서,
    상기 제1 도전패턴 및 상기 제1 반도체패턴에는 정전압이 인가되는, 전자 기기.
  17. 제14 항에 있어서,
    상기 제1 화소회로는,
    구동전압선과 상기 발광다이오드 사이에 연결되는 제1 트랜지스터;
    상기 제1 트랜지스터의 게이트 전극이 연결된 제1 노드와 상기 제1 트랜지스터의 제1 전극이 연결된 제2 노드 사이에 연결된 스토리지 커패시터; 및
    상기 제2 노드와 연결된 홀드 커패시터;를 포함하는, 전자 기기.
  18. 제17 항에 있어서,
    상기 홀드 커패시터는, 서로 중첩하게 형성되는 제1 서브 홀드 커패시터와 제2 서브 홀드 커패시터를 포함하고,
    상기 제1 서브 홀드 커패시터는 상기 제2 도전패턴의 일부 영역과 상기 제1 도전패턴이 중첩되어 형성되고,
    상기 제2 서브 홀드 커패시터는 상기 제2 도전패턴의 일부 영역과 상기 제1 반도체패턴이 중첩되어 형성되는, 전자 기기.
  19. 제17 항에 있어서,
    상기 홀드 커패시터는 상기 제2 노드와 상기 구동전압선 사이에 연결되는, 전자 기기.
  20. 제17 항에 있어서,
    상기 제1 도전패턴과 상기 제1 반도체패턴은 상기 구동전압선과 전기적으로 연결되어 동일한 구동전압을 인가받는, 전자 기기.
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