WO2024154487A1 - 電源制御装置、スイッチング電源 - Google Patents

電源制御装置、スイッチング電源 Download PDF

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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
    • H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
    • H02M3/10—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only

Definitions

  • This disclosure relates to a power supply control device and a switching power supply.
  • a known method for increasing the current supply capacity of a switching power supply is the stack method (or multi-phase method), in which multiple switch output stages connected in parallel are driven with a specified phase difference. With this driving method, it is ideal for the magnitude of the inductor current flowing through the inductors of each switch output stage to be the same.
  • Patent Document 1 As an example of related prior art, Patent Document 1 can be mentioned.
  • the magnitude of the inductor currents in each switch output stage may not match, resulting in a current imbalance. If this occurs, the output current of the switching power supply may become biased, which may lead to a decrease in efficiency. Furthermore, if the current balance is relatively significantly disrupted, the protection circuit may be activated and the switching power supply may malfunction (for example, the output operation may be forcibly stopped).
  • the power supply control device disclosed in this specification is a power supply control device configured to control the drive of a switch output stage that generates an output voltage from an input voltage, and includes a feedback control circuit configured to determine the duty ratio of the switch output stage according to an error signal between a feedback voltage corresponding to the output voltage and a predetermined reference voltage, and a temperature characteristic applying circuit configured to give a negative temperature characteristic to the conversion coefficient from the error signal to the duty ratio.
  • This disclosure makes it possible to provide a stack-type switching power supply that is less likely to lose current balance.
  • FIG. 1 is a diagram showing a comparative example of a switching power supply.
  • FIG. 2 is a diagram showing how the current balance is lost in the comparative example.
  • FIG. 3 is a diagram showing a first embodiment of a switching power supply.
  • FIG. 4 is a diagram showing how the current balance is improved in the first embodiment.
  • FIG. 5 is a diagram showing a second embodiment of a switching power supply.
  • FIG. 6 is a diagram showing an example of the thermal equilibrium current balance control.
  • FIG. 7 is a diagram showing the inductor current without thermal balance current balance control.
  • FIG. 8 is a diagram showing the inductor current with the thermal equilibrium current balance control.
  • FIG. 9 is a diagram showing a third embodiment of a switching power supply.
  • FIG. 10 is a diagram showing a fourth embodiment of a switching power supply.
  • FIG. 11 is a diagram showing a fifth embodiment of a switching power supply.
  • a switching power supply Y of this comparative example has semiconductor devices Y1 and Y2, inductors L1 and L2, and capacitors C1 and C2.
  • the semiconductor device Y1 is connected to the application terminal of the input voltage Vi and the ground terminal.
  • the output terminal of the semiconductor device Y1 is connected to the first terminal of the inductor L1.
  • the second terminal of the inductor L1 is commonly connected to the first terminal of the capacitor C1 and the application terminal of the output voltage Vo.
  • the second terminal of the capacitor C1 is connected to the ground terminal.
  • the semiconductor device Y1, inductor L1, and capacitor C1 form a step-down switch output stage that generates a switch voltage Vst1 from an input voltage Vi and rectifies and smoothes the switch voltage Vst1.
  • the semiconductor device Y1 controls the switching of the inductor current IL1 flowing through the inductor L1 based on a clock signal (not shown) generated inside the semiconductor device Y1.
  • the semiconductor device Y2 is connected to the application terminal of the input voltage Vi and the ground terminal.
  • the output terminal of the semiconductor device Y2 is connected to the first terminal of the inductor L2.
  • the second terminal of the inductor L2 is commonly connected to the first terminal of the capacitor C2 and the application terminal of the output voltage Vo.
  • the second terminal of the capacitor C2 is connected to the ground terminal.
  • the semiconductor device Y2, inductor L1, and capacitor C2 form a step-down switch output stage that generates a switch voltage Vst2 from the input voltage Vi and rectifies and smoothes the switch voltage Vst2.
  • the semiconductor device Y2 controls the switching of the inductor current IL2 flowing through the inductor L2 based on a clock signal (not shown) generated inside the semiconductor device Y2.
  • a load Z is connected to the output terminal of the output voltage Vo.
  • An output current Io flows through the load Z according to the output voltage Vo and the resistance value of the load Z.
  • the switching power supply Y includes semiconductor devices Y1 and Y2 as means for driving and controlling each of the multiple switch output stages whose outputs are common.
  • Figure 2 shows how the current balance is lost in the switching power supply Y of this comparative example.
  • this figure depicts, from the top, inductor currents IL1 (dashed line) and IL2 (solid line), switch voltage Vst1, and switch voltage Vst2.
  • the average value A1 of the inductor current IL1 and the average value A2 of the inductor current IL2 are approximately equal.
  • the average value A1 of the inductor current IL1 and the average value A2 of the inductor current IL2 may not match, i.e., the current balance may be lost.
  • the protection circuit may be activated and the switching power supply Y may enter a malfunction state (for example, a state in which the output operation is forcibly stopped).
  • ⁇ Switching power supply (first embodiment)> 3 is a diagram showing a first embodiment of a switching power supply.
  • the switching power supply X of this embodiment is based on the above-mentioned comparative example (FIG. 1) and includes semiconductor devices X1 and X2 instead of the semiconductor devices Y1 and Y2.
  • the semiconductor devices X1 and X2 are each a power supply control device (a so-called power supply control IC [integrated circuit]) configured to drive and control a plurality of switch output stages that generate an output voltage Vo from an input voltage Vi.
  • a power supply control device a so-called power supply control IC [integrated circuit]
  • semiconductor devices X1 and X2 each form multiple switch output stages together with external discrete components (inductors L1 and L2, and capacitors C1 and C2).
  • the semiconductor devices X1 and X2 use common internal signals (e.g., a common error signal Vc and a common clock signal CLK) in their output feedback control.
  • the common error signal Vc may be a voltage signal or a current signal corresponding to the difference between the output voltage Vo and a desired target value.
  • the common clock signal CLK may be a square wave signal pulse-driven at a predetermined switching frequency fsw.
  • Semiconductor devices X1 and X2 are the same model with a common circuit configuration, and can be switched between master and slave by register settings, etc.
  • semiconductor device X1 is the master and semiconductor device X2 is the slave.
  • semiconductor device X1 internally generates error signal Vc1 and clock signal CLK1, and performs output feedback control using error signal Vc1 and clock signal CLK1.
  • semiconductor device X1 determines the duty ratio of switch voltage Vst1 according to error signal Vc1 and clock signal CLK1.
  • Semiconductor device X1 also outputs error signal Vc1 and clock signal CLK1 to semiconductor device X2 as the aforementioned common error signal Vc and common clock signal CLK.
  • semiconductor device X2 does not internally generate error signal Vc2 and clock signal CLK2, but instead accepts the input of common error signal Vc and common clock signal CLK output from semiconductor device X1, and performs output feedback control using the common error signal Vc and common clock signal CLK (corresponding to error signal Vc1 and clock signal CLK1). In other words, semiconductor device X2 determines the duty ratio of switch voltage Vst2 according to the common error signal Vc and common clock signal CLK.
  • a third or more power supply control devices may be provided.
  • one of the multiple power supply control devices is set as the master, and the rest are set as slaves.
  • FIG. 4 is a diagram showing how the current balance is improved in the switching power supply X of the first embodiment.
  • the inductor currents IL1 dashed line
  • IL2 solid line
  • the switch voltage Vst1 the switch voltage Vst2 are depicted from the top.
  • the semiconductor devices X1 and X2 share a common error signal Vc and a common clock signal CLK (for example, the error signal Vc1 and clock signal CLK1 generated internally in the semiconductor device X1).
  • output feedback control is performed so that the duty ratios of the switch voltages Vst1 and Vst2 match in response to the common error signal Vc and the common clock signal CLK.
  • the current balance of the inductor currents IL1 and IL2 is adjusted, improving the efficiency of the switching power supply X.
  • Methods for further improving the current balance of the switching power supply X include so-called active compensation and passive compensation.
  • the current balance is improved by improving the accuracy of the feedback control circuit that determines the duty ratio of each of the switch voltages Vst1 and Vst2 according to the common error signal Vc and the common clock signal CLK.
  • this method requires a high-precision trimming circuit.
  • this method has difficulty in correcting the DCR [direct current resistance] variations of the inductors L1 and L2 and the on-resistance variations of the power transistors that form the switch output stage.
  • semiconductor devices X1 and X2 are separate, independent devices. Therefore, thermal balance between them can be important.
  • ⁇ Switching Power Supply (Second Embodiment)> 5 is a diagram showing a second embodiment of a switching power supply.
  • the switching power supply X of this embodiment is based on the first embodiment (FIG. 3) described above, and illustrates a more specific example of the internal configuration of a semiconductor device X1.
  • the semiconductor device X1 includes an output transistor M1, a synchronous rectifier transistor M2, a feedback control circuit 100, and a temperature characteristic providing circuit 200.
  • the output transistor M1 corresponds to the upper switch of the half bridge.
  • the output transistor M1 may be an NMOSFET [N-channel type metal oxide semiconductor field effect transistor].
  • the drain of the output transistor M1 is connected to the application terminal of the input voltage Vi.
  • the source of the output transistor M1 is connected to the application terminal of the switch voltage Vst1.
  • the gate of the output transistor M1 is connected to the application terminal of the upper gate signal HG.
  • the output transistor M1 is in the on state when the upper gate signal HG is at a high level, and in the off state when the upper gate signal HG is at a low level.
  • the synchronous rectifier transistor M2 corresponds to the lower switch of the half bridge.
  • the synchronous rectifier transistor M2 may be an NMOSFET.
  • the drain of the synchronous rectifier transistor M2 is connected to the application terminal of the switch voltage Vst1.
  • the gate of the synchronous rectifier transistor M2 is connected to the application terminal of the lower gate signal LG.
  • the synchronous rectifier transistor M2 is in the ON state when the lower gate signal LG is at a high level, and in the OFF state when the lower gate signal LG is at a low level.
  • the output transistor M1 and the synchronous rectifier transistor M2 are complementarily turned on/off in response to the upper gate signal HG and the lower gate signal LG. This on/off operation generates a square-wave switch voltage Vst1 at the first end of the inductor L1 that is pulse-driven between the input voltage Vi and the ground voltage GND.
  • the term "complementary" above includes cases where the on/off states of the output transistor M1 and the synchronous rectifier transistor M2 are completely reversed, as well as cases where a period of time (dead time) during which both transistors are simultaneously off is provided.
  • the rectification method of the switch output stage SW1 is not limited to the above-mentioned synchronous rectification method, and may be a diode rectification method using a rectifier diode as the lower switch.
  • the output transistor M1 may be replaced with a PMOSFET.
  • the output transistor M1 and the synchronous rectification transistor M2 may be externally attached to the semiconductor device X1.
  • high-voltage elements such as power MOSFETs, IGBTs [insulated gate bipolar transistors], and SiC transistors as the output transistor M1 and the synchronous rectifier transistor M2, respectively.
  • high-voltage elements such as power MOSFETs, IGBTs [insulated gate bipolar transistors], and SiC transistors
  • GaN devices may be used as the output transistor M1 and the synchronous rectifier transistor M2, respectively.
  • the feedback control circuit 100 determines the duty ratio Don1 of the switch output stage SW1 according to the error signal Vc1 between the feedback voltage Vfb corresponding to the output voltage Vo and a predetermined reference voltage Vref.
  • the feedback control circuit 100 includes an error amplifier 101, an oscillator 102, a ramp signal generating circuit 103, a current detection circuit 104, a signal summing circuit 105, a comparator 106, a controller 107, and a driver 108.
  • the error signal Vc1 rises when the feedback voltage Vfb is lower than the reference voltage Vref, and falls when the feedback voltage Vfb is higher than the reference voltage Vref.
  • the feedback voltage Vfb may be, for example, a divided voltage of the output voltage Vo. If the output voltage Vo is within the input dynamic range of the error amplifier 101, the output voltage Vo may be directly input to the error amplifier 101 as the feedback voltage Vfb.
  • the reference voltage Vref may be, for example, a bandgap voltage with a relatively flat temperature characteristic.
  • the ramp signal Vr1 starts to rise from a zero value when the output transistor M1 is turned on, and is reset to a zero value when the output transistor M1 is turned off.
  • the current detection circuit 104 detects the inductor current IL1 (hereinafter referred to as the upper inductor current IL1H) flowing through the switch output stage SW1 during the on-period Ton1 of the output transistor M1, for example, and generates a current detection signal Vcs1 (corresponding to current feedback information).
  • the inductor current IL1 hereinafter referred to as the upper inductor current IL1H
  • Vcs1 current detection signal
  • the upper inductor current IL1H may be detected by any method.
  • the drain-source voltage of the output transistor M1 may be detected, or the voltage across a sense resistor connected in series to the output transistor M1 may be detected.
  • the drain-source voltage of a current detection transistor connected in parallel to the output transistor M1 may be detected.
  • the signal summing circuit 105 adds the ramp signal Vr1 and the current detection signal Vcs1 to generate the slope signal SLP1.
  • Comparator 106 generates a comparison signal CMP1 (corresponding to an off signal) by comparing the error signal Vc1 input to the inverting input terminal (-) - more precisely, an offset error signal (Vc1+Vf1) obtained by adding the forward drop voltage Vf1 of diode 201 to the error signal Vc1 - with the slope signal SLP1 input to the non-inverting input terminal (+). This comparison process determines the off timing of output transistor M1.
  • the comparison signal CMP1 is at a high level when SLP1 ⁇ Vc1+Vf1, and is at a low level when SLP1>Vc1+Vf1. In other words, the pulse generation timing of the comparison signal CMP1 becomes slower as the offset error signal (Vc1+Vf1) becomes higher, and becomes faster as the offset error signal (Vc1+Vf1) becomes lower.
  • the duty ratio Don1 Ton1/Tsw1 of the switch output stage SW1 becomes larger as the offset error signal (Vc1 + Vf1) becomes higher, and conversely, becomes smaller as the offset error signal (Vc1 + Vf1) becomes lower.
  • the controller 107 determines the duty ratio Don1 in accordance with the clock signal CLK1 and the comparison signal CMP1.
  • the driver 108 generates an upper gate signal HG and a lower gate signal LG in response to the pulse width modulation signal PWM. For example, when the pulse width modulation signal PWM is at a high level, the driver 108 sets the upper gate signal HG to a high level and the lower gate signal LG to a low level. On the other hand, when the pulse width modulation signal PWM is at a low level, the driver 108 sets the upper gate signal HG to a low level and the lower gate signal LG to a high level.
  • the semiconductor device X1 also includes a temperature characteristic applying circuit 200.
  • the temperature characteristic applying circuit 200 imparts a negative temperature characteristic to the conversion coefficient from the error signal Vc1 to the duty ratio Don1.
  • the duty ratio Don1 becomes smaller as the temperature of the semiconductor device X1 increases and becomes larger as the temperature of the semiconductor device X1 decreases.
  • the temperature of the semiconductor device X1 may be, for example, the junction temperature in the element formation region of the output transistor M1.
  • the temperature characteristic applying circuit 200 includes a diode 201.
  • the forward drop voltage Vf1 of the diode 201 has a negative temperature characteristic. That is, the higher the temperature of the semiconductor device X1, the lower the forward drop voltage Vf1 becomes, and the lower the temperature of the semiconductor device X1, the higher the forward drop voltage Vf1 becomes. Therefore, if the error signal Vc1 is assumed to be a fixed value, the offset error signal (Vc1+Vf1) becomes lower the higher the temperature of the semiconductor device X1, and the lower the temperature of the semiconductor device X1, the higher the offset error signal (Vc1+Vf1) becomes.
  • the intersection timing between the offset error signal (Vc1+Vf1) and the slope signal SLP1 becomes earlier as the temperature of the semiconductor device X1 increases, and becomes later as the temperature of the semiconductor device X1 decreases.
  • the above intersection timing corresponds to the off timing of the output transistor M1. Therefore, the duty ratio Don1 of the switch output stage SW1 becomes smaller as the temperature of the semiconductor device X1 increases, and becomes larger as the temperature of the semiconductor device X1 decreases.
  • the temperature of the semiconductor device X1 increases as the inductor current IL1 flowing through the switch output stage SW1 increases, and decreases as the inductor current IL1 decreases. Therefore, when the inductor current IL1 increases and the temperature of the semiconductor device X1 rises, the duty ratio Don1 is reduced by the action of the temperature characteristic imparting circuit 200 described above. Conversely, when the inductor current IL1 decreases and the temperature of the semiconductor device X1 drops, the duty ratio Don1 is increased by the action of the temperature characteristic imparting circuit 200. As a result, the inductor current IL1 converges to a predetermined equilibrium state.
  • the semiconductor device X2 that controls the drive of the switch output stage SW2 is the same model as the semiconductor device X1, and the internal configurations of the two are the same. Therefore, duplicated explanations will be omitted.
  • this diagram illustrates an example in which the semiconductor device X1 is the master and the semiconductor device X2 is the slave.
  • the semiconductor device X1 outputs the error signal Vc1 and the clock signal CLK1 to the semiconductor device X2 as the aforementioned common error signal Vc and common clock signal CLK.
  • the error amplifier and oscillator (neither shown) of the semiconductor device X2 are both disabled (non-operating).
  • thermo balance current balance control this type of balance control is referred to as "thermal balance current balance control.”
  • FIG. 6 is a diagram showing an example of thermal equilibrium current balance control realized by introducing a temperature characteristic applying circuit 200. From the top, the diagram depicts switch voltages Vst1 and Vst2, inductor currents IL1 (solid line) and IL2 (dashed line), and slope signals SLP1 (solid line) and SLP2 (dashed line). In addition, the forward drop voltages of diodes 201 provided in semiconductor devices X1 and X2 are distinguished as Vf1 and Vf2.
  • Figures 7 and 8 are both diagrams showing the behavior of inductor currents IL1 (solid line) and IL2 (dashed line) associated with a gradual increase in output current Io (small ⁇ medium ⁇ large).
  • the behavior in each diagram is the result of a simulation in which a stack-type switching power supply 1 is constructed using semiconductor devices X1 and X2 whose characteristics are intentionally shifted from each other.
  • Figure 7 shows the behavior when the aforementioned thermal balance current balance control is not implemented.
  • Figure 8 shows the behavior when the aforementioned thermal balance current balance control is implemented.
  • the current balance of the inductor currents IL1 and IL2 is improved by introducing thermal equilibrium current balance control.
  • ⁇ Switching power supply (third embodiment)> 9 is a diagram showing a third embodiment of a switching power supply.
  • the switching power supply X of this embodiment is based on the second embodiment (FIG. 5) described above, but has a modified circuit configuration of the temperature characteristic applying circuit 200.
  • the comparator 106 is changed from a two-input type to a four-input type.
  • the temperature characteristic applying circuit 200 includes a digital/analog conversion circuit 202 instead of the previously mentioned diode 201, and resistors 203 and 204 (resistance values: R203 and R204).
  • the digital/analog conversion circuit 202 converts the digital trimming signal TRIM into an analog first voltage signal V1.
  • the first voltage signal V1 may be an intermediate voltage between the reference voltage Vref and the ground voltage GND. If the temperature characteristic of the reference voltage Vref is flat, the temperature characteristic of the first voltage signal V1 will also be flat.
  • resistors 203 and 204 are a combination of multiple types of resistors with different temperature characteristics.
  • the resistance value R203 of resistor 203 may have a positive temperature characteristic.
  • the resistance value R204 of resistor 204 may have a negative temperature characteristic.
  • the second voltage signal V2 has a negative temperature characteristic.
  • an implant resistor diffuseused resistor
  • a polysilicon resistor may be used as the resistor with the negative temperature characteristic.
  • the four-input comparator 106 generates a comparison signal CMP1 by comparing the first sum signal (SLP1+V1) between the non-inverting input terminals (+) with the second sum signal (Vc1+V2) between the inverting input terminals (-).
  • the comparison signal CMP1 becomes high level when the first sum signal (SLP1+V1) is higher than the second sum signal (Vc1+V2).
  • the comparison signal CMP1 becomes low level when the first sum signal (SLP1+V1) is lower than the second sum signal (Vc1+V2).
  • the temperature characteristic applying circuit 200 applies the input offset voltage Vofs having a negative temperature characteristic to the comparator 106.
  • the input offset voltage Vofs (and therefore the second voltage signal V2) may have a positive temperature characteristic.
  • the first voltage signal V1 is input to the inverting input terminal (-) of the comparator 106
  • the second voltage signal V2 is input to the non-inverting input terminal (+) of the comparator 106.
  • ⁇ Switching Power Supply (Fourth Embodiment)> 10 is a diagram showing a fourth embodiment of a switching power supply.
  • the switching power supply X of this embodiment is based on the third embodiment (FIG. 9) described above, but the circuit configuration of the temperature characteristic applying circuit 200 is modified.
  • the temperature characteristic applying circuit 200 includes a PTAT [proportional to absolute temperature] voltage source 205 in place of the previously mentioned components 202 to 204.
  • the PTAT voltage source 205 outputs a PTAT voltage proportional to absolute temperature.
  • the temperature characteristic applying circuit 200 uses this PTAT voltage source 205 to set the input offset voltage Vofs. Note that the circuit configuration of the PTAT voltage source 205 can be achieved by applying well-known technology.
  • Fig. 11 is a diagram showing a fifth embodiment of a switching power supply.
  • the switching power supply X of this embodiment is based on the second embodiment (Fig. 5) described above, but has a modified circuit configuration of the temperature characteristic applying circuit 200.
  • this diagram clearly shows the circuit configuration of the ramp signal generating circuit 103.
  • the temperature characteristic applying circuit 200 includes a resistor 206 (resistance value: R206) instead of the previously mentioned diode 201.
  • the ramp signal generating circuit 103 also includes a current source 103a, a capacitor 103b, and a switch 103c.
  • the first terminal of the current source 103a is connected to the power supply terminal.
  • the second terminal of the current source 103a and the first terminals of the resistor 206 and the switch 103c are connected to the application terminal of the ramp signal Vr1.
  • the second terminal of the resistor 206 is connected to the first terminal of the capacitor 103b.
  • the second terminals of the capacitor 103b and the switch 103c are connected to the ground terminal.
  • Current source 103a generates a predetermined reference current Iref.
  • Capacitor 103b is charged by the reference current Iref when switch 103c is in the off state.
  • Switch 103c is turned on/off in response to, for example, the aforementioned pulse width modulation signal PWM.
  • switch 103c is turned off when pulse width modulation signal PWM is at a high level. At this time, capacitor 103b is charged by reference current Iref, so ramp signal Vr1 rises. On the other hand, switch 103c is turned on when pulse width modulation signal PWM is at a low level. At this time, capacitor 103b is discharged, so ramp signal Vr1 is reset to zero.
  • the resistance value R206 of resistor 206 has a positive temperature characteristic.
  • an offset having a positive temperature characteristic is applied to ramp signal Vr1 (and therefore slope signal SLP1).
  • This configuration is equivalent to a configuration in which an offset having a negative temperature characteristic is applied to error signal Vc1.
  • the power supply control device disclosed in this specification is configured to control the drive of a switch output stage that generates an output voltage from an input voltage, and is configured (first configuration) to include a feedback control circuit configured to determine the duty ratio of the switch output stage according to an error signal between a feedback voltage corresponding to the output voltage and a predetermined reference voltage, and a temperature characteristic imparting circuit configured to impart a negative temperature characteristic to the conversion coefficient from the error signal to the duty ratio.
  • the feedback control circuit may be configured (second configuration) to include an error amplifier configured to generate the error signal according to the difference between the feedback voltage and the reference voltage, a comparator configured to compare the error signal with a slope signal to generate a comparison signal, and a controller configured to determine the duty ratio according to a clock signal and the comparison signal.
  • the temperature characteristic applying circuit may include a diode whose forward drop voltage has a negative temperature characteristic, and the forward drop voltage may be added to the error signal (third configuration).
  • the temperature characteristic applying circuit may be configured to apply an input offset voltage having a negative or positive temperature characteristic to the comparator (fourth configuration).
  • the temperature characteristic applying circuit may be configured (fifth configuration) to set the input offset voltage using a resistor ladder that combines multiple types of resistors with different temperature characteristics.
  • the temperature characteristic applying circuit may be configured to set the input offset voltage using a PTAT voltage source (sixth configuration).
  • the temperature characteristic applying circuit may include a resistor whose resistance value has a positive temperature characteristic, and the voltage across the resistor may be added to the slope signal (seventh configuration).
  • the feedback control circuit may further include a ramp signal generating circuit configured to generate a ramp signal, a current detection circuit configured to generate a current detection signal corresponding to the inductor current flowing through the switch output stage, and a signal adding circuit configured to add the ramp signal and the current detection signal to generate the slope signal (eighth configuration).
  • the switching power supply disclosed in this specification includes a plurality of switch output stages with a common output, and a plurality of power supply control devices configured to control the drive of each of the plurality of switch output stages, and each of the plurality of power supply control devices is configured to be a power supply control device having any one of the above-mentioned first to eighth configurations (ninth configuration).
  • the multiple power supply control devices may be configured such that one is a master and the rest are slaves, the master internally generates the error signal, determines the duty ratio according to the error signal, and outputs the error signal to the slave as a common error signal, and the slave determines the duty ratio according to the common error signal output from the master (tenth configuration).

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Abstract

電源制御装置１０は、入力電圧Ｖｉから出力電圧Ｖｏを生成するスイッチ出力段ＳＷ１の駆動制御を行う。電源制御装置１０は、出力電圧Ｖｏに応じた帰還電圧Ｖｆｂと所定の基準電圧Ｖｒｅｆとの誤差信号Ｖｃ１に応じてスイッチ出力段ＳＷ１のデューティ比Ｄｏｎ１を決定する帰還制御回路１００と、誤差信号Ｖｃ１からデューティ比Ｄｏｎ１への変換係数に負の温度特性を持たせる温度特性付与回路２００と、を備える。

Description

電源制御装置、スイッチング電源
　本開示は、電源制御装置及びスイッチング電源に関する。
　スイッチング電源の電流供給能力を高めるための手法として、並列接続された複数のスイッチ出力段を所定の位相差で駆動させるスタック方式（又はマルチフェイズ方式）が知られている。この駆動方式では、各スイッチ出力段のインダクタにそれぞれ流れるインダクタ電流の大きさが一致していることが理想的である。
　なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
特開２０１８－１６１００８号公報
　しかしながら、例えば、各スイッチ出力段、これらを駆動するドライバ、又は、ドライバを制御する制御回路等の特性のばらつきによって、各スイッチ出力段のインダクタ電流の大きさが一致せず、電流バランスの崩れた状態となり得る。このような状態に陥ると、スイッチング電源の出力電流が偏った動作となり、効率の低下に繋がるおそれがある。また、比較的大きく電流バランスが崩れてしまった場合には、保護回路が働いてスイッチング電源が動作不良状態（例えば強制的に出力動作が停止された状態）となり得る。
　例えば、本明細書中に開示されている電源制御装置は、入力電圧から出力電圧を生成するスイッチ出力段の駆動制御を行うように構成された電源制御装置であって、前記出力電圧に応じた帰還電圧と所定の基準電圧との誤差信号に応じて前記スイッチ出力段のデューティ比を決定するように構成された帰還制御回路と、前記誤差信号から前記デューティ比への変換係数に負の温度特性を持たせるように構成された温度特性付与回路とを備える。
　なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
　本開示によれば、電流バランスが崩れにくいスタック方式のスイッチング電源を提供することが可能となる。
図１は、スイッチング電源の比較例を示す図である。 図２は、比較例で電流バランスが崩れる様子を示す図である。 図３は、スイッチング電源の第１実施形態を示す図である。 図４は、第１実施形態で電流バランスが改善する様子を示す図である。 図５は、スイッチング電源の第２実施形態を示す図である。 図６は、熱平衡電流バランス制御の一例を示す図である。 図７は、熱平衡電流バランス制御無しのインダクタ電流を示す図である。 図８は、熱平衡電流バランス制御有りのインダクタ電流を示す図である。 図９は、スイッチング電源の第３実施形態を示す図である。 図１０は、スイッチング電源の第４実施形態を示す図である。 図１１は、スイッチング電源の第５実施形態を示す図である。
　＜スイッチング電源（比較例）＞
　図１は、スイッチング電源の比較例（＝後出の実施形態と対比される一般的な構成例）を示す図である。本比較例のスイッチング電源Ｙは、半導体装置Ｙ１及びＹ２と、インダクタＬ１及びＬ２と、キャパシタＣ１及びＣ２と、を有する。
　半導体装置Ｙ１は、入力電圧Ｖｉの印加端と接地端に接続されている。半導体装置Ｙ１の出力端は、インダクタＬ１の第１端に接続されている。インダクタＬ１の第２端は、キャパシタＣ１の第１端と出力電圧Ｖｏの印加端に共通に接続されている。キャパシタＣ１の第２端は、接地端に接続されている。
　半導体装置Ｙ１、インダクタＬ１及びキャパシタＣ１は、入力電圧Ｖｉからスイッチ電圧Ｖｓｔ１を生成し、スイッチ電圧Ｖｓｔ１を整流及び平滑する降圧型のスイッチ出力段を形成している。半導体装置Ｙ１は、その内部で生成されるクロック信号（図示省略）に基づいて、インダクタＬ１に流れるインダクタ電流ＩＬ１をスイッチング制御する。
　半導体装置Ｙ２は、入力電圧Ｖｉの印加端と接地端に接続されている。半導体装置Ｙ２の出力端は、インダクタＬ２の第１端に接続されている。インダクタＬ２の第２端は、キャパシタＣ２の第１端と出力電圧Ｖｏの印加端に共通に接続されている。キャパシタＣ２の第２端は、接地端に接続されている。
　半導体装置Ｙ２、インダクタＬ１及びキャパシタＣ２は、入力電圧Ｖｉからスイッチ電圧Ｖｓｔ２を生成し、スイッチ電圧Ｖｓｔ２を整流及び平滑する降圧型のスイッチ出力段を形成している。半導体装置Ｙ２は、その内部で生成されるクロック信号（図示省略）に基づいて、インダクタＬ２に流れるインダクタ電流ＩＬ２をスイッチング制御する。
　出力電圧Ｖｏの出力端には負荷Ｚが接続されている。負荷Ｚには、出力電圧Ｖｏと負荷Ｚの抵抗値に応じた出力電流Ｉｏが流れる。
　このように、スイッチング電源Ｙは、出力が共通化された複数のスイッチ出力段それぞれを駆動制御する手段として半導体装置Ｙ１及びＹ２を備える。
　図２は、本比較例のスイッチング電源Ｙにおいて、電流バランスが崩れる様子を示す図である。特に、本図では、上から順番に、インダクタ電流ＩＬ１（破線）及びＩＬ２（実線）、スイッチ電圧Ｖｓｔ１、並びに、スイッチ電圧Ｖｓｔ２が描写されている。
　スイッチング電源Ｙでは、インダクタ電流ＩＬ１の平均値Ａ１とインダクタ電流ＩＬ２の平均値Ａ２とが略等しくなることが好ましい。
　しかしながら、例えば、半導体装置Ｙ１及びＹ２、インダクタＬ１及びＬ２、又は、キャパシタＣ１及びＣ２それぞれの製造ばらつき等により、インダクタ電流ＩＬ１の平均値Ａ１とインダクタ電流ＩＬ２の平均値Ａ２が不一致となった状態、すなわち、電流バランスが崩れた状態に陥る場合がある。
　このように電流バランスが崩れた状態に陥ると、スイッチング電源Ｙの出力電流Ｉｏが偏った動作となり、スイッチング電源Ｙの効率低下に繋がるおそれがある。また、比較的大きく電流バランスが崩れてしまった場合には、保護回路が働いてスイッチング電源Ｙが動作不良状態（例えば強制的に出力動作が停止された状態）となり得る。
　＜スイッチング電源（第１実施形態）＞
　図３は、スイッチング電源の第１実施形態を示す図である。本実施形態のスイッチング電源Ｘは、先出の比較例（図１）を基本としつつ、半導体装置Ｙ１及びＹ２に代えて、半導体装置Ｘ１及びＸ２を備える。
　半導体装置Ｘ１及びＸ２は、それぞれ、入力電圧Ｖｉから出力電圧Ｖｏを生成する複数のスイッチ出力段を駆動制御するように構成された電源制御装置（いわゆる電源制御ＩＣ［integrated　circuit］）である。
　本図に即して述べると、半導体装置Ｘ１及びＸ２は、先出の半導体装置Ｙ１及びＹ２と同様、外付けのディスクリート部品（インダクタＬ１及びＬ２、並びに、キャパシタＣ１及びＣ２）と共に複数のスイッチ出力段をそれぞれ形成する。
　また、半導体装置Ｘ１及びＸ２は、電流バランスの改善を図るべく、それぞれの出力帰還制御で共通の内部信号（例えば共通誤差信号Ｖｃ及び共通クロック信号ＣＬＫ）を用いる。なお、共通誤差信号Ｖｃは、出力電圧Ｖｏと所望の目標値との差分に応じた電圧信号又は電流信号であってもよい。また、共通クロック信号ＣＬＫは、所定のスイッチング周波数ｆｓｗでパルス駆動される矩形波信号であってもよい。
　半導体装置Ｘ１及びＸ２は、いずれも共通の回路構成を持つ同一機種であり、レジスタ設定等によりマスタ／スレーブが切り替えられる。
　例えば、半導体装置Ｘ１がマスタであり、半導体装置Ｘ２がスレーブである場合を考える。この場合、半導体装置Ｘ１は、誤差信号Ｖｃ１及びクロック信号ＣＬＫ１を自ら内部生成し、誤差信号Ｖｃ１及びクロック信号ＣＬＫ１を用いて出力帰還制御を行う。すなわち、半導体装置Ｘ１は、誤差信号Ｖｃ１及びクロック信号ＣＬＫ１に応じてスイッチ電圧Ｖｓｔ１のデューティ比を決定する。また、半導体装置Ｘ１は、誤差信号Ｖｃ１及びクロック信号ＣＬＫ１を先出の共通誤差信号Ｖｃ及び共通クロック信号ＣＬＫとして半導体装置Ｘ２に出力する。
　一方、半導体装置Ｘ２は、誤差信号Ｖｃ２及びクロック信号ＣＬＫ２を自ら内部生成するのではなく、半導体装置Ｘ１から出力される共通誤差信号Ｖｃ及び共通クロック信号ＣＬＫの入力を受け付け、共通誤差信号Ｖｃ及び共通クロック信号ＣＬＫ（＝誤差信号Ｖｃ１及びクロック信号ＣＬＫ１に相当）を用いて出力帰還制御を行う。すなわち、半導体装置Ｘ２は、共通誤差信号Ｖｃ及び共通クロック信号ＣＬＫに応じてスイッチ電圧Ｖｓｔ２のデューティ比を決定する。
　なお、半導体装置Ｘ１及びＸ２に加えて、３つ目以降の電源制御装置が設けられてもよい。その場合には、複数の電源制御装置のうち、いずれか一つがマスタとして設定され、その余がスレーブとして設定される。
　図４は、第１実施形態のスイッチング電源Ｘにおいて、電流バランスが改善する様子を示す図である。特に、本図では、先出の図３と同じく、上から順に、インダクタ電流ＩＬ１（破線）及びＩＬ２（実線）、スイッチ電圧Ｖｓｔ１、並びに、スイッチ電圧Ｖｓｔ２が描写されている。
　先述の通り、半導体装置Ｘ１及びＸ２は、互いに共通誤差信号Ｖｃ及び共通クロック信号ＣＬＫ（例えば半導体装置Ｘ１で内部生成される誤差信号Ｖｃ１及びクロック信号ＣＬＫ１）を共有している。
　従って、半導体装置Ｘ１及びＸ２では、それぞれ、共通誤差信号Ｖｃ及び共通クロック信号ＣＬＫに応じてスイッチ電圧Ｖｓｔ１及びＶｓｔ２それぞれのデューティ比が一致するように出力帰還制御が行われる。その結果、インダクタ電流ＩＬ１及びＩＬ２の電流バランスが整えられるので、スイッチング電源Ｘの効率が向上する。
＜更なる効率向上についての考察＞
　スイッチング電源Ｘの電流バランスを更に改善する手法としては、いわゆるアクティブ補正とパッシブ補正が挙げられる。
　アクティブ補正では、半導体装置Ｘ１及びＸ２の相互間でインダクタ電流ＩＬ１及びＩＬ２それぞれの電流情報が共有されることにより、電流バランスが高められる。ただし、本手法では、追加ピン及び高精度の電流検出回路が必要となるので、回路規模が大きくなり易い。また、本手法では、スイッチ出力段を形成するパワートランジスタのオン抵抗ばらつきを補正することが難しい。
　パッシブ補正では、共通誤差信号Ｖｃ及び共通クロック信号ＣＬＫに応じてスイッチ電圧Ｖｓｔ１及びＶｓｔ２それぞれのデューティ比を決定する帰還制御回路が高精度化されることにより、電流バランスが高められる。ただし、本手法では、高精度のトリミング回路が必要となる。また、本手法では、インダクタＬ１及びＬ２のＤＣＲ［direct　current　resistance］ばらつき、及び、スイッチ出力段を形成するパワートランジスタのオン抵抗ばらつきを補正することが難しい。
　特に、半導体装置Ｘ１及びＸ２は、各個に独立した別のデバイスである。そのため、相互間の熱平衡も重要となり得る。
　以下では、上記の考察に鑑み、スイッチング電源Ｘの電流バランスを更に改善することのできる新規な実施形態を提案する。
　＜スイッチング電源（第２実施形態）＞
　図５は、スイッチング電源の第２実施形態を示す図である。本実施形態のスイッチング電源Ｘは、先出の第１実施形態（図３）を基本としつつ、半導体装置Ｘ１の内部構成例がより具体的に描写されている。
　本図に即して述べると、半導体装置Ｘ１は、出力トランジスタＭ１と、同期整流トランジスタＭ２と、帰還制御回路１００と、温度特性付与回路２００と、を備える。
　出力トランジスタＭ１は、ハーフブリッジの上側スイッチに相当する。出力トランジスタＭ１は、ＮＭＯＳＦＥＴ［N-channel　type　metal　oxide　semiconductor　field　effect　transistor］であってもよい。出力トランジスタＭ１のドレインは、入力電圧Ｖｉの印加端に接続されている。出力トランジスタＭ１のソースは、スイッチ電圧Ｖｓｔ１の印加端に接続されている。出力トランジスタＭ１のゲートは、上側ゲート信号ＨＧの印加端に接続されている。出力トランジスタＭ１は、上側ゲート信号ＨＧがハイレベルであるときにオン状態となり、上側ゲート信号ＨＧがローレベルであるときにオフ状態となる。
　同期整流トランジスタＭ２は、ハーフブリッジの下側スイッチに相当する。同期整流トランジスタＭ２は、ＮＭＯＳＦＥＴであってもよい。同期整流トランジスタＭ２のソースは、接地電圧ＧＮＤの印加端（＝接地端）に接続されている。同期整流トランジスタＭ２のドレインは、スイッチ電圧Ｖｓｔ１の印加端に接続されている。同期整流トランジスタＭ２のゲートは、下側ゲート信号ＬＧの印加端に接続されている。同期整流トランジスタＭ２は、下側ゲート信号ＬＧがハイレベルであるときにオン状態となり、下側ゲート信号ＬＧがローレベルであるときにオフ状態となる。
　出力トランジスタＭ１と同期整流トランジスタＭ２は、上側ゲート信号ＨＧと下側ゲート信号ＬＧに応じて相補的にオン／オフされる。このようなオン／オフ動作により、インダクタＬ１の第１端には、入力電圧Ｖｉと接地電圧ＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧Ｖｓｔ１が生成される。上記の「相補的」という文言は、出力トランジスタＭ１と同期整流トランジスタＭ２のオン／オフ状態が完全に逆転している場合のほか、両トランジスタの同時オフ期間（デッドタイム）が設けられている場合も含む。
　このように接続された出力トランジスタＭ１及び同期整流トランジスタＭ２は、先出のインダクタＬ１及びキャパシタＣ１と共に、入力電圧Ｖｉから出力電圧Ｖｏを生成するスイッチ出力段ＳＷ１を形成する。
　なお、スイッチ出力段ＳＷ１の整流方式は、上記の同期整流方式に限らず、下側スイッチとして整流ダイオードを用いたダイオード整流方式であってもよい。また、出力トランジスタＭ１は、ＰＭＯＳＦＥＴに置換されてもよい。また、出力トランジスタＭ１及び同期整流トランジスタＭ２は、半導体装置Ｘ１に外付けされてもよい。
　特に、入力電圧Ｖｉとして高電圧が印加される場合には、出力トランジスタＭ１及び同期整流トランジスタＭ２として、それぞれ、パワーＭＯＳＦＥＴ、ＩＧＢＴ［insulated　gate　bipolar　transistor］、及び、ＳｉＣトランジスタなどの高耐圧素子が用いられるとよい。また、出力トランジスタＭ１及び同期整流トランジスタＭ２として、それぞれ、ＧａＮデバイスが用いられてもよい。
　帰還制御回路１００は、出力電圧Ｖｏに応じた帰還電圧Ｖｆｂと所定の基準電圧Ｖｒｅｆとの誤差信号Ｖｃ１に応じて、スイッチ出力段ＳＷ１のデューティ比Ｄｏｎ１を決定する。なお、デューティ比Ｄｏｎ１は、スイッチング周期Ｔｓｗ１に占める出力トランジスタＭ１のオン期間Ｔｏｎ１の比率（＝Ｔｏｎ１／Ｔｓｗ１）として定義される。
　本図に即して述べると、帰還制御回路１００は、エラーアンプ１０１と、オシレータ１０２と、ランプ信号生成回路１０３と、電流検出回路１０４と、信号加算回路１０５と、コンパレータ１０６と、コントローラ１０７と、ドライバ１０８と、を含む。
　エラーアンプ１０１は、反転入力端（－）に印加される帰還電圧Ｖｆｂと、非反転入力端（＋）に印加される基準電圧Ｖｒｅｆとの差分に応じて、誤差信号Ｖｃ１（＝電圧帰還情報）を生成する。誤差信号Ｖｃ１は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときに上昇し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときに低下する。
　帰還電圧Ｖｆｂは、例えば、出力電圧Ｖｏの分圧電圧であってもよい。出力電圧Ｖｏがエラーアンプ１０１の入力ダイナミックレンジ内に収まっている場合には、出力電圧Ｖｏを帰還電圧Ｖｆｂとしてエラーアンプ１０１に直接入力しても構わない。また、基準電圧Ｖｒｅｆは、例えば、温度特性が比較的フラットなバンドギャップ電圧であってもよい。
　オシレータ１０２は、所定のスイッチング周波数ｆｓｗ１（＝１／Ｔｓｗ１）でパルス駆動されるクロック信号ＣＬＫ１（＝オン信号に相当）を生成する。
　ランプ信号生成回路１０３は、出力トランジスタＭ１のオン期間Ｔｏｎ１に上昇する三角波状、鋸波状、又は、ｎ次スロープ波状（例えばｎ＝２）のランプ信号Ｖｒ１を生成する。ランプ信号Ｖｒ１は、例えば、出力トランジスタＭ１のオンタイミングでゼロ値から上昇を開始し、出力トランジスタＭ１のオフタイミングでゼロ値にリセットされる。
　電流検出回路１０４は、例えば、出力トランジスタＭ１のオン期間Ｔｏｎ１において、スイッチ出力段ＳＷ１に流れるインダクタ電流ＩＬ１（以下では上側インダクタ電流ＩＬ１Ｈと呼ぶ）を検出して電流検出信号Ｖｃｓ１（＝電流帰還情報に相当）を生成する。
　なお、上側インダクタ電流ＩＬ１Ｈの検出手法は任意である。例えば、出力トランジスタＭ１のドレイン・ソース間電圧を検出してもよいし、出力トランジスタＭ１に直列接続されたセンス抵抗の両端間電圧を検出してもよい。或いは、出力トランジスタＭ１に並列接続された電流検出用トランジスタのドレイン・ソース間電圧を検出してもよい。
　信号加算回路１０５は、ランプ信号Ｖｒ１と電流検出信号Ｖｃｓ１とを足し合わせてスロープ信号ＳＬＰ１を生成する。
　コンパレータ１０６は、反転入力端（－）に入力される誤差信号Ｖｃ１、より正確には誤差信号Ｖｃ１にダイオード２０１の順方向降下電圧Ｖｆ１が足し合わされたオフセット済みの誤差信号（Ｖｃ１＋Ｖｆ１）と、非反転入力端（＋）に入力されるスロープ信号ＳＬＰ１とを比較することにより、比較信号ＣＭＰ１（＝オフ信号に相当）を生成する。このような比較処理により、出力トランジスタＭ１のオフタイミングが決定される。
　比較信号ＣＭＰ１は、ＳＬＰ１＜Ｖｃ１＋Ｖｆ１であるときにハイレベルとなり、ＳＬＰ１＞Ｖｃ１＋Ｖｆ１であるときにローレベルとなる。すなわち、比較信号ＣＭＰ１のパルス生成タイミングは、オフセット済みの誤差信号（Ｖｃ１＋Ｖｆ１）が高いほど遅くなり、オフセット済みの誤差信号（Ｖｃ１＋Ｖｆ１）が低いほど早くなる。
　コントローラ１０７は、クロック信号ＣＬＫ１と比較信号ＣＭＰ１に応じてパルス幅変調信号ＰＷＭを生成する。例えば、コントローラ１０７は、クロック信号ＣＬＫ１にパルスが生成されたときにパルス幅変調信号ＰＷＭをハイレベル（＝スイッチ電圧Ｖｓｔ１をハイレベルとするときの論理レベル）に立ち上げる。一方、コントローラ１０７は、比較信号ＣＭＰ１にパルスが生成されたときにパルス幅変調信号ＰＷＭをローレベル（＝スイッチ電圧Ｖｓｔ１をローレベルとするときの論理レベル）に立ち下げる。
　従って、出力トランジスタＭ１のオン期間Ｔｏｎ１（＝スイッチ電圧Ｖｓｔ１のハイレベル期間）は、比較信号ＣＭＰ１のパルス生成タイミングが遅いほど長くなり、逆に、比較信号ＣＭＰ１のパルス生成タイミングが早いほど短くなる。すなわち、スイッチ出力段ＳＷ１のデューティ比Ｄｏｎ１（＝Ｔｏｎ１／Ｔｓｗ１）は、オフセット済みの誤差信号（Ｖｃ１＋Ｖｆ１）が高いほど大きくなり、逆に、オフセット済みの誤差信号（Ｖｃ１＋Ｖｆ１）が低いほど小さくなる。このように、コントローラ１０７は、クロック信号ＣＬＫ１と比較信号ＣＭＰ１に応じてデューティ比Ｄｏｎ１を決定する。
　ドライバ１０８は、パルス幅変調信号ＰＷＭに応じて上側ゲート信号ＨＧ及び下側ゲート信号ＬＧを生成する。例えば、ドライバ１０８は、パルス幅変調信号ＰＷＭがハイレベルであるときに上側ゲート信号ＨＧをハイレベルとして下側ゲート信号ＬＧをローレベルとする。一方、ドライバ１０８は、パルス幅変調信号ＰＷＭがローレベルであるときに上側ゲート信号ＨＧをローレベルとして下側ゲート信号ＬＧをハイレベルとする。
　また、半導体装置Ｘ１は、温度特性付与回路２００を備える。温度特性付与回路２００は、誤差信号Ｖｃ１からデューティ比Ｄｏｎ１への変換係数に負の温度特性を持たせる。すなわち、誤差信号Ｖｃ１を固定値として仮定した場合、デューティ比Ｄｏｎ１は、半導体装置Ｘ１の温度が高いほど小さくなり、半導体装置Ｘ１の温度が低いほど大きくなる。半導体装置Ｘ１の温度は、例えば、出力トランジスタＭ１の素子形成領域におけるジャンクション温度であってもよい。
　本図に即して述べると、温度特性付与回路２００は、ダイオード２０１を含む。ダイオード２０１のカソードは、エラーアンプ１０１の出力端（＝誤差信号Ｖｃ１の印加端）に接続されている。一方、ダイオード２０１のアノードは、コンパレータ１０６の反転入力端（－）に接続されている。従って、コンパレータ１０６の反転入力端（－）には、誤差信号Ｖｃ１にダイオード２０１の順方向降下電圧Ｖｆ１を足し合わせた電圧信号（＝オフセット済みの誤差信号（Ｖｃ１＋Ｖｆ１）に相当）が印加される。
　なお、ダイオード２０１の順方向降下電圧Ｖｆ１は、負の温度特性を持つ。すなわち、順方向降下電圧Ｖｆ１は、半導体装置Ｘ１の温度が高いほど低下し、半導体装置Ｘ１の温度が低いほど上昇する。従って、誤差信号Ｖｃ１を固定値として仮定した場合、オフセット済みの誤差信号（Ｖｃ１＋Ｖｆ１）は、半導体装置Ｘ１の温度が高いほど低下し、半導体装置Ｘ１の温度が低いほど上昇する。
　その結果、オフセット済みの誤差信号（Ｖｃ１＋Ｖｆ１）とスロープ信号ＳＬＰ１との交差タイミングは、半導体装置Ｘ１の温度が高いほど早くなり、半導体装置Ｘ１の温度が低いほど遅くなる。上記の交差タイミングは、出力トランジスタＭ１のオフタイミングに相当する。従って、スイッチ出力段ＳＷ１のデューティ比Ｄｏｎ１は、半導体装置Ｘ１の温度が高いほど小さくなり、半導体装置Ｘ１の温度が低いほど大きくなる。
　なお、半導体装置Ｘ１の温度は、一般に、スイッチ出力段ＳＷ１に流れるインダクタ電流ＩＬ１が大きいほど高くなり、インダクタ電流ＩＬ１が小さいほど低くなる。従って、インダクタ電流ＩＬ１が増大して半導体装置Ｘ１の温度が上昇すると、先に説明した温度特性付与回路２００の働きによりデューティ比Ｄｏｎ１が引き下げられる。逆に、インダクタ電流ＩＬ１が減少して半導体装置Ｘ１の温度が低下すると、温度特性付与回路２００の働きによりデューティ比Ｄｏｎ１が引き上げられる。その結果、インダクタ電流ＩＬ１は、所定の平衡状態に収束していく。
　一方、スイッチ出力段ＳＷ２の駆動制御を行う半導体装置Ｘ２は、半導体装置Ｘ１と同一の機種であり、それぞれの内部構成は共通である。そのため、重複した説明は省略される。なお、本図では、半導体装置Ｘ１がマスタであって、半導体装置Ｘ２がスレーブである例が描写されている。この場合、半導体装置Ｘ１は、誤差信号Ｖｃ１及びクロック信号ＣＬＫ１を先出の共通誤差信号Ｖｃ及び共通クロック信号ＣＬＫとして半導体装置Ｘ２に出力する。このとき、半導体装置Ｘ２のエラーアンプ及びオシレータ（いずれも不図示）は、いずれも無効状態（非動作状態）とされる。
　ところで、インダクタ電流ＩＬ１及びＩＬ２の電流バランスが崩れた場合には、半導体装置Ｘ１及びＸ２それぞれの温度にも差異が生じ得る。このように、半導体装置Ｘ１及びＸ２の温度が異なる場合、半導体装置Ｘ１で内部生成される誤差信号Ｖｃ１からデューティ比Ｄｏｎ１への変換係数と、半導体装置Ｘ２の帰還制御に用いられる共通誤差信号Ｖｃ（＝誤差信号Ｖｃ１）からデューティ比Ｄｏｎ２への変換係数は、半導体装置Ｘ１及び２それぞれに導入される温度特性付与回路２００の働きにより、意図的に異なる値となる。
　その結果、半導体装置Ｘ１及びＸ２の温度が一致するように、延いては、インダクタ電流ＩＬ１及びＩＬ２が一致するように、スイッチ出力段ＳＷ１及びＳＷ２それぞれのデューティ比Ｄｏｎ１及びＤｏｎ２が増減される。以下では、このようなバランス制御のことを「熱平衡電流バランス制御」と呼ぶ。
　図６は、温度特性付与回路２００の導入より実現される熱平衡電流バランス制御の一例を示す図である。本図では、上から順に、スイッチ電圧Ｖｓｔ１及びＶｓｔ２、インダクタ電流ＩＬ１（実線）及びＩＬ２（破線）、並びに、スロープ信号ＳＬＰ１（実線）及びＳＬＰ２（破線）が描写されている。また、半導体装置Ｘ１及びＸ２それぞれに設けられるダイオード２０１の順方向降下電圧は、Ｖｆ１及びＶｆ２として区別されている。
　本図で示されているように、インダクタ電流ＩＬ２（破線）の方がインダクタ電流ＩＬ１（実線）よりも平均的に大きい場合を考える。この場合には、一般に、半導体装置Ｘ２の方が半導体装置Ｘ１よりも高温になる。そのため、順方向降下電圧Ｖｆ２の方が順方向降下電圧Ｖｆ１よりも低くなる。
　一方、半導体装置Ｘ１及びＸ２では、いずれも共通誤差信号Ｖｃ（＝Ｖｃ１）を用いて帰還性制御が行われる。従って、順方向降下電圧Ｖｆ２の方が順方向降下電圧Ｖｆ１よりも低い状況では、オフセット済みの誤差信号（Ｖｃ＋Ｖｆ２）の方がオフセット済みの誤差信号（Ｖｃ＋Ｖｆ１）よりも低くなる。
　その結果、スイッチ電圧Ｖｓｔ２のデューティ比Ｄｏｎ２（＝Ｔｏｎ２／Ｔｓｗ）が小さくなる方向、すなわち、インダクタ電流ＩＬ２が減少する方向に自然と制御が掛かる。従って、インダクタ電流ＩＬ１及びＩＬ２の電流バランスが改善される方向に働く。
　図７及び図８は、いずれも出力電流Ｉｏの段階的な引き上げ（小→中→大）に伴うインダクタ電流ＩＬ１（実線）及びＩＬ２（破線）それぞれの挙動を示す図である。各図の挙動は、互いの特性が意図的にずらされた半導体装置Ｘ１及びＸ２を用いてスタック方式のスイッチング電源１を構成した場合のシミュレーション結果である。なお、図７では、先述の熱平衡電流バランス制御が導入されていない場合の挙動が示されている。一方、図８では、先述の熱平衡電流バランス制御が導入されている場合の挙動が示されている。
　両図を対比すれば明らかなように、熱平衡電流バランス制御の導入により、インダクタ電流ＩＬ１及びＩＬ２の電流バランスが改善される。
　＜スイッチング電源（第３実施形態）＞
　図９は、スイッチング電源の第３実施形態を示す図である。本実施形態のスイッチング電源Ｘは、先出の第２実施形態（図５）を基本としつつ、温度特性付与回路２００の回路構成に変更が加えられている。また、この変更に伴い、コンパレータ１０６は、２入力型から４入力型に変更されている。
　本図に即して述べると、温度特性付与回路２００は、先出のダイオード２０１に代えてデジタル／アナログ変換回路２０２と、抵抗２０３及び２０４（抵抗値：Ｒ２０３及びＲ２０４）と、を含む。
　デジタル／アナログ変換回路２０２は、デジタルのトリミング信号ＴＲＩＭをアナログの第１電圧信号Ｖ１に変換する。第１電圧信号Ｖ１は、基準電圧Ｖｒｅｆと接地電圧ＧＮＤとの間の中間電圧であってもよい。なお、基準電圧Ｖｒｅｆの温度特性がフラットである場合、第１電圧信号Ｖ１の温度特性もフラットとなる。
　抵抗２０３及び２０４は、基準電圧Ｖｒｅｆの印加端と接地電圧ＧＮＤの印加端との間に直列接続されており、相互間の接続ノードから第２電圧信号Ｖ２を出力する抵抗ラダーである。従って、第２電圧信号Ｖ２は、基準電圧Ｖｒｅｆの分圧電圧（＝Ｖｒｅｆ×｛Ｒ２０４／（Ｒ２０３＋Ｒ２０４）｝）となる。
　なお、抵抗２０３及び２０４としては、温度特性の異なる複数種類の抵抗が組み合わされるとよい。例えば、抵抗２０３の抵抗値Ｒ２０３は、正の温度特性を持ってもよい。また、抵抗２０４の抵抗値Ｒ２０４は、負の温度特性を持ってもよい。この場合、第２電圧信号Ｖ２が負の温度特性を持つ。具体的な例を挙げると、正の温度特性を持つ抵抗としては、インプラ抵抗（拡散抵抗）が用いられてもよい。また、負の温度特性を持つ抵抗としては、ポリ抵抗が用いられてもよい。
　４入力型のコンパレータ１０６は、非反転入力端（＋）同士の第１加算信号（ＳＬＰ１＋Ｖ１）と、反転入力端（－）同士の第２加算信号（Ｖｃ１＋Ｖ２）とを比較することにより、比較信号ＣＭＰ１を生成する。この場合、比較信号ＣＭＰ１は、第１加算信号（ＳＬＰ１＋Ｖ１）が第２加算信号（Ｖｃ１＋Ｖ２）よりも高いときにハイレベルとなる。また、比較信号ＣＭＰ１は、第１加算信号（ＳＬＰ１＋Ｖ１）が第２加算信号（Ｖｃ１＋Ｖ２）よりも低いときにローレベルとなる。上記の比較処理は、スロープ信号ＳＬＰ１とオフセット済みの誤差信号（Ｖｃ１＋Ｖｏｆｓ）とを比較していることに他ならない（ただしＶｏｆｓ＝Ｖ２－Ｖ１）。
　このように、温度特性付与回路２００は、温度特性の異なる複数種類の抵抗２０３及び２０４が組み合わされた抵抗ラダーを用いてコンパレータ１０６の入力オフセット電圧Ｖｏｆｓ（＝Ｖ２－Ｖ１）を設定する。
　特に、第１電圧信号Ｖ１の温度特性がフラットであり、第２電圧信号Ｖ２が負の温度特性を持つ場合を考える。この場合、入力オフセット電圧Ｖｏｆｓ（＝Ｖ２－Ｖ１）は、負の温度特性を持つ。すなわち、温度特性付与回路２００は、負の温度特性を持つ入力オフセット電圧Ｖｏｆｓをコンパレータ１０６に付与する。本構成であれば、先述と同様の熱平衡電流バランス制御が実現され得る。
　なお、上記とは逆に、入力オフセット電圧Ｖｏｆｓ（延いては第２電圧信号Ｖ２）は、正の温度特性を持ってもよい。この場合、第１電圧信号Ｖ１がコンパレータ１０６の反転入力端（－）に入力され、第２電圧信号Ｖ２がコンパレータ１０６の非反転入力端（＋）に入力されればよい。
　＜スイッチング電源（第４実施形態）＞
　図１０は、スイッチング電源の第４実施形態を示す図である。本実施形態のスイッチング電源Ｘは、先出の第３実施形態（図９）を基本としつつ、温度特性付与回路２００の回路構成に変更が加えられている。
　本図に即して述べると、温度特性付与回路２００は、先出の構成要素２０２～２０４に代えて、ＰＴＡＴ［proportional　to　absolute　temperature］電圧源２０５を含む。ＰＴＡＴ電圧源２０５は、絶対温度に比例したＰＴＡＴ電圧を出力する。温度特性付与回路２００は、このＰＴＡＴ電圧源２０５を用いて入力オフセット電圧Ｖｏｆｓを設定する。なお、ＰＴＡＴ電圧源２０５の回路構成については、周知技術を適用すれば足りる。
　本構成によれば、先出の第３実施形態（図９）と同様の作用・効果が享受され得る。
　＜スイッチング電源（第４実施形態）＞
　図１１は、スイッチング電源の第５実施形態を示す図である。本実施形態のスイッチング電源Ｘは、先出の第２実施形態（図５）を基本としつつ、温度特性付与回路２００の回路構成に変更が加えられている。また、本図では、ランプ信号生成回路１０３の回路構成が明示されている。
　本図に即して述べると、温度特性付与回路２００は、先出のダイオード２０１に代えて抵抗２０６（抵抗値：Ｒ２０６）を含む。また、ランプ信号生成回路１０３は、電流源１０３ａと、キャパシタ１０３ｂと、スイッチ１０３ｃと、を含む。
　電流源１０３ａの第１端は、電源端に接続されている。電流源１０３ａの第２端と抵抗２０６及びスイッチ１０３ｃそれぞれの第１端は、ランプ信号Ｖｒ１の印加端に接続されている。抵抗２０６の第２端は、キャパシタ１０３ｂの第１端に接続されている。キャパシタ１０３ｂ及びスイッチ１０３ｃそれぞれの第２端は、接地端に接続されている。
　電流源１０３ａは、所定の基準電流Ｉｒｅｆを生成する。キャパシタ１０３ｂは、スイッチ１０３ｃがオフ状態であるときに基準電流Ｉｒｅｆにより充電される。スイッチ１０３ｃは、例えば、先出のパルス幅変調信号ＰＷＭに応じてオン／オフされる。
　具体的に述べると、スイッチ１０３ｃは、パルス幅変調信号ＰＷＭがハイレベルであるときにオフ状態となる。このとき、キャパシタ１０３ｂが基準電流Ｉｒｅｆにより充電されるので、ランプ信号Ｖｒ１が上昇する。一方、スイッチ１０３ｃは、パルス幅変調信号ＰＷＭがローレベルであるときにオン状態となる。このとき、キャパシタ１０３ｂが放電されるので、ランプ信号Ｖｒ１がゼロ値にリセットされる。
　なお、ランプ信号Ｖｒ１は、キャパシタ１０３ｂの充電電圧に抵抗２０６の両端間電圧（＝Ｉｒｅｆ×Ｒ２０６）が足し合わされた電圧信号である。特に、抵抗２０６の抵抗値Ｒ２０６は、正の温度特性を持つとよい。本構成であれば、ランプ信号Ｖｒ１（延いてはスロープ信号ＳＬＰ１）に正の温度特性を持つオフセットが付与される。このような構成は、誤差信号Ｖｃ１に負の温度特性を持つオフセットが付与される構成と等価である。
　従って、本実施形態であれば、先出の第２実施形態（図５）、第３実施形態（図９）及び第４実施形態（図１０）と同様の作用・効果が享受され得る。
＜付記＞
　以下では、上記で説明した種々の実施形態について総括的に述べる。
　例えば、本明細書中に開示されている電源制御装置は、入力電圧から出力電圧を生成するスイッチ出力段の駆動制御を行うように構成された電源制御装置であって、前記出力電圧に応じた帰還電圧と所定の基準電圧との誤差信号に応じて前記スイッチ出力段のデューティ比を決定するように構成された帰還制御回路と、前記誤差信号から前記デューティ比への変換係数に負の温度特性を持たせるように構成された温度特性付与回路と、を備える構成（第１の構成）とされている。
　上記第１の構成による電源制御装置において、前記帰還制御回路は、前記帰還電圧と前記基準電圧との差分に応じて前記誤差信号を生成するように構成されたエラーアンプと、前記誤差信号とスロープ信号とを比較して比較信号を生成するように構成されたコンパレータと、クロック信号及び前記比較信号に応じて前記デューティ比を決定するように構成されたコントローラと、を含む構成（第２の構成）としてもよい。
　上記第２の構成による電源制御装置において、前記温度特性付与回路は、順方向降下電圧が負の温度特性を持つダイオードを含み、前記順方向降下電圧が前記誤差信号に足し合わされる構成（第３の構成）としてもよい。
　上記第２の構成による電源制御装置において、前記温度特性付与回路は、負又は正の温度特性を持つ入力オフセット電圧を前記コンパレータに付与する構成（第４の構成）としてもよい。
　上記第４の構成による電源制御装置において、前記温度特性付与回路は、温度特性の異なる複数種類の抵抗が組み合わされた抵抗ラダーを用いて前記入力オフセット電圧を設定する構成（第５の構成）としてもよい。
　上記第４の構成による電源制御装置において、前記温度特性付与回路は、ＰＴＡＴ電圧源を用いて前記入力オフセット電圧を設定する構成（第６の構成）としてもよい。
　上記第２の構成による電源制御装置において、前記温度特性付与回路は、抵抗値が正の温度特性を持つ抵抗を含み、前記抵抗の両端間電圧が前記スロープ信号に足し合わされる構成（第７の構成）としてもよい。
　上記第２～第７いずれかの構成による電源制御装置において、前記帰還制御回路は、ランプ信号を生成するように構成されたランプ信号生成回路と、前記スイッチ出力段に流れるインダクタ電流に応じた電流検出信号を生成するように構成された電流検出回路と、前記ランプ信号と前記電流検出信号とを足し合わせて前記スロープ信号を生成するように構成された信号加算回路と、をさらに含む構成（第８の構成）としてもよい。
　また、例えば、本明細書中に開示されているスイッチング電源は、出力が共通化された複数のスイッチ出力段と、前記複数のスイッチ出力段それぞれの駆動制御を行うように構成された複数の電源制御装置と、を備え、前記複数の電源制御装置は、それぞれ、上記第１～第８いずれかの構成による電源制御装置である構成（第９の構成）とされている。
　なお、上記第９の構成によるスイッチング電源において、前記複数の電源制御装置は、いずれか一つがマスタであってその余がスレーブであり、前記マスタは、前記誤差信号を自ら内部生成し、前記誤差信号に応じて前記デューティ比を決定するとともに、前記誤差信号を共通誤差信号として前記スレーブに出力し、前記スレーブは、前記マスタから出力される前記共通誤差信号に応じて前記デューティ比を決定する構成（第１０の構成）としてもよい。
＜その他＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　　　１００　　帰還制御回路
　　　１０１　　エラーアンプ
　　　１０２　　オシレータ
　　　１０３　　ランプ信号生成回路
　　　１０３ａ　　電流源
　　　１０３ｂ　　キャパシタ
　　　１０３ｃ　　スイッチ
　　　１０４　　電流検出回路
　　　１０５　　信号加算回路
　　　１０６　　コンパレータ
　　　１０７　　コントローラ
　　　１０８　　ドライバ
　　　２００　　温度特性付与回路
　　　２０１　　ダイオード
　　　２０２　　デジタル／アナログ変換回路
　　　２０３、２０４　　抵抗
　　　２０５　　ＰＴＡＴ電圧源
　　　２０６　　抵抗
　　　Ｃ１、Ｃ２　　キャパシタ
　　　Ｌ１、Ｌ２　　インダクタ
　　　Ｍ１　　出力トランジスタ
　　　Ｍ２　　同期整流トランジスタ
　　　Ｘ、Ｙ　　スイッチング電源
　　　Ｘ１、Ｘ２、Ｙ１、Ｙ２　　半導体装置（電源制御装置）
　　　Ｚ　　負荷

Claims (10)

  1. 　入力電圧から出力電圧を生成するスイッチ出力段の駆動制御を行うように構成された電源制御装置であって、
    　前記出力電圧に応じた帰還電圧と所定の基準電圧との誤差信号に応じて前記スイッチ出力段のデューティ比を決定するように構成された帰還制御回路と、
    　前記誤差信号から前記デューティ比への変換係数に負の温度特性を持たせるように構成された温度特性付与回路と、
    　を備える、電源制御装置。
  2. 　前記帰還制御回路は、
    　前記帰還電圧と前記基準電圧との差分に応じて前記誤差信号を生成するように構成されたエラーアンプと、
    　前記誤差信号とスロープ信号とを比較して比較信号を生成するように構成されたコンパレータと、
    　クロック信号及び前記比較信号に応じて前記デューティ比を決定するように構成されたコントローラと、
    　を含む、請求項１に記載の電源制御装置。
  3. 　前記温度特性付与回路は、順方向降下電圧が負の温度特性を持つダイオードを含み、前記順方向降下電圧が前記誤差信号に足し合わされる、請求項２に記載の電源制御装置。
  4. 　前記温度特性付与回路は、負又は正の温度特性を持つ入力オフセット電圧を前記コンパレータに付与する、請求項２に記載の電源制御装置。
  5. 　前記温度特性付与回路は、温度特性の異なる複数種類の抵抗が組み合わされた抵抗ラダーを用いて前記入力オフセット電圧を設定する、請求項４に記載の電源制御装置。
  6. 　前記温度特性付与回路は、ＰＴＡＴ電圧源を用いて前記入力オフセット電圧を設定する、請求項４に記載の電源制御装置。
  7. 　前記温度特性付与回路は、抵抗値が正の温度特性を持つ抵抗を含み、前記抵抗の両端間電圧が前記スロープ信号に足し合わされる、請求項２に記載の電源制御装置。
  8. 　前記帰還制御回路は、
    　ランプ信号を生成するように構成されたランプ信号生成回路と、
    　前記スイッチ出力段に流れるインダクタ電流に応じた電流検出信号を生成するように構成された電流検出回路と、
    　前記ランプ信号と前記電流検出信号とを足し合わせて前記スロープ信号を生成するように構成された信号加算回路と、
    　をさらに含む、請求項２～７のいずれか一項に記載の電源制御装置。
  9. 　出力が共通化された複数のスイッチ出力段と、
    　前記複数のスイッチ出力段それぞれの駆動制御を行うように構成された複数の電源制御装置と、
    　を備え、
    　前記複数の電源制御装置は、それぞれ、請求項１～８のいずれか一項に記載の電源制御装置である、スイッチング電源。
  10. 　前記複数の電源制御装置は、いずれか一つがマスタであってその余がスレーブであり、
    　前記マスタは、前記誤差信号を自ら内部生成し、前記誤差信号に応じて前記デューティ比を決定するとともに、前記誤差信号を共通誤差信号として前記スレーブに出力し、
    　前記スレーブは、前記マスタから出力される前記共通誤差信号に応じて前記デューティ比を決定する、請求項９に記載のスイッチング電源。
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