CN103023317B

CN103023317B - Dc/dc转换器

Info

Publication number: CN103023317B
Application number: CN201210356792.7A
Authority: CN
Inventors: 中濑泰伸; 合田透
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2011-09-21
Filing date: 2012-09-21
Publication date: 2016-08-10
Anticipated expiration: 2032-09-21
Also published as: US20130069613A1; JP2013070470A; JP5852380B2; US8810229B2; CN103023317A

Abstract

本发明涉及一种DC/DC转换器。在DC/DC转换器中，控制电路基于负载电流和输入dc电压来确定电感器电流的上限值，并且以检测到的电感器电流不超过上限值的方式来改变开关元件的导通时间和截止时间的至少一个。

Description

DC/DC转换器

相关申请交叉引用

于2011年9月21日提交的日本专利申请No.2011-205708的公开内容，包括说明书、附图和摘要，通过引用其整体合并于此。

背景技术

本发明涉及一种将dc电压转换为另一dc电压的开关型DC/DC转换器。

在每个均用于开关型DC/DC转换器的控制系统中，最常使用反馈型PWM（脉冲宽度调制）控制。通过充分利用反馈功能，可以根据输入电压的值自动确定开关元件的开关时间比。因此使得输出电压与预期值精确地一致。

然而，由于反馈控制需要使用高增益的放大器，这就给出了振荡的可能性。由于振荡条件取决于输出负载电流、输出负载电容等而改变，所以需要根据使用的条件谨慎地增加振荡防止电路。这对于不熟悉振荡防止的用户来说很难使用。

另一个问题，有一点，由于通过反馈来设置输出电压，到导通时间和截止时间之比达到优化值需要时间。因此当输入电压和输出电压变化时，达到稳定状态需要时间。

基于前馈系统而没有反馈的PFM（脉冲频率调制）控制也被广泛用于提高灵敏度。例如在日本未审专利公开No.2005-218166中描述的DC/DC转换器中，在输出电压超过预定目标电压的时段不驱动开关元件。当输出电压变为低于目标电压时，使得开关元件进入导通状态。当开关元件在导通状态时，能量储存在电感器中。当流过电感器的电流随时间超过上限值时，使得该开关元件进入截止状态持续规定的时间。

前馈系统的问题在于在轻负载的情况纹波电压变得较大且功率转换效率因此降低。为了应对这一问题，在日本未审专利公开No.2005-218166中描述的DC/DC转换器将电感器电流的上限值改变为与开关元件的开关周期成反比。

甚至在其它文件中也公开了具有与日本未审专利公开No.2005-218166相同目的的改变电感器电流上限值的技术。在例如日本未审专利公开No.2005-218167描述的DC/DC转换器中，当负载系统的数量增加时使电感器电流的上限值高，而当负载系统的数量减小时使电感器电流的上限值低。在H.M.Chen等公开的DC/DC转换器中，电感器电流的上限值根据输出电压的改变而改变（参考H.M.Chen,D.D.Jiang和R.C.Chang的“A Monolithic Boost Converter with an AdaptableCurrent-Limited PFM Scheme”，2006 IEEE Asia Pacific Conference onCircuits and Systems（APCCAS），2006年12月，第662-665页，以及H.M.Chen,R.C.Chang和P.S.Lei的“An Exact，High-EfficiencyPFM DC-DC Boost Converter with Dynamic Stored Energy”，Proceedingsof the 15th IEEE International Conference on Electronics,Circuits andSystems(ICECS),2008年8-9月，第622-625页）。

发明内容

在上面涉及的每个现有技术中，可根据开关频率、负载系统的数量或输出电压的变化来调节电感器电流的上限值，由此防止功率转换效率降低。然而，很难说通过这些现有技术充分提高了功率转换效率。本申请的发明人研究了比相关技术中更能提高功率转化效率的控制电路的构造，由此导致完成了本发明。

本发明的一个目的是相比于现有技术提高前馈控制系统的DC/DC转换器的功率转换效率。

根据本发明的一实施例的DC/DC转换器装备有转换器电路、电感器电流检测器、负载电流检测器和控制电路。该转换器电路包括电感器和耦合至电感器的开关元件，并且根据开关元件的导通/截止来改变流过电感器的电感器电流由此将输入dc电压转换为具有对应于开关元件的导通时间和截止时间的每个的量值的输出dc电压，并将转换的输出dc电压供应给负载。在开关元件处于导通状态时，电感器电流检测器检测电感器电流。负载电流检测器检测从转换器电路流过负载的负载电流。基于负载电流和输入dc电压，控制电路确定电感器电流的上限值，并以检测到的电感器电流不超过上限值的方式来改变开关元件的导通时间和截止时间的至少一个。

根据上述实施例，由于控制电感器电流以使得不超过基于负载电流和输入dc电压确定的上限值，因此相比于现有技术可以提高功率转换效率。

附图说明

图1是示出了应用本发明的DC/DC转换器1的系统的总体构造的框图；

图2是示出了根据本发明的第一实施例的DC/DC转换器1的构造的电路图；

图3是描述了作为图2的修改的同步整流型DC/DC转换器2的构造的电路图；

图4是流过图2和3的每一个中所示的电感器11的电感器电流IL的波形图；

图5是用于分析图2和3的每一个中所示的转换器电路10的操作的等效电路图；

图6是示出了图2所示第一监控电压产生单元40和第二监控电压产生单元50的具体构造的电路图；

图7是示出了图2所示电感器电流检测单元60和负载电流检测单元70的构造电路图；

图8是描述了图2中示出的脉冲发生器30的构造的一个示例的框图；

图9A和9B是用来描述装备了具有图8所示构造的脉冲发生器30的DC/DC转换器1的操作的时序图；

图10是示出了图8所示单触发脉冲发生器33和34的构造的一个示例的电路图；

图11是描述了图10中示出的延迟电路81的构造的一个示例的电路图；

图12是示出了图10中相应部分的电压波形的时序图；

图13是示出了作为图2的DC/DC转换器1的比较例而示出的DC/DC转换器901的构造的电路图；

图14是图13中示出的DC/DC转换器901的相应部分的波形图；

图15是示出了作为图8所示脉冲发生器30的修改而示出的脉冲发生器30A的构造的电路图；

图16A和16B是用来描述装备了具有图15所示构造的脉冲发生器30A的DC/DC转换器1的操作的时序图；

图17是描述了应用到根据本发明的第二实施例的DC/DC转换器的监控电压产生单元100的构造的电路图；

图18是示出了图17所示监控电压产生单元100的相应部分的电压波形的图；

图19是示出了应用到根据本发明的第二实施例的DC/DC转换器的监控电压产生单元50A的构造的电路图；

图20是描述了应用到根据本发明的第三实施例的DC/DC转换器的监控电压产生单元50B的构造的电路图；以及

图21是示出了图20所示OTA120的构造的一个示例的电路图。

具体实施方式

下文将参考附图详细描述本发明的优选实施例。顺便提一句，相同或相应的部分被分配了相同的附图标记，并且将会重复描述它们。

第一实施例

[系统的总体构造]

图1是示出了应用本发明的DC/DC转换器1的系统的总体构造的框图。

诸如电动剃须刀、电动牙刷、MP3（MPEG音频第三层）播放器等的电池驱动产品近年来一直在增加。这种便携装置要求轻且小。因而希望它们可以由一个电池来驱动。图1中示出了这种电池驱动系统的构造示例。

图1中示出的系统包括电池9、均由电池9驱动的电动机201和发光二极管（LED）202，以及微计算机芯片（半导体器件）200。当电池9是干电池时，电池9的额定输出电压时1.5V。当电池9是镍-金属氢化物二次电池时，其额定输出电压时1.2V。

微计算机芯片200装备有用于控制电动机201和LED202、非易失性存储器204和模拟电路203等的控制器206。由于需要3V电源来驱动非易失性存储器204和模拟电路203，微计算机芯片200进一步配备有DC/DC转换器1用来将电池电压升压到3V。

DC/DC转换器1包括外部电感器11和包含在微计算机芯片200中的电路部分1A。DC/DC转换器1的输出电压由LDO（低压差）稳压器205来稳定并被供应给控制器206。电动机201耦合至DC/DC转换器1的输入节点15，并且LED 202耦合至DC/DC转换器1的输出节点16。

由于驱动电动机201时流过大电流，因此电池9的输出电压大幅下降。当驱动LED 202时，DC/DC转换器1的输出负载电流极大增加以使输出电压大幅降低。DC/DC转换器1配备有用于相对于输入/输出条件的改变而保持输出电压恒定的机构。

[DC/DC转换器1的构造]

图2是示出了根据本发明的第一实施例的DC/DC转换器1的构造的电路图。DC/DC转换器1是升压转换器，其使输入至输入节点15的dc电压Vin（例如1V至2V）升压并且因此从输出节点16输出升压的电压Vout（例如3V）。

如图2所示，DC/DC转换器1包括转换器电路（升压斩波器）10、控制电路20、通过电阻元件21A和21B分配输出节点16的电压Vout的分压器21、检测流过电感器11的电感器电流IL的电感器电流检测单元60，以及检测负载电流Iload的负载电流检测单元70。诸如电池的dc电源9耦合至输入节点15。输出节点16通过用作电力开关的PMOS（正沟道金属氧化物半导体）晶体管pps耦合至负载（负载电流Iload）。从输出节点16（下文还称作“电源节点VDD”）供应用于驱动控制电路20的电源电压。

[转换器电路10的构造和操作]

转换器电路10包括电感器11、二极管12、用作开关元件的NMOS（负沟道金属氧化物半导体）晶体管n_dr，以及电容器13。电感器11和二极管12按此顺序串联耦合在输入节点15和输出节点16之间。在电感器11和二极管12的耦合节点14与接地节点GND之间提供NMOS晶体管n_dr。从控制电路20向NMOS晶体管n_dr的栅极输入时钟信号（还称作控制信号）clk。根据时钟信号clk的逻辑电平，NMOS晶体管n_dr转换至导通和截止状态。电容器13耦合在输出节点16和接地节点GND之间。

为了使输出电压Vout高于输入电压Vin，将电感器11的电流供应给输出节点16，同时需要防止电流从输出节点16回流至电感器11。作为其整流系统，存在二极管整流和同步整流两种类型。图1中示出了二极管整流系统的构造示例。耦合二极管12以使得假设从耦合节点14至输出节点16的电流方向为向前的方向。因此防止电流回流。

图3是示出了基于作为图2的修改的同步整流系统的DC/DC转换器2的构造的电路图。在图3示出的DC/DC转换器2中，提供用于同步整流的PMOS晶体管p_sw取代图1的二极管12。使用同步整流使得进一步降低损耗。

DC/DC转换器的升压操作如下表示：当时钟信号clk处于高电平（H电平）时，NMOS晶体管n_dr导通以在电感器11中储存电流。当带有图2的二极管整流系统时，在接下来的时钟信号clk变为低电平（L电平）的截止时段期间，通过二极管12将储存的电流供应给输出节点16。NMOS晶体管n_dr反复导通和截止以使通过将输入dc电压Vin升压得到的电压供应给负载。

在图3的同步整流系统中，在NMOS晶体管n_dr截止时段期间，PMOS晶体管p_sw导通。如果在NMOS晶体管n_dr截止之前，存在PMOS晶体管p_sw导通的重叠的时段，那么会流过大的电流。因此，通过不重叠电路22来控制NMOS晶体管n_dr的导通时段和PMOS晶体管p_sw的导通时段以使它们相互不重叠。

图4是流过图2和3的每一个中所示的电感器11的电感器电流IL的波形图。如果假设导通时间为Ton，假设截止时间是Toff，并假设关于图2、3和4电感器11的电感是L，那么在NMOS晶体管n_dr导通的时段期间流过电感器11的电流的增加ΔIon表示为ΔIon=Vin·Ton/L…(1)。在NMOS晶体管n_dr截止的时段期间流过电感器11的电流的减少ΔIoff表示为ΔIoff=(Vout-Vin)·Toff/L…(2)。然而，在上述等式(1)和(2)中，同步元件（二极管12或PMOS晶体管p_sw）的正向压降和由于其寄生电阻而产生的压降被忽略了。在稳定状态下，在导通时段期间增加的电感器电流ΔIon被截止时段期间的减小ΔIoff抵消了。即，由于ΔIon=ΔIoff，导通时间和截止时间之间的比例（下文称作“Ton/Toff比”）通过Ton/Toff＝Vout/Vin-1…（3）的比例而稳定化。使用输出电流Iout的平均值，电感器电流IL的平均值Iav由Iav=(Ton/Toff+1)·Iout…(4)给出。

[确定电感器电流IL的上限值ILmax的方法]

接下来将要解释确定电感器电流IL的上限值ILmax的方法，这是本发明的一个特征。

图5是用于进一步详细分析图2和3的每一个中所示的转换器电路10的操作的等效电路图。参考图5，假设图2和3的每一个中示出的NMOS晶体管n_dr的导通电阻为Rn，并且假设其寄生电阻是Rnm。假设电感器11的寄生电阻是Ri，并且假设电感器11两端的电位差是VL。假设同步元件（二极管12或PMOS晶体管p_sw）的寄生电阻是Rdm，并且假设其正向压降是Vd。假设PMOS晶体管pps的导通电阻是Rp。假设实际输出电压（节点14的电压）是VM，通过(Ton/Toff)_eff=VM/VL-1…(5)来定义有效Ton/Toff比（描述为(Ton/Toff)_eff）。

如图4所示，当NMOS晶体管n_dr处于导通状态时，流经电感器11的电感器电流IL逐渐增加，并且在NMOS晶体管n_dr从导通改变为截止状态的时刻达到最大值ILmax。此时在电感器11两端的电位差VL由VL=Vin-ILmax·(Ri+Rn+Rnm)…(6)给出，并且输出电压VM由VM=Vout+Vd+ILmax·(Rdm+Rp)…(7)给出。功率转换效率η表达为η=(Vout/Vin)/(VM/VL)=(Vout/Vin)/[(Ton/Toff)_eff+1]…(8)。

从上述等式(6)至(8)可以理解，如果ILmax被设置得低，则功率转换效率η被提高。然而，如果ILmax被设置得太低，则不能供应负载电流Iload。对ILmax提供了最优值。当ILmax、输入电压Vin、负载电流Iload和输出电压Vout满足ILmax·Vin=I_load·Vout…(9)的关系时，给出最优值。由于在这种情况下η=1，从上述等式(8)和(9)，ILmax表示为ILmax=Iload·(Vout/Vin)=Iload·[(Ton/Toff)_eff+1]=Iload·VM/VL…(10)。将等式(6)和(7)代入等式(10)，近似地产生了ILmax=Iload·(Vout+Vd)/Vin∝Iload/Vin…(11)。

如等式(11)所示，由于正向压降Vd和输出电压Vout可以分别被认为是固定值，为了提高功率转换效率η，ILmax可以被设置为与Iload/Vin成比例。因此，图2和3中示出的控制电路20和20A以与Iload/Vin的值成比例的方式分别确定电感器电流IL的上限值（即，ILmax）。

[控制电路20的构造和操作]

如上所述，基于由负载电流检测单元70检测到的负载电流Iload和输入dc电压Vin，图2的控制电路20以与Iload/Vin的值成比例的方式确定电感器电流IL的上限值。接着，控制电路20以由电感器电流检测单元60检测到的电感器电流IL不超过上述上限值的方式来改变NMOS晶体管n_dr的导通时间和截止时间的至少一个。因此相比于现有技术能够提高功率转换效率η。

下文将进一步详细解释控制电路20的构造和操作。顺便提一句，由于图3的控制电路20A除了还包括不重叠电路22之外与控制电路20相同，下文将作为典型来描述控制电路20。

（控制电路20的示意构造）

将首先参考图2来解释控制电路20的示意构造。控制电路20包括第一监控电压产生单元40和第二监控电压产生单元50、比较器CMP1和CMP2以及脉冲发生器（控制信号产生单元）30。

基于由负载电流检测单元70检测到的负载电流Iload和输入dc电压Vin，监控电压产生单元40产生对应于上述上限值的监控电压Vm1。基于由电感器电流检测单元60检测到的电感器电流IL，监控电压产生单元50产生监控电压Vm2。

比较器CMP1比较分压器21的输出电压Vout2（也称作分压Vout2）和参考电压Vref。假设构成分压器21的电阻元件21A和21B的电阻值分别是R1和R2，分压Vout2由Vout2=Vout×R1/(R1+R2)…(12)给出。当分压Vout2超过参考电压Vref时，比较器CMP1输出达到L电平的信号。

比较器CMP2比较监控电压Vm1和监控电压Vm2。当监控电压Vm2超过监控电压Vm1时，比较器CMP2输出达到L电平的信号。

脉冲发生器30产生用于驱动NMOS晶体管n_dr的栅极的时钟信号clk。当比较器CMP1和CMP2的输出信号的至少一个是L电平时，脉冲发生器30将时钟信号clk的逻辑电平固定在L电平，由此使NMOS晶体管n_dr进入截止状态。下面将详细说明各个元件。

（监控电压产生单元40和50的构造和操作）

图6是示出了图2所示第一监控电压产生单元40和第二监控电压产生单元50的具体构造的电路图。

参考图6，第一监控电压产生单元40包括PMOS晶体管41、NMOS晶体管n1、通过电阻元件42A和42B分配输入dc电压Vin的分压器42，以及差分放大器AMP1。

PMOS晶体管41和NMOS晶体管n1按此顺序串联耦合在电源节点VDD和接地节点GND之间。PMOS晶体管41与在负载电流检测单元70中提供的PMOS晶体管构成电流镜。因此，与负载电流Iload成比例的电流k1·Iload流过PMOS晶体管41。

差分放大器AMP1放大了通过分压器42分配输入dc电压Vin得到的电压k2·Vin（这里k2：分配比）和施加在NMOS晶体管n1的漏和源之间的电压之间的电压差。差分放大器AMP1的输出电压被输入到NMOS晶体管n1的栅极并且作为监控电压Vm1输入到比较器CMP2的非反相输入端子。具体如图6所示，差分放大器AMP1的非反相输入端子耦合至构成分压器42的电阻元件42A和42B的耦合节点。差分放大器AMP1的反相输入端子耦合到晶体管41和n1的耦合节点43。差分放大器AMP1的输出端子耦合至NMOS晶体管n1的栅极并耦合至比较器CMP2的非反相输入端子。

以NMOS晶体管n1在线性区域（还称作非饱和区域或欧姆区域）操作的方式来设置分压器42的分配比k2。在这种情况下，使用NMOS晶体管n1的栅极电压VG及其阈值电压Vth，NMOS晶体管n1的导通电阻Ron(n1)由Ron(n1)=1/[β·(VG-Vth)]=Vin/[k·Iload]…(13)给出。在等式(13)中，β表示跨导，并且k等于k1/k2。由等式(13)，栅极电压VG表示为VG=k·Iload/(β·Vin)+Vth…(14)。由上述等式(14)给出的栅极电压VG等于监控电压Vm1并输入给比较器CMP2的非反相输入端子。

第二监控电压产生单元50包括PMOS晶体管51、电阻元件53（其电阻值：Rmax）和恒定电流源52。PMOS晶体管51和电阻元件53按此顺序耦合到电源节点VDD和接地节点GND之间。PMOS晶体管51与在电感器电流检测单元60中提供的PMOS晶体管构成电流镜。因此，与电感器电流IL成比例的电流k3·IL流经PMOS晶体管51（其中k3是预定的比例常数，例如k3=1/1000）。

恒定电流源52向PMOS晶体管51和电阻元件53的耦合节点54注入预定的恒定电流Ics。因此，由于通过电流k3·IL和恒定的电流Ics相加获得的电流流经电阻元件53，因而耦合节点54的电压（电阻元件53两端的电压差）Vm2与如此相加的电流成比例，并表示为Vm2=(k3·IL+Ics)·Rmax…(15)。耦合节点54的电压作为监控电压Vm2被输入到比较器CMP2反相输入端子。

由于通过比较器CMP2比较等式(14)的电压VG（=Vm1）和等式(15)的电压Vm2，因此如果Ics设定为Ics·Rmax=Vth…(16)，那么可以将电感器电流IL的上限值ILmax定义为ILmax∝Iload/Vin…(17)。

（电感器电流检测单元60和负载电流检测单元70的构造和操作）

图7是示出了图2所示电感器电流检测单元60和负载电流检测单元70的构造电路图。将首先解释电感器电流检测单元60的构造和操作。

电感器电流检测单元60包括PMOS晶体管61和62，以及NMOS晶体管63、64和nmon。PMOS晶体管61和NMOS晶体管63和nmon按此顺序串联耦合在电源节点VDD和接地节点GND之间。PMOS晶体管62和NMOS晶体管64按此顺序串联耦合在电源节点VDD和耦合节点14之间。

PMOS晶体管61的栅极耦合至其自身的漏极且耦合至PMOS晶体管62的栅极和构成监控电压产生单元50的PMOS晶体管51的栅极。因此，PMOS晶体管61、62和51构成电流镜，并且在量值上相等的电流Ib流过晶体管61、62和51。此外，NMOS晶体管63的栅极耦合至NMOS晶体管64的栅极和漏极。由于在量值上相等的电流Ib流过晶体管63、64，所以NMOS晶体管63的源极电位变为等于NMOS晶体管64的源极电位（耦合节点14的电位）。即，NMOS晶体管n_dr的漏极电压和NMOS晶体管nmon的漏极电压变成彼此相等。

提供NMOS晶体管nmon以监控电感器电流IL。NMOS晶体管n_dr共用的时钟信号clk被输入至NMOS晶体管nmon的栅极。此外，如上所述，由于NMOS晶体管n_dr的漏极电压和NMOS晶体管nmon的漏极电压彼此相等，所以流经NMOS晶体管n_dr的电流Ia（当处于其导通状态时，等于电感器电流IL），以及流经NMOS晶体管nmon电流Ib分别假设与各自的栅极尺寸W/L（栅极宽度W和栅极长度L之间的比值）的大小成比例的量值。例如当监控NMOS晶体管nmon的栅极尺寸W/L设置为是NMOS晶体管n_dr的栅极尺寸W/L的1/1000时，Ib=Ia/1000=IL/1000。

因此，利用NMOS晶体管nmon，电感器电流检测单元60检测与电感器电流IL成比例的电流Ib(=IL/1000)。检测的电流Ib被电流镜复制，并因此作为构成监控电压产生单元50的PMOS晶体管51的漏极电流流过电阻元件53。

接下来将解释负载电流检测单元70的构造和操作。负载电流检测单元70包括PMOS晶体管pmon和71至73，以及NMOS晶体管74至76。PMOS晶体管pmon和72以及NMOS晶体管75按此顺序串联耦合在输出节点16和接地节点GND之间。PMOS晶体管71和NMOS晶体管74串联耦合在PMOS晶体管pps的负载侧上的节点17和接地节点GND之间。PMOS晶体管73和NMOS晶体管76按此顺序串联耦合在电源节点VDD和接地节点GND之间。

NMOS晶体管75的栅极耦合至其自身的漏极并且耦合至NMOS晶体管74至76的相应的栅极。因此，NMOS晶体管75、74和76构成了电流镜，并且在量值上相等的电流Ic流经各个晶体管75、74和76。此外，PMOS晶体管72的栅极耦合至PMOS晶体管71的栅极和漏极。由于此时在量值上相等的电流Ic流经PMOS晶体管71和72，所以PMOS晶体管72的源极电位变为等于PMOS晶体管71的源极电位（节点17的电位）。即，PMOS晶体管pps的漏极电压变为等于PMOS晶体管pmon的漏极电压。

提供PMOS晶体管pmon以监控负载电流Iload。将与PMOS晶体管pps共用的控制电压Vpg施加给PMOS晶体管pmon的栅极。此外，如上所述，PMOS晶体管pps的漏极电压和PMOS晶体管pmon的漏极电压彼此相等，并且PMOS晶体管pps和pmon的源极耦合至公共输出节点16。因此，流过PMOS晶体管pps的负载电流Iload和流过PMOS晶体管pmon的电流Ic之间的比值变为与每个栅极尺寸W/L（栅极宽度W和栅极长度L之间的比值）成比例的大小。假设，例如监控PMOS晶体管pmos的栅极尺寸W/L设置为PMOS晶体管pps的栅极尺寸W/L的1/1000，则Ic=Iload/1000。

因而，在负载电流检测单元70中，通过PMOS晶体管pmon检测与负载电流Iload成比例的电流Ic。检测的电流Ic被电流镜像复制为PMOS晶体管73的漏极电流。由于在这里构成监控电压产生单元40的PMOS晶体管41的栅极耦合至PMOS晶体管73的栅极和漏极，因此PMOS晶体管73和41构成电流镜。因而，由PMOS晶体管pmon检测的电流IC（∝Iload）最终被复制为构成监控电压产生单元40的NMOS晶体管n1的漏极电流。

（脉冲发生器30的构造和操作）

图8是示出了图2所示脉冲发生器30的构造的一个示例的框图。参考图8，脉冲发生器30包括延迟电路31和32、单触发脉冲发生器33和34、RS锁存电路35和38、与门36和反相器37和39。之后将参考附图9A至11来解释单触发脉冲发生器33和34的构造示例。

在图8中，从RS锁存电路35的反相输出端QB输出的信号被延迟电路31延迟，随后输入到单触发脉冲发生器33。当输入信号由L电平变为H电平时，在预定时间期间（例如10ns）从单触发脉冲发生器33中产生H电平脉冲。所产生的单触发脉冲输入至RS锁存电路35的置位端S并输入至RS锁存电路38的复位端R。

从RS锁存电路35的非反相输出端Q输出的信号被延迟电路32延迟，随后输入到单触发脉冲发生器34。当输入信号从L电平转换为H电平时，从单触发脉冲发生器34产生脉冲。所产生的单触发脉冲输入至RS锁存电路35的复位端R。

由于上述构造，从RS锁存电路35的非反相输出端Q输出时钟信号clk0，钟信号clk0具有与延迟电路31和32的每一个的延迟时间相对应的预定周期。期间时钟信号clk0变为L电平的时段等于延迟时间（对应于NMOS晶体管n_dr的截止时段）。期间时钟信号clk0变为H电平的时段等于延迟电路32的延迟时间（对应于NMOS晶体管n_dr的导通时间）。

通过反相器37，比较器CMP2的输出信号输入至RS锁存电路38的置位端S。与门36接收比较器CMP1的输出信号，经由反相器39而从RS锁存电路38的非反相输出端Q输出的信号cmp2，以及从RS锁存电路35的非反相输出端Q输出的时钟信号clk0。当比较器CMP1的输出信号和信号cmp2都是H电平时，从RS锁存电路35的非反相输出端Q输出的时钟信号clk0作为时钟信号clk从与门36输出，并输入至它对应的NMOS晶体管n_dr的栅极。NMOS晶体管n_dr根据时钟信号clk反复导通和截止。当比较器CMP1的输出信号或信号cmp2变为L电平时，从与门36输出的时钟信号clk固定为L电平。结果，使NMOS晶体管n_dr进入截止状态。

图9A和9B是用来描述装备了具有图8所示构造的脉冲发生器30的DC/DC转换器1的操作的时序图。图9A和9B所示波形按照从上开始的顺序分别示出了图2中的比较器CMP1和CMP2的输出信号，时钟信号clk和电感器电流IL。图9A示出了图2的比较器CMP1和CMP2各自的输出信号为H电平的情况。图9B示出了比较器CMP2的输出信号由于Iload/Vin达到上限值而暂时进入L电平的情况。

参考图9A，在t1时刻时钟信号clk变为H电平，使得图2的NMOS晶体管n_dr转换为导通状态。结果，在t1时刻之后电感器电流IL逐渐增加。

由于在从时刻t1开始经过了图8的延迟电路32的延迟时间的时刻t3，RS锁存电路35进入复位状态，因而时钟信号clk转换为L电平。因而，由于NMOS晶体管n_dr进入截止状态，所以在t3时刻之后电感器电流IL逐渐减小。

由于在从时刻t3开始经过了图8的延迟电路31的延迟时间的时刻t4，RS锁存电路35进入置位状态，因此时钟信号clk转换为H电平。因而，由于NMOS晶体管n_dr恢复为导通状态，在t4时刻之后电感器电流IL逐渐增加。下面以类似的方式重复上述过程。

时刻t1至t3的时段等同于NMOS晶体管n_dr的导通时间Ton1。时刻t3至t4的时段等同于NMOS晶体管n_dr的截止时间Toff1。导通时间Ton1和截止时间Toff1的和成为时钟信号clk的周期Tclk。

接下来，参考图9B，如同图9A的情况，在时刻t1，时钟信号clk转换为H电平，使得NMOS晶体管n_dr转变为导通状态。结果，在时刻t1之后电感器电流IL逐渐增加。

在接下来的时刻t2，即在时刻t3之前经过了图8的延迟电路32的延迟时间的时刻，由于Iload/Vin超过了上限值，比较器CMP2的输出信号转换为L电平。因此，RS锁存电路38进入置位状态以使信号cmp2转换为L电平。因而，由于时钟信号clk转换为L电平，所以NMOS晶体管n_dr进入截止状态。结果，在时刻t2之后电感器电流IL逐渐减小。

在接下来的时刻t3，经历了图8所示的延迟电路32的延迟时间，RS锁存电路35进入复位状态，使得RS锁存电路的输出信号clk0达到L电平。因为从时刻t2开始时钟信号clk已经达到了L电平，因而时钟信号clk保持不变。

在接下来的时刻t4，经历了图8所示的延迟电路31的延迟时间，RS锁存电路35进入置位状态，使得RS锁存电路35的输出信号clk0转换为H电平。在此时，比较器CMP2的输出已经返回至H电平，并且因此RS锁存电路38假设为复位状态。因而，信号cmp2转换为H电平，并且时钟信号clk转换为H电平。

当在图9A和9B之间作比较时，图9B的导通时间Ton2（时刻t1和t2之间）比图9A的导通时间Ton1（时刻t1和t3之间）短。另一方面，图9B的Toff2（时刻t2和t4之间）比图9A的截止时间Toff1（时刻t3和t4之间）长。因而，在其中Iload/Vin达到了上限值的图9B情况中，与图9A相比，导通时间降低了而截止时间增加了，使得电感器电流IL的增加受到抑制，因而使得能够降低不必要的功耗。

关于时钟信号clk的周期，图9B中的时钟信号clk的周期等于图9A中的时钟信号clk的周期Tclk。因而，在装备了图8的脉冲发生器30的DC/DC转换器1中，实现了前馈系统的PWM控制，其中占空比Ton/(Ton+Toff)根据Iload/Vin的量值而改变。

（单触发脉冲发生器33和34的构造的一个示例）

图10是示出了图8所示单触发脉冲发生器33和34的构造的一个示例的电路图。参考图10，单触发脉冲发生器33和34的每个都包括延迟电路81、反相器82和与门83。来自输入节点IN1的信号输入至与门83的第一输入端子并依次通过延迟电路81和反相器82，随后输入至与门83的第二输入端子。

图11是示出了图10所示延迟电路81的构造的一个示例的电路图。参考图11，延迟电路81包括在输入节点IN2和输出节点OUT2之间串联耦合的反相器84A、84B、84C和84D，以及耦合在这些反相器的耦合节点和接地节点GND之间的电容器85A、85B和85C。

图12是示出了图10所示的相应部分的电压波形的时序图。图12的时序图按从上开始的顺序示出了单触发脉冲发生器的输入节点IN1的电压波形、反相器82的输出节点IN_d的电压波形和单触发脉冲发生器的输出节点OUT1的电压波形。

如图12所示，与上升时刻t1输入节点IN1的电压相比，在延迟了延迟电路81的延迟时间的时刻t2，反相器82的输出节点IN_d的电压下降了。与下降时刻t3输入节点IN1的电压相比，在延迟了延迟电路81的延迟时间的时刻t4，反相器82的输出节点IN_d的电压上升了。结果，在时刻t1和t2之间，在单触发脉冲发生器的输出节点OUT1处产生处于H电平的脉冲。因而，由单触发脉冲发生器33和34的每个产生的脉冲的脉冲宽度可由延迟电路81的延迟值来确定。

[根据第一实施例DC/DC转换器1和2的有益效果]

根据上述的第一实施例的DC/DC转换器1和2，可根据输入dc电压Vin和负载电流Iload的变化实时地确定电感器电流的上限值ILmax。因此能够总是以最大功率转换效率来操作DC/DC转换器。下面将与作为比较例而示出的DC/DC转换器901进行对比来补充说明DC/DC转换器1和2的有益效果。

图13是示出了作为图2所示DC/DC转换器1的比较例而示出的DC/DC转换器901的构造的电路图。参考图13，比较例的DC/DC转换器901包括转换器电路10、分压器21、控制电路902和电流传感器930。转换器电路10和分压器21在构造上与图2所示DC/DC转换器1中的完全相同。

在前馈控制下，控制电路920采取其中由输入电压Vin自动设置Ton/Toff比的电路构造。然而，其中Ton/Toff比是固定的。具体描述，以对最差情况能够提升输入dc电压Vin的方式将Ton/Toff比设置为最大值。例如，当输入范围从1V至2V且输出电位为3V时，Ton/Toff比的最大的情况变为3V/1V-1=2。当时钟信号clk的周期是1μs时，导通时间被设置为0.67μs，而截止时间被设置为0.33μs。

当输出电压Vout超过上限值Vout*或者电感器电流IL超过上限值ILmax时，控制电路920将时钟信号clk固定在L电平。其具体电路构造如图13所示。控制电路920包括分压器21、脉冲发生器30、比较器CMP1和CMP2以及过电流保护电路922。分压器21、脉冲发生器30和比较器CMP1的构造和操作如图2和8所描述。

过电流保护电路922包括电流保护电路923、PMOS晶体管924和925以及电阻元件926。电流保护电路923使用电流传感器930检测流过NMOS晶体管n_dr的电流（电感器电流IL）。电流检测电路923的输出电流Id通过由PMOS晶体管924和925构成的电流镜复制并供应给电阻元件926（其电阻值是Rmx）。比较器CMP2比较参考电压Vref和在过电流保护电路922中提供的电阻元件926两端的电位差（Id·Rmx）。当电阻元件926的电压超过参考电压Vref从而使NMOS晶体管n_dr进入截止状态时，比较器CMP2输出进入L电平的信号。

图14是图13的DC/DC转换器901的相应部分的波形图。图14的曲线图按从上开始的顺序示出了时钟信号clk、DC/DC转换器的输出电压Vout和电感器电流IL。

参考图14，当输出电压Vout达到希望的目标电压Vout*时，时钟信号clk通过图1中的比较器CMP1的输出来停止。因此，DC/DC转换器的升压操作被停止（图14中的时刻t1）。由于需要将Ton/Toff比设置为最大值，其中Ton/Toff比是固定的，因此期间时钟信号clk停止的时段（图14中从时刻t1至t2）变得较长。

另一方面，由于在根据第一实施例的DC/DC转换器1和2的情况中，根据负载电流Iload和输入电压Vin之间的比来设置Ton/Toff比，因此时钟信号clk的停止时段可以较短。

这类似于电感器电流IL超过上限值ILmax的情况。在这种情况下，通过图1中的比较器CMP2的输出来停止时钟信号clk，以防止开关元件击穿（图14中的时刻t3）。由于在Ton/Toff比固定的情况下Ton时段被设置得较长，因此比所需更大的电流流过电感器11。结果，在比较例的情况中，时钟信号clk的停止时段（从时刻t3至t4）变得比根据第一实施例的DC/DC转换器1和2的情况中的更长。

[修改]

图15是示出了作为图8的脉冲发生器30的修改而示出的脉冲发生器30A的构造的电路图。

参考图15，脉冲发生器30A包括延迟电路31和32、单触发脉冲发生器33和34、RS锁存电路35、或门92、与门91和93以及反相器94。

在图15中，与门91对于比较器CMP1的输出信号和比较器CMP2的输出信号执行与操作并从中输出与操作的结果。

从RS锁存电路35的反相输出端QB输出的信号被延迟电路31延迟，随后输入至单触发脉冲发生器33。当输入信号从L电平转换为H电平时，从单触发脉冲发生器33产生脉冲并输入至与门93的第一输入端。与门91的输出信号输入至与门93的第二输入端。与门93的输出信号输入至RS锁存电路35的置位端S。

从RS锁存电路35的非反相输出端Q输出的信号作为时钟信号clk输入至NMOS晶体管n_dr的栅极并通过延迟电路32延迟，随后输入至单触发脉冲发生器34。当输入信号从L电平转换为H电平时，从单触发脉冲发生器34产生脉冲并输入至或门92的第一输入端。通过反相器94将与门91的输出信号的逻辑电平反相而得到的信号输入至或门92的第二输入端。或门92的输出信号输入至RS锁存电路35的复位端R。

根据上述构造，当比较器CMP1和CMP2的输出信号都是H电平时，具有由延迟电路31和32的延迟时间确定的预定周期的时钟信号clk从RS锁存电路35的非反相输出端Q输出。当比较器CMP1和CMP2的输出信号分别进入L电平时，RS锁存电路35置于复位状态，使得时钟信号clk固定在L电平。结果，NMOS晶体管n_dr进入截止状态。

图16A和16B是用来描述装备了具有图15所示构造的脉冲发生器30A的DC/DC转换器1的操作的时序图。图16A和16B示出的波形按从上开始的顺序分别示出了图2中的比较器CMP1和CMP2的输出信号、时钟信号clk和电感器电流IL。图16A示出了图2的比较器CMP1和CMP2的输出信号分别是H电平的情况。图16B示出了因为Iload/Vin达到上限值，比较器CMP2的输出信号暂时进入L电平的情况。

由于图16A中各个信号的波形类似于图9A的情况，将不再重复对它们的说明。从时刻t1至时刻t3的导通时间Ton1等同于图15的延迟电路32的延迟时间。从时刻t3至时刻t5的截止时间Toff1等同于图15的延迟电路31的延迟时间。导通时间Ton1和截止时间Toff1的和假设为时钟信号clk的周期Tclk。

接下来，参考图16B，如图16A的情况，在时刻t1，时钟信号clk转换为H电平，以使NMOS晶体管n_dr变为导通状态。结果，在时刻t1之后，电感器电流IL逐渐增加。

在接下来的时刻t2，即时刻t3之前经过了图15的延迟电路32的延迟时间的时刻，由于Iload/Vin超过了上限值，比较器CMP2的输出信号转换为L电平。因此，由于或门92的输出转变为H电平，RS锁存电路35进入复位状态。结果，时钟信号clk转换为L电平，并且因此NMOS晶体管n_dr进入截止状态。在时刻t2之后电感器电流IL逐渐减小。

在接下来的时刻t4，经过了图15的延迟电路31的延迟时间。由于比较器CMP2的输出已经返回至H电平，因此RS锁存电路35进入置位状态。结果，RS锁存电路35的输出信号clk转换为H电平。

当在图16A和16B之间作比较时，图16B情况下的导通时间Ton2（时刻t1和t2之间）比图16A情况下的导通时间Ton1（时刻t1和t3之间）短。另一方面，图16B情况下的Toff2（时刻t2和t4之间）等于图16A情况下的截止时间Toff1（时刻t3和t5之间）。关于时钟信号clk的周期，图16B的情况的时钟信号clk的周期（Ton2+Toff2）比图16A的情况下时钟信号clk的周期Tclk更短。因而，在图15的装备有脉冲发生器30A的DC/DC转换器1中，实现了前馈系统的PFM（脉冲频率调制）控制，其中根据Iload/Vin的量值来改变导通时间。

顺便提一句，与图15、16A和16B的情况相反，通过根据Iload/Vin的量值改变截止时间，可以控制电感器电流IL以便不超过上限值ILmax。

第二实施例

在第二实施例中示出了第二电路示例，其将电感器电流的上限值ILmax确定为与负载电流Iload和输入dc电压Vin之间的比值（Iload/Vin）成比例。在根据第二实施例的DC/DC转换器中，提供图17中示出的监控电压产生单元100取代图2和3中示出的第一监控电压产生单元40。提供图19中示出的监控电压产生单元50A取代图2和3中示出的第二监控电压产生单元50。由于当前的DC/DC转换器在其它构造上与图2和3中示出的DC/DC转换器1和2完全相同，因此将不再重复它们的说明。

[监控电压产生单元100的构造]

图17是示出了应用到根据本发明的第二实施例的DC/DC转换器的监控电压产生单元100的构造的电路图。参考图17，监控电压产生单元100包括电压/电流转换部101、单触发脉冲发生器110、第一充电部111、比较部116、第二充电部140、采样和保持电路150以及用作电压跟随器的运算放大器153。下面将详细说明各个部件。

（电压/电流转换部101）

电压/电流转换部101产生具有与输入dc电压Vin成比例的电流值的转换电流I1。

具体地，如图17所示，电压/电流转换部101包括差分放大器AMP2、NMOS晶体管102、电阻元件103以及PMOS晶体管105和106。PMOS晶体管105、NMOS晶体管102和电阻元件103按此顺序串联耦合在电源节点VDD和接地节点GND之间。输入dc电压Vin输入至差分放大器AMP2的非反相输入端。差分放大器AMP2的反相输入端耦合至NMOS晶体管102和电阻元件103的耦合节点104。在电源节点VDD和节点107之间提供PMOS晶体管106。PMOS晶体管106的栅极耦合至PMOS晶体管105的栅极和漏极，使得PMOS晶体管105和106构成电流镜。

根据上述构造，假设电阻元件103的电阻值是R3，转换电流I1表示为I1=Vin/R3…(18)。

（单触发脉冲发生器110）

当时钟信号clk由L电平转换为H电平时，单触发脉冲发生器110产生处于H电平的单触发脉冲持续预定时间（例如10ns）。单触发脉冲发生器110具有例如图10中描述的构造。

（第一充电部111）

当时钟信号clk由L电平转换为H电平时，第一充电部111被初始化。在其初始化之后，第一充电部111由转换电流I1来充电。

具体地，如图17所示，第一充电部111包括通过转换电流I1充电的电容器113，以及NMOS晶体管112。电容器113和NMOS晶体管112相互并联耦合在节点107和接地节点GND之间。从单触发脉冲发生器110产生的脉冲输入至NMOS晶体管112的栅极。因此，当时钟信号clk由L电平转换为H电平时，电容器113的充电电压被放电（被初始化）。

（比较部116）

比较部116比较第一充电部111的充电电压和预定的参考电压Vref，并在第一充电部111的充电电压超过参考电压Vref的时段期间输出处于激活状态（L电平）的信号。

具体地，如图17所示，比较部116包括比较器CMP3和将比较器CMP3的输出信号反相并将其从中输出的反相器117。比较器CMP3将参考电压Vref与电容器113的充电电压进行比较。当电容器113的充电电压低于参考电压Vref时，比较器CMP3输出H电平信号。当其充电电压超过参考电压Vref时，比较器CMP3输出L电平信号。

顺便提一句，为求简化，输入至比较器CMP3的参考电压Vref设置为与输入至图2的比较器CMP1的参考电压Vref相同，但是它们可以设置为互不相同。可根据输入至比较器CMP3的参考电压Vref的量值来调节电阻元件103的电阻值R3和电容器113的电容C1的至少一个。

（第二充电部140）

当时钟信号clk由L电平转换为H电平时，第二充电部140被初始化。在其初始化之后，通过具有与比较器116的输出信号处于激活状态（L电平）的时段期间，即第一充电部111的充电电压超过参考电压Vref的时段期间的负载电流Iload成比例的量值的电流k1·Iload对第二充电部140充电。

具体地，如图17所示，第二充电部140包括电容器142、NMOS晶体管143以及PMOS晶体管ps1和141。PMOS晶体管141、PMOS晶体管ps1和电容器142按此顺序串联耦合在电源节点VDD和接地节点GND之间。

PMOS晶体管141的栅极耦合至构成图7中描述的负载电流检测单元70的PMOS晶体管73的栅极和漏极。因此，由于PMOS晶体管141和73构成电流镜，因此与负载电流Iload成比例的电流k1·Iload（其中k1：比例常数，例如，k1=1/1000）流过PMOS晶体管141。

比较部116的输出信号（即，反相器117的输出信号）施加到PMOS晶体管ps1的栅极。因此，在比较器116的输出信号为L电平的时段期间，即，在第一充电部111的充电电压超过参考电压Vref的时段期间，PMOS晶体管ps1进入导通状态。

NMOS晶体管143与电容器142并联耦合。从单触发脉冲发生器110输出的脉冲输入至NMOS晶体管143的栅极。由于当时钟信号clk由L电平转换为H电平时，通过单触发脉冲，NMOS晶体管143暂时进入导通状态，因此电容器113的充电电压被放电（被初始化）。在其初始化之后，通过与比较部116的输出信号为L电平的时段期间的负载电流Iload成比例的电流k1·Iload对电容器142充电。

（采样和保持电路150）

当时钟信号clk由H电平转换为L电平时，采样和保持电路150保持第二充电部140（即，电容器142）的充电电压，并且作为第一监控电压Vm1输出所保持的充电电压。在采用和保持电路150和图2的比较器CMP2的非反相输入端之间提供电压跟随器（运算放大器153）以用于阻抗转换。

具体地，如图17所示，采用和保持电路150包括PMOS晶体管151和电容器152。PMOS晶体管151的第一主电极耦合至PMOS晶体管ps1和电容器142的耦合节点145。PMOS晶体管151的第二主电极耦合至用作电压跟随器的运算放大器153的非反相输入端。电容器152耦合在PMOS晶体管151的第二主电极和接地节点GND之间。

[监控电压产生单元100的操作]

图18是示出了图17所示监控电压产生单元100的相应部分的电压波形的图。图18的波形图示出了时钟信号clk、单触发脉冲发生器110的输出信号、电容器113的充电电压（节点107的电压）V1、PMOS晶体管ps1的栅极电压VG（ps1）和电容器142的充电电压（节点145的电压）V2。下面将参考图17和18来说明监控电压产生单元100的操作。

在时刻t1，与时钟信号clk的上升沿同步地从单触发脉冲发生器110中产生脉冲。由于在它们的栅极处接收到脉冲，在从时刻t1至t2的时段期间，NMOS晶体管112和143分别进入导通状态，以使电容器113和142的充电电压被初始化。

在时刻t2之后，通过转换电流I1（=Vin/R3）对电容器113充电，并且通过与负载电流Iload成比例的电流k1·Iload对电容器142充电。

在接下来的时刻t3，电容器113的充电电压V1达到参考电压Vref。因而，由于比较器CMP3的输出转换为L电平，PMOS晶体管ps1的栅极电压VG（ps1）改变为H电平。结果，因为PMOS晶体管ps1进入截止状态而停止对电容器142充电。此时电容器142的充电电压V2等同于监控电压Vm1。

假设电容器113的电容是C1，电容器113的充电时间Δt（从时刻t2至t3）表示为Δt=Vref·C1/I1=Vref·C1·R3/Vin…(19)。假设电容器142的电容是C2，因为在充电时间Δt期间通过电流k1·Iload对电容器142充电，故监控电压Vm1由Vm1=Δt·k1·Iload/C2=(Vref·k1·C1·R3/C2)·(Iload/Vin)∝Iload/Vin…(20)给出。即，监控电压Vm1与负载电流Iload和输入dc电压Vin之间的比（Iload/Vin）成比例。

在接下来的时刻t4，时钟信号clk从H电平降为L电平。利用该时序，采样和保持电路150保持电容器142的充电电压V2（即监控电压Vm1）。由于在NMOS晶体管n_dr为导通的时段期间电感器11的电流IL受到限制，因此电容器142的充电电压V2作为监控电压Vm1保持在电容器152中，并且在时钟信号clk处于L电平的时段期间供应给比较器CMP2的非反相输入端。

[监控电压产生单元50A的构造]

图19是示出了应用到根据本发明的第二实施例的DC/DC转换器的监控电压产生单元50A的构造的电路图。图19中所示的监控电压产生单元50A与图6的监控电压产生单元50的不同之处在于不包括恒定电流源52。因而，与电感器电流IL成比例的电流k3·ILmax流过电阻元件53。耦合节点54的电压（电阻元件53两端的电位差）Vm2由Vm2=k3·IL·Rmax…(21)给出，并且与电感器电流IL成比例。电压Vm2作为监控电压Vm2输入至其对应的比较器CMP2的反相输入端。

由于通过比较器CMP2比较等式(20)的监控电压Vm1和等式(21)的监控电压Vm2，因而电感器电流IL的上限值ILmax可表示为ILmax∝Iload/Vin…(22)。

[根据第二实施例的DC/DC转换器的有益效果]

根据上述的第二实施例的DC/DC转换器，可根据输入dc电压Vin和负载电流Iload中的变化实时地确定电感器电流的上限值ILmax。因此能够始终以最大功率转换效率来操作DC/DC转换器。

特别地，不同于第一实施例的情况，第二实施例不需要NMOS晶体管n1如图6中所描述的那样在线性区域（不饱和区域）操作。因此优点是不需要设置晶体管的操作区域。

第三实施例

在第一和第二实施例中，电感器电流IL的上限值ILmax设置为能够供应负载电流Iload所需要的最小值。因此，在升压开始时和输出电压Vout暂时降低时，不能获得大的负载电流Iload，并且需要时间以允许输出电压Vout达到设置电压。根据第三实施例的DC/DC转换器目的是解决上述问题，并根据与输出值Vout的期望值的偏离来增加电感器电流IL的上限值ILmax以提高输出电压Vout的稳定性。

图20是示出了应用到根据本发明的第三实施例的DC/DC转换器的监控电压产生单元50B的构造的电路图。在图2和3中示出的DC/DC转换器1和2中，监控电压产生单元50被图20的监控电压产生单元50B所取代。除了监控电压产生单元50B之外，构造与第一实施例的情况相同。

参考图20，监控电压产生单元50B与第一实施例中描述的图6的监控电压产生单元50A的不同之处在于其进一步包括运算跨导放大器（OTA）120。参考电压Vref输入至OTA 120的反相输入端。在图2和3的每个中示出的分压器21的输出电压Vout2输入至OTA 120的非反相输入端。根据其输出电压Vout的期望值Vout*设置参考电压Vref。如果分压器21的分配比是α（=R1/(R1+R2)），那么参考电压Vref由α×Vout*给出。顺便提一句，输入至OTA 120的参考电压不必与输入至比较器CMP1的参考电压相同。

OTA 120经由耦合节点54将与参考电压Vref和分压器21的输出电压Vout2之间的电位差相对应的修正电流Imd供应给电阻元件53。因而，通过将恒定电流Ics和修正电流Imd加上与电感器电流IL成比例的电流k3·IL而获得的电流流过电阻元件53。耦合节点54的电压（在电阻元件53两端的电位差）Vm2表示为Vm2=(k3·IL+Ics+Imd)·Rmax…(23)，并且与所相加的电流成比例。

由于当Vref＞Vout2，即输出电压Vout低于期望值Vout*时，修正电流Imd变为负值，所以OTA 120吸收电流。结果，因为ILmax有效地增加，所以可以使得输出电压Vout的升高速度较快。由于当Vref＜Vout2，即输出电压Vout高于期望值Vout*时，修正电流Imd变为正值，所以OTA 120输出电流。结果，因为ILmax有效地减少，所以仅有少于所需量的电流供应给负载，使得输出电压Vout下降。

顺便提一句，图20的OTA 120也可以应用到图19中示出的第二实施例的DC/DC转换器中使用的监控电压产生单元50A。如图20的情况，参考电压Vref输入至OTA 120的反相输入端，并且图2和3的每一个中示出的分压器电路21的输出电压Vout2输入至OTA 120的非反相输入端。OTA 120的输出端耦合至耦合节点54。因而，通过将从OTA 120输出的修正电流Imd加上与电感器电流IL成比例的电流k3·IL而获得的电流流过电阻元件53。

图21是示出了图20的OTA 120的构造的一个示例的电路图。参考图21，OTA 120包括PMOS晶体管121至124、NMOS晶体管125至128和恒定电流源130。

晶体管121和125按此顺序串联耦合在电源节点VDD和接地节点GND之间。晶体管122和128按此顺序串联耦合在电源节点VDD和接地节点GND之间。晶体管123和126按此顺序串联耦合在节点129和接地节点GND之间。晶体管124和127按此顺序串联耦合在节点129和接地节点GND之间。恒定电流源130耦合在电源节点VDD和节点129之间。

PMOS晶体管121的栅极耦合至其漏极并耦合至PMOS晶体管122的栅极。即，PMOS晶体管121和122构成电流镜。NMOS晶体管126的栅极耦合至其漏极并耦合至NMOS晶体管125的栅极。即，NMOS晶体管125和126构成电流镜。NMOS晶体管127的栅极耦合至其漏极并耦合至NMOS晶体管128的栅极。即，NMOS晶体管127和128构成电流镜。

在具有上述构造的OTA 120中，PMOS晶体管124的栅极用作OTA 120的非反相输入端INp。PMOS晶体管123的栅极用作OTA 120的反相输入端INn。晶体管122和128的耦合节点131用作OTA 120的输出节点OUT3。因而，如果非反相输入端INp的电压增加超过反相输入端INn的电压，那么流过晶体管124、127和128的每一个的电流会根据非反相输入端INp的电压的增加量而降低，并且因此流过晶体管123、126、125、121和122的每一个的电流将增加。结果，从输出节点OUT3向外流出的电流将增加。反过来，如果非反相输入端INp的电压减小超过反相输入端INn的电压，那么流过晶体管124、127和128的每一个的电流会根据非反相输入端INp的电压的减小量而增加，并且因此流过晶体管123、126、125、121和122的每一个的电流将减小。结果，从外面流进输出节点OUT3的电流将增加。

本次所公开的实施例在所有方面都被认为是说明性的而非限制性的。通过所附权利要求而不是在前的描述来指示本发明的范围，并且旨在包含落入权利要求及其等价物的含义和范围内的所有改变。

Claims

1.一种DC/DC转换器包括：

转换器电路，所述转换器电路包括电感器和耦合至所述电感器的开关元件，所述转换器电路根据所述开关元件的导通/截止来改变流过所述电感器的电感器电流，由此将输入dc电压转换为具有与所述开关元件的导通时间和截止时间的每一个相对应的量值的输出dc电压，并将转换的输出dc电压供应给负载；

电感器电流检测单元，所述电感器电流检测单元在所述开关元件处于导通状态时检测所述电感器电流；

负载电流检测单元，所述负载电流检测单元检测从所述转换器电路流过所述负载的负载电流；以及

控制电路，所述控制电路基于所述负载电流和所述输入dc电压确定所述电感器电流的上限值，并以检测到的电感器电流不超过所述上限值的方式来改变所述开关元件的导通时间和截止时间中的至少一个，

其中，所述开关元件包括输入有控制信号的控制端，并根据所述控制信号的逻辑电平切换为导通状态或截止状态，

其中，所述控制电路包括：

第一监控电压产生单元，所述第一监控电压产生单元基于所述负载电流和所述输入dc电压之间的比值来产生对应于所述上限值的第一监控电压；

第二监控电压产生单元，所述第二监控电压产生单元基于所述电感器电流产生第二监控电压；

第一比较部，所述第一比较部比较所述第一监控电压和所述第二监控电压的量值；以及

控制信号产生单元，所述控制信号产生单元产生所述控制信号并将所述控制信号输出到所述开关元件的所述控制端，并且

其中，当所述第一监控电压超过所述第二监控电压时，所述控制信号产生单元以使所述开关元件进入截止状态的方式固定所述控制信号的逻辑电平。

2.根据权利要求1所述的DC/DC转换器，其中所述控制电路基于所述负载电流和所述输入dc电压之间的比值来确定所述电感器电流的所述上限值。

3.根据权利要求1所述的DC/DC转换器，

其中，所述第一监控电压产生单元包括MOS晶体管和差分放大器，其中与所述负载电流成比例的电流流过所述MOS晶体管，并且所述差分放大器将与所述输入dc电压成比例的电压和施加在所述MOS晶体管的漏极和源极之间的电压之间的差放大，并且

其中，所述差分放大器的输出被输入至所述MOS晶体管的栅极并作为所述第一监控电压被输入至所述第一比较部。

4.根据权利要求3所述的DC/DC转换器，其中，所述第二监控电压产生单元产生通过将具有预定量值的恒定电流加上具有与所述电感器电流成比例的量值的电流而获得的电流，并将具有与所产生的电流成比例的量值的电压作为所述第二监控电压输出到所述第一比较部。

5.根据权利要求3所述的DC/DC转换器，

其中，所述控制电路进一步包括运算跨导放大器，所述运算跨导放大器产生修正电流，所述修正电流具有与下述电压差成比例的量值，所述电压差是与所述输出dc电压成比例的电压和预定的参考电压之间的电压差，并且

其中，所述第二监控电压产生单元产生通过将具有预定量值的恒定电流和所述修正电流加上具有与所述电感器电流成比例的量值的电流而获得的电流，并将具有与所产生的电流成比例的量值的电压作为所述第二监控电压输出到所述第一比较部。

6.根据权利要求1所述的DC/DC转换器，

其中，当所述控制信号是第一逻辑电平时使所述开关元件进入导通状态，而当所述控制信号是第二逻辑电平时使所述开关元件进入截止状态，并且

其中，所述第一监控电压产生单元包括：

电压/电流转换部，所述电压/电流转换部产生具有与所述输入dc电压成比例的电流值的转换电流；

第一充电部，所述第一充电部在所述控制信号由所述第二逻辑电平切换为所述第一逻辑电平时被初始化，并且在其初始化之后，被所述转换电流充电；

第二比较部，所述第二比较部将所述第一充电部的充电电压与预定的第一参考电压进行比较；

第二充电部，所述第二充电部在所述控制信号由所述第二逻辑电平切换为所述第一逻辑电平时被初始化，并且在其初始化之后，在所述第一充电部的充电电压超过所述第一参考电压的时段期间，被具有与所述负载电流成比例的量值的电流充电；以及

采样和保持电路，当所述控制信号由所述第一逻辑电平切换为所述第二逻辑电平时，所述采样和保持电路保持所述第二充电部的充电电压，并将所保持的充电电压作为所述第一监控电压输出到所述第二比较部。

7.根据权利要求6所述的DC/DC转换器，其中，所述第二监控电压产生单元将具有与所述电感器电流成比例的量值的电压作为所述第二监控电压输出到所述第一比较部。

8.根据权利要求6所述的DC/DC转换器，

其中，所述控制电路进一步包括运算跨导放大器，所述运算跨导放大器产生修正电流，所述修正电流具有与下述电压差成比例的量值，所述电压差是与所述输出dc电压成比例的电压和预定的第二参考电压之间的电压差，并且

其中，所述第二监控电压产生单元产生通过将所述修正电流加上具有与所述电感器电流成比例的量值的电流而获得的电流，并将具有与所产生的电流成比例的量值的电压作为所述第二监控电压输出到所述第一比较部。