WO2024127935A1 - 半導体装置、半導体モジュール、および半導体装置の製造方法 - Google Patents

半導体装置、半導体モジュール、および半導体装置の製造方法 Download PDF

Info

Publication number
WO2024127935A1
WO2024127935A1 PCT/JP2023/042037 JP2023042037W WO2024127935A1 WO 2024127935 A1 WO2024127935 A1 WO 2024127935A1 JP 2023042037 W JP2023042037 W JP 2023042037W WO 2024127935 A1 WO2024127935 A1 WO 2024127935A1
Authority
WO
WIPO (PCT)
Prior art keywords
gan
layer
wiring
semiconductor device
drain
Prior art date
Application number
PCT/JP2023/042037
Other languages
English (en)
French (fr)
Inventor
勇 西村
Original Assignee
ローム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ローム株式会社 filed Critical ローム株式会社
Publication of WO2024127935A1 publication Critical patent/WO2024127935A1/ja

Links

Images

Definitions

  • This disclosure relates to a semiconductor device, a semiconductor module, and a method for manufacturing a semiconductor device.
  • a semiconductor device that includes a substrate on which a conductive layer is formed and a number of switching elements mounted on the substrate, with the switching elements being electrically connected to the conductive layer by wires (see, for example, Patent Document 1).
  • the wires are formed into a mountain shape on the top surface of each switching element and then bonded to the conductive layer. For this reason, there is room for improvement in reducing the height of the semiconductor device.
  • a semiconductor device includes a first sealing resin having a sealing surface and a sealing back surface facing the opposite side to the sealing surface, and a plurality of GaN units arranged in the first sealing resin at a distance from each other in a first direction perpendicular to the thickness direction of the first sealing resin, the GaN units including a substrate having a substrate surface facing the same side as the sealing surface and a substrate back surface facing the same side as the sealing back surface, GaN transistors arranged on the substrate surface side, and posts arranged on the source pad, drain pad, and gate pad of each of the GaN transistors and exposed from the first sealing resin, the posts including a source post formed on the source pad of one of the two GaN units adjacent to each other in the first direction, and a drain post formed on the drain pad of the other of the two GaN units adjacent to each other in the first direction, and a connection wiring layer arranged on the sealing surface electrically connecting the source post and the drain post to each other.
  • a semiconductor module includes a support substrate, the semiconductor device disposed on the support substrate, a drive chip disposed on the support substrate and electrically connected to the semiconductor device, a control chip disposed on the support substrate and electrically connected to the drive chip, and a second sealing resin that seals the semiconductor device, the control chip, and the drive chip.
  • a method for manufacturing a semiconductor device includes preparing a wafer having a wafer front surface and a wafer back surface, including a plurality of chip formation regions in which GaN transistors are formed on the wafer front surface side, forming grooves between adjacent chip formation regions, forming posts on the source pad, drain pad, and gate pad of each of the GaN transistors, forming a resin layer on the wafer that fills the grooves and exposes the upper surfaces of the posts, and grinding the wafer from the wafer back surface to expose the resin layer in the grooves, thereby electrically isolating the wafer for each chip formation region to form a substrate in which the GaN transistors are formed, the posts including a source post and a drain post, forming the source post on the source pad of one of the two adjacent chip formation regions and forming the drain post on the drain pad of the other, and forming a connection wiring layer on the upper surface of the resin layer that electrically connects the source post and the drain post to each other.
  • the above-mentioned semiconductor device, semiconductor module, and method for manufacturing a semiconductor device can reduce the height of the semiconductor device.
  • FIG. 1 is a perspective view of an exemplary semiconductor device according to one embodiment.
  • FIG. 2 is a schematic plan view illustrating an exemplary internal structure of the semiconductor device of FIG.
  • FIG. 3 is a schematic plan view of one GaN unit in the semiconductor device of FIG.
  • FIG. 4 is a rear view of the semiconductor device of FIG.
  • FIG. 5 is a schematic cross-sectional view of a GaN transistor of the semiconductor device of FIG.
  • FIG. 6 is a schematic plan view of the GaN transistor of FIG.
  • FIG. 7 is a schematic cross-sectional view of the semiconductor device taken along line F7-F7 in FIG.
  • FIG. 8 is a schematic cross-sectional view of the semiconductor device taken along line F8-F8 in FIG.
  • FIG. 9 is a circuit diagram of the semiconductor device of FIG. FIG.
  • FIG. 10 is a schematic plan view showing an internal structure of an exemplary semiconductor module according to an embodiment.
  • FIG. 11 is an enlarged view of the semiconductor device and its periphery in the semiconductor module of FIG. 12 is a rear view of the semiconductor module of FIG. 13 is a schematic cross-sectional view of the semiconductor module taken along line F13-F13 in FIG.
  • FIG. 14 is a circuit diagram showing a part of the circuit configuration of the semiconductor module of FIG. 15A to 15C are schematic cross-sectional views showing exemplary manufacturing steps for the semiconductor device of FIG.
  • FIG. 16 is a schematic cross-sectional view showing an exemplary manufacturing step subsequent to FIG.
  • FIG. 17 is a schematic cross-sectional view showing an exemplary manufacturing step subsequent to FIG. FIG.
  • FIG. 18 is a schematic cross-sectional view showing an exemplary manufacturing process subsequent to FIG.
  • FIG. 19 is a schematic cross-sectional view showing an exemplary manufacturing step subsequent to FIG.
  • FIG. 20 is a schematic cross-sectional view showing an exemplary manufacturing step subsequent to FIG.
  • FIG. 21 is a schematic cross-sectional view showing an exemplary manufacturing step subsequent to FIG.
  • FIG. 22 is a schematic cross-sectional view showing an exemplary manufacturing step subsequent to FIG.
  • FIG. 23 is a schematic cross-sectional view showing an exemplary manufacturing step subsequent to FIG.
  • FIG. 24 is a schematic cross-sectional view showing an exemplary manufacturing step subsequent to FIG.
  • FIG. 25 is a schematic cross-sectional view showing an exemplary manufacturing step subsequent to FIG.
  • FIG. 26 is a schematic cross-sectional view showing an exemplary manufacturing step subsequent to FIG.
  • FIG. 27 is a schematic cross-sectional view showing an exemplary manufacturing step subsequent to FIG.
  • FIG. 28 is a schematic cross-sectional view showing an exemplary manufacturing step subsequent to FIG.
  • FIG. 29 is a schematic cross-sectional view showing an exemplary manufacturing step subsequent to FIG.
  • FIG. 30 is a schematic cross-sectional view showing an exemplary manufacturing step subsequent to FIG.
  • FIG. 31 is a schematic cross-sectional view showing an exemplary manufacturing step subsequent to FIG.
  • FIG. 32 is a schematic cross-sectional view showing an exemplary manufacturing step subsequent to FIG.
  • FIG. 33 is a schematic cross-sectional view showing an exemplary manufacturing step subsequent to FIG. FIG.
  • FIG. 34 is a schematic cross-sectional view showing an exemplary manufacturing step following FIG.
  • FIG. 35 is a schematic cross-sectional view showing an exemplary manufacturing step following FIG.
  • FIG. 36 is a schematic cross-sectional view showing an exemplary manufacturing step following FIG.
  • FIG. 37 is a schematic cross-sectional view showing an exemplary manufacturing step following FIG.
  • FIG. 38 is a schematic cross-sectional view showing an exemplary manufacturing step following FIG.
  • FIG. 39 is a schematic cross-sectional view showing an exemplary manufacturing step following FIG.
  • FIG. 40 is a schematic cross-sectional view showing an exemplary manufacturing step following FIG.
  • FIG. 41 is a schematic cross-sectional view showing an exemplary manufacturing step following FIG.
  • FIG. 42 is a schematic plan view showing an exemplary manufacturing step following FIG. FIG.
  • FIG. 43 is a perspective view of a semiconductor device according to a modified example.
  • FIG. 44 is an exemplary schematic plan view showing the internal structure of the semiconductor device of FIG.
  • FIG. 45 is a rear view of the semiconductor device of FIG.
  • FIG. 46 is a schematic cross-sectional view of a GaN transistor in a semiconductor device according to a modified example.
  • FIG. 1 is a perspective view showing the appearance of a semiconductor device 10 according to an embodiment.
  • the semiconductor device 10 includes a first sealing resin 60 having a rectangular plate shape, and an external wiring layer 50 exposed from the first sealing resin 60.
  • the thickness direction of the first sealing resin 60 is defined as the "Z direction”.
  • Two directions perpendicular to the Z direction are defined as the "X direction” and the "Y direction”.
  • "plan view” refers to the semiconductor device 10 being viewed from the thickness direction (Z direction) of the first sealing resin 60.
  • the first sealing resin 60 has a rectangular shape with the X direction being the longitudinal direction and the Y direction being the lateral direction.
  • the first sealing resin 60 has a sealing surface 60U and a sealing back surface 60R that face opposite each other in the Z direction, and first to fourth sealing side surfaces 60SA to 60SD that intersect with the sealing surface 60U and the sealing back surface 60R.
  • both the sealing surface 60U and the sealing back surface 60R are formed as planes perpendicular to the Z direction.
  • the first to fourth sealing side surfaces 60SA to 60SD are planes perpendicular to the sealing surface 60U and the sealing back surface 60R.
  • the first sealing side surface 60SA and the second sealing side surface 60SB form both end surfaces of the first sealing resin 60 in the X direction
  • the third sealing side surface 60SC and the fourth sealing side surface 60SD form both end surfaces of the first sealing resin 60 in the Y direction.
  • the external wiring layer 50 is exposed from the sealing surface 60U.
  • the external wiring layer 50 is provided on the sealing surface 60U.
  • the external wiring layer 50 includes a connection wiring layer 51, a drain wiring layer 52, a source wiring layer 53, a first gate wiring layer 54, and a second gate wiring layer 55.
  • a plurality of connection wiring layers 51, a drain wiring layer 52, a source wiring layer 53, a first gate wiring layer 54, and a second gate wiring layer 55 are provided (three in the example of FIG. 1).
  • the connection wiring layer 51, the drain wiring layer 52, the source wiring layer 53, the first gate wiring layer 54, and the second gate wiring layer 55 are provided at a distance from each other in a direction perpendicular to the thickness direction of the first sealing resin 60. In the example of FIG.
  • connection wiring layer 51 three sets of the connection wiring layer 51, the drain wiring layer 52, the source wiring layer 53, the first gate wiring layer 54, and the second gate wiring layer 55 arranged at a distance from each other in the Y direction are arranged at a distance from each other in the X direction.
  • the drain wiring layer 52, the first gate wiring layer 54, the connection wiring layer 51, the second gate wiring layer 55, and the source wiring layer 53 are arranged in this order from the fourth sealing side 60SD toward the third sealing side 60SC.
  • connection wiring layers 51 are disposed in the center of the first sealing resin 60 in the Y direction.
  • the multiple connection wiring layers 51 are aligned with each other in the Y direction and spaced apart from each other in the X direction.
  • Each connection wiring layer 51 is formed in a rectangular shape in plan view.
  • the multiple drain wiring layers 52 are disposed at the end of the first sealing resin 60 closer to the fourth sealing side surface 60SD in the Y direction.
  • the multiple drain wiring layers 52 are aligned with each other in the Y direction and spaced apart from each other in the X direction.
  • Each drain wiring layer 52 is formed in a strip shape extending in the X direction in a plan view.
  • the multiple source wiring layers 53 are disposed at the end of the first sealing resin 60 closer to the third sealing side surface 60SC in the Y direction.
  • the multiple source wiring layers 53 are aligned with each other in the Y direction and spaced apart from each other in the X direction.
  • Each source wiring layer 53 is formed in a strip shape extending in the X direction in a plan view.
  • the multiple first gate wiring layers 54 are arranged closer to the third sealing side surface 60SC in the Y direction than the multiple drain wiring layers 52.
  • the multiple first gate wiring layers 54 are arranged spaced apart from each other in the X direction while being aligned with each other in the Y direction.
  • Each first gate wiring layer 54 is formed in a roughly U-shape that opens toward the third sealing side surface 60SC in a plan view.
  • the multiple first gate wiring layers 54 are arranged closer to the fourth sealing side surface 60SD in the Y direction than the multiple connection wiring layers 51.
  • Each connection wiring layer 51 is arranged so that a portion of it enters a recess in the multiple first gate wiring layers 54 in a plan view.
  • the multiple second gate wiring layers 55 are arranged closer to the third sealing side surface 60SC in the Y direction than the multiple connection wiring layers 51.
  • the multiple second gate wiring layers 55 are arranged spaced apart from each other in the X direction while being aligned with each other in the Y direction.
  • Each second gate wiring layer 55 is formed in a roughly U-shape surrounding the source wiring layers 53 adjacent to each other in the Y direction in a plan view.
  • the second gate wiring layer 55 has the same shape as the first gate wiring layer 54.
  • Each source wiring layer 53 is arranged so as to enter a recess of the multiple second gate wiring layers 55 in a plan view.
  • Fig. 2 is a plan view that shows a schematic view of the semiconductor device 10 shown in Fig. 1.
  • a schematic internal structure of the semiconductor device 10 is shown by dashed lines.
  • the semiconductor device 10 includes a plurality of (six in this embodiment) GaN (gallium nitride) units 20A-20F.
  • the GaN units 20A-20F are provided in the first sealing resin 60 at a distance from each other in a first direction (Y direction) perpendicular to the Z direction.
  • Y direction first direction
  • three pairs of two GaN units adjacent to each other in the first direction (Y direction) are arranged at a distance from each other in the second direction (X direction).
  • a pair of GaN units 20A and 20B, a pair of GaN units 20C and 20D, and a pair of GaN units 20E and 20F adjacent to each other in the Y direction are arranged at a distance from each other in the X direction.
  • the second direction is a direction perpendicular to both the thickness direction (Z direction) and the first direction (Y direction) of the first sealing resin 60, and is the X direction in this embodiment.
  • GaN units 20A, 20C, and 20E are arranged spaced apart from one another in the X direction while being aligned with one another in the Y direction.
  • GaN units 20B, 20D, and 20F are arranged spaced apart from one another in the X direction while being aligned with one another in the Y direction.
  • GaN units 20A, 20C, and 20E are arranged closer to the fourth sealing side surface 60SD than GaN units 20B, 20D, and 20F.
  • GaN unit 20A is arranged closer to the first sealing side surface 60SA than GaN units 20C and 20E.
  • GaN unit 20E is arranged closer to the second sealing side surface 60SB than GaN units 20A and 20C.
  • GaN unit 20C is arranged between GaN unit 20A and GaN unit 20E in the X direction.
  • GaN unit 20B is disposed closer to first sealing side surface 60SA than GaN units 20D and 20F.
  • GaN unit 20F is disposed closer to second sealing side surface 60SB than GaN units 20B and 20D.
  • GaN unit 20D is disposed between GaN unit 20B and GaN unit 20F in the X direction.
  • 3 is a plan view that shows a schematic planar structure of the GaN unit 20 A. Note that the GaN units 20 B to 20 F have the same configuration as the GaN unit 20 A, and therefore the description thereof will be omitted.
  • the GaN unit 20A includes a substrate 21.
  • the substrate 21 is formed in a rectangular flat plate shape with the thickness direction being in the Z direction.
  • the substrate 21 has a substrate front surface 21U and a substrate back surface 21R (both see FIG. 5) that face opposite each other in the Z direction.
  • the substrate front surface 21U faces the same side as the sealing surface 60U of the first sealing resin 60 (see FIG. 7), and the substrate back surface 21R faces the same side as the sealing back surface 60R (see FIG. 7).
  • the substrate 21 may be formed of silicon (Si), silicon carbide (SiC), gallium nitride (GaN), sapphire, or other substrate materials.
  • the substrate 21 may be a semiconductor substrate.
  • the substrate 21 may be a Si substrate.
  • the thickness of the substrate 21 may be, for example, 200 ⁇ m or more and 1500 ⁇ m or less.
  • the GaN unit 20A includes a source pad 35 , a drain pad 36 , and a gate pad 37 provided on the substrate 21 .
  • the drain pad 36 is disposed at an end of the GaN unit 20A closer to the fourth sealing side surface 60SD of the first sealing resin 60. In a plan view, the drain pad 36 is formed in a band shape extending in the X direction.
  • the drain pad 36 is disposed at a position overlapping the drain wiring layer 52.
  • the length of the drain pad 36 in the X direction is longer than the length of the drain wiring layer 52 in the X direction.
  • the drain pad 36 is electrically connected to the drain wiring layer 52.
  • the source pad 35 is disposed away from the drain pad 36 in the Y direction, closer to the third sealing side surface 60SC (see FIG. 2). It can also be said that the source pad 35 is disposed at the end of the GaN unit 20A closer to the GaN unit 20B (see FIG. 2). In a plan view, the source pad 35 is formed in a band shape extending in the X direction.
  • the source pad 35 is disposed at a position overlapping the connection wiring layer 51.
  • the length of the source pad 35 in the X direction is longer than the length of the connection wiring layer 51 in the X direction.
  • the source pad 35 is electrically connected to the connection wiring layer 51.
  • multiple gate pads 37 are provided.
  • the two gate pads 37 are distributed and disposed on both sides of the source pad 35 in the X direction.
  • Each gate pad 37 is disposed in a position adjacent to the source pad 35 in the X direction.
  • the gate pad 37 is formed in a rectangular shape with the Y direction as the long side and the X direction as the short side.
  • each of the two gate pads 37 is disposed in a position overlapping the first gate wiring layer 54.
  • a cell region 38 in which a plurality of GaN transistors 22 (see FIG. 5) are formed is provided between the source pad 35 and the drain pad 36 of the GaN unit 20A in the Y direction.
  • the GaN unit 20A includes the GaN transistors 22.
  • the cell region 38 is formed in a rectangular shape with the X direction as the longitudinal direction and the Y direction as the lateral direction.
  • a portion of the first gate wiring layer 54 is disposed in a position that overlaps with the cell region 38 (see FIG. 3) in plan view.
  • GaN units 20B, 20D, and 20F have a different connection to the external wiring layer 50 compared to GaN units 20A, 20C, and 20E.
  • the connection to the external wiring layer 50 of GaN units 20B, 20D, and 20F is the same. Therefore, only the connection to the external wiring layer 50 of GaN unit 20B will be described, and the connection to the external wiring layer 50 of GaN units 20D and 20F will not be described.
  • the drain pad 36 of the GaN unit 20B is disposed at a position overlapping the connection wiring layer 51 in a plan view. This drain pad 36 is electrically connected to the connection wiring layer 51. In other words, the drain pad 36 of the GaN unit 20B is electrically connected to the source pad 35 of the GaN unit 20A by the connection wiring layer 51.
  • the source pad 35 of the GaN unit 20B is disposed at a position overlapping the source wiring layer 53 in a plan view. This source pad 35 is electrically connected to the source wiring layer 53. In the example of FIG. 2, the length of the source pad 35 in the X direction is longer than the length of the source wiring layer 53 in the X direction.
  • the substrate back surface 21R of the substrate 21 of each of the GaN units 20A to 20F is exposed from the sealing back surface 60R.
  • the substrate back surface 21R is formed to be flush with the sealing back surface 60R.
  • the substrate back surface 21R and the sealing back surface 60R are both ground, so that the substrate back surface 21R and the sealing back surface 60R are flush with each other. For this reason, grinding marks are formed on the substrate back surface 21R and the sealing back surface 60R.
  • the distance DA between adjacent substrates 21 of GaN units 20A to 20F is equal to each other.
  • the distance DA is, for example, 10 ⁇ m or more and 50 ⁇ m or less.
  • the distance DB between the substrate 21 of GaN units 20A and 20B and the first sealing side 60SA in the X direction is smaller than the distance DA.
  • the distance DB is, for example, smaller than 1/2 the distance DA.
  • the distance DC between the substrate 21 of GaN units 20E and 20F and the second sealing side 60SB in the X direction is smaller than the distance DA.
  • the distance DC is, for example, smaller than 1/2 the distance DA. In other words, the distance DC is equal to the distance DB.
  • the distance DD between GaN units 20A, 20C, 20E and the fourth sealing side 60SD in the Y direction is smaller than the distance DA.
  • the distance DD is, for example, smaller than 1/2 the distance DA. In other words, the distance DD is equal to the distance DB.
  • the distance DE between the substrate 21 of the GaN units 20B, 20D, and 20F and the third sealing side surface 60SC in the Y direction is smaller than the distance DA.
  • the distance DE is, for example, smaller than 1/2 the distance DA. In other words, the distance DE is equal to the distance DB. It can also be said that the distance DE is equal to the distance DD.
  • Internal structure of GaN unit] 5 is a cross-sectional view showing a schematic cross-sectional structure of one of the GaN transistors 22 in the cell region 38 of the GaN unit 20A. To facilitate understanding of the drawing, hatched lines are omitted for some components of the GaN transistor 22.
  • the GaN transistor 22 is provided on the substrate surface 21U side of the substrate 21.
  • a buffer layer 23 is provided on the substrate surface 21U of the substrate 21.
  • the GaN transistor 22 is provided on the buffer layer 23.
  • the buffer layer 23 may include one or more nitride semiconductor layers.
  • the buffer layer 23 may be made of any material that can suppress warping of the substrate 21 and cracks in the GaN unit 20A caused by, for example, a mismatch in the thermal expansion coefficient between the substrate 21 and the electron transit layer 24 described below.
  • the buffer layer 23 may include at least one of an aluminum nitride (AlN) layer, an aluminum gallium nitride (AlGaN) layer, and a graded AlGaN layer having different aluminum (Al) compositions.
  • the buffer layer 23 may be made of a single AlN layer, a single AlGaN layer, a layer having an AlGaN/GaN superlattice structure, a layer having an AlN/AlGaN superlattice structure, or a layer having an AlN/GaN superlattice structure.
  • the buffer layer 23 may include a first buffer layer which is an AlN layer formed on the substrate 21, and a second buffer layer which is an AlGaN layer formed on the AlN layer (first buffer layer).
  • the first buffer layer may be an AlN layer having a thickness of, for example, 100 nm or more and 300 nm or less.
  • the second buffer layer may be formed by stacking a plurality of graded AlGaN layers having a thickness of, for example, 100 nm or more and 300 nm or less.
  • impurities may be introduced into a part of the buffer layer 23 to make the buffer layer 23 semi-insulating.
  • the impurity may be, for example, carbon (C) or iron (Fe), and the concentration of the impurity may be, for example, 4 ⁇ 10 16 cm ⁇ 3 or more.
  • the GaN transistor 22 includes an electron transit layer 24, an electron supply layer 25, a gate layer 27, a gate electrode 28, a source electrode 29, a drain electrode 30, a first insulating film 31, and a second insulating film 32.
  • the electron travel layer 24 is formed on the buffer layer 23.
  • the electron travel layer 24 is made of a nitride semiconductor.
  • the electron travel layer 24 may be, for example, a GaN layer.
  • the electron travel layer 24 has a thickness of, for example, 0.5 ⁇ m or more and 2 ⁇ m or less.
  • an impurity may be introduced into a part of the electron travel layer 24 to make the electron travel layer 24 semi-insulating except for the surface layer region.
  • the impurity may be, for example, C
  • the peak concentration of the impurity in the electron travel layer 24 may be, for example, 1 ⁇ 10 19 cm ⁇ 3 or more.
  • the electron supply layer 25 is formed on the electron transit layer 24.
  • the electron supply layer 25 is made of a nitride semiconductor having a larger band gap than the electron transit layer 24, and may be, for example, an AlGaN layer.
  • the band gap increases as the Al composition increases, so the electron supply layer 25, which is an AlGaN layer, has a larger band gap than the electron transit layer 24, which is a GaN layer.
  • the electron supply layer 25 is made of Al x Ga 1-x N, where x is 0.1 ⁇ x ⁇ 0.4, and more preferably 0.1 ⁇ x ⁇ 0.3.
  • the electron supply layer 25 may have a thickness of 5 nm or more and 20 nm or less. In one example, the electron supply layer 25 may have a thickness of 8 nm or more.
  • the electron transit layer 24 and the electron supply layer 25 are composed of nitride semiconductors having different lattice constants. Therefore, the nitride semiconductor (e.g., GaN) constituting the electron transit layer 24 and the nitride semiconductor (e.g., AlGaN) constituting the electron supply layer 25 form a lattice-mismatched heterojunction.
  • the energy level of the conduction band of the electron transit layer 24 near the heterojunction interface is lower than the Fermi level due to the spontaneous electrodes of the electron transit layer 24 and the electron supply layer 25 and the piezoelectric polarization caused by the stress experienced by the electron supply layer 25 near the heterojunction interface.
  • 2DEG two-dimensional electron gas
  • the gate layer 27 is formed on the electron supply layer 25. More specifically, the gate layer 27 is formed on a part of the electron supply layer 25.
  • the gate layer 27 is made of a nitride semiconductor containing an acceptor-type impurity.
  • the gate layer 27 may be made of any material having a band gap smaller than that of the electron supply layer 25 (for example, an AlGaN layer).
  • the gate layer 27 may be a GaN (p-type GaN) layer containing an acceptor-type impurity.
  • the acceptor-type impurity may include at least one of zinc (Zn), magnesium (Mg), and C.
  • the peak concentration of the acceptor-type impurity in the gate layer 27 may be 7 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the gate layer 27 may be a GaN layer containing at least one of Mg and Zn as an impurity.
  • the gate electrode 28 is located above the electron supply layer 25.
  • the gate electrode 28 may be composed of one or more metal layers.
  • the gate electrode 28 may be composed of a titanium nitride (TiN) layer.
  • the gate electrode 28 may be composed of a first metal layer formed of titanium (Ti) and a second metal layer formed of TiN provided on the first metal layer.
  • the gate electrode 28 can form a Schottky junction with the gate layer 27.
  • the first insulating film 31 may be formed on a part of the gate layer 27.
  • the first insulating film 31 may be sandwiched between the gate layer 27 and the gate electrode 28.
  • the first insulating film 31 may be formed of at least one of silicon nitride (SiN), silicon dioxide (SiO 2 ), silicon oxynitride (SiON), aluminum oxide (Al 2 O 3 ), AlN, and aluminum oxynitride (AlON).
  • the first insulating film 31 may be formed of Si 3 N 4.
  • the first insulating film 31 includes an opening 31A that exposes the gate layer 27.
  • the gate electrode 28 is in contact with both the gate layer 27 and the first insulating film 31.
  • the gate electrode 28 includes a gate contact portion that is in contact with the gate layer 27 through the opening 31A of the first insulating film 31, and a gate field plate portion formed on the first insulating film 31.
  • the gate field plate portion is continuous with the gate contact portion and is formed integrally with the gate contact portion.
  • the second insulating film 32 covers the electron supply layer 25, the gate layer 27, the first insulating film 31, and the gate electrode 28.
  • the second insulating film 32 includes a first opening 32A and a second opening 32B that expose the surface of the electron supply layer 25.
  • the first opening 32A and the second opening 32B are formed spaced apart from each other.
  • the gate layer 27 is located between the first opening 32A and the second opening 32B, and is spaced apart from each of the first opening 32A and the second opening 32B. More specifically, the gate layer 27 is located closer to the first opening 32A than to the second opening 32B.
  • the second insulating film 32 may be, for example, a passivation film, and may be made of at least one of SiN, SiO 2 , SiON, Al 2 O 3 , AlN, and AlON. In one example, the second insulating film 32 may be made of Si 3 N 4. That is, the first insulating film 31 and the second insulating film 32 may be made of the same material.
  • the second insulating film 32 may have a thickness of, for example, 80 nm or more and 200 nm or less.
  • the source electrode 29 is in contact with the electron supply layer 25 through the first opening 32A of the second insulating film 32.
  • the source electrode 29 is in ohmic contact with the 2DEG 26 directly below the electron supply layer 25 through the first opening 32A.
  • the source electrode 29 may include a source contact portion 29A filled in the first opening 32A and a source field plate portion 29B covering the second insulating film 32.
  • the source field plate portion 29B is continuous with the source contact portion 29A and is formed integrally with the source contact portion 29A.
  • the source field plate portion 29B includes an end portion 29C located between the second opening portion 32B and the gate layer 27 in a plan view.
  • the source field plate portion 29B plays a role in mitigating electric field concentration near the end portion of the gate electrode 28 and near the end portion of the gate layer 27 when a gate voltage is applied to the gate electrode 28.
  • the drain electrode 30 is in contact with the electron supply layer 25 through the second opening 32B of the second insulating film 32.
  • the drain electrode 30 is in ohmic contact with the 2DEG 26 directly below the electron supply layer 25 through the second opening 32B.
  • Each of the drain electrode 30 and the source electrode 29 can be composed of one or more metal layers (e.g., any combination of a Ti layer, a TiN layer, an Al layer, an AlSiCu layer, and an AlCu layer, etc.).
  • FIG. 6 is a schematic partially enlarged plan view of the GaN transistor 22 of FIG. 5.
  • the gate electrode 28, the second insulating film 32, and the source field plate portion 29B of the source electrode 29 are omitted in FIG. 6.
  • the end portion 29C of the source field plate portion 29B is drawn with a two-dot chain line.
  • the portion of the drain electrode 30 that contacts the electron supply layer 25 is drawn with a solid line, while the portion provided on the second insulating film 32 is drawn with a two-dot chain line.
  • the cell region 38 includes an active region 38A that contributes to the transistor operation of the GaN transistor 22, and a non-active region 38B that does not contribute to the transistor operation.
  • the active region 38A and the non-active region 38B are arranged alternately.
  • the drain electrode 30 is formed in the active region 38A.
  • the active region 38A may extend over approximately the same range as the drain electrode 30.
  • the non-active region 38B may extend to a range where the drain electrode 30 is not present. Therefore, in the above arrangement direction, the non-active region 38B is adjacent to the active region 38A.
  • the source electrode 29, the gate layer 27 in which the gate electrode 28 (see FIG. 5) is located, and the drain electrode 30 are arranged adjacent to each other in a direction perpendicular to the arrangement direction in a plan view on the electron supply layer 25.
  • the combination of the source electrode 29, the gate layer 27 (gate electrode 28), and the drain electrode 30 constitutes one GaN transistor 22.
  • four GaN transistors 22 are arranged in each active region 38A. In reality, more GaN transistors 22 may be arranged in each active region 38A.
  • FIG. 7 is a cross-sectional view showing a schematic cross-sectional structure of the semiconductor device 10 cut along line F7-F7 in FIG. 2.
  • FIG. 7 shows a schematic cross-sectional structure of GaN units 20A and 20B.
  • FIG. 8 is a cross-sectional view showing a schematic cross-sectional structure of the semiconductor device 10 cut along line F8-F8 in FIG. 2.
  • FIG. 8 shows a schematic cross-sectional structure of GaN units 20A, 20C, and 20E. Note that, to make the drawings easier to understand, the configuration of the GaN transistor 22 in FIG. 5 is omitted in FIGS. 7 and 8.
  • GaN transistor 22 of GaN unit 20A and the GaN transistor 22 of GaN unit 20B have the same configuration.
  • the GaN transistor 22 of GaN unit 20A and the GaN transistor 22 of GaN units 20C and 20E have the same configuration.
  • the GaN transistor 22 of GaN unit 20A and the GaN transistor 22 of GaN units 20D and 20F have the same configuration. In this way, GaN units 20A to 20F include GaN transistors 22 with the same configuration.
  • the GaN transistor 22 includes a third insulating film 33 and a wiring layer 34.
  • the GaN transistor 22 also includes the source pad 35, drain pad 36, and gate pad 37 described above.
  • the third insulating film 33 is an insulating film that covers the source electrode 29 and the drain electrode 30 (not shown in FIGS. 7 and 8, see FIG. 5).
  • the third insulating film 33 is an interlayer insulating film, and is made of, for example, SiO2 .
  • the wiring layer 34 electrically connects the gate electrode 28 (not shown in Figures 7 and 8, see Figure 5), the source electrode 29, and the drain electrode 30 to the source pad 35, the drain pad 36, and the gate pad 37, respectively.
  • the wiring layer 34 includes a source wiring portion 34S that electrically connects the source electrode 29 and the source pad 35, a drain wiring portion 34D that electrically connects the drain electrode 30 and the drain pad 36, and a gate wiring portion 34G (see FIG. 8) that electrically connects the gate electrode 28 and the gate pad 37.
  • Each of the source wiring portion 34S, the drain wiring portion 34D, and the gate wiring portion 34G includes a portion provided on the third insulating film 33.
  • the source wiring portion 34S includes a plurality of source contacts (not shown) provided in a portion that overlaps with the source electrode 29 in a plan view.
  • the plurality of source contacts penetrate the third insulating film 33 in the Z direction and are in contact with the source electrode 29.
  • the drain wiring portion 34D includes a plurality of drain contacts (not shown) provided in a portion that overlaps with the drain electrode 30 in a plan view.
  • the plurality of drain contacts penetrate the third insulating film 33 in the Z direction and are in contact with the drain electrode 30.
  • Each of the source wiring portion 34S, the drain wiring portion 34D, and the gate wiring portion 34G is composed of, for example, a plurality of metal layers.
  • each of the source wiring portion 34S, the drain wiring portion 34D, and the gate wiring portion 34G is formed by electrolytic plating.
  • Each of the source wiring portion 34S, the drain wiring portion 34D, and the gate wiring portion 34G is composed of, for example, a Ti layer as a seed layer and a Cu layer as a plating layer.
  • the wiring layer 34 includes a fourth insulating film 34A that insulates the source wiring portion 34S, the drain wiring portion 34D, and the gate wiring portion 34G from each other.
  • the fourth insulating film 34A is provided on the third insulating film 33.
  • the thickness of the fourth insulating film 34A is equal to the thickness of the source wiring portion 34S, the drain wiring portion 34D, and the gate wiring portion 34G.
  • the thickness of the fourth insulating film 34A is thinner than the thickness of the third insulating film 33.
  • the fourth insulating film 34A is an interlayer insulating film and is formed of, for example, SiO2 .
  • a source pad 35, a drain pad 36, and a gate pad 37 are provided on the wiring layer 34.
  • the source pad 35 is disposed at a position overlapping the source wiring portion 34S in a plan view.
  • the source wiring portion 34S is disposed at a position overlapping the source pad 35 in a plan view.
  • the source pad 35 includes a contact portion in contact with the source wiring portion 34S.
  • the gate pad 37 shown in FIG. 8 is disposed at a position overlapping the gate wiring portion 34G in a planar view.
  • the gate wiring portion 34G is disposed at a position overlapping the gate pad 37 in a planar view.
  • the gate pad 37 includes a contact portion that contacts the gate wiring portion 34G.
  • Each of the source pad 35, the drain pad 36, and the gate pad 37 is composed of, for example, a plurality of metal layers.
  • each of the source pad 35, the drain pad 36, and the gate pad 37 is formed by electrolytic plating.
  • Each of the source pad 35, the drain pad 36, and the gate pad 37 is composed of, for example, a Ti layer as a seed layer and a Cu layer as a plating layer.
  • the GaN transistor 22 includes a fifth insulating film 39 that insulates the source pad 35, the drain pad 36, and the gate pad 37 from one another.
  • the film thickness of the fifth insulating film 39 is equal to the thicknesses of the source pad 35, the drain pad 36, and the gate pad 37.
  • the film thickness of the fifth insulating film 39 is equal to or less than the film thickness of the third insulating film 33.
  • the fifth insulating film 39 is an interlayer insulating film and is formed of, for example, SiO2 .
  • the source post 41 includes an upper surface 41U exposed from the sealing surface 60U.
  • the drain post 42 includes an upper surface 42U exposed from the sealing surface 60U.
  • the gate post 43 includes an upper surface 43U exposed from the sealing surface 60U. As shown in Figures 7 and 8, the upper surface 41U of the source post 41, the upper surface 42U of the drain post 42, the upper surface 43U of the gate post 43, and the sealing surface 60U are flush with each other.
  • the upper surface 41U of the source post 41, the upper surface 42U of the drain post 42, the upper surface 43U of the gate post 43, and the sealing surface 60U are all ground, so that the upper surface 41U of the source post 41, the upper surface 42U of the drain post 42, the upper surface 43U of the gate post 43, and the sealing surface 60U are flush with each other.
  • grinding marks are formed on the top surface 41U of the source post 41, the top surface 42U of the drain post 42, the top surface 43U of the gate post 43, and the sealing surface 60U.
  • the source post 41 is provided on the source pad 35.
  • the source post 41 is in contact with the source pad 35.
  • the source post 41 is electrically connected to the source electrode 29 (see FIG. 5) via the source pad 35 and the source wiring portion 34S.
  • connection wiring layer 51 is provided on the source post 41 as the external wiring layer 50.
  • the width dimension (size in the Y direction) of the connection wiring layer 51 is greater than the width dimension of the source post 41.
  • the length dimension (size in the X direction) of the connection wiring layer 51 is greater than the length dimension of the source post 41. For this reason, in a planar view, the connection wiring layer 51 protrudes from the source post 41 in both the X direction and the Y direction.
  • the portion of the connection wiring layer 51 that protrudes from the source post 41 in a planar view is provided on the sealing surface 60U.
  • the drain post 42 is provided on the drain pad 36.
  • the drain post 42 is in contact with the drain pad 36.
  • the drain post 42 is electrically connected to the drain electrode 30 (see FIG. 5) via the drain pad 36 and the drain wiring portion 34D.
  • the drain post 42 is strip-shaped extending in the X direction in a plan view.
  • the width dimension (size in the Y direction) of the drain post 42 is smaller than the width dimension (size in the Y direction) of the drain pad 36.
  • the length dimension (size in the X direction) of the drain post 42 is smaller than the length dimension (size in the X direction) of the drain pad 36.
  • a drain wiring layer 52 is provided on the drain post 42 as the external wiring layer 50.
  • the width dimension (size in the Y direction) of the drain wiring layer 52 is greater than the width dimension of the drain post 42.
  • the length dimension (size in the X direction) of the drain wiring layer 52 is greater than the length dimension of the drain post 42. Therefore, in a planar view, the drain wiring layer 52 protrudes from the drain post 42 in both the X direction and the Y direction.
  • the portion of the drain wiring layer 52 that protrudes from the drain post 42 in a planar view is provided on the sealing surface 60U.
  • the gate posts 43 are provided on the gate pads 37.
  • a plurality of gate posts 43 are provided in accordance with the number of gate pads 37.
  • two gate posts 43 are provided in accordance with the two gate pads 37.
  • Each gate post 43 is electrically connected to the gate electrode 28 (see FIG. 5) via the gate pad 37 and the gate wiring portion 34G.
  • the gate post 43 is rectangular in shape with its short side in the X direction and its long side in the Y direction in a plan view.
  • the width dimension (size in the X direction) of the gate post 43 is smaller than the width dimension (size in the X direction) of the gate pad 37.
  • the length dimension (size in the Y direction) of the gate post 43 is smaller than the length dimension (size in the Y direction) of the gate pad 37.
  • a first gate wiring layer 54 is provided on each gate post 43 as an external wiring layer 50.
  • the width dimension of the first gate wiring layer 54 (the dimension in a direction perpendicular to the direction in which the first gate wiring layer 54 extends in a plan view) is larger than the width dimension of the gate post 43.
  • the first gate wiring layer 54 is provided so as to electrically connect two gate posts 43.
  • GaN units 20C and 20E include posts 40, similar to GaN unit 20A.
  • the positional and dimensional relationships between the posts 40 and the external wiring layer 50 of GaN units 20C and 20E are similar to those of GaN unit 20A.
  • the GaN unit 20B includes a post 40, similar to the GaN unit 20A.
  • the positional relationship and dimensional relationship between the source post 41 and the source pad 35 of the GaN unit 20B are similar to the positional relationship and dimensional relationship between the source post 41 and the source pad 35 of the GaN unit 20A.
  • the positional relationship and dimensional relationship between the drain post 42 and the drain pad 36 of the GaN unit 20B are similar to the positional relationship and dimensional relationship between the drain post 42 and the drain pad 36 of the GaN unit 20A.
  • the positional relationship and dimensional relationship between the gate post 43 and the gate pad 37 of the GaN unit 20B are similar to the positional relationship and dimensional relationship between the gate post 43 and the gate pad 37 of the GaN unit 20A.
  • connection wiring layer 51 is provided on the drain post 42 of the GaN unit 20B.
  • the width dimension (size in the Y direction) of the connection wiring layer 51 is larger than the width dimension (size in the Y direction) of the drain post 42.
  • the length dimension (size in the X direction) of the connection wiring layer 51 is larger than the length dimension (size in the X direction) of the drain post 42. Therefore, in a plan view, the connection wiring layer 51 protrudes from the drain post 42 in both the X direction and the Y direction.
  • the portion of the connection wiring layer 51 protruding from the drain post 42 in a plan view is provided on the sealing surface 60U.
  • a second gate wiring layer 55 is provided on each gate post 43 of the GaN unit 20B.
  • the width dimension of the second gate wiring layer 55 (the dimension in a direction perpendicular to the direction in which the second gate wiring layer 55 extends in a plan view) is larger than the width dimension of the gate post 43.
  • the second gate wiring layer 55 is provided so as to electrically connect the two gate posts 43.
  • GaN units 20D and 20F include posts 40, similar to GaN unit 20B.
  • the positional and dimensional relationships between the posts 40 and the external wiring layer 50 of GaN units 20D and 20F are similar to those of GaN unit 20B.
  • the drain post 42 of the GaN unit 20A is electrically connected to the drain wiring layer 52. Both the source post 41 of the GaN unit 20A and the drain post 42 of the GaN unit 20B are electrically connected to the connection wiring layer 51. The source post 41 of the GaN unit 20B is electrically connected to the source wiring layer 53. The two gate posts 43 of the GaN unit 20A are electrically connected to the first gate wiring layer 54. The two gate posts 43 of the GaN unit 20B are electrically connected to the second gate wiring layer 55.
  • GaN unit 20C and GaN unit 20D are electrically connected to each other.
  • GaN unit 20E and GaN unit 20F are electrically connected to each other.
  • the electrical connection between GaN unit 20C and GaN unit 20D and the electrical connection between GaN unit 20E and GaN unit 20F are both similar to the electrical connection between GaN unit 20A and GaN unit 20B.
  • the first sealing resin 60 seals the GaN units 20A to 20F. As shown in Figure 7, the first sealing resin 60 is interposed between the GaN units 20A and 20B.
  • the wiring sealing layer 61 is interposed between the wiring layer 34 of the GaN unit 20B and the wiring layer 34 of the GaN unit 20D, and between the wiring layer 34 of the GaN unit 20D and the wiring layer 34 of the GaN unit 20F. In this way, the wiring sealing layer 61 is interposed between the wiring layers 34 of the GaN units 20A to 20F that are adjacent in the X direction or Y direction, and insulates the wiring layers 34 of the GaN units 20A to 20F from each other.
  • the first sealing resin 60 covers each of the wiring layers 34 of the GaN units 20A to 20F, and is provided so as to be interposed between the wiring layers 34 that are adjacent in the X direction or Y direction.
  • the substrate sealing layer 62 is interposed between the substrate 21 of the GaN unit 20A and the substrate 21 of the GaN unit 20B.
  • the substrate sealing layer 62 is interposed between the substrate 21 of the GaN unit 20A and the substrate 21 of the GaN unit 20C, and between the substrate 21 of the GaN unit 20C and the substrate 21 of the GaN unit 20E.
  • the substrate sealing layer 62 is interposed between the substrate 21 of the GaN unit 20C and the substrate 21 of the GaN unit 20D, and between the substrate 21 of the GaN unit 20E and the substrate 21 of the GaN unit 20F.
  • the substrate sealing layer 62 is interposed between the substrate 21 of the GaN unit 20B and the substrate 21 of the GaN unit 20D, and between the substrate 21 of the GaN unit 20D and the substrate 21 of the GaN unit 20F. In this way, the substrate sealing layer 62 is interposed between the substrates 21 of the GaN units 20A to 20F that are adjacent in the X or Y direction, and insulates the substrates 21 of the GaN units 20A to 20F from each other.
  • the first sealing resin 60 covers the substrates 21 of the GaN units 20A to 20F except for the substrate back surface 21R, and is provided so as to be interposed between the substrates 21 that are adjacent in the X or Y direction.
  • the dimension HA in the Y direction (first direction) of the wiring sealing layer 61 is larger than the dimension HB in the Y direction (first direction) of the substrate sealing layer 62.
  • the dimension HB is equal to the distance DA between adjacent substrates 21 (see FIG. 4).
  • the Y-direction dimension HC of the wiring sealing layer 61 interposed between the fourth sealing side 60SD and the wiring layer 34 of the GaN unit 20A is larger than the Y-direction dimension HD of the substrate sealing layer 62 interposed between the fourth sealing side 60SD and the substrate 21 of the GaN unit 20A.
  • the Y-direction dimension HE of the wiring sealing layer 61 interposed between the third sealing side 60SC and the wiring layer 34 of the GaN unit 20B is larger than the Y-direction dimension HF of the substrate sealing layer 62 interposed between the third sealing side 60SC and the substrate 21 of the GaN unit 20B.
  • Both dimensions HC and HE are smaller than dimension HA.
  • Dimension HC is equal to dimension HE.
  • Both dimensions HD and HF are smaller than dimension HB.
  • the fourth dimension is equal to the sixth dimension.
  • GaN units 20B, 20D, and 20F have the same relationship of the first to sixth dimensions as GaN units 20A, 20C, and 20E.
  • the fourth dimension is equal to the distance DB between the substrate 21 of GaN unit 20A and the first sealing side surface 60SA in the X direction.
  • the sixth dimension is equal to the distance DC between the substrate 21 of GaN unit 20E and the second sealing side surface 60SB in the X direction.
  • the portion of the drain pad 36 that protrudes beyond the drain post 42 in a plan view, the portion of the source pad 35 that protrudes beyond the source post 41 in a plan view, and the portion of the gate pad 37 that protrudes beyond the gate post 43 are each covered with the first sealing resin 60.
  • FIG. 9 shows a schematic circuit configuration of the semiconductor device 10.
  • the external wiring layer 50 will be referred to as the "external wiring layer 50U”, the “external wiring layer 50V”, and the “external wiring layer 50W” for convenience.
  • the connection wiring layer 51, the drain wiring layer 52, the source wiring layer 53, the first gate wiring layer 54, and the second gate wiring layer 55 of the external wiring layer 50 are also labeled with "U", "V", and "W” for convenience.
  • the semiconductor device 10 includes GaN transistors 22 of GaN units 20A and 20B connected in series, GaN transistors 22 of GaN units 20C and 20D connected in series, and GaN transistors 22 of GaN units 20E and 20F connected in series.
  • the semiconductor device 10 also includes an external wiring layer 50U corresponding to the GaN units 20A and 20B, an external wiring layer 50V corresponding to the GaN units 20C and 20D, and an external wiring layer 50W corresponding to the GaN units 20E and 20F.
  • the source electrode 29 of the GaN transistor 22 of the GaN unit 20A is electrically connected to the drain electrode 30 of the GaN transistor 22 of the GaN unit 20B.
  • the connection wiring layer 51U is electrically connected to the node between the source electrode 29 of the GaN transistor 22 of the GaN unit 20A and the drain electrode 30 of the GaN transistor 22 of the GaN unit 20B.
  • the drain electrode 30 of the GaN transistor 22 of the GaN unit 20A is electrically connected to the drain wiring layer 52U.
  • the source electrode 29 of the GaN transistor 22 of the GaN unit 20B is electrically connected to the source wiring layer 53U.
  • the gate electrode 28 of the GaN transistor 22 of the GaN unit 20A is electrically connected to the first gate wiring layer 54U.
  • the gate electrode 28 of the GaN transistor 22 of the GaN unit 20B is electrically connected to the second gate wiring layer 55U.
  • the source electrode 29 of the GaN transistor 22 of the GaN unit 20C is electrically connected to the drain electrode 30 of the GaN transistor 22 of the GaN unit 20D.
  • the connection wiring layer 51V is electrically connected to the node between the source electrode 29 of the GaN transistor 22 of the GaN unit 20C and the drain electrode 30 of the GaN transistor 22 of the GaN unit 20D.
  • the drain electrode 30 of the GaN transistor 22 of the GaN unit 20C is electrically connected to the drain wiring layer 52V.
  • the source electrode 29 of the GaN transistor 22 of the GaN unit 20D is electrically connected to the source wiring layer 53V.
  • the gate electrode 28 of the GaN transistor 22 of the GaN unit 20C is electrically connected to the first gate wiring layer 54V.
  • the gate electrode 28 of the GaN transistor 22 of the GaN unit 20D is electrically connected to the second gate wiring layer 55V.
  • the source electrode 29 of the GaN transistor 22 of the GaN unit 20E is electrically connected to the drain electrode 30 of the GaN transistor 22 of the GaN unit 20F.
  • the connection wiring layer 51W is electrically connected to a node between the source electrode 29 of the GaN transistor 22 of the GaN unit 20E and the drain electrode 30 of the GaN transistor 22 of the GaN unit 20F.
  • the drain electrode 30 of the GaN transistor 22 of the GaN unit 20E is electrically connected to the drain wiring layer 52W.
  • the source electrode 29 of the GaN transistor 22 of the GaN unit 20F is electrically connected to the source wiring layer 53W.
  • the gate electrode 28 of the GaN transistor 22 of the GaN unit 20E is electrically connected to the first gate wiring layer 54W.
  • the gate electrode 28 of the GaN transistor 22 of the GaN unit 20F is electrically connected to the second gate wiring layer 55W.
  • the GaN transistors 22 in the GaN units 20A and 20B, the GaN transistors 22 in the GaN units 20C and 20D, and the GaN transistors in the GaN units 20E and 20F are insulated from each other.
  • Fig. 10 is a plan view showing a schematic internal configuration of the semiconductor module 100.
  • Fig. 11 is an enlarged view of the semiconductor device 10 of Fig. 10 and its periphery.
  • Fig. 12 is a rear view of the semiconductor module 100.
  • Fig. 13 is a cross-sectional view showing a schematic cross-sectional structure of the semiconductor module 100 cut along line F13-F13 in Fig. 10. Note that in Fig. 10, a second sealing resin 180, which will be described later, is omitted in order to facilitate understanding of the drawing.
  • the semiconductor module 100 includes a support substrate 110, a drive chip 160 electrically connected to the semiconductor device 10, and a control chip 170 electrically connected to the drive chip 160.
  • Each of the semiconductor device 10, the drive chip 160, and the control chip 170 is disposed on the support substrate 110.
  • the semiconductor module 100 includes a second sealing resin 180 (see FIG. 13) that seals the semiconductor device 10, the drive chip 160, and the control chip 170.
  • the support substrate 110 is formed in a rectangular flat plate shape with the thickness direction being in the Z direction.
  • the support substrate 110 is formed in a rectangular shape with the X direction being the longitudinal direction and the Y direction being the lateral direction in a plan view.
  • the support substrate 110 has a support substrate front surface 110U and a support substrate back surface 110R that face opposite each other in the Z direction, and first to fourth support substrate side surfaces 110SA to 110SD that connect the support substrate front surface 110U and the support substrate back surface 110R.
  • the support substrate front surface 110U is the surface on which the semiconductor device 10, the drive chip 160, and the control chip 170 are arranged.
  • the support substrate rear surface 110R is the mounting surface for the semiconductor module 100.
  • the semiconductor module 100 has a surface-mounted package structure.
  • the first support substrate side surface 110SA and the second support substrate side surface 110SB form both end surfaces of the support substrate 110 in the X direction
  • the third support substrate side surface 110SC and the fourth support substrate side surface 110SD form both end surfaces of the support substrate 110 in the Y direction.
  • the semiconductor device 10, the drive chip 160, and the control chip 170 are arranged at a distance from each other in the Y direction.
  • the semiconductor device 10 is disposed closer to the fourth support substrate side surface 110SD than the drive chip 160 and the control chip 170.
  • the control chip 170 is disposed closer to the third support substrate side surface 110SC than the semiconductor device 10 and the drive chip 160.
  • the drive chip 160 is disposed between the semiconductor device 10 and the control chip 170 in the Y direction. In the example of FIG. 10, the drive chip 160 is disposed closer to the control chip 170 than the semiconductor device 10 in the Y direction.
  • the semiconductor device 10 is disposed so that its longitudinal direction coincides with the longitudinal direction of the support substrate 110 and its lateral direction coincides with the lateral direction of the support substrate 110. As shown in FIG. 13, the semiconductor device 10 is disposed so that the sealing surface 60U faces the support substrate surface 110U.
  • the support substrate 110 has a first connection wiring 121 and a second connection wiring 122 provided on the support substrate 110. Both the first connection wiring 121 and the second connection wiring 122 can be said to be formed on the support substrate surface 110U.
  • the first connection wiring 121 electrically connects the driving chip 160 to the semiconductor device 10.
  • the second connection wiring 122 electrically connects the control chip 170 to the driving chip 160.
  • multiple first connection wiring 121 and multiple second connection wiring 122 are provided.
  • the multiple first connection wirings 121 include gate connection wirings 121A and output connection wirings 121B.
  • the gate connection wirings 121A are wirings for individually and electrically connecting the driving chip 160 to the multiple first gate wiring layers 54 and the multiple second gate wiring layers 55 of the semiconductor device 10.
  • the gate connection wirings 121A are provided in multiple numbers (six in this embodiment) according to the total number of the first gate wiring layers 54 and the second gate wiring layers 55.
  • the output connection wirings 121B are wirings for individually and electrically connecting the driving chip 160 to the multiple connection wiring layers 51 of the semiconductor device 10.
  • the output connection wirings 121B are provided in multiple numbers (three in this embodiment) according to the number of the connection wiring layers 51.
  • the semiconductor module 100 has a plurality of (two in this embodiment) drive terminals 141, 142, a plurality of (three in this embodiment) output terminals 143-145, and a plurality of (three in this embodiment) boot terminals 146-148.
  • the semiconductor module 100 also has a plurality of (12 in this embodiment) control terminals 150.
  • the drive terminals 141, 142, output terminals 143-145, boot terminals 146-148, and control terminal 150 are formed on the rear surface 110R of the support substrate.
  • the driving terminals 141, 142 are terminals for supplying current to the semiconductor device 10, and are arranged on both sides of the semiconductor device 10 in the Y direction in a plan view.
  • Each of the driving terminals 141, 142 is formed in a strip shape extending in the X direction in a plan view.
  • the length dimension (size in the X direction) of the driving terminals 141, 142 is greater than the size of the semiconductor device 10 in the X direction.
  • the driving terminal 141 is electrically connected to the drain wiring layer 52 of the GaN units 20A, 20C, and 20E of the semiconductor device 10.
  • the driving terminal 141 is provided at one of both ends in the Y direction of the rear surface 110R of the support substrate, which is closer to the fourth side surface 110SD of the support substrate.
  • the driving terminal 142 is electrically connected to the source wiring layer 53 of the GaN units 20B, 20D, and 20F of the semiconductor device 10. In a plan view, the driving terminal 142 is disposed between the semiconductor device 10 and the driving chip 160 in the Y direction.
  • the output terminals 143-145 are terminals for outputting current from the semiconductor device 10, and are arranged between the drive terminals 141, 142 in the Y direction in a plan view.
  • the output terminals 143-145 can also be said to be arranged at positions that overlap with the semiconductor device 10 in a plan view.
  • the output terminals 143-145 are aligned with each other in the Y direction and spaced apart from each other in the X direction.
  • the output terminal 143 is an output terminal of the GaN units 20A and 20B (see FIG. 11), and is disposed at a position overlapping the connection wiring layer 51 corresponding to the GaN units 20A and 20B.
  • the output terminal 143 is electrically connected to the connection wiring layer 51 corresponding to the GaN units 20A and 20B.
  • the output terminal 144 is an output terminal of the GaN units 20C and 20D (see FIG. 11) and is disposed at a position overlapping the connection wiring layer 51 corresponding to the GaN units 20C and 20D.
  • the output terminal 144 is electrically connected to the connection wiring layer 51 corresponding to the GaN units 20C and 20D.
  • the output terminal 145 is an output terminal of the GaN units 20E and 20F (see FIG. 11), and is disposed at a position overlapping the connection wiring layer 51 corresponding to the GaN units 20E and 20F.
  • the output terminal 145 is electrically connected to the connection wiring layer 51 corresponding to the GaN units 20E and 20F.
  • the boot terminals 146-148 are terminals that are electrically connected to the boot diode BD (see FIG. 14) of the bootstrap circuit provided in the drive chip 160. In a plan view, the boot terminals 146-148 are arranged closer to the drive terminal 142 (drive chip 160) than the output terminals 143-145. The boot terminals 146-148 are aligned with each other in the Y direction and spaced apart from each other in the X direction. When viewed from the Y direction, the boot terminals 146-148 are arranged offset from the output terminals 143-145.
  • the control terminals 150 are terminals electrically connected to the control chip 170.
  • the control terminals 150 are provided at the ends of the support substrate back surface 110R in the Y direction that are closer to the third support substrate side surface 110SC. In a plan view, the control terminals 150 are disposed closer to the third support substrate side surface 110SC than the control chip 170.
  • the control terminals 150 are aligned with each other in the Y direction and spaced apart from each other in the X direction.
  • the semiconductor module 100 includes a drive wiring 123, a control wiring 124, a boot wiring 125, a first terminal wiring 126, and a second terminal wiring 127.
  • Each of the drive wiring 123, the control wiring 124, the boot wiring 125, the first terminal wiring 126, and the second terminal wiring 127 is provided on the support substrate surface 110U.
  • the semiconductor module 100 also includes a drive through wiring 131, a control through wiring 132, a boot through wiring 133, a first terminal through wiring 134, a second terminal through wiring 135, and an output through wiring 136.
  • Each of the drive through wiring 131, the control through wiring 132, the boot through wiring 133, the first terminal through wiring 134, the second terminal through wiring 135, and the output through wiring 136 is a wiring that penetrates the support substrate 110 in the Z direction.
  • An example of each of the control through wiring 132, the boot through wiring 133, the first terminal through wiring 134, the second terminal through wiring 135, and the output through wiring 136 is a via.
  • the driving wiring 123 is a wiring electrically connected to the semiconductor device 10.
  • the driving wiring 123 includes a first driving wiring 123A and a second driving wiring 123B.
  • the first drive wiring 123A is a wiring for electrically connecting the semiconductor device 10 and the drive terminal 141.
  • a plurality of first drive wirings 123A (three in this embodiment) are provided.
  • the plurality of first drive wirings 123A are individually electrically connected to the drain wiring layers 52 of the GaN units 20A, 20C, and 20E.
  • the plurality of first drive wirings 123A includes a portion that overlaps with the drive terminal 141 in a plan view.
  • the second drive wiring 123B is a wiring for electrically connecting the semiconductor device 10 and the drive terminal 142.
  • a plurality of second drive wirings 123B (three in this embodiment) are provided.
  • the plurality of second drive wirings 123B are individually electrically connected to the source wiring layers 53 of the GaN units 20B, 20D, and 20F.
  • the plurality of second drive wirings 123B includes a portion that overlaps with the drive terminal 142 in a plan view.
  • the drive through wiring 131 is a wiring that electrically connects the drive wiring 123 to the drive terminals 141 and 142.
  • the drive through wiring 131 includes a first drive through wiring 131A and a second drive through wiring 131B.
  • the first drive through wiring 131A is a wiring that electrically connects the first drive wiring 123A and the drive terminal 141.
  • a plurality of first drive through wirings 131A (three in this embodiment) are provided according to the number of first drive wirings 123A.
  • the first drive through wiring 131A is provided at a position that overlaps both the first drive wiring 123A and the drive terminal 141 in a plan view.
  • the second drive through wiring 131B is a wiring that electrically connects the second drive wiring 123B and the drive terminal 142.
  • a plurality of second drive through wirings 131B (three in this embodiment) are provided according to the number of second drive wirings 123B.
  • the second drive through wiring 131B is provided at a position that overlaps both the second drive wiring 123B and the drive terminal 142 in a plan view.
  • control wiring 124 is a wiring that is electrically connected to the control chip 170, and multiple control wirings 124 (12 in this embodiment) are provided.
  • the control wirings 124 are provided, for example, according to the number of control terminals 150.
  • the multiple control wirings 124 each include a portion that overlaps with the multiple control terminals 150 in a plan view.
  • the control through-wires 132 are wires that individually and electrically connect the multiple control wires 124 and the multiple control terminals 150.
  • a number of control through-wires 132 (12 in this embodiment) are provided according to the number of control terminals 150.
  • the control through-wires 132 are provided at positions that overlap both the multiple control terminals 150 and the control wires 124 that correspond to the multiple control terminals 150 in a plan view.
  • the boot wiring 125 is a wiring for electrically connecting the drive chip 160 and the boot terminals 146 to 148. Multiple boot wirings 125 (three in this embodiment) are provided according to the number of boot terminals 146 to 148.
  • the boot through wiring 133 is a wiring that electrically connects the multiple boot wirings 125 and the boot terminals 146-148 individually.
  • a plurality of boot through wirings 133 (three in this embodiment) are provided according to the number of boot wirings 125.
  • the boot through wiring 133 is provided at a position that overlaps both the boot terminals 146-148 and the boot wirings 125 that correspond to the boot terminals 146-148 in a plan view.
  • the first terminal wiring 126 is a wiring for electrically connecting the driving chip 160 and the driving terminal 141.
  • the first terminal wiring 126 includes a portion that overlaps with the driving terminal 141 in a plan view.
  • the first terminal through wire 134 is a wire that electrically connects the first terminal wire 126 and the drive terminal 141.
  • the first terminal through wire 134 is provided at a position that overlaps both the first terminal wire 126 and the drive terminal 141 in a plan view.
  • the second terminal wiring 127 is a wiring for electrically connecting the driving chip 160 and the driving terminal 142.
  • the second terminal wiring 127 includes a portion that overlaps with the driving terminal 142 in a plan view.
  • the second terminal through-wire 135 is a wire that electrically connects the second terminal wire 127 and the drive terminal 142.
  • the second terminal through-wire 135 is provided at a position that overlaps both the second terminal wire 127 and the drive terminal 142 in a plan view.
  • the external wiring layer 50 of the semiconductor device 10 is individually and electrically connected to the first connection wiring 121 and the drive wiring 123 by a conductive bonding material SD such as solder paste. Therefore, the semiconductor device 10 is disposed at a distance in the Z direction from the support substrate surface 110U.
  • the output through wiring 136 is a wiring that electrically connects the multiple output connection wirings 121B and the output terminals 143-145 individually.
  • a number of output through wirings 136 (three in this embodiment) are provided according to the number of output connection wirings 121B.
  • the output through wiring 136 is provided at a position that overlaps both the output terminals 143-145 and the output connection wirings 121B corresponding to the output terminals 143-145 in a plan view.
  • the second sealing resin 180 is provided on the support substrate 110.
  • the second sealing resin 180 is formed in a rectangular plate shape.
  • the four sealing side surfaces of the second sealing resin 180 are flush with the first to fourth support substrate side surfaces 110SA to 110SD of the support substrate 110.
  • the second sealing resin 180 is filled in the portion between the semiconductor device 10 and the support substrate surface 110U in the Z direction. This insulates, for example, the external wiring layer 50 of the semiconductor device 10 from the boot wiring 125.
  • the external wiring layer 50 of the semiconductor device 10 is insulated from the first connection wiring 121 and the portion of the drive wiring 123 to which the conductive bonding material SD is not applied.
  • circuit configuration of semiconductor module Next, a description will be given of the circuit configuration of the semiconductor module 100.
  • Fig. 14 shows a schematic circuit configuration relating to the GaN units 20A and 20B of the semiconductor device 10 in the semiconductor module 100. Note that the circuit configuration relating to the GaN units 20C and 20D and the circuit configuration relating to the GaN units 20E and 20F in the semiconductor module 100 are similar to the circuit configuration relating to the GaN units 20A and 20B, and therefore description thereof will be omitted.
  • the driving chip 160 includes a driver circuit GD1 that drives the GaN transistor 22 of the GaN unit 20A, a driver circuit GD2 that drives the GaN transistor 22 of the GaN unit 20B, and a boot diode BD and resistor R1 of the bootstrap circuit.
  • the bootstrap circuit includes a boot capacitor BC that is provided outside the semiconductor module 100.
  • the boot capacitor BC is electrically connected to the boot terminal 146 and the output terminal 143. More specifically, the first electrode of the boot capacitor BC is electrically connected to the boot terminal 146, and the second electrode is electrically connected to the output terminal 143.
  • the cathode of the boot diode BD is electrically connected to the boot terminal 146.
  • the anode of the boot diode BD is electrically connected to the first end of the resistor R1.
  • the second end of the resistor R1 is electrically connected to a power supply terminal (VCC) assigned to one of the multiple control terminals 150.
  • the drive terminal 141 is electrically connected to a drive power supply DV provided outside the semiconductor module 100.
  • a capacitor C1 is connected in parallel to the drive power supply DV in the conductive path connecting the drive terminal 141 and the positive electrode of the drive power supply DV.
  • the negative electrode of the drive power supply DV and the capacitor C1 are both grounded.
  • the drive terminal 142 is also grounded via a resistor R2.
  • the control terminal 150 (power supply terminal VCC) is electrically connected to a control power supply CV provided outside the semiconductor module 100.
  • a capacitor C2 is connected in parallel to the control power supply CV in the conductive path connecting the control terminal 150 and the positive electrode of the control power supply CV.
  • the negative electrode of the control power supply CV and the capacitor C2 are both grounded.
  • the driver circuit GD1 is electrically connected to the gate electrode 28 of the GaN transistor 22 of the GaN unit 20A.
  • the driver circuit GD1 supplies a gate control signal to the gate electrode 28 to drive the GaN transistor 22 of the GaN unit 20A.
  • the low-potential power supply terminal of the driver circuit GD1 is electrically connected to the source electrode 29 of the GaN transistor 22 of the GaN unit 20A.
  • the high-potential power supply terminal of the driver circuit GD1 is electrically connected to the boot terminal 146 and the cathode of the boot diode BD.
  • the driver circuit GD2 is electrically connected to the gate electrode 28 of the GaN transistor 22 of the GaN unit 20B.
  • the driver circuit GD2 supplies a gate control signal to the gate electrode 28 to drive the GaN transistor 22 of the GaN unit 20B.
  • the high-potential power supply terminal of the driver circuit GD2 is electrically connected to the second end of the resistor R1 and the control terminal 150 (power supply terminal VCC). In addition, the low-potential power supply terminal of the driver circuit GD2 is grounded.
  • the control chip 170 receives signals from outside the semiconductor module 100. Based on the input signals, the control chip 170 outputs signals to the driver circuits GD1 and GD2 to generate gate control signals for the driver circuits GD1 and GD2.
  • Figures 15 to 42 are schematic cross-sectional views showing exemplary manufacturing steps for the semiconductor device 10.
  • Figures 24 to 41 show schematic cross-sectional views of GaN units 20A and 20B.
  • GaN units 20C to 20F are similar to GaN units 20A and 20B, and therefore description thereof will be omitted.
  • Figure 42 shows the planar structure of a portion of a wafer 821, which will be described later.
  • the manufacturing method of semiconductor device 10 includes preparing a wafer 821.
  • Wafer 821 is formed in a flat plate shape with the thickness direction being in the Z direction.
  • Wafer 821 has a wafer front surface 821U and a wafer back surface 821R (see FIG. 24) that face opposite each other in the Z direction.
  • Wafer 821 constitutes substrate 21.
  • wafer 821 is formed to a size that allows tens or hundreds of substrates 21 to be formed.
  • Wafer 821 is, for example, a Si wafer.
  • the wafer 821 includes a plurality of chip formation regions 821A (see FIG. 24) on the wafer surface 821U side, in which GaN transistors 22 are formed.
  • An example of a method for manufacturing the GaN transistors 22 will be described below with reference to FIGS. 15 to 23.
  • a buffer layer 823 is formed on a wafer 821, and then an electron transit layer 824 is formed on the buffer layer 823.
  • the buffer layer 823 and the electron transit layer 824 can be epitaxially grown using a metal organic chemical vapor deposition (MOCVD) method.
  • MOCVD metal organic chemical vapor deposition
  • the buffer layer 823 may be a multi-layer buffer layer.
  • the multi-layer buffer layer may include an AlN layer (first buffer layer) formed on the wafer 821, and a graded AlGaN layer (second buffer layer) formed on the AlN layer.
  • the graded AlGaN layer may be formed, for example, by stacking three AlGaN layers with Al compositions of 75%, 50%, and 25% in that order from the side closest to the AlN layer.
  • the electron transit layer 824 formed on the buffer layer 823 may be a GaN layer.
  • an electron supply layer 825 made of a nitride semiconductor is formed on the electron transit layer 824, and then a nitride semiconductor layer 827 is formed on the electron supply layer 825.
  • the electron transit layer 824 and the nitride semiconductor layer 827 can be epitaxially grown using the MOCVD method.
  • the electron transit layer 824 is a GaN layer
  • the electron supply layer 825 may be an AlGaN layer. Therefore, the nitride semiconductor constituting the electron supply layer 825 has a larger band gap than the electron transit layer 824.
  • the nitride semiconductor layer 827 is composed of a nitride semiconductor containing an acceptor-type impurity.
  • the nitride semiconductor layer 827 containing an acceptor-type impurity can be formed by doping with Mg while growing the nitride semiconductor layer 827.
  • the nitride semiconductor layer 827 is composed of a nitride semiconductor having a smaller band gap than the electron supply layer 825.
  • the nitride semiconductor layer 827 is a semiconductor layer that constitutes the gate layer 27 (see FIG. 5).
  • a first insulating film 831 is formed. As shown in FIG. 17, the first insulating film 831 is formed on the nitride semiconductor layer 827 by, for example, a low-pressure chemical vapor deposition (LPCVD) method. The first insulating film 831 is formed, for example, over the entire upper surface of the nitride semiconductor layer 827.
  • the first insulating film 831 is an insulating film constituting the first insulating film 31 (see FIG. 5), and may be formed of at least one of, for example, SiN, SiO 2 , SiON, Al 2 O 3 , AlN, and AlON. In one example, the first insulating film 831 is formed of Si 3 N 4 .
  • a photoresist mask 840 is formed on the first insulating film 831.
  • the photoresist mask 840 includes an opening 840A that exposes a portion of the upper surface of the first insulating film 831.
  • the opening 840A is formed by selectively removing the photoresist mask 840 by lithography and etching.
  • the first insulating film 831 exposed in the opening 840A is removed by etching using a photoresist mask 840. This forms an opening 31A in the first insulating film 831. Dry etching, for example, is used for the etching.
  • an electrode layer 828 is formed that is connected to the nitride semiconductor layer 827 through the opening 31A.
  • the electrode layer 828 is an electrode layer that constitutes the gate electrode 28, and is, for example, a TiN layer.
  • the electrode layer 828 is formed, for example, by a sputtering method.
  • the electrode layer 828 fills the opening 31A and is formed over the entire upper surface of the first insulating film 831.
  • the nitride semiconductor layer 827, the first insulating film 831, and the electrode layer 828 are etched to form the gate layer 27, the first insulating film 31, and the gate electrode 28.
  • a resist mask 841 is formed on the electrode layer 828.
  • the resist mask 841 is formed on a portion of the upper surface of the electrode layer 828.
  • the nitride semiconductor layer 827, the first insulating film 831, and the electrode layer 828 are removed by etching using the resist mask 841.
  • the gate layer 27 is formed from the nitride semiconductor layer 827
  • the gate electrode 28 is formed from the electrode layer 828
  • the first insulating film 31 is formed from the first insulating film 831. Dry etching, for example, is used for the etching.
  • a second insulating film 832 is formed to cover the electron supply layer 825, the gate layer 27, the first insulating film 31, and the gate electrode 28.
  • the second insulating film 832 is an insulating film constituting the second insulating film 32, and is formed of, for example, LPVCD.
  • the second insulating film 832 may be formed of at least one of SiN, SiO 2 , SiON, Al 2 O 3 , AlN, and AlON.
  • the second insulating film 832 is formed of Si 3 N 4. That is, the second insulating film 832 is formed of the same material as the first insulating film 831.
  • the second insulating film 832 may be formed of a material different from that of the first insulating film 831.
  • a first opening 32A and a second opening 32B are formed so as to penetrate the second insulating film 832 and expose the electron supply layer 825.
  • the first opening 32A and the second opening 32B are formed so that the gate layer 27 is located between the first opening 32A and the second opening 32B.
  • the gate layer 27 may be located closer to the first opening 32A than the second opening 32B.
  • the first opening 32A and the second opening 32B are formed, for example, by etching.
  • the source electrode 29 and the drain electrode 30 are formed so as to be in contact with the electron supply layer 825 .
  • a metal layer 829 is first formed on the second insulating film 832.
  • the metal layer 829 is formed over the entire upper surface of the second insulating film 832.
  • the metal layer 829 is formed to fill the first opening 32A and the second opening 32B and to contact the electron supply layer 825 through the first opening 32A and the second opening 32B.
  • the metal layer 829 may include at least one of a Ti layer, a TiN layer, an Al layer, an AlSiCu layer, and an AlCu layer.
  • the metal layer 829 is selectively removed by lithography and etching. As a result, the source electrode 29 and the drain electrode 30 shown in FIG. 5 are formed.
  • a third insulating film 833 is formed on the second insulating film 832 (see FIG. 23), then a wiring layer 834 is formed on the third insulating film 833, and then a fifth insulating film 839 is formed on the wiring layer 834.
  • the source pad 35, the drain pad 36, and the gate pad 37 are formed on the fifth insulating film 839.
  • the third insulating film 833 is an insulating film constituting the third insulating film 33, and is formed by, for example, LPCVD. In one example, the third insulating film 833 is formed of SiO 2. The third insulating film 833 is formed over the entire surface of the second insulating film 832.
  • a fourth insulating film 834A is formed on the third insulating film 833.
  • the fourth insulating film 834A is an insulating film constituting the fourth insulating film 34A, and is formed by, for example, LPCVD.
  • the fourth insulating film 834A is formed of either SiN or SiO 2.
  • the fourth insulating film 834A is provided with a plurality of source wiring parts 34S, drain wiring parts 34D, and gate wiring parts 34G. More specifically, the fourth insulating film 834A is selectively removed by, for example, etching, to form grooves for forming the source wiring parts 34S, drain wiring parts 34D, and gate wiring parts 34G. Then, the source wiring parts 34S, drain wiring parts 34D, and gate wiring parts 34G are formed so as to fill the respective grooves by, for example, electrolytic plating. In this manner, the wiring layer 834 is formed.
  • a fifth insulating film 839 is formed on the wiring layer 834 by, for example, LPCVD.
  • the fifth insulating film 839 is formed, for example, over the entire upper surface of the wiring layer 834.
  • the fifth insulating film 839 is formed of either SiN or SiO2 .
  • the fifth insulating film 839 is selectively removed by, for example, etching to form grooves for forming the source pad 35, the drain pad 36, and the gate pad 37. Then, the source pad 35, the drain pad 36, and the gate pad 37 are formed so as to fill each groove by, for example, electrolytic plating.
  • the portion between the adjacent GaN transistors 22 above the wafer 821 is removed by, for example, etching.
  • the fifth insulating film 39 is formed from the fifth insulating film 839
  • the fourth insulating film 34A is formed from the fourth insulating film 834A
  • the wiring layer 34 is formed from the wiring layer 834
  • the third insulating film 33 is formed from the third insulating film 833.
  • the second insulating film 32 is formed from the second insulating film 832 shown in FIG. 23, the electron supply layer 25 (see FIG. 5) is formed from the electron supply layer 825, the electron travel layer 24 (see FIG. 5) is formed from the electron travel layer 824, and the buffer layer 23 (see FIG.
  • a wafer 821 including a plurality of chip formation regions 821A in which GaN transistors 22 are formed on the wafer surface 821U side of the wafer 821 is prepared.
  • the method for manufacturing the semiconductor device 10 includes forming a groove 821B between adjacent chip formation regions 821A.
  • a dry film resist 842 is formed on the fifth insulating film 39, the source pad 35, the drain pad 36, and the gate pad 37.
  • the dry film resist 842 further covers the side surface of the fifth insulating film 839, the side surface of the fourth insulating film 34A of the wiring layer 34, and the side surface of the third insulating film 33.
  • the dry film resist 842 has an opening 842A that exposes the wafer 821.
  • the opening 842A exposes a portion of the wafer 821 between adjacent chip formation regions 821A.
  • a portion of the wafer 821 exposed from the opening 842A in the thickness direction is removed by dry etching using the dry film resist 842.
  • a groove 821B is formed in the wafer 821.
  • This groove 821B is formed between adjacent chip formation regions 821A of the wafer 821 in a plan view.
  • the groove 821B is formed so that its width dimension TB is smaller than the distance TA between the wiring layers 34 of the adjacent chip formation regions 821A.
  • forming the groove 821B between adjacent chip formation regions 821A is forming a groove 821B with a width dimension TB smaller than the distance TA between the wiring layers 34 of the adjacent chip formation regions 821A.
  • the dry film resist 842 is removed. Note that the width dimension TB is equal to the distance DA in FIG. 4.
  • the method for manufacturing the semiconductor device 10 includes forming posts 40 on the source pad 35, drain pad 36, and gate pad 37 (see Figure 8) of each GaN transistor 22.
  • a seed layer 40A is formed on each of the chip formation region 821A, the exposed portion of the wafer surface 821U, and the inner surface of the groove 821B.
  • the seed layer 40A is, for example, a Ti layer.
  • a dry film resist 843 is formed on the seed layer 40A.
  • the dry film resist 843 is formed so as to fill the gap between the adjacent chip formation regions 821A including the grooves 821B.
  • the dry film resist 843 has an opening 843A that partially exposes the region of the seed layer 40A corresponding to the source pad 35 of the GaN unit 20A, and an opening 843B that partially exposes the region of the seed layer 40A corresponding to the drain pad 36 of the GaN unit 20B.
  • the dry film resist 843 has an opening that partially exposes the region of the seed layer 40A corresponding to the gate pads 37 of the GaN units 20A and 20B.
  • the dry film resist 843 also has an opening that partially exposes the region of the seed layer 40A corresponding to the drain pad 36 of the GaN unit 20A, and an opening that partially exposes the region of the seed layer 40A corresponding to the source pad 35 of the GaN unit 20B.
  • a plating layer 40B is formed so as to fill the openings 843A, 843B of the dry film resist 843.
  • the plating layer 40B is formed, for example, by electrolytic plating using the seed layer 40A as a conductive path.
  • the plating layer 40B is, for example, a Cu layer.
  • the dry film resist 843 is removed.
  • a post 40 is formed in each chip formation region 821A.
  • a source post 41 is formed on the source pad 35 of the GaN unit 20A
  • a drain post 42 is formed on the drain pad 36 of the GaN unit 20B.
  • forming the post 40 includes forming a source post 41 on the source pad 35 of one of two adjacent chip formation regions 821A, and forming a drain post 42 on the drain pad 36 of the other.
  • the method for manufacturing the semiconductor device 10 includes forming a resin layer 860 on the wafer 821, which fills the grooves 821B and exposes the top surfaces of the posts 40.
  • the resin layer 860 is formed so as to fill the groove 821B and the space between adjacent chip formation regions 821A, and to cover the posts 40.
  • the resin layer 860 covers both the upper surface 41U of the source post 41 and the upper surface 42U of the drain post 42.
  • the resin layer 860 is formed by transfer molding or compression molding.
  • the resin layer 860 is, for example, a black epoxy resin.
  • the resin layer 860 is a layer that constitutes the first sealing resin 60.
  • the portion of the resin layer 860 filled in the groove 821B corresponds to the substrate sealing layer 62 (see FIG. 7), and the portion filled between adjacent chip formation regions 821A corresponds to the wiring sealing layer 61 (see FIG. 7). Therefore, the dimension HB of the substrate sealing layer 62 corresponds to the width dimension of the groove 821B, and the dimension HA of the wiring sealing layer 61 corresponds to the distance TA between the chip formation regions 821A. Therefore, the dimension HB of the substrate sealing layer 62 is smaller than the dimension HA of the wiring sealing layer 61.
  • both the upper surface 860U of the resin layer 860 and the upper surface of the post 40 are ground to expose the post 40 from the upper surface 860U of the resin layer 860.
  • the thickness of the resin layer 860 and the post 40 in FIG. 35 is thinner than the thickness of the resin layer 860 and the post 40 in FIG. 34.
  • the upper surface 860U of the resin layer 860 corresponds to the sealing surface 60U of the first sealing resin 60 (see FIG. 7).
  • the upper surface 860U of the resin layer 860 is flush with the upper surface 41U of the source post 41 of the GaN unit 20A and the upper surface 42U of the drain post 42 of the GaN unit 20B.
  • the upper surface 860U of the resin layer 860 is flush with the upper surface 42U of the drain post 42 of the GaN unit 20A and the upper surface 43U of the gate post 43, and the upper surface 41U of the source post 41 and the upper surface 43U of the gate post 43 of the GaN unit 20B. In this way, the upper surface 860U of the resin layer 860 is flush with the upper surfaces of the posts 40.
  • forming the resin layer 860 on the wafer 821 with the upper surfaces of the posts 40 exposed includes forming the resin layer 860 so as to fill the grooves 821B and the spaces between adjacent chip formation regions 821A and cover the posts 40, and exposing the posts 40 from the upper surface 860U of the resin layer 860 by grinding both the upper surface 860U of the resin layer 860 and the upper surfaces of the posts 40.
  • the method for manufacturing the semiconductor device 10 includes forming an external wiring layer 50.
  • a seed layer 50A is formed on an upper surface 860U of a resin layer 860 and the upper surface of a post 40.
  • the seed layer 50A is, for example, a Ti layer.
  • a dry film resist 844 is formed on the seed layer 50A.
  • the dry film resist 844 has an opening 844A that exposes the seed layer 50A in the portion where the connection wiring layer 51 (see FIG. 7) is to be formed.
  • the dry film resist 844 has openings that expose the seed layer 50A in which the drain wiring layer 52, the source wiring layer 53, the first gate wiring layer 54, and the second gate wiring layer 55 (all see FIG. 7 and FIG. 8) are to be formed.
  • a plating layer 50B is formed so as to fill the openings 844A of the dry film resist 844.
  • the plating layer 50B is formed, for example, by electrolytic plating using the seed layer 50A as a conductive path.
  • the plating layer 50B is, for example, a Cu layer.
  • the dry film resist 844 is removed.
  • connection wiring layer 51 is formed.
  • the manufacturing method of the semiconductor device 10 includes forming the connection wiring layer 51, which electrically connects the source post 41 and the drain post 42 to each other, on the upper surface 860U of the resin layer 860. Through the above steps, the external wiring layer 50 is formed.
  • the method for manufacturing the semiconductor device 10 includes grinding the wafer 821 from the wafer back surface 821R to expose the resin layer 860 in the grooves 821B, thereby electrically isolating the wafer 821 for each chip formation region 821A, and forming a substrate 21 on which a GaN transistor 22 is formed.
  • the portion of the resin layer 860 that fills the groove 821B (substrate sealing layer 62) is also partially ground in the thickness direction.
  • the wafer 821 is divided into each chip formation region 821A.
  • the substrate 21 is formed. Since the resin layer 860 is interposed between adjacent substrates 21, the substrates 21 are insulated for each chip formation region 821A.
  • grinding marks are formed on both the back surface 860R of the resin layer 860 and the substrate back surface 21R of the substrate 21.
  • the back surface 860R of the resin layer 860 and the substrate back surface 21R of the substrate 21 are flush with each other. In other words, the substrate back surface 21R of the substrate 21 is exposed from the back surface 860R of the resin layer 860.
  • the method for manufacturing the semiconductor device 10 includes forming a plating layer 50C on the surface of the external wiring layer 50.
  • the plating layer 50C is formed by, for example, electroless plating.
  • the plating layer 50C is formed on the upper surface and side surfaces of the connection wiring layer 51.
  • the plating layer 50C is a layered structure of nickel (Ni), palladium (Pd), and gold (Au), or a layered structure of Ni/Au.
  • the method of manufacturing the semiconductor device 10 includes cutting the resin layer 860 to separate the semiconductor device 10 so as to include multiple (six in the example of FIG. 42) chip formation regions 821A in which the source posts 41 and the drain posts 42 are electrically connected by the connection wiring layer 51.
  • the semiconductor device 10 is separated into individual pieces after the connection wiring layer 51 is formed (after the process of FIG. 41).
  • multiple semiconductor devices 10 are formed on the wafer 821.
  • a dicing blade is used to cut the resin layer 860 along the cutting lines CL shown in FIG. 42. This results in individual semiconductor devices 10 including the GaN units 20A-20F (see FIG. 2). Through the above steps, the semiconductor device 10 is manufactured.
  • wires and clips are generally used as components for electrically connecting the source pads 35 (source posts 41) of the GaN units 20A, 20C, and 20E to the drain pads 36 (drain posts 42) of the GaN units 20B, 20D, and 20F.
  • the source pads 35 (source posts 41) of the GaN units 20A, 20C, and 20E to the drain pads 36 (drain posts 42) of the GaN units 20B, 20D, and 20F are electrically connected by wires, it is difficult to reduce the distance in the Z direction from the sealing surface 60U of the first sealing resin 60 to the top of the wire because the wires are formed in a mountain shape. This problem also occurs with clips.
  • the source pads 35 (source posts 41) of the GaN units 20A, 20C, and 20E and the drain pads 36 (drain posts 42) of the GaN units 20B, 20D, and 20F are electrically connected by a connection wiring layer 51 provided on the sealing surface 60U of the first sealing resin 60.
  • the connection wiring layer 51 is formed in a plate shape that contacts the sealing surface 60U, in other words, the connection wiring layer 51 is not separated in the Z direction from the sealing surface 60U. For this reason, the distance in the Z direction between the sealing surface 60U and the upper surface of the connection wiring layer 51 can be made smaller than the distance in the Z direction from the sealing surface 60U to the top of the wire.
  • the connection wiring layer 51 can be formed thinner than the clip.
  • the semiconductor device 10 can be made thinner.
  • the GaN units 20A-20F are formed by adjacent chip formation regions 821A on the wafer 821. This makes it possible to reduce the variation in the characteristics of the GaN transistors 22 in the GaN units 20A-20F of the semiconductor device 10.
  • the GaN units 20A to 20F are individually sealed with the first sealing resin, that is, when six semiconductor devices corresponding to the GaN units 20A to 20F are mounted on the support substrate 110, it is necessary to leave a large distance between adjacent semiconductor devices, taking into account variations in chip mounting due to mounting machines.
  • the wafer back surface 821R of the wafer 821 is ground.
  • the substrate 21 is separated for each of the GaN units 20A to 20F due to the grooves 821B formed in the wafer 821.
  • the GaN units 20A to 20F are maintained in a uniform state at the wafer level. Therefore, there is no need to consider variations in chip mounting due to the mounting machine, and the substrate area required for mounting the semiconductor device 10 of this embodiment is smaller than the substrate area required for individually mounting six semiconductor devices. Therefore, the semiconductor module 100 can be made smaller.
  • the semiconductor device 10 since the semiconductor device 10 includes six GaN units 20A to 20F, the time required for mounting can be shortened compared to the case where six semiconductor devices corresponding to the GaN units 20A to 20F are individually mounted.
  • the semiconductor device 10 of this embodiment includes six GaN units 20A-20F.
  • the semiconductor device 10 is separated into six GaN units 20A-20F by dicing. This allows the distance DA between adjacent GaN units to be smaller than when the GaN units 20A-20F are separated into individual semiconductor devices. This allows the semiconductor device 10 of this embodiment to be smaller in size than when the GaN units 20A-20F are separated into individual semiconductor devices.
  • the semiconductor device 10 includes a first sealing resin 60 having a sealing surface 60U and a sealing back surface 60R facing the opposite side to the sealing surface 60U, and a plurality of GaN units 20A, 20B arranged in the first sealing resin 60 at a distance from each other in a first direction (Y direction) perpendicular to the thickness direction (Z direction) of the first sealing resin 60.
  • the GaN units 20A, 20B include a substrate 21 having a substrate surface 21U facing the same side as the sealing surface 60U and a substrate back surface 21R facing the same side as the sealing back surface 60R, a GaN transistor 22 arranged on the substrate surface 21U side, and posts 40 arranged on the source pad 35, drain pad 36, and gate pad 37 of each GaN transistor 22 and exposed from the first sealing resin 60.
  • the post 40 includes a source post 41 formed on the source pad 35 of one of the two GaN units 20A, 20B adjacent in the first direction (Y direction), and a drain post 42 formed on the drain pad 36 of the other of the two GaN units 20A, 20B adjacent in the first direction (Y direction).
  • the semiconductor device 10 includes a connection wiring layer 51 provided on the sealing surface 60U, which electrically connects the source post 41 and the drain post 42 to each other.
  • the electrical connection configuration between the source post 41 and the drain post 42 using the connection wiring layer 51 can make the connection thinner in the Z direction compared to an electrical connection configuration between the source post 41 and the drain post 42 using a wire, clip, etc. Therefore, the semiconductor device 10 can be made thinner compared to an electrical connection configuration between the source post 41 and the drain post 42 using a wire, clip, etc.
  • the substrate rear surfaces 21 R of the multiple substrates 21 are each exposed from the sealing rear surface 60 R of the first sealing resin 60 . According to this configuration, heat from the GaN transistor 22 is easily dissipated from the substrate 21 through the substrate rear surface 21R to the outside of the semiconductor device 10. Therefore, the heat dissipation performance of the semiconductor device 10 can be improved.
  • the multiple substrate rear surfaces 21R are flush with the sealing rear surface 60R. According to this configuration, when the semiconductor device 10 is mounted, for example, on a supporting substrate 110, tilting of the semiconductor device 10 relative to the supporting substrate surface 110U of the supporting substrate 110 due to the difference in the Z-direction positions of the substrate back surface 21R and the sealing back surface 60R can be suppressed.
  • connection wiring layer 51 that electrically connects the source post 41 and the drain post 42 can be easily formed on the sealing surface 60U.
  • Each GaN transistor 22 includes a drain electrode 30, a source electrode 29, and a gate electrode 28, and a wiring layer 34 provided on the substrate 21 and electrically connecting the drain electrode 30, the source electrode 29, and the gate electrode 28 to a drain pad 36, a source pad 35, and a gate pad 37, respectively.
  • the first sealing resin 60 covers the multiple wiring layers 34 and is provided so as to be interposed between the wiring layers 34 of each of the two GaN units 20A, 20B adjacent to each other in the first direction (Y direction).
  • the first sealing resin 60 interposed between the wiring layers 34 of the GaN units 20A and 20B can improve the insulation performance of the GaN transistors 22 of the GaN units 20A and 20B.
  • a method for manufacturing a semiconductor device 10 includes preparing a wafer 821 having a wafer front surface 821U and a wafer back surface 821R, the wafer 821 including a plurality of chip formation regions 821A in which GaN transistors 22 are formed on the wafer front surface 821U side, forming grooves 821B between adjacent chip formation regions 821A, forming posts 40 on the source pad 35, drain pad 36, and gate pad 37 of each GaN transistor 22, forming a resin layer 860 on the wafer 821 that fills the grooves 821B and exposes the upper surfaces of the posts 40, and grinding the wafer 821 from the wafer back surface 821R to expose the resin layer 860 in the grooves 821B, thereby electrically isolating the wafer 821 for each chip formation region 821A, to form a substrate 21 in which GaN transistors 22 are formed.
  • the posts 40 include a source post 41 and a drain post 42, and the source post 41 is formed on one of the source pads 35 of two adjacent chip formation regions 821A, and the drain post 42 is formed on the other drain pad 36.
  • the manufacturing method of the semiconductor device 10 includes forming a connection wiring layer 51 that electrically connects the source post 41 and the drain post 42 to each other on the upper surface 860U of the resin layer 860.
  • the electrical connection configuration between the source post 41 and the drain post 42 using the connection wiring layer 51 can make the connection configuration thinner in the Z direction compared to an electrical connection configuration between the source post 41 and the drain post 42 using a wire, clip, etc. Therefore, the semiconductor device 10 can be made thinner compared to an electrical connection configuration between the source post 41 and the drain post 42 using a wire, clip, etc.
  • the method for manufacturing the semiconductor device 10 further includes, after forming the connection wiring layer 51, cutting the resin layer 860 to separate the semiconductor device 10 into individual pieces so as to include a plurality of chip formation regions 821A in which the drain posts 42 and the source posts 41 are connected to each other by the connection wiring layer 51.
  • the semiconductor device 10 is formed by multiple adjacent chip formation regions 821A on the wafer 821, so that a semiconductor device 10 with small variation in characteristics among the multiple GaN transistors 22 can be manufactured.
  • Forming the resin layer 860 on the wafer 821, with the upper surfaces of the posts 40 exposed further includes forming the resin layer 860 so as to fill the grooves 821B and the spaces between adjacent chip formation regions 821A and cover the posts 40, and exposing the posts 40 from the upper surface 860U of the resin layer 860 by grinding both the upper surface 860U of the resin layer 860 and the upper surfaces of the posts 40.
  • This configuration allows the thickness of the resin layer 860 on the source pad 35, drain pad 36, and gate pad 37, and the thickness of the post 40 to be reduced. This allows the semiconductor device 10 to be made thinner.
  • the semiconductor module 100 includes a first connection wiring 121 provided on the support substrate 110 and electrically connecting the driving chip 160 and the semiconductor device 10, and a second connection wiring 122 provided on the support substrate 110 and electrically connecting the control chip 170 and the driving chip 160.
  • the semiconductor device 10 and the drive chip 160 are electrically connected, and the control chip 170 and the drive chip 160 are electrically connected. Therefore, the conductive path between the semiconductor device 10 and the drive chip 160 can be made shorter compared to when the semiconductor device 10 and the drive chip 160 are electrically connected outside the semiconductor module 100. Also, the conductive path between the drive chip 160 and the control chip 170 can be made shorter compared to when the drive chip 160 and the control chip 170 are electrically connected outside the semiconductor module 100.
  • the semiconductor device 10 may include two GaN units.
  • the two GaN units are referred to as "GaN unit 20A" and "GaN unit 20B.”
  • the GaN unit 20A and the GaN unit 20B are disposed adjacent to each other in the Y direction (first direction).
  • the configuration of the GaN units 20A, 20B of this modified example is the same as that of the GaN units 20A, 20B of the above embodiment, as shown in Figures 43 to 45.
  • the first sealing resin 60 is formed in a rectangular shape with the Y direction being the longitudinal direction and the X direction being the lateral direction in a plan view.
  • both the substrate back surface 21R of the substrate 21 of the GaN unit 20A and the substrate back surface 21R of the substrate 21 of the GaN unit 20B are exposed from the sealing back surface 60R of the first sealing resin 60.
  • the substrate back surface 21R of the substrate 21 of the GaN unit 20A and the substrate back surface 21R of the substrate 21 of the GaN unit 20B are arranged to be aligned with each other in the X direction and spaced apart from each other in the Y direction.
  • the rear surface 21R of the substrate 21 of the GaN unit 20A, the rear surface 21R of the substrate 21 of the GaN unit 20B, and the sealing rear surface 60R are flush with each other.
  • the rear surface 21R of the substrate 21 of the GaN unit 20A, the rear surface 21R of the substrate 21 of the GaN unit 20B, and the sealing rear surface 60R are ground, so that the rear surface 21R of the substrate 21 of the GaN unit 20A, the rear surface 21R of the substrate 21 of the GaN unit 20B, and the sealing rear surface 60R are flush with each other. Therefore, grinding marks are formed on the rear surface 21R of the substrate 21 of the GaN unit 20A, the rear surface 21R of the substrate 21 of the GaN unit 20B, and the sealing rear surface 60R.
  • the semiconductor device 10 may include four GaN units.
  • the four GaN units may be configured such that two sets of GaN units adjacent to each other in the Y direction (first direction) are arranged at a distance from each other in the X direction (second direction).
  • the semiconductor device 10 may also include eight or more GaN units.
  • the substrate back surface 21R of the substrate 21 of at least one of the GaN units 20A to 20F of the semiconductor device 10 does not have to be flush with the sealing back surface 60R of the first sealing resin 60.
  • the rear surface 21R of the substrate 21 of at least one of the GaN units 20A to 20F of the semiconductor device 10 does not have to be exposed from the first sealing resin 60.
  • the first sealing resin 60 may be configured to cover the rear surface 21R of the substrate 21 of at least one of the GaN units 20A to 20F.
  • grinding marks do not have to be formed on at least one of the substrate back surface 21R of the substrate 21 of the GaN units 20A-20F and the sealing back surface 60R of the first sealing resin 60.
  • the upper surface 41U of the source post 41, the upper surface 42U of the drain post 42, and the sealing surface 60U of the first sealing resin 60 in the post 40 do not have to be flush.
  • the upper surface 41U of the source post 41 and the upper surface 42U of the drain post 42 may be configured to protrude from the sealing surface 60U.
  • the dimension HA of the wiring sealing layer 61 in the first sealing resin 60 may be equal to the dimension HB of the substrate sealing layer 62. Also, the dimension HA of the wiring sealing layer 61 may be smaller than the dimension HB of the substrate sealing layer 62.
  • the first sealing resin 60 may be provided so as not to be interposed between the wiring layers 34 of two adjacent GaN units in the GaN units 20A to 20F.
  • the first sealing resin 60 may not cover at least one of the drain pad 36 , the source pad 35 , and the gate pad 37 .
  • the nitride semiconductor is not limited to GaN.
  • other typical examples of nitride semiconductors include aluminum nitride and indium nitride (InN). These can generally be expressed as Al x In y Ga 1-x-y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1).
  • the gate layer 27 includes a gate layer body 27A, a source extension 27B extending from the gate layer body 27A toward the source contact portion 29A (see FIG. 5) of the source electrode 29, and a drain extension 27C extending from the gate layer body 27A toward the drain electrode 30 (see FIG. 5).
  • the gate layer body 27A includes an upper surface 27U of the gate layer 27.
  • the lower surface 27R of the gate layer 27 is composed of the lower surface of the gate layer body 27A, the lower surface of the source extension 27B, and the lower surface of the drain extension 27C. Therefore, the lower surface 27R of the gate layer 27 has a larger area than the upper surface 27U.
  • the gate layer main body portion 27A is located between the source extension portion 27B and the drain extension portion 27C, and is formed integrally with the source extension portion 27B and the drain extension portion 27C.
  • the gate layer main body portion 27A corresponds to a relatively thick portion of the gate layer 27.
  • Both the source extension 27B and the drain extension 27C are thinner than the gate layer main body 27A. Both the source extension 27B and the drain extension 27C may have a thickness that is half or less than the thickness of the gate layer main body 27A.
  • the drain extension 27C may extend further toward the outside of the gate layer main body 27A than the source extension 27B in a planar view. That is, the drain extension 27C may have a dimension in the X-axis direction that is larger than that of the source extension 27B.
  • the source extension 27B may have a dimension in the X-axis direction that is, for example, 0.2 ⁇ m or more and 0.3 ⁇ m or less.
  • the drain extension 27C may have a dimension in the X-axis direction that is, for example, 0.2 ⁇ m or more and 0.6 ⁇ m or less.
  • one of the source extension portion 27B and the drain extension portion 27C may be omitted from the gate layer 27.
  • one of the source extension portion 27B and the drain extension portion 27C in the gate layer 27 can be suppressed.
  • the number of gate pads 37 of the semiconductor device 10 can be changed arbitrarily.
  • the semiconductor device 10 may include one gate pad 37.
  • the source field plate portion 29B of the source electrode 29 of the semiconductor device 10 may be provided at a position spaced apart from the second insulating film 32 in the Z direction.
  • the first insulating film 31 may be omitted from the semiconductor device 10.
  • the gate electrode 28 may be provided so as to be in contact with the entire surface of the gate layer 27.
  • the gate electrode 28 may also be provided so that its width is smaller than the width of the gate layer 27.
  • the source post 41 of the GaN unit 20A and the drain post 42 of the GaN unit 20B may be electrically connected by, for example, a wire or a clip.
  • the source post 41 of the GaN unit 20C and the drain post 42 of the GaN unit 20D may be electrically connected by, for example, a wire or a clip.
  • the source post 41 of the GaN unit 20E and the drain post 42 of the GaN unit 20F may be electrically connected by, for example, a wire or a clip.
  • the resin layer 860 Before the connection wiring layer 51 is formed, the resin layer 860 may be cut to include a plurality of chip formation regions 821A, thereby dividing the semiconductor device 10 into individual pieces.
  • the resin layer 860 may be formed by transfer molding or compression molding so that the upper surfaces of the posts 40 are exposed from the resin layer 860. In this case, the process of grinding both the upper surface 860U of the resin layer 860 and the upper surfaces of the posts 40 is omitted.
  • the semiconductor device 10 and the driver chip 160 may be electrically connected to each other outside the semiconductor module 100 .
  • the driving chip 160 and the control chip 170 may be electrically connected to each other outside the semiconductor module 100 .
  • the control chip 170 may be omitted from the semiconductor module 100.
  • third connection wiring that electrically connects the drive chip 160 and the multiple control terminals 150 individually is provided on the support substrate 110.
  • the boot terminals 146 to 148 may be omitted from the semiconductor module 100.
  • the boot wiring 125 may also be omitted.
  • the second sealing resin 180 may be omitted from the semiconductor module 100 .
  • the term “on” as used in this disclosure includes the meanings “on” and “above” unless the context clearly indicates otherwise.
  • the expression “a first element is mounted on a second element” is intended to mean that in some embodiments, the first element may be directly disposed on the second element in contact with the second element, while in other embodiments, the first element may be disposed above the second element without contacting the second element.
  • the term “on” does not exclude a structure in which another element is formed between the first element and the second element.
  • the Z-axis direction used in this disclosure does not necessarily have to be the vertical direction, nor does it have to be perfectly aligned with the vertical direction. Therefore, the various structures according to this disclosure are not limited to the "up” and “down” in the Z-axis direction described in this specification being “up” and “down” in the vertical direction.
  • the X-axis direction may be the vertical direction
  • the Y-axis direction may be the vertical direction.
  • the GaN unit (20A, 20B) is A substrate (21) having a substrate front surface (21U) facing the same side as the sealing front surface (60U) and a substrate back surface (21R) facing the same side as the sealing back surface (60R);
  • the post (40) is a source post (41) formed on the source pad (35) of one (20
  • Appendix A2 The semiconductor device according to Appendix A1, wherein a plurality of the substrate rear surfaces (21R) are exposed from the sealing rear surface (60R).
  • Appendix A3 The semiconductor device according to Appendix A2, wherein the plurality of substrate back surfaces (21R) are flush with the sealing back surface (60R).
  • Appendix A4 The semiconductor device according to Appendix A3, wherein grinding marks are formed on a plurality of the substrate rear surfaces (21R) and the sealing rear surface (60R).
  • Appendix A5 The semiconductor device according to any one of Appendices A1 to A3, wherein an upper surface (41U) of the source post (41), an upper surface (42U) of the drain post (42), and the sealing surface (60U) are flush with each other.
  • Each of the GaN units (20A, 20B) is a drain electrode (30), a source electrode (29), and a gate electrode (28); a wiring layer (34) provided on the substrate (21) and electrically connecting the drain electrode (30), the source electrode (29), and the gate electrode (28) to the drain pad (36), the source pad (35), and the gate pad (37), respectively;
  • the semiconductor device according to any one of Appendices A1 to A4, wherein the first sealing resin (60) covers the plurality of wiring layers (34) and is provided so as to be interposed between the wiring layers (34) of each of the two GaN units (20A, 20B) adjacent to each other in the first direction (Y direction).
  • the first sealing resin (60) is A wiring sealing layer (61) interposed between two of the wiring layers (34) adjacent to each other in the first direction (Y direction); a substrate sealing layer (62) interposed between two of the substrates (21) adjacent to each other in the first direction (Y direction); The semiconductor device according to Appendix A6, wherein a dimension (HA) of the wiring sealing layer (61) in the first direction (Y direction) is larger than a dimension (HB) of the substrate sealing layer (62) in the first direction (Y direction).
  • a direction perpendicular to both the thickness direction (Z direction) of the first sealing resin (60) and the first direction (Y direction) is defined as a second direction (X direction)
  • the plurality of GaN units are configured by six GaN units (20A to 20F) arranged in three groups (20A, 20B/20C, 20D/20E, 20F) of two GaN units adjacent to each other in the first direction (Y direction) at a distance from each other in the second direction (X direction).
  • the semiconductor device according to any one of Appendices A1 to A8.
  • Appendix A12 A first connection wiring (121) provided on the support substrate (110) and electrically connecting the driving chip (160) and the semiconductor device (10);
  • the support substrate (110) has a support substrate front surface (110U) and a support substrate back surface (110R) facing the opposite side to the support substrate front surface (110U), Driving terminals (141, 142) and a control terminal (150) provided on the rear surface (110R) of the support substrate;
  • a driving wiring (123) provided on the surface (110U) of the support substrate and electrically connected to the semiconductor device (10);
  • the semiconductor module described in Appendix A12 further comprising: a control through wiring (132) that penetrates the support substrate (110) in a thickness direction (Z direction) of the support substrate (110) and electrically connects the control terminal (150) and the control wiring (124).
  • a wafer (821) is prepared, which has a wafer front surface (821U) and a wafer back surface (821R), and includes a plurality of chip formation regions (821A) in which GaN transistors (22) are formed on the wafer front surface (821U) side; forming a groove (821B) between adjacent chip forming regions (821A); forming posts (40) on the source pad (35), drain pad (36), and gate pad (37) of each of the GaN transistors (22); forming a resin layer (860) on the wafer (821) so as to fill the grooves (821B) and expose the upper surfaces of the posts (40); grinding the wafer (821) from the back surface (821R) of the wafer to expose the resin layer (860) in the grooves (821B), thereby electrically isolating the wafer (821) for each of the chip formation regions (821A) to form a substrate (21) on which the GaN transistors (22) are formed;
  • the posts (40) include a source post
  • the GaN transistor (22) is a source electrode (29), a drain electrode (30), and a gate electrode (28); a wiring layer (834) electrically connected to each of the source electrode (29), the drain electrode (30), and the gate electrode (28);
  • [Appendix A17] forming the resin layer (860) on the wafer (821) with the upper surfaces of the posts (40) exposed, forming the resin layer (860) so as to fill the groove (821B) and the space between the adjacent chip forming regions (821A) and to cover the post (40);
  • Appendix A18 The method for manufacturing a semiconductor device according to any one of Appendices A15 to A17, further comprising, after forming the connection wiring layer (51), cutting the resin layer (860) to individualize the semiconductor device (10) so as to include a plurality of chip formation regions (821A) in which the drain posts (42) and the source posts (41) are connected to each other by the connection wiring layer (51).
  • Appendix A20 The semiconductor module according to Appendix A19, further comprising a second sealing resin (180) that seals the semiconductor device (10) and the driver chip (160).
  • the semiconductor device further includes a control chip (170) disposed on the support substrate (110) and electrically connected to the driving chip (160);
  • a wafer (821) is prepared, which has a wafer front surface (821U) and a wafer back surface (821R), and includes a plurality of chip formation regions (821A) in which GaN transistors (22) are formed on the wafer front surface (821U) side; forming a groove (821B) between adjacent chip forming regions (821A); forming posts (40) on the source pad (35), drain pad (36), and gate pad (37) of each of the GaN transistors (22); forming a resin layer (860) on the wafer (821) so as to fill the grooves (821B) and expose the upper surfaces of the posts (40); and grinding the wafer (821) from a back surface (821R) of the wafer to expose the resin layer (860) in the grooves (821B), thereby electrically isolating the wafer (821) for each chip formation region (821A) to form a substrate (21) on which the GaN transistors (22) are formed.

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

半導体装置は、第１封止樹脂内において、Ｙ方向に互いに離隔して複数設けられたＧａＮユニットを備える。ＧａＮユニットは、基板と、基板の基板表面の側に設けられたＧａＮトランジスタと、各ＧａＮトランジスタのソースパッド、ドレインパッド、およびゲートパッド上に設けられ、第１封止樹脂から露出するポストと、を含む。ポストは、Ｙ方向に隣り合う２つのＧａＮユニットのうちの一方のソースパッド上に形成されたソース用ポストと、Ｙ方向に隣り合う２つのＧａＮユニットのうちの他方のドレインパッド上に形成されたドレイン用ポストと、を含む。半導体装置は、封止表面上に設けられ、ソース用ポストとドレイン用ポストとを互いに電気的に接続する接続配線層を備える。

Description

半導体装置、半導体モジュール、および半導体装置の製造方法
　本開示は、半導体装置、半導体モジュール、および半導体装置の製造方法に関する。
　導電層が形成された基板と、基板に実装された複数のスイッチング素子とを備え、ワイヤによって複数のスイッチング素子が導電層に電気的に接続された半導体装置が知られている（例えば特許文献１参照）。
特開２０１８－１８２３３０号公報
　ところで、ワイヤは、各スイッチング素子の上面から山形に形成されたうえで導電層に接合される。このため、半導体装置の低背化に改善の余地がある。
　本開示の一態様である半導体装置は、封止表面と、前記封止表面とは反対側を向く封止裏面とを有する第１封止樹脂と、前記第１封止樹脂内において、前記第１封止樹脂の厚さ方向と直交する第１方向に互いに離隔して複数設けられたＧａＮユニットと、を備え、前記ＧａＮユニットは、前記封止表面と同じ側を向く基板表面と、前記封止裏面と同じ側を向く基板裏面とを有する基板と、前記基板表面の側に設けられたＧａＮトランジスタと、前記各ＧａＮトランジスタのソースパッド、ドレインパッド、およびゲートパッド上に設けられ、前記第１封止樹脂から露出するポストと、を含み、前記ポストは、前記第１方向に隣り合う２つの前記ＧａＮユニットのうち一方の前記ソースパッド上に形成されたソース用ポストと、前記第１方向に隣り合う２つの前記ＧａＮユニットのうち他方の前記ドレインパッド上に形成されたドレイン用ポストと、を含み、前記封止表面上に設けられ、前記ソース用ポストと前記ドレイン用ポストとを互いに電気的に接続する接続配線層を備える。
　本開示の一態様である半導体モジュールは、支持基板と、前記支持基板上に配置された前記半導体装置と、前記支持基板上に配置され、前記半導体装置と電気的に接続された駆動用チップと、前記支持基板上に配置され、前記駆動用チップと電気的に接続された制御用チップと、前記半導体装置、前記制御用チップ、および前記駆動用チップを封止する第２封止樹脂と、を備える。
　本開示の一態様である半導体装置の製造方法は、ウエハ表面およびウエハ裏面を有し、前記ウエハ表面の側にＧａＮトランジスタが形成された複数のチップ形成領域を含むウエハを用意すること、隣り合う前記チップ形成領域の間に溝を形成すること、前記各ＧａＮトランジスタのソースパッド、ドレインパッド、およびゲートパッド上にそれぞれポストを形成すること、前記溝に充填され、前記ポストの上面が露出された樹脂層を前記ウエハ上に形成すること、前記ウエハを前記ウエハ裏面から研削して前記溝内の前記樹脂層を露出することによって前記チップ形成領域ごとに前記ウエハを電気的に分離して前記ＧａＮトランジスタが形成された基板を形成すること、を含み、前記ポストはソース用ポストとドレイン用ポストとを含み、隣り合う２つの前記チップ形成領域の一方のソースパッド上に前記ソース用ポストを形成し、他方のドレインパッド上に前記ドレイン用ポストを形成し、前記ソース用ポストと前記ドレイン用ポストとを互いに電気的に接続する接続配線層を前記樹脂層の上面に形成することを含む。
　上記半導体装置、半導体モジュール、および半導体装置の製造方法によれば、半導体装置の低背化を図ることができる。
図１は、一実施形態に係る例示的な半導体装置の斜視図である。 図２は、図１の半導体装置の内部構造を示す例示的な概略平面図である。 図３は、図１の半導体装置における１つのＧａＮユニットの概略平面図である。 図４は、図１の半導体装置の裏面図である。 図５は、図１の半導体装置のＧａＮトランジスタの概略断面図である。 図６は、図５のＧａＮトランジスタの概略平面図である。 図７は、図２のＦ７－Ｆ７線で半導体装置を切断した概略断面図である。 図８は、図２のＦ８－Ｆ８線で半導体装置を切断した概略断面図である。 図９は、図１の半導体装置の回路図である。 図１０は、一実施形態に係る例示的な半導体モジュールの内部構造を示す概略平面図である。 図１１は、図１０の半導体モジュールにおける半導体装置およびその周辺の拡大図である。 図１２は、図１０の半導体モジュールの裏面図である。 図１３は、図１０のＦ１３－Ｆ１３線で半導体モジュールを切断した概略断面図である。 図１４は、図１０の半導体モジュールの回路構成の一部を示す回路図である。 図１５は、図１の半導体装置の例示的な製造工程を示す概略断面図である。 図１６は、図１５に続く例示的な製造工程を示す概略断面図である。 図１７は、図１６に続く例示的な製造工程を示す概略断面図である。 図１８は、図１７に続く例示的な製造工程を示す概略断面図である。 図１９は、図１８に続く例示的な製造工程を示す概略断面図である。 図２０は、図１９に続く例示的な製造工程を示す概略断面図である。 図２１は、図２０に続く例示的な製造工程を示す概略断面図である。 図２２は、図２１に続く例示的な製造工程を示す概略断面図である。 図２３は、図２２に続く例示的な製造工程を示す概略断面図である。 図２４は、図２３に続く例示的な製造工程を示す概略断面図である。 図２５は、図２４に続く例示的な製造工程を示す概略断面図である。 図２６は、図２５に続く例示的な製造工程を示す概略断面図である。 図２７は、図２６に続く例示的な製造工程を示す概略断面図である。 図２８は、図２７に続く例示的な製造工程を示す概略断面図である。 図２９は、図２８に続く例示的な製造工程を示す概略断面図である。 図３０は、図２９に続く例示的な製造工程を示す概略断面図である。 図３１は、図３０に続く例示的な製造工程を示す概略断面図である。 図３２は、図３１に続く例示的な製造工程を示す概略断面図である。 図３３は、図３２に続く例示的な製造工程を示す概略断面図である。 図３４は、図３３に続く例示的な製造工程を示す概略断面図である。 図３５は、図３４に続く例示的な製造工程を示す概略断面図である。 図３６は、図３５に続く例示的な製造工程を示す概略断面図である。 図３７は、図３６に続く例示的な製造工程を示す概略断面図である。 図３８は、図３７に続く例示的な製造工程を示す概略断面図である。 図３９は、図３８に続く例示的な製造工程を示す概略断面図である。 図４０は、図３９に続く例示的な製造工程を示す概略断面図である。 図４１は、図４０に続く例示的な製造工程を示す概略断面図である。 図４２は、図４１に続く例示的な製造工程を示す概略平面図である。 図４３は、変更例の半導体装置の斜視図である。 図４４は、図４３の半導体装置の内部構造を示す例示的な概略平面図である。 図４５は、図４３の半導体装置の裏面図である。 図４６は、変更例の半導体装置におけるＧａＮトランジスタの概略断面図である。
　以下、添付図面を参照して本開示の半導体装置および半導体モジュールのいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするため、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするため、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
　以下の詳細な説明は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な説明は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を制限することを意図しない。
　［半導体装置の全体構成］
　図１は、一実施形態の半導体装置１０の外観を示す斜視図である。
　図１に示すように、半導体装置１０は、矩形平板状の第１封止樹脂６０と、第１封止樹脂６０から露出した外部配線層５０と、を備える。ここで、第１封止樹脂６０の厚さ方向を「Ｚ方向」とする。Ｚ方向と直交する方向のうち互いに直交する２方向をそれぞれ「Ｘ方向」および「Ｙ方向」とする。また、本明細書において、「平面視」とは、半導体装置１０を第１封止樹脂６０の厚さ方向（Ｚ方向）から視ることをいう。第１封止樹脂６０は、平面視において、Ｘ方向が長手方向となり、Ｙ方向が短手方向となる矩形状である。
　第１封止樹脂６０は、Ｚ方向において互いに反対側を向く封止表面６０Ｕおよび封止裏面６０Ｒと、封止表面６０Ｕおよび封止裏面６０Ｒと交差する第１～第４封止側面６０ＳＡ～６０ＳＤと、を有する。図１の例では、封止表面６０Ｕおよび封止裏面６０Ｒの双方は、Ｚ方向と直交した平面として形成されている。一例では、第１～第４封止側面６０ＳＡ～６０ＳＤは、封止表面６０Ｕおよび封止裏面６０Ｒと直交する平面である。第１封止側面６０ＳＡおよび第２封止側面６０ＳＢは第１封止樹脂６０のＸ方向の両端面を構成し、第３封止側面６０ＳＣおよび第４封止側面６０ＳＤは第１封止樹脂６０のＹ方向の両端面を構成している。
　外部配線層５０は、封止表面６０Ｕから露出している。外部配線層５０は、封止表面６０Ｕ上に設けられている。外部配線層５０は、接続配線層５１、ドレイン配線層５２、ソース配線層５３、第１ゲート配線層５４、および第２ゲート配線層５５を含む。接続配線層５１、ドレイン配線層５２、ソース配線層５３、第１ゲート配線層５４、および第２ゲート配線層５５の各々は、複数（図１の例では３つ）設けられている。接続配線層５１、ドレイン配線層５２、ソース配線層５３、第１ゲート配線層５４、および第２ゲート配線層５５は、第１封止樹脂６０の厚さ方向と直交する方向において互いに離隔して設けられている。図１の例では、Ｙ方向に互いに離隔して配置された接続配線層５１、ドレイン配線層５２、ソース配線層５３、第１ゲート配線層５４、および第２ゲート配線層５５の組が、Ｘ方向において互いに離隔して３つ配列されている。平面視において、第４封止側面６０ＳＤから第３封止側面６０ＳＣに向けて、ドレイン配線層５２、第１ゲート配線層５４、接続配線層５１、第２ゲート配線層５５、およびソース配線層５３の順に配列されている。
　平面視において、複数の接続配線層５１は、第１封止樹脂６０のＹ方向の中央に配置されている。複数の接続配線層５１は、Ｙ方向において互いに揃った状態でＸ方向において互いに離隔して配列されている。各接続配線層５１は、平面視において矩形状に形成されている。
　平面視において、複数のドレイン配線層５２は、Ｙ方向において第１封止樹脂６０の第４封止側面６０ＳＤ寄りの端部に配置されている。複数のドレイン配線層５２は、Ｙ方向において互いに揃った状態でＸ方向において互いに離隔して配列されている。各ドレイン配線層５２は、平面視においてＸ方向に延びる帯状に形成されている。
　平面視において、複数のソース配線層５３は、Ｙ方向において第１封止樹脂６０の第３封止側面６０ＳＣ寄りの端部に配置されている。複数のソース配線層５３は、Ｙ方向において互いに揃った状態でＸ方向において互いに離隔して配列されている。各ソース配線層５３は、平面視においてＸ方向に延びる帯状に形成されている。
　平面視において、複数の第１ゲート配線層５４は、Ｙ方向において複数のドレイン配線層５２よりも第３封止側面６０ＳＣ寄りに配置されている。複数の第１ゲート配線層５４は、Ｙ方向において互いに揃った状態でＸ方向において互いに離隔して配列されている。各第１ゲート配線層５４は、平面視において第３封止側面６０ＳＣに向けて開口する略Ｕ字状に形成されている。複数の第１ゲート配線層５４は、Ｙ方向において複数の接続配線層５１よりも第４封止側面６０ＳＤ寄りに配置されている。各接続配線層５１は、その一部が平面視において複数の第１ゲート配線層５４の凹部に入り込むように配置されている。
　平面視において、複数の第２ゲート配線層５５は、Ｙ方向において複数の接続配線層５１よりも第３封止側面６０ＳＣ寄りに配置されている。複数の第２ゲート配線層５５は、Ｙ方向において互いに揃った状態でＸ方向において互いに離隔して配列されている。各第２ゲート配線層５５は、平面視においてＹ方向に隣り合うソース配線層５３を囲む略Ｕ字状に形成されている。平面視において、第２ゲート配線層５５は、第１ゲート配線層５４と同じ形状である。各ソース配線層５３は、平面視において複数の第２ゲート配線層５５の凹部に入り込むように配置されている。
　図２は、図１の半導体装置１０を概略的に示す平面図である。図２では、半導体装置１０の概略的な内部構造を破線で示している。
　図２に示すように、半導体装置１０は、複数（本実施形態では６つ）のＧａＮ（窒化ガリウム）ユニット２０Ａ～２０Ｆを備える。ＧａＮユニット２０Ａ～２０Ｆは、第１封止樹脂６０内においてＺ方向と直交する第１方向（Ｙ方向）に互いに離隔して設けられている。図２の例では、第１方向（Ｙ方向）に隣り合う２つのＧａＮユニットの組が、第２方向（Ｘ方向）に互いに離隔して３つ配列されている。より詳細には、Ｙ方向に隣り合うＧａＮユニット２０Ａ，２０Ｂの組、ＧａＮユニット２０Ｃ，２０Ｄの組、およびＧａＮユニット２０Ｅ，２０Ｆの組が、Ｘ方向に互いに離隔して配列されている。ここで、第２方向は、第１封止樹脂６０の厚さ方向（Ｚ方向）および第１方向（Ｙ方向）の双方と直交する方向であり、本実施形態ではＸ方向である。
　平面視において、ＧａＮユニット２０Ａ，２０Ｃ，２０Ｅは、Ｙ方向において互いに揃った状態でＸ方向において互いに離隔して配列されている。平面視において、ＧａＮユニット２０Ｂ，２０Ｄ，２０Ｆは、Ｙ方向において互いに揃った状態でＸ方向において互いに離隔して配列されている。平面視において、ＧａＮユニット２０Ａ，２０Ｃ，２０Ｅは、ＧａＮユニット２０Ｂ，２０Ｄ，２０Ｆに対して第４封止側面６０ＳＤ寄りに配置されている。平面視において、ＧａＮユニット２０Ａは、ＧａＮユニット２０Ｃ，２０Ｅよりも第１封止側面６０ＳＡ寄りに配置されている。ＧａＮユニット２０Ｅは、ＧａＮユニット２０Ａ，２０Ｃよりも第２封止側面６０ＳＢ寄りに配置されている。ＧａＮユニット２０Ｃは、ＧａＮユニット２０ＡとＧａＮユニット２０ＥとのＸ方向の間に配置されている。平面視において、ＧａＮユニット２０Ｂは、ＧａＮユニット２０Ｄ，２０Ｆよりも第１封止側面６０ＳＡ寄りに配置されている。ＧａＮユニット２０Ｆは、ＧａＮユニット２０Ｂ，２０Ｄよりも第２封止側面６０ＳＢ寄りに配置されている。ＧａＮユニット２０Ｄは、ＧａＮユニット２０ＢとＧａＮユニット２０ＦとのＸ方向の間に配置されている。
　次に、ＧａＮユニット２０Ａ～２０Ｆの平面構造について説明する。
　図３は、ＧａＮユニット２０Ａの平面構造を概略的に示す平面図である。なお、ＧａＮユニット２０Ｂ～２０Ｆは、ＧａＮユニット２０Ａと同様の構成であるため、その説明を省略する。
　図３に示すように、ＧａＮユニット２０Ａは、基板２１を含む。基板２１は、Ｚ方向が厚さ方向となる矩形平板状に形成されている。基板２１は、Ｚ方向において互いに反対側を向く基板表面２１Ｕおよび基板裏面２１Ｒ（ともに図５参照）を有する。基板表面２１Ｕは第１封止樹脂６０の封止表面６０Ｕ（図７参照）と同じ側を向き、基板裏面２１Ｒは封止裏面６０Ｒ（図７参照）と同じ側を向いている。
　基板２１は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、サファイア、または他の基板材料によって形成することができる。基板２１は、半導体基板であってよい。一例では、基板２１は、Ｓｉ基板であってよい。基板２１の厚さは、例えば２００μｍ以上１５００μｍ以下とすることができる。
　ＧａＮユニット２０Ａは、基板２１の上に設けられたソースパッド３５、ドレインパッド３６、およびゲートパッド３７を含む。
　ドレインパッド３６は、ＧａＮユニット２０Ａのうち第１封止樹脂６０の第４封止側面６０ＳＤ寄りの端部に配置されている。平面視において、ドレインパッド３６は、Ｘ方向に延びる帯状に形成されている。
　図２に示すように、平面視において、ドレインパッド３６は、ドレイン配線層５２と重なる位置に配置されている。図２の例では、ドレインパッド３６のＸ方向の長さは、ドレイン配線層５２のＸ方向の長さよりも長い。ドレインパッド３６は、ドレイン配線層５２と電気的に接続されている。
　図３に示すように、ソースパッド３５は、Ｙ方向においてドレインパッド３６に対して第３封止側面６０ＳＣ（図２参照）寄りに離隔して配置されている。ソースパッド３５は、ＧａＮユニット２０ＡのうちＧａＮユニット２０Ｂ（図２参照）寄りの端部に配置されているともいえる。平面視において、ソースパッド３５は、Ｘ方向に延びる帯状に形成されている。
　図２に示すように、平面視において、ソースパッド３５は、接続配線層５１と重なる位置に配置されている。図２の例では、ソースパッド３５のＸ方向の長さは、接続配線層５１のＸ方向の長さよりも長い。ソースパッド３５は、接続配線層５１と電気的に接続されている。
　図３に示すように、ゲートパッド３７は、複数（本実施形態では２つ）設けられている。２つのゲートパッド３７は、ソースパッド３５のＸ方向の両側に分散して配置されている。各ゲートパッド３７は、Ｘ方向においてソースパッド３５と隣り合う位置に配置されている。平面視において、ゲートパッド３７は、Ｙ方向が長手方向となり、Ｘ方向が短手方向となる矩形状に形成されている。図２に示すように、平面視において、２つのゲートパッド３７の各々は、第１ゲート配線層５４と重なる位置に配置されている。
　図３に示すように、平面視において、ＧａＮユニット２０Ａのうちソースパッド３５とドレインパッド３６とのＹ方向の間には、複数のＧａＮトランジスタ２２（図５参照）が形成されたセル領域３８が設けられている。このため、ＧａＮユニット２０Ａは、ＧａＮトランジスタ２２を含むともいえる。平面視において、セル領域３８は、Ｘ方向が長手方向となり、Ｙ方向が短手方向となる矩形状に形成されている。図２に示すように、第１ゲート配線層５４の一部は、平面視においてセル領域３８（図３参照）と重なる位置に配置されている。
　なお、図２に示すように、ＧａＮユニット２０Ｂ，２０Ｄ，２０Ｆは、ＧａＮユニット２０Ａ，２０Ｃ，２０Ｅと比較して、外部配線層５０との接続態様が異なる。一方、ＧａＮユニット２０Ｂ，２０Ｄ，２０Ｆの外部配線層５０との接続態様は互いに同じである。このため、ＧａＮユニット２０Ｂの外部配線層５０との接続態様について説明し、ＧａＮユニット２０Ｄ，２０Ｆの外部配線層５０との接続態様の説明を省略する。
　図２に示すように、ＧａＮユニット２０Ｂのドレインパッド３６は、平面視において接続配線層５１と重なる位置に配置されている。このドレインパッド３６は、接続配線層５１と電気的に接続されている。つまり、ＧａＮユニット２０Ｂのドレインパッド３６は、接続配線層５１によってＧａＮユニット２０Ａのソースパッド３５と電気的に接続されている。
　ＧａＮユニット２０Ｂのソースパッド３５は、平面視においてソース配線層５３と重なる位置に配置されている。このソースパッド３５は、ソース配線層５３と電気的に接続されている。図２の例では、ソースパッド３５のＸ方向の長さは、ソース配線層５３のＸ方向の長さよりも長い。
　ＧａＮユニット２０Ｂの複数（本実施形態では２つ）のゲートパッド３７の各々は、平面視において第２ゲート配線層５５と重なる位置に配置されている。２つのゲートパッド３７は、平面視において接続配線層５１のＸ方向の両側に配置されているともいえる。
　図４に示すように、各ＧａＮユニット２０Ａ～２０Ｆの基板２１の基板裏面２１Ｒは、封止裏面６０Ｒから露出している。一例では、基板裏面２１Ｒは、封止裏面６０Ｒと面一となるように形成されている。一例では、基板裏面２１Ｒおよび封止裏面６０Ｒがともに研削されることによって、基板裏面２１Ｒおよび封止裏面６０Ｒが互いに面一となる。このため、基板裏面２１Ｒおよび封止裏面６０Ｒには、研削痕が形成されている。
　ＧａＮユニット２０Ａ～２０Ｆの基板２１のうち隣り合う基板２１の間の距離ＤＡは、互いに等しい。距離ＤＡは、例えば１０μｍ以上５０μｍ以下である。ＧａＮユニット２０Ａ，２０Ｂの基板２１と第１封止側面６０ＳＡとのＸ方向の間の距離ＤＢは、距離ＤＡよりも小さい。距離ＤＢは、例えば距離ＤＡの１／２よりも小さい。ＧａＮユニット２０Ｅ，２０Ｆの基板２１と第２封止側面６０ＳＢとのＸ方向の間の距離ＤＣは、距離ＤＡよりも小さい。距離ＤＣは、例えば距離ＤＡの１／２よりも小さい。つまり、距離ＤＣは、距離ＤＢと等しい。ＧａＮユニット２０Ａ，２０Ｃ，２０Ｅと第４封止側面６０ＳＤとのＹ方向の間の距離ＤＤは、距離ＤＡよりも小さい。距離ＤＤは、例えば距離ＤＡの１／２よりも小さい。つまり、距離ＤＤは、距離ＤＢと等しい。ＧａＮユニット２０Ｂ，２０Ｄ，２０Ｆの基板２１と第３封止側面６０ＳＣとのＹ方向の間の距離ＤＥは、距離ＤＡよりも小さい。距離ＤＥは、例えば距離ＤＡの１／２よりも小さい。つまり、距離ＤＥは、距離ＤＢと等しい。また、距離ＤＥは、距離ＤＤと等しいといえる。
　［ＧａＮユニットの内部構造］
　図５は、ＧａＮユニット２０Ａのセル領域３８における複数のＧａＮトランジスタ２２のうち１つのＧａＮトランジスタの概略的な断面構造を示す断面図である。なお、図面の理解を容易にするため、ＧａＮトランジスタ２２の一部の構成要素はハッチング線を省略している。
　図５に示すように、ＧａＮトランジスタ２２は、基板２１の基板表面２１Ｕの側に設けられている。基板２１の基板表面２１Ｕ上には、バッファ層２３が設けられている。ＧａＮトランジスタ２２は、バッファ層２３上に設けられている。
　バッファ層２３は、１つまたは複数の窒化物半導体層を含んでいてよい。バッファ層２３は、例えば基板２１と後述する電子走行層２４との間の熱膨張係数の不整合に起因する基板２１の反りおよびＧａＮユニット２０Ａにおけるクラックの発生を抑制することができる任意の材料によって構成することができる。例えば、バッファ層２３は、窒化アルミニウム（ＡｌＮ）層、窒化アルミニウムガリウム（ＡｌＧａＮ）層、および異なるアルミニウム（Ａｌ）組成を有するグレーテッドＡｌＧａＮ層のうち少なくとも１つを含むことができる。例えば、バッファ層２３は、単一のＡｌＮ層、単一のＡｌＧａＮ層、ＡｌＧａＮ／ＧａＮ超格子構造を有する層、ＡｌＮ／ＡｌＧａＮ超格子構造を有する層、またはＡｌＮ／ＧａＮ超格子構造を有する層によって構成されていてよい。
　一例では、バッファ層２３は、基板２１上に形成されたＡｌＮ層である第１バッファ層と、ＡｌＮ層（第１バッファ層）上に形成されたＡｌＧａＮ層である第２バッファ層と、を含むことができる。第１バッファ層は、例えば１００ｎｍ以上３００ｎｍ以下の厚さを有するＡｌＮ層であってよい。一方、第２バッファ層は、例えば１００ｎｍ以上３００ｎｍ以下の厚さを有するグレーテッドＡｌＧａＮ層を複数回積層することによって形成されていてよい。なお、バッファ層２３におけるリーク電流を抑制するため、バッファ層２３の一部に不純物を導入してバッファ層２３を半絶縁性にしてもよい。この場合、不純物は、例えば炭素（Ｃ）または鉄（Ｆｅ）であり、不純物の濃度は、例えば４×１０１６ｃｍ－３以上とすることができる。
　ＧａＮトランジスタ２２は、電子走行層２４、電子供給層２５、ゲート層２７、ゲート電極２８、ソース電極２９、ドレイン電極３０、第１絶縁膜３１、および第２絶縁膜３２を含む。
　電子走行層２４は、バッファ層２３上に形成されている。電子走行層２４は、窒化物半導体によって構成されている。電子走行層２４は、例えばＧａＮ層であってよい。電子走行層２４は、例えば０．５μｍ以上２μｍ以下の厚さを有する。なお、電子走行層２４におけるリーク電流を抑制するため、電子走行層２４の一部に不純物を導入することによって電子走行層２４の表層領域以外を半絶縁性にしてもよい。この場合、不純物は、例えばＣであり、電子走行層２４中の不純物のピーク濃度は、例えば１×１０１９ｃｍ－３以上であってよい。
　電子供給層２５は、電子走行層２４上に形成されている。電子供給層２５は、電子走行層２４よりも大きなバンドギャップを有する窒化物半導体によって構成されており、例えばＡｌＧａＮ層であってよい。この場合、Ａｌ組成が大きくなるほどバンドギャップが大きくなるため、ＡｌＧａＮ層である電子供給層２５は、ＧａＮ層である電子走行層２４よりも大きなバンドギャップを有する。一例では、電子供給層２５は、ＡｌｘＧａ１－ｘＮによって構成され、ｘは０．１＜ｘ＜０．４であり、より好ましくは、０．１＜ｘ＜０．３である。電子供給層２５は、５ｎｍ以上２０ｎｍ以下の厚さを有してよい。一例では、電子供給層２５は、８ｎｍ以上の厚さを有してよい。
　電子走行層２４と電子供給層２５とは、互いに異なる格子定数を有する窒化物半導体によって構成されている。したがって、電子走行層２４を構成する窒化物半導体（例えばＧａＮ）と電子供給層２５を構成する窒化物半導体（例えばＡｌＧａＮ）とは、格子不整合系のヘテロ接合を形成する。電子走行層２４および電子供給層２５の自発電極と、ヘテロ接合界面付近の電子供給層２５が受ける応力に起因するピエゾ分極とによって、ヘテロ接合界面付近における電子走行層２４の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、電子走行層２４と電子供給層２５とのヘテロ接合界面に近い位置（例えば界面から数ｎｍ程度の範囲内）において電子走行層２４内には二次元電子ガス（２ＤＥＧ）２６が広がっている。
　ゲート層２７は、電子供給層２５上に形成されている。より詳細には、ゲート層２７は、電子供給層２５の一部の上に形成されている。ゲート層２７は、アクセプタ型不純物を含む窒化物半導体によって構成されている。ゲート層２７は、電子供給層２５（例えばＡｌＧａＮ層）よりも小さなバンドギャップを有する任意の材料によって構成されていてよい。一例では、ゲート層２７は、アクセプタ型不純物を含むＧａＮ（ｐ型ＧａＮ）層であってよい。アクセプタ型不純物は、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）、およびＣのうち少なくとも１つを含むことができる。ゲート層２７のアクセプタ型不純物のピーク濃度は、７×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下とすることができる。一例では、ゲート層２７は、ＭｇおよびＺｎのうち少なくとも一方を不純物として含むＧａＮ層であってよい。
　ゲート電極２８は、電子供給層２５の上方に位置している。ゲート電極２８は、１つまたは複数の金属層によって構成されていてよい。一例では、ゲート電極２８は、窒化チタン（ＴｉＮ）層によって構成されていてよい。別の例では、ゲート電極２８は、チタン（Ｔｉ）によって形成された第１金属層と、第１金属層上に設けられたＴｉＮによって形成された第２金属層と、によって構成されていてもよい。ゲート電極２８は、ゲート層２７とショットキー接合を形成することができる。
　第１絶縁膜３１は、ゲート層２７の一部の上に形成されていてよい。第１絶縁膜３１は、ゲート層２７とゲート電極２８とによって挟み込まれていてよい。第１絶縁膜３１は、窒化シリコン（ＳｉＮ）、二酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、ＡｌＮ、および酸窒化アルミニウム（ＡｌＯＮ）のうち少なくとも１つによって形成されていてよい。一例では、第１絶縁膜３１は、Ｓｉ３Ｎ４によって形成されていてよい。第１絶縁膜３１は、ゲート層２７を露出させる開口部３１Ａを含む。
　ゲート電極２８は、ゲート層２７および第１絶縁膜３１の双方と接している。ゲート電極２８は、第１絶縁膜３１の開口部３１Ａを介してゲート層２７に接するゲートコンタクト部と、第１絶縁膜３１上に形成されたゲートフィールドプレート部と、を含む。ゲートフィールドプレート部は、ゲートコンタクト部と連続しており、ゲートコンタクト部と一体に形成されている。
　第２絶縁膜３２は、電子供給層２５、ゲート層２７、第１絶縁膜３１、およびゲート電極２８を覆っている。第２絶縁膜３２は、電子供給層２５の表面を露出させる第１開口部３２Ａおよび第２開口部３２Ｂを含む。第１開口部３２Ａおよび第２開口部３２Ｂは、互いに離隔して形成されている。ゲート層２７は、第１開口部３２Ａと第２開口部３２Ｂとの間に位置しており、第１開口部３２Ａおよび第２開口部３２Ｂの各々から離隔している。より詳細には、ゲート層２７は、第２開口部３２Ｂよりも第１開口部３２Ａの近くに位置している。
　第２絶縁膜３２は、例えばパッシベーション膜であり、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、およびＡｌＯＮのうち少なくとも１つによって形成されていてよい。一例では、第２絶縁膜３２は、Ｓｉ３Ｎ４によって形成されていてよい。つまり、第１絶縁膜３１および第２絶縁膜３２は、同一材料によって形成されていてよい。第２絶縁膜３２は、例えば８０ｎｍ以上２００ｎｍ以下の厚さを有してよい。
　ソース電極２９は、第２絶縁膜３２の第１開口部３２Ａを介して電子供給層２５に接している。ソース電極２９は、第１開口部３２Ａを介して電子供給層２５直下の２ＤＥＧ２６とオーミック接触している。一例では、ソース電極２９は、第１開口部３２Ａに充填されたソースコンタクト部２９Ａと、第２絶縁膜３２を覆うソースフィールドプレート部２９Ｂと、を含んでよい。ソースフィールドプレート部２９Ｂは、ソースコンタクト部２９Ａと連続しており、ソースコンタクト部２９Ａと一体に形成されている。ソースフィールドプレート部２９Ｂは、平面視において第２開口部３２Ｂとゲート層２７との間に位置する端部２９Ｃを含む。ソースフィールドプレート部２９Ｂは、ゲート電極２８にゲート電圧が印加された場合にゲート電極２８の端部近傍およびゲート層２７の端部近傍の電界集中を緩和する役割を果たす。
　ドレイン電極３０は、第２絶縁膜３２の第２開口部３２Ｂを介して電子供給層２５に接している。ドレイン電極３０は、第２開口部３２Ｂを介して電子供給層２５直下の２ＤＥＧ２６とオーミック接触している。ドレイン電極３０およびソース電極２９の各々は、１つまたは複数の金属層（例えばＴｉ層、ＴｉＮ層、Ａｌ層、ＡｌＳｉＣｕ層、およびＡｌＣｕ層などの任意の組み合わせ）によって構成することができる。
　次に、ＧａＮトランジスタ２２の平面構造の一例について説明する。図６は、図５のＧａＮトランジスタ２２の概略的な部分拡大平面図である。なお、図示を簡略化して図面の理解を容易にするため、図６では、ゲート電極２８、第２絶縁膜３２、およびソース電極２９のソースフィールドプレート部２９Ｂの図示は省略されている。一方、ソースフィールドプレート部２９Ｂの端部２９Ｃは二点鎖線で描かれている。また、ドレイン電極３０のうち電子供給層２５と接する部分は実線で描かれている一方、第２絶縁膜３２上に設けられた部分は二点鎖線で描かれている。
　図６に示すように、セル領域３８は、ＧａＮトランジスタ２２のトランジスタ動作に寄与するアクティブ領域３８Ａと、トランジスタ動作に寄与しない非アクティブ領域３８Ｂと、を含む。図６の例では、アクティブ領域３８Ａと非アクティブ領域３８Ｂとは交互に配置されている。ドレイン電極３０は、アクティブ領域３８Ａに形成されている。一例では、アクティブ領域３８Ａと非アクティブ領域３８Ｂとの配列方向において、アクティブ領域３８Ａは、ドレイン電極３０と略同じ範囲に広がっていてよい。上記配列方向において、非アクティブ領域３８Ｂは、ドレイン電極３０が存在しない範囲に広がっていてよい。したがって、上記配列方向において、非アクティブ領域３８Ｂは、アクティブ領域３８Ａと隣り合っている。
　アクティブ領域３８Ａにおいて、ソース電極２９と、ゲート電極２８（図５参照）が位置するゲート層２７と、ドレイン電極３０とは電子供給層２５上で平面視において上記配列方向と直交する方向に隣り合って配置されている。これらソース電極２９、ゲート層２７（ゲート電極２８）、およびドレイン電極３０の組み合わせは、１つのＧａＮトランジスタ２２を構成する。図６の例では、各アクティブ領域３８Ａにおいて４つのＧａＮトランジスタ２２が配置されている。なお、実際はより多くのＧａＮトランジスタ２２が各アクティブ領域３８Ａに配置され得る。
　図７は、図２のＦ７－Ｆ７線で半導体装置１０を切断した概略的な断面構造を示す断面図である。図７は、ＧａＮユニット２０Ａ，２０Ｂの概略的な断面構造を示している。図８は、図２のＦ８－Ｆ８線で半導体装置１０を切断した概略的な断面構造を示す断面図である。図８は、ＧａＮユニット２０Ａ，２０Ｃ，２０Ｅの概略的な断面構造を示している。なお、図面の理解を容易にするため、図７および図８では、図５のＧａＮトランジスタ２２の構成を省略している。
　図７および図８に示すように、ＧａＮユニット２０ＡのＧａＮトランジスタ２２とＧａＮユニット２０ＢのＧａＮトランジスタ２２とは同じ構成である。ＧａＮユニット２０ＡのＧａＮトランジスタ２２と、ＧａＮユニット２０Ｃ，２０ＥのＧａＮトランジスタ２２とは同じ構成である。図示していないが、ＧａＮユニット２０ＡのＧａＮトランジスタ２２と、ＧａＮユニット２０Ｄ，２０ＦのＧａＮトランジスタ２２とは同じ構成である。このように、ＧａＮユニット２０Ａ～２０Ｆは、互いに同じ構成のＧａＮトランジスタ２２を含む。
　ＧａＮトランジスタ２２は、第３絶縁膜３３および配線層３４を含む。またＧａＮトランジスタ２２は、上述したソースパッド３５、ドレインパッド３６、およびゲートパッド３７を含む。
　第３絶縁膜３３は、ソース電極２９およびドレイン電極３０（図７および図８では図示略、図５参照）を覆う絶縁膜である。第３絶縁膜３３は、層間絶縁膜であり、例えばＳｉＯ２によって形成されている。
　配線層３４は、ゲート電極２８（図７および図８では図示略、図５参照）、ソース電極２９、およびドレイン電極３０と、ソースパッド３５、ドレインパッド３６、およびゲートパッド３７とを個別に電気的に接続している。
　配線層３４は、ソース電極２９とソースパッド３５とを電気的に接続するソース配線部３４Ｓと、ドレイン電極３０とドレインパッド３６とを電気的に接続するドレイン配線部３４Ｄと、ゲート電極２８とゲートパッド３７とを電気的に接続するゲート配線部３４Ｇ（図８参照）と、を含む。ソース配線部３４Ｓ、ドレイン配線部３４Ｄ、ゲート配線部３４Ｇの各々は、第３絶縁膜３３上に設けられた部分を含む。
　ソース配線部３４Ｓは、平面視においてソース電極２９と重なる部分に設けられた複数のソースコンタクト（図示略）を含む。複数のソースコンタクトは、第３絶縁膜３３をＺ方向に貫通するとともにソース電極２９と接している。
　ドレイン配線部３４Ｄは、平面視においてドレイン電極３０と重なる部分に設けられた複数のドレインコンタクト（図示略）を含む。複数のドレインコンタクトは、第３絶縁膜３３をＺ方向に貫通するとともにドレイン電極３０と接している。
　ゲート配線部３４Ｇは、平面視においてゲート電極２８と重なる部分に設けられた複数のゲートコンタクト（図示略）を含む。複数のゲートコンタクトは、第３絶縁膜３３をＺ方向に貫通するとともにゲート電極２８と接している。
　ソース配線部３４Ｓ、ドレイン配線部３４Ｄ、およびゲート配線部３４Ｇの各々は、例えば複数の金属層によって構成されている。一例では、ソース配線部３４Ｓ、ドレイン配線部３４Ｄ、およびゲート配線部３４Ｇの各々は、電解めっきによって形成されている。ソース配線部３４Ｓ、ドレイン配線部３４Ｄ、およびゲート配線部３４Ｇの各々は、例えばシード層としてのＴｉ層と、めっき層としてＣｕ層とによって構成されている。
　配線層３４は、ソース配線部３４Ｓ、ドレイン配線部３４Ｄ、およびゲート配線部３４Ｇを互いに絶縁する第４絶縁膜３４Ａを含む。第４絶縁膜３４Ａは、第３絶縁膜３３上に設けられている。一例では、第４絶縁膜３４Ａの膜厚は、ソース配線部３４Ｓ、ドレイン配線部３４Ｄ、およびゲート配線部３４Ｇの厚さと等しい。第４絶縁膜３４Ａの膜厚は、第３絶縁膜３３の膜厚よりも薄い。第４絶縁膜３４Ａは、層間絶縁膜であり、例えばＳｉＯ２によって形成されている。
　配線層３４上には、ソースパッド３５、ドレインパッド３６、およびゲートパッド３７（図８参照）が設けられている。
　ソースパッド３５は、平面視においてソース配線部３４Ｓと重なる位置に配置されている。換言すると、ソース配線部３４Ｓは、平面視においてソースパッド３５と重なる位置に配置されている。ソースパッド３５は、ソース配線部３４Ｓに接するコンタクト部を含む。
　ドレインパッド３６は、平面視においてドレイン配線部３４Ｄと重なる位置に配置されている。換言すると、ドレイン配線部３４Ｄは、平面視においてドレインパッド３６と重なる位置に配置されている。ドレインパッド３６は、ドレイン配線部３４Ｄに接するコンタクト部を含む。
　図８に示すゲートパッド３７は、平面視においてゲート配線部３４Ｇと重なる位置に配置されている。換言すると、ゲート配線部３４Ｇは、平面視においてゲートパッド３７と重なる位置に配置されている。ゲートパッド３７は、ゲート配線部３４Ｇに接するコンタクト部を含む。
　ソースパッド３５、ドレインパッド３６、およびゲートパッド３７の各々は、例えば複数の金属層によって構成されている。一例では、ソースパッド３５、ドレインパッド３６、およびゲートパッド３７の各々は、電解めっきによって形成されている。ソースパッド３５、ドレインパッド３６、およびゲートパッド３７の各々は、例えばシード層としてのＴｉ層と、めっき層としてのＣｕ層とによって構成されている。
　ＧａＮトランジスタ２２は、ソースパッド３５、ドレインパッド３６、およびゲートパッド３７を互いに絶縁する第５絶縁膜３９を含む。一例では、第５絶縁膜３９の膜厚は、ソースパッド３５、ドレインパッド３６、およびゲートパッド３７の厚さと等しい。第５絶縁膜３９の膜厚は、第３絶縁膜３３の膜厚以下である。第５絶縁膜３９は、層間絶縁膜であり、例えばＳｉＯ２によって形成されている。
　図２、図７、および図８に示すように、ＧａＮユニット２０Ａは、ＧａＮトランジスタ２２のソースパッド３５、ドレインパッド３６、およびゲートパッド３７上に設けられ、第１封止樹脂６０から露出するポスト４０を含む。ポスト４０は、第１封止樹脂６０の封止表面６０Ｕから露出している。
　ポスト４０は、ソース用ポスト４１、ドレイン用ポスト４２、およびゲート用ポスト４３を含む。ソース用ポスト４１、ドレイン用ポスト４２、およびゲート用ポスト４３は、第１封止樹脂６０の厚さ方向（Ｚ方向）と直交する方向において互いに離隔して配置されている。第１封止樹脂６０の厚さ方向と直交する方向において、ソース用ポスト４１、ドレイン用ポスト４２、およびゲート用ポスト４３の間には、第１封止樹脂６０が介在している。このため、ソース用ポスト４１、ドレイン用ポスト４２、およびゲート用ポスト４３は、第１封止樹脂６０によって絶縁されている。
　ソース用ポスト４１は、封止表面６０Ｕから露出する上面４１Ｕを含む。ドレイン用ポスト４２は、封止表面６０Ｕから露出する上面４２Ｕを含む。ゲート用ポスト４３は、封止表面６０Ｕから露出する上面４３Ｕを含む。図７および図８に示すように、ソース用ポスト４１の上面４１Ｕ、ドレイン用ポスト４２の上面４２Ｕ、ゲート用ポスト４３の上面４３Ｕ、および封止表面６０Ｕは、面一である。一例では、ソース用ポスト４１の上面４１Ｕ、ドレイン用ポスト４２の上面４２Ｕ、ゲート用ポスト４３の上面４３Ｕ、および封止表面６０Ｕがともに研削されることによって、ソース用ポスト４１の上面４１Ｕ、ドレイン用ポスト４２の上面４２Ｕ、ゲート用ポスト４３の上面４３Ｕ、および封止表面６０Ｕが互いに面一となる。このため、ソース用ポスト４１の上面４１Ｕ、ドレイン用ポスト４２の上面４２Ｕ、ゲート用ポスト４３の上面４３Ｕ、および封止表面６０Ｕの各々には、研削痕が形成されている。
　ソース用ポスト４１は、ソースパッド３５上に設けられている。ソース用ポスト４１は、ソースパッド３５に接している。ソース用ポスト４１は、ソースパッド３５およびソース配線部３４Ｓを介してソース電極２９（図５参照）と電気的に接続されている。
　図２に示すように、ソース用ポスト４１は、平面視においてＸ方向に延びる帯状である。図２に示す例では、ソース用ポスト４１の幅寸法（Ｙ方向の大きさ）は、ソースパッド３５の幅寸法（Ｙ方向の大きさ）よりも小さい。ソース用ポスト４１の長さ寸法（Ｘ方向の大きさ）は、ソースパッド３５の長さ寸法（Ｘ方向の大きさ）よりも小さい。
　ソース用ポスト４１上には、外部配線層５０としての接続配線層５１が設けられている。接続配線層５１の幅寸法（Ｙ方向の大きさ）は、ソース用ポスト４１の幅寸法よりも大きい。接続配線層５１の長さ寸法（Ｘ方向の大きさ）は、ソース用ポスト４１の長さ寸法よりも大きい。このため、平面視において、接続配線層５１は、Ｘ方向およびＹ方向の双方においてソース用ポスト４１からはみ出している。接続配線層５１のうち平面視においてソース用ポスト４１からはみ出した部分は、封止表面６０Ｕ上に設けられている。
　図７に示すように、ドレイン用ポスト４２は、ドレインパッド３６上に設けられている。ドレイン用ポスト４２は、ドレインパッド３６に接している。ドレイン用ポスト４２は、ドレインパッド３６およびドレイン配線部３４Ｄを介してドレイン電極３０（図５参照）と電気的に接続されている。
　図２に示すように、ドレイン用ポスト４２は、平面視においてＸ方向に延びる帯状である。図２に示す例では、ドレイン用ポスト４２の幅寸法（Ｙ方向の大きさ）は、ドレインパッド３６の幅寸法（Ｙ方向の大きさ）よりも小さい。ドレイン用ポスト４２の長さ寸法（Ｘ方向の大きさ）は、ドレインパッド３６の長さ寸法（Ｘ方向の大きさ）よりも小さい。
　ドレイン用ポスト４２上には、外部配線層５０としてのドレイン配線層５２が設けられている。ドレイン配線層５２の幅寸法（Ｙ方向の大きさ）は、ドレイン用ポスト４２の幅寸法よりも大きい。ドレイン配線層５２の長さ寸法（Ｘ方向の大きさ）は、ドレイン用ポスト４２の長さ寸法よりも大きい。このため、平面視において、ドレイン配線層５２は、Ｘ方向およびＹ方向の双方においてドレイン用ポスト４２からはみ出している。ドレイン配線層５２のうち平面視においてドレイン用ポスト４２からはみ出した部分は、封止表面６０Ｕ上に設けられている。
　図８に示すように、ゲート用ポスト４３は、ゲートパッド３７上に設けられている。ゲート用ポスト４３は、ゲートパッド３７の個数に応じて複数設けられている。図８に示す例では、ゲート用ポスト４３は、２つのゲートパッド３７に応じて２つ設けられている。各ゲート用ポスト４３は、ゲートパッド３７およびゲート配線部３４Ｇを介してゲート電極２８（図５参照）と電気的に接続されている。
　図２に示すように、ゲート用ポスト４３は、平面視においてＸ方向が短手方向となり、Ｙ方向が長手方向となる矩形状である。図２に示す例では、ゲート用ポスト４３の幅寸法（Ｘ方向の大きさ）は、ゲートパッド３７の幅寸法（Ｘ方向の大きさ）よりも小さい。ゲート用ポスト４３の長さ寸法（Ｙ方向の大きさ）は、ゲートパッド３７の長さ寸法（Ｙ方向の大きさ）よりも小さい。
　各ゲート用ポスト４３上には、外部配線層５０としての第１ゲート配線層５４が設けられている。第１ゲート配線層５４の幅寸法（平面視において第１ゲート配線層５４が延びる方向と直交する方向の寸法）は、ゲート用ポスト４３の幅寸法よりも大きい。第１ゲート配線層５４は、２つのゲート用ポスト４３を電気的に接続するように設けられている。
　なお、ＧａＮユニット２０Ｃ，２０Ｅは、ＧａＮユニット２０Ａと同様にポスト４０を含む。ＧａＮユニット２０Ｃ，２０Ｅのポスト４０と外部配線層５０との位置関係および寸法関係は、ＧａＮユニット２０Ａと同様である。
　ＧａＮユニット２０Ｂは、ＧａＮユニット２０Ａと同様にポスト４０を含む。ＧａＮユニット２０Ｂのソース用ポスト４１とソースパッド３５との位置関係および寸法関係は、ＧａＮユニット２０Ａのソース用ポスト４１とソースパッド３５との位置関係および寸法関係と同様である。ＧａＮユニット２０Ｂのドレイン用ポスト４２とドレインパッド３６との位置関係および寸法関係は、ＧａＮユニット２０Ａのドレイン用ポスト４２とドレインパッド３６との位置関係および寸法関係と同様である。ＧａＮユニット２０Ｂのゲート用ポスト４３とゲートパッド３７との位置関係および寸法関係は、ＧａＮユニット２０Ａのゲート用ポスト４３とゲートパッド３７との位置関係および寸法関係と同様である。
　一方、ＧａＮユニット２０Ｂと外部配線層５０との位置関係および寸法関係は、ＧａＮユニット２０Ａと外部配線層５０との位置関係および寸法関係とは異なる。
　より詳細には、ＧａＮユニット２０Ｂのドレイン用ポスト４２上には、接続配線層５１が設けられている。接続配線層５１の幅寸法（Ｙ方向の大きさ）は、ドレイン用ポスト４２の幅寸法（Ｙ方向の大きさ）よりも大きい。接続配線層５１の長さ寸法（Ｘ方向の大きさ）は、ドレイン用ポスト４２の長さ寸法（Ｘ方向の大きさ）よりも大きい。このため、平面視において、接続配線層５１は、Ｘ方向およびＹ方向の双方においてドレイン用ポスト４２からはみ出している。接続配線層５１のうち平面視においてドレイン用ポスト４２からはみ出した部分は、封止表面６０Ｕ上に設けられている。
　ＧａＮユニット２０Ｂのソース用ポスト４１上には、ソース配線層５３が設けられている。ソース配線層５３の幅寸法（Ｙ方向の大きさ）は、ソース用ポスト４１の幅寸法よりも大きい。ソース配線層５３の長さ寸法（Ｘ方向の大きさ）は、ソース用ポスト４１の長さ寸法よりも大きい。このため、平面視において、ソース配線層５３は、Ｘ方向およびＹ方向の双方においてソース用ポスト４１からはみ出している。ソース配線層５３のうち平面視においてソース用ポスト４１からはみ出した部分は、封止表面６０Ｕ上に設けられている。
　ＧａＮユニット２０Ｂの各ゲート用ポスト４３上には、第２ゲート配線層５５が設けられている。第２ゲート配線層５５の幅寸法（平面視において第２ゲート配線層５５が延びる方向と直交する方向の寸法）は、ゲート用ポスト４３の幅寸法よりも大きい。第２ゲート配線層５５は、２つのゲート用ポスト４３を電気的に接続するように設けられている。
　なお、ＧａＮユニット２０Ｄ，２０Ｆは、ＧａＮユニット２０Ｂと同様にポスト４０を含む。ＧａＮユニット２０Ｄ，２０Ｆのポスト４０と外部配線層５０との位置関係および寸法関係は、ＧａＮユニット２０Ｂと同様である。
　次に、ＧａＮユニット２０ＡおよびＧａＮユニット２０Ｂと外部配線層５０との接続態様について説明する。
　図２および図７に示すように、ＧａＮユニット２０Ａのドレイン用ポスト４２は、ドレイン配線層５２と電気的に接続されている。ＧａＮユニット２０Ａのソース用ポスト４１およびＧａＮユニット２０Ｂのドレイン用ポスト４２の双方は、接続配線層５１と電気的に接続されている。ＧａＮユニット２０Ｂのソース用ポスト４１は、ソース配線層５３と電気的に接続されている。ＧａＮユニット２０Ａの２つのゲート用ポスト４３は、第１ゲート配線層５４と電気的に接続されている。ＧａＮユニット２０Ｂの２つのゲート用ポスト４３は、第２ゲート配線層５５と電気的に接続されている。
　このように、接続配線層５１によってＧａＮユニット２０Ａのソース電極２９とＧａＮユニット２０Ｂのドレイン電極３０とが電気的に接続されている。つまり、ＧａＮユニット２０Ｂは、ＧａＮユニット２０Ａと電気的に接続されている。
　なお、ＧａＮユニット２０ＣおよびＧａＮユニット２０Ｄは、互いに電気的に接続されている。ＧａＮユニット２０ＥおよびＧａＮユニット２０Ｆは、互いに電気的に接続されている。ＧａＮユニット２０ＣおよびＧａＮユニット２０Ｄの電気的な接続態様およびＧａＮユニット２０ＥおよびＧａＮユニット２０Ｆの電気的な接続態様の双方は、ＧａＮユニット２０ＡおよびＧａＮユニット２０Ｂの電気的な接続態様と同様である。
　半導体装置１０においては、第１方向（Ｙ方向）に隣り合う２つのＧａＮユニットのうち一方のソースパッド３５上に形成されたソース用ポスト４１と、第１方向（Ｙ方向）に隣り合う２つのＧａＮユニットのうち他方のドレインパッド３６上に形成されたドレイン用ポスト４２とを互いに電気的に接続する接続配線層５１を備えるといえる。
　図２、図７、および図８に示すように、第１封止樹脂６０は、ＧａＮユニット２０Ａ～２０Ｆを封止している。図７に示すように、ＧａＮユニット２０ＡとＧａＮユニット２０Ｂとの間には第１封止樹脂６０が介在している。
　図７に示すように、第１封止樹脂６０は、配線用封止層６１および基板用封止層６２を含む。配線用封止層６１および基板用封止層６２は、便宜上区画するものであり、配線用封止層６１と基板用封止層６２との間に界面は存在しない。
　図７および図８に示すように、配線用封止層６１は、ＧａＮユニット２０Ａの配線層３４とＧａＮユニット２０Ｂの配線層３４との間に介在している。配線用封止層６１は、ＧａＮユニット２０Ａの配線層３４とＧａＮユニット２０Ｃの配線層３４との間、およびＧａＮユニット２０Ｃの配線層３４とＧａＮユニット２０Ｅの配線層３４との間にそれぞれ介在している。なお、図示していないが、配線用封止層６１は、ＧａＮユニット２０Ｃの配線層３４とＧａＮユニット２０Ｄの配線層３４との間、ＧａＮユニット２０Ｅの配線層３４とＧａＮユニット２０Ｆの配線層３４との間にそれぞれ介在している。配線用封止層６１は、ＧａＮユニット２０Ｂの配線層３４とＧａＮユニット２０Ｄの配線層３４との間、およびＧａＮユニット２０Ｄの配線層３４とＧａＮユニット２０Ｆの配線層３４との間にそれぞれ介在している。このように、配線用封止層６１は、ＧａＮユニット２０Ａ～２０Ｆの配線層３４のうちＸ方向またはＹ方向に隣り合う配線層３４の間に介在しており、ＧａＮユニット２０Ａ～２０Ｆの配線層３４を互いに絶縁している。また、第１封止樹脂６０は、ＧａＮユニット２０Ａ～２０Ｆの配線層３４のそれぞれを覆うとともに、Ｘ方向またはＹ方向に隣り合う配線層３４の間に介在するように設けられているといえる。
　基板用封止層６２は、ＧａＮユニット２０Ａの基板２１とＧａＮユニット２０Ｂの基板２１との間に介在している。基板用封止層６２は、ＧａＮユニット２０Ａの基板２１とＧａＮユニット２０Ｃの基板２１との間、およびＧａＮユニット２０Ｃの基板２１とＧａＮユニット２０Ｅの基板２１との間にそれぞれ介在している。なお、図示していないが、基板用封止層６２は、ＧａＮユニット２０Ｃの基板２１とＧａＮユニット２０Ｄの基板２１との間、ＧａＮユニット２０Ｅの基板２１とＧａＮユニット２０Ｆの基板２１との間にそれぞれ介在している。基板用封止層６２は、ＧａＮユニット２０Ｂの基板２１とＧａＮユニット２０Ｄの基板２１との間、およびＧａＮユニット２０Ｄの基板２１とＧａＮユニット２０Ｆの基板２１との間にそれぞれ介在している。このように、基板用封止層６２は、ＧａＮユニット２０Ａ～２０Ｆの基板２１のうちＸ方向またはＹ方向に隣り合う基板２１の間に介在しており、ＧａＮユニット２０Ａ～２０Ｆの基板２１を互いに絶縁している。また、第１封止樹脂６０は、ＧａＮユニット２０Ａ～２０Ｆの基板２１の基板裏面２１Ｒ以外を覆うとともに、Ｘ方向またはＹ方向に隣り合う基板２１の間に介在するように設けられているといえる。
　図７に示すように、Ｙ方向（第１方向）に隣り合うＧａＮユニット２０Ａ，２０Ｂにおいては、配線用封止層６１のＹ方向（第１方向）の寸法ＨＡは、基板用封止層６２のＹ方向（第１方向）の寸法ＨＢよりも大きい。寸法ＨＢは、隣り合う基板２１の間の距離ＤＡ（図４参照）と等しい。
　第４封止側面６０ＳＤとＧａＮユニット２０Ａの配線層３４との間に介在する配線用封止層６１のＹ方向の寸法ＨＣは、第４封止側面６０ＳＤとＧａＮユニット２０Ａの基板２１との間に介在する基板用封止層６２のＹ方向の寸法ＨＤよりも大きい。第３封止側面６０ＳＣとＧａＮユニット２０Ｂの配線層３４との間に介在する配線用封止層６１のＹ方向の寸法ＨＥは、第３封止側面６０ＳＣとＧａＮユニット２０Ｂの基板２１との間に介在する基板用封止層６２のＹ方向の寸法ＨＦよりも大きい。寸法ＨＣおよび寸法ＨＥの双方は、寸法ＨＡよりも小さい。寸法ＨＣは、寸法ＨＥと等しい。寸法ＨＤおよび寸法ＨＦの双方は、寸法ＨＢよりも小さい。寸法ＨＤは、寸法ＨＦと等しい。寸法ＨＤは、ＧａＮユニット２０Ａの基板２１と第４封止側面６０ＳＤとのＹ方向の間の距離ＤＤ（図４参照）と等しい。寸法ＨＦは、ＧａＮユニット２０Ｂの基板２１と第３封止側面６０ＳＣとのＹ方向の間の距離ＤＥ（図４参照）と等しい。
　なお、図示していないが、ＧａＮユニット２０Ｃ，２０Ｄについても同様に、ＧａＮユニット２０Ａ，２０Ｂの寸法ＨＡ～ＨＦの関係を有する。ＧａＮユニット２０Ｅ，２０Ｆについても同様に、ＧａＮユニット２０Ａ，２０Ｂの寸法ＨＡ～ＨＦの関係を有する。
　図示していないが、Ｘ方向（第２方向）に隣り合うＧａＮユニット２０Ａ，２０Ｃ，２０Ｅにおいては、配線用封止層６１のＸ方向（第２方向）の第１寸法は、基板用封止層６２のＸ方向（第２方向）の第２寸法よりも大きい。第２寸法は、隣り合う基板２１の間の距離ＤＡ（図４参照）と等しい。
　第１封止側面６０ＳＡとＧａＮユニット２０Ａの配線層３４との間に介在する配線用封止層６１のＸ方向の第３寸法は、第１封止側面６０ＳＡとＧａＮユニット２０Ａの基板２１との間に介在する基板用封止層６２のＸ方向の第４寸法よりも大きい。第２封止側面６０ＳＢとＧａＮユニット２０Ｅの配線層３４との間に介在する配線用封止層６１のＸ方向の第５寸法は、第２封止側面６０ＳＢとＧａＮユニット２０Ｅの基板２１との間に介在する基板用封止層６２のＸ方向の第６寸法よりも大きい。第３寸法および第５寸法の双方は、第１寸法よりも小さい。第３寸法は、第５寸法と等しい。第４寸法および第６寸法の双方は、第２寸法よりも小さい。第４寸法は、第６寸法と等しい。なお、ＧａＮユニット２０Ｂ，２０Ｄ，２０Ｆについても同様に、ＧａＮユニット２０Ａ，２０Ｃ，２０Ｅの第１～第６寸法の関係を有する。第４寸法は、ＧａＮユニット２０Ａの基板２１と第１封止側面６０ＳＡとのＸ方向の間の距離ＤＢと等しい。第６寸法は、ＧａＮユニット２０Ｅの基板２１と第２封止側面６０ＳＢとのＸ方向の間の距離ＤＣと等しい。
　図７に示すように、第１封止樹脂６０は、ＧａＮユニット２０Ａ，２０Ｂの配線層３４を覆っている。図８に示すように、第１封止樹脂６０は、ＧａＮユニット２０Ａ，２０Ｃ，２０Ｅの配線層３４を覆っている。図示していないが、第１封止樹脂６０は、ＧａＮユニット２０Ｄ，２０Ｆの配線層３４を覆っている。このように、第１封止樹脂６０は、ＧａＮユニット２０Ａ～２０Ｆの配線層３４を覆っている。さらに、第１封止樹脂６０は、ＧａＮユニット２０Ａ～２０Ｆの配線層３４から露出したドレインパッド３６、ソースパッド３５、およびゲートパッド３７の各々を覆っている。より詳細には、ドレインパッド３６のうち平面視においてドレイン用ポスト４２からはみ出した部分、ソースパッド３５のうち平面視においてソース用ポスト４１からはみ出した部分、およびゲートパッド３７のうちゲート用ポスト４３からはみ出した部分の各々は、第１封止樹脂６０によって覆われている。
　［半導体装置の回路構成］
　次に、半導体装置１０の回路構成の一例について説明する。図９は、半導体装置１０の概略的な回路構成を示している。なお、半導体装置１０の回路構成の説明において、外部配線層５０を便宜上、「外部配線層５０Ｕ」、「外部配線層５０Ｖ」、および「外部配線層５０Ｗ」とする。外部配線層５０の接続配線層５１、ドレイン配線層５２、ソース配線層５３、第１ゲート配線層５４、および第２ゲート配線層５５についても便宜上、「Ｕ」、「Ｖ」、「Ｗ」を付している。
　図９に示すように、半導体装置１０は、直列接続されたＧａＮユニット２０Ａ，２０ＢのＧａＮトランジスタ２２と、直列接続されたＧａＮユニット２０Ｃ，２０ＤのＧａＮトランジスタ２２と、直列接続されたＧａＮユニット２０Ｅ，２０ＦのＧａＮトランジスタ２２と、を含む。また、半導体装置１０は、ＧａＮユニット２０Ａ，２０Ｂに対応する外部配線層５０Ｕと、ＧａＮユニット２０Ｃ，２０Ｄに対応する外部配線層５０Ｖと、ＧａＮユニット２０Ｅ，２０Ｆに対応する外部配線層５０Ｗと、を含む。
　ＧａＮユニット２０ＡのＧａＮトランジスタ２２のソース電極２９は、ＧａＮユニット２０ＢのＧａＮトランジスタ２２のドレイン電極３０と電気的に接続されている。接続配線層５１Ｕは、ＧａＮユニット２０ＡのＧａＮトランジスタ２２のソース電極２９とＧａＮユニット２０ＢのＧａＮトランジスタ２２のドレイン電極３０との間のノードに電気的に接続されている。ＧａＮユニット２０ＡのＧａＮトランジスタ２２のドレイン電極３０は、ドレイン配線層５２Ｕと電気的に接続されている。ＧａＮユニット２０ＢのＧａＮトランジスタ２２のソース電極２９は、ソース配線層５３Ｕと電気的に接続されている。ＧａＮユニット２０ＡのＧａＮトランジスタ２２のゲート電極２８は、第１ゲート配線層５４Ｕに電気的に接続されている。ＧａＮユニット２０ＢのＧａＮトランジスタ２２のゲート電極２８は、第２ゲート配線層５５Ｕに電気的に接続されている。
　ＧａＮユニット２０ＣのＧａＮトランジスタ２２のソース電極２９は、ＧａＮユニット２０ＤのＧａＮトランジスタ２２のドレイン電極３０と電気的に接続されている。接続配線層５１Ｖは、ＧａＮユニット２０ＣのＧａＮトランジスタ２２のソース電極２９とＧａＮユニット２０ＤのＧａＮトランジスタ２２のドレイン電極３０との間のノードに電気的に接続されている。ＧａＮユニット２０ＣのＧａＮトランジスタ２２のドレイン電極３０は、ドレイン配線層５２Ｖと電気的に接続されている。ＧａＮユニット２０ＤのＧａＮトランジスタ２２のソース電極２９は、ソース配線層５３Ｖと電気的に接続されている。ＧａＮユニット２０ＣのＧａＮトランジスタ２２のゲート電極２８は、第１ゲート配線層５４Ｖに電気的に接続されている。ＧａＮユニット２０ＤのＧａＮトランジスタ２２のゲート電極２８は、第２ゲート配線層５５Ｖに電気的に接続されている。
　ＧａＮユニット２０ＥのＧａＮトランジスタ２２のソース電極２９は、ＧａＮユニット２０ＦのＧａＮトランジスタ２２のドレイン電極３０と電気的に接続されている。接続配線層５１Ｗは、ＧａＮユニット２０ＥのＧａＮトランジスタ２２のソース電極２９とＧａＮユニット２０ＦのＧａＮトランジスタ２２のドレイン電極３０との間のノードに電気的に接続されている。ＧａＮユニット２０ＥのＧａＮトランジスタ２２のドレイン電極３０は、ドレイン配線層５２Ｗと電気的に接続されている。ＧａＮユニット２０ＦのＧａＮトランジスタ２２のソース電極２９は、ソース配線層５３Ｗと電気的に接続されている。ＧａＮユニット２０ＥのＧａＮトランジスタ２２のゲート電極２８は、第１ゲート配線層５４Ｗに電気的に接続されている。ＧａＮユニット２０ＦのＧａＮトランジスタ２２のゲート電極２８は、第２ゲート配線層５５Ｗに電気的に接続されている。
　一方、ＧａＮユニット２０Ａ，２０ＢのＧａＮトランジスタ２２と、ＧａＮユニット２０Ｃ，２０ＤのＧａＮトランジスタ２２と、ＧａＮユニット２０Ｅ，２０ＦのＧａＮトランジスタとは、互いに絶縁されている。
　［半導体モジュールの全体構成］
　次に、半導体装置１０を備える半導体モジュール１００の構成の一例について説明する。図１０は、半導体モジュール１００の概略的な内部構成を示す平面図である。図１１は、図１０の半導体装置１０およびその周辺の拡大図である。図１２は、半導体モジュール１００の裏面図である。図１３は、図１０のＦ１３－Ｆ１３線で半導体モジュール１００を切断した概略的な断面構造を示す断面図である。なお、図１０では、図面の理解を容易にするため、後述する第２封止樹脂１８０を省略している。
　図１０に示すように、半導体モジュール１００は、支持基板１１０と、半導体装置１０と電気的に接続された駆動用チップ１６０と、駆動用チップ１６０と電気的に接続された制御用チップ１７０と、を備える。半導体装置１０、駆動用チップ１６０、および制御用チップ１７０の各々は、支持基板１１０上に配置されている。半導体モジュール１００は、半導体装置１０、駆動用チップ１６０、および制御用チップ１７０を封止する第２封止樹脂１８０（図１３参照）を備える。
　支持基板１１０は、Ｚ方向が厚さ方向となる矩形平板状に形成されている。一例では、支持基板１１０は、平面視においてＸ方向が長手方向となり、Ｙ方向が短手方向となる矩形状に形成されている。支持基板１１０は、Ｚ方向において互いに反対側を向く支持基板表面１１０Ｕおよび支持基板裏面１１０Ｒと、支持基板表面１１０Ｕおよび支持基板裏面１１０Ｒを繋ぐ第１～第４支持基板側面１１０ＳＡ～１１０ＳＤと、を有する。
　支持基板表面１１０Ｕは、半導体装置１０、駆動用チップ１６０、および制御用チップ１７０が配置される側の面である。支持基板裏面１１０Ｒは、半導体モジュール１００の実装面である。つまり、半導体モジュール１００は、表面実装型のパッケージ構造である。第１支持基板側面１１０ＳＡおよび第２支持基板側面１１０ＳＢは、支持基板１１０のＸ方向の両端面を構成し、第３支持基板側面１１０ＳＣおよび第４支持基板側面１１０ＳＤは、支持基板１１０のＹ方向の両端面を構成している。
　半導体装置１０、駆動用チップ１６０、および制御用チップ１７０は、Ｙ方向において互いに離隔して配列されている。平面視において、半導体装置１０は、駆動用チップ１６０および制御用チップ１７０よりも第４支持基板側面１１０ＳＤ寄りに配置されている。平面視において、制御用チップ１７０は、半導体装置１０および駆動用チップ１６０よりも第３支持基板側面１１０ＳＣ寄りに配置されている。駆動用チップ１６０は、Ｙ方向において半導体装置１０と制御用チップ１７０との間に配置されている。図１０の例では、駆動用チップ１６０は、Ｙ方向において、半導体装置１０よりも制御用チップ１７０寄りに配置されている。平面視において、半導体装置１０は、その長手方向が支持基板１１０の長手方向と一致し、その短手方向が支持基板１１０の短手方向と一致するように配置されている。図１３に示すように、半導体装置１０は、封止表面６０Ｕが支持基板表面１１０Ｕと対面するように配置されている。
　図１０に示すように、支持基板１１０は、支持基板１１０上に設けられた第１接続配線１２１および第２接続配線１２２を備える。第１接続配線１２１および第２接続配線１２２の双方は、支持基板表面１１０Ｕに形成されているといえる。
　第１接続配線１２１は、駆動用チップ１６０と半導体装置１０とを電気的に接続している。第２接続配線１２２は、制御用チップ１７０と駆動用チップ１６０とを電気的に接続している。第１接続配線１２１および第２接続配線１２２の双方は、例えば複数設けられている。
　図１１に示すように、複数の第１接続配線１２１は、ゲート接続配線１２１Ａおよび出力接続配線１２１Ｂを含む。ゲート接続配線１２１Ａは、駆動用チップ１６０と半導体装置１０の複数の第１ゲート配線層５４と複数の第２ゲート配線層５５とを個別に電気的に接続するための配線である。ゲート接続配線１２１Ａは、第１ゲート配線層５４および第２ゲート配線層５５の総数に応じて複数（本実施形態では６つ）設けられている。出力接続配線１２１Ｂは、駆動用チップ１６０と半導体装置１０の複数の接続配線層５１とを個別に電気的に接続するための配線である。出力接続配線１２１Ｂは、接続配線層５１の数に応じて複数（本実施形態では３つ）設けられている。
　図１２に示すように、半導体モジュール１００は、複数（本実施形態では２つ）の駆動用端子１４１，１４２、複数（本実施形態では３つ）の出力用端子１４３～１４５、複数（本実施形態では３つ）のブート用端子１４６～１４８を備える。また、半導体モジュール１００は、複数（本実施形態では１２個）の制御用端子１５０を備える。駆動用端子１４１，１４２、出力用端子１４３～１４５、ブート用端子１４６～１４８、および制御用端子１５０は、支持基板裏面１１０Ｒに形成されている。
　駆動用端子１４１，１４２は、半導体装置１０に電流を供給するための端子であり、平面視において半導体装置１０のＹ方向の両側に配置されている。駆動用端子１４１，１４２の各々は、平面視においてＸ方向に延びる帯状に形成されている。一例では、駆動用端子１４１，１４２の長さ寸法（Ｘ方向の大きさ）は、半導体装置１０のＸ方向の大きさよりも大きい。
　駆動用端子１４１は、半導体装置１０のＧａＮユニット２０Ａ，２０Ｃ，２０Ｅのドレイン配線層５２に電気的に接続されている。駆動用端子１４１は、支持基板裏面１１０ＲのＹ方向の両端部のうち第４支持基板側面１１０ＳＤに近い方の端部に設けられている。
　駆動用端子１４２は、半導体装置１０のＧａＮユニット２０Ｂ，２０Ｄ，２０Ｆのソース配線層５３に電気的に接続されている。駆動用端子１４２は、平面視において、半導体装置１０と駆動用チップ１６０とのＹ方向の間に配置されている。
　図１２に示すように、出力用端子１４３～１４５は、半導体装置１０からの電流を出力するための端子であり、平面視において駆動用端子１４１，１４２のＹ方向の間に配置されている。出力用端子１４３～１４５は、平面視において半導体装置１０と重なる位置に配置されているともいえる。出力用端子１４３～１４５は、Ｙ方向において互いに揃った状態でＸ方向において互いに離隔いて配列されている。
　出力用端子１４３は、ＧａＮユニット２０Ａ，２０Ｂ（図１１参照）の出力用端子であり、ＧａＮユニット２０Ａ，２０Ｂに対応する接続配線層５１と重なる位置に配置されている。出力用端子１４３は、ＧａＮユニット２０Ａ，２０Ｂに対応する接続配線層５１と電気的に接続されている。
　出力用端子１４４は、ＧａＮユニット２０Ｃ，２０Ｄ（図１１参照）の出力用端子であり、ＧａＮユニット２０Ｃ，２０Ｄに対応する接続配線層５１と重なる位置に配置されている。出力用端子１４４は、ＧａＮユニット２０Ｃ，２０Ｄに対応する接続配線層５１と電気的に接続されている。
　出力用端子１４５は、ＧａＮユニット２０Ｅ，２０Ｆ（図１１参照）の出力用端子であり、ＧａＮユニット２０Ｅ，２０Ｆに対応する接続配線層５１と重なる位置に配置されている。出力用端子１４５は、ＧａＮユニット２０Ｅ，２０Ｆに対応する接続配線層５１と電気的に接続されている。
　ブート用端子１４６～１４８は、駆動用チップ１６０に設けられたブートストラップ回路のブートダイオードＢＤ（図１４参照）と電気的に接続される端子である。ブート用端子１４６～１４８は、平面視において、出力用端子１４３～１４５よりも駆動用端子１４２（駆動用チップ１６０）寄りに配置されている。ブート用端子１４６～１４８は、Ｙ方向において互いに揃った状態でＸ方向において互いに離隔して配列されている。Ｙ方向から視て、ブート用端子１４６～１４８は、出力用端子１４３～１４５に対してずれて配列されている。
　制御用端子１５０は、制御用チップ１７０に電気的に接続される端子である。制御用端子１５０は、支持基板裏面１１０ＲのＹ方向の両端部のうち第３支持基板側面１１０ＳＣに近い方の端部に設けられている。制御用端子１５０は、平面視において制御用チップ１７０よりも第３支持基板側面１１０ＳＣ寄りに配置されている。制御用端子１５０は、Ｙ方向において互いに揃った状態でＸ方向において互いに離隔して配列されている。
　図１０および図１１に示すように、半導体モジュール１００は、駆動用配線１２３、制御用配線１２４、ブート用配線１２５、第１端子用配線１２６、および第２端子用配線１２７を備える。駆動用配線１２３、制御用配線１２４、ブート用配線１２５、第１端子用配線１２６、および第２端子用配線１２７の各々は、支持基板表面１１０Ｕに設けられている。
　また、半導体モジュール１００は、駆動用貫通配線１３１、制御用貫通配線１３２、ブート用貫通配線１３３、第１端子用貫通配線１３４、第２端子用貫通配線１３５、および出力用貫通配線１３６を備える。駆動用貫通配線１３１、制御用貫通配線１３２、ブート用貫通配線１３３、第１端子用貫通配線１３４、第２端子用貫通配線１３５、および出力用貫通配線１３６の各々は、支持基板１１０をＺ方向に貫通する配線である。制御用貫通配線１３２、ブート用貫通配線１３３、第１端子用貫通配線１３４、第２端子用貫通配線１３５、および出力用貫通配線１３６の各々の一例は、ビアである。
　駆動用配線１２３は、半導体装置１０と電気的に接続された配線である。駆動用配線１２３は、第１駆動用配線１２３Ａおよび第２駆動用配線１２３Ｂを含む。
　第１駆動用配線１２３Ａは、半導体装置１０と駆動用端子１４１とを電気的に接続するための配線である。第１駆動用配線１２３Ａは複数（本実施形態では３つ）設けられている。複数の第１駆動用配線１２３Ａは、ＧａＮユニット２０Ａ，２０Ｃ，２０Ｅのドレイン配線層５２と個別に電気的に接続されている。複数の第１駆動用配線１２３Ａは、平面視において駆動用端子１４１と重なる部分を含む。
　第２駆動用配線１２３Ｂは、半導体装置１０と駆動用端子１４２とを電気的に接続するための配線である。第２駆動用配線１２３Ｂは複数（本実施形態では３つ）設けられている。複数の第２駆動用配線１２３Ｂは、ＧａＮユニット２０Ｂ，２０Ｄ，２０Ｆのソース配線層５３と個別に電気的に接続されている。複数の第２駆動用配線１２３Ｂは、平面視において駆動用端子１４２と重なる部分を含む。
　駆動用貫通配線１３１は、駆動用配線１２３と駆動用端子１４１，１４２とを電気的に接続する配線である。駆動用貫通配線１３１は、第１駆動用貫通配線１３１Ａおよび第２駆動用貫通配線１３１Ｂを含む。
　第１駆動用貫通配線１３１Ａは、第１駆動用配線１２３Ａと駆動用端子１４１とを電気的に接続する配線である。第１駆動用貫通配線１３１Ａは、第１駆動用配線１２３Ａの数に応じて複数（本実施形態では３つ）設けられている。第１駆動用貫通配線１３１Ａは、平面視において第１駆動用配線１２３Ａと駆動用端子１４１との双方と重なる位置に設けられている。
　第２駆動用貫通配線１３１Ｂは、第２駆動用配線１２３Ｂと駆動用端子１４２とを電気的に接続する配線である。第２駆動用貫通配線１３１Ｂは、第２駆動用配線１２３Ｂの数に応じて複数（本実施形態では３つ）設けられている。第２駆動用貫通配線１３１Ｂは、平面視において第２駆動用配線１２３Ｂと駆動用端子１４２との双方と重なる位置に設けられている。
　図１０に示すように、制御用配線１２４は、制御用チップ１７０に電気的に接続される配線であり、複数（本実施形態では１２個）設けられている。制御用配線１２４は、例えば制御用端子１５０の数に応じて設けられている。複数の制御用配線１２４は、平面視において複数の制御用端子１５０と個別に重なる部分を含む。
　制御用貫通配線１３２は、複数の制御用配線１２４と複数の制御用端子１５０とを個別に電気的に接続する配線である。制御用貫通配線１３２は、制御用端子１５０の数に応じて複数（本実施形態では１２個）設けられている。制御用貫通配線１３２は、平面視において複数の制御用端子１５０と、複数の制御用端子１５０に対応する制御用配線１２４との双方と重なる位置に設けられている。
　ブート用配線１２５は、駆動用チップ１６０とブート用端子１４６～１４８とを電気的に接続するための配線である。ブート用配線１２５は、ブート用端子１４６～１４８の数に応じて複数（本実施形態では３つ）設けられている。
　図１１に示すように、ブート用貫通配線１３３は、複数のブート用配線１２５とブート用端子１４６～１４８とを個別に電気的に接続する配線である。ブート用貫通配線１３３は、ブート用配線１２５の数に応じて複数（本実施形態では３つ）設けられている。ブート用貫通配線１３３は、平面視においてブート用端子１４６～１４８と、ブート用端子１４６～１４８に対応するブート用配線１２５との双方と重なる位置に設けられている。
　図１０に示すように、第１端子用配線１２６は、駆動用チップ１６０と駆動用端子１４１とを電気的に接続するための配線である。第１端子用配線１２６は、平面視において駆動用端子１４１と重なる部分を含む。
　図１１に示すように、第１端子用貫通配線１３４は、第１端子用配線１２６と駆動用端子１４１とを電気的に接続する配線である。第１端子用貫通配線１３４は、平面視において第１端子用配線１２６と駆動用端子１４１との双方と重なる位置に設けられている。
　図１０に示すように、第２端子用配線１２７は、駆動用チップ１６０と駆動用端子１４２とを電気的に接続するための配線である。第２端子用配線１２７は、平面視において駆動用端子１４２と重なる部分を含む。
　図１１に示すように、第２端子用貫通配線１３５は、第２端子用配線１２７と駆動用端子１４２とを電気的に接続する配線である。第２端子用貫通配線１３５は、平面視において第２端子用配線１２７と駆動用端子１４２との双方と重なる位置に設けられている。
　図１３に示すように、半導体装置１０の外部配線層５０は、はんだペースト等の導電性接合材ＳＤによって、第１接続配線１２１および駆動用配線１２３と個別に電気的に接続されている。このため、半導体装置１０は、支持基板表面１１０ＵからＺ方向に離隔して配置されている。
　出力用貫通配線１３６は、複数の出力接続配線１２１Ｂと出力用端子１４３～１４５とを個別に電気的に接続する配線である。出力用貫通配線１３６は、出力接続配線１２１Ｂの数に応じて複数（本実施形態では３つ）設けられている。出力用貫通配線１３６は、平面視において出力用端子１４３～１４５と、出力用端子１４３～１４５に対応する出力接続配線１２１Ｂとの双方と重なる位置に設けられている。
　第２封止樹脂１８０は、支持基板１１０上に設けられている。第２封止樹脂１８０は、矩形平板状に形成されている。第２封止樹脂１８０の４つの封止側面は、支持基板１１０の第１～第４支持基板側面１１０ＳＡ～１１０ＳＤと面一である。第２封止樹脂１８０は、半導体装置１０と支持基板表面１１０ＵとのＺ方向の間の部分に充填されている。これにより、例えば半導体装置１０の外部配線層５０とブート用配線１２５とが絶縁されている。また、例えば半導体装置１０の外部配線層５０と、第１接続配線１２１および駆動用配線１２３のうち導電性接合材ＳＤが塗布されていない部分とが絶縁される。
　［半導体モジュールの回路構成］
　次に、半導体モジュール１００の回路構成について説明する。図１４は、半導体モジュール１００のうち半導体装置１０のＧａＮユニット２０Ａ，２０Ｂに関する概略的な回路構成を示している。なお、半導体モジュール１００のうちＧａＮユニット２０Ｃ，２０Ｄに関する回路構成、およびＧａＮユニット２０Ｅ，２０Ｆに関する回路構成は、ＧａＮユニット２０Ａ，２０Ｂに関する回路構成と同様であるため、その説明を省略する。
　駆動用チップ１６０は、ＧａＮユニット２０ＡのＧａＮトランジスタ２２を駆動させるドライバ回路ＧＤ１と、ＧａＮユニット２０ＢのＧａＮトランジスタ２２を駆動させるドライバ回路ＧＤ２と、ブートストラップ回路のブートダイオードＢＤおよび抵抗Ｒ１と、を含む。ブートストラップ回路は、半導体モジュール１００の外部に設けられたブートコンデンサＢＣを含む。
　ブートコンデンサＢＣは、ブート用端子１４６と出力用端子１４３とに電気的に接続されている。より詳細には、ブートコンデンサＢＣの第１電極がブート用端子１４６に電気的に接続され、第２電極が出力用端子１４３に電気的に接続されている。ブート用端子１４６には、ブートダイオードＢＤのカソードが電気的に接続されている。ブートダイオードＢＤのアノードは抵抗Ｒ１の第１端と電気的に接続されている。抵抗Ｒ１の第２端は、複数の制御用端子１５０のうち１つに割り当てられた電源端子（ＶＣＣ）と電気的に接続されている。駆動用端子１４１は、半導体モジュール１００の外部に設けられた駆動電源ＤＶと電気的に接続されている。駆動用端子１４１と駆動電源ＤＶの正極とを接続する導電経路には、コンデンサＣ１が駆動電源ＤＶと並列接続されている。駆動電源ＤＶの負極およびコンデンサＣ１はともに接地されている。また、駆動用端子１４２は、抵抗Ｒ２を介して接地されている。制御用端子１５０（電源端子ＶＣＣ）は、半導体モジュール１００の外部に設けられた制御電源ＣＶと電気的に接続されている。制御用端子１５０と制御電源ＣＶの正極とを接続する導電経路には、コンデンサＣ２が制御電源ＣＶと並列接続されている。制御電源ＣＶの負極およびコンデンサＣ２はともに接地されている。
　ドライバ回路ＧＤ１は、ＧａＮユニット２０ＡのＧａＮトランジスタ２２のゲート電極２８と電気的に接続されている。ドライバ回路ＧＤ１は、ＧａＮユニット２０ＡのＧａＮトランジスタ２２を駆動させるゲート制御信号をゲート電極２８に供給する。ドライバ回路ＧＤ１の低電位側電源端子は、ＧａＮユニット２０ＡのＧａＮトランジスタ２２のソース電極２９と電気的に接続されている。ドライバ回路ＧＤ１の高電位側電源端子は、ブート用端子１４６およびブートダイオードＢＤのカソードと電気的に接続されている。
　ドライバ回路ＧＤ２は、ＧａＮユニット２０ＢのＧａＮトランジスタ２２のゲート電極２８と電気的に接続されている。ドライバ回路ＧＤ２は、ＧａＮユニット２０ＢのＧａＮトランジスタ２２を駆動させるゲート制御信号をゲート電極２８に供給する。ドライバ回路ＧＤ２の高電位側電源端子は、抵抗Ｒ１の第２端および制御用端子１５０（電源端子ＶＣＣ）と電気的に接続されている。また、ドライバ回路ＧＤ２の低電位側電源端子は、接地されている。
　制御用チップ１７０は、半導体モジュール１００の外部から信号が入力される。制御用チップ１７０は、入力された信号に基づいてドライバ回路ＧＤ１，ＧＤ２にゲート制御信号を生成するための信号をドライバ回路ＧＤ１，ＧＤ２に出力する。
　［半導体装置の製造方法］
　次に、図１５～図４２を用いて半導体装置１０の製造方法の一例について説明する。図１５～図４２は、半導体装置１０の例示的な製造工程を示す概略断面図である。なお、図２４～図４１は、ＧａＮユニット２０Ａ，２０Ｂの概略断面図を示している。なお、ＧａＮユニット２０Ｃ～２０ＦについてはＧａＮユニット２０Ａ，２０Ｂと同様であるため、その説明を省略する。図４２は、後述するウエハ８２１の一部の平面構造を示している。
　図１５に示すように、半導体装置１０の製造方法は、ウエハ８２１を用意することを含む。ウエハ８２１は、Ｚ方向が厚さ方向となる平板状に形成されている。ウエハ８２１は、Ｚ方向において互いに反対側を向くウエハ表面８２１Ｕおよびウエハ裏面８２１Ｒ（図２４参照）を有する。ウエハ８２１は、基板２１を構成するものである。実際には、ウエハ８２１は、数十または数百の基板２１が形成可能な大きさに形成されている。ウエハ８２１は、例えばＳｉウエハである。
　ウエハ８２１は、ウエハ表面８２１Ｕの側にＧａＮトランジスタ２２が形成された複数のチップ形成領域８２１Ａ（図２４参照）を含む。以下、ＧａＮトランジスタ２２の製造方法の一例について図１５～図２３を用いて説明する。
　図１５に示すように、ウエハ８２１上にバッファ層８２３が形成され、次いで、バッファ層８２３上に電子走行層８２４が形成される。バッファ層８２３および電子走行層８２４は、有機金属気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法を用いてエピタキシャル成長させることができる。
　詳細な図示は省略するが、一例では、バッファ層８２３は多層バッファ層であってよい。多層バッファ層は、ウエハ８２１上に形成されたＡｌＮ層（第１バッファ層）と、ＡｌＮ層上に形成されたグレーテッドＡｌＧａＮ層（第２バッファ層）とを含んでよい。グレーテッドＡｌＧａＮ層は、例えばＡｌＮ層に近い側から順にＡｌ組成を７５％、５０％、２５％とした３つのＡｌＧａＮ層を積層することによって形成することができる。バッファ層８２３上に形成される電子走行層８２４は、ＧａＮ層であってよい。
　続いて、図１６に示すように、電子走行層８２４上に、窒化物半導体によって構成された電子供給層８２５が形成され、次いで、電子供給層８２５上に窒化物半導体層８２７が形成される。電子走行層８２４および窒化物半導体層８２７は、ＭＯＣＶＤ法を用いてエピタキシャル成長させることができる。
　電子走行層８２４がＧａＮ層である一方、電子供給層８２５はＡｌＧａＮ層であってよい。したがって、電子供給層８２５を構成する窒化物半導体は、電子走行層８２４よりも大きなバンドギャップを有する。
　窒化物半導体層８２７は、アクセプタ型不純物を含む窒化物半導体によって構成されている。一例では、窒化物半導体層８２７を成長させる間にＭｇをドーピングすることによって、アクセプタ型不純物を含む窒化物半導体層８２７を形成することができる。窒化物半導体層８２７は、電子供給層８２５よりも小さなバンドギャップを有する窒化物半導体によって構成されている。窒化物半導体層８２７は、ゲート層２７（図５参照）を構成する半導体層である。
　続いて、図１７および図１８に示すように、第１絶縁膜８３１が形成される。図１７に示すように、例えば減圧化学的蒸着（Low-Pressure Chemical Vapor Deposition：ＬＰＣＶＤ）法によって窒化物半導体層８２７上に第１絶縁膜８３１が形成される。第１絶縁膜８３１は、例えば窒化物半導体層８２７の上面の全面にわたり形成されている。第１絶縁膜８３１は、第１絶縁膜３１（図５参照）を構成する絶縁膜であり、例えばＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、およびＡｌＯＮのうち少なくとも１つによって形成されていてよい。一例では、第１絶縁膜８３１は、Ｓｉ３Ｎ４によって形成されている。
　次いで、第１絶縁膜８３１上にフォトレジストマスク８４０が形成される。フォトレジストマスク８４０は、第１絶縁膜８３１の上面の一部を露出させる開口部８４０Ａを含む。開口部８４０Ａは、リソグラフィおよびエッチングによってフォトレジストマスク８４０を選択的に除去することによって形成される。
　次いで、図１８に示すように、フォトレジストマスク８４０を使用したエッチングによって、開口部８４０Ａ内に露出した第１絶縁膜８３１が除去される。これにより、第１絶縁膜８３１に開口部３１Ａが形成される。エッチングには、例えばドライエッチングが使用される。
　続いて、図１９に示すように、開口部３１Ａによって窒化物半導体層８２７に接続された電極層８２８が形成される。電極層８２８は、ゲート電極２８を構成する電極層であり、例えばＴｉＮ層である。電極層８２８は、例えばスパッタ法によって形成される。電極層８２８は、開口部３１Ａ内に充填されるとともに第１絶縁膜８３１の上面の全面にわたり形成されている。
　続いて、図２０および図２１に示すように、窒化物半導体層８２７、第１絶縁膜８３１、および電極層８２８をエッチングすることによって、ゲート層２７、第１絶縁膜３１、およびゲート電極２８が形成される。
　より詳細には、図２０に示すように、電極層８２８上にレジストマスク８４１が形成される。レジストマスク８４１は、電極層８２８の上面の一部に形成されている。次いで、図２１に示すように、レジストマスク８４１を使用したエッチングによって、窒化物半導体層８２７、第１絶縁膜８３１、および電極層８２８が除去される。これにより、窒化物半導体層８２７からゲート層２７が形成され、電極層８２８からゲート電極２８が形成され、第１絶縁膜８３１から第１絶縁膜３１が形成される。エッチングには、例えばドライエッチングが使用される。
　続いて、図２２に示すように、電子供給層８２５、ゲート層２７、第１絶縁膜３１、ゲート電極２８を覆う第２絶縁膜８３２が形成される。第２絶縁膜８３２は、第２絶縁膜３２を構成する絶縁膜であり、例えばＬＰＶＣＤによって形成されている。第２絶縁膜８３２は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、およびＡｌＯＮのうち少なくとも１つによって形成されていてよい。一例では、第２絶縁膜８３２は、Ｓｉ３Ｎ４によって形成されている。つまり、第２絶縁膜８３２は、第１絶縁膜８３１と同じ材料によって形成されている。なお、第２絶縁膜８３２は、第１絶縁膜８３１と異なる材料によって形成されていてもよい。
　次いで、第２絶縁膜８３２を貫通して電子供給層８２５を露出させる第１開口部３２Ａおよび第２開口部３２Ｂが形成される。第１開口部３２Ａおよび第２開口部３２Ｂは、ゲート層２７が第１開口部３２Ａと第２開口部３２Ｂとの間に位置するように形成される。ゲート層２７は、第２開口部３２Ｂよりも第１開口部３２Ａの近くに位置していてよい。第１開口部３２Ａおよび第２開口部３２Ｂは例えばエッチングによって形成される。
　続いて、図２３に示すように、電子供給層８２５に接するようにソース電極２９およびドレイン電極３０（ともに図５参照）が形成される。
　この工程では、まず第２絶縁膜８３２上に金属層８２９が形成される。金属層８２９は、第２絶縁膜８３２の上面全体にわたり形成される。金属層８２９は、第１開口部３２Ａおよび第２開口部３２Ｂを充填し、第１開口部３２Ａおよび第２開口部３２Ｂを介して電子供給層８２５と接するように形成される。一例では、金属層８２９は、Ｔｉ層、ＴｉＮ層、Ａｌ層、ＡｌＳｉＣｕ層、およびＡｌＣｕ層のうち少なくとも１つを含んでよい。次いで、金属層８２９をリソグラフィおよびエッチングによって選択的に除去する。これにより、図５に示すソース電極２９およびドレイン電極３０が形成される。
　続いて、図２４に示すように、第２絶縁膜８３２（図２３参照）の上に、第３絶縁膜８３３が形成され、次いで第３絶縁膜８３３上に配線層８３４が形成され、次いで、配線層８３４上に第５絶縁膜８３９が形成される。次いで、第５絶縁膜８３９にソースパッド３５、ドレインパッド３６、およびゲートパッド３７（図８参照）が形成される。
　第３絶縁膜８３３は、第３絶縁膜３３を構成する絶縁膜であり、例えばＬＰＣＶＤによって形成されている。一例では、第３絶縁膜８３３は、ＳｉＯ２によって形成されている。第３絶縁膜８３３は、第２絶縁膜８３２の全面にわたり形成されている。
　次いで、第３絶縁膜８３３上に、第４絶縁膜８３４Ａが形成される。第４絶縁膜８３４Ａは、第４絶縁膜３４Ａを構成する絶縁膜であり、例えばＬＰＣＶＤによって形成されている。一例では、第４絶縁膜８３４Ａは、ＳｉＮおよびＳｉＯ２のいずれかによって形成されている。次いで、第４絶縁膜８３４Ａには、ソース配線部３４Ｓ、ドレイン配線部３４Ｄ、およびゲート配線部３４Ｇの各々が複数設けられている。より詳細には、例えばエッチングによって第４絶縁膜８３４Ａを選択的に除去し、ソース配線部３４Ｓ、ドレイン配線部３４Ｄ、およびゲート配線部３４Ｇを形成するための溝を形成する。そして、例えば電解めっき法によって各溝を充填するようにソース配線部３４Ｓ、ドレイン配線部３４Ｄ、およびゲート配線部３４Ｇを形成する。以上により、配線層８３４が形成される。
　次いで、第５絶縁膜８３９がたとえばＬＰＣＶＤによって配線層８３４上に形成される。第５絶縁膜８３９は、例えば配線層８３４の上面の全面にわたり形成されている。一例では、第５絶縁膜８３９は、ＳｉＮおよびＳｉＯ２のいずれかによって形成されている。次いで、例えばエッチングによって第５絶縁膜８３９を選択的に除去し、ソースパッド３５、ドレインパッド３６、およびゲートパッド３７を形成するための溝を形成する。そして、例えば電解めっき法によって各溝を充填するようにソースパッド３５、ドレインパッド３６、およびゲートパッド３７を形成する。
　次いで、図２５に示すように、ウエハ８２１よりも上側における隣り合うＧａＮトランジスタ２２の間の部分を、例えばエッチングによって除去する。これにより、第５絶縁膜８３９から第５絶縁膜３９が形成され、第４絶縁膜８３４Ａから第４絶縁膜３４Ａが形成されることによって配線層８３４から配線層３４が形成され、第３絶縁膜８３３から第３絶縁膜３３が形成される。加えて、図２３に示す第２絶縁膜８３２から第２絶縁膜３２が形成され、電子供給層８２５から電子供給層２５（図５参照）が形成され、電子走行層８２４から電子走行層２４（図５参照）が形成され、バッファ層８２３からバッファ層２３（図５参照）が形成される。このように、ウエハ８２１には、ＧａＮトランジスタ２２が形成された複数のチップ形成領域８２１Ａが形成される。以上の工程を経て、ウエハ８２１のウエハ表面８２１Ｕの側にＧａＮトランジスタ２２が形成された複数のチップ形成領域８２１Ａを含むウエハ８２１が用意される。
　図２６～図２８に示すように、半導体装置１０の製造方法は、隣り合うチップ形成領域８２１Ａの間に溝８２１Ｂを形成することを含む。
　図２６に示すように、第５絶縁膜３９、ソースパッド３５、ドレインパッド３６、およびゲートパッド３７上にドライフィルムレジスト８４２が形成される。ドライフィルムレジスト８４２は、第５絶縁膜８３９の側面、配線層３４の第４絶縁膜３４Ａの側面、および第３絶縁膜３３の側面をさらに覆っている。ドライフィルムレジスト８４２は、ウエハ８２１を露出する開口部８４２Ａが形成されている。開口部８４２Ａは、ウエハ８２１のうち隣り合うチップ形成領域８２１Ａの間の部分を露出している。
　続いて、図２７に示すように、ドライフィルムレジスト８４２を用いたドライエッチングによって、開口部８４２Ａから露出したウエハ８２１の厚さ方向の一部を除去する。これにより、ウエハ８２１には溝８２１Ｂが形成される。この溝８２１Ｂは、平面視においてウエハ８２１のうち隣り合うチップ形成領域８２１Ａの間に形成されている。溝８２１Ｂは、その幅寸法ＴＢが隣り合うチップ形成領域８２１Ａの配線層３４の間の距離ＴＡよりも小さくなるように形成される。つまり、隣り合うチップ形成領域８２１Ａの間に溝８２１Ｂを形成することは、隣り合うチップ形成領域８２１Ａの配線層３４間の距離ＴＡよりも小さい幅寸法ＴＢの溝８２１Ｂを形成することである。その後、図２８に示すように、ドライフィルムレジスト８４２を除去する。なお、幅寸法ＴＢは、図４の距離ＤＡと等しい。
　図２９～図３３に示すように、半導体装置１０の製造方法は、各ＧａＮトランジスタ２２のソースパッド３５、ドレインパッド３６、およびゲートパッド３７（図８参照）上にポスト４０を形成することを含む。
　図２９に示すように、チップ形成領域８２１Ａ、ウエハ表面８２１Ｕのうち露出した部分、および溝８２１Ｂの内面の各々にシード層４０Ａが形成される。シード層４０Ａとしては、例えばＴｉ層である。
　続いて、図３０に示すように、シード層４０Ａ上にドライフィルムレジスト８４３が形成される。ドライフィルムレジスト８４３は、溝８２１Ｂを含めて隣り合うチップ形成領域８２１Ａの間の隙間を埋めるように形成されている。図３０の例では、ドライフィルムレジスト８４３は、シード層４０ＡのうちＧａＮユニット２０Ａのソースパッド３５に対応する領域を部分的に露出させる開口部８４３Ａと、ＧａＮユニット２０Ｂのドレインパッド３６に対応する領域を部分的に露出させる開口部８４３Ｂと、を有する。なお、図示していないが、ドライフィルムレジスト８４３は、シード層４０ＡのうちＧａＮユニット２０Ａ，２０Ｂのゲートパッド３７に対応する領域を部分的に露出する開口部を有する。また、ドライフィルムレジスト８４３は、シード層４０ＡのうちＧａＮユニット２０Ａのドレインパッド３６に対応する領域を部分的に露出させる開口部と、ＧａＮユニット２０Ｂのソースパッド３５に対応する領域を部分的に露出する開口部と、を有する。
　続いて、図３１に示すように、ドライフィルムレジスト８４３の開口部８４３Ａ，８４３Ｂ内を充填するようにめっき層４０Ｂが形成される。めっき層４０Ｂは、例えばシード層４０Ａを導電経路とする電解めっきによって形成される。めっき層４０Ｂとしては、例えばＣｕ層である。次いで、図３２に示すように、ドライフィルムレジスト８４３を除去する。
　続いて、図３３に示すように、シード層４０Ａのうちめっき層４０Ｂから露出した部分が除去される。以上の工程を経て、各チップ形成領域８２１Ａにポスト４０が形成される。図３３の例では、ＧａＮユニット２０Ａのソースパッド３５上にソース用ポスト４１が形成され、ＧａＮユニット２０Ｂのドレインパッド３６上にドレイン用ポスト４２が形成される。つまり、ポスト４０を形成することは、隣り合う２つのチップ形成領域８２１Ａの一方のソースパッド３５上にソース用ポスト４１を形成し、他方のドレインパッド３６上にドレイン用ポスト４２を形成することを含む。
　図３４および図３５に示すように、半導体装置１０の製造方法は、溝８２１Ｂに充填され、ポスト４０の上面が露出された樹脂層８６０をウエハ８２１上に形成することを含む。
　図３４に示すように、樹脂層８６０は、溝８２１Ｂと、隣り合うチップ形成領域８２１Ａの間とに充填されるとともにポスト４０を覆うように形成されている。図３４の例では、樹脂層８６０は、ソース用ポスト４１の上面４１Ｕおよびドレイン用ポスト４２の上面４２Ｕの双方を覆っている。樹脂層８６０は、トランスファーモールドまたはコンプレッションモールドによって形成される。樹脂層８６０としては、例えば黒色のエポキシ樹脂である。樹脂層８６０は、第１封止樹脂６０を構成する層である。
　ここで、樹脂層８６０のうち溝８２１Ｂに充填された部分は基板用封止層６２（図７参照）に対応し、隣り合うチップ形成領域８２１Ａの間に充填された部分は配線用封止層６１（図７参照）に対応する。このため、基板用封止層６２の寸法ＨＢは溝８２１Ｂの幅寸法に対応し、配線用封止層６１の寸法ＨＡはチップ形成領域８２１Ａの間の距離ＴＡに対応している。このため、基板用封止層６２の寸法ＨＢは、配線用封止層６１の寸法ＨＡよりも小さい。
　続いて、図３５に示すように、樹脂層８６０の上面８６０Ｕおよびポスト４０の上面の双方を研削することによって樹脂層８６０の上面８６０Ｕからポスト４０を露出させる。これにより、図３５の樹脂層８６０およびポスト４０の厚さは、図３４の樹脂層８６０およびポスト４０の厚さよりも薄くなる。また、樹脂層８６０の上面８６０Ｕは、第１封止樹脂６０の封止表面６０Ｕ（図７参照）に対応している。
　図３５の例では、樹脂層８６０の上面８６０Ｕと、ＧａＮユニット２０Ａのソース用ポスト４１の上面４１ＵおよびＧａＮユニット２０Ｂのドレイン用ポスト４２の上面４２Ｕとは面一である。なお、図示していないが、樹脂層８６０の上面８６０Ｕと、ＧａＮユニット２０Ａのドレイン用ポスト４２の上面４２Ｕおよびゲート用ポスト４３の上面４３Ｕと、ＧａＮユニット２０Ｂのソース用ポスト４１の上面４１Ｕおよびゲート用ポスト４３の上面４３Ｕとは面一である。このように、樹脂層８６０の上面８６０Ｕと、ポスト４０の上面とは面一である。
　このように、ポスト４０の上面が露出された樹脂層８６０をウエハ８２１上に形成することは、溝８２１Ｂと、隣り合うチップ形成領域８２１Ａの間とに充填されるとともにポスト４０を覆うように樹脂層８６０を形成すること、および、樹脂層８６０の上面８６０Ｕおよびポスト４０の上面の双方を研削することによって樹脂層８６０の上面８６０Ｕからポスト４０を露出させること、を含む。
　図３６～図３９に示すように、半導体装置１０の製造方法は、外部配線層５０を形成することを含む。
　図３６に示すように、樹脂層８６０の上面８６０Ｕおよびポスト４０の上面にシード層５０Ａが形成される。シード層５０Ａとしては、例えばＴｉ層である。
　続いて、図３７に示すように、シード層５０Ａ上にドライフィルムレジスト８４４が形成される。図３７の例では、ドライフィルムレジスト８４４は、接続配線層５１（図７参照）が形成される部分のシード層５０Ａを露出させる開口部８４４Ａを有する。なお、図示していないが、ドライフィルムレジスト８４４は、ドレイン配線層５２、ソース配線層５３、第１ゲート配線層５４、および第２ゲート配線層５５（ともに図７および図８参照）が形成されるシード層５０Ａを露出させる開口部を有する。
　続いて、図３８に示すように、ドライフィルムレジスト８４４の開口部８４４Ａを埋めるようにめっき層５０Ｂが形成される。めっき層５０Ｂは、例えばシード層５０Ａを導電経路とする電解めっきによって形成される。めっき層５０Ｂとしては、例えばＣｕ層である。次いで、ドライフィルムレジスト８４４を除去する。
　続いて、図３９に示すように、シード層５０Ａのうちめっき層５０Ｂから露出した部分が除去される。図３９の例では、接続配線層５１が形成されている。このように、半導体装置１０の製造方法は、ソース用ポスト４１とドレイン用ポスト４２とを互いに電気的に接続する接続配線層５１を樹脂層８６０の上面８６０Ｕに形成することを含む。以上の工程を経て、外部配線層５０が形成される。
　図４０に示すように、半導体装置１０の製造方法は、ウエハ８２１をウエハ裏面８２１Ｒから研削して溝８２１Ｂ内の樹脂層８６０を露出することによってチップ形成領域８２１Ａごとにウエハ８２１を電気的に分離してＧａＮトランジスタ２２が形成された基板２１を形成することを含む。
　図４０の例では、樹脂層８６０のうち溝８２１Ｂに充填された部分（基板用封止層６２）も厚さ方向の一部が研削される。これにより、チップ形成領域８２１Ａごとにウエハ８２１が分割される。これにより、基板２１が形成される。隣り合う基板２１の間には樹脂層８６０が介在するため、チップ形成領域８２１Ａごとに基板２１が絶縁されている。さらに、樹脂層８６０の裏面８６０Ｒおよび基板２１の基板裏面２１Ｒの双方には、研削痕が形成されている。また、樹脂層８６０の裏面８６０Ｒと基板２１の基板裏面２１Ｒとは面一である。換言すると、基板２１の基板裏面２１Ｒは、樹脂層８６０の裏面８６０Ｒから露出している。
　図４１に示すように、半導体装置１０の製造方法は、外部配線層５０の表面にめっき層５０Ｃを形成することを含む。めっき層５０Ｃは例えば無電解めっきによって形成される。図４１の例では、めっき層５０Ｃは、接続配線層５１の上面および側面に形成されている。一例では、めっき層５０Ｃとしては、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、および金（Ａｕ）の積層構造、またはＮｉ／Ａｕの積層構造である。
　図４２に示すように、半導体装置１０の製造方法は、接続配線層５１によってソース用ポスト４１とドレイン用ポスト４２とが電気的に接続された複数（図４２の例では６つ）のチップ形成領域８２１Ａを含むように樹脂層８６０を切断して半導体装置１０を個片化することを含む。この半導体装置１０を個片化することは、接続配線層５１の形成後（図４１の工程後）に実施される。
　図４２に示すように、ウエハ８２１には、複数の半導体装置１０が形成されている。一例では、ダイシングブレードを用いて、図４２に示す切断線ＣＬに沿って樹脂層８６０を切断する。これにより、ＧａＮユニット２０Ａ～２０Ｆ（図２参照）を含む半導体装置１０が個片化される。以上の工程を経て、半導体装置１０が製造される。
　［作用］
　本実施形態の半導体装置１０の作用について説明する。
　ＧａＮユニット２０Ａ，２０Ｃ，２０Ｅのソースパッド３５（ソース用ポスト４１）とＧａＮユニット２０Ｂ，２０Ｄ，２０Ｆのドレインパッド３６（ドレイン用ポスト４２）とを電気的に接続する部品として、例えばワイヤ、クリップが一般的に用いられている。例えばワイヤによってＧａＮユニット２０Ａ，２０Ｃ，２０Ｅのソースパッド３５（ソース用ポスト４１）とＧａＮユニット２０Ｂ，２０Ｄ，２０Ｆのドレインパッド３６（ドレイン用ポスト４２）とが電気的に接続される場合、ワイヤは山形に形成されるため、第１封止樹脂６０の封止表面６０Ｕからワイヤの最上部までのＺ方向の距離を小さくすることが難しい。この問題は、クリップでも同様である。
　本実施形態の半導体装置１０においては、第１封止樹脂６０の封止表面６０Ｕ上に設けられた接続配線層５１によってＧａＮユニット２０Ａ，２０Ｃ，２０Ｅのソースパッド３５（ソース用ポスト４１）とＧａＮユニット２０Ｂ，２０Ｄ，２０Ｆのドレインパッド３６（ドレイン用ポスト４２）とが電気的に接続されている。接続配線層５１は、封止表面６０Ｕに接する板状に形成されるため、換言すると接続配線層５１は封止表面６０ＵからＺ方向に離間しない。このため、封止表面６０Ｕと接続配線層５１の上面とのＺ方向の間の距離は、封止表面６０Ｕからワイヤの最上部までのＺ方向の距離よりも小さくすることができる。また、接続配線層５１はクリップよりも薄く形成することができる。このため、例えばワイヤ、クリップ等によってＧａＮユニット２０Ａ，２０Ｃ，２０Ｅのソースパッド３５（ソース用ポスト４１）とＧａＮユニット２０Ｂ，２０Ｄ，２０Ｆのドレインパッド３６（ドレイン用ポスト４２）とが電気的に接続される構成と比較して、半導体装置１０の低背化を図ることができる。
　また、ウエハ８２１における複数のチップ形成領域８２１Ａは互いに近くに位置するほど、チップ形成領域８２１ＡのＧａＮトランジスタ２２の特性（ゲートしきい値電圧、ドレイン・ソース間電流）のばらつきが小さい。本実施形態では、半導体装置１０の製造方法において、ＧａＮユニット２０Ａ～２０Ｆはウエハ８２１における隣り合うチップ形成領域８２１Ａによって形成されている。このため、半導体装置１０のＧａＮユニット２０Ａ～２０ＦのＧａＮトランジスタ２２の特性のばらつきを低減できる。
　また、ＧａＮユニット２０Ａ～２０Ｆを個別に第１封止樹脂によって封止した構成、つまり、ＧａＮユニット２０Ａ～２０Ｆに対応する６つの半導体装置が支持基板１１０に実装される場合、実装機によるチップ実装のばらつきを考慮して、隣り合う半導体装置の間の距離を大きく取る必要がある。
　本実施形態では、ウエハ８２１上に樹脂層８６０を形成した後、ウエハ８２１のウエハ裏面８２１Ｒから研削する。この場合、ウエハ８２１に形成された溝８２１Ｂに起因してＧａＮユニット２０Ａ～２０Ｆごとに基板２１が分離される。つまり、ＧａＮユニット２０Ａ～２０Ｆは、ウエハレベルで揃った状態が維持される。このため、実装機によるチップ実装のばらつきを考慮する必要がないため、６つの半導体装置を個別に実装するために必要とする基板面積と比較して、本実施形態の半導体装置１０の実装に必要な基板面積が小さくなる。したがって、半導体モジュール１００の小型化を図ることができる。また、半導体装置１０は６つのＧａＮユニット２０Ａ～２０Ｆを含んでいるため、ＧａＮユニット２０Ａ～２０Ｆに対応する６つの半導体装置を個々に実装する場合と比較して、実装に要する時間を短くすることができる。
　本実施形態の半導体装置１０は、６つのＧａＮユニット２０Ａ～２０Ｆを含む。つまり、６つのＧａＮユニット２０Ａ～２０Ｆ毎にダイシングによって半導体装置１０が個片化される。このため、ＧａＮユニット２０Ａ～２０Ｆを個々に半導体装置として個片化する場合と比較して、隣り合うＧａＮユニットの間の距離ＤＡを小さくすることができる。したがって、個々に半導体装置として個片化するように配置されたＧａＮユニット２０Ａ～２０Ｆを含む半導体装置と比較して、本実施形態の半導体装置１０の小型化を図ることができる。
　［効果］
　本実施形態の半導体装置１０および半導体モジュール１００によれば、以下の効果が得られる。
　（１）半導体装置１０は、封止表面６０Ｕと、封止表面６０Ｕとは反対側を向く封止裏面６０Ｒとを有する第１封止樹脂６０と、第１封止樹脂６０内において、第１封止樹脂６０の厚さ方向（Ｚ方向）と直交する第１方向（Ｙ方向）に互いに離隔して複数設けられたＧａＮユニット２０Ａ，２０Ｂと、を備える。ＧａＮユニット２０Ａ，２０Ｂは、封止表面６０Ｕと同じ側を向く基板表面２１Ｕと、封止裏面６０Ｒと同じ側を向く基板裏面２１Ｒとを有する基板２１と、基板表面２１Ｕの側に設けられたＧａＮトランジスタ２２と、各ＧａＮトランジスタ２２のソースパッド３５、ドレインパッド３６、およびゲートパッド３７上に設けられ、第１封止樹脂６０から露出するポスト４０と、を含む。ポスト４０は、第１方向（Ｙ方向）に隣り合う２つのＧａＮユニット２０Ａ，２０Ｂのうち一方のソースパッド３５上に形成されたソース用ポスト４１と、第１方向（Ｙ方向）に隣り合う２つのＧａＮユニット２０Ａ，２０Ｂのうち他方のドレインパッド３６上に形成されたドレイン用ポスト４２と、を含む。半導体装置１０は、封止表面６０Ｕ上に設けられ、ソース用ポスト４１とドレイン用ポスト４２とを互いに電気的に接続する接続配線層５１を備える。
　この構成によれば、ワイヤ、クリップ等によるソース用ポスト４１とドレイン用ポスト４２との電気的な接続構成と比較して、接続配線層５１によるソース用ポスト４１とドレイン用ポスト４２との電気的な接続構成は、接続構成をＺ方向に薄くできる。したがって、ワイヤ、クリップ等によるソース用ポスト４１とドレイン用ポスト４２との電気的な接続構成と比較して、半導体装置１０の低背化を図ることができる。
　（２）複数の基板２１の基板裏面２１Ｒの各々は、第１封止樹脂６０の封止裏面６０Ｒから露出している。
　この構成によれば、ＧａＮトランジスタ２２の熱が基板２１から基板裏面２１Ｒを介して半導体装置１０の外部に放出されやすい。このため、半導体装置１０の放熱性能の向上を図ることができる。
　（３）複数の基板裏面２１Ｒは、封止裏面６０Ｒと面一である。
　この構成によれば、半導体装置１０を例えば支持基板１１０に実装する際に、基板裏面２１Ｒと封止裏面６０ＲとのＺ方向の位置が異なることに起因して支持基板１１０の支持基板表面１１０Ｕに対して半導体装置１０が傾くことを抑制できる。
　（４）複数の基板裏面２１Ｒおよび封止裏面６０Ｒには、研削痕が形成されている。
　この構成によれば、例えば半導体モジュール１００において第１封止樹脂６０の封止裏面６０Ｒと支持基板１１０の支持基板表面１１０Ｕとの間に介在する第２封止樹脂１８０が研削痕内に入り込む。これにより、第１封止樹脂６０と第２封止樹脂１８０との密着性の向上を図ることができる。
　（５）ソース用ポスト４１の上面４１Ｕ、ドレイン用ポスト４２の上面４２Ｕ、および封止表面６０Ｕは、面一である。
　この構成によれば、ソース用ポスト４１およびドレイン用ポスト４２を電気的に接続する接続配線層５１を封止表面６０Ｕ上に形成しやすくなる。
　（６）各ＧａＮトランジスタ２２は、ドレイン電極３０、ソース電極２９、およびゲート電極２８と、基板２１上に設けられ、ドレイン電極３０、ソース電極２９、およびゲート電極２８とドレインパッド３６、ソースパッド３５、およびゲートパッド３７とを個別に電気的に接続する配線層３４と、を含む。第１封止樹脂６０は、複数の配線層３４を覆うとともに、第１方向（Ｙ方向）に隣り合う２つのＧａＮユニット２０Ａ，２０Ｂそれぞれの配線層３４の間に介在するように設けられている。
　この構成によれば、ＧａＮユニット２０Ａ，２０Ｂのそれぞれの配線層３４の間に介在する第１封止樹脂６０によって、ＧａＮユニット２０Ａ，２０ＢのＧａＮトランジスタ２２の絶縁性能の向上を図ることができる。
　（７）半導体装置１０の製造方法は、ウエハ表面８２１Ｕおよびウエハ裏面８２１Ｒを有し、ウエハ表面８２１Ｕの側にＧａＮトランジスタ２２が形成された複数のチップ形成領域８２１Ａを含むウエハ８２１を用意すること、隣り合うチップ形成領域８２１Ａの間に溝８２１Ｂを形成すること、各ＧａＮトランジスタ２２のソースパッド３５、ドレインパッド３６、およびゲートパッド３７上にそれぞれポスト４０を形成すること、溝８２１Ｂに充填され、ポスト４０の上面が露出された樹脂層８６０をウエハ８２１上に形成すること、ウエハ８２１をウエハ裏面８２１Ｒから研削して溝８２１Ｂ内の樹脂層８６０を露出することによってチップ形成領域８２１Ａごとにウエハ８２１を電気的に分離してＧａＮトランジスタ２２が形成された基板２１を形成すること、を含む。ポスト４０はソース用ポスト４１とドレイン用ポスト４２とを含み、隣り合う２つのチップ形成領域８２１Ａの一方のソースパッド３５上にソース用ポスト４１を形成し、他方のドレインパッド３６上にドレイン用ポスト４２を形成する。半導体装置１０の製造方法は、ソース用ポスト４１とドレイン用ポスト４２とを互いに電気的に接続する接続配線層５１を樹脂層８６０の上面８６０Ｕに形成することを含む。
　この構成によれば、ワイヤ、クリップ等によるソース用ポスト４１とドレイン用ポスト４２との電気的な接続構成と比較して、接続配線層５１によるソース用ポスト４１とドレイン用ポスト４２との電気的な接続構成は、接続構成をＺ方向に薄くできる。したがって、ワイヤ、クリップ等によるソース用ポスト４１とドレイン用ポスト４２との電気的な接続構成と比較して、半導体装置１０の低背化を図ることができる。
　（８）半導体装置１０の製造方法は、接続配線層５１の形成後に、接続配線層５１によってドレイン用ポスト４２とソース用ポスト４１とが互いに接続された複数のチップ形成領域８２１Ａを含むように樹脂層８６０を切断して半導体装置１０を個片化することをさらに含む。
　この構成によれば、ウエハ８２１において隣り合う複数のチップ形成領域８２１Ａによって半導体装置１０が形成されるため、複数のＧａＮトランジスタ２２における特性のばらつきが小さい半導体装置１０を製造することができる。
　（９）ポスト４０の上面が露出された樹脂層８６０をウエハ８２１上に形成することは、溝８２１Ｂと、隣り合うチップ形成領域８２１Ａの間とに充填されるとともにポスト４０を覆うように樹脂層８６０を形成すること、樹脂層８６０の上面８６０Ｕおよびポスト４０の上面の双方を研削することによって樹脂層８６０の上面８６０Ｕからポスト４０を露出させることをさらに含む。
　この構成によれば、ソースパッド３５、ドレインパッド３６、およびゲートパッド３７上の樹脂層８６０の厚さおよびポスト４０の厚さを薄くすることができる。したがって、半導体装置１０の低背化を図ることができる。
　（１０）半導体モジュール１００は、支持基板１１０上に設けられ、駆動用チップ１６０と半導体装置１０とを電気的に接続する第１接続配線１２１と、支持基板１１０上に設けられ、制御用チップ１７０と駆動用チップ１６０とを電気的に接続する第２接続配線１２２と、を備える。
　この構成によれば、半導体モジュール１００の内部において、半導体装置１０と駆動用チップ１６０とが電気的に接続され、制御用チップ１７０と駆動用チップ１６０とが電気的に接続されている。このため、半導体モジュール１００の外部において、半導体装置１０と駆動用チップ１６０とが電気的に接続される場合と比較して、半導体装置１０と駆動用チップ１６０との間の導電経路を短くすることができる。また、半導体モジュール１００の外部において、駆動用チップ１６０と制御用チップ１７０とを電気的に接続する場合と比較して、駆動用チップ１６０と制御用チップ１７０との間の導電経路を短くすることができる。
　＜変更例＞
　上記実施形態は、以下のように変更して実施することができる。以下の変更例は、技術的に矛盾が生じない限り、互いに組み合わせることができる。
　［半導体装置の変更例］
　・半導体装置１０のＧａＮユニットの個数は任意に変更可能である。一例では、図４４に示すように、半導体装置１０は、２つのＧａＮユニットを備えていてもよい。２つのＧａＮユニットを便宜上、「ＧａＮユニット２０Ａ」および「ＧａＮユニット２０Ｂ」とする。ＧａＮユニット２０ＡおよびＧａＮユニット２０Ｂは、Ｙ方向（第１方向）に隣り合うように配置されている。
　この変更例のＧａＮユニット２０Ａ，２０Ｂの構成は、図４３～図４５に示すように、上記実施形態のＧａＮユニット２０Ａ，２０Ｂの構成と同じである。図４３および図４４に示すように、第１封止樹脂６０は、平面視においてＹ方向が長手方向となり、Ｘ方向が短手方向となる矩形状に形成されている。図４５に示すように、ＧａＮユニット２０Ａの基板２１の基板裏面２１ＲおよびＧａＮユニット２０Ｂの基板２１の基板裏面２１Ｒの双方は、第１封止樹脂６０の封止裏面６０Ｒから露出している。ＧａＮユニット２０Ａの基板２１の基板裏面２１ＲおよびＧａＮユニット２０Ｂの基板２１の基板裏面２１Ｒは、Ｘ方向において互いに揃った状態でＹ方向において互いに離隔して配列されている。一例では、ＧａＮユニット２０Ａの基板２１の基板裏面２１Ｒ、ＧａＮユニット２０Ｂの基板２１の基板裏面２１Ｒ、および封止裏面６０Ｒは、互いに面一である。一例では、ＧａＮユニット２０Ａの基板２１の基板裏面２１Ｒ、ＧａＮユニット２０Ｂの基板２１の基板裏面２１Ｒ、および封止裏面６０Ｒが研削されることによって、ＧａＮユニット２０Ａの基板２１の基板裏面２１Ｒ、ＧａＮユニット２０Ｂの基板２１の基板裏面２１Ｒ、および封止裏面６０Ｒが互いに面一となる。このため、ＧａＮユニット２０Ａの基板２１の基板裏面２１Ｒ、ＧａＮユニット２０Ｂの基板２１の基板裏面２１Ｒ、および封止裏面６０Ｒには、研削痕が形成されている。
　なお、半導体装置１０は、４つのＧａＮユニットを備えていてもよい。この場合、４つのＧａＮユニットは、Ｙ方向（第１方向）に隣り合う２つのＧａＮユニットの組が、Ｘ方向（第２方向）に互いに離隔して２つ配列された構成であってよい。また、半導体装置１０は、８つ以上のＧａＮユニットを備えていてもよい。
　・半導体装置１０のＧａＮユニット２０Ａ～２０Ｆのうち少なくとも１つのＧａＮユニットの基板２１の基板裏面２１Ｒは、第１封止樹脂６０の封止裏面６０Ｒと面一でなくてもよい。
　・半導体装置１０のＧａＮユニット２０Ａ～２０Ｆのうち少なくとも１つのＧａＮユニットの基板２１の基板裏面２１Ｒは、第１封止樹脂６０から露出していなくてもよい。つまり、第１封止樹脂６０は、ＧａＮユニット２０Ａ～２０Ｆのうち少なくとも１つのＧａＮユニットの基板２１の基板裏面２１Ｒを覆う構成であってもよい。
　・半導体装置１０の製造方法において、ＧａＮユニット２０Ａ～２０Ｆの基板２１の基板裏面２１Ｒおよび第１封止樹脂６０の封止裏面６０Ｒの少なくとも一方に研削痕が形成されていなくてもよい。
　・ポスト４０におけるソース用ポスト４１の上面４１Ｕ、ドレイン用ポスト４２の上面４２Ｕ、および第１封止樹脂６０の封止表面６０Ｕは、面一でなくてもよい。一例では、ソース用ポスト４１の上面４１Ｕおよびドレイン用ポスト４２の上面４２Ｕが封止表面６０Ｕから突出した構成であってもよい。
　・第１封止樹脂６０における配線用封止層６１の寸法ＨＡは、基板用封止層６２の寸法ＨＢと等しくてもよい。また、配線用封止層６１の寸法ＨＡは、基板用封止層６２の寸法ＨＢよりも小さくてもよい。
　・第１封止樹脂６０は、ＧａＮユニット２０Ａ～２０Ｆにおける隣り合う２つＧａＮユニットの配線層３４間に介在しないように設けられていてもよい。
　・第１封止樹脂６０は、ドレインパッド３６、ソースパッド３５、およびゲートパッド３７の少なくとも１つを覆っていない構成としてもよい。
　・窒化物半導体は、ＧａＮに限定されない。窒化物半導体の代表例としては、ＧａＮの他に、窒化アルミニウム、窒化インジウム（ＩｎＮ）が挙げられる。これらは、一般には、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる。
　・ゲート層２７の構成は任意に変更可能である。一例では、図４６に示すように、ゲート層２７は、ゲート層本体部２７Ａと、ゲート層本体部２７Ａからソース電極２９のソースコンタクト部２９Ａ（図５参照）に向けて延在するソース延在部２７Ｂと、ゲート層本体部２７Ａからドレイン電極３０（図５参照）に向けて延在するドレイン延在部２７Ｃと、を含む。ゲート層本体部２７Ａは、ゲート層２７の上面２７Ｕを含む。ゲート層２７の下面２７Ｒは、ゲート層本体部２７Ａの下面、ソース延在部２７Ｂの下面、およびドレイン延在部２７Ｃの下面によって構成されている。このため、ゲート層２７の下面２７Ｒは、上面２７Ｕよりも大きな面積を有する。
　ゲート層本体部２７Ａは、ソース延在部２７Ｂとドレイン延在部２７Ｃとの間にあり、ソース延在部２７Ｂおよびドレイン延在部２７Ｃと一体に形成されている。ゲート層本体部２７Ａは、ゲート層２７の比較的厚い部分に相当する。
　ソース延在部２７Ｂおよびドレイン延在部２７Ｃの双方は、ゲート層本体部２７Ａよりも薄い。ソース延在部２７Ｂおよびドレイン延在部２７Ｃの双方は、ゲート層本体部２７Ａの厚さの半分以下の厚さを有してもよい。ドレイン延在部２７Ｃは、平面視においてソース延在部２７Ｂよりもゲート層本体部２７Ａの外側に向けて長く延びていてよい。すなわち、ドレイン延在部２７Ｃは、ソース延在部２７Ｂよりも大きいＸ軸方向の寸法を有してよい。ソース延在部２７Ｂは、Ｘ軸方向において、例えば０．２μｍ以上０．３μｍ以下の寸法を有してよい。一方、ドレイン延在部２７Ｃは、Ｘ軸方向において、例えば０．２μｍ以上０．６μｍ以下の寸法を有してよい。
　なお、図４６に示す変更例において、ゲート層２７からソース延在部２７Ｂおよびドレイン延在部２７Ｃの一方を省略してもよい。ゲート層２７がソース延在部２７Ｂおよびドレイン延在部２７Ｃの一方を含むことによって、ゲート層２７内の局所的な電界集中を抑制することができる。
　・半導体装置１０のゲートパッド３７の個数は任意に変更可能である。一例では、半導体装置１０は１つのゲートパッド３７を備えていてもよい。
　・半導体装置１０のソース電極２９のソースフィールドプレート部２９Ｂは、第２絶縁膜３２からＺ方向に離隔した位置に設けられていてもよい。
　・半導体装置１０から第１絶縁膜３１を省略してもよい。この場合、ゲート電極２８は、例えばゲート層２７の全面にわたり接するように設けられていてもよい。また、ゲート電極２８は、その幅寸法がゲート層２７の幅寸法よりも小さくなるように設けられていてもよい。
　・ＧａＮユニット２０Ａのソース用ポスト４１とＧａＮユニット２０Ｂのドレイン用ポスト４２とは、例えばワイヤまたはクリップによって電気的に接続されていてもよい。ＧａＮユニット２０Ｃのソース用ポスト４１とＧａＮユニット２０Ｄのドレイン用ポスト４２とは、例えばワイヤまたはクリップによって電気的に接続されていてもよい。ＧａＮユニット２０Ｅのソース用ポスト４１とＧａＮユニット２０Ｆのドレイン用ポスト４２とは、例えばワイヤまたはクリップによって電気的に接続されていてもよい。
　［半導体装置の製造方法の変更例］
　・接続配線層５１の形成前に、複数のチップ形成領域８２１Ａを含むように樹脂層８６０を切断して半導体装置１０を個片化してもよい。
　・トランスファーモールドまたはコンプレッションモールドによってポスト４０の上面が樹脂層８６０から露出するように樹脂層８６０を形成してもよい。この場合、樹脂層８６０の上面８６０Ｕおよびポスト４０の上面の双方を研削する工程が省略される。
　［半導体モジュールの変更例］
　・半導体装置１０と駆動用チップ１６０とは、半導体モジュール１００の外部において電気的に接続されていてもよい。
　・駆動用チップ１６０と制御用チップ１７０とは、半導体モジュール１００の外部において電気的に接続されていてもよい。
　・半導体モジュール１００から制御用チップ１７０を省略してもよい。この場合、第２接続配線１２２および制御用配線１２４に代えて、駆動用チップ１６０と複数の制御用端子１５０とが個別に電気的に接続される第３接続配線が支持基板１１０上に設けられている。
　・半導体モジュール１００からブート用端子１４６～１４８を省略してもよい。この場合、ブート用配線１２５も省略してもよい。
　・半導体モジュール１００から第２封止樹脂１８０を省略してもよい。
　本明細書に記載の様々な例のうち１つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。
　本明細書において、「ＡおよびＢのうち少なくとも１つ」とは、「Ａのみ、または、Ｂのみ、またはＡおよびＢの両方」を意味するものとして理解されるべきである。
　本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、例えば「第１要素が第２要素上に実装される」という表現は、或る実施形態では第１要素が第２要素に接触して第２要素上に直接配置され得るが、他の実施形態では第１要素が第２要素に接触することなく第２要素の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１要素と第２要素との間に他の要素が形成される構造を排除しない。
　本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えばＸ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
　＜付記＞
　上記実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
　［付記Ａ１］
　封止表面（６０Ｕ）と、前記封止表面（６０Ｕ）とは反対側を向く封止裏面（６０Ｒ）とを有する第１封止樹脂（６０）と、
　前記第１封止樹脂（６０）内において、前記第１封止樹脂（６０）の厚さ方向（Ｚ方向）と直交する第１方向（Ｙ方向）に互いに離隔して複数設けられたＧａＮユニット（２０Ａ，２０Ｂ）と、を備え、
　前記ＧａＮユニット（２０Ａ，２０Ｂ）は、
　前記封止表面（６０Ｕ）と同じ側を向く基板表面（２１Ｕ）と、前記封止裏面（６０Ｒ）と同じ側を向く基板裏面（２１Ｒ）とを有する基板（２１）と、
　前記基板表面（２１Ｕ）の側に設けられたＧａＮトランジスタ（２２）と、
　前記各ＧａＮトランジスタ（２２）のソースパッド（３５）、ドレインパッド（３６）、およびゲートパッド（３７）上に設けられ、前記第１封止樹脂（６０）から露出するポスト（４０）と、を含み、
　前記ポスト（４０）は、
　前記第１方向（Ｙ方向）に隣り合う２つの前記ＧａＮユニット（２０Ａ，２０Ｂ）のうち一方（２０Ａ）の前記ソースパッド（３５）上に形成されたソース用ポスト（４１）と、
　前記第１方向（Ｙ方向）に隣り合う２つの前記ＧａＮユニット（２０Ａ，２０Ｂ）のうち他方（２０Ｂ）の前記ドレインパッド（３６）上に形成されたドレイン用ポスト（４２）と、を含み、
　前記封止表面（６０Ｕ）上に設けられ、前記ソース用ポスト（４１）と前記ドレイン用ポスト（４２）とを互いに電気的に接続する接続配線層（５１）を備える
　半導体装置（１０）。
　［付記Ａ２］
　複数の前記基板裏面（２１Ｒ）は、前記封止裏面（６０Ｒ）から露出している
　付記Ａ１に記載の半導体装置。
　［付記Ａ３］
　複数の前記基板裏面（２１Ｒ）は、前記封止裏面（６０Ｒ）と面一である
　付記Ａ２に記載の半導体装置。
　［付記Ａ４］
　複数の前記基板裏面（２１Ｒ）および前記封止裏面（６０Ｒ）には、研削痕が形成されている
　付記Ａ３に記載の半導体装置。
　［付記Ａ５］
　前記ソース用ポスト（４１）の上面（４１Ｕ）、前記ドレイン用ポスト（４２）の上面（４２Ｕ）、および前記封止表面（６０Ｕ）は、面一である
　付記Ａ１～Ａ３のいずれか１つに記載の半導体装置。
　［付記Ａ６］
　前記各ＧａＮユニット（２０Ａ，２０Ｂ）は、
　ドレイン電極（３０）、ソース電極（２９）、およびゲート電極（２８）と、
　前記基板（２１）上に設けられ、前記ドレイン電極（３０）、前記ソース電極（２９）、および前記ゲート電極（２８）と前記ドレインパッド（３６）、前記ソースパッド（３５）、および前記ゲートパッド（３７）とを個別に電気的に接続する配線層（３４）と、を含み、
　前記第１封止樹脂（６０）は、複数の前記配線層（３４）を覆うとともに、前記第１方向（Ｙ方向）に隣り合う２つの前記ＧａＮユニット（２０Ａ，２０Ｂ）それぞれの前記配線層（３４）の間に介在するように設けられている
　付記Ａ１～Ａ４のいずれか１つに記載の半導体装置。
　［付記Ａ７］
　前記第１封止樹脂（６０）は、
　前記第１方向（Ｙ方向）に隣り合う２つの前記配線層（３４）の間に介在する配線用封止層（６１）と、
　前記第１方向（Ｙ方向）に隣り合う２つの前記基板（２１）の間に介在する基板用封止層（６２）と、を含み、
　前記配線用封止層（６１）の前記第１方向（Ｙ方向）の寸法（ＨＡ）は、前記基板用封止層（６２）の前記第１方向（Ｙ方向）の寸法（ＨＢ）よりも大きい
　付記Ａ６に記載の半導体装置。
　［付記Ａ８］
　前記各ＧａＮユニット（２０Ａ，２０Ｂ）の前記ドレインパッド（３６）、前記ソースパッド（３５）、前記ゲートパッド（３７）の各々は、前記第１封止樹脂（６０）に覆われている
　付記Ａ１～Ａ７のいずれか１つに記載の半導体装置。
　［付記Ａ９］
　複数の前記ＧａＮユニットは、前記第１方向（Ｙ方向）に隣り合う２つの前記ＧａＮユニット（２０Ａ，２０Ｂ）によって構成されている
　付記Ａ１～Ａ８のいずれか１つに記載の半導体装置。
　［付記Ａ１０］
　前記第１封止樹脂（６０）の厚さ方向（Ｚ方向）および前記第１方向（Ｙ方向）の双方と直交する方向を第２方向（Ｘ方向）として、
　複数の前記ＧａＮユニットは、前記第１方向（Ｙ方向）に隣り合う２つの前記ＧａＮユニットの組（２０Ａ，２０Ｂ／２０Ｃ，２０Ｄ／２０Ｅ，２０Ｆ）が、前記第２方向（Ｘ方向）に互いに離隔して３つ配列された６つの前記ＧａＮユニット（２０Ａ～２０Ｆ）によって構成されている
　付記Ａ１～Ａ８のいずれか１つに記載の半導体装置。
　［付記Ａ１１］
　支持基板（１１０）と、
　前記支持基板（１１０）上に配置された付記Ａ１～Ａ１０のいずれか１つに記載の半導体装置（１０）と、
　前記支持基板（１１０）上に配置され、前記半導体装置（１０）と電気的に接続された駆動用チップ（１６０）と、
　前記支持基板（１１０）上に配置され、前記駆動用チップ（１６０）と電気的に接続された制御用チップ（１７０）と、
　前記半導体装置（１０）、前記制御用チップ（１７０）、および前記駆動用チップ（１６０）を封止する第２封止樹脂（１８０）と、を備える、半導体モジュール（１００）。
　［付記Ａ１２］
　前記支持基板（１１０）上に設けられ、前記駆動用チップ（１６０）と前記半導体装置（１０）とを電気的に接続する第１接続配線（１２１）と、
　前記支持基板（１１０）上に設けられ、前記制御用チップ（１７０）と前記駆動用チップ（１６０）とを電気的に接続する第２接続配線（１２２）と、を備える
　付記Ａ１１に記載の半導体モジュール。
　［付記Ａ１３］
　前記支持基板（１１０）は、支持基板表面（１１０Ｕ）と、前記支持基板表面（１１０Ｕ）とは反対側を向く支持基板裏面（１１０Ｒ）と、を有し、
　前記支持基板裏面（１１０Ｒ）に設けられた駆動用端子（１４１，１４２）および制御用端子（１５０）と、
　前記支持基板表面（１１０Ｕ）に設けられ、前記半導体装置（１０）と電気的に接続された駆動用配線（１２３）と、
　前記支持基板表面（１１０Ｕ）に設けられ、前記制御用チップ（１７０）と電気的に接続された制御用配線（１２４）と、
　前記支持基板（１１０）の厚さ方向（Ｚ方向）において前記支持基板（１１０）を貫通し、前記駆動用端子（１４１，１４２）と前記駆動用配線（１２３）とを電気的に接続する駆動用貫通配線（１３１）と、
　前記支持基板（１１０）の厚さ方向（Ｚ方向）において前記支持基板（１１０）を貫通し、前記制御用端子（１５０）と前記制御用配線（１２４）とを電気的に接続する制御用貫通配線（１３２）と、を備える
　付記Ａ１２に記載の半導体モジュール。
　［付記Ａ１４］
　前記支持基板裏面（１１０Ｒ）に設けられたブート用端子（１４６～１４８）と、
　前記支持基板表面（１１０Ｕ）に設けられ、前記駆動用チップ（１６０）と電気的に接続されたブート用配線（１２５）と、
　前記支持基板（１１０）の厚さ方向（Ｚ方向）において前記支持基板（１１０）を貫通し、前記ブート用端子（１４６～１４８）と前記ブート用配線（１２５）とを電気的に接続するブート用貫通配線（１３３）と、を備える
　付記Ａ１３に記載の半導体モジュール。
　［付記Ａ１５］
　ウエハ表面（８２１Ｕ）およびウエハ裏面（８２１Ｒ）を有し、前記ウエハ表面（８２１Ｕ）の側にＧａＮトランジスタ（２２）が形成された複数のチップ形成領域（８２１Ａ）を含むウエハ（８２１）を用意すること、
　隣り合う前記チップ形成領域（８２１Ａ）の間に溝（８２１Ｂ）を形成すること、
　前記各ＧａＮトランジスタ（２２）のソースパッド（３５）、ドレインパッド（３６）、およびゲートパッド（３７）上にそれぞれポスト（４０）を形成すること、
　前記溝（８２１Ｂ）に充填され、前記ポスト（４０）の上面が露出された樹脂層（８６０）を前記ウエハ（８２１）上に形成すること、
　前記ウエハ（８２１）を前記ウエハ裏面（８２１Ｒ）から研削して前記溝（８２１Ｂ）内の前記樹脂層（８６０）を露出することによって前記チップ形成領域（８２１Ａ）ごとに前記ウエハ（８２１）を電気的に分離して前記ＧａＮトランジスタ（２２）が形成された基板（２１）を形成すること、を含み、
　前記ポスト（４０）はソース用ポスト（４１）とドレイン用ポスト（４２）とを含み、隣り合う２つの前記チップ形成領域（８２１Ａ）の一方のソースパッド（３５）上に前記ソース用ポスト（４１）を形成し、他方のドレインパッド（３６）上に前記ドレイン用ポスト（４２）を形成し、
　前記ソース用ポスト（４１）と前記ドレイン用ポスト（４２）とを互いに電気的に接続する接続配線層（５１）を前記樹脂層（８６０）の上面（８６０Ｕ）に形成することを含む、半導体装置（１０）の製造方法。
　［付記Ａ１６］
　前記ＧａＮトランジスタ（２２）は、
　ソース電極（２９）、ドレイン電極（３０）、およびゲート電極（２８）と、
　前記ソース電極（２９）、前記ドレイン電極（３０）、および前記ゲート電極（２８）の各々と電気的に接続された配線層（８３４）と、を含み、
　隣り合う前記チップ形成領域（８２１Ａ）の間に前記溝（８２１Ｂ）を形成することでは、隣り合う２つの前記チップ形成領域（８２１Ａ）の前記配線層（８３４）間の距離よりも小さい幅寸法の前記溝（８２１Ｂ）を形成する
　付記Ａ１５に記載の半導体装置の製造方法。
　［付記Ａ１７］
　前記ポスト（４０）の上面が露出された前記樹脂層（８６０）を前記ウエハ（８２１）上に形成することは、
　前記溝（８２１Ｂ）と、隣り合う前記チップ形成領域（８２１Ａ）の間とに充填されるとともに前記ポスト（４０）を覆うように前記樹脂層（８６０）を形成すること、
　前記樹脂層（８６０）の上面（８６０Ｕ）および前記ポスト（４０）の上面の双方を研削することによって前記樹脂層（８６０）の上面（８６０Ｕ）から前記ポスト（４０）を露出させること、をさらに含む
　付記Ａ１５またはＡ１６に記載の半導体装置の製造方法。
　［付記Ａ１８］
　前記接続配線層（５１）の形成後に、前記接続配線層（５１）によって前記ドレイン用ポスト（４２）と前記ソース用ポスト（４１）とが互いに接続された複数のチップ形成領域（８２１Ａ）を含むように前記樹脂層（８６０）を切断して半導体装置（１０）を個片化することをさらに含む
　付記Ａ１５～Ａ１７のいずれか１つに記載の半導体装置の製造方法。
　［付記Ａ１９］
　支持基板（１１０）と、
　前記支持基板（１１０）上に配置された付記Ａ１～Ａ１０のいずれか１つに記載の半導体装置（１０）と、
　前記支持基板（１１０）上に配置され、前記半導体装置（１０）と電気的に接続された駆動用チップ（１６０）と、を備える、半導体モジュール（１００）。
　［付記Ａ２０］
　前記半導体装置（１０）および前記駆動用チップ（１６０）を封止する第２封止樹脂（１８０）をさらに備える
　付記Ａ１９に記載の半導体モジュール。
　［付記Ａ２１］
　前記支持基板（１１０）上に配置され、前記駆動用チップ（１６０）と電気的に接続された制御用チップ（１７０）をさらに備え、
　前記第２封止樹脂（１８０）は、前記半導体装置（１０）、前記制御用チップ（１７０）、および前記駆動用チップ（１６０）を封止している
　付記Ａ２０に記載の半導体モジュール。
　［付記Ｂ１］
　ウエハ表面（８２１Ｕ）およびウエハ裏面（８２１Ｒ）を有し、前記ウエハ表面（８２１Ｕ）の側にＧａＮトランジスタ（２２）が形成された複数のチップ形成領域（８２１Ａ）を含むウエハ（８２１）を用意すること、
　隣り合う前記チップ形成領域（８２１Ａ）の間に溝（８２１Ｂ）を形成すること、
　前記各ＧａＮトランジスタ（２２）のソースパッド（３５）、ドレインパッド（３６）、およびゲートパッド（３７）上にそれぞれポスト（４０）を形成すること、
　前記溝（８２１Ｂ）に充填され、前記ポスト（４０）の上面が露出された樹脂層（８６０）を前記ウエハ（８２１）上に形成すること、
　前記ウエハ（８２１）を前記ウエハ裏面（８２１Ｒ）から研削して前記溝（８２１Ｂ）内の前記樹脂層（８６０）を露出することによって前記チップ形成領域（８２１Ａ）ごとに前記ウエハ（８２１）を電気的に分離して前記ＧａＮトランジスタ（２２）が形成された基板（２１）を形成すること、を含む、半導体装置の製造方法。
　［付記Ｂ１が解決しようとする課題］
　複数のスイッチング素子を基板に実装する場合、実装機によるスイッチング素子の実装ばらつきを考慮する必要があり、隣り合うスイッチング素子の間の距離を大きく取る必要がある。このため、半導体装置の小型化に改善の余地がある。
　以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
　１０…半導体装置
　２０Ａ～２０Ｆ…ＧａＮユニット
　２１…基板
　２１Ｕ…基板表面
　２１Ｒ…基板裏面
　２２…ＧａＮトランジスタ
　２３…バッファ層
　２４…電子走行層
　２５…電子供給層
　２６…二次元電子ガス
　２７…ゲート層
　２７Ａ…ゲート層本体部
　２７Ｂ…ソース延在部
　２７Ｃ…ドレイン延在部
　２７Ｕ…上面
　２７Ｒ…下面
　２８…ゲート電極
　２９…ソース電極
　２９Ａ…ソースコンタクト部
　２９Ｂ…ソースフィールドプレート部
　２９Ｃ…端部
　３０…ドレイン電極
　３１…第１絶縁膜
　３１Ａ…開口部
　３２…第２絶縁膜
　３２Ａ…第１開口部
　３２Ｂ…第２開口部
　３３…第３絶縁膜
　３４…配線層
　３４Ｓ…ソース配線部
　３４Ｄ…ドレイン配線部
　３４Ｇ…ゲート配線部
　３４Ａ…第４絶縁膜
　３５…ソースパッド
　３６…ドレインパッド
　３７…ゲートパッド
　３８…セル領域
　３８Ａ…アクティブ領域
　３８Ｂ…非アクティブ領域
　３９…第５絶縁膜
　４０…ポスト
　４０Ａ…シード層
　４０Ｂ…めっき層
　４１…ソース用ポスト
　４１Ｕ…上面
　４２…ドレイン用ポスト
　４２Ｕ…上面
　４３…ゲート用ポスト
　４３Ｕ…上面
　５０，５０Ｕ，５０Ｖ，５０Ｗ…外部配線層
　５０Ａ…シード層
　５０Ｂ，５０Ｃ…めっき層
　５１，５１Ｕ，５１Ｖ，５１Ｗ…接続配線層
　５２，５２Ｕ，５２Ｖ，５２Ｗ…ドレイン配線層
　５３，５３Ｕ，５３Ｖ，５３Ｗ…ソース配線層
　５４，５４Ｕ，５４Ｖ，５４Ｗ…第１ゲート配線層
　５５，５５Ｕ，５５Ｖ，５５Ｗ…第２ゲート配線層
　６０…第１封止樹脂
　６０Ｕ…封止表面
　６０Ｒ…封止裏面
　６０ＳＡ～６０ＳＤ…第１～第４封止側面
　６１…配線用封止層
　６２…基板用封止層
　１００…半導体モジュール
　１１０…支持基板
　１１０Ｕ…支持基板表面
　１１０Ｒ…支持基板裏面
　１１０ＳＡ～１１０ＳＤ…第１～第４支持基板側面
　１２１…第１接続配線
　１２１Ａ…ゲート接続配線
　１２１Ｂ…出力接続配線
　１２２…第２接続配線
　１２３…駆動用配線
　１２３Ａ…第１駆動用配線
　１２３Ｂ…第２駆動用配線
　１２４…制御用配線
　１２５…ブート用配線
　１２６…第１端子用配線
　１２７…第２端子用配線
　１３１…駆動用貫通配線
　１３１Ａ…第１駆動用貫通配線
　１３１Ｂ…第２駆動用貫通配線
　１３２…制御用貫通配線
　１３３…ブート用貫通配線
　１３４…第１端子用貫通配線
　１３５…第２端子用貫通配線
　１３６…出力用貫通配線
　１４１，１４２…駆動用端子
　１４３～１４５…出力用端子
　１４６～１４８…ブート用端子
　１５０…制御用端子
　１６０…駆動用チップ
　１７０…制御用チップ
　１８０…第２封止樹脂
　８２１…ウエハ
　８２１Ｕ…ウエハ表面
　８２１Ｒ…ウエハ裏面
　８２１Ａ…チップ形成領域
　８２１Ｂ…溝
　８２３…バッファ層
　８２４…電子走行層
　８２５…電子供給層
　８２７…窒化物半導体層
　８２８…電極層
　８２９…金属層
　８３１…第１絶縁膜
　８３２…第２絶縁膜
　８３３…第３絶縁膜
　８３４…配線層
　８３４Ａ…第４絶縁膜
　８３９…第５絶縁膜
　８４０…フォトレジストマスク
　８４０Ａ…開口部
　８４１…レジストマスク
　８４２…ドライフィルムレジスト
　８４２Ａ…開口部
　８４３…ドライフィルムレジスト
　８４３Ａ，８４３Ｂ…開口部
　８４４…ドライフィルムレジスト
　８４４Ａ…開口部
　８６０…樹脂層
　８６０Ｕ…上面
　８６０Ｒ…裏面
　Ｃ１，Ｃ２…コンデンサ
　ＢＣ…ブートコンデンサ
　ＢＤ…ブートダイオード
　ＣＶ…制御電源
　ＤＶ…駆動電源
　ＧＤ１，ＧＤ２…ドライバ回路
　Ｒ１，Ｒ２…抵抗
　ＳＤ…導電性接合材
　ＨＡ～ＨＦ…寸法
　ＤＡ～ＤＥ…距離
　ＴＡ…隣り合うチップ形成領域の間の距離
　ＴＢ…溝の幅寸法
　ＣＬ…切断線

Claims (18)

  1. 　封止表面と、前記封止表面とは反対側を向く封止裏面とを有する第１封止樹脂と、
    　前記第１封止樹脂内において、前記第１封止樹脂の厚さ方向と直交する第１方向に互いに離隔して複数設けられたＧａＮユニットと、
    を備え、
    　前記ＧａＮユニットは、
    　前記封止表面と同じ側を向く基板表面と、前記封止裏面と同じ側を向く基板裏面とを有する基板と、
    　前記基板表面の側に設けられたＧａＮトランジスタと、
    　前記各ＧａＮトランジスタのソースパッド、ドレインパッド、およびゲートパッド上に設けられ、前記第１封止樹脂から露出するポストと、
    を含み、
    　前記ポストは、
    　前記第１方向に隣り合う２つの前記ＧａＮユニットのうち一方の前記ソースパッド上に形成されたソース用ポストと、
    　前記第１方向に隣り合う２つの前記ＧａＮユニットのうち他方の前記ドレインパッド上に形成されたドレイン用ポストと、
    を含み、
    　前記封止表面上に設けられ、前記ソース用ポストと前記ドレイン用ポストとを互いに電気的に接続する接続配線層を備える
    　半導体装置。
  2. 　複数の前記基板裏面は、前記封止裏面から露出している
    　請求項１に記載の半導体装置。
  3. 　複数の前記基板裏面は、前記封止裏面と面一である
    　請求項２に記載の半導体装置。
  4. 　複数の前記基板裏面および前記封止裏面には、研削痕が形成されている
    　請求項３に記載の半導体装置。
  5. 　前記ソース用ポストの上面、前記ドレイン用ポストの上面、および前記封止表面は、面一である
    　請求項１～３のいずれか一項に記載の半導体装置。
  6. 　前記各ＧａＮユニットは、
    　ドレイン電極、ソース電極、およびゲート電極と、
    　前記基板上に設けられ、前記ドレイン電極、前記ソース電極、および前記ゲート電極と前記ドレインパッド、前記ソースパッド、および前記ゲートパッドとを個別に電気的に接続する配線層と、
    を含み、
    　前記第１封止樹脂は、複数の前記配線層を覆うとともに、前記第１方向に隣り合う２つの前記ＧａＮユニットそれぞれの前記配線層の間に介在するように設けられている
    　請求項１～４のいずれか一項に記載の半導体装置。
  7. 　前記第１封止樹脂は、
    　前記第１方向に隣り合う２つの前記配線層の間に介在する配線用封止層と、
    　前記第１方向に隣り合う２つの前記基板の間に介在する基板用封止層と、
    を含み、
    　前記配線用封止層の前記第１方向の寸法は、前記基板用封止層の前記第１方向の寸法よりも大きい
    　請求項６に記載の半導体装置。
  8. 　前記各ＧａＮユニットの前記ドレインパッド、前記ソースパッド、前記ゲートパッドの各々は、前記第１封止樹脂に覆われている
    　請求項１～７のいずれか一項に記載の半導体装置。
  9. 　複数の前記ＧａＮユニットは、前記第１方向に隣り合う２つの前記ＧａＮユニットによって構成されている
    　請求項１～８のいずれか一項に記載の半導体装置。
  10. 　前記第１封止樹脂の厚さ方向および前記第１方向の双方と直交する方向を第２方向として、
    　複数の前記ＧａＮユニットは、前記第１方向に隣り合う２つの前記ＧａＮユニットの組が、前記第２方向に互いに離隔して３つ配列された６つの前記ＧａＮユニットによって構成されている
    　請求項１～８のいずれか一項に記載の半導体装置。
  11. 　支持基板と、
    　前記支持基板上に配置された請求項１～１０のいずれか一項に記載の半導体装置と、
    　前記支持基板上に配置され、前記半導体装置と電気的に接続された駆動用チップと、
    　前記支持基板上に配置され、前記駆動用チップと電気的に接続された制御用チップと、
    　前記半導体装置、前記制御用チップ、および前記駆動用チップを封止する第２封止樹脂と、
    を備える、半導体モジュール。
  12. 　前記支持基板上に設けられ、前記駆動用チップと前記半導体装置とを電気的に接続する第１接続配線と、
    　前記支持基板上に設けられ、前記制御用チップと前記駆動用チップとを電気的に接続する第２接続配線と、
    を備える
    　請求項１１に記載の半導体モジュール。
  13. 　前記支持基板は、支持基板表面と、前記支持基板表面とは反対側を向く支持基板裏面と、を有し、
    　前記支持基板裏面に設けられた駆動用端子および制御用端子と、
    　前記支持基板表面に設けられ、前記半導体装置と電気的に接続された駆動用配線と、
    　前記支持基板表面に設けられ、前記制御用チップと電気的に接続された制御用配線と、
    　前記支持基板の厚さ方向において前記支持基板を貫通し、前記駆動用端子と前記駆動用配線とを電気的に接続する駆動用貫通配線と、
    　前記支持基板の厚さ方向において前記支持基板を貫通し、前記制御用端子と前記制御用配線とを電気的に接続する制御用貫通配線と、
    を備える
    　請求項１２に記載の半導体モジュール。
  14. 　前記支持基板裏面に設けられたブート用端子と、
    　前記支持基板表面に設けられ、前記駆動用チップと電気的に接続されたブート用配線と、
    　前記支持基板の厚さ方向において前記支持基板を貫通し、前記ブート用端子と前記ブート用配線とを電気的に接続するブート用貫通配線と、
    を備える
    　請求項１３に記載の半導体モジュール。
  15. 　ウエハ表面およびウエハ裏面を有し、前記ウエハ表面の側にＧａＮトランジスタが形成された複数のチップ形成領域を含むウエハを用意すること、
    　隣り合う前記チップ形成領域の間に溝を形成すること、
    　前記各ＧａＮトランジスタのソースパッド、ドレインパッド、およびゲートパッド上にそれぞれポストを形成すること、
    　前記溝に充填され、前記ポストの上面が露出された樹脂層を前記ウエハ上に形成すること、
    　前記ウエハを前記ウエハ裏面から研削して前記溝内の前記樹脂層を露出することによって前記チップ形成領域ごとに前記ウエハを電気的に分離して前記ＧａＮトランジスタが形成された基板を形成すること、
    を含み、
    　前記ポストはソース用ポストとドレイン用ポストとを含み、隣り合う２つの前記チップ形成領域の一方のソースパッド上に前記ソース用ポストを形成し、他方のドレインパッド上に前記ドレイン用ポストを形成し、
    　前記ソース用ポストと前記ドレイン用ポストとを互いに電気的に接続する接続配線層を前記樹脂層の上面に形成することを含む、半導体装置の製造方法。
  16. 　前記ＧａＮトランジスタは、
    　ソース電極、ドレイン電極、およびゲート電極と、
    　前記ソース電極、前記ドレイン電極、および前記ゲート電極の各々と電気的に接続された配線層と、
    を含み、
    　隣り合う前記チップ形成領域の間に前記溝を形成することでは、隣り合う２つの前記チップ形成領域の前記配線層間の距離よりも小さい幅寸法の前記溝を形成する
    　請求項１５に記載の半導体装置の製造方法。
  17. 　前記ポストの上面が露出された前記樹脂層を前記ウエハ上に形成することは、
    　前記溝と、隣り合う前記チップ形成領域の間とに充填されるとともに前記ポストを覆うように前記樹脂層を形成すること、
    　前記樹脂層の上面および前記ポストの上面の双方を研削することによって前記樹脂層の上面から前記ポストを露出させること、
    をさらに含む
    　請求項１５または１６に記載の半導体装置の製造方法。
  18. 　前記接続配線層の形成後に、前記接続配線層によって前記ドレイン用ポストと前記ソース用ポストとが互いに接続された複数のチップ形成領域を含むように前記樹脂層を切断して半導体装置を個片化することをさらに含む
    　請求項１５～１７のいずれか一項に記載の半導体装置の製造方法。
PCT/JP2023/042037 2022-12-14 2023-11-22 半導体装置、半導体モジュール、および半導体装置の製造方法 WO2024127935A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022199267 2022-12-14
JP2022-199267 2022-12-14

Publications (1)

Publication Number Publication Date
WO2024127935A1 true WO2024127935A1 (ja) 2024-06-20

Family

ID=91485640

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2023/042037 WO2024127935A1 (ja) 2022-12-14 2023-11-22 半導体装置、半導体モジュール、および半導体装置の製造方法

Country Status (1)

Country Link
WO (1) WO2024127935A1 (ja)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005228976A (ja) * 2004-02-13 2005-08-25 Toyota Motor Corp 半導体モジュール、半導体装置および負荷駆動装置
JP2012216576A (ja) * 2011-03-31 2012-11-08 Nippon Zeon Co Ltd 半導体装置及びその製造方法
JP2013157407A (ja) * 2012-01-27 2013-08-15 Fujitsu Semiconductor Ltd 化合物半導体装置及びその製造方法
JP2015005681A (ja) * 2013-06-24 2015-01-08 三菱電機株式会社 半導体装置及びその製造方法
JP2018085452A (ja) * 2016-11-24 2018-05-31 株式会社ジェイデバイス 半導体装置及びその製造方法
JP2019096771A (ja) * 2017-11-24 2019-06-20 ルネサスエレクトロニクス株式会社 電子装置および半導体装置
JP2021520652A (ja) * 2018-05-18 2021-08-19 ロジャーズ ジャーマニー ゲーエムベーハーＲｏｇｅｒｓ Ｇｅｒｍａｎｙ ＧｍｂＨ 電子モジュールとその製造方法
JP2022179747A (ja) * 2017-04-24 2022-12-02 ローム株式会社 半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005228976A (ja) * 2004-02-13 2005-08-25 Toyota Motor Corp 半導体モジュール、半導体装置および負荷駆動装置
JP2012216576A (ja) * 2011-03-31 2012-11-08 Nippon Zeon Co Ltd 半導体装置及びその製造方法
JP2013157407A (ja) * 2012-01-27 2013-08-15 Fujitsu Semiconductor Ltd 化合物半導体装置及びその製造方法
JP2015005681A (ja) * 2013-06-24 2015-01-08 三菱電機株式会社 半導体装置及びその製造方法
JP2018085452A (ja) * 2016-11-24 2018-05-31 株式会社ジェイデバイス 半導体装置及びその製造方法
JP2022179747A (ja) * 2017-04-24 2022-12-02 ローム株式会社 半導体装置
JP2019096771A (ja) * 2017-11-24 2019-06-20 ルネサスエレクトロニクス株式会社 電子装置および半導体装置
JP2021520652A (ja) * 2018-05-18 2021-08-19 ロジャーズ ジャーマニー ゲーエムベーハーＲｏｇｅｒｓ Ｇｅｒｍａｎｙ ＧｍｂＨ 電子モジュールとその製造方法

Similar Documents

Publication Publication Date Title
US7550821B2 (en) Nitride semiconductor device
US7838907B2 (en) Semiconductor device and power conversion device using the same
EP2293335B1 (en) Semiconductor device including a field effect transistor
JP6096109B2 (ja) アイランドトポロジを用いる高密度窒化ガリウム装置
JP5789967B2 (ja) 半導体装置及びその製造方法、電源装置
US11881479B2 (en) Nitride semiconductor device
WO2014097524A1 (ja) 半導体装置
US20220262710A1 (en) Semiconductor device and method of manufacturing the same
US11749622B2 (en) Field effect transistor and semiconductor device
CN112185959B (zh) 一种与GaN HEMT电力电子器件单片集成的CMOS反相器及制备方法
JP2007266435A (ja) 半導体装置および半導体パッケージ
WO2024127935A1 (ja) 半導体装置、半導体モジュール、および半導体装置の製造方法
JP2021052025A (ja) 半導体装置、半導体装置の製造方法及び電子装置
JP2022179981A (ja) 半導体装置及び半導体装置の製造方法
JP2020194919A (ja) 半導体装置
CN220121840U (zh) 一种半导体器件、Cascode器件及驱动合封功率器件
CN112802802B (zh) 基于su-8光阻胶的半导体功率器件及其制备方法和包括其的功率模块
JP7332130B2 (ja) 半導体デバイスの製造方法、半導体装置の製造方法、半導体デバイス、及び半導体装置
US20230245951A1 (en) Semiconductor device
JP7180842B2 (ja) 半導体装置
CN114695527A (zh) 一种半导体器件及其制备方法
JP2023089810A (ja) 半導体装置、半導体装置の製造方法及び電子装置
CN116344576A (zh) 半导体装置
CN115863420A (zh) 一种半导体器件及其制备方法
CN114695535A (zh) 一种半导体器件及其制备方法