CN114695527A - 一种半导体器件及其制备方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制备方法，该半导体器件包括有源区，还包括：衬底；电极结构，位于衬底一侧且位于有源区，电极结构包括多个漏极；介质层，位于电极结构远离衬底的一侧，介质层覆盖电极结构；多个漏极键合盘，漏极键合盘在衬底所在平面的垂直投影与漏极在衬底所在平面上垂直投影交叠，且每个漏极键合盘还至少包括位于介质层远离衬底一侧的部分，漏极键合盘与漏极电连接。本发明提供的解决方案，将至少部分漏极键合盘设置于有源区，可大大减小无源区的面积，从而减小半导体器件的整体面积，提高半导体器件的集成度，进而大大降低芯片的成本。

Description

一种半导体器件及其制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
半导体材料氮化镓(GaN)由于具有禁带宽度大、电子迁移率高、击穿场强高、导热性能好等特点，且具有很强的自发和压电极化效应，相较于第一代半导体材料和第二代半导体材料更适合于制造高频、高压和耐高温的大功率电子器件，尤其是在射频和电源领域优势明显。
GaN可用于制造高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)。GaN HEMT射频或功率器件，其漏极键合盘是置于工作区外，占用大量芯片面积，而真正工作的有源区只占芯片总面积的约50％或者更少。对于以SiC为衬底的射频器件，其芯片的成本占最终产品的比例非常高。因此，如何减小芯片的面积，进而降低芯片的成本，是目前亟待解决的问题。
发明内容
本发明实施例提供了一种半导体器件及其制备方法，将至少部分漏极键合盘设置于有源区，可大大减小无源区的面积，从而减小半导体器件的整体面积，提高半导体器件的集成度，进而大大降低芯片的成本。
第一方面，本发明实施例提供了一种半导体器件，包括有源区；
所述半导体器件还包括：
衬底；
电极结构，位于所述衬底一侧且位于所述有源区，所述电极结构包括多个漏极；
介质层，位于所述电极结构远离所述衬底的一侧，所述介质层覆盖所述电极结构；
多个漏极键合盘，所述漏极键合盘在所述衬底所在平面的垂直投影与所述漏极在所述衬底所在平面上垂直投影交叠，且每个所述漏极键合盘还至少包括位于所述介质层远离所述衬底一侧的部分，所述漏极键合盘与所述漏极电连接。
可选的，所述漏极包括相互连接的第一漏极分部和第二漏极分部；
所述漏极键合盘在所述衬底所在平面的垂直投影与所述第一漏极分部在所述衬底所在平面上垂直投影交叠。
可选的，所述第一漏极分部中设置有多个凹槽；
在垂直所述衬底的方向上，所述凹槽贯穿所述第一漏极分部或者所述凹槽的底部位于所述第一漏极分部中；
所述介质层填充所述凹槽。
可选的，所述凹槽的形状包括条形、点阵或者十字形。
可选的，所述漏极键合盘位于所述介质层远离所述衬底的一侧。
可选的，在垂直所述衬底的方向上，所述漏极键合盘包括相互连接的第一分部和第二分部；
所述第二分部嵌入所述介质层，所述第一分部位于所述介质层远离所述衬底的一侧。
可选的，所述第二分部与所述漏极直接接触电连接。
可选的，所述第二漏极分部包括第一子分部和第二子分部，所述第一子分部和所述第二子分部分别位于所述第一漏极分部的两侧；
沿第一方向，所述第一子分部的延伸长度为L1，所述第二子分部的延伸长度为L2，其中，-5％≤(L1-L2)/L1≤100％；所述第一方向与所述第一子分部指向所述第二子分部的方向平行。
可选的，多个所述漏极键合盘位于所述有源区的同一侧。
可选的，所述电极结构包括多个栅极和多个源极；
所述半导体器件还包括多个栅极键合盘，每个所述栅极键合盘至少部分位于所述有源区且与所述源极或者在所述衬底所在平面上的垂直投影部分重合，且每个所述栅极键合盘还至少包括位于所述介质层远离所述衬底一侧的部分，所述栅极键合盘与所述栅极电连接。
第二方面，本发明实施例还提供了一种半导体器件的制备方法，用于制备上述半导体器件，所述半导体器件包括有源区，所述半导体器件的制备方法包括：
提供衬底；
在所述衬底一侧且在所述有源区制备电极结构，所述电极结构包括多个漏极；
在所述电极结构远离所述衬底的一侧制备介质层，所述介质层覆盖所述电极结构；
至少在所述介质层远离所述衬底的一侧制备多个漏极键合盘，所述漏极键合盘在所述衬底所在平面的垂直投影与所述漏极在所述衬底所在平面上垂直投影交叠，且所述漏极键合盘与所述漏极电连接。
本发明实施例提供的半导体器件及其制备方法，通过设置与漏极电连接的多个漏极键合盘，并设置漏极键合盘在衬底所在平面的垂直投影与漏极在衬底所在平面上垂直投影交叠，每个漏极键合盘至少包括位于介质层远离衬底一侧的部分，可以实现将至少部分漏极键合盘设置于有源区，大大减小无源区的面积，从而减小半导体器件的整体面积，提高半导体器件的集成度，在降低芯片的成本的同时还有利于实现半导体器件的小型化设计。
附图说明
图1是现有技术中一种半导体器件的结构示意图；
图2是本发明实施例提供的一种半导体器件的结构示意图；
图3是图2提供的半导体器件沿剖面线A-A’的剖面结构示意图；
图4是图2提供的半导体器件沿剖面线B-B’的剖面结构示意图；
图5是图2提供的半导体器件沿剖面线B-B’的另一种剖面结构示意图；
图6是图2提供的半导体器件沿剖面线A-A’的另一种剖面结构示意图；
图7是本发明实施例提供的另一种半导体器件的结构示意图；
图8是图2提供的半导体器件沿剖面线C-C’的剖面结构示意图；
图9是本发明实施例提供的一种半导体器件的制备方法的流程图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
图1是现有技术中一种半导体器件的结构示意图，如图1所示，在衬底11上设置有有源区a和无源区b，有源区a内设置有源极、栅极和漏极(图中未示出)，无源区b内设置有栅极键合盘12和漏极键合盘13，栅极键合盘12和漏极键合盘13占用了大量面积，相对的增大了整个芯片的面积，不利于半导体器件的小型化设计，也不利于降低芯片的制造成本。
基于上述技术问题，本发明实施例提供一种半导体器件，包括：衬底，衬底包括有源区；电极结构，位于衬底一侧且位于有源区，电极结构包括多个漏极；介质层，位于电极结构远离衬底的一侧，介质层覆盖电极结构；多个漏极键合盘，每个漏极键合盘至少部分位于有源区，且每个漏极键合盘还至少包括位于介质层远离衬底一侧的部分，漏极键合盘与漏极电连接。采用上述技术方案，可以实现将至少部分漏极键合盘设置于有源区，大大减小无源区的面积，从而减小半导体器件的整体面积，提高半导体器件的集成度，在降低芯片的成本的同时还有利于实现半导体器件的小型化设计。
以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。
图2是本发明实施例提供的一种半导体器件的结构示意图，图3是图2提供的半导体器件沿剖面线A-A’的剖面结构示意图。参考图2和图3所示，该半导体器件20包括有源区aa；
该半导体器件20还包括：
衬底21；
电极结构22，位于衬底21一侧且位于有源区aa，电极结构22包括多个漏极223；
介质层23，位于电极结构22远离衬底21的一侧，介质层23覆盖电极结构22；
多个漏极键合盘27，漏极键合盘27在衬底21所在平面的垂直投影与漏极223在衬底21所在平面上垂直投影交叠，且每个漏极键合盘27还至少包括位于介质层23远离衬底21一侧的部分，漏极键合盘27与漏极223电连接。
具体的，衬底21的材料可由硅、蓝宝石、碳化硅、砷化镓、氮化镓、金刚石等中的其中一种材料或多种材料形成，还可以是其他适合生长氮化镓的材料。介质层23的材质可以为氮化硅SiN、氧化硅SiO等介质材料，起绝缘隔离电极结构22与漏极键合盘27的作用。
如图2和图3所示，该半导体器件20可以分为有源区aa和围绕有源区aa的无源区bb，有源区aa可以理解为其下方存在二维电子气、电子或空穴的区域，其工作状态与特性受外部电路影响，是半导体器件的活性工作区域；无源区bb可以理解为参与器件工作，但工作状态不受外部电路影响的区域。包括多个漏极223的电极结构22位于衬底21一侧且位于有源区aa内，并采用介质层23覆盖电极结构22远离衬底21的一侧。对比图1和图2可以看出，与现有技术中将整个漏极键合盘13设置于有源区a的外围相比，本发明实施例提供的半导体器件20，采用“化整为零”的发明构思，将现有技术中整个大面积的漏极键合盘13分化出本发明实施例中的多个具有小面积漏极键合盘27，多个小面积的漏极键合盘27用于与多个漏极223电连接，漏极键合盘27的设置方式灵活且可以降低漏极键合盘27的整体面积；进一步通过设置漏极键合盘27在衬底21所在平面的垂直投影与漏极223在衬底21所在平面上垂直投影交叠，而且每个漏极键合盘27至少部分结构设置于介质层23远离衬底21的一侧，可以大大减小漏极键合盘27在无源区bb的面积，从而减小半导体器件的整体面积，提高半导体器件的集成度，在降低芯片的成本的同时还有利于实现半导体器件的小型化设计。
本发明实施例中，把占用很大芯片面积的漏极键合盘27化整为多个小面积的漏极键合盘27，并将多个漏极键合盘27设置于有源区aa，设置方式变得灵活方便，而且可以将芯片总面积减少30％以上，在几乎不增加晶圆制造成本的情况下，每个晶圆能产出多于1.5倍的芯片；同时，由于漏极223的引线极大缩短，伴生的杂散电感、电容及导线延迟将大大降低，因而器件的高频特性和性能也得到提升。本发明实施例提供的技术方案，既可以用于射频器件，也可以用于功率器件。
可选的，本发明实施例提供的半导体器件20还可以包括位于漏极键合盘27远离衬底21一侧的绝缘层(图中未示出)，绝缘层中形成有开孔，漏极键合线通过开孔与漏极键合盘27电连接。
可选的，继续参考图3所示，漏极223可以包括相互连接的第一漏极分部2231和第二漏极分部2232；漏极键合盘27在衬底21所在平面的垂直投影与第一漏极分部2231在衬底21所在平面上垂直投影交叠。
本发明实施例创造性地设置漏极键合盘27位于漏极223上方，例如位于第一漏极分部2231的上方，提供一种漏极键合盘27在有源区aa内的设置方式，保证将漏极键合盘27至少部分设置于有源区aa内的方案可行，保证可以减小漏极键合盘27在无源区bb的面积，从而减小半导体器件的整体面积，提高半导体器件的集成度，在降低芯片的成本的同时还有利于实现半导体器件的小型化设计。
图4是图2提供的半导体器件沿剖面线B-B’的剖面结构示意图。可选的，参考图4所示，第一漏极分部2232可以为连续结构。
图5是图2提供的半导体器件沿剖面线B-B’的另一种剖面结构示意图。可选的，参考图5所示，第一漏极分部2231中可以设置有多个凹槽(图5中示例性的表示出四个凹槽P1、P2、P3、P4、P5)；在垂直衬底21的方向上，凹槽21贯穿第一漏极分部2231或者凹槽的底部位于第一漏极分部2231中；介质层23填充凹槽(P1、P2、P3、P4、P5)。在第一漏极分部2231中设置多个凹槽(P1、P2、P3、P4、P5)，并将介质层23填充入凹槽(P1、P2、P3、P4、P5)中，可以提高漏极键合盘27下方材料叠层的刚性，进而可以避免在引线键合工艺施加的机械应力下，下方金属发生形变而造成的介质材料破损的问题。
可选的，凹槽(P1、P2、P3、P4、P5)的形状可以包括条形，点阵，或十字形。本发明实施例对凹槽的形状不做限定，只要保证凹槽的形状不影响漏极223中电流正常流动即可。示例性的，凹槽(P1、P2、P3、P4、P5)的形状可以设置与漏极223中的电流方向一致，在提高材料叠层刚性的同时，更加有利于漏极223中漏极信号的传输。
在上述实施例的基础上，每个漏极键合盘至少包括位于介质层远离衬底一侧的部分，可以理解为每个漏极键合盘全部位于介质层远离衬底一侧，也可以理解为漏极键合盘包括位于介质层远离衬底的一侧的部分，还包括位于介质层中的部分，下面对上述两种情况进行详细说明。
首先对每个漏极键合盘全部位于介质层远离衬底的一侧为例进行说明。
可选的，参考图3所示，漏极键合盘27可以位于介质层23远离衬底21的一侧。如图3所示，漏极键合盘27可以完全位于介质层23远离衬底21的一侧，即漏极键合盘27的结构全部位于介质层23的上方，如此位于介质层23上方的漏极键合盘27与位于介质层23下方的电极结构22之间通过介质层23间隔起来，漏极键合盘27设置方式简单。
接下来对漏极键合盘包括位于介质层远离衬底的一侧的部分，还包括位于介质层中的部分的情况进行详细说明。
图6是图2提供的半导体器件沿剖面线A-A’的另一种剖面结构示意图。可选的，参考图6所示，在垂直衬底21的方向上，漏极键合盘27可以包括相互连接的第一分部271和第二分部272；第二分部272嵌入介质层23，第一分部271位于介质层23远离衬底21的一侧。将漏极键合盘27的第二分部272嵌入介质层23中，可以增加漏极键合盘27与介质层23的粘附性，提高漏极键合盘27的机械稳定性，从而使得半导体器件20的结构更加稳固。需要说明的是，漏极键合盘27虽可以分为第一分部271和第二分部272，但第一分部271和第二分部272是相互连接，在制备工艺上是一次成型的。
可选的，继续参考图6所示，第二分部272与漏极223直接接触电连接。设置漏极键合盘27的第二分部272与漏极223之间填充有介质层23，也可以设置漏极键合盘27的第二分部272与漏极223直接接触，优选的，将漏极键合盘27的第二分部272与漏极223直接接触，可以降低漏极的电阻，同时也极大缩短了该漏极电流的输出路径长度，减小相应的寄生电感。
图7是本发明实施例提供的另一种半导体器件的结构示意图，可选的，参考图7所示，第二漏极分部2232可以包括第一子分部22321和第二子分部22322，第一子分部22321和第二子分部22322分别位于第一漏极分部2231的两侧；沿第一方向，第一子分部22321的延伸长度为L1，第二子分部22322的延伸长度为L2，其中，-5％≤(L1-L2)/L1≤100％；第一方向与第一子分部22321指向第二子分部22322的方向平行。
如图7所示，本发明实施例还可以将漏极键合盘27设置在漏极223上方的中部位置左右，进而漏极223的第一漏极分部2231分部在漏极223的中部左右，将第二漏极分部2232分为第一分部22321和第二分部22322，具体可以限定第一子分部22321的延伸长度为L1，第二子分部22322的延伸长度为L2，其中，-5％≤(L1-L2)/L1≤100％，如此，漏极223两侧的栅极221就可以通过漏极键合盘27散热降温，即有利于降低栅极221中部的结温峰值。示例性的，可以设置第二分部22322的延伸长度L2为0，即(L1-L2)/L1＝100％，如此漏极键合盘27延伸至无源区bb，还可以设置第一分部22321的延伸长度L1与第二分部22322的延伸长度L2相等，且与第一漏极分部2231的长度相等，即(L1-L2)/L1＝0，如此，第一漏极分部2231基本位于漏极223的中间位置，更有利于降低栅极221中部的结温峰值。
可选的，继续参考图2所示，多个漏极键合盘27可以位于有源区aa的同一侧。多个漏极键合盘27可以位于有源区aa的同一侧，也可以位于有源区aa的两侧，优选的，本发明实施例将多个漏极键合盘27设置在有源区aa的同一侧，如此，使得漏极键合盘27的设置有利于应用电路布局。
可选的，继续参考图2所示，半导体器件20还可以包括漏极键合盘连接部273，漏极键合盘连接部273分别与多个漏极223以及多个漏极键合盘27电连接。漏极键合盘连接部273可以位于无源区bb内，用于实现多个漏极键合盘27和多个漏极223之间的电连接。本发明实施例提供的技术方案，将至少部分漏极键合盘27设置于有源区aa，并通过位于无源区bb的漏极键合盘连接部273实现多个漏极键合盘27和多个漏极223之间的电连接，可以大大减小无源区bb的面积，从而减小半导体器件的整体面积，提高半导体器件的集成度，在降低芯片的成本的同时还有利于实现半导体器件的小型化设计。
图8是图2提供的半导体器件沿剖面线C-C’的剖面结构示意图。可选的，参考图2和图8所示，电极结构22可以包括多个栅极221和多个源极222；半导体器件20还可以包括多个栅极键合盘24，每个栅极键合盘24至少部分位于有源区aa且与源极222或漏极223在衬底21所在平面上的垂直投影部分重合，且每个栅极键合盘24还至少包括位于介质层23远离衬底21一侧的部分，栅极键合盘24与栅极221通过栅极键合盘连接部243电连接。
对比图1和图2可以看出，与现有技术中将整个栅极键合盘12设置于有源区a的外围相比，本发明实施例提供的半导体器件20，采用“化整为零”的发明构思，将现有技术中整个大面积的栅极键合盘12分化出具有本发明实施例中的多个具有小面积栅极键合盘24，多个小面积的栅极键合盘24用于与多个漏栅极221电连接，栅极键合盘24的设置方式灵活且可以降低栅极键合盘24的整体面积；进一步通过将每个栅极键合盘24的至少部分结构设置于有源区aa内且与源极222或漏极223在衬底21所在平面上的垂直投影部分重合，而且每个栅极键合盘24至少部分结构设置于介质层23远离衬底21的一侧，可以大大减小栅极键合盘24在无源区bb的面积，从而减小半导体器件的整体面积，提高半导体器件的集成度，在降低芯片的成本的同时还有利于实现半导体器件的小型化设计。
综上所示，本发明实施例提供的半导体器件，通过将包含多个漏极和多个栅极的电极结构设置于衬底的一侧，将覆盖电极结构的介质层设置于电极结构远离衬底的一侧，设置了与漏极电连接的多个漏极键合盘，并设置漏极键合盘在衬底所在平面的垂直投影与漏极在衬底所在平面上垂直投影交叠，每个漏极键合盘至少包括位于介质层远离衬底一侧的部分，还设置了与栅极电连接的多个栅极键合盘，并设置每个栅极键合盘的至少部分位于有源区且与源极或漏极在衬底所在平面上的垂直投影部分重合，每个栅极键合盘至少包括位于介质层远离衬底一侧的部分，可以实现将至少部分栅极键合盘和至少部分漏极键合盘设置于有源区，大大减小无源区的面积，从而减小半导体器件的整体面积，提高半导体器件的集成度，在降低芯片的成本的同时还有利于实现半导体器件的小型化设计；同时，在漏极键合盘正下方的漏极的第一分部中设置多个凹槽并将介质层填充入凹槽中，可以提高漏极键合盘下方材料叠层的刚性，进而可以避免在引线键合工艺施加的机械应力下，下方金属发生形变而造成的介质材料破损的问题；另外，将漏极键合盘的第二分部嵌入介质层中，可以增加漏极键合盘与介质层的粘附性，提高漏极键合盘的机械稳定性，从而使得半导体器件的结构更加稳固；而且，还可以将漏极键合盘设置在漏极上方的中部位置左右，进而漏极两侧的栅极就可以通过漏极键合盘散热降温，即有利于降低栅极中部的结温峰值。
基于同一构思，本发明实施例还提供了一种半导体器件的制备方法，用于制备上述任一实施例所述的半导体器件，该半导体器件包括有源区，图9是本发明实施例提供的一种半导体器件的制备方法的流程图。如图9所示，该半导体器件的制备方法包括：
S110、提供衬底。
示例性的，衬底的材料可以为Si、SiC、氮化镓或者蓝宝石，还可以是其他适合生长氮化镓的材料。
S120、在衬底一侧且在有源区制备电极结构，电极结构包括多个漏极。
S130、在电极结构远离衬底的一侧制备介质层，介质层覆盖电极结构。
S140、至少在介质层远离衬底的一侧制备多个漏极键合盘，漏极键合盘在衬底所在平面的垂直投影与漏极在衬底所在平面上垂直投影交叠，且漏极键合盘与漏极电连接。
本发明实施例提供的半导体器件的制备方法，通过在衬底的一侧制备包含多个漏极的电极结构，再在电极结构远离衬底的一侧制备覆盖电极结构的介质层，并至少在介质层远离衬底的一侧制备多个与漏极电连接的具有小面积的漏极键合盘，且设置漏极键合盘在衬底所在平面的垂直投影与漏极在衬底所在平面上垂直投影交叠，使得漏极键合盘的设置方式灵活方便，而且大大减小无源区的面积，从而减小半导体器件的整体面积，提高半导体器件的集成度，在降低芯片的成本的同时还有利于实现半导体器件的小型化设计。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (11)

1.一种半导体器件，其特征在于，包括有源区；
所述半导体器件还包括：衬底；
电极结构，位于所述衬底一侧且位于所述有源区，所述电极结构包括多个漏极；
介质层，位于所述电极结构远离所述衬底的一侧，所述介质层覆盖所述电极结构；
多个漏极键合盘，所述漏极键合盘在所述衬底所在平面的垂直投影与所述漏极在所述衬底所在平面上垂直投影交叠，且每个所述漏极键合盘还至少包括位于所述介质层远离所述衬底一侧的部分，所述漏极键合盘与所述漏极电连接。
2.根据权利要求1所述的半导体器件，其特征在于，所述漏极包括相互连接的第一漏极分部和第二漏极分部；
所述漏极键合盘在所述衬底所在平面的垂直投影与所述第一漏极分部在所述衬底所在平面上垂直投影交叠。
3.根据权利要求2所述的半导体器件，其特征在于，所述第一漏极分部中设置有多个凹槽；
在垂直所述衬底的方向上，所述凹槽贯穿所述第一漏极分部或者所述凹槽的底部位于所述第一漏极分部中；
所述介质层填充所述凹槽。
4.根据权利要求3所述的半导体器件，其特征在于，所述凹槽的形状包括条形、点阵或者十字形。
5.根据权利要求1-4任一项所述的半导体器件，其特征在于，所述漏极键合盘位于所述介质层远离所述衬底的一侧。
6.根据权利要求1-4任一项所述的半导体器件，其特征在于，在垂直所述衬底的方向上，所述漏极键合盘包括相互连接的第一分部和第二分部；
所述第二分部嵌入所述介质层，所述第一分部位于所述介质层远离所述衬底的一侧。
7.根据权利要求6所述的半导体器件，其特征在于，所述第二分部与所述漏极直接接触电连接。
8.根据权利要求2所述的半导体器件，其特征在于，所述第二漏极分部包括第一子分部和第二子分部，所述第一子分部和所述第二子分部分别位于所述第一漏极分部的两侧；
沿第一方向，所述第一子分部的延伸长度为L1，所述第二子分部的延伸长度为L2，其中，-5％≤(L1-L2)/L1≤100％；所述第一方向与所述第一子分部指向所述第二子分部的方向平行。
9.根据权利要求1所述的半导体器件，其特征在于，多个所述漏极键合盘位于所述有源区的同一侧。
10.根据权利要求1所述的半导体器件，其特征在于，所述电极结构还包括多个栅极和多个源极；
所述半导体器件还包括多个栅极键合盘，每个所述栅极键合盘至少部分位于所述有源区且与所述源极或者所述漏极在所述衬底所在平面上的垂直投影部分重合，且每个所述栅极键合盘还至少包括位于所述介质层远离所述衬底一侧的部分，所述栅极键合盘与所述栅极电连接。
11.一种半导体器件的制备方法，用于制备权利要求1-10任一项所述的半导体器件，所述半导体器件包括有源区，其特征在于，所述半导体器件的制备方法包括：
提供衬底；
在所述衬底一侧且在所述有源区制备电极结构，所述电极结构包括多个漏极；
在所述电极结构远离所述衬底的一侧制备介质层，所述介质层覆盖所述电极结构；
至少在所述介质层远离所述衬底的一侧制备多个漏极键合盘，所述漏极键合盘在所述衬底所在平面的垂直投影与所述漏极在所述衬底所在平面上垂直投影交叠，且所述漏极键合盘与所述漏极电连接。
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