WO2024047891A1 - デジタル移相器 - Google Patents

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WO2024047891A1
WO2024047891A1 PCT/JP2023/003963 JP2023003963W WO2024047891A1 WO 2024047891 A1 WO2024047891 A1 WO 2024047891A1 JP 2023003963 W JP2023003963 W JP 2023003963W WO 2024047891 A1 WO2024047891 A1 WO 2024047891A1
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WO
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digital phase
line
phase shift
ground conductor
shift circuit
Prior art date
Application number
PCT/JP2023/003963
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English (en)
French (fr)
Inventor
雄介 上道
Original Assignee
株式会社フジクラ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社フジクラ filed Critical 株式会社フジクラ
Priority to EP23741578.1A priority Critical patent/EP4354650A1/en
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/18—Phase-shifters
    • H01P1/184—Strip line phase-shifters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components

Definitions

  • the present invention relates to a digital phase shifter.
  • This application claims priority based on Japanese Patent Application No. 2022-136616 filed in Japan on August 30, 2022, the contents of which are incorporated herein.
  • the following non-patent document 1 discloses a digitally controlled phase shift circuit (digital phase shift circuit) that targets microwaves, quasi-millimeter waves, or millimeter waves.
  • this digital phase shift circuit consists of a signal line, a pair of inner lines provided on both sides of the signal line, and a pair of inner lines provided on both sides of the signal line.
  • a pair of outer lines each provided on the outside of the track, a first ground bar connected to one end of each of the pair of inner lines and the pair of outer lines, and a first ground bar connected to each other end of the pair of outer lines.
  • a second ground bar, a pair of NMOS switches, etc. each provided between the other ends of the pair of inner lines and the second ground bar are provided.
  • Such a digital phase shift circuit operates by switching the return current flowing to a pair of inner lines or a pair of outer lines due to the transmission of a signal wave in a signal line according to the opening/closing of a pair of NMOS switches. Switch the mode between low delay mode and high delay mode. That is, the digital phase shift circuit operates in a low delay mode when a return current flows through a pair of inner lines, and operates in a high delay mode when a return current flows through a pair of outer lines.
  • the above-mentioned digital phase shift circuit is applied to a base station of a 5G communication network using, for example, a phased array antenna, and in reality, a large number of them are cascade-connected and mounted on a semiconductor substrate. That is, the above digital phase shift circuit is a unit in the configuration of an actual phase shifter, and several dozen circuits are connected in cascade to constitute a digital phase shifter that exhibits a desired function.
  • inductance which is one of the circuit constants
  • inductance value it is desirable to make the value (inductance value) in high delay mode sufficiently larger than the inductance value in low delay mode.
  • increasing the inductance value increases the size.
  • the present invention has been made in view of the above-mentioned circumstances, and an object of the present invention is to provide a digital phase shifter that can increase the inductance value in high delay mode compared to the conventional one.
  • a digital phase shifter includes a first row, which extends parallel to the first row, and is viewed from a direction perpendicular to the direction in which the first row extends. a second row arranged to overlap with the first row; and a connecting portion electrically connecting one end of the first row and one end of the second row;
  • Each of the two rows includes a signal line, a pair of inner lines provided on both sides of the signal line, an outer line provided outside one of the pair of inner lines or outside the other of the pair of inner lines, and the above.
  • a plurality of digital phase shift circuits each having at least a pair of electronic switches provided between the two are connected in cascade, and for the digital phase shift circuits that are adjacent to each other in the first row, the first ground conductor that is adjacent to each other and the second ground conductor are spaced apart from each other, and for the digital phase shift circuits that are adjacent to each other in the first column, the outer line has a positional relationship opposite to the signal line, and in the second column
  • the outer line are opposite in position to the signal line, and the plurality of outer lines included in the first column and the plurality of outer lines included in the second column
  • a second aspect of the present invention is that in the first aspect, the inner line and the outer line are formed in the same conductive layer.
  • a digital phase shifter includes a digital phase shifter in which a plurality of digital phase shift circuits and a plurality of modified digital phase shift circuits are alternately connected in cascade.
  • the digital phase shift circuit includes a signal line, a pair of inner lines provided on both sides of the signal line, a pair of outer lines provided on the outside of the inner line, the inner line and the outer line.
  • the modified digital phase shift circuit includes at least a pair of electronic switches provided, and the modified digital phase shift circuit includes a signal line, a pair of inner lines provided on both sides of the signal line, and one end of which is connected to one end of the inner line. a pair of loop grounding conductors each having a U-shaped shape protruding toward the outside of the line; and a pair of electronic switches each provided between each other end of the inner line and each other end of the loop grounding conductor. At least be prepared.
  • a fourth aspect of the present invention is that in the third aspect, one of the pair of outer lines is deleted in each of the plurality of digital phase shift circuits, and each of the plurality of modified digital phase shift circuits is In , one of the pair of loop ground conductors is deleted.
  • FIG. 1 is a front view showing the configuration of a digital phase shifter according to a first embodiment of the present invention.
  • FIG. 2 is a conceptual diagram showing the functional configuration of a basic digital phase shift circuit in an embodiment of the present invention.
  • 3 is a graph showing phase shift characteristics of the digital phase shifter according to the first embodiment of the present invention.
  • FIG. 3 is a front view showing the configuration of a digital phase shifter according to a second embodiment of the present invention.
  • FIG. 7 is a front view showing the configuration of a digital phase shifter according to a third embodiment of the present invention. It is a front view which shows the structure of the digital phase shifter based on 4th Embodiment of this invention.
  • the digital phase shifter A1 is a high-frequency circuit that receives high-frequency signals such as microwaves, quasi-millimeter waves, or millimeter waves as input, and outputs to the outside a plurality of high-frequency signals whose phases are shifted by a predetermined phase shift amount. It is.
  • this digital phase shifter A1 is formed by cascading n (plural) digital phase shift circuits B 1 to B n . That is, in this digital phase shifter A1, a first digital phase shift circuit B 1 , a second digital phase shift circuit B 2 , (omitted), and an n-th digital phase shift circuit B n are linearly connected in cascade. It becomes.
  • Such a digital phase shifter A1 outputs a high frequency signal to the outside from the first digital phase shift circuit B1 or the n-th digital phase shift circuit Bn .
  • the first to n-th digital phase shift circuits B 1 to B n are unit units forming the digital phase shifter A1, and are adjacent to each other by being connected in cascade in a straight line.
  • the first to n-th digital phase shift circuits B 1 to B n have substantially the same functions as the digitally controlled phase shift circuit disclosed in Non-Patent Document 1.
  • the first to nth digital phase shift circuits B 1 to B n include a signal line 1, a pair of inner lines 2a, 2b, a pair of outer lines 3a, 3b, It includes a pair of ground conductors 4a and 4b, a capacitor 5, seven connection conductors 6a to 6g, four electronic switches 7a to 7d, and a switch control section 8.
  • the first to n-th digital phase shift circuits B 1 to B n will be collectively referred to as basic digital phase shift circuit B.
  • the side where the signal line 1 is provided in the opposing direction of the signal line 1 and the pair of ground conductors 4a, 4b is called the upper side of the basic digital phase shift circuit B, and the side where the pair of ground conductors 4a, 4b are provided in the opposing direction.
  • the side where it is provided is sometimes referred to as the lower side of the basic digital phase shift circuit B.
  • the signal line 1 is a linear strip-shaped conductor extending in a predetermined direction as shown in FIG. That is, the signal line 1 is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length.
  • Such a signal line 1 has a structure from the front side (the side where the second ground conductor 4b is provided in the extending direction of the signal line 1) to the back side (the side where the second ground conductor 4b is provided in the extending direction of the signal line 1). 4a), that is, from the front end (input end) to the back end (output end).
  • This signal current is a high frequency signal having a microwave, quasi-millimeter wave, or millimeter wave wavelength range as described above.
  • Such a signal line 1 electrically has an inductance L1 as a distributed circuit constant.
  • This inductance L1 is a parasitic inductance whose size depends on the shape of the signal line 1, such as the length of the signal line 1.
  • this signal line 1 also has an electrical capacitance C1 as a distributed circuit constant.
  • This capacitance C1 is a parasitic capacitance between the signal line and the inner line, between the signal line and the outer line, or between the silicon substrates.
  • the pair of inner lines 2a and 2b are linear strip-shaped conductors provided on both sides of the signal line 1.
  • the first inner line 2a is arranged at a distance on one side of the signal line 1 (on the right side in FIG. 2), and has a length having a constant width, a constant thickness, and a predetermined length. It is a plate-shaped conductor. That is, the first inner line 2a is provided parallel to the signal line 1 at a predetermined distance, and extends in the same direction as the signal line 1.
  • the second inner line 2b is spaced apart from the signal line 1 on the other side (the left side in FIG. 2), and is shaped like a long plate having a constant width, a constant thickness, and a predetermined length like the first inner line 2a. It is a conductor.
  • the second inner line 2b is provided parallel to the signal line 1 at a distance similar to that of the first inner line 2a, and is parallel to the signal line 1 at a distance similar to that of the first inner line 2a. extends in the same direction as the direction.
  • the first outer line 3a is a linear strip-shaped conductor provided outside the first inner line 2a on one side of the signal line 1 described above. That is, the first outer line 3a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and is farther from the signal line 1 than the first inner line 2a on one side of the signal line 1. located at the location.
  • the first outer line 3a is provided parallel to the signal line 1 at a predetermined distance with the first inner line 2a sandwiched therebetween. That is, the first outer line 3a extends in the same direction as the extending direction of the signal line 1, like the first inner line 2a and the second inner line 2b described above.
  • the second outer line 3b is a linear strip-shaped conductor provided outside the second inner line 2b on the other side of the signal line 1 described above, that is, on a different side from the first outer line 3a. That is, the second outer line 3b is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and is farther from the signal line 1 than the second inner line 2b on the other side of the signal line 1. located at the location.
  • the second outer line 3b is provided parallel to the signal line 1 at a predetermined distance with the second inner line 2b sandwiched therebetween. That is, the second outer line 3b extends in the same direction as the signal line 1, similar to the first inner line 2a, second inner line 2b, and first outer line 3a described above. do.
  • the first ground conductor 4a is a linear strip-shaped conductor provided at one end of each of the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b. That is, the first ground conductor 4a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and is electrically grounded.
  • first ground conductor 4a is arranged perpendicularly to the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b extending in the same direction. It is provided. That is, the first ground conductor 4a extends in the left-right direction at one end of each of the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b. It is set in.
  • first ground conductor 4a is provided below and separated from the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b by a predetermined distance. That is, between the first ground conductor 4a and each end of the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b, there is a constant distance in the vertical direction. A distance is provided.
  • the length of the first ground conductor 4a is set so that one end in the left-right direction (the right end in FIG. 2) is approximately at the same position as the right edge of the first outer line 3a. Further, the length of the first ground conductor 4a is set so that the other end in the left-right direction (the left end in FIG. 2) is at approximately the same position as the left side edge of the second outer line 3b.
  • the second ground conductor 4b is a linear strip-shaped conductor provided at the other end of the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b. . That is, the second ground conductor 4b is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and is electrically grounded.
  • the second ground conductor 4b is arranged perpendicularly to the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b extending in the same direction. It is provided. That is, the second ground conductor 4b extends in the left-right direction at the other end sides of the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b. It is set up like this.
  • the second ground conductor 4b is provided below and separated from the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b by a predetermined distance. That is, between the second ground conductor 4b and each end of the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b, there is a constant distance in the vertical direction. A distance is provided.
  • the length of the second ground conductor 4b is set so that one end in the left-right direction (the right end in FIG. 2) is at approximately the same position as the right edge of the first outer line 3a. Further, the length of the second ground conductor 4b is set so that the other end in the left-right direction (the left end in FIG. 2) is at approximately the same position as the left side edge of the second outer line 3b. That is, the second ground conductor 4b has the same position in the left-right direction as the first ground conductor 4a.
  • the capacitor 5 is a parallel plate whose upper electrode is connected to the signal line 1 via the seventh connection conductor 6g, and whose lower electrode is connected to the second ground conductor 4b via the fourth electronic switch 7d.
  • This capacitor 5 has a capacitance Ca that corresponds to the opposing area of the parallel plates. That is, this capacitance Ca is a circuit constant provided between the signal line 1 and the second ground conductor 4b.
  • the first connection conductor 6a is a conductor that electrically and mechanically connects one end of the first inner line 2a and the first ground conductor 4a. That is, this first connection conductor 6a is a conductor extending in the vertical direction, and one end (upper end) is connected to the lower surface of the first inner track 2a, and the other end (lower end) is connected to the first ground conductor 4a. Connect to the top of the
  • the second connection conductor 6b is a conductor that electrically and mechanically connects one end of the second inner line 2b and the first ground conductor 4a. That is, the second connection conductor 6b is a conductor that extends in the vertical direction like the first connection conductor 6a, and one end (upper end) is connected to the lower surface of the second inner line 2b, and the other end ( (lower end) is connected to the upper surface of the first ground conductor 4a.
  • the third connection conductor 6c is a conductor that electrically and mechanically connects one end of the first outer line 3a and the first ground conductor 4a. That is, this third connection conductor 6c is a conductor extending in the vertical direction, and one end (upper end) is connected to the lower surface of one end of the first outer line 3a, and the other end (lower end) is connected to the first ground. Connect to the upper surface of the conductor 4a.
  • the fourth connection conductor 6d is a conductor that electrically and mechanically connects the other end of the first outer line 3a and the second ground conductor 4b. That is, this fourth connection conductor 6d is a conductor that extends in the vertical direction, and one end (upper end) is connected to the lower surface of the other end of the first outer line 3a, and the other end (lower end) is connected to the lower surface of the other end of the first outer line 3a. Connect to the upper surface of the ground conductor 4b.
  • the fifth connection conductor 6e is a conductor that electrically and mechanically connects one end of the second outer line 3b and the first ground conductor 4a. That is, this fifth connection conductor 6e is a conductor extending in the vertical direction, one end (upper end) is connected to the lower surface of one end of the second outer line 3b, and the other end (lower end) is connected to the first ground. Connect to the upper surface of the conductor 4a.
  • the sixth connection conductor 6f is a conductor that electrically and mechanically connects the other end of the second outer line 3b and the second ground conductor 4b. That is, the sixth connecting conductor 6f is a conductor extending in the vertical direction, and one end (upper end) is connected to the lower surface of the other end of the second outer line 3b, and the other end (lower end) is connected to the lower surface of the other end of the second outer line 3b. Connect to the upper surface of the ground conductor 4b.
  • the seventh connection conductor 6g is a conductor that electrically and mechanically connects the signal line 1 and one end of the capacitor 5. That is, the seventh connection conductor 6g is a conductor extending in the vertical direction, and one end (upper end) is connected to the lower surface of the signal line 1, and the other end (lower end) is connected to one end (upper surface) of the capacitor 5. .
  • the first electronic switch 7a is a transistor that connects the other end of the first inner line 2a and the second ground conductor 4b in an openable and closable manner. As shown in the figure, the first electronic switch 7a is, for example, a MOS FET, and has a drain terminal connected to the other end of the first inner line 2a, a source terminal connected to the second ground conductor 4b, and A gate terminal is connected to the switch control section 8.
  • Such a first electronic switch 7a switches the conduction state between the drain terminal and the source terminal to an open state or a closed state based on a gate signal input from the switch control unit 8 to the gate terminal. That is, the first electronic switch 7a turns ON/OFF the connection between the other end of the first inner line 2a and the second ground conductor 4b by the switch control unit 8.
  • the second electronic switch 7b is a transistor that connects the other end of the second inner line 2b and the second ground conductor 4b in an openable and closable manner.
  • the second electronic switch 7b is a MOS FET like the first electronic switch 7a, and has a drain terminal connected to the other end of the second inner line 2b, and a source terminal connected to the second ground conductor 4b.
  • the gate terminal is connected to the switch control section 8.
  • Such a second electronic switch 7b switches the conduction state between the drain terminal and the source terminal to an open state or a closed state based on a gate signal input from the switch control unit 8 to the gate terminal. That is, the second electronic switch 7b uses the switch control unit 8 to turn ON/OFF the connection between the other end of the second inner line 2b and the second ground conductor 4b.
  • the third electronic switch 7c is a transistor that connects one end of the signal line 1 and the first ground conductor 4a in an openable and closable manner.
  • the third electronic switch 7c is a MOS FET like the first electronic switch 7a and the second electronic switch 7b described above, and has a drain terminal connected to the signal line 1 and a source terminal connected to the first ground. It is connected to the conductor 4a, and its gate terminal is connected to the switch control section 8. Note that the third electronic switch 7c may be provided between the other end of the signal line 1 and the second ground conductor 4b instead of between one end of the signal line 1 and the first ground conductor 4a. (See Figure 2).
  • Such a third electronic switch 7c switches the conduction state between the drain terminal and the source terminal to an open state or a closed state based on a gate signal input from the switch control unit 8 to the gate terminal. That is, the third electronic switch 7c turns ON/OFF the connection between one end of the signal line 1 and the first ground conductor 4a using the switch control section 8.
  • the fourth electronic switch 7d is a transistor that connects the other end of the capacitor 5 and the second ground conductor 4b in an openable and closable manner.
  • This fourth electronic switch 7d is a MOS type FET like the first electronic switch 7a, second electronic switch 7b, and third electronic switch 7c described above, and its drain terminal is connected to the other end of the capacitor 5.
  • the source terminal is connected to the second ground conductor 4b, and the gate terminal is connected to the switch control section 8.
  • Such a fourth electronic switch 7d switches the conduction state between the drain terminal and the source terminal to an open state or a closed state based on a gate signal input from the switch control unit 8 to the gate terminal. That is, the fourth electronic switch 7d turns ON/OFF the connection between the other end of the capacitor 5 and the second ground conductor 4b using the switch control section 8. Note that the fourth electronic switch 7d corresponds to the capacitor electronic switch of the present invention.
  • the switch control unit 8 is a control circuit that controls the first electronic switch 7a, second electronic switch 7b, third electronic switch 7c, and fourth electronic switch 7d described above.
  • This switch control unit 8 is equipped with four output ports, and from each output port to each gate of the first electronic switch 7a, the second electronic switch 7b, the third electronic switch 7c, and the fourth electronic switch 7d. Output gate signals individually to the terminals. That is, the switch control section 8 controls the ON/OFF operations of the first electronic switch 7a, the second electronic switch 7b, the third electronic switch 7c, and the fourth electronic switch 7d using the gate signal.
  • FIG. 2 a schematic diagram of the basic digital phase shift circuit B (that is, the first to n-th digital phase shift circuits B 1 to B n ) in a perspective view is shown to make it easier to understand the mechanical structure of the basic digital phase shift circuit B (that is, the first to nth digital phase shift circuits B 1 to B n ).
  • the actual basic digital phase shift circuit B is formed as a laminated structure in which a plurality of conductive layers are laminated with an insulating layer in between, by using semiconductor manufacturing technology.
  • the basic digital phase shift circuit B includes a signal line 1, a first inner line 2a, a second inner line 2b, a first outer line 3a, and a second outer line 3b formed on a first conductive layer.
  • the first ground conductor 4a and the second ground conductor 4b are formed on a second conductive layer that faces the first conductive layer with an insulating layer in between.
  • the components of the first conductive layer, the components of the second conductive layer, the capacitor 5, and the first to fourth electronic switches 7a to 7d are connected by vias (through holes). That is, these vias are buried in the insulating layer and are connected to the above-mentioned first connection conductor 6a, second connection conductor 6b, third connection conductor 6c, fourth connection conductor 6d, fifth connection conductor 6e, It functions as a sixth connection conductor 6f and a seventh connection conductor 6g.
  • the digital phase shifter A1 consisting of such basic digital phase shift circuits B (first to nth digital phase shift circuits B 1 to B n ) is composed of a plurality of digital phase shift circuits B 1 to B n as shown in FIG. Bn has a configuration in which a first ground conductor 4a and a second ground conductor 4b are arranged to face each other with a predetermined distance apart. That is, in the digital phase shifter A1 according to the first embodiment, the mutually adjacent digital phase shift circuits B 1 to B n have a gap between the first ground conductor 4a and the second ground conductor 4b that are in a facing relationship. A gap P is formed. In the digital phase shift circuits B 1 to B n , adjacent signal lines 1, 1 are connected to each other.
  • the operation mode of this basic digital phase shift circuit B is switched according to the conduction states of the first, second, and fourth electronic switches 7a, 7b, and 7d. That is, the operation modes of the basic digital phase shift circuit B include a low delay mode in which only the first electronic switch 7a and the second electronic switch 7b are set to the ON state by the switch control unit 8; There is a high delay mode in which only the fourth electronic switch 7d is set to the ON state.
  • the switch control unit 8 sets the first electronic switch 7a and the second electronic switch 7b to the ON state, and also sets the fourth electronic switch 7d to the OFF state. That is, in the low delay mode, the second phase difference ⁇ in the high delay mode is determined by the first propagation delay time TL until the high frequency signal propagates from the input end (other end) to the output end (one end) of the signal line 1. A first phase difference ⁇ L smaller than H is generated.
  • the other end of the first inner line 2a is connected to the second ground conductor 4b. That is, one end of the first inner line 2a is always connected to the first ground conductor 4a via the first connection conductor 6a, and the other end is connected to the second ground conductor 4a via the first electronic switch 7a.
  • a first current-carrying path through which current can flow between one end and the other end is formed.
  • the second inner line 2b has its other end connected to the second ground conductor 4b by setting the second electronic switch 7b to the ON state. That is, one end of the second inner line 2b is always connected to the first ground conductor 4a via the second connection conductor 6b, and the other end is connected to the second ground conductor 4a via the second electronic switch 7b. By being connected to the conductor 4b, a second current-carrying path through which current can flow between one end and the other end is formed.
  • the first return current flows in the opposite direction to the direction of the signal current due to the energization of the signal current in the signal line 1.
  • the second inner line 2b forming the second energization path is supplied with a second return current in the opposite direction to the direction of the signal current, that is, in the same direction as the first return current, due to the signal current in the signal line 1.
  • the first return current flowing to the first inner line 2a and the second return current flowing to the second inner line 2b are both in the opposite direction to the current direction of the signal current. Therefore, the first return current and the second return current reduce the inductance L1 of the signal line 1 due to the electromagnetic coupling between the signal line 1, the first inner line 2a, and the second inner line 2b. acts to reduce If the amount of reduction in the inductance L1 is ⁇ Ls, the effective inductance Lm of the signal line 1 is (L1 ⁇ Ls).
  • the signal line 1 has the electrostatic capacitance C1 as a parasitic capacitance, as described above.
  • the fourth electronic switch 7d is set to the OFF state, so the capacitor 5 is not connected between the signal line 1 and the second ground conductor 4b. That is, the capacitance Ca of the capacitor 5 does not affect the high frequency signal propagating through the signal line 1. Therefore, the first propagation delay time T L proportional to (Lm ⁇ C1) 1/2 acts on the high frequency signal propagating through the signal line 1 .
  • the high frequency signal at the output end (one end) of the signal line 1 has a first phase difference than the high frequency signal at the input end (other end) of the signal line 1 due to the first propagation delay time TL . Delayed by phase difference ⁇ L . That is, in the low delay mode, the inductance L1 of the signal line 1 is reduced to the inductance Lm by the first return current and the second return current, thereby reducing the original propagation delay time of the signal line 1. As a result, a first phase difference ⁇ L smaller than the original phase difference of the signal line 1 is realized.
  • the loss of the signal line 1 is intentionally increased by setting the third electronic switch 7c to the ON state. This loss provision is intended to bring the output amplitude of the high frequency signal in the low delay mode closer to the output amplitude in the high delay mode.
  • the loss of the high frequency signal in the low delay mode is clearly smaller than the loss of the high frequency signal in the high delay mode.
  • This loss difference causes an amplitude difference in the high frequency signal output from the basic digital phase shift circuit B when the operation mode is switched between the low delay mode and the high delay mode.
  • the basic digital phase shift circuit B eliminates the above amplitude difference by setting the third electronic switch 7c to the ON state in the low delay mode.
  • the switch control unit 8 sets the first electronic switch 7a, the second electronic switch 7b, and the third electronic switch 7c to the OFF state, and also sets the fourth electronic switch 7d to the ON state.
  • the first phase difference ⁇ in the low delay mode is adjusted by the second propagation delay time TH until the high frequency signal propagates from the input end (other end) to the output end (one end) of the signal line 1.
  • a second phase difference ⁇ H larger than L occurs.
  • the first electronic switch 7a and the second electronic switch 7b are set to the OFF state, so the first energizing path is not formed in the first inner line 2a, and the second A second energizing path is not formed in the inner line 2b. Therefore, the first return current flowing through the first inner line 2a becomes extremely small, and the second return current flowing through the second inner line 2b becomes extremely small.
  • the first outer line 3a has one end connected to the first ground conductor 4a via the third connection conductor 6c, and the other end connected to the second ground conductor 4a via the fourth connection conductor 6d. It is connected to the ground conductor 4b. That is, a third current-carrying path through which a current can flow between one end and the other end is formed in advance in the first outer line 3a. Therefore, in the high delay mode, the third return current flows from one end of the first outer line 3a toward the other end due to the signal current in the signal line 1. This third return current is in the opposite direction to the direction in which the signal current flows in the signal line 1. Therefore, the third return current can reduce the inductance L1 of the signal line 1 due to the electromagnetic coupling between the signal line 1 and the first outer line 3a.
  • the second outer line 3b has one end connected to the first ground conductor 4a via the fifth connection conductor 6e, and the other end connected to the second ground conductor 4b via the sixth connection conductor 6f. It is connected to the. That is, a fourth current-carrying path through which current can flow between one end and the other end is formed in advance in the second outer line 3b. Therefore, in the high delay mode, the fourth return current flows from one end of the second outer line 3b toward the other end due to the signal current in the signal line 1. This fourth return current is in the opposite direction to the direction in which the signal current flows in the signal line 1. Therefore, the fourth return current can reduce the inductance L1 of the signal line 1 due to the electromagnetic coupling between the signal line 1 and the second outer line 3b.
  • the distance between the signal line 1 and the first outer line 3a and the second outer line 3b is larger than the distance between the signal line 1 and the first inner line 2a and the second inner line 2b. Therefore, the third return current and the fourth return current have a smaller effect of reducing the inductance L1 than the first return current and the second return current. If the amount of reduction in inductance L1 due to the third return current and fourth return current is ⁇ Lh, then the effective inductance Lp of the signal line 1 is (L1 ⁇ Lh).
  • the signal line 1 has a capacitance C1 as a parasitic capacitance. Furthermore, in the high delay mode, the fourth electronic switch 7d is set to the ON state, so the capacitor 5 is connected between the signal line 1 and the second ground conductor 4b. That is, the signal line 1 has a capacitance Cb that is the sum of the capacitance Ca of the capacitor 5 and the capacitance C1 (parasitic capacitance). Therefore, a second propagation delay time T H proportional to (Lp ⁇ Cb) 1/2 acts on the high frequency signal propagating through the signal line 1 .
  • the phase of the high frequency signal at the output end of the signal line 1 lags behind the high frequency signal at the input end of the signal line 1 by the second phase difference ⁇ H due to such second propagation delay time T H . That is, in the high delay mode, the inductance L1 of the signal line 1 is weakly reduced to the inductance Ln by the third return current and the fourth return current, and the fourth electronic switch 7d is also set to the ON state. As a result, a second phase difference ⁇ H that is larger than the first phase difference ⁇ L in the low delay mode is realized.
  • the third electronic switch 7c is set to the OFF state. That is, in the high delay mode, no measures are taken to intentionally increase the loss of the signal line 1. As a result, the output amplitude of the high frequency signal in the high delay mode approaches the output amplitude in the low delay mode.
  • the outer line 3 a and the outer line 3 a that are adjacent to each other are The second outer line 3b and the second outer line 3b which are adjacent to each other face each other with a gap P between them. Further, in the digital phase shift circuits B 1 to B n that are adjacent to each other, the first ground conductor 4a and the second ground conductor 4b that are adjacent to each other are arranged with a gap P between them.
  • the two first outer lines 3a, 3a that are adjacent to each other and the two second outer lines 3b, 3b that are adjacent to each other are not in direct contact with each other. They are arranged with a gap P. Further, in the digital phase shift circuits B 1 to B n that are adjacent to each other, the first ground conductor 4a and the second ground conductor 4b that are adjacent to each other are arranged with a gap P between them without directly contacting each other.
  • the outer line 3a of the second digital phase shift circuit B2 and the first outer line 3a of the second digital phase shift circuit B2 are adjacent to each other.
  • the second outer line 3b of the first digital phase shift circuit B1 and the second outer line 3b of the second digital phase shift circuit B2 are adjacent to each other.
  • first ground conductor 4a of the first digital phase shift circuit B1 and the second ground conductor 4b of the second digital phase shift circuit B2 are adjacent to each other.
  • first digital phase shift circuit B1 and second digital phase shift circuit B2 two first outer lines 3a, 3a, two second outer lines 3b, 3b and a first ground conductor 4a. and the second ground conductor 4b are arranged with a gap P between them without contacting each other.
  • first outer line 3a in the second digital phase shift circuit B2 and the first outer line 3a in the third digital phase shift circuit B3 are adjacent to each other.
  • second outer line 3b of the second digital phase shift circuit B2 and the second outer line 3b of the third digital phase shift circuit B3 are adjacent to each other.
  • first ground conductor 4a of the second digital phase shift circuit B2 and the second ground conductor 4b of the third digital phase shift circuit B3 are adjacent to each other.
  • the two first outer lines 3a, 3a, the two second outer lines 3b, 3b, and the first ground conductor 4a and the second ground conductor 4b are arranged with a gap P between them without contacting each other.
  • the two adjacent first outer lines 3a, 3a, the two second outer lines 3b, 3b, the first ground conductor 4a and the second ground conductor 4b are directly connected to each other. Since they are not in contact, the total net return path per unit (total of 4b, 3b, and 4b) during high delay can be lengthened, and the inductance value can be increased. If they are in direct contact, return currents in opposite directions flowing through the adjacent second ground conductors 4b during high delay times cancel each other out, and the net return path length of the second ground conductors 4b becomes 0 (zero).
  • the first embodiment it is possible to provide a digital phase shifter A1 that can increase the inductance value in the high delay mode more than before. Therefore, according to the first embodiment, it is possible to increase the difference (phase shift amount) between the phase in the high delay mode and the phase in the low delay mode compared to the conventional art.
  • the solid line in FIG. 3 is a graph showing the phase shift characteristic of the digital phase shifter A1 according to the first embodiment.
  • the digital phase shifter A1 according to the first embodiment it is possible to secure a larger amount of phase shift as the frequency becomes higher.
  • the digital phase shifter A1 according to the first embodiment it is possible to sufficiently ensure a difference (amount of phase shift) between the phase in the high delay mode and the phase in the low delay mode.
  • the dotted line in FIG. 3 indicates a comparative example, and is the phase shift characteristic when the conductive layer is changed. That is, this dotted line shows the phase shift characteristic when the first ground conductor 4a is formed in a different layer from the second ground conductor 4b, and the amount of phase shift can be made even larger than the solid line.
  • the digital phase shifter A2 according to the second embodiment has a first outer line 3a and a second outer line with respect to the signal line 1 in mutually adjacent digital phase shift circuits B1 to Bn .
  • the distance of 3b is different.
  • the digital phase shifter A1 according to the first embodiment as shown in FIG.
  • the digital phase shifter A2 according to the second embodiment has a first modification in which the distance between the first outer line 3a and the second outer line 3b with respect to the signal line 1 is different from that of the basic digital phase shifter B.
  • a digital phase shift circuit aB is adopted, and the basic digital phase shift circuit B and the first modified digital phase shift circuit aB are arranged alternately.
  • the digital phase shifter A2 according to the second embodiment, as shown in FIG . (omitted) is employed in the n-th digital phase shift circuit Bn . Further, this digital phase shifter A2 connects a first modified digital phase shift circuit aB to a second one, in which the positions of the first outer line 3a and the second outer line 3b with respect to the signal line 1 are different from those of the basic digital phase shift circuit B.
  • the digital phase shift circuit B 2 (omitted) is adopted as the (n-1)th digital phase shift circuit B n-1 .
  • the lengths of the first ground conductor 4a and the second ground conductor 4b are longer than those of the first ground conductor 4a and the second ground conductor 4b of the basic digital phase shift circuit B. It's also short.
  • the distance between the first outer line 3a and the first outer line 3a that are adjacent to each other, and the distance between the second outer line 3b and the second outer line 3b that are adjacent to each other are determined.
  • the distance is longer than that of the digital phase shifter A1 according to the first embodiment.
  • the two adjacent first outer lines 3a, 3a, the two second outer lines 3b, 3b, the first ground conductor 4a and the second ground conductor 4b are directly connected to each other. Since they do not contact each other and are further apart than the digital phase shifter A1 according to the first embodiment, the inductance value in the high delay mode can be further increased.
  • the second embodiment it is possible to provide a digital phase shifter A2 that can further increase the inductance value in the high delay mode. Therefore, according to the second embodiment, it is possible to further increase the difference (phase shift amount) between the phase in the high delay mode and the phase in the low delay mode.
  • the first outer line 3a, the second outer line 3b, and the first The ground conductor 4a and the second ground conductor 4b are formed in different conductive layers.
  • the basic digital phase shift circuit B is actually formed as a laminated structure in which a plurality of conductive layers are laminated with an insulating layer in between.
  • the basic digital phase shift circuit B includes a signal line 1, a first inner line 2a, a second inner line 2b, a first outer line 3a, and a second outer line 3b formed on a first conductive layer.
  • a first ground conductor 4a and a second ground conductor 4b are formed in a second conductive layer facing the first conductive layer with an insulating layer in between.
  • the digital phase shifter A3 employs, in addition to the basic digital phase shift circuit B, a second modified digital phase shift circuit bB in which the conductive layer is different from the basic digital phase shift circuit B. Moreover, it has a configuration in which the basic digital phase shift circuit B and the second modified digital phase shift circuit bB are arranged alternately.
  • the digital phase shifter A3 according to the third embodiment, as shown in FIG. (omitted) is employed in the n-th digital phase shift circuit Bn . Further, this digital phase shifter A3 includes a second modified digital phase shift circuit bB whose conductive layer is different from that of the basic digital phase shift circuit B, and a second digital phase shift circuit B 2 , (omitted), the n-1th Adopted for digital phase shift circuit B n-1 .
  • the first outer line 3a and the second outer line 3b are the same as the first outer line 3a and the second outer line 3b of the basic digital phase shift circuit B. formed in a different conductive layer than the Further, in the second modified digital phase shift circuit bB, the first ground conductor 4a and the second ground conductor 4b have different conductivity from the first ground conductor 4a and the second ground conductor 4b of the basic digital phase shift circuit B. Formed in layers.
  • the two adjacent first outer lines 3a, 3a, the two second outer lines 3b, 3b, the first ground conductor 4a and the second ground conductor 4b are directly connected to each other. Since they do not contact each other and are further apart than the digital phase shifter A1 according to the first embodiment, the inductance value in the high delay mode can be further increased.
  • the third embodiment it is possible to increase the inductance value in the high delay mode compared to the digital phase shifter A1 according to the first embodiment. As a result, it is possible to increase the difference (phase shift amount) between the phase in the high delay mode and the phase in the low delay mode compared to the digital phase shifter A1.
  • the digital phase shifter A4 according to the fourth embodiment has the structural features of the digital phase shifter A2 according to the second embodiment and the structure of the digital phase shifter A3 according to the third embodiment. It has both the above characteristics.
  • this digital phase shifter A4 has different distances between the first outer line 3a and the second outer line 3b with respect to the signal line 1, and the first outer line 3a and the second outer line 3b have different distances from each other.
  • a third modified digital phase shift circuit cB is adopted in which the second outer line 3b, the first ground conductor 4a, and the second ground conductor 4b are formed on different conductive layers. Further, this digital phase shifter A4 has a configuration in which a basic digital phase shift circuit B and a third modified digital phase shift circuit cB are arranged alternately.
  • the digital phase shifter A4 divides the basic digital phase shift circuit B into a first digital phase shift circuit B1 , a third digital phase shift circuit B3 , (omitted) is employed in the n-th digital phase shift circuit Bn . Further, this digital phase shifter A4 employs the third modified digital phase shift circuit cB as the second digital phase shift circuit B 2 , (omitted) and the (n-1)th digital phase shift circuit B n-1 .
  • the two adjacent first outer lines 3a, 3a, the two second outer lines 3b, 3b, the first ground conductor 4a and the second ground conductor 4b are directly connected to each other. Since they do not contact each other and are further apart than the digital phase shifter A2 according to the second embodiment and the digital phase shifter A3 according to the third embodiment, the inductance value in the high delay mode can be further increased. Can be done.
  • the fourth embodiment it is possible to provide a digital phase shifter A4 that can further increase the inductance value in the high delay mode. Therefore, according to the fourth embodiment, it is possible to further increase the difference (phase shift amount) between the phase in the high delay mode and the phase in the low delay mode.
  • the digital phase shifter A5 according to the fifth embodiment is arranged so that the positional relationship with respect to the signal line 1 is reversed in the mutually adjacent digital phase shift circuits B1 to Bn . It has a configuration in which one of the line 3a and the second outer line 3b (a pair of outer lines) is removed. Further, in this digital phase shifter A5, the lengths of the first ground conductor 4a and the second ground conductor 4b are shortened due to the deletion of one of the first outer line 3a and the second outer line 3b. It is set.
  • this digital phase shifter A5 employs a fourth modified digital phase shift circuit dB and a fifth modified digital phase shift circuit eB.
  • Phase shift circuits eB are arranged alternately. That is, the digital phase shifter A5 converts the fourth modified digital phase shift circuit dB into the first digital phase shift circuit B 1 , the third digital phase shift circuit B3, (omitted), and the n-th digital phase shift circuit B n Adopted to. Further, this digital phase shifter A5 employs the fifth modified digital phase shift circuit eB as the second digital phase shift circuit B 2 , (omitted) and the (n-1)th digital phase shift circuit B n-1 .
  • the fourth modified digital phase shift circuit dB has a configuration in which the first outer line 3a of the first outer line 3a and the second outer line 3b in the basic digital phase shift circuit B is deleted.
  • this fourth modified digital phase shift circuit dB has a first ground conductor shorter than the first ground conductor 4a and second ground conductor 4b in the basic digital phase shift circuit B due to the deletion of the first outer line 3a.
  • a ground conductor 4a' and a second ground conductor 4b' are provided. These first ground conductor 4a' and second ground conductor 4b' extend across the outer edge of the second outer line 3b and the outer edge of the first inner line 2a, as shown in the figure. .
  • the fifth modified digital phase shift circuit eB has a configuration in which the second outer line 3b of the first outer line 3a and the second outer line 3b in the basic digital phase shift circuit B is deleted. Further, this fifth modified digital phase shift circuit eB has a first ground conductor shorter than the first ground conductor 4a and second ground conductor 4b in the basic digital phase shift circuit B due to the deletion of the second outer line 3b. A ground conductor 4a'' and a second ground conductor 4b'' are provided. These first ground conductor 4a'' and second ground conductor 4b'' extend across the outer edge of the first outer line 3a and the outer edge of the second inner line 2b, as shown. .
  • the fifth embodiment it is possible to increase the inductance value in the high delay mode compared to the digital phase shifter A2 according to the second embodiment. As a result, according to the fifth embodiment, it is possible to increase the difference (phase shift amount) between the phase in the high delay mode and the phase in the low delay mode compared to the digital phase shifter A1. .
  • FIG. 8 a sixth embodiment of the present invention will be described with reference to FIG. 8.
  • the digital phase shifter A6 according to the sixth embodiment, as shown in FIG. It includes a first outer line 3a' and a second outer line 3b' which are connected to each other.
  • this digital phase shifter A6 includes, in addition to the basic digital phase shift circuit A, a first outer line 3a' and a second outer line in which a plurality of individual lines 3c to 3h having different distances from the signal line 1 are connected.
  • a sixth modified digital phase shift circuit fB including a line 3b' is employed.
  • this digital phase shifter A6 has a configuration in which a basic digital phase shift circuit B and a third modified digital phase shift circuit cB are arranged alternately.
  • the digital phase shifter A6 has a basic digital phase shift circuit B as a first digital phase shift circuit B 1 , a third digital phase shift circuit B 3 , (omitted) , the n-th digital phase shift circuit B n . Further, this digital phase shifter A6 employs the sixth modified digital phase shift circuit fB as the second digital phase shift circuit B 2 , (omitted) and the (n-1)th digital phase shift circuit B n-1 .
  • the first outer line 3a' is formed by connecting three individual lines 3c to 3e using two connection lines 9a and 9b.
  • the three individual lines 3c to 3e are linear strip-shaped conductors extending in the same direction as the signal line 1.
  • a pair of individual lines 3c and 3e are arranged at the same distance from the signal line 1 as shown. Further, one end of one of the pair of individual lines 3c and 3e is connected to the first ground conductor 4a, and the other end is connected to one end of one of the connection lines 9a. Moreover, one end of the other individual line 3e is connected to the second ground conductor 4b, and the other end is connected to one end of the other connection line 9b.
  • the remaining individual lines 3d are arranged further from the signal line 1 than the pair of individual lines 3c and 3e, and one end is connected to the other end of one connection line 9a, and the other end is connected to the other connection line 9b.
  • the two connection lines 9a and 9b are linear strip-shaped conductors extending in the same direction as the first ground conductor 4a and the second ground conductor 4b.
  • connection lines 9a and 9b are connected in the order of individual line 3c ⁇ connection line 9a ⁇ individual line 3d ⁇ connection line 9b ⁇ individual line 3e. ing.
  • the second outer line 3b' is formed by connecting three individual lines 3f to 3h using two connection lines 9c and 9d.
  • the three individual lines 3f to 3h are linear strip-shaped conductors extending in the same direction as the signal line 1.
  • a pair of individual lines 3f and 3h are arranged at the same distance from the signal line 1 as shown. Furthermore, one end of one of the pair of individual lines 3f, 3h is connected to the first ground conductor 4a, and the other end is connected to one end of one of the connection lines 9c. Moreover, one end of the other individual line 3h is connected to the second ground conductor 4b, and the other end is connected to one end of the other connection line 9d.
  • the remaining individual lines 3g are arranged further from the signal line 1 than the pair of individual lines 3f and 3h, and one end is connected to the other end of one connection line 9c, and the other end is connected to the other connection line 9d. connected to the other end.
  • the two connection lines 9c and 9d are linear strip-shaped conductors extending in the same direction as the first ground conductor 4a and the second ground conductor 4b.
  • connection lines 9c and 9d are connected in the order of individual line 3f ⁇ connection line 9c ⁇ individual line 3g ⁇ connection line 9d ⁇ individual line 3h. ing.
  • the distance between the two adjacent first outer lines 3a, 3a and the two second outer lines 3b, 3b is longer than that of the digital phase shifter A1 of the first embodiment.
  • the first ground conductor and the second ground conductor of the sixth modified digital phase shift circuit fB are the same as those of the basic digital phase shift circuit B. Since it is shorter than the first ground conductor and the second ground conductor, there are fewer adjacent parts than in the digital phase shifter A1 of the first embodiment. Therefore, the inductance value in the high delay mode can be increased.
  • the sixth embodiment it is possible to provide a digital phase shifter A6 that can increase the inductance value in the high delay mode. Therefore, according to the sixth embodiment, it is possible to further increase the difference (phase shift amount) between the phase in the high delay mode and the phase in the low delay mode.
  • the digital phase shifter A7 according to the seventh embodiment corresponds to a modification of the third embodiment.
  • the digital phase shifter A3 in addition to the first ground conductor 4a and the second ground conductor 4b, in the mutually adjacent digital phase shift circuits B1 to Bn , The outer line 3a and the second outer line 3b were formed in different conductive layers.
  • the digital phase shifter A7 according to the seventh embodiment only the first ground conductor 4a and the second ground conductor 4b are formed in different conductive layers in the mutually adjacent digital phase shift circuits B1 to Bn . It has a configuration formed as follows.
  • this digital phase shifter A7 employs a basic digital phase shift circuit B and a seventh modified digital phase shift circuit gB, and includes a basic digital phase shift circuit B and a seventh modified digital phase shift circuit gB. It has a configuration in which these are arranged alternately. That is, the digital phase shifter A7 converts the basic digital phase shift circuit B into the first digital phase shift circuit B1 , the third digital phase shift circuit B3 , (omitted), and the n-th digital phase shift circuit Bn. adopt. Further, this digital phase shifter A7 employs the seventh modified digital phase shift circuit gB as the second digital phase shift circuit B 2 , (omitted) and the (n-1)th digital phase shift circuit B n-1 .
  • the seventh modified digital phase shift circuit gB has a signal line 1, a first inner line 2a, a second inner line 2b, a first outer line 3a, and a second outer line 3b formed on the first conductive layer. Ru. Further, in this seventh modified digital phase shift circuit gB, a first ground conductor 4a and a second ground conductor 4b are formed in a second conductive layer facing the first conductive layer with an insulating layer in between.
  • the first ground conductor 4a and the second ground conductor 4b that are adjacent to each other are formed in different conductive layers, so that Almost similarly to the digital phase shifter A3, the inductance value in the high delay mode can be further increased.
  • the seventh embodiment it is possible to increase the difference (phase shift amount) between the phase in the high delay mode and the phase in the low delay mode compared to the digital phase shifter A1 of the first embodiment. be.
  • the digital phase shifter A8 according to the eighth embodiment corresponds to a modification of the fifth embodiment.
  • This digital phase shifter A8 has a configuration in which two digital phase shifters A5 according to the fifth embodiment are arranged in parallel, and one ends thereof are electrically connected to each other by a connecting portion 10.
  • one of the two digital phase shifters A5 arranged in parallel is referred to as a first row R1, and the other is referred to as a second row R2.
  • the second row R2 is arranged so as to overlap the first row R1 when viewed from a direction perpendicular to the direction in which the first row R1 extends (up and down direction in the paper).
  • the connecting portion 10 has a U-shaped shape that is convex in the direction in which the first row R1 and the second row R2 extend, and connects the n-th digital phase shift circuit dBn that the first row R1 has and the second row R2. It is connected to the n -th digital phase shift circuit dBn of R2.
  • the U-shaped connecting portion 10 is arranged so as to be open toward the first row R1 and the second row R2.
  • this connection section 10 constitutes a so-called coplanar line, and includes a signal line connection path 10a and a pair of ground line connection paths 10b1 and 10b2 arranged at intervals on both sides of the signal line connection path 10a. and, including.
  • the signal line connection path 10a connects the signal line 1 included in the first column R1 and the signal line 1 included in the second column R2.
  • the first ground line connection path 10b1 is connected to the first inner line 2a of the n-th digital phase shift circuit dB n of the first column R1 and the first inner line 2a of the n-th digital phase shift circuit dB n of the second column R2. It is connected to the second inner line 2b.
  • the second ground line connection path 10b2 is connected to the second inner line 2b of the n-th digital phase shift circuit dB n of the first column R1 and the second inner line 2b of the n-th digital phase shift circuit dB n of the second column R2. It is connected to the first inner line 2a.
  • the connecting portion 10 may constitute a so-called grounded coplanar line or a microstrip line.
  • the first row R1 and the second row R2 are connected to a plurality of outer lines 3a, 3b that the first row R1 has and a plurality of outer lines that the second row R2 has.
  • the lines 3a and 3b are arranged so as not to be adjacent to each other (not to face each other) in a direction perpendicular to the direction in which the first row R1 and the second row R2 extend (up and down direction in the drawing).
  • the second outer line 3b of the first digital phase shift circuit dB 1 in the second column R2 and the first outer line 3a of the second digital phase shift circuit eB 2 in the first column R1 are , the first row R1 and the second row R2 are shifted in the extending direction (left-right direction in the drawing).
  • the first outer line 3a of the second digital phase shift circuit eB2 in the first column R1 and the second outer line 3b of the third digital phase shift circuit dB3 in the second column R2 are , the first row R1 and the second row R2 are shifted in the extending direction (left-right direction in the drawing).
  • two digital phase shifters A5 according to the fifth embodiment are connected, so that the inductance value in the high delay mode can be further increased. Can be done.
  • the outer lines 3a and 3b of the first row R1 and the second line R2 are not adjacent to each other but are separated from each other, it is possible to alleviate electromagnetic interference between the outer lines and the influence on the amount of phase shift. can.
  • the eighth embodiment it is possible to further increase the difference (phase shift amount) between the phase in the high delay mode and the phase in the low delay mode than in the digital phase shifter A1 of the first embodiment. It is.
  • each outer line 3a, 3b may be formed on the same conductive layer as the inner line 2a, 2b, or may be formed on a different conductive layer from the inner line 2a, 2b. may have been done.
  • the digital phase shifter A9 In addition to the basic digital phase shift circuit B, the digital phase shifter A9 according to the ninth embodiment replaces the pair of outer lines 3a, 3b and the pair of ground conductors 4a, 4b with a pair of loop ground conductors 11a, 11b.
  • An eighth modified digital phase shift circuit hB is adopted.
  • This digital phase shifter A9 has a configuration in which a basic digital phase shift circuit B and an eighth modified digital phase shift circuit hB are arranged alternately.
  • the digital phase shifter A9 according to the ninth embodiment, as shown in FIG . (omitted) is employed in the n-th digital phase shift circuit Bn . Further, this digital phase shifter A9 connects an eighth modified digital phase shift circuit hB having a pair of loop ground conductors 11a and 11b to a second digital phase shift circuit B 2 , (omitted), and an (n-1)th digital phase shift circuit hB. Adopted for phase circuit B n-1 .
  • the first loop ground conductor 11a is a band-shaped conductor extending in a curved shape. One end of the first loop ground conductor 11a is connected to one end of the first inner line 2a. That is, the first loop grounding conductor 11a is a curved plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and has a U-shaped shape that protrudes to the outside of the first inner track 2a (lower side in the drawing). It has a shape. The U-shaped first loop ground conductor 11a is arranged so as to be open toward the first inner line 2a. Further, the first loop ground conductor 11a is electrically grounded.
  • the second loop ground conductor 11b is a band-shaped conductor that extends in a curved shape. One end of the second loop ground conductor 11b is connected to one end of the second inner line 2b. That is, the second loop grounding conductor 11b is a curved plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and has a U-shaped shape protruding to the outside (upper side of the paper) of the second inner line 2b. has.
  • the U-shaped second loop ground conductor 11b is arranged so as to be open toward the second inner line 2b. Further, the second loop ground conductor 11b is electrically grounded.
  • a fifth electronic switch 7e is provided between the other end of the first loop grounding conductor 11a and the other end of the first inner line 2a.
  • the fifth electronic switch 7e is a transistor that connects the other end of the first loop ground conductor 11a and the other end of the first inner line 2a in an openable and closable manner.
  • This electronic switch is a MOS type FET like the first to fourth electronic switches 7a to 7d described above, and its drain terminal is connected to the other end of the first inner line 2a, and its source terminal is connected to the first loop. It is connected to the other end of the ground conductor 11a, and its gate terminal is connected to the switch control section 8.
  • Such a fifth electronic switch 7e switches the conduction state between the drain terminal and the source terminal to an open state or a closed state based on a gate signal input from the switch control unit 8 to the gate terminal. That is, the fifth electronic switch 7e turns ON/OFF the connection between the other end of the first inner line 2a and the other end of the first loop ground conductor 11a by the switch control unit 8.
  • a sixth electronic switch 7f is provided between the other end of the second loop grounding conductor 11b and the other end of the second inner line 2b.
  • This sixth electronic switch 7f is a transistor that connects the other end of the second loop ground conductor 11b and the other end of the second inner line 2b in an openable and closable manner.
  • This electronic switch is a MOS type FET like the first to fifth electronic switches 7a to 7e described above, and its drain terminal is connected to the other end of the second inner line 2b, and its source terminal is connected to the second loop. It is connected to the other end of the ground conductor 11b, and its gate terminal is connected to the switch control section 8.
  • Such a sixth electronic switch 7f switches the conduction state between the drain terminal and the source terminal to an open state or a closed state based on a gate signal input from the switch control unit 8 to the gate terminal. That is, the sixth electronic switch 7f turns ON/OFF the connection between the other end of the second inner line 2b and the other end of the second loop ground conductor 11b by the switch control unit 8.
  • the operation mode of the eighth modified digital phase shift circuit hB is switched depending on the conduction state of the fifth electronic switch 7e and the sixth electronic switch 7f. That is, the operation modes of the eighth modified digital phase shift circuit hB include a low delay mode in which both the fifth electronic switch 7e and the sixth electronic switch 7f are set to the ON state by the switch control unit 8, and the switch control mode. There is a high delay mode in which both the fifth electronic switch 7e and the sixth electronic switch 7f are set to the OFF state by the section 8.
  • the first return current flows through the first inner line 2a
  • the second return current flows through the second inner line 2b.
  • a third return current flows through the first loop ground conductor 11a
  • a fourth return current flows through the second loop ground conductor 11b. Due to the difference between the change in inductance L1 caused by the first return current and the second return current and the change in inductance L1 caused by the third return current and fourth return current, the phase in the high delay mode A difference (phase shift amount) occurs between the phase and the phase in the low delay mode.
  • the digital phase shifter A9 in the basic digital phase shift circuit B and the eighth modified digital phase shift circuit hB, which are linearly cascade-connected and adjacent to each other, the first The outer line 3a and the first loop ground conductor 11a are separated from each other, and the second outer line 3b and the second loop ground conductor 11b are separated from each other. Further, in this digital phase shifter A9, the first ground conductor 4a and the loop ground conductors 11a, 11b that are adjacent to each other are separated from each other, and the second ground conductor 4b and the loop ground conductors 11a, 11b that are adjacent to each other are separated from each other. are spaced apart. This is because the loop ground conductor of the eighth modified digital phase shift circuit hB has a U-shape.
  • each loop ground conductor 11a, 11b may be formed on the same conductive layer as the inner lines 2a, 2b, or may be formed on a different conductive layer from the inner lines 2a, 2b. may be formed.
  • each loop ground conductor 11a, 11b is formed on a different conductive layer from the inner lines 2a, 2b, one end of each inner line 2a, 2b and one end of each loop ground conductor 11a, 11b are Similarly to the connection conductors 6a to 6g, the connection may be made by a connection conductor extending in the vertical direction.
  • each loop grounding conductor 11a, 11b does not need to extend in a curved shape, and may have a shape in which a plurality of linearly extending conductors are connected. Alternatively, it may have a shape in which a conductor extending in a curve and a conductor extending in a straight line are appropriately combined and connected.
  • the digital phase shifter A10 according to the tenth embodiment differs from the digital phase shifter A10 according to the ninth embodiment in that one of the pair of outer lines 3a and 3b of each basic digital phase shift circuit B is deleted, and each The 8-modified digital phase shift circuit hB has a configuration in which one of the pair of loop ground conductors 11a and 11b is deleted.
  • this digital phase shifter A10 as shown in FIG. 12, a fourth modified digital phase shift circuit dB and a ninth modified digital phase shift circuit iB are arranged alternately. That is, this digital phase shifter A10 converts the fourth modified digital phase shift circuit dB into the first digital phase shift circuit B 1 , the third digital phase shift circuit B 3 , (omitted), and the n-th digital phase shift circuit Adopted by Bn . Further, this digital phase shifter A10 employs the ninth modified digital phase shift circuit iB as the second digital phase shift circuit B 2 , (omitted) and the (n-1)th digital phase shift circuit B n-1 .
  • the fourth modified digital phase shift circuit dB has the same configuration as that adopted in the fifth embodiment.
  • the ninth modified digital phase shift circuit iB has a configuration in which the first loop ground conductor 11a is deleted from the first loop ground conductor 11a and the second loop ground conductor 11b in the eighth modified digital phase shift circuit hB. are doing.
  • such a digital phase shifter A10 can also increase the inductance value in the high delay mode. Also, since the first ground conductor 4a and the first loop ground conductor 11a are removed, it is smaller than the digital phase shifter A9, and the phase in low delay mode and the phase in high delay mode are It is possible to increase the difference (phase shift amount).
  • the tenth embodiment it is possible to further increase the difference (phase shift amount) between the phase in the high delay mode and the phase in the low delay mode than in the digital phase shifter A1 of the first embodiment. It is. Furthermore, according to the tenth embodiment, it is possible to downsize the digital phase shifter A10.
  • each of the fourth modified digital phase shift circuits dB may be replaced with the fifth modified digital phase shift circuit eB described in the fifth embodiment.
  • the second loop ground conductor 11b may be deleted instead of the first loop ground conductor 11a.

Landscapes

  • Waveguide Switches, Polarizers, And Phase Shifters (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

デジタル移相器は、第１列と、前記第１列と平行に延びる第２列と、前記第１列の一端と前記第２列の一端とを電気的に接続する接続部と、を備え、前記第１列及び前記第２列の各々は、外側線路等を備えた複数のデジタル移相回路が縦続接続されてなり、前記第１列及び前記第２列の各々において互いに隣り合う前記デジタル移相回路について、隣り合う前記外側線路は離間し、かつ、隣り合う前記第１の接地導体と前記第２の接地導体とが離間し、かつ、前記外側線路が前記信号線路に対して位置関係が逆となり、前記第１列が有する複数の前記外側線路と、前記第２列が有する複数の前記外側線路とは、隣接していない。

Description

デジタル移相器
　本発明は、デジタル移相器に関する。
　本願は、２０２２年８月３０日に日本に出願された特願２０２２－１３６６１６号に基づき優先権を主張し、その内容をここに援用する。
　下記非特許文献１には、マイクロ波、 準ミリ波あるいはミリ波を対象とするデジタル制御型の移相回路（デジタル移相回路）が開示されている。このデジタル移相回路は、非特許文献１の図２に示されているように、信号線路（signal line）、当該信号線路の両側に設けられた一対の内側線路（inner lines）、一対の内側線路の外側に各々設けられた一対の外側線路（outer lines）、一対の内側線路及び一対の外側線路の各一端に接続された第１接地バー、一対の外側線路の各他端に接続された第２接地バー、一対の内側線路の各他端と第２接地バーとの間に各々設けられる一対のＮＭＯＳスイッチ等を備える。
　このようなデジタル移相回路は、信号線路における信号波の伝送に起因して一対の内側線路あるいは一対の外側線路に流れるリターン電流を一対のＮＭＯＳスイッチの開／閉に応じて切り替えることにより、動作モードを低遅延モードと高遅延モードとに切り替える。すなわち、デジタル移相回路は、一対の内側線路にリターン電流が流れる場合に動作モードが低遅延モードとなり、一対の外側線路にリターン電流が流れる場合に動作モードが高遅延モードとなる。
A Ka-band Digitally-Controlled Phase Shifter with sub-degree Phase Precision (2016,IEEE,RFIC)
　ところで、上述したデジタル移相回路は、例えばフェイズドアレイアンテナ等を用いた５Ｇ通信網の基地局に適用され、実際には多数が縦続接続された状態で半導体基板上に実装される。すなわち、上記デジタル移相回路は、実際の移相器の構成における単位ユニットであり、数十個が縦続接続されることによって所望の機能を発揮するデジタル移相器を構成する。
　しかしながら、このようなデジタル移相器では、回路定数の１つであるインダクタンスについて、高遅延モード時の値（インダクタンス値）を低遅延モード時のインダクタンス値に対して十分に大きくすることが望ましいが、インダクタンス値を大きくするとサイズが大きくなるという問題がある。この結果、従来のデジタル移相器では、低遅延モードの位相と高遅延モードの位相との差（移相量）を十分に確保することが特に低い周波数において難しい。
　本発明は、上述した事情に鑑みてなされたものであり、高遅延モード時のインダクタンス値を従来よりも増大させることが可能なデジタル移相器の提供を目的とする。
　上記目的を達成するために、本発明の第１の態様のデジタル移相器は、第１列と、前記第１列と平行に延び、前記第１列が延びる方向と直交する方向から見て前記第１列と重なるように配置される第２列と、前記第１列の一端と前記第２列の一端とを電気的に接続する接続部と、を備え、前記第１列及び前記第２列の各々は、信号線路、当該信号線路の両側に設けられた一対の内側線路、当該一対の内側線路の一方の外側または当該一対の内側線路の他方の外側に設けられた外側線路、前記内側線路及び前記外側線路の各一端に接続された第１の接地導体、前記外側線路の他端に接続された第２の接地導体、前記内側線路の各他端と前記第２の接地導体との間に各々設けられる一対の電子スイッチを少なくとも備えた複数のデジタル移相回路が縦続接続されてなり、前記第１列において互いに隣り合う前記デジタル移相回路について、隣り合う前記第１の接地導体と前記第２の接地導体とが離間しており、前記第１列において互いに隣り合う前記デジタル移相回路について、前記外側線路が前記信号線路に対して位置関係が逆となり、前記第２列において互いに隣り合う前記デジタル移相回路について、隣り合う前記第１の接地導体と前記第２の接地導体とが離間しており、前記第２列において互いに隣り合う前記デジタル移相回路について、前記外側線路が前記信号線路に対して位置関係が逆となり、前記第１列が有する複数の前記外側線路と、前記第２列が有する複数の前記外側線路とは、前記直交する方向において隣接していない。
　本発明の第２の態様は、上記第１の態様において、前記内側線路と前記外側線路とは、同一の導電層に形成される。
　また、上記目的を達成するために、本発明の第３の態様のデジタル移相器は、複数のデジタル移相回路と複数の変形デジタル移相回路とが交互に縦続接続されてなるデジタル移相器であって、前記デジタル移相回路は、信号線路、当該信号線路の両側に設けられた一対の内側線路、当該内側線路の外側に各々設けられた一対の外側線路、前記内側線路及び前記外側線路の各一端に接続された第１の接地導体、前記外側線路の各他端に接続された第２の接地導体、前記内側線路の各他端と前記第２の接地導体との間に各々設けられる一対の電子スイッチを少なくとも備え、前記変形デジタル移相回路は、信号線路、当該信号線路の両側に設けられた一対の内側線路、一端が、当該内側線路の一端に接続されて前記内側線路の外側に向けて突出したＵ字状の形状を各々有する一対のループ接地導体、及び前記内側線路の各他端と前記ループ接地導体の各他端との間に各々設けられる一対の電子スイッチを少なくとも備える。
　本発明の第４の態様は、上記第３の態様において、前記複数のデジタル移相回路の各々において、前記一対の外側線路の一方が削除されており、前記複数の変形デジタル移相回路の各々において、前記一対のループ接地導体の一方が削除されている。
　本発明によれば、高遅延モード時のインダクタンス値を従来よりも増大させることが可能なデジタル移相器を提供することが可能である。
本発明の第１実施形態に係るデジタル移相器の構成を示す正面図である。 本発明の実施形態における基本デジタル移相回路の機能構成を示す概念図である。 本発明の第１実施形態に係るデジタル移相器の移相特性を示すグラフである。 本発明の第２実施形態に係るデジタル移相器の構成を示す正面図である。 本発明の第３実施形態に係るデジタル移相器の構成を示す正面図である。 本発明の第４実施形態に係るデジタル移相器の構成を示す正面図である。 本発明の第５実施形態に係るデジタル移相器の構成を示す正面図である。 本発明の第６実施形態に係るデジタル移相器の構成を示す正面図である。 本発明の第７実施形態に係るデジタル移相器の構成を示す正面図である。 本発明の第８実施形態に係るデジタル移相器の構成を示す正面図である。 本発明の第９実施形態に係るデジタル移相器の構成を示す正面図である。 本発明の第１０実施形態に係るデジタル移相器の構成を示す正面図である。
　以下、図面を参照して、本発明の実施形態について説明する。
〔第１実施形態〕
　最初に、本発明の第１実施形態について説明する。第１実施形態に係るデジタル移相器Ａ１は、マイクロ波、 準ミリ波あるいはミリ波等の高周波信号を入力とし、所定の移相量だけ位相シフトした複数の高周波信号を外部に出力する高周波回路である。
　このデジタル移相器Ａ１は、図１に示すように、ｎ個（複数）のデジタル移相回路Ｂ１～Ｂｎを縦続接続してなる。すなわち、このデジタル移相器Ａ１は、第１のデジタル移相回路Ｂ１、第２のデジタル移相回路Ｂ２、（中略）、第ｎのデジタル移相回路Ｂｎが直線状に縦続接続されてなる。このようなデジタル移相器Ａ１は、第１のデジタル移相回路Ｂ１または第ｎのデジタル移相回路Ｂｎから高周波信号を外部に出力する。
　ここで、第１～第ｎのデジタル移相回路Ｂ１～Ｂｎは、デジタル移相器Ａ１を構成する単位ユニットであり、直線状に縦続接続されることによって互いに隣り合う関係にある。このような第１～第ｎのデジタル移相回路Ｂ１～Ｂｎは、非特許文献１に開示されたデジタル制御型の移相回路と略同様な機能を備える。
　すなわち、第１～第ｎのデジタル移相回路Ｂ１～Ｂｎは、図２に代表符号Ｂとして示すように、信号線路１、一対の内側線路２ａ，２ｂ、一対の外側線路３ａ，３ｂ、一対の接地導体４ａ，４ｂ、コンデンサ５、７つの接続導体６ａ～６ｇ、４つの電子スイッチ７ａ～７ｄ及びスイッチ制御部８を備える。以下では、第１～第ｎのデジタル移相回路Ｂ１～Ｂｎを総称して基本デジタル移相回路Ｂという。
　信号線路１と一対の接地導体４ａ，４ｂとの対向方向において信号線路１が設けられている側を、基本デジタル移相回路Ｂの上側と言い、上記対向方向において一対の接地導体４ａ，４ｂが設けられている側を、基本デジタル移相回路Ｂの下側と言う場合がある。
　信号線路１は、図２に示すように所定方向に延在する直線状の帯状導体である。すなわち、この信号線路１は、一定幅、一定厚及び所定長さを有する長尺板状の導体である。このような信号線路１には、手前側（信号線路１の延在方向において第２の接地導体４ｂが設けられている側）から奥側（信号線路１の延在方向において第１の接地導体４ａが設けられている側）に向かって、つまり手前側の端部（入力端）から奥側の端部（出力端）に向かって信号電流が流れる。この信号電流は、上述したマイクロ波、 準ミリ波あるいはミリ波の波長域を有する高周波信号である。
　このような信号線路１は、電気的には分布回路定数としてのインダクタンスＬ１を有する。このインダクタンスＬ１は、信号線路１の長さ等、信号線路１の形状に応じた大きさの寄生インダクタンスである。また、この信号線路１は、電気的には分布回路定数としての静電容量Ｃ１をも有する。この静電容量Ｃ１は、信号線路と内側線路との間、信号線路と外側線路との間、あるいはシリコン基板間の寄生容量である。
　一対の内側線路２ａ，２ｂは、上記信号線路１の両側に設けられた直線状の帯状導体である。このような一対の内側線路２ａ，２ｂのうち、第１の内側線路２ａは、信号線路１の一方側（図２における右側）に離間配置され、一定幅、一定厚及び所定長さを有する長尺板状の導体である。すなわち、この第１の内側線路２ａは、信号線路１と所定距離を隔てて平行に設けられており、信号線路１の延在方向と同一な方向に延在する。
　第２の内側線路２ｂは、上記信号線路１の他方側（図２における左側）に離間配置され、第１の内側線路２ａと同様に一定幅、一定厚及び所定長さを有する長尺板状の導体である。この第２の内側線路２ｂは、信号線路１に対して第１の内側線路２ａと同様な距離を隔てて平行に設けられており、第１の内側線路２ａと同様に信号線路１の延在方向と同一な方向に延在する。
　第１の外側線路３ａは、上述した信号線路１の一方側において第１の内側線路２ａの外側に設けられた直線状の帯状導体である。すなわち、第１の外側線路３ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、信号線路１の一方側において第１の内側線路２ａよりも信号線路１から遠い位置に設けられている。
　また、第１の外側線路３ａは、図示するように第１の内側線路２ａを挟んだ状態で信号線路１から所定距離を隔てて平行に設けられている。すなわち、第１の外側線路３ａは、上述した第１の内側線路２ａ及び第２の内側線路２ｂと同様に信号線路１の延在方向と同一な方向に延在する。
　第２の外側線路３ｂは、上述した信号線路１の他方側つまり第１の外側線路３ａとは異なる側において、第２の内側線路２ｂの外側に設けられた直線状の帯状導体である。すなわち、第２の外側線路３ｂは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、信号線路１の他方側において第２の内側線路２ｂよりも信号線路１から遠い位置に設けられている。
　また、第２の外側線路３ｂは、図示するように第２の内側線路２ｂを挟んだ状態で信号線路１から所定距離を隔てて平行に設けられている。すなわち、第２の外側線路３ｂは、上述した第１の内側線路２ａ及び第２の内側線路２ｂ並びに第１の外側線路３ａと同様に、信号線路１の延在方向と同一な方向に延在する。
　第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各一端側に設けられる直線状の帯状導体である。すなわち、第１の接地導体４ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、電気的に接地されている。
　また、第１の接地導体４ａは、同一方向に延在する第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂに対して直交するように設けられている。すなわち、第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各一端側において、左右方向に延在するように設けられている。
　さらに、第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂから所定距離を隔てた下方に設けられている。すなわち、第１の接地導体４ａと第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各端部との間には、上下方向に一定の距離が設けられている。
　ここで、第１の接地導体４ａは、左右方向における一端（図２における右端）が第１の外側線路３ａの右側縁部と略同一位置となるように長さ設定されている。また、この第１の接地導体４ａは、左右方向における他端（図２における左端）が第２の外側線路３ｂの左側縁部と略同一位置となるように長さ設定されている。
　第２の接地導体４ｂは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各他端側に設けられる直線状の帯状導体である。すなわち、第２の接地導体４ｂは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、電気的に接地されている。
　また、第２の接地導体４ｂは、同一方向に延在する第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂに対して直交するように設けられている。すなわち、第２の接地導体４ｂは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各他端側において、左右方向に延在するように設けられている。
　さらに、第２の接地導体４ｂは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂから所定距離を隔てた下方に設けられている。すなわち、第２の接地導体４ｂと第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各端部との間には、上下方向に一定の距離が設けられている。
　ここで、第２の接地導体４ｂは、左右方向における一端（図２における右端）が第１の外側線路３ａの右側縁部と略同一位置となるように長さ設定されている。また、第２の接地導体４ｂは、左右方向における他端（図２における左端）が第２の外側線路３ｂの左側縁部と略同一位置となるように長さ設定されている。すなわち、第２の接地導体４ｂは、左右方向における位置が第１の接地導体４ａと同一である。
　コンデンサ５は、上部電極が第７の接続導体６ｇを介して信号線路１に接続され、下部電極が第４の電子スイッチ７ｄを介して第２の接地導体４ｂに接続される平行平板である。このコンデンサ５は、平行平板の対向面積に応じた静電容量Ｃａを有する。すなわち、この静電容量Ｃａは、信号線路１と第２の接地導体４ｂとの間に設けられる回路定数である。
　第１の接続導体６ａは、第１の内側線路２ａの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。すなわち、この第１の接続導体６ａは、上下方向に延在する導体であり、一端（上端）が第１の内側線路２ａの下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　第２の接続導体６ｂは、第２の内側線路２ｂの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。すなわち、この第２の接続導体６ｂは、第１の接続導体６ａと同様に上下方向に延在する導体であり、一端（上端）が第２の内側線路２ｂの下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　第３の接続導体６ｃは、第１の外側線路３ａの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。すなわち、この第３の接続導体６ｃは、上下方向に延在する導体であり、一端（上端）が第１の外側線路３ａの一端における下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　第４の接続導体６ｄは、第１の外側線路３ａの他端と第２の接地導体４ｂとを電気的かつ機械的に接続する導体である。すなわち、この第４の接続導体６ｄは、上下方向に延在する導体であり、一端（上端）が第１の外側線路３ａの他端における下面に接続し、他端（下端）が第２の接地導体４ｂの上面に接続する。
　第５の接続導体６ｅは、第２の外側線路３ｂの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。すなわち、この第５の接続導体６ｅは、上下方向に延在する導体であり、一端（上端）が第２の外側線路３ｂの一端における下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　第６の接続導体６ｆは、第２の外側線路３ｂの他端と第２の接地導体４ｂとを電気的かつ機械的に接続する導体である。すなわち、この第６の接続導体６ｆは、上下方向に延在する導体であり、一端（上端）が第２の外側線路３ｂの他端における下面に接続し、他端（下端）が第２の接地導体４ｂの上面に接続する。
　第７の接続導体６ｇは、信号線路１とコンデンサ５の一端とを電気的かつ機械的に接続する導体である。すなわち、第７の接続導体６ｇは、上下方向に延在する導体であり、一端（上端）が信号線路１の下面に接続し、他端（下端）がコンデンサ５の一端（上面）に接続する。
　第１の電子スイッチ７ａは、第１の内側線路２ａの他端と第２の接地導体４ｂとを開閉自在に接続するトランジスタである。この第１の電子スイッチ７ａは、図示するように例えばＭＯＳ型ＦＥＴであり、ドレイン端子が第１の内側線路２ａの他端に接続され、ソース端子が第２の接地導体４ｂに接続され、またゲート端子がスイッチ制御部８に接続されている。
　このような第１の電子スイッチ７ａは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいてドレイン端子とソース端子との導通状態を開状態あるいは閉状態に切替える。すなわち、第１の電子スイッチ７ａは、スイッチ制御部８によって第１の内側線路２ａの他端と第２の接地導体４ｂとの接続をＯＮ／ＯＦＦする。
　第２の電子スイッチ７ｂは、第２の内側線路２ｂの他端と第２の接地導体４ｂとを開閉自在に接続するトランジスタである。この第２の電子スイッチ７ｂは、第１の電子スイッチ７ａと同様にＭＯＳ型ＦＥＴであり、ドレイン端子が第２の内側線路２ｂの他端に接続され、ソース端子が第２の接地導体４ｂに接続され、またゲート端子がスイッチ制御部８に接続されている。
　このような第２の電子スイッチ７ｂは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいてドレイン端子とソース端子との導通状態を開状態あるいは閉状態に切替える。すなわち、第２の電子スイッチ７ｂは、スイッチ制御部８によって第２の内側線路２ｂの他端と第２の接地導体４ｂとの接続をＯＮ／ＯＦＦする。
　第３の電子スイッチ７ｃは、信号線路１の一端と第１の接地導体４ａとを開閉自在に接続するトランジスタである。この第３の電子スイッチ７ｃは、上述した第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂと同様にＭＯＳ型ＦＥＴであり、ドレイン端子が信号線路１に接続され、ソース端子が第１の接地導体４ａに接続され、またゲート端子がスイッチ制御部８に接続されている。なお、第３の電子スイッチ７ｃについては、信号線路１の一端と第１の接地導体４ａとの間ではなく、信号線路１の他端と第２の接地導体４ｂとの間に設けてもよい（図２参照）。
　このような第３の電子スイッチ７ｃは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいてドレイン端子とソース端子との導通状態を開状態あるいは閉状態に切替える。すなわち、第３の電子スイッチ７ｃは、スイッチ制御部８によって信号線路１の一端と第１の接地導体４ａとの接続をＯＮ／ＯＦＦする。
　第４の電子スイッチ７ｄは、コンデンサ５の他端と第２の接地導体４ｂとを開閉自在に接続するトランジスタである。この第４の電子スイッチ７ｄは、上述した第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ及び第３の電子スイッチ７ｃと同様にＭＯＳ型ＦＥＴであり、ドレイン端子がコンデンサ５の他端に接続され、ソース端子が第２の接地導体４ｂに接続され、またゲート端子がスイッチ制御部８に接続されている。
　このような第４の電子スイッチ７ｄは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいてドレイン端子とソース端子との導通状態を開状態あるいは閉状態に切替える。すなわち、第４の電子スイッチ７ｄは、スイッチ制御部８によってコンデンサ５の他端と第２の接地導体４ｂとの接続をＯＮ／ＯＦＦする。なお、第４の電子スイッチ７ｄは、本発明のコンデンサ用電子スイッチに相当する。
　スイッチ制御部８は、上述した第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ、第３の電子スイッチ７ｃ及び第４の電子スイッチ７ｄを制御する制御回路である。このスイッチ制御部８は、４つの出力ポートを備えており、各出力ポートから第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ、第３の電子スイッチ７ｃ及び第４の電子スイッチ７ｄの各ゲート端子にゲート信号を個別に出力する。すなわち、このスイッチ制御部８は、上記ゲート信号によって第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ、第３の電子スイッチ７ｃ及び第４の電子スイッチ７ｄのＯＮ／ＯＦＦ動作を制御する。
　ここで、図２では基本デジタル移相回路Ｂ（つまり第１～第ｎのデジタル移相回路Ｂ１～Ｂｎ）の機械的構造が解り易いように基本デジタル移相回路Ｂを斜視した模式図を示しているが、実際の基本デジタル移相回路Ｂは、半導体製造技術を利用することにより、絶縁層を挟んで複数の導電層が積層された積層構造物として形成される。
　例えば、基本デジタル移相回路Ｂは、信号線路１、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂが第１の導電層に形成され、第１の接地導体４ａ及び第２の接地導体４ｂは、絶縁層を挟んで第１の導電層と対向する第２の導電層に形成される。
　第１の導電層の構成要素、第２の導電層の構成要素、コンデンサ５並びに第１～第４の電子スイッチ７ａ～７ｄは、ビア（スルーホール）によって接続される。すなわち、これらビアは、絶縁層内に埋設され、上述した第１の接続導体６ａ、第２の接続導体６ｂ、第３の接続導体６ｃ、第４の接続導体６ｄ、第５の接続導体６ｅ、第６の接続導体６ｆ及び第７の接続導体６ｇとして機能する。
　このような基本デジタル移相回路Ｂ（第１～第ｎのデジタル移相回路Ｂ１～Ｂｎ）からなるデジタル移相器Ａ１は、図１に示すように複数のデジタル移相回路Ｂ１～Ｂｎが第１の接地導体４ａと第２の接地導体４ｂとが所定距離を隔てて対峙するように配置された構成を有している。すなわち、第１実施形態に係るデジタル移相器Ａ１において、互いに隣り合うデジタル移相回路Ｂ１～Ｂｎは、対峙関係にある第１の接地導体４ａと第２の接地導体４ｂとの間に隙間Ｐが形成されている。デジタル移相回路Ｂ１～Ｂｎにおいて、互いに隣り合う信号線路１，１は、互いに接続されている。
　続いて、第１実施形態に係るデジタル移相器Ａ１の動作について詳しく説明する。
　この基本デジタル移相回路Ｂは、第１、第２及び第４の電子スイッチ７ａ，７ｂ，７ｄの導通状態に応じて動作モードが切替えられる。すなわち、基本デジタル移相回路Ｂの動作モードには、スイッチ制御部８によって第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂのみがＯＮ状態に設定される低遅延モードと、スイッチ制御部８によって第４の電子スイッチ７ｄのみがＯＮ状態に設定される高遅延モードとがある。
　低遅延モードにおいて、スイッチ制御部８は、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂをＯＮ状態に設定し、また第４の電子スイッチ７ｄをＯＦＦ状態に設定する。すなわち、低遅延モードでは、高周波信号が信号線路１の入力端（他端）から出力端（一端）まで伝搬するまで第１の伝搬遅延時間ＴＬによって、高遅延モードにおける第２の位相差θＨよりも小さな第１の位相差θＬが発生する。
　この低遅延モードについてさらに詳しく説明すると、第１の内側線路２ａは、第１の電子スイッチ７ａがＯＮ状態に設定されることにより、他端が第２の接地導体４ｂと接続された状態となる。すなわち、第１の内側線路２ａは、一端が第１の接続導体６ａを介して第１の接地導体４ａに常時接続されており、他端が第１の電子スイッチ７ａを介して第２の接地導体４ｂと接続されることによって一端と他端との間に電流が流れ得る第１の通電経路を形成する。
　一方、第２の内側線路２ｂは、第２の電子スイッチ７ｂがＯＮ状態に設定されることにより、他端が第２の接地導体４ｂと接続された状態となる。すなわち、第２の内側線路２ｂは、一端が第２の接続導体６ｂを介して第１の接地導体４ａに常時接続されており、他端が第２の電子スイッチ７ｂを介して第２の接地導体４ｂと接続されることによって一端と他端との間に電流が流れ得る第２の通電経路を形成する。
　そして、このような第１の内側線路２ａ及び第２の内側線路２ｂの両端接続状態において、信号線路１に入力端から出力端に向かって信号電流が流れると、当該伝搬に起因して第１の内側線路２ａ及び第２の内側線路２ｂには、一端から他端に向かって信号電流のリターン電流が流れる。
　すなわち、第１の通電経路を形成する第１の内側線路２ａには、信号線路１における信号電流の通電によって信号電流の通電方向とは逆方向の第１のリターン電流が流れる。また、第２の通電経路を形成する第２の内側線路２ｂには、信号線路１における信号電流の通電によって信号電流の通電方向とは逆方向、つまり第１のリターン電流と同方向に第２のリターン電流が流れる。
　ここで、第１の内側線路２ａに流れる第１のリターン電流及び第２の内側線路２ｂに流れる第２のリターン電流は、いずれも信号電流の通電方向に対して逆方向である。したがって、第１のリターン電流及び第２のリターン電流は、信号線路１と第１の内側線路２ａ及び第２の内側線路２ｂとの電磁気的な結合に起因して、信号線路１のインダクタンスＬ１を減少させるように作用する。このインダクタンスＬ１の低減量をΔＬｓとすると、信号線路１の実効的なインダクタンスＬｍは（Ｌ１－ΔＬｓ）となる。
　また、信号線路１は、上述したように寄生容量としての静電容量Ｃ１を有している。低遅延モードでは、第４の電子スイッチ７ｄがＯＦＦ状態に設定されるので、コンデンサ５は、信号線路１と第２の接地導体４ｂとの間に接続されていない状態である。すなわち、コンデンサ５の静電容量Ｃａは、信号線路１を伝搬する高周波信号に影響を与えない。したがって、信号線路１を伝搬する高周波信号には、（Ｌｍ×Ｃ１）１／２に比例した第１の伝搬遅延時間ＴＬが作用する。
　そして、信号線路１の出力端（一端）における高周波信号は、このような第１の伝搬遅延時間ＴＬに起因して信号線路１の入力端（他端）における高周波信号より位相が第１の位相差θＬだけ遅れる。すなわち、低遅延モードでは、第１のリターン電流及び第２のリターン電流によって信号線路１のインダクタンスＬ１がインダクタンスＬｍに低減されることによって、信号線路１が有する本来の伝搬遅延時間が減少し、この結果として信号線路１が本来有する位相差よりも小さな第１の位相差θＬが実現される。
　ここで、低遅延モードでは、第３の電子スイッチ７ｃがＯＮ状態に設定されることにより、信号線路１の損失を意図的に増加させている。この損失付与は、低遅延モードにおける高周波信号の出力振幅を高遅延モードにおける出力振幅に近付けるためのものである。
　すなわち、低遅延モードにおける高周波信号の損失は、高遅延モードにおける高周波信号の損失よりも明確に小さい。この損失差は、動作モードを低遅延モードと高遅延モードとに切り替えた場合に基本デジタル移相回路Ｂから出力される高周波信号の振幅差を招来させる。このような事情に対して、基本デジタル移相回路Ｂでは、低遅延モードで第３の電子スイッチ７ｃをＯＮ状態に設定することにより、上記振幅差を解消している。
　一方、高遅延モードにおいて、スイッチ制御部８は、第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ、第３の電子スイッチ７ｃをＯＦＦ状態に設定し、また第４の電子スイッチ７ｄをＯＮ状態に設定する。すなわち、高遅延モードでは、高周波信号が信号線路１の入力端（他端）から出力端（一端）まで伝搬するまで第２の伝搬遅延時間ＴＨによって、低遅延モードにおける第１の位相差θＬよりも大きな第２の位相差θＨが発生する。
　この高遅延モードでは、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂがＯＦＦ状態に設定されるので、第１の内側線路２ａには第１の通電経路が形成されず、また第２の内側線路２ｂには第２の通電経路が形成されない。したがって、第１の内側線路２ａに流れる第１のリターン電流は極めて小さくなり、また第２の内側線路２ｂに流れる第２のリターン電流は極めて小さくなる。
　これに対して、第１の外側線路３ａは、一端が第３の接続導体６ｃを介して第１の接地導体４ａに接続され、また他端が第４の接続導体６ｄを介して第２の接地導体４ｂに接続されている。すなわち、第１の外側線路３ａには一端と他端との間に電流が流れ得る第３の通電経路が予め形成されている。したがって、高遅延モードでは、信号線路１における信号電流に起因して、第１の外側線路３ａの一端から他端に向かって第３のリターン電流が流れる。この第３のリターン電流は、信号線路１における信号電流の通電方向に対して逆方向である。したがって、第３のリターン電流は、信号線路１と第１の外側線路３ａとの電磁気的な結合に起因して信号線路１のインダクタンスＬ１を減少させ得る。
　また、第２の外側線路３ｂは、一端が第５の接続導体６ｅを介して第１の接地導体４ａに接続され、また他端が第６の接続導体６ｆを介して第２の接地導体４ｂに接続されている。すなわち、第２の外側線路３ｂには一端と他端との間に電流が流れ得る第４の通電経路が予め形成されている。したがって、高遅延モードでは、信号線路１における信号電流に起因して、第２の外側線路３ｂの一端から他端に向かって第４のリターン電流が流れる。この第４のリターン電流は、信号線路１における信号電流の通電方向に対して逆方向である。したがって、第４のリターン電流は、信号線路１と第２の外側線路３ｂとの電磁気的な結合に起因して信号線路１のインダクタンスＬ１を減少させ得る。
　ここで、信号線路１と第１の外側線路３ａ及び第２の外側線路３ｂとの距離は、信号線路１と第１の内側線路２ａ及び第２の内側線路２ｂとの距離よりも大きい。したがって、第３のリターン電流及び第４のリターン電流は、第１のリターン電流及び第２のリターン電流よりもインダクタンスＬ１を減少させる作用が小さい。第３のリターン電流及び第４のリターン電流に起因するインダクタンスＬ１の低減量をΔＬｈとすると、信号線路１の実効的なインダクタンスＬｐは（Ｌ１－ΔＬｈ）となる。
　一方、信号線路１は寄生容量としての静電容量Ｃ１を有している。また、高遅延モードでは、第４の電子スイッチ７ｄがＯＮ状態に設定されるので、信号線路１と第２の接地導体４ｂとの間にはコンデンサ５が接続されている。すなわち、信号線路１は、コンデンサ５の静電容量Ｃａと静電容量Ｃ１（寄生容量）とを合算した静電容量Ｃｂを有する。したがって、信号線路１を伝搬する高周波信号には、（Ｌｐ×Ｃｂ）１／２に比例した第２の伝搬遅延時間ＴＨが作用する。
　そして、信号線路１の出力端における高周波信号は、このような第２の伝搬遅延時間ＴＨに起因して信号線路１の入力端における高周波信号より位相が第２の位相差θＨだけ遅れる。すなわち、高遅延モードでは、第３のリターン電流及び第４のリターン電流によって信号線路１のインダクタンスＬ１がインダクタンスＬｎに弱く低減されることによって、また第４の電子スイッチ７ｄがＯＮ状態に設定されることによって、低遅延モードの第１の位相差θＬよりも大きな第２の位相差θＨが実現される。
　なお、高遅延モードでは、第３の電子スイッチ７ｃがＯＦＦ状態に設定される。すなわち、高遅延モードでは、信号線路１の損失を意図的に増加させる処置は施されない。この結果、高遅延モードにおける高周波信号の出力振幅は、低遅延モードにおける出力振幅に近づく。
　このような第１実施形態に係るデジタル移相器Ａ１では、直線状に縦続接続されることによって互いに隣り合うデジタル移相回路Ｂ１～Ｂｎにおいて、互いに隣り合う外側線路３ａと外側線路３ａとが隙間Ｐを持って対峙し、互いに隣り合う第２の外側線路３ｂと第２の外側線路３ｂとが隙間Ｐを持って対峙する。また、互いに隣り合うデジタル移相回路Ｂ１～Ｂｎにおいて、互いに隣り合う第１の接地導体４ａと第２の接地導体４ｂとが隙間Ｐを持って配置されている。
　すなわち、互いに隣り合うデジタル移相回路Ｂ１～Ｂｎにおいて、互いに隣り合う２つの第１の外側線路３ａ，３ａ及び互いに隣り合う２つの第２の外側線路３ｂ，３ｂは、直接接触することなく隙間Ｐを持って配置されている。また、互いに隣り合うデジタル移相回路Ｂ１～Ｂｎにおいて、互いに隣り合う第１の接地導体４ａと第２の接地導体４ｂとは、直接接触することなく隙間Ｐを持って配置されている。
　例えば、図１に示す第１のデジタル移相回路Ｂ１、第２のデジタル移相回路Ｂ２及び第３のデジタル移相回路Ｂ３に着目すると、第１のデジタル移相回路Ｂ１における第１の外側線路３ａと第２のデジタル移相回路Ｂ２における第１の外側線路３ａとは互いに隣り合う関係にある。また、第１のデジタル移相回路Ｂ１における第２の外側線路３ｂと第２のデジタル移相回路Ｂ２における第２の外側線路３ｂとは互いに隣り合う関係にある。
　さらに、第１のデジタル移相回路Ｂ１の第１の接地導体４ａと第２のデジタル移相回路Ｂ２の第２の接地導体４ｂとは互いに隣り合う関係にある。これら第１のデジタル移相回路Ｂ１及び第２のデジタル移相回路Ｂ２について、２つの第１の外側線路３ａ，３ａ、２つの第２の外側線路３ｂ，３ｂ並びに第１の接地導体４ａ及び第２の接地導体４ｂは、接触することなく隙間Ｐを持って配置されている。
　また、第２のデジタル移相回路Ｂ２における第１の外側線路３ａと第３のデジタル移相回路Ｂ３における第１の外側線路３ａとは、互いに隣り合う関係にある。また、第２のデジタル移相回路Ｂ２における第２の外側線路３ｂと第３のデジタル移相回路Ｂ３における第２の外側線路３ｂとは、互いに隣り合う関係にある。
　さらに、第２のデジタル移相回路Ｂ２の第１の接地導体４ａと第３のデジタル移相回路Ｂ３の第２の接地導体４ｂとは、互いに隣り合う関係にある。これら第２のデジタル移相回路Ｂ２及び第３のデジタル移相回路Ｂ３についても、２つの第１の外側線路３ａ，３ａ、２つの第２の外側線路３ｂ，３ｂ並びに第１の接地導体４ａ及び第２の接地導体４ｂは、接触することなく隙間Ｐを持って配置されている。
　このようなデジタル移相器Ａ１では、互いに隣り合う２つの第１の外側線路３ａ，３ａ、２つの第２の外側線路３ｂ，３ｂ並びに第１の接地導体４ａ及び第２の接地導体４ｂが直接接触していないので、高遅延時の１ユニットあたりの正味のリターンパス合計(４ｂ，３ｂ，４ｂの合計)を長くすることができ、インダクタンス値を高くすることができる。直接接触していれば高遅延時の隣りあう第２の接地導体４ｂに流れる逆方向のリターン電流が互いに打ち消され、第２の接地導体４ｂの正味のリターンパス長は０（ゼロ）となる。
　したがって、第１実施形態によれば、高遅延モード時のインダクタンス値を従来よりも増大させることが可能なデジタル移相器Ａ１の提供が可能である。したがって、第１実施形態によれば、高遅延モード時の位相と低遅延モード時の位相との差異（移相量）を従来よりも増大させることが可能である。
　ここで、図３の実線は、第１実施形態に係るデジタル移相器Ａ１の移相特性を示すグラフである。この図３に示すように、第１実施形態に係るデジタル移相器Ａ１によれば、周波数が高くなる程に大きな移相量を確保することが可能である。また、第１実施形態に係るデジタル移相器Ａ１によれば、高遅延モード時の位相と低遅延モード時の位相との差異（移相量）を十分に確保することが可能である。
　なお、図３の点線は、比較例を示しており、導電層を変えた場合の移相特性である。すなわち、この点線は、第１の接地導体４ａを第２の接地導体４ｂとは違う層に形成した場合の移相特性であり、移相量を実線よりもさらに大きくすることができる。
〔第２実施形態〕
　次に、本発明の第２実施形態について図４を参照して説明する。第２実施形態に係るデジタル移相器Ａ２は、図４に示すように、互いに隣り合うデジタル移相回路Ｂ１～Ｂｎにおいて、信号線路１に対する第１の外側線路３ａ及び第２の外側線路３ｂの距離が異なる。
　第１実施形態に係るデジタル移相器Ａ１は、図１に示すように互いに隣り合うデジタル移相回路Ｂ１～Ｂｎにおいて、信号線路１に対する第１の外側線路３ａ及び第２の外側線路３ｂの距離が同一である。これに対して、第２実施形態に係るデジタル移相器Ａ２は、信号線路１に対する第１の外側線路３ａ及び第２の外側線路３ｂの距離が基本デジタル移相回路Ｂとは異なる第１変形デジタル移相回路ａＢを採用し、基本デジタル移相回路Ｂ及び第１変形デジタル移相回路ａＢを交互に配置した構成を有している。
　すなわち、第２実施形態に係るデジタル移相器Ａ２は、図４に示すように、基本デジタル移相回路Ｂを第１のデジタル移相回路Ｂ１，第３のデジタル移相回路Ｂ３，（中略）、第ｎのデジタル移相回路Ｂｎに採用する。また、このデジタル移相器Ａ２は、信号線路１に対する第１の外側線路３ａ及び第２の外側線路３ｂの位置が基本デジタル移相回路Ｂとは異なる第１変形デジタル移相回路ａＢを第２のデジタル移相回路Ｂ２，（中略）、第ｎ－１のデジタル移相回路Ｂｎ－１に採用する。
　より具体的には、第１変形デジタル移相回路ａＢは、図４に示すように、第１の外側線路３ａ及び第２の外側線路３ｂの位置が基本デジタル移相回路Ｂの第１の外側線路３ａ及び第２の外側線路３ｂよりも信号線路１に近い。すなわち、第１変形デジタル移相回路ａＢは、第１の接地導体４ａ及び第２の接地導体４ｂの長さが基本デジタル移相回路Ｂの第１の接地導体４ａ及び第２の接地導体４ｂよりも短い。
　このようなデジタル移相器Ａ２では、互いに隣り合う第１の外側線路３ａと第１の外側線路３ａとの距離、及び、互いに隣り合う第２の外側線路３ｂと第２の外側線路３ｂとの距離が第１実施形態に係るデジタル移相器Ａ１よりも長い。
　このようなデジタル移相器Ａ２では、互いに隣り合う２つの第１の外側線路３ａ，３ａ、２つの第２の外側線路３ｂ，３ｂ並びに第１の接地導体４ａ及び第２の接地導体４ｂが直接接触せず、しかも、第１実施形態に係るデジタル移相器Ａ１よりもさらに離間しているので、高遅延モード時のインダクタンス値をさらに高くすることができる。
　したがって、第２実施形態によれば、高遅延モード時のインダクタンス値をさらに増大させることが可能なデジタル移相器Ａ２の提供が可能である。したがって、第２実施形態によれば、高遅延モード時の位相と低遅延モード時の位相との差異（移相量）をさらに増大させることが可能である。
〔第３実施形態〕
　次に、本発明の第３実施形態について図５を参照して説明する。第３実施形態に係るデジタル移相器Ａ３は、図５に示すように、互いに隣り合うデジタル移相回路Ｂ１～Ｂｎにおいて、第１の外側線路３ａ及び第２の外側線路３ｂ並びに第１の接地導体４ａ及び第２の接地導体４ｂが異なる導電層に形成される。
　第１実施形態で説明したように、基本デジタル移相回路Ｂは、実際には絶縁層を挟んで複数の導電層が積層された積層構造物として形成される。例えば、基本デジタル移相回路Ｂは、信号線路１、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂが第１の導電層に形成され、第１の接地導体４ａ及び第２の接地導体４ｂが絶縁層を挟んで第１の導電層と対向する第２の導電層に形成される。
　これに対して、第３実施形態に係るデジタル移相器Ａ３は、基本デジタル移相回路Ｂに加えて、導電層が基本デジタル移相回路Ｂとは異なる第２変形デジタル移相回路ｂＢを採用し、また基本デジタル移相回路Ｂ及び第２変形デジタル移相回路ｂＢを交互に配置した構成を有している。
　すなわち、第３実施形態に係るデジタル移相器Ａ３は、図５に示すように、基本デジタル移相回路Ｂを第１のデジタル移相回路Ｂ１，第３のデジタル移相回路Ｂ３，（中略）、第ｎのデジタル移相回路Ｂｎに採用する。また、このデジタル移相器Ａ３は、導電層が基本デジタル移相回路Ｂとは異なる第２変形デジタル移相回路ｂＢを第２のデジタル移相回路Ｂ２，（中略）、第ｎ－１のデジタル移相回路Ｂｎ－１に採用する。
　第２変形デジタル移相回路ｂＢは、より具体的には、第１の外側線路３ａ及び第２の外側線路３ｂが基本デジタル移相回路Ｂの第１の外側線路３ａ及び第２の外側線路３ｂとは異なる導電層に形成される。また、第２変形デジタル移相回路ｂＢは、第１の接地導体４ａ及び第２の接地導体４ｂが基本デジタル移相回路Ｂの第１の接地導体４ａ及び第２の接地導体４ｂとは異なる導電層に形成される。
　このようなデジタル移相器Ａ３では、互いに隣り合う２つの第１の外側線路３ａ，３ａ、２つの第２の外側線路３ｂ，３ｂ並びに第１の接地導体４ａ及び第２の接地導体４ｂが直接接触せず、しかも、第１実施形態に係るデジタル移相器Ａ１よりもさらに離間しているので、高遅延モード時のインダクタンス値をさらに高くすることができる。
　したがって、第３実施形態によれば、高遅延モード時のインダクタンス値を第１実施形態に係るデジタル移相器Ａ１よりも増大させることが可能である。そして、この結果として、高遅延モード時の位相と低遅延モード時の位相との差異（移相量）をデジタル移相器Ａ１よりも増大させることが可能である。
〔第４実施形態〕
　次に、本発明の第４実施形態について図６を参照して説明する。第４実施形態に係るデジタル移相器Ａ４は、図６に示すように、第２実施形態に係るデジタル移相器Ａ２の構造上の特徴と第３実施形態に係るデジタル移相器Ａ３の構造上の特徴とを併せ持っている。
　このデジタル移相器Ａ４は、基本デジタル移相回路Ｂに加えて、信号線路１に対する第１の外側線路３ａ及び第２の外側線路３ｂの距離が異なり、かつ、第１の外側線路３ａ及び第２の外側線路３ｂ並びに第１の接地導体４ａ及び第２の接地導体４ｂが異なる導電層に形成された第３変形デジタル移相回路ｃＢを採用する。また、このデジタル移相器Ａ４は、基本デジタル移相回路Ｂ及び第３変形デジタル移相回路ｃＢを交互に配置した構成を有している。
　すなわち、第４実施形態に係るデジタル移相器Ａ４は、図６に示すように、基本デジタル移相回路Ｂを第１のデジタル移相回路Ｂ１，第３のデジタル移相回路Ｂ３，（中略）、第ｎのデジタル移相回路Ｂｎに採用する。また、このデジタル移相器Ａ４は、第３変形デジタル移相回路ｃＢを第２のデジタル移相回路Ｂ２，（中略）、第ｎ－１のデジタル移相回路Ｂｎ－１に採用する。
　このようなデジタル移相器Ａ４では、互いに隣り合う２つの第１の外側線路３ａ，３ａ、２つの第２の外側線路３ｂ，３ｂ並びに第１の接地導体４ａ及び第２の接地導体４ｂが直接接触せず、しかも、第２実施形態に係るデジタル移相器Ａ２及び第３実施形態に係るデジタル移相器Ａ３よりもさらに離間しているので、高遅延モード時のインダクタンス値をさらに高くすることができる。
　したがって、第４実施形態によれば、高遅延モード時のインダクタンス値をさらに増大させることが可能なデジタル移相器Ａ４の提供が可能である。したがって、第４実施形態によれば、高遅延モード時の位相と低遅延モード時の位相との差異（移相量）をさらに増大させることが可能である。
〔第５実施形態〕
　次に、本発明の第５実施形態について図７を参照して説明する。第５実施形態に係るデジタル移相器Ａ５は、図７に示すように、互いに隣り合うデジタル移相回路Ｂ１～Ｂｎにおいて、信号線路１に対する位置関係が逆となるように第１の外側線路３ａ及び第２の外側線路３ｂ（一対の外側線路）の一方を削除した構成を有している。また、このデジタル移相器Ａ５は、上記第１の外側線路３ａ及び第２の外側線路３ｂの一方の削除に伴って、第１の接地導体４ａ及び第２の接地導体４ｂの長さが短く設定されている。
　このデジタル移相器Ａ５は、図７に示すように、第４変形デジタル移相回路ｄＢと第５変形デジタル移相回路ｅＢとを採用し、第４変形デジタル移相回路ｄＢと第５変形デジタル移相回路ｅＢとが交互に配置されている。すなわち、デジタル移相器Ａ５は、第４変形デジタル移相回路ｄＢを第１のデジタル移相回路Ｂ１，第３のデジタル移相回路Ｂ３，（中略）、第ｎのデジタル移相回路Ｂｎに採用する。また、このデジタル移相器Ａ５は、第５変形デジタル移相回路ｅＢを第２のデジタル移相回路Ｂ２，（中略）、第ｎ－１のデジタル移相回路Ｂｎ－１に採用する。
　第４変形デジタル移相回路ｄＢは、基本デジタル移相回路Ｂにおける第１の外側線路３ａ及び第２の外側線路３ｂのうち、第１の外側線路３ａを削除した構成を有している。また、この第４変形デジタル移相回路ｄＢは、第１の外側線路３ａの削除に伴って、基本デジタル移相回路Ｂにおける第１の接地導体４ａ及び第２の接地導体４ｂよりも短い第１の接地導体４ａ’及び第２の接地導体４ｂ’を備える。これら第１の接地導体４ａ’及び第２の接地導体４ｂ’は、図示するように第２の外側線路３ｂの外側縁部と第１の内側線路２ａの外側縁部とに亘って延在する。
　第５変形デジタル移相回路ｅＢは、基本デジタル移相回路Ｂにおける第１の外側線路３ａ及び第２の外側線路３ｂのうち、第２の外側線路３ｂを削除した構成を有している。また、この第５変形デジタル移相回路ｅＢは、第２の外側線路３ｂの削除に伴って、基本デジタル移相回路Ｂにおける第１の接地導体４ａ及び第２の接地導体４ｂよりも短い第１の接地導体４ａ”及び第２の接地導体４ｂ”を備える。これら第１の接地導体４ａ”及び第２の接地導体４ｂ”は、図示するように第１の外側線路３ａの外側縁部と第２の内側線路２ｂの外側縁部とに亘って延在する。
　このようなデジタル移相器Ａ５では、互いに隣り合うデジタル移相回路Ｂ１～Ｂｎにおいて、互いに隣り合う２つの第１の外側線路３ａ，３ａ、２つの第２の外側線路３ｂ，３ｂは存在しない。また、互いに隣り合う第１の接地導体４ａ及び第２の接地導体４ｂは、第１の内側線路２ａと第２の内側線路２ｂとの間にしか存在しない。したがって、高遅延モード時のインダクタンス値を高くすることができる。
　したがって、第５実施形態によれば、高遅延モード時のインダクタンス値を第２実施形態に係るデジタル移相器Ａ２よりも増大させることが可能である。そして、この結果として、第５実施形態によれば、高遅延モード時の位相と低遅延モード時の位相との差異（移相量）をデジタル移相器Ａ１よりも増大させることが可能である。
〔第６実施形態〕
　次に、本発明の第６実施形態について図８を参照して説明する。第６実施形態に係るデジタル移相器Ａ６は、図８に示すように、互いに隣り合うデジタル移相回路Ｂ１～Ｂｎの一方が信号線路１に対する距離が異なる複数の個別線路３ｃ～３ｈを連接した第１の外側線路３ａ’及び第２の外側線路３ｂ’を備える。
　すなわち、このデジタル移相器Ａ６は、基本デジタル移相回路Ａに加えて、信号線路１に対する距離が異なる複数の個別線路３ｃ～３ｈが連接された第１の外側線路３ａ’及び第２の外側線路３ｂ’を備える第６変形デジタル移相回路ｆＢを採用する。また、このデジタル移相器Ａ６は、基本デジタル移相回路Ｂ及び第３変形デジタル移相回路ｃＢを交互に配置した構成を有している。
　第６実施形態に係るデジタル移相器Ａ６は、図８に示すように、基本デジタル移相回路Ｂを第１のデジタル移相回路Ｂ１，第３のデジタル移相回路Ｂ３，（中略）、第ｎのデジタル移相回路Ｂｎに採用する。また、このデジタル移相器Ａ６は、第６変形デジタル移相回路ｆＢを第２のデジタル移相回路Ｂ２，（中略）、第ｎ－１のデジタル移相回路Ｂｎ－１に採用する。
　第６変形デジタル移相回路ｆＢにおいて、第１の外側線路３ａ’は、３つの個別線路３ｃ～３ｅを２つの接続線路９ａ，９ｂを用いて連接してなる。３つの個別線路３ｃ～３ｅは、信号線路１と同一方向に延在する直線状の帯状導体である。
　３つの個別線路３ｃ～３ｅのうち、一対の個別線路３ｃ，３ｅは、図示するように信号線路１に対して同一距離に配置されている。また、一対の個別線路３ｃ，３ｅのうち、一方の個別線路３ｃは、一端が第１の接地導体４ａに接続され、他端が一方の接続線路９ａの一端に接続されている。また、他方の個別線路３ｅは、一端が第２の接地導体４ｂに接続され、他端が他方の接続線路９ｂの一端に接続されている。
　残りの個別線路３ｄは、一対の個別線路３ｃ，３ｅよりも信号線路１から遠い位置に配置されており、一端が一方の接続線路９ａの他端に接続され、他端が他方の接続線路９ｂの一端に接続されている。２つの接続線路９ａ，９ｂは、第１の接地導体４ａ及び第２の接地導体４ｂと同一方向に延在する直線状の帯状導体である。
　すなわち、第１の外側線路３ａ’は、３つの個別線路３ｃ～３ｅ及び２つの接続線路９ａ，９ｂが個別線路３ｃ→接続線路９ａ→個別線路３ｄ→接続線路９ｂ→個別線路３ｅの順に連接されている。
　一方、第２の外側線路３ｂ’は、３つの個別線路３ｆ～３ｈを２つの接続線路９ｃ，９ｄを用いて連接してなる。３つの個別線路３ｆ～３ｈは、信号線路１と同一方向に延在する直線状の帯状導体である。
　３つの個別線路３ｆ～３ｈのうち、一対の個別線路３ｆ，３ｈは、図示するように信号線路１に対して同一距離に配置されている。また、一対の個別線路３ｆ，３ｈのうち、一方の個別線路３ｆは、一端が第１の接地導体４ａに接続され、他端が一方の接続線路９ｃの一端に接続されている。また、他方の個別線路３ｈは、一端が第２の接地導体４ｂに接続され、他端が他方の接続線路９ｄの一端に接続されている。
　残りの個別線路３ｇは、一対の個別線路３ｆ，３ｈよりも信号線路１から遠い位置に配置されており、一端が一方の接続線路９ｃの他端に接続され、他端が他方の接続線路９ｄの他端に接続されている。２つの接続線路９ｃ，９ｄは、第１の接地導体４ａ及び第２の接地導体４ｂと同一方向に延在する直線状の帯状導体である。
　すなわち、第２の外側線路３ｂ’は、３つの個別線路３ｆ～３ｈ及び２つの接続線路９ｃ，９ｄが個別線路３ｆ→接続線路９ｃ→個別線路３ｇ→接続線路９ｄ→個別線路３ｈの順に連接されている。
　このようなデジタル移相器Ａ６では、互いに隣り合う２つの第１の外側線路３ａ，３ａ、２つの第２の外側線路３ｂ，３ｂの距離は、第１実施形態のデジタル移相器Ａ１より長い。また、互いに隣り合う第１の接地導体４ａ及び第２の接地導体４ｂにおいても、第６変形デジタル移相回路ｆＢの第１の接地導体及び第２の接地導体が、基本デジタル移相回路Ｂの第１の接地導体及び第２の接地導体より短いので、第１実施形態のデジタル移相器Ａ１よりも隣接部分が少ない。したがって、高遅延モード時のインダクタンス値を高くすることができる。
　したがって、第６実施形態によれば、高遅延モード時のインダクタンス値を増大させることが可能なデジタル移相器Ａ６の提供が可能である。したがって、第６実施形態によれば、高遅延モード時の位相と低遅延モード時の位相との差異（移相量）をさらに増大させることが可能である。
〔第７実施形態〕
　次に、本発明の第７実施形態について図９を参照して説明する。第７実施形態に係るデジタル移相器Ａ７は、第３実施形態の変形例に相当する。
　上述したように第３実施形態に係るデジタル移相器Ａ３は、互いに隣り合うデジタル移相回路Ｂ１～Ｂｎにおいて、第１の接地導体４ａ及び第２の接地導体４ｂに加えて第１の外側線路３ａ及び第２の外側線路３ｂを異なる導電層に形成した。これに対して、第７実施形態に係るデジタル移相器Ａ７は、互いに隣り合うデジタル移相回路Ｂ１～Ｂｎにおいて、第１の接地導体４ａ及び第２の接地導体４ｂのみを異なる導電層に形成した構成を有している。
　このデジタル移相器Ａ７は、図９に示すように、基本デジタル移相回路Ｂと第７変形デジタル移相回路ｇＢとを採用し、基本デジタル移相回路Ｂ及び第７変形デジタル移相回路ｇＢを交互に配置した構成を有している。すなわち、デジタル移相器Ａ７は、基本デジタル移相回路Ｂを第１のデジタル移相回路Ｂ１，第３のデジタル移相回路Ｂ３，（中略）、第ｎのデジタル移相回路Ｂｎに採用する。また、このデジタル移相器Ａ７は、第７変形デジタル移相回路ｇＢを第２のデジタル移相回路Ｂ２，（中略）、第ｎ－１のデジタル移相回路Ｂｎ－１に採用する。
　第７変形デジタル移相回路ｇＢは、信号線路１、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂが第１の導電層に形成される。また、この第７変形デジタル移相回路ｇＢは、第１の接地導体４ａ及び第２の接地導体４ｂが絶縁層を挟んで第１の導電層と対向する第２の導電層に形成される。
　このような第７実施形態に係るデジタル移相器Ａ７によれば、互いに隣り合う第１の接地導体４ａ及び第２の接地導体４ｂが異なる導電層に形成されているので、第３実施形態に係るデジタル移相器Ａ３と略同様に、高遅延モード時のインダクタンス値をさらに高くすることができる。
　したがって、第７実施形態によれば、高遅延モード時の位相と低遅延モード時の位相との差異（移相量）を第１実施形態のデジタル移相器Ａ１よりも増大させることが可能である。
〔第８実施形態〕
　次に、本発明の第８実施形態について図１０を参照して説明する。第８実施形態に係るデジタル移相器Ａ８は、第５実施形態の変形例に相当する。
　このデジタル移相器Ａ８は、第５実施形態に係るデジタル移相器Ａ５を２つ平行に並べ、その一端同士を接続部１０によって電気的に接続した構成を有している。なお、第８実施形態においては、平行に並べられた２つのデジタル移相器Ａ５のうち一方を第１列Ｒ１といい、他方を第２列Ｒ２という。第２列Ｒ２は、第１列Ｒ１が延びる方向と直交する方向（紙面上下方向）から見て第１列Ｒ１と重なるように配置される。
　接続部１０は、第１列Ｒ１及び第２列Ｒ２が延びる方向に凸となるＵ字状の形状を有し、第１列Ｒ１が有する第ｎのデジタル移相回路ｄＢｎと、第２列Ｒ２が有する第ｎのデジタル移相回路ｄＢｎとを接続している。Ｕ字状の接続部１０は、第１列Ｒ１及び第２列Ｒ２に向けて開となるように配置されている。具体的に、この接続部１０は、いわゆるコプレナ線路を構成しており、信号線接続路１０ａと、信号線接続路１０ａの両側に間隔を空けて配された一対の接地線接続路１０ｂ１、１０ｂ２と、を含む。
　信号線接続路１０ａは、第１列Ｒ１が有する信号線路１と第２列Ｒ２が有する信号線路１とを接続する。第１の接地線接続路１０ｂ１は、第１列Ｒ１の第ｎのデジタル移相回路ｄＢｎが有する第１の内側線路２ａと、第２列Ｒ２の第ｎのデジタル移相回路ｄＢｎが有する第２の内側線路２ｂとを接続する。第２の接地線接続路１０ｂ２は、第１列Ｒ１の第ｎのデジタル移相回路ｄＢｎが有する第２の内側線路２ｂと、第２列Ｒ２の第ｎのデジタル移相回路ｄＢｎが有する第１の内側線路２ａとを接続する。なお、接続部１０はいわゆるグランドつきコプレナ線路またはマイクロストリップ線路を構成していてもよい。
　また、第８実施形態に係るデジタル移相器Ａ８において、第１列Ｒ１及び第２列Ｒ２は、第１列Ｒ１が有する複数の外側線路３ａ、３ｂと、第２列Ｒ２が有する複数の外側線路３ａ、３ｂとが、第１列Ｒ１及び第２列Ｒ２が延びる方向と直交する方向（紙面上下方向）において隣接しない（対向しない）ように、配置されている。例えば、第２列Ｒ２の第１のデジタル移相回路ｄＢ１が有する第２の外側線路３ｂと、第１列Ｒ１の第２のデジタル移相回路ｅＢ２が有する第１の外側線路３ａとは、第１列Ｒ１及び第２列Ｒ２が延びる方向（紙面左右方向）においてずれている。また、第１列Ｒ１の第２のデジタル移相回路ｅＢ２が有する第１の外側線路３ａと、第２列Ｒ２の第３のデジタル移相回路ｄＢ３が有する第２の外側線路３ｂとは、第１列Ｒ１及び第２列Ｒ２が延びる方向（紙面左右方向）においてずれている。
　このような第８実施形態に係るデジタル移相器Ａ８によれば、第５実施形態に係るデジタル移相器Ａ５が２つ連結されているので、高遅延モード時のインダクタンス値をさらに高くすることができる。また、第１列Ｒ１と第２列Ｒ２とで外側線路３ａ、３ｂが隣接せず離間しているため、外側線路同士の電磁気的干渉を緩和し、移相量への影響を緩和することができる。
　したがって、第８実施形態によれば、高遅延モード時の位相と低遅延モード時の位相との差異（移相量）を第１実施形態のデジタル移相器Ａ１よりもさらに増大させることが可能である。
　なお、第８実施形態に係るＡ８において、各外側線路３ａ、３ｂは、内側線路２ａ、２ｂと同一の導電層に形成されていてもよいし、内側線路２ａ、２ｂとは異なる導電層に形成されていてもよい。
〔第９実施形態〕
　次に、本発明の第９実施形態について図１１を参照して説明する。第９実施形態に係るデジタル移相器Ａ９は、基本デジタル移相回路Ｂに加えて、一対の外側線路３ａ、３ｂ及び一対の接地導体４ａ、４ｂを一対のループ接地導体１１ａ、１１ｂに置き換えた第８変形デジタル移相回路ｈＢを採用する。このデジタル移相器Ａ９は、基本デジタル移相回路Ｂ及び第８変形デジタル移相回路ｈＢを交互に配置した構成を有している。
　すなわち、第９実施形態に係るデジタル移相器Ａ９は、図１１に示すように、基本デジタル移相回路Ｂを第１のデジタル移相回路Ｂ１，第３のデジタル移相回路Ｂ３，（中略）、第ｎのデジタル移相回路Ｂｎに採用する。また、このデジタル移相器Ａ９は、一対のループ接地導体１１ａ、１１ｂを有する第８変形デジタル移相回路ｈＢを第２のデジタル移相回路Ｂ２，（中略）、第ｎ－１のデジタル移相回路Ｂｎ－１に採用する。
　第８変形デジタル移相回路ｈＢにおいて、第１のループ接地導体１１ａは、曲線状に延びる帯状導体である。第１のループ接地導体１１ａの一端は、第１の内側線路２ａの一端に接続される。すなわち、第１のループ接地導体１１ａは、一定幅、一定厚及び所定長さを有する曲線板状の導体であり、第１の内側線路２ａの外側（紙面下側）に突出したＵ字状の形状を有する。Ｕ字状の第１のループ接地導体１１ａは、第１の内側線路２ａに向けて開となるように配置されている。また、第１のループ接地導体１１ａは、電気的に接地されている。
　第２のループ接地導体１１ｂは、曲線状に延びる帯状導体である。第２のループ接地導体１１ｂの一端は、第２の内側線路２ｂの一端に接続される。すなわち、第２のループ接地導体１１ｂは、一定幅、一定厚及び所定長さを有する曲線板状の導体であり、第２の内側線路２ｂの外側（紙面上側）に突出したＵ字状の形状を有する。Ｕ字状の第２のループ接地導体１１ｂは、第２の内側線路２ｂに向けて開となるように配置されている。また、第２のループ接地導体１１ｂは、電気的に接地されている。
　第１のループ接地導体１１ａの他端と第１の内側線路２ａの他端との間には、第５の電子スイッチ７ｅが設けられている。この第５の電子スイッチ７ｅは、第１のループ接地導体１１ａの他端と第１の内側線路２ａの他端とを開閉自在に接続するトランジスタである。この電子スイッチは、上述した第１～第４の電子スイッチ７ａ～７ｄと同様にＭＯＳ型ＦＥＴであり、ドレイン端子が第１の内側線路２ａの他端に接続され、ソース端子が第１のループ接地導体１１ａの他端に接続され、またゲート端子がスイッチ制御部８に接続されている。
　このような第５の電子スイッチ７ｅは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいてドレイン端子とソース端子との導通状態を開状態あるいは閉状態に切替える。すなわち、第５の電子スイッチ７ｅは、スイッチ制御部８によって第１の内側線路２ａの他端と第１のループ接地導体１１ａの他端との接続をＯＮ／ＯＦＦする。
　第２のループ接地導体１１ｂの他端と第２の内側線路２ｂの他端との間には、第６の電子スイッチ７ｆが設けられている。この第６の電子スイッチ７ｆは、第２のループ接地導体１１ｂの他端と第２の内側線路２ｂの他端とを開閉自在に接続するトランジスタである。この電子スイッチは、上述した第１～第５の電子スイッチ７ａ～７ｅと同様にＭＯＳ型ＦＥＴであり、ドレイン端子が第２の内側線路２ｂの他端に接続され、ソース端子が第２のループ接地導体１１ｂの他端に接続され、またゲート端子がスイッチ制御部８に接続されている。
　このような第６の電子スイッチ７ｆは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいてドレイン端子とソース端子との導通状態を開状態あるいは閉状態に切替える。すなわち、第６の電子スイッチ７ｆは、スイッチ制御部８によって第２の内側線路２ｂの他端と第２のループ接地導体１１ｂの他端との接続をＯＮ／ＯＦＦする。
　このような第８変形デジタル移相回路ｈＢは、基本デジタル移相回路Ｂと同様に、第５の電子スイッチ７ｅ及び第６の電子スイッチ７ｆの導通状態に応じて動作モードが切替えられる。すなわち、第８変形デジタル移相回路ｈＢの動作モードには、スイッチ制御部８によって第５の電子スイッチ７ｅ及び第６の電子スイッチ７ｆの双方がＯＮ状態に設定される低遅延モードと、スイッチ制御部８によって第５の電子スイッチ７ｅ及び第６の電子スイッチ７ｆの双方がＯＦＦ状態に設定される高遅延モードとがある。
　つまり、低遅延モード時においては、基本デジタル移相回路Ｂと同様に、第１の内側線路２ａに第１のリターン電流が流れ、第２の内側線路２ｂに第２のリターン電流が流れる。一方、高遅延モード時においては、第１のループ接地導体１１ａに第３のリターン電流が流れ、第２のループ接地導体１１ｂに第４のリターン電流が流れる。第１のリターン電流及び第２のリターン電流に起因するインダクタンスＬ１の変化と、第３のリターン電流及び第４のリターン電流に起因するインダクタンスＬ１の変化との差等により、高遅延モード時の位相と低遅延モード時の位相とに差異（移相量）が生じる。
　また、第９実施形態に係るデジタル移相器Ａ９では、直線状に縦続接続されることによって互いに隣り合う基本デジタル移相回路Ｂと第８変形デジタル移相回路ｈＢとにおいて、互いに隣り合う第１の外側線路３ａと第１のループ接地導体１１ａとは離間しており、第２の外側線路３ｂと第２のループ接地導体１１ｂとは離間している。また、このデジタル移相器Ａ９では、互いに隣り合う第１の接地導体４ａとループ接地導体１１ａ、１１ｂとが離間しており、互いに隣り合う第２の接地導体４ｂとループ接地導体１１ａ、１１ｂとが離間している。これは第８変形デジタル移相回路ｈＢのループ接地導体がＵ字型を有しているからである。
　このようなデジタル移相器Ａ９によれば、ループ接地導体１１ａ、１１ｂと外側線路３ａ、３ｂとの距離及びループ接地導体１１ａ、１１ｂと接地導体４ａ、４ｂとの距離を各々確保し、高遅延モード時のインダクタンス値を高くすることができる。
　なお、第９実施形態に係るＡ９において、各ループ接地導体１１ａ、１１ｂは、内側線路２ａ、２ｂと同一の導電層に形成されていてもよいし、内側線路２ａ、２ｂとは異なる導電層に形成されていてもよい。各ループ接地導体１１ａ、１１ｂが内側線路２ａ、２ｂとは異なる導電層に形成される場合、内側線路２ａ、２ｂの各一端とループ接地導体１１ａ、１１ｂの各一端とは、第１～第７の接続導体６ａ～６ｇと同様に上下方向に延在する接続導体によって接続されていてもよい。
　また、各ループ接地導体１１ａ、１１ｂは、曲線状に延びていなくてもよく、直線状に延びる導体が複数連結された形状を有していてもよい。あるいは、曲線状に延びる導体と直線状に延びる導体とを適宜組み合わせて連結した形状を有していてもよい。
〔第１０実施形態〕
　次に、本発明の第１０実施形態について図１２を参照して説明する。第１０実施形態に係るデジタル移相器Ａ１０は、第９実施形態に係るデジタル移相器Ａ１０において、各基本デジタル移相回路Ｂが有する一対の外側線路３ａ、３ｂの一方が削除され、各第８変形デジタル移相回路ｈＢが有する一対のループ接地導体１１ａ、１１ｂの一方が削除された構成を有している。
　このデジタル移相器Ａ１０は、図１２に示すように、第４変形デジタル移相回路ｄＢと第９変形デジタル移相回路ｉＢとが交互に配置されている。すなわち、このデジタル移相器Ａ１０は、第４変形デジタル移相回路ｄＢを第１のデジタル移相回路Ｂ１，第３のデジタル移相回路Ｂ３，（中略）、第ｎのデジタル移相回路Ｂｎに採用する。また、このデジタル移相器Ａ１０は、第９変形デジタル移相回路ｉＢを第２のデジタル移相回路Ｂ２，（中略）、第ｎ－１のデジタル移相回路Ｂｎ－１に採用する。
　第４変形デジタル移相回路ｄＢは、第５実施形態において採用した構成と同一の構成を有している。第９変形デジタル移相回路ｉＢは、第８変形デジタル移相回路ｈＢにおける第１のループ接地導体１１ａ及び第２のループ接地導体１１ｂのうち、第１のループ接地導体１１ａを削除した構成を有している。
　このようなデジタル移相器Ａ１０によっても、第９実施形態に係るデジタル移相器Ａ９と同様に、高遅延モード時のインダクタンス値を高くすることができる。また、第１の接地導体４ａ及び第１のループ接地導体１１ａが削除されているため、デジタル移相器Ａ９に比べて小型化を図るとともに、低遅延モード時の位相と高遅延モード時の位相との差異（移相量）を大きくすることができる。
　したがって、第１０実施形態によれば、高遅延モード時の位相と低遅延モード時の位相との差異（移相量）を第１実施形態のデジタル移相器Ａ１よりもさらに増大させることが可能である。また、第１０実施形態によれば、デジタル移相器Ａ１０の小型化を図ることができる。
　なお、第１０実施形態に係るデジタル移相器Ａ１０において、各基本デジタル移相回路Ｂが有する一対の外側線路３ａ、３ｂのうち第１の外側線路３ａではなく第２の外側線路３ｂが削除されていてもよい。言い換えれば、第１０実施形態に係るデジタル移相器Ａ１０において、各第４変形デジタル移相回路ｄＢを、第５実施形態で説明した第５変形デジタル移相回路ｅＢに置き換えてもよい。また、各第８変形デジタル移相回路ｈＢが有する一対のループ接地導体１１ａ、１１ｂのうち第１のループ接地導体１１ａではなく第２のループ接地導体１１ｂが削除されていてもよい。
　Ａ１～Ａ１０…デジタル移相器、Ｂ，Ｂ１～Ｂｎ…基本デジタル移相回路、ａＢ，ａＢ１～ａＢｎ－１…第１変形デジタル移相回路、ｂＢ，ｂＢ１～ｂＢｎ－１…第２変形デジタル移相回路、ｃＢ，ｃＢ２～ｃＢｎ－１…第３変形デジタル移相回路、ｄＢ，ｄＢ２～ｄＢｎ－１…第４変形デジタル移相回路、ｅＢ，ｅＢ２～ｅＢｎ－１…第５変形デジタル移相回路、ｆＢ，ｆＢ２～ｆＢｎ－１…第６変形デジタル移相回路、ｇＢ，ｇＢ２～ｇＢｎ－１…第７変形デジタル移相回路、ｈＢ，ｈＢ２～ｈＢｎ－１…第８変形デジタル移相回路（変形デジタル移相回路）、ｉＢ，ｉＢ２～ｉＢｎ－１…第９変形デジタル移相回路、１…信号線路、２ａ…第１の内側線路、２ｂ…第２の内側線路、３ａ…第１の外側線路、３ｂ…第２の外側線路、４ａ…第１の接地導体、４ｂ…第２の接地導体、５…コンデンサ、６ａ…第１の接続導体、６ｂ…第２の接続導体、６ｃ…第３の接続導体、６ｄ…第４の接続導体、６ｅ…第５の接続導体、６ｆ…第６の接続導体、６ｇ…第７の接続導体、７ａ…第１の電子スイッチ、７ｂ…第２の電子スイッチ、７ｃ…第３の電子スイッチ、７ｄ…第４の電子スイッチ（コンデンサ用電子スイッチ）、８…スイッチ制御部、１０…接続部、１１ａ…第１のループ接地導体、１１ｂ…第２のループ接地導体

Claims (4)

  1. 　第１列と、
    　前記第１列と平行に延び、前記第１列が延びる方向と直交する方向から見て前記第１列と重なるように配置される第２列と、
    　前記第１列の一端と前記第２列の一端とを電気的に接続する接続部と、を備え、
    　前記第１列及び前記第２列の各々は、信号線路、当該信号線路の両側に設けられた一対の内側線路、当該一対の内側線路の一方の外側または当該一対の内側線路の他方の外側に設けられた外側線路、前記内側線路及び前記外側線路の各一端に接続された第１の接地導体、前記外側線路の他端に接続された第２の接地導体、前記内側線路の各他端と前記第２の接地導体との間に各々設けられる一対の電子スイッチを少なくとも備えた複数のデジタル移相回路が縦続接続されてなり、
    　前記第１列において互いに隣り合う前記デジタル移相回路について、隣り合う前記第１の接地導体と前記第２の接地導体とが離間しており、
    　前記第１列において互いに隣り合う前記デジタル移相回路について、前記外側線路が前記信号線路に対して位置関係が逆となり、
    　前記第２列において互いに隣り合う前記デジタル移相回路について、隣り合う前記第１の接地導体と前記第２の接地導体とが離間しており、
    　前記第２列において互いに隣り合う前記デジタル移相回路について、前記外側線路が前記信号線路に対して位置関係が逆となり、
    　前記第１列が有する複数の前記外側線路と、前記第２列が有する複数の前記外側線路とは、前記直交する方向において隣接していない、
    　デジタル移相器。
  2. 　前記内側線路と前記外側線路とは、同一の導電層に形成される、
    　請求項１に記載のデジタル移相器。
  3. 　複数のデジタル移相回路と複数の変形デジタル移相回路とが交互に縦続接続されてなるデジタル移相器であって、
    　前記デジタル移相回路は、信号線路、当該信号線路の両側に設けられた一対の内側線路、当該内側線路の外側に各々設けられた一対の外側線路、前記内側線路及び前記外側線路の各一端に接続された第１の接地導体、前記外側線路の各他端に接続された第２の接地導体、前記内側線路の各他端と前記第２の接地導体との間に各々設けられる一対の電子スイッチを少なくとも備え、
    　前記変形デジタル移相回路は、信号線路、当該信号線路の両側に設けられた一対の内側線路、一端が、当該内側線路の一端に接続されて前記内側線路の外側に向けて突出したＵ字状の形状を各々有する一対のループ接地導体、及び前記内側線路の各他端と前記ループ接地導体の各他端との間に各々設けられる一対の電子スイッチを少なくとも備える、
    　デジタル移相器。
  4. 　前記複数のデジタル移相回路の各々において、前記一対の外側線路の一方が削除されており、
    　前記複数の変形デジタル移相回路の各々において、前記一対のループ接地導体の一方が削除されている、
    　請求項３に記載のデジタル移相器。
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