WO2024031834A1 - 半导体结构及其制备方法 - Google Patents

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capacitive
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H—ELECTRICITY
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    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W44/00—Electrical arrangements for controlling or matching impedance

Definitions

  • the present disclosure relates to the field of semiconductor technology, and in particular, to a semiconductor structure and a preparation method thereof.
  • the capacitor structure is an important structure in a semiconductor chip. It usually includes a first capacitor electrode, a capacitor dielectric layer, and a second capacitor electrode that are stacked in sequence.
  • the capacitor dielectric layer will also be affected by etching, and may even be etched open. At this time, leakage channels are easily formed at the edges and sides of the capacitor dielectric layer, thus affecting the capacitor performance.
  • a semiconductor structure and a method of manufacturing the same are provided.
  • a semiconductor structure including:
  • Capacitor structure including:
  • a first capacitor electrode located on the substrate
  • a second capacitor electrode is located on the capacitor dielectric layer, and in a direction perpendicular to the substrate, the distance between the edge of the second capacitor electrode and the first capacitor electrode is greater than the second capacitor electrode. The distance between the center of the electrode and the first capacitor electrode.
  • the semiconductor structure further includes an elevated dielectric layer located on the first capacitor electrode and having a slot therein, the slot exposing the first capacitor electrode;
  • the capacitive dielectric layer is located on the surface of the first capacitive electrode at the bottom of the slot and the surface of the increased dielectric layer on the side wall of the slot;
  • the second capacitive electrode is located on the surface of the capacitive dielectric layer.
  • the capacitive dielectric layer and the second capacitive electrode extend from the slot to the upper surface of the elevated dielectric layer.
  • the orthographic projection of the capacitive dielectric layer and the second capacitive electrode on the substrate is located inside the orthographic projection of the first capacitive electrode on the substrate.
  • the semiconductor structure further includes an interlayer dielectric layer and a test electrode layer,
  • the interlayer dielectric layer is located between the capacitor structure and the test electrode layer, and has a first interconnection hole and a second interconnection hole, and the first interconnection hole exposes the first capacitance electrode, so The second interconnect hole exposes the second capacitor electrode;
  • the test electrode layer includes a first electrode pattern and a second electrode pattern.
  • the first electrode pattern is electrically connected to the first capacitor electrode through the first interconnection hole.
  • the second electrode pattern passes through the second electrode pattern.
  • the interconnect hole is electrically connected to the second capacitor electrode.
  • the semiconductor structure further includes a first electrode pattern and a second electrode pattern, the first electrode pattern is arranged in the same layer as the first capacitor electrode, and the second electrode pattern is in the same layer as the second electrode pattern.
  • the capacitor electrodes are arranged on the same layer.
  • the semiconductor structure further includes an elevated dielectric layer located on the capacitive dielectric layer and having a slot therein, the slot exposing the capacitive dielectric layer;
  • the second capacitive electrode is located on the surface of the capacitive dielectric layer at the bottom of the groove and the surface of the increased dielectric layer on the side wall of the groove.
  • the semiconductor structure further includes an isolation dielectric layer located on the surface of the substrate, and the first capacitor electrode is located on the surface of the isolation dielectric layer.
  • the isolation dielectric layer includes:
  • An isolation layer located on the surface of the substrate
  • the first capacitor electrode is located on the surface of the second dielectric layer.
  • the semiconductor structure further includes at least two layers of the isolation dielectric layer, a capacitor hole is formed in the top layer of the isolation dielectric layer, and the upper surface of the isolation dielectric layer of the capacitor structure extends to the Inside the capacitor hole, and both ends of the capacitor structure are located on the upper surface of the isolation dielectric layer.
  • the capacitive dielectric layer includes a high-k dielectric layer.
  • a method for preparing a semiconductor structure including:
  • a capacitor structure is formed on the substrate, the capacitor structure includes a first capacitor electrode, a capacitor dielectric layer and a second capacitor electrode, the first capacitor electrode is formed on the substrate, and the capacitor dielectric layer is formed on the On the first capacitor electrode, the second capacitor electrode is formed on the capacitor dielectric layer, and in the direction perpendicular to the substrate, the distance between the edge of the second capacitor electrode and the first capacitor electrode The distance is greater than the distance between the center of the second capacitor electrode and the first capacitor electrode.
  • forming a capacitor structure on the substrate includes:
  • the capacitive dielectric layer is formed on the surface of the first electrode material layer at the bottom of the groove and the surface of the increased dielectric intermediate layer on the side wall of the groove, and the second capacitive dielectric layer is formed on the surface of the capacitive dielectric layer.
  • the increased dielectric intermediate layer and the first electrode material layer are patterned to form the increased dielectric layer and the first capacitive electrode.
  • the capacitive dielectric layer is formed on the surface of the first capacitive electrode at the bottom of the groove and the surface of the increased dielectric intermediate layer on the side wall of the groove, and the capacitive dielectric layer is The second capacitive electrode is formed on the surface of the layer, including:
  • the second electrode material layer and the dielectric material layer are etched to form the second capacitive electrode and the capacitive dielectric layer.
  • the orthographic projection of the first patterned photoresist on the substrate covers the orthographic projection of the groove on the substrate.
  • the step of patterning the increased dielectric intermediate layer and the first electrode material layer to form the increased dielectric layer and the first capacitive electrode includes:
  • the second patterned photoresist is removed.
  • the method further includes:
  • the interlayer dielectric layer has a first interconnection hole and a second interconnection hole.
  • the first interconnection hole exposes the first capacitor electrode
  • the third interconnection hole exposes the first capacitor electrode.
  • Two interconnection holes expose the second capacitor electrode;
  • a test electrode layer is formed on the interlayer dielectric layer.
  • the test electrode layer includes a first electrode pattern and a second electrode pattern.
  • the first electrode pattern is electrically connected to the first capacitor through the first interconnection hole.
  • electrode, the second electrode pattern is electrically connected to the second capacitor electrode through the second interconnection hole.
  • forming an interlayer dielectric layer on the capacitor structure includes:
  • the first dielectric layer and the filling dielectric layer are etched based on the third patterned photoresist to form the first interconnection hole and the second interconnection hole, the first interconnection hole and The second interconnection holes all penetrate the first dielectric layer and the filling dielectric layer;
  • Forming a test electrode layer on the interlayer dielectric layer includes:
  • the test electrode material layer is etched to pattern the test electrode material layer to form the test electrode layer.
  • a second electrode pattern is also formed, and while forming the first capacitor electrode, a first electrode pattern is also formed.
  • the method further includes:
  • the first capacitor electrode is formed on the surface of the isolation dielectric layer.
  • Forming an isolation dielectric layer on the surface of the substrate includes:
  • the first capacitor electrode is formed on the surface of the second dielectric layer.
  • the capacitive dielectric layer includes a high-k dielectric layer.
  • Embodiments of the present disclosure may/at least have the following advantages:
  • the semiconductor structure and its preparation method in the embodiment of the present disclosure increases the distance between the edge of the capacitor dielectric layer and the first capacitor electrode, so that the second capacitor electrode and the first capacitor electrode are effectively isolated. Therefore, the embodiments of the present disclosure can effectively prevent the first capacitor electrode and the second capacitor electrode from leaking through the edge portion of the capacitor dielectric layer.
  • Figure 1 is a flow chart of a method for manufacturing a semiconductor structure provided in an embodiment
  • 2 to 20 are schematic three-dimensional structural diagrams of a semiconductor structure during the preparation process according to an embodiment
  • Figure 21 is a schematic three-dimensional cross-sectional view of a semiconductor structure provided in one embodiment
  • Figure 22 is a schematic cross-sectional view of a semiconductor structure provided in another embodiment
  • Figure 23 is a schematic cross-sectional view of a semiconductor structure provided in yet another embodiment.
  • Figure 24 is a schematic diagram of the arrangement of the capacitor structure when the semiconductor structure is used as a test structure in one embodiment.
  • first, second, third, etc. may be used to describe various elements, components, regions, layers, doping types and/or sections, these elements, components, regions, layers, doping types and/or Sections should not be limited by these terms. These terms are only used to distinguish one element, component, region, layer, doping type or section from another element, component, region, layer, doping type or section. Thus, a first element, component, region, layer, doping type or section discussed below could be termed a second element, component, region, layer or section without departing from the teachings of the present disclosure.
  • Spatial relational terms such as “under”, “under”, “under”, “under”, “on”, “above”, etc., in This may be used to describe the relationship of one element or feature to other elements or features depicted in the figures. It will be understood that the spatially relative terms include different orientations of the device in use and operation in addition to the orientation depicted in the figures. For example, if the device in the figures is turned over, elements or features described as “below” or “under” or “beneath” other elements or features would then be oriented “above” the other elements or features. Thus, the exemplary terms “below” and “under” may include both upper and lower orientations. Additionally, the device may be otherwise oriented (eg, rotated 90 degrees or at other orientations) and the spatial descriptors used herein interpreted accordingly.
  • the semiconductor structure and its preparation method can be, but are not limited to, applied to chip research and development.
  • the semiconductor structure can also be applied to chip production.
  • the semiconductor structure may be, but is not limited to, a test structure.
  • it may also be a product structure.
  • a method for preparing a semiconductor structure including the following steps:
  • Step S10 providing substrate 100
  • Step S30 Form a capacitor structure 200 on the substrate 100.
  • the capacitor structure 200 includes a first capacitor electrode 210, a capacitor dielectric layer 220 and a second capacitor electrode 230.
  • the first capacitor electrode 210 is formed on the substrate 100, and the capacitor dielectric layer 220 is formed on the substrate 100.
  • the second capacitor electrode 230 is formed on the capacitor dielectric layer 220. Please refer to FIG. 21 or FIG. 22.
  • the distance between the edge of the second capacitor electrode 230 and the first capacitor electrode 210 is greater than the distance between the center of the second capacitor electrode 230 and the first capacitor electrode 210 .
  • the substrate 100 may include, but is not limited to, a silicon (Si) substrate, a silicon germanium (SiGe) substrate, a silicon germanium carbon (SiGeC) substrate, a silicon carbide (SiC) substrate, or a gallium arsenide (GaAs) substrate. ) substrate, indium arsenide (InAs) substrate, indium phosphide (InP) substrate or other III/V semiconductor substrate or II/VI semiconductor substrate.
  • Si silicon
  • SiGe silicon germanium
  • SiGeC silicon germanium carbon
  • SiC silicon carbide
  • GaAs gallium arsenide
  • the first capacitor electrode 210 is formed on the substrate 100 .
  • the first capacitor electrode 210 can also be directly formed on the substrate 100, and this is not limited here.
  • the first capacitor electrode 210 may be formed on a flat surface (see FIG. 21 ) or on a surface with a capacitor hole (see FIG. 22 ).
  • the material of the first capacitor electrode 210 includes, but is not limited to, any one or more of titanium nitride (TiN), titanium (Ti), tungsten silicide (Si2W), tungsten (W), and the like.
  • the capacitive dielectric layer 220 may include, but is not limited to, a high dielectric constant dielectric layer.
  • the capacitive dielectric layer 220 is formed on the first capacitive electrode 210 .
  • the second capacitor electrode 230 may include a titanium nitride layer 230a.
  • a titanium nitride (TiN) layer may be located on the surface of the capacitive dielectric layer 220 with upwardly tilted edges.
  • the second capacitor electrode 230 may also include a silicon germanium layer 230b.
  • a SiGe layer may be formed on the surface of the titanium nitride (TiN) layer.
  • the second capacitor electrode 210 may also adopt other forms.
  • the second capacitor electrode 210 may also have a single-layer structure.
  • the material of the second capacitor electrode 210 is not limited to titanium nitride or silicon germanium.
  • the capacitive dielectric layer 220 when the capacitive dielectric layer 220 is a high dielectric constant dielectric layer, the capacitive dielectric layer 220 may include an aluminum oxide (Al 2 O 3 ) layer, a hafnium oxide (HfO 2 ) layer, a hafnium oxynitride (HfON) layer, an oxide Zirconium (ZrO 2 ) layer, tantalum oxide (Ta 2 O 5 ) layer, titanium oxide (TiO 2 ) layer or strontium titanium oxide (SrTiO 3 ) layer, etc.
  • Al 2 O 3 aluminum oxide
  • HfO 2 hafnium oxide
  • HfON hafnium oxynitride
  • ZrO 2 oxide
  • TiO 2 titanium oxide
  • strontium titanium oxide strontium titanium oxide
  • the high dielectric constant capacitive dielectric layer 220 is usually thin. Therefore, it is extremely easy to be etched away when the second capacitor electrode 230 is patterned, thereby causing the risk of edge leakage.
  • the distance between the edge of the second capacitor electrode 230 and the first capacitor electrode 210 is increased, so that the etched side surfaces of the capacitor dielectric layer 220 are further away from each other.
  • First capacitor electrode 210 At this time, the second capacitor electrode 230 and the first capacitor electrode 210 are effectively isolated, thereby effectively preventing leakage problems between them through the side surfaces of the capacitor dielectric layer 220 .
  • the capacitive dielectric layer 220 may also include a low dielectric constant dielectric layer, such as a silicon dioxide layer or a silicon nitride layer.
  • the capacitor dielectric layer 220 is thinned, which may cause defects.
  • increasing the distance between the edge of the second capacitor electrode 230 and the first capacitor electrode 210 can also better prevent the two electrode layers (the first capacitor electrode 210 and the second capacitor electrode 230 ) of the capacitor structure 200 from interfering with each other. Leakage occurs during the period.
  • this embodiment can effectively prevent the first capacitor electrode 210 and the second capacitor electrode 220 from leaking through the edge side of the capacitor dielectric layer 220 .
  • step S30 includes:
  • Step S31 please refer to FIG. 2 to form a first electrode material layer 211 on the substrate 100;
  • Step S32 please continue to refer to FIG. 2 to form a heightening dielectric material layer 301 on the surface of the first electrode material layer 211;
  • Step S33 please refer to Figure 4, patterning the increased dielectric material layer 221 to form an increased dielectric intermediate layer 302 with a groove 300a inside, and the groove 300a exposes the first electrode material layer 211;
  • Step S34 please refer to FIG. 9.
  • a capacitive dielectric layer 220 is formed on the surface of the first electrode material layer 211 at the bottom of the groove 300a and the surface of the elevated dielectric intermediate layer 302 on the side wall of the groove 300a, and a second capacitive dielectric layer 220 is formed on the surface of the capacitive dielectric layer 220.
  • Step S35 please refer to FIG. 12 , patterning is performed on the increased dielectric intermediate layer 302 and the first electrode material layer 211 to form the increased dielectric layer 300 and the first capacitor electrode 210 .
  • step S31 please refer to FIG. 2.
  • Materials such as titanium nitride may be deposited on the substrate 100 by physical vapor deposition or chemical vapor deposition, thereby forming the first electrode material layer 211.
  • the material of the increased dielectric material layer 301 may include but is not limited to a silicon oxide layer ( SiO2 ), a silicon nitride layer ( Si3N4 ) or a silicon oxynitride layer (SiON).
  • the enhanced dielectric material layer 301 can be deposited on the surface of the first electrode material layer 211 by means of chemical vapor deposition or atomic layer deposition.
  • a fourth patterned photoresist 40 may be formed on the heightening dielectric material layer 301 first through a photolithography process. Then, referring to FIG. 3 and FIG. 4 , based on the fourth patterned photoresist 40 , the heightening dielectric material layer 301 is etched, thereby forming a heightening dielectric intermediate layer 302 . The raised medium intermediate layer 302 has grooves 300a inside. Then the fourth patterned photoresist 40 is removed.
  • the groove 300a can be a square groove, a circular groove, or a groove of other shapes, and there is no limitation on this here.
  • step S34 please refer to FIG. 9, the capacitive dielectric layer 220 covers the surface of the first electrode material layer 301 at the bottom of the groove 300a and the surface of the increased dielectric intermediate layer 302 on the side walls of the groove 300a, thereby increasing the height of the side walls of the groove 300a.
  • the function of the dielectric intermediate layer 302 lifts up the edge portions of the capacitive dielectric layer 220 .
  • the second capacitive electrode 230 is formed on the surface of the capacitive dielectric layer 220 and is effectively isolated from the first capacitive electrode 21 by the capacitive dielectric layer 220 .
  • step S35 please refer to FIG. 12.
  • the first electrode material layer 211 and the heightening dielectric intermediate layer 302 thereon may be patterned through photolithography, etching and other processes to form the first capacitance electrode 210 and the heightening dielectric layer. 300.
  • the capacitive dielectric layer 220 can be formed simultaneously on the side walls and bottom of the slot 300a in the raised dielectric intermediate layer 302. At this time, the edge of the capacitive dielectric layer 220 is tilted upward relative to the center, thereby effectively increasing the distance between the edge of the capacitive dielectric layer 220 and the first capacitive electrode 210 .
  • step S34 includes:
  • Step S341 please refer to Figures 4 and 5.
  • a dielectric material layer is formed on the surface of the first electrode material layer 211 at the bottom of the groove 300a, the surface of the increased dielectric intermediate layer 302 on the side wall of the groove 300a, and the upper surface of the increased dielectric intermediate layer 302. 221;
  • Step S342 please refer to FIG. 7 , forming a second electrode material layer 231 on the surface of the dielectric material layer 221;
  • Step S343 please refer to FIG. 8, forming the first patterned photoresist 10 on the second electrode material layer 231;
  • Step S344 please refer to FIG. 8 and FIG. 9 , based on the first patterned photoresist 10 , the second electrode material layer 231 and the dielectric material layer 221 are etched to form the second capacitive electrode 230 and the capacitive dielectric layer 220 .
  • the dielectric material layer 221 may be deposited by chemical vapor deposition or atomic layer deposition, so that the dielectric material layer 221 covers the first electrode material layer at the bottom of the slot 300a. 211 surface, the surface of the elevated dielectric intermediate layer 302 on the sidewall of the groove 300a, and the upper surface of the elevated dielectric intermediate layer 302.
  • the second electrode material layer 231 may be deposited on the surface of the dielectric material layer 221 by chemical vapor deposition or physical vapor deposition.
  • chemical vapor deposition please refer to FIG. 7 .
  • the second electrode material layer 231 may be formed simultaneously on the side surface of the dielectric material layer 221 and on the surface parallel to the substrate 100 .
  • the second electrode material layer 231 may only be formed on the surface of the dielectric material layer 221 parallel to the substrate 100 (not shown).
  • the titanium nitride material layer 2311 can be deposited on the surface of the dielectric material layer 221 first, and then the silicon germanium material layer 2312 can be deposited on the surface of the titanium nitride material layer 2311. , thereby forming the second electrode material layer 231 including the titanium nitride material layer 2311 and the silicon germanium material layer 2312.
  • photoresist may be coated on the second electrode material layer 231 first. Then, the photoresist is exposed and developed, thereby forming the first patterned photoresist 10 .
  • the first patterned photoresist 10 can be used as a mask to etch the second electrode material layer 231 to form the second capacitor electrode 230 .
  • the dielectric material layer 221 may be a thin high-k dielectric material layer, which may be removed by etching during the etching process of the second electrode material layer 231 to form the capacitive dielectric layer 220 .
  • the capacitive dielectric layer 220 and the second capacitive electrode 230 have side surfaces aligned with each other.
  • this step can thin the low-k dielectric material layer during the etching process of the second electrode material layer 231. .
  • the thinned dielectric material layer 221 on the first electrode material layer 211 may be first etched, and then the thinned dielectric material layer 221 on the first electrode material layer 211 may be etched.
  • the dielectric intermediate layer 302 and the first electrode material layer 211 are etched, thereby forming a capacitive dielectric layer 220, a heightening dielectric layer 300 and a first capacitive electrode 210 with mutually aligned sides.
  • the second capacitive electrode 230 formed in step S344 is simultaneously formed on the side surface of the capacitive dielectric layer 220 and the surface parallel to the substrate 100.
  • the second capacitive electrode 230 formed in step S344 is not located on the side surface of the capacitive dielectric layer 220, but is only located on the side surface of the capacitive dielectric layer 220 parallel to the substrate 100. s surface.
  • the formation process of the capacitor structure may also be different from the foregoing embodiments.
  • the formation process of the capacitor structure may also be as follows: first, the first electrode material layer 211 , the dielectric material layer 221 , and the heightening dielectric material layer 301 are sequentially formed on the substrate 100 . Then, the raised dielectric material layer 221 is patterned to form a raised dielectric intermediate layer 302 with grooves 300a inside, and the grooves 300a expose the dielectric material layer 221.
  • a second electrode material layer 231 is formed on the surface of the dielectric material layer 221 at the bottom of the groove 300a, the surface of the elevated dielectric intermediate layer 302 on the sidewalls of the trench 300a, and the upper surface of the elevated dielectric intermediate layer 302. Afterwards, the second electrode material layer 231 is patterned to form the second capacitor electrode 230 . Afterwards, the increased dielectric intermediate layer 302, the dielectric material layer 221 and the first electrode material layer 211 are patterned to form the increased dielectric layer 300, the capacitive dielectric layer 220 and the first capacitive electrode 210.
  • the capacitor dielectric layer 220 does not rise, but the edge of the second capacitor electrode 230 rises.
  • both sides of the first capacitor electrode 210 of the capacitor structure may be embedded in the groove.
  • the first capacitor electrode 210 may extend from the structural surface outside the groove to the bottom of the groove. Then, the heightening dielectric layer 300 is filled in the groove, and then the capacitance dielectric layer 220 and the first capacitance electrode 210 are formed on the surface of the heightening dielectric layer 300 and the first capacitance electrode 210 . At this time, the distance between the edge of the first capacitor electrode 210 and the first capacitor electrode can also be realized to be greater than the distance between the center of the second capacitor electrode and the first capacitor electrode.
  • step S343 please refer to FIG. 8, the orthographic projection of the formed first patterned photoresist 10 on the substrate 100 covers the orthographic projection of the groove 300a on the substrate 100.
  • the orthographic projection of the first patterned photoresist 10 on the substrate 100 can be larger than the orthographic projection of the groove 300a on the substrate 100, thereby simply and effectively ensuring that the dielectric material layer 221 formed on the sidewall of the groove 300a will not It is etched and removed in step S344.
  • the finally formed capacitive dielectric layer 220 and the second capacitive electrode 230 will extend from the groove to the upper surface of the elevated dielectric intermediate layer 302 .
  • the arrangement form of the first patterned photoresist 10 is not limited to this.
  • the orthogonal projection of the first patterned photoresist 10 on the substrate 100 and the slot 300a on the substrate can also be arranged. Orthographic projections on 100 overlap.
  • the finally formed capacitive dielectric layer 220 may not extend to the upper surface of the raised dielectric intermediate layer 302, but may only be located on the sidewalls and bottom of the slot 300a (see FIG. 21).
  • step S35 includes:
  • Step S351 please refer to Figure 9, remove the first patterned photoresist 10;
  • Step S352 please refer to FIG. 10 to form a second patterned photoresist 20 covering the second capacitor electrode 230 and the capacitor dielectric layer 220;
  • Step S353 please refer to FIG. 11, based on the second patterned photoresist 20, etch the first electrode material layer 211 to form the first capacitor electrode 210;
  • Step S354 please refer to FIG. 12 to remove the second patterned photoresist 20.
  • step S351 please refer to FIG. 9.
  • the upper surface of the patterned second capacitor electrode 230 leaks out, and its middle is recessed downward at the portion corresponding to the groove 300a.
  • the capacitive dielectric layer 220 is in contact with the first capacitive electrode 210 at the bottom of the slot 300a.
  • step S352 please refer to FIGS. 9 and 10 .
  • the second patterned photoresist 20 can completely cover the upper surface of the second capacitor electrode 230 , the side surfaces of the second capacitor electrode 230 and the side surfaces of the capacitor dielectric layer 220 .
  • the heightening dielectric intermediate layer 302 may first be etched based on the second patterned photoresist 20 to form the heightening dielectric layer 300 . Then, the first electrode material layer 211 is etched based on the second patterned photoresist 20 and the enhanced dielectric layer 300 to form the first capacitor electrode 210 .
  • step S354 please refer to FIG. 12.
  • the increased dielectric layer 300 and the first capacitor electrode 210, capacitor dielectric layer 220, and second capacitor electrode 230 of the capacitor structure 200 are exposed.
  • the first patterned photoresist 10 is first removed, and then the second patterned photoresist 20 is formed, so that the orthographic projection of the formed first capacitor electrode 210 on the substrate 100 can be larger than that of the second capacitor electrode 230 Orthographic projection on substrate 100.
  • relevant conductive interconnection structures may be formed upward from the edge portion of the first capacitor electrode 210 to introduce or extract signals on the first capacitor electrode 210 .
  • the portion of the first capacitor electrode 210 opposite to the second capacitor electrode 230 is used to form a capacitance, and its edge portion is used as a lead-out portion for introducing or extracting signals from the first capacitor electrode 210. Not used to form a capacitor.
  • the first patterned photoresist 10 may not be removed, but the second electrode material layer 231 and the dielectric material layer 221 may be etched based on the first patterned photoresist 10 to form the second capacitor.
  • the heightening dielectric intermediate layer 302 and the first electrode material layer 211 are etched in sequence to form the heightening dielectric layer 300 and the first capacitance electrode 210.
  • the orthographic projection of the formed first capacitive electrode 210 on the substrate 100 overlaps with the orthographic projection of the second capacitive electrode 230 on the substrate 100 .
  • a conductive layer may be provided below the first capacitor electrode 210 , so that the first capacitor electrode 210 can introduce or extract signals through the conductive layer below it.
  • step S30 it also includes:
  • Step S40 please refer to FIG. 16.
  • An interlayer dielectric layer 400 is formed on the capacitor structure 200.
  • the interlayer dielectric layer 400 has a first interconnection hole 400a and a second interconnection hole 400b.
  • the first interconnection hole 400a exposes the first interconnection hole 400a.
  • the capacitor electrode 210 and the second interconnection hole 400b expose the second capacitor electrode 230.
  • Step S50 please refer to FIG. 20, forming a test electrode layer 500 on the interlayer dielectric layer 400.
  • the test electrode layer includes a first electrode pattern 510 and a second electrode pattern 520.
  • the first electrode pattern 510 is electrically connected through the first interconnection hole 400a.
  • the first capacitor electrode 210 is connected, and the second electrode pattern is electrically connected to the second capacitor electrode 230 through the second interconnection hole 400b.
  • the interlayer dielectric layer 400 may be formed on the capacitor structure 200 and the structures not covered by the capacitor structure 200 (such as partial areas of the elevated dielectric layer 300 ).
  • the interlayer dielectric layer 400 can be a multi-layer film layer or a single film layer, and there is no limit to this here.
  • the material of the interlayer dielectric layer 400 may include a silicon oxide layer, a silicon nitride layer, etc.
  • the material of the test electrode layer 500 may include but is not limited to titanium nitride, titanium, etc.
  • the test electrode layer 500 is a patterned electrode layer, including a first electrode pattern 510 and a second electrode pattern 520 that are insulated from each other.
  • the first electrode pattern 510 may be formed on the upper surface of the interlayer dielectric layer 400 and fill the first interconnection hole 400a.
  • the second electrode pattern 520 may be formed on the upper surface of the interlayer dielectric layer 400 and fill the second interconnection hole 400b.
  • the first electrode pattern 510 may include a first connection part 511 and a first electrode part 512.
  • the first connection part 511 can be connected to the first capacitor electrode 210, and the first electrode part 512 is connected to the first connection part 511 for performing a needle test.
  • the second electrode pattern 520 may include a second connection part 521 and a second electrode part 522.
  • the second connection part 521 can be connected to the second capacitor electrode 230 , and the second electrode part 522 is connected to the second connection part 521 for performing a needle stick test.
  • step S40 includes:
  • Step S41 please refer to FIG. 13, forming a filling dielectric layer 410 on the capacitor structure 200;
  • Step S42 please refer to Figure 14, forming the first dielectric layer 420 on the filling dielectric layer 410;
  • Step S43 please refer to FIG. 15, forming a third patterned photoresist 30 on the first dielectric layer 420;
  • Step S44 please refer to FIG. 16.
  • the first dielectric layer 420 and the filling dielectric layer 410 are etched based on the third patterned photoresist 30 to form the first interconnection hole 400a and the second interconnection hole 400b.
  • the material filling the dielectric layer 410 may include but is not limited to silicon dioxide. It can be formed through HDP (High Density Plasma, high-density plasma deposition) process. After the HDP deposition process is performed to form the filling dielectric layer 410, the surface of the filling dielectric layer 410 may be planarized.
  • HDP High Density Plasma, high-density plasma deposition
  • the first dielectric layer 420 may be formed on the surface of the filling dielectric layer 410.
  • the material of the first dielectric layer 420 may include but is not limited to silicon nitride, which may be formed by chemical vapor deposition.
  • photoresist may be first coated on the surface of the first dielectric layer 420 and then exposed and developed, thereby forming the third patterned photoresist 30 .
  • the third patterned photoresist 30 can be used as a mask to etch the first dielectric layer 420 and the filling dielectric layer 410, thereby forming the second interconnection hole 400b. Furthermore, using the third patterned photoresist 30 as a mask, the first dielectric layer 420, the filling dielectric layer 410 and the heightening dielectric layer 300 are etched, thereby forming the first interconnection hole 400a.
  • the interlayer dielectric layer 400 includes a stacked filling dielectric layer 410 and a first dielectric layer 420 .
  • step S50 includes:
  • Step S51 please refer to Figure 17, forming a test electrode material layer 501 on the interlayer dielectric layer 400;
  • Step S52 please refer to FIG. 18 and FIG. 19 , using the first dielectric layer 420 as an etching stop layer, etching the test electrode material layer 501 to pattern the test electrode material layer 501 to form the test electrode layer 500 .
  • test electrode material layer 501 may be formed by chemical vapor deposition or physical vapor deposition.
  • a fifth patterned photoresist 50 may be first formed on the test electrode material layer 501. Then, the test electrode material layer 501 is etched based on the fifth patterned photoresist 50 . During etching, a dry etching method can be selected, and the first dielectric layer 420 and the test electrode material layer 501 can have a larger selective etching ratio, thereby serving as an etching stop layer for the test electrode material layer 501 . Afterwards, the fifth patterned photoresist 50 is removed, see FIG. 19 .
  • setting the interlayer dielectric layer 400 includes a stacked filling dielectric layer 410 and a first dielectric layer 420, where the first dielectric layer 420 serves as an etching stop layer for the test electrode material layer 501, so that the test electrode material layer 501 can be formed.
  • the underlying structure will not be affected.
  • the interlayer dielectric layer 400 may also be configured to include only one film layer, and the material of the film layer may also be selected as an etching stop layer for the test electrode material layer 501 .
  • the second electrode pattern 520 may also be formed at the same time as the second capacitor electrode 230 is formed. That is, the second capacitor electrode 230 may be disposed in the same layer as the second electrode pattern 520 . Specifically, the second electrode pattern 520 may be located on one side of the second capacitive electrode 230 .
  • the first electrode pattern 510 is also formed. That is, the first capacitor electrode 210 may be disposed in the same layer as the first electrode pattern 510 . Specifically, the first electrode pattern 510 may be located on one side of the first capacitive electrode 210 .
  • grooves can be made in the dielectric layer above the first electrode pattern 510 and the second electrode pattern 520 to expose them for testing.
  • step S30 it includes:
  • step S20 please refer to FIG. 2 to form an isolation dielectric layer 600 on the surface of the substrate 100.
  • the first capacitor electrode 210 is formed on the surface of the isolation dielectric layer 600 . That is, the capacitor structure 200 is formed from the surface of the isolation dielectric layer 600 .
  • the isolation dielectric layer 600 can effectively isolate the capacitor structure 200 from the substrate 100, thereby preventing the capacitor structure 200 from being affected by the substrate 100 when testing.
  • the material of the isolation layer 600 may include, but is not limited to, silicon dioxide, silicon nitride, silicon oxynitride, etc.
  • step S20 may include:
  • Step S21 forming an isolation layer 610 on the surface of the substrate 100;
  • Step S22 forming a second dielectric layer 620 on the surface of the isolation layer 610.
  • the first capacitor electrode 210 is formed on the surface of the second dielectric layer 620 .
  • the isolation layer 610 can effectively isolate the capacitor structure 200 from the substrate 100 .
  • the second dielectric layer 700 can also be used as an etching barrier layer for subsequent patterning of the first electrode material layer 211 to form the first capacitor electrode 210 .
  • the material of the first electrode material layer 211 may be titanium nitride.
  • the material of the second dielectric layer 700 may include silicon oxycarbonate (SICO) and/or silicon carbonitride (SICN), etc.
  • the isolation dielectric layer 600 may also be a single-layer insulating film layer formed of the same material and having a sufficient thickness.
  • the isolation dielectric layer 600 may also include two or more insulating film layers formed of different materials. There are no restrictions on this.
  • the isolation dielectric layer 600 may have a flat surface, and the capacitive structure 200 may be formed on the flat surface of the isolation dielectric layer 600 .
  • the semiconductor structure further includes at least two isolation dielectric layers 600 .
  • Capacitor holes are formed in the isolation dielectric layer 600 located on the top layer.
  • the capacitor structure 200 can also be formed on the surface of the isolation dielectric layer 600 with capacitor holes. At this time, the capacitor structure 200 extends from the upper surface of the isolation dielectric layer into the capacitor hole, and both ends of the capacitor structure 200 are located on the upper surface of the isolation dielectric layer 600 .
  • the semiconductor structure prepared by the method in this embodiment can be a test structure used in memory chip development.
  • a memory cell of a memory chip may typically include a transistor and a capacitor structure.
  • the source or drain of the transistor is connected to one of the electrode layers of the capacitor structure.
  • the traditional manufacturing process involves transistor manufacturing first and then capacitor structure manufacturing.
  • the transistor manufacturing process occupies more than half of the entire manufacturing cycle. At this time, to conduct process research on the capacitor structure, the transistor process needs to be carried out first, resulting in a longer research and development cycle.
  • the transistor is no longer formed, but the capacitor structure is directly formed. The characteristics of the capacitor structure can then be directly tested, thereby reducing development cycles.
  • the transistors may be formed on the substrate 100 first, and then the capacitor structure 200 may be formed.
  • the formed semiconductor structure may be a test structure or a product structure, etc.
  • steps in the flowchart of FIG. 1 are shown in sequence as indicated by arrows, these steps are not necessarily executed in the order indicated by arrows. Unless explicitly stated in this article, there is no strict order restriction on the execution of these steps, and these steps can be executed in other orders. Moreover, at least some of the steps in Figure 1 may include multiple steps or stages. These steps or stages are not necessarily executed at the same time, but may be executed at different times. The execution order of these steps or stages is also It does not necessarily need to be performed sequentially, but may be performed in turn or alternately with other steps or at least part of steps or stages in other steps.
  • a semiconductor structure is also provided, see FIG. 21 , which includes a substrate 100 and a capacitor structure 200 .
  • the substrate 100 may include, but is not limited to, a silicon (Si) substrate, a silicon germanium (SiGe) substrate, a silicon germanium carbon (SiGeC) substrate, a silicon carbide (SiC) substrate, a gallium arsenide (GaAs) substrate, arsenic Indium oxide (InAs) substrate, indium phosphide (InP) substrate or other III/V semiconductor substrate or II/VI semiconductor substrate.
  • Si silicon
  • SiGe silicon germanium
  • SiGeC silicon germanium carbon
  • SiC silicon carbide
  • GaAs gallium arsenide
  • InAs arsenic Indium oxide
  • InP indium phosphide
  • the capacitive structure 200 includes a first capacitive electrode 210 , a capacitive dielectric layer 220 and a second capacitive electrode 230 .
  • the first capacitive electrode 210 is located on the substrate 100 . There may be an intermediate layer or an intermediate layer device structure between the first capacitor electrode 210 and the substrate 100 . Of course, the first capacitor electrode 210 can also be directly formed on the substrate 100, and this is not limited here.
  • the material of the first capacitor electrode 210 includes, but is not limited to, any one or more of titanium nitride (TiN), titanium (Ti), tungsten silicide (Si2W), tungsten (W), and the like.
  • the capacitive dielectric layer 220 is located on the first capacitive electrode 210 . Moreover, in the direction perpendicular to the substrate 100 , the distance between the edge of the second capacitor electrode 230 and the first capacitor electrode 210 is greater than the distance between the center of the second capacitor electrode 230 and the first capacitor electrode 210 . At this time, the second capacitor electrode 230 and the first capacitor electrode 210 are effectively isolated, thereby effectively preventing leakage problems between them through the side surfaces of the capacitor dielectric layer 220 .
  • the capacitive dielectric layer 220 may include a high dielectric constant dielectric layer, such as an aluminum oxide (Al 2 O 3 ) layer, a hafnium oxide (HfO 2 ), a hafnium oxynitride (HfON) layer, a zirconium oxide (ZrO 2 ) layer, a tantalum oxide ( Ta 2 O 5 ) layer, titanium oxide (TiO 2 ) layer or strontium titanium oxide (SrTiO 3 ) layer, etc.
  • the capacitive dielectric layer 220 and the second capacitive electrode 230 may have side surfaces aligned with each other.
  • the capacitive dielectric layer 220 may also include a low dielectric constant dielectric layer, such as a silicon dioxide layer (SiO 2 ) or a silicon nitride (Si 3 N 4 ) layer.
  • a low dielectric constant dielectric layer such as a silicon dioxide layer (SiO 2 ) or a silicon nitride (Si 3 N 4 ) layer.
  • the capacitive dielectric layer 220 and the first capacitive electrode 210 may have side surfaces aligned with each other. And the portion between the first capacitor electrode 210 and the second capacitor electrode 220 is thinned.
  • the second capacitive electrode 230 is located on the capacitive dielectric layer 220 .
  • the second capacitor electrode 230 may include a titanium nitride (TiN) layer.
  • a titanium nitride (TiN) layer may be located on the surface of the capacitive dielectric layer 220 with upwardly tilted edges.
  • the second capacitor electrode 230 may also include a SiGe layer.
  • a SiGe layer may be formed on the surface of the titanium nitride (TiN) layer.
  • the second capacitor electrode 210 may also adopt other forms.
  • the second capacitor electrode 210 may also have a single-layer structure.
  • the material of the second capacitor electrode 210 is not limited to titanium nitride or silicon germanium.
  • the semiconductor structure further includes a raised dielectric layer 300 .
  • the enhanced dielectric layer 300 is located on the surface of the first capacitor electrode 210, and its material may include but is not limited to a silicon oxide layer (SiO 2 ), a silicon nitride layer (Si 3 N 4 ), or a silicon oxynitride layer (SiON).
  • the increased dielectric layer 300 has grooves 300a.
  • the slot 300a exposes the first capacitor electrode 210.
  • the groove 300a can be a square groove, a circular groove, or a groove of other shapes, and there is no limitation on this here.
  • the capacitive dielectric layer 220 is located on the surface of the first capacitive electrode 210 at the bottom of the slot 300a and on the surface of the elevated dielectric layer 300 on the side walls of the slot 300a.
  • the second capacitive electrode 230 is located on the surface of the capacitive dielectric layer 220 .
  • the capacitive dielectric layer 220 on the surface of the elevated dielectric layer 300 on the side wall of the slot 300a is tilted upward, so that the first capacitive electrode 210 and the second capacitive electrode 220 can be effectively isolated.
  • the capacitive dielectric layer 220 and the second capacitive electrode 230 extend from the slot 300a to the upper surface of the heightening dielectric layer 300.
  • the capacitive dielectric layer 220 plays a good insulation and isolation role.
  • the orthographic projection of the capacitive dielectric layer 220 and the second capacitive electrode 230 on the substrate 100 is located inside the orthographic projection of the first capacitive electrode 210 on the substrate 100.
  • relevant conductive interconnection structures may be formed upward from the edge portion of the first capacitor electrode 210 to introduce or extract signals on the first capacitor electrode 210 .
  • the semiconductor structure further includes an interlayer dielectric layer 400 and a test electrode layer 500 .
  • the interlayer dielectric layer 400 is located between the capacitor structure 200 and the test electrode layer 500 . It can be a multi-layer film or a single film, and there is no limit to this here.
  • the material of the interlayer dielectric layer 400 may include a silicon oxide layer, a silicon nitride layer, etc.
  • the interlayer dielectric layer 400 has a first interconnection hole 400a and a second interconnection hole 400b, the first interconnection hole 400a exposes the first capacitor electrode 210, and the second interconnection hole 400b exposes the second capacitor electrode 230.
  • Test electrode layer 500 The material of the test electrode layer 500 may include but is not limited to titanium nitride, titanium, etc., and includes a first electrode pattern 510 and a second electrode pattern 520 that are insulated from each other.
  • the first electrode pattern 510 may be formed on the upper surface of the interlayer dielectric layer 400 and fill the first interconnection hole 400a, thereby electrically connecting the first capacitor electrode 210 through the first interconnection hole 400a.
  • the first electrode pattern 510 may include a first connection part 511 and a first electrode part 512.
  • the first connection part 511 can be connected to the first capacitor electrode 210, and the first electrode part 512 is connected to the first connection part 511 for performing a needle test.
  • the second electrode pattern 520 may be formed on the upper surface of the interlayer dielectric layer 400 and fill the second interconnection hole 400b, thereby electrically connecting the second capacitance electrode 230 through the second interconnection hole 400b.
  • the second electrode pattern 520 may include a second connection part 521 and a second electrode part 522.
  • the second connection part 521 can be connected to the second capacitor electrode 230 , and the second electrode part 522 is connected to the second connection part 521 for performing a needle stick test.
  • the semiconductor structure further includes a first electrode pattern 510 and a second electrode pattern 520 .
  • the first electrode pattern 510 and the first capacitor electrode 210 are arranged in the same layer. Specifically, the first electrode pattern 510 may be located on one side of the first capacitive electrode 210 .
  • the second electrode pattern 520 and the second capacitor electrode 230 are arranged in the same layer.
  • the second electrode pattern 520 may be located on one side of the second capacitive electrode 230 .
  • the dielectric layer above the first electrode pattern 510 and the second electrode pattern 520 may have grooves to expose them for testing.
  • the interlayer dielectric layer 400 includes a stacked filling dielectric layer 410 and a first dielectric layer 420 .
  • the material filling the dielectric layer 410 may include, but is not limited to, silicon dioxide.
  • the material of the first dielectric layer 420 may include, but is not limited to, silicon nitride.
  • the first dielectric layer 420 may serve as an etching stop layer for the test electrode layer 500 .
  • the semiconductor structure further includes a heightening dielectric layer 300 .
  • the elevated dielectric layer 300 is located on the capacitive dielectric layer 220 and has grooves therein, and the grooves expose the capacitive dielectric layer 220 .
  • the second capacitive electrode 230 is located on the surface of the capacitive dielectric layer 220 at the bottom of the groove and the surface of the elevated dielectric layer 300 on the sidewall of the groove.
  • the semiconductor structure further includes an isolation dielectric layer 600 .
  • the isolation dielectric layer 600 is located on the surface of the substrate 100 .
  • the first capacitor electrode 210 of the capacitor structure 200 is located on the surface of the isolation dielectric layer 600 . Therefore, the isolation dielectric layer 600 can effectively isolate the capacitor structure 200 from the substrate 100 .
  • the material of the isolation dielectric layer 600 may include, but is not limited to, silicon dioxide, silicon nitride, silicon oxynitride, etc.
  • the isolation dielectric layer 600 may include an isolation layer 610 and a second dielectric layer 620 .
  • the isolation layer 610 is located on the surface of the substrate 100 .
  • the second dielectric layer 620 is located on the surface of the isolation layer 610 .
  • the first capacitor electrode 210 is located on the surface of the second dielectric layer 620 .
  • the isolation layer 610 can effectively isolate the capacitor structure 200 from the substrate 100 .
  • the second dielectric layer 700 can also serve as an etching barrier layer for the first capacitor electrode 210, and its material can include silicon oxycarbonate (SICO) and/or silicon carbonitride (SICN).
  • the isolation dielectric layer 600 may have a flat surface, and the capacitive structure 200 may be located on the flat surface of the isolation dielectric layer 600 .
  • the semiconductor structure further includes at least two isolation dielectric layers 600 .
  • the capacitor structure 200 extends from the upper surface of the isolation dielectric layer into the capacitor hole, and both ends of the capacitor structure 200 are located on the upper surface of the isolation dielectric layer 600 .
  • the semiconductor structure in this embodiment may be a test structure used in memory chip development.
  • transistors are usually included between the substrate 100 and the capacitor structure 200 of a traditional test structure.
  • the transistor manufacturing process occupies more than half of the entire manufacturing cycle. At this time, to conduct process research on the capacitor structure, the transistor process needs to be carried out first, resulting in a longer research and development cycle.
  • capacitor structures are formed on transistors. At this time, if there is a performance problem with the capacitor structure, it cannot be determined whether it is due to the influence of the transistor or the capacitor structure itself. In this embodiment, the capacitor structure does not need to be formed on the transistor, thereby effectively eliminating the influence of the transistor.
  • transistors may also be provided between the substrate 100 and the capacitor structure 200 .
  • the formed semiconductor structure may be a test structure or a product structure, etc.
  • each capacitor structure 200 may be arranged in a row.
  • the distance between the test electrode parts (such as the first electrode part 512 and the second electrode part 522) of each capacitor structure 200 used for pin-prick testing can match the existing WAT test pin card spacing, so that the WAT test can be passed. Method, the characteristics of the capacitor structure 200 are tested.

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Abstract

本公开涉及一种半导体结构及其制备方法。其中，半导体结构包括基底；电容结构，包括：第一电容电极，位于基底上；电容介质层，位于第一电容电极上；第二电容电极，位于电容介质层上，且在垂直于基底的方向上，第二电容电极的边缘与第一电容电极之间的距离，大于第二电容电极的中央与第一电容电极之间的距离。本公开实施例可以有效防止电容介质层边缘漏电。

Description

半导体结构及其制备方法
相关申请的交叉引用
本公开要求于2022年08月12日提交中国专利局、申请号为2022109697627、发明名称为“半导体结构及其制备方法”的中国专利申请的优先权，其全部内容通过引用结合在本公开中。
技术领域
本公开涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
电容结构是半导体芯片中的重要结构，其通常包括依次层叠设置的第一电容电极、电容介质层、第二电容电极。
传统技术中，在进行电容结构的制程时，进行图形化处理而形成第二电容电极的刻蚀过程中，电容介质层也会受到刻蚀作用影响，甚至会被刻蚀开。此时，电容介质层边缘侧面处容易形成漏电通道，从而影响电容性能。
发明内容
根据本公开的各种实施例，提供一种半导体结构及其制备方法。
根据本公开的各种实施例，提供一种半导体结构，包括：
基底；
电容结构，包括：
第一电容电极，位于所述基底上；
电容介质层，位于所述第一电容电极上；
第二电容电极，位于所述电容介质层上，且在垂直于所述基底的方向上，所述第二电容电极的边缘与所述第一电容电极之间的距离，大于所述第二电容电极的中央与所述第一电容电极之间的距离。
在一些实施例中，
所述半导体结构还包括增高介质层，所述增高介质层位于所述第一电容电极上，且其内具有开槽，所述开槽暴露所述第一电容电极；
所述电容介质层位于所述开槽底部的所述第一电容电极表面以及所述开槽侧壁的所述增高介质层表面；
所述第二电容电极位于所述电容介质层表面。
在一些实施例中，所述电容介质层以及所述第二电容电极由所述开槽内延伸至所述增高介质层的上表面。
在一些实施例中，
所述电容介质层以及所述第二电容电极在所述基底上的正投影位于所述第一电容电极在所述基底上的正投影内部。
在一些实施例中，所述半导体结构还包括层间介质层以及测试电极层，
所述层间介质层位于所述电容结构与所述测试电极层之间，且具有第一互连孔以及第二互连孔，所述第一互连孔暴露所述第一电容电极，所述第二互连孔暴露所述第二电容电极；
所述测试电极层包括第一电极图形以及第二电极图形，所述第一电极图形通过所述第一互连孔电连接所述第一电容电极，所述第二电极图形通过所述第二互连孔电连接所述第二电容电极。
在一些实施例中，所述半导体结构还包括第一电极图形以及第二电极图形，所述第一电极图形与所述第一电容电极同层设置，所述第二电极图形与所述第二电容电极同层设置。
在一些实施例中，所述半导体结构还包括增高介质层，所述增高介质层位于所述电容介质层上，且其内具有开槽，所述开槽暴露所述电容介质层；
所述第二电容电极位于所述开槽底部的所述电容介质层表面以及所述开槽侧壁的所述增高介质层表面。
在一些实施例中，所述半导体结构还包括隔离介质层，所述隔离介质层位于所述基底表面，所述第一电容电极位于所述隔离介质层表面。
在一些实施例中，所述隔离介质层包括：
隔离层，位于所述基底表面；
第二介质层，位于所述隔离层表面；
所述第一电容电极位于所述第二介质层表面。
在一些实施例中，所述半导体结构还包括至少两层所述隔离介质层，位于顶层的所述隔离介质层内形成电容孔，所述电容结构的所述隔离介质层上表面延伸至所述电容孔内，且所述电容结构的两端位于所述所述隔离介质层上表面。
在一些实施例中，所述电容介质层包括高介电常数介质层。
根据本公开的各种实施例，还提供一种半导体结构的制备方法，包括：
提供基底；
于所述基底上形成电容结构，所述电容结构包括第一电容电极、电容介质层以及第二电容电极，所述第一电容电极形成于所述基底上，所述电容介质层形成于所述第一电容电极上，所述第二电容电极形成于所述电容介质层上，且在垂直于所述基底的方向上，所述第二电容电极的边缘与所述第一电容电极之间的距离，大于所述第二电容电极的中央与所述第一电容电极之间的距离。
在一些实施例中，所述于所述基底上形成电容结构，包括：
于所述基底上形成第一电极材料层；
于所述第一电极材料层表面形成增高介质材料层；
对所述增高介质材料层进行图形化处理，以形成内部具有开槽的增高介质中间层，所述开槽暴露所述第一电极材料层；
于所述开槽底部的所述第一电极材料层表面以及所述开槽侧壁的所述增高介质中间层表面形成所述电容介质层，且于所述电容介质层表面形成所述第二电容电极；
对所述增高介质中间层以及所述第一电极材料层进行图形化处理，以形成增高介质层以及所述第一电容电极。
在一些实施例中，所述于所述开槽底部的所述第一电容电极表面以及所述开槽侧壁的所述增高介质中间层表面形成所述电容介质层，且于所述电容介质层表面形成所述第二电容电极，包括：
于所述开槽底部的所述第一电极材料层表面、所述开槽侧壁的所述增高介质中间层表面以及所述增高介质中间层的上表面形成电介质材料层；
于所述电介质材料层表面形成第二电极材料层；
于所述第二电极材料层上形成第一图形化光阻；
基于所述第一图形化光阻，刻蚀所述第二电极材料层以及所述电介质材料层，以形成所述第二电容电极以及所述电容介质层。
在一些实施例中，所述第一图形化光阻在所述基底上的正投影覆盖所述开槽在所述基底上的正投影。
在一些实施例中，
所述对所述增高介质中间层以及所述第一电极材料层进行图形化处理，以形成增高介质层以及所述第一电容电极，包括：
去除所述第一图形化光阻；
形成覆盖所述第二电容电极以及所述电容介质层的第二图形化光阻；
基于所述第二图形化光阻，刻蚀所述增高介质中间层以及所述第一电极材料层，以形成增高介质层以及所述第一电容电极；
去除所述第二图形化光阻。
在一些实施例中，所述形成电容结构之后，还包括：
于所述电容结构上形成层间介质层，所述层间介质层内具有第一互连孔以及第二互连孔，所述第一互连孔暴露所述第一电容电极，所述第二互连孔暴露所述第二电容电极；
于所述层间介质层上形成测试电极层，所述测试电极层包括第一电极图形以及第二电极图形，所述第一电极图形通过所述第一互连孔电连接所述第一电容电极，所述第二电极图形通过所述第二互连孔电连接所述第二电容电极。
在一些实施例中，所述于所述电容结构上形成层间介质层，包括：
于所述电容结构上形成填充介质层；
于所述填充介质层上形成第一介质层；
于所述第一介质层上形成第三图形化光阻；
基于所述第三图形化光阻刻蚀所述第一介质层与所述填充介质层，以形成所述第一互连孔以及所述第二互连孔，所述第一互连孔以及所述第二互连孔均贯穿所述第一介质层与所述填充介质层；
所述于所述层间介质层上形成测试电极层，包括：
于所述层间介质层上形成测试电极材料层；
以所述第一介质层为刻蚀停止层，刻蚀所述测试电极材料层，以对所述测试电极材料层进行图形化处理而形成所述测试电极层。
在一些实施例中，形成所述第二电容电极的同时，还形成第二电极图形，形成所述第一电容电极的同时，还形成第一电极图形。
在一些实施例中，
所述于所述基底上形成电容结构之前，还包括：
于所述基底表面形成隔离介质层；
所述第一电容电极形成于所述隔离介质层表面。
在一些实施例中，
所述于所述基底表面形成隔离介质层，包括：
于所述基底表面形成隔离层；
于所述隔离层表面形成第二介质层；
所述第一电容电极形成于所述第二介质层表面。
在一些实施例中，所述电容介质层包括高介电常数介质层。
本公开实施例可以/至少具有以下优点：
本公开实施例中的半导体结构及其制备方法，加了电容介质层的边缘与第一电容电极之间的距离，从而使得第二电容电极与第一电容电极的被有效隔离开。因此，本公开实施例可以有效地防止第一电容电极与第二电容电极通过电容介质层的边缘部分发生漏电。
本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其他特征、目的和优点将从说明书、附图以及权利要求书变得明显。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体结构的制备方法的流程图；
图2至图20为一实施例中提供的半导体结构的制备过程中的立体结构示意图；
图21为一个实施例中提供的半导体结构的立体切剖示意图；
图22为另一个实施例中提供的半导体结构的剖面示意图；
图23为又一个实施例中提供的半导体结构的剖面示意图；
图24为一个实施例中半导体结构作为测试结构时，其电容结构排列方式示意图。
为了更好地描述和说明这里公开的那些发明的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
附图标记说明：
100-基底，200-电容结构，210-第一电容电极，211-第一电极材料层，220-电容介质层，221-电介质材料层，230-第二电容电极，230a-氮化钛层，230b-硅锗层，231-第二电极材料层，2311-氮化钛材料层，2312-硅锗材料层，300-增高介质层，301-增高介质材料层，302-增高介质中间层，300a-开槽，400-层间介质层，400a-第一互连孔，400b-第二互连孔，410-填充介质层，420-第一介质层，500-测试电极层，501-测试电极材料层，510-第一电极图形，511-第一连接部，512-第一电极部，520-第二电极图形，521-第二连接部，522-第二电极部，600-隔离层，700-第二介质层，10-第一图形化光阻，20-第二图形化光阻，30-第三图形化光阻，40-第四图形化光阻，50-第五图形化光阻。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所述的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所述的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
本公开实施例中的结构不应当局限于说明书附图所示的特定形状，而是包括由于例如制造技术导 致的形状偏差。
在本公开实施例中，半导体结构及其制备方法可以但并不限于应用于芯片研发，例如其也可以应用于芯片生产。同时，半导体结构可以但并不限于为测试结构，例如，其也可以为产品结构。
在一个实施例中，请参阅图1，提供一种半导体结构的制备方法，包括如下步骤：
步骤S10，提供基底100；
步骤S30，于基底100上形成电容结构200，电容结构200包括第一电容电极210、电容介质层220以及第二电容电极230，第一电容电极210形成于基底100上，电容介质层220形成于第一电容电极210上，第二电容电极230形成于电容介质层220上，请参阅图21或图22。
其中，且在垂直于基底100的方向上，第二电容电极230的边缘与第一电容电极210之间的距离，大于第二电容电极230的中央与第一电容电极210之间的距离。
在步骤S10中，基底100可以包括但不限于为硅(Si)衬底、硅锗(SiGe)衬底、硅锗碳(SiGeC)衬底、碳化硅(SiC)衬底、砷化镓(GaAs)衬底、砷化铟(InAs)衬底、磷化铟(InP)衬底或其它的III/V半导体衬底或II/VI半导体衬底。
在步骤S30中，第一电容电极210形成在基底100上。作为示例，二者之间可以具有中间层或中间层器件结构。当然，第一电容电极210也可以直接形成在基底100上，这里对此并不做限制。
具体地，第一电容电极210可以形成在平坦的表面上(请参阅图21)，也可以形成在具有电容孔的表面上(请参阅图22)。
第一电容电极210的材料包括但不限于氮化钛(TiN)、钛(Ti)、硅化钨(Si2W)及钨(W)等等中的任意一种或几种。
电容介质层220可以包括但不限于为高介电常数介质层。电容介质层220形成在第一电容电极210上。
第二电容电极230可以包括氮化钛层230a。氮化钛(TiN)层可以位于边缘向上翘起的电容介质层220表面。同时，第二电容电极230还可以包括硅锗层230b。SiGe层可以形成在氮化钛(TiN)层表面。当然，第二电容电极210也可以采用其他的形式。例如，第二电容电极210也可以为单层结构。并且，第二电容电极210的材料也并不限于为氮化钛或硅锗。
具体地，当电容介质层220为高介电常数介质层时，电容介质层220可以包括氧化铝(Al 2O 3)层、氧化铪(HfO 2)层、氮氧化铪(HfON)层、氧化锆(ZrO 2)层、氧化钽(Ta 2O 5)层、氧化钛(TiO 2)层或锶钛氧化物(SrTiO 3)层等。
在DRAM(Dynamic RandomAccess Memory，动态随机存取存储器)等半导体器件结构中，高介电常数的电容介质层220通常厚度较薄。因此，其极容易在第二电容电极230图形化时被同时刻蚀开，从而存在边缘漏电风险。
而在本实施例中，在垂直于基底100的方向上，增加第二电容电极230的边缘与第一电容电极210之间的距离，从而使得电容介质层220的被刻蚀开形成的侧面远离第一电容电极210。此时，第二电容电极230与第一电容电极210的被有效隔离开，从而可以有效防止二者之间通过电容介质层220侧面产生漏电的问题。
当然，电容介质层220也可以包括低介电常数介质层，如二氧化硅层或氮化硅层。
在第二电容电极230被图形化刻蚀的同时，电容介质层220被减薄，而可能产生缺陷。此时，增加第二电容电极230的边缘与第一电容电极210之间的距离，也可以更加良好的预防电容结构200的两个电极层(第一电容电极210与第二电容电极230)之间发生漏电。
在本实施例中，增加了电容介质层220的边缘与第一电容电极210之间的距离，从而使得第二电容电极230与第一电容电极210的被有效隔离开。因此，本实施例可以有效地防止第一电容电极210与第二电容电极220通过电容介质层220的边缘侧面发生漏电。
在一个实施例中，步骤S30包括：
步骤S31，请参阅图2，于基底100上形成第一电极材料层211；
步骤S32，请继续参阅图2，于第一电极材料层211表面形成增高介质材料层301；
步骤S33，请参阅图4，对增高介质材料层221进行图形化处理，以形成内部具有开槽300a的增高介质中间层302，开槽300a暴露第一电极材料层211；
步骤S34，请参阅图9，于开槽300a底部的第一电极材料层211表面以及开槽300a侧壁的增高介质中间层302表面形成电容介质层220，且于电容介质层220表面形成第二电容电极230；
步骤S35，请参阅图12，对增高介质中间层302以及第一电极材料层211进行图形化处理，以形成增高介质层300以及第一电容电极210。
其中，在步骤S31中，请参阅图2，可以通过物理气相沉积或者化学气相沉积等方式，在基底100上沉积氮化钛等材料，从而形成第一电极材料层211。
在步骤S32中，请参阅图2，增高介质材料层301的材料可以包括但不仅限于为氧化硅层(SiO 2)、氮化硅层(Si 3N 4)或氮氧化硅层(SiON)。
具体地，可以通过化学气相沉积或原子层沉积等方式在第一电极材料层211表面沉积增高介质材料层301。
在步骤S33中，请参阅图3，可以首先通过光刻工艺，在增高介质材料层301上形成第四图形化 光阻40。然后，请参阅图3以及图4，基于第四图形化光阻40，刻蚀增高介质材料层301，从而形成增高介质中间层302。增高介质中间层302内部具有开槽300a。之后去除第四图形化光阻40。
具体地，开槽300a可以为方形槽，也可以为圆形槽，或者也可以为其他形状的槽，这里对此没有限制。
在步骤S34中，请参阅图9，电容介质层220覆盖开槽300a底部的第一电极材料层301表面以及开槽300a侧壁的增高介质中间层302表面，从而通过开槽300a侧壁的增高介质中间层302的作用，将电容介质层220的边缘部分均翘起抬高。
此时，第二电容电极230形成在电容介质层220表面，从而通过电容介质层220而与第一电容电极21有效隔离。
步骤S35中，请参阅图12，可以通过光刻、刻蚀等工艺对第一电极材料层211以及其上的增高介质中间层302进行图形化处理，以形成第一电容电极210以及增高介质层300。
在本实施例中，通过内部具有开槽300a的增高介质中间层302的形成，从而使得电容介质层220可以同时形成在增高介质中间层302内的开槽300a侧壁与底部上。此时，电容介质层220的边缘相对于中央向上翘起，从而有效增加了电容介质层220的边缘与第一电容电极210之间的距离。
在一个实施例中，步骤S34包括：
步骤S341，请参阅图4以及图5，于开槽300a底部的第一电极材料层211表面、开槽300a侧壁的增高介质中间层302表面以及增高介质中间层302的上表面形成电介质材料层221；
步骤S342，请参阅图7，于电介质材料层221表面形成第二电极材料层231；
步骤S343，请参阅图8，于第二电极材料层231上形成第一图形化光阻10；
步骤S344，请参阅图8以及图9，基于第一图形化光阻10，刻蚀第二电极材料层231以及电介质材料层221，以形成第二电容电极230以及电容介质层220。
其中，在步骤S341中，请参阅图4以及图5，可以通过化学气相沉积或原子层沉积等方式沉积电介质材料层221，以使得电介质材料层221覆盖于开槽300a底部的第一电极材料层211表面、开槽300a侧壁的增高介质中间层302表面以及增高介质中间层302的上表面。
在步骤S342中，可以通过化学气相沉积或物理气相沉积等方式，在电介质材料层221表面沉积第二电极材料层231。当采用化学气相沉积方式沉积第二电极材料层231时，请参阅图7，第二电极材料层231可以同时形成在电介质材料层221的侧表面以及平行于基底100的表面。当采用物理气相沉积方式沉积第二电极材料层231时，第二电极材料层231可以只形成在电介质材料层221的平行于基底100的表面(未图示)。
当通过化学气相沉积方式沉积第二电极材料层231时，具体地，可以首先在电介质材料层221表面沉积氮化钛材料层2311，然后再在氮化钛材料层2311表面沉积硅锗材料层2312，从而形成包括氮化钛材料层2311与硅锗材料层2312的第二电极材料层231。
在步骤S343中，请参阅图8，可以首先在第二电极材料层231上涂布光刻胶。然后对光刻胶进行曝光、显影，从而形成第一图形化光阻10。
在步骤S344中，请参阅图8以及图9，可以以第一图形化光阻10为掩膜，刻蚀第二电极材料层231，以形成第二电容电极230。电介质材料层221可以为厚度较薄的高k介质材料层，其可以在对第二电极材料层231进行刻蚀的过程中，被刻蚀去除，从而形成电容介质层220。此时，电容介质层220与第二电容电极230具有相互对齐的侧面。
当然，在其他实施例中，电介质材料层221可以为厚度较厚的低k介质材料层时，本步骤可以在对第二电极材料层231进行刻蚀的过程中，减薄低k介质材料层。之后，在步骤S35对第一电极材料层211进行刻蚀，以形成第一电容电极210的过程中，可以依次对先对第一电极材料层211上的被减薄的电介质材料层221、增高介质中间层302以及第一电极材料层211进行刻蚀，从而形成具有相互对齐侧面的电容介质层220、增高介质层300以及第一电容电极210。
当步骤S342中采用化学气相沉积方式沉积第二电极材料层231时，步骤S344中形成的第二电容电极230同时形成在电容介质层220的侧表面以及平行于基底100的表面。当步骤S342中采用物理气相沉积方式沉积第二电极材料层231时，步骤S344中形成的第二电容电极230不位于电容介质层220的侧表面，而只位于电容介质层220的平行于基底100的表面。
在其他实施例中，电容结构的形成过程也可以与前述实施例不同。例如，请参阅图23，电容结构的形成过程也可以为，首先于基底100上依次形成第一电极材料层211、电介质材料层221、增高介质材料层301。然后，对增高介质材料层221进行图形化处理，以形成内部具有开槽300a的增高介质中间层302，开槽300a暴露电介质材料层221。然后，于开槽300a底部的电介质材料层221表面、开槽300a侧壁的增高介质中间层302表面以及增高介质中间层302的上表面形成形成第二电极材料层231。之后，图形化第二电极材料层231，形成第二电容电极230。之后，对增高介质中间层302、电介质材料层221以及第一电极材料层211进行图形化处理，以形成增高介质层300、电容介质层220以及第一电容电极210。
此时，请参阅图23，电容介质层220并不上翘，而第二电容电极230边缘上翘。
或者，在其他实施例中，也可以设置电容结构的第一电容电极210两侧埋入凹槽内。具体第一电容电极210可以由凹槽之外的结构表面延伸至凹槽底部。然后于凹槽内填充增高介质层300，然后于增高介质层300以及第一电容电极210表面形成电容介质层220以及第一电容电极210。此时，也可以实 现第一电容电极210的边缘与第一电容电极之间的距离，大于第二电容电极的中央与第一电容电极之间的距离。
在一个实施例中，步骤S343中，请参阅图8，形成的第一图形化光阻10在基底100上的正投影覆盖开槽300a在基底100上的正投影。
具体地，第一图形化光阻10在基底100上的正投影可以大于开槽300a在基底100上的正投影，从而可以简便有效确保形成在开槽300a侧壁上的电介质材料层221不会在步骤S344中被刻蚀去除。此时，请参阅图9，步骤S344之后，最终形成的电容介质层220以及第二电容电极230会由开槽内延伸至增高介质中间层302的上表面。
因此，此时可以有效保证形成的电容介质层220的四周边缘部分均向上翘起。
当然，第一图形化光阻10设置形式并不限于此，例如，在工艺能力可以达到的情况下，也可以设置第一图形化光阻10在基底100上的正投影与开槽300a在基底100上的正投影重叠。此时，步骤S344之后，最终形成的电容介质层220也可以不延伸至增高介质中间层302的上表面，而只位于开槽300a的侧壁与底部(请参阅图21)。
在一个实施例中，步骤S35包括：
步骤S351，请参阅图9，去除第一图形化光阻10；
步骤S352，请参阅图10，形成覆盖第二电容电极230以及电容介质层220的第二图形化光阻20；
步骤S353，请参阅图11，基于第二图形化光阻20，刻蚀第一电极材料层211，以形成第一电容电极210；
步骤S354，请参阅图12，去除第二图形化光阻20。
其中，步骤S351中，请参阅图9，去除第一图形化光阻10之后，图形化的第二电容电极230上表面漏出，其中间在对应开槽300a部分向下凹陷。电容介质层220在开槽300a底部与第一电容电极210接触。
在步骤S352中，请参阅图9以及图10，第二图形化光阻20具体可以将第二电容电极230上表面、第二电容电极230侧面以及电容介质层220侧面完全覆盖包裹。
在步骤S353中，请参阅图11，可以首先基于第二图形化光阻20刻蚀增高介质中间层302，以形成增高介质层300。然后，基于第二图形化光阻20以及增高介质层300刻蚀第一电极材料层211，从而形成第一电容电极210。
在步骤S354中，请参阅图12，去除第二图形化光阻20之后，增高介质层300以及电容结构200的第一电容电极210、电容介质层220、第二电容电极230均暴露出来。
在本实施例中，首先去除第一图形化光阻10，然后再形成第二图形化光阻20，从而可以使得形成的第一电容电极210在基底100上的正投影大于第二电容电极230在基底100上的正投影。此时，可以从第一电容电极210的边缘部分向上形成相关导电互连结构，从而将第一电容电极210上的信号引入或引出。
可以理解的是，此时第一电容电极210的与第二电容电极230相对的部分为用于形成电容，而其边缘部分作为引出部，用于将第一电容电极210的信号引入或引出，并不用作形成电容。
当然，在其他实施例中，也可以不去除第一图形化光阻10，而是基于第一图形化光阻10，刻蚀第二电极材料层231以及电介质材料层221，以形成第二电容电极230以及电容介质层220之后，在继续依次刻蚀增高介质中间层302以及第一电极材料层211，以形成增高介质层300以及第一电容电极210。此时，形成的第一电容电极210在基底100上的正投影与第二电容电极230在基底100上的正投影重叠。在此情况下，第一电容电极210下方可以设置有导电层，以使得第一电容电极210可以通过其下方的导电层而将信号引入或引出。
在一个实施例中，步骤S30之后，还包括：
步骤S40，请参阅图16，于电容结构200上形成层间介质层400，层间介质层400内具有第一互连孔400a以及第二互连孔400b，第一互连孔400a暴露第一电容电极210，第二互连孔400b暴露第二电容电极230。
步骤S50，请参阅图20，于层间介质层400上形成测试电极层500，测试电极层包括第一电极图形510以及第二电极图形520，第一电极图形510通过第一互连孔400a电连接第一电容电极210，第二电极图形通过第二互连孔400b电连接第二电容电极230。
其中，在步骤S40中，请参阅图14，具体地，层间介质层400可以形成在电容结构200以及未被电容结构200覆盖的结构(如增高介质层300的部分区域)上。层间介质层400可以为多层膜层，也可以为单层膜层，这里对此没有限制。层间介质层400的材料可以包括氧化硅层、氮化硅层等。
在步骤S50中，请参阅图20，测试电极层500的材料可以包括但不限于为氮化钛、钛等。具体地，测试电极层500为图形化电极层，包括相互绝缘隔离的第一电极图形510以及第二电极图形520。其中，第一电极图形510可以形成在层间介质层400上表面且填满第一互连孔400a。第二电极图形520可以形成在层间介质层400上表面且填满第二互连孔400b。
具体地，第一电极图形510可以包括第一连接部511与第一电极部512。第一连接部511可以连接第一电容电极210，第一电极部512连接第一连接部511，用于进行扎针测试。
第二电极图形520可以包括第二连接部521与第二电极部522。第二连接部521可以连接第二电容电极230，第二电极部522连接第二连接部521，用于进行扎针测试。
在一个实施例中，步骤S40包括：
步骤S41，请参阅图13，于电容结构200上形成填充介质层410；
步骤S42，请参阅图14，于填充介质层410上形成第一介质层420；
步骤S43，请参阅图15，于第一介质层420上形成第三图形化光阻30；
步骤S44，请参阅图16，基于第三图形化光阻30刻蚀第一介质层420与填充介质层410，以形成第一互连孔400a以及第二互连孔400b。
其中，在步骤S410中，请参阅图13，填充介质层410的材料可以包括但不限于为二氧化硅。其可以通过HDP(High Density Plasma，高密度等离子沉积)工艺形成。在进行HDP沉积工艺形成填充介质层410之后，可以对填充介质层410表面进行平坦化处理。
在步骤S42中，请参阅图14，第一介质层420可以形成在填充介质层410表面。第一介质层420材料可以包括但不限于为氮化硅，其可以通过化学气相沉积方式形成。
在步骤S43中，请参阅图15，可以首先在第一介质层420表面涂布光刻胶，然后对其进行曝光显影，从而形成第三图形化光阻30。
在步骤S44中，请参阅图16，可以以第三图形化光阻30为掩膜，刻蚀第一介质层420与填充介质层410，从而形成第二互连孔400b。并且，以第三图形化光阻30为掩膜，刻蚀第一介质层420、填充介质层410以及增高介质层300，从而形成第一互连孔400a。
此时，层间介质层400包括层叠设置的填充介质层410以及第一介质层420。
同时，步骤S50包括：
步骤S51，请参阅图17，于层间介质层400上形成测试电极材料层501；
步骤S52，请参阅图18以及图19，以第一介质层420为刻蚀停止层，刻蚀测试电极材料层501，以对测试电极材料层501进行图形化处理而形成测试电极层500。
在步骤S51中，请参阅图17，测试电极材料层501可以通过化学气相沉积或者物理气相沉积方式形成。
在步骤S52中，具体地，请参阅图18，可以首先在测试电极材料层501上形成第五图形化光阻50。然后，基于第五图形化光阻50刻蚀测试电极材料层501。刻蚀时，可以选择干法刻蚀方式，第一介质层420与测试电极材料层501可以具有较大的选择刻蚀比，从而可以作为测试电极材料层501的刻蚀停止层。之后，去除第五图形化光阻50，请参阅图19。
在本实施例中，设置层间介质层400包括层叠设置的填充介质层410以及第一介质层420，其中第一介质层420作为测试电极材料层501的刻蚀停止层，从而可以在形成测试电极层500的过程中，不对下层结构造成影响。
当然，层间介质层400的设置形式并不限于此。在一些实施例中，也可以设置层间介质层400只包括一层膜层，该膜层材料，也可以选择可以作为测试电极材料层501的刻蚀停止层的材料。
在一个实施例中，也可以形成第二电容电极230的同时，还形成第二电极图形520。即第二电容电极230可以与第二电极图形520同层设置。具体地，第二电极图形520可以位于第二电容电极230的一侧。
并且，形成第一电容电极210的同时，还形成第一电极图形510。即第一电容电极210可以与第一电极图形510同层设置。具体地，第一电极图形510可以位于第一电容电极210的一侧。
此时，在进行测试时，可以在第一电极图形510以及第二电极图形520上方的介质层上开槽而将其露出，从而进行测试。
在一个实施例中，步骤S30之前，包括：
步骤S20，请参阅图2，于基底100表面形成隔离介质层600。
同时，第一电容电极210形成于隔离介质层600表面。即电容结构200自隔离介质层600表面形成。
隔离介质层600可以将电容结构200与基底100有效隔离，从而可以防止对电容结构200进行测试时，受到基底100的影响。隔离层600的材料可以包括但不限于为二氧化硅、氮化硅、氮氧化硅等。
作为示例，步骤S20可以包括：
步骤S21，于基底100表面形成隔离层610；
步骤S22，于隔离层610表面形成第二介质层620。
同时，第一电容电极210形成于第二介质层620表面。
此时，隔离层610可以将电容结构200与基底100有效隔离。第二介质层700在进行隔离作用的同时，还可以作为后续对第一电极材料层211进行图形化处理，以形成第一电容电极210时的刻蚀阻挡层。
例如，第一电极材料层211的材料可以为氮化钛。此时，第二介质层700的材料可以包括碳氧化硅(SICO)和/或碳氮化硅(SICN)等。
当然，隔离介质层600也可以为同一材料形成的具有足够厚度的单层绝缘膜层。或者，隔离介质层600也可以包括不同材料形成的两层以上的绝缘膜层。这里对此均没有限制。
同时，作为示例，请参阅图21，隔离介质层600可以具有平坦的表面，电容结构200可以形成在隔离介质层600的平坦表面上。
或者，作为又一示例，请参阅图22，半导体结构还包括至少两层隔离介质层600。位于顶层的所 述隔离介质层600内形成电容孔。所述电容结构200也可以形成在该具有电容孔的隔离介质层600表面。此时，电容结构200由所述隔离介质层上表面延伸至所述电容孔内，且所述电容结构200的两端位于所述所述隔离介质层600上表面。
在本实施例方法制备的半导体结构可以为应用于存储器芯片研发的测试结构。
存储器芯片的存储单元通常可以包括一个晶体管和一个电容结构。晶体管的源极或漏极连接电容结构的一个电极层。在进行存储器芯片研发时，传统方式进行制程时，先进行晶体管的制程，然后再进行电容结构的制程。晶体管的制程占据整个制程周期的一半以上。此时，对电容结构进行制程研究，需先进行晶体管的制程，从而导致研发周期较长。
而在本实施例中，在基底100上形成隔离介质层600之后，不再形成晶体管，而直接形成电容结构。然后可以直接测试电容结构的特性，从而减少研发周期。
并且此时，可以有效排除掉相关干扰因素。例如，如果采用传统方式先进行晶体管的制程，然后再进行电容结构的制程。如果电容结构性能出现问题，无法判断是由于电容结构本身导致，还是受晶体管制程影响。而本实施例可以在基底100上形成隔离层600之后，不再形成晶体管，而直接形成电容结构，从而可以有效排除掉晶体管的影响。
当然，在其他实施例中，也可以先在基底100上形成晶体管，然后再形成电容结构200。同时，在其他实施例中，形成的半导体结构可以为测试结构，也可以为产品结构等。
应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在一个实施例中，还提供一种半导体结构，请参阅图21，其包括基底100以及电容结构200。
基底100可以包括但不限于为硅(Si)衬底、硅锗(SiGe)衬底、硅锗碳(SiGeC)衬底、碳化硅(SiC)衬底、砷化镓(GaAs)衬底、砷化铟(InAs)衬底、磷化铟(InP)衬底或其它的III/V半导体衬底或II/VI半导体衬底。
电容结构200包括第一电容电极210、电容介质层220以及第二电容电极230。
第一电容电极210位于基底100上。第一电容电极210与基底100之间可以具有中间层或中间层器件结构。当然，第一电容电极210也可以直接形成在基底100上，这里对此并不做限制。
第一电容电极210的材料包括但不限于氮化钛(TiN)、钛(Ti)、硅化钨(Si2W)及钨(W)等等中的任意一种或几种。
电容介质层220位于第一电容电极210上。并且，在垂直于基底100的方向上，第二电容电极230的边缘与第一电容电极210之间的距离，大于第二电容电极230的中央与第一电容电极210之间的距离。此时，第二电容电极230与第一电容电极210的被有效隔离开，从而可以有效防止二者之间通过电容介质层220侧面产生漏电的问题。
电容介质层220可以包括高介电常数介质层，如氧化铝(Al 2O 3)层、氧化铪(HfO 2)、氮氧化铪(HfON)层、氧化锆(ZrO 2)层、氧化钽(Ta 2O 5)层、氧化钛(TiO 2)层或锶钛氧化物(SrTiO 3)层等。此时，电容介质层220可以与第二电容电极230可以具有相互对齐的侧面。
或者，电容介质层220也可以包括低介电常数介质层，如二氧化硅层(SiO 2)或氮化硅(Si 3N 4)层等。此时，电容介质层220可以与第一电容电极210可以具有相互对齐的侧面。且在第一电容电极210于第二电容电极220之间的部分被减薄。
第二电容电极230位于电容介质层220上。
第二电容电极230可以包括氮化钛(TiN)层。氮化钛(TiN)层可以位于边缘向上翘起的电容介质层220表面。同时，第二电容电极230还可以包括SiGe层。SiGe层可以形成在氮化钛(TiN)层表面。当然，第二电容电极210也可以采用其他的形式。例如，第二电容电极210也可以为单层结构。并且，第二电容电极210的材料也并不限于为氮化钛或硅锗。
在一个实施例中，半导体结构还包括增高介质层300。
增高介质层300位于第一电容电极210表面，其材料可以包括但不仅限于为氧化硅层(SiO 2)、氮化硅层(Si 3N 4)或氮氧化硅层(SiON)。
并且，增高介质层300内具有开槽300a。开槽300a暴露第一电容电极210。具体地，开槽300a可以为方形槽，也可以为圆形槽，或者也可以为其他形状的槽，这里对此没有限制。
电容介质层220位于开槽300a底部的第一电容电极210表面以及开槽300a侧壁的增高介质层300表面。同时，第二电容电极230位于电容介质层220表面。
此时，位于开槽300a侧壁的增高介质层300表面的电容介质层220向上翘起，从而可以有效隔离第一电容电极210与第二电容电极220。
在一个实施例中，电容介质层220以及第二电容电极230由开槽300a内延伸至增高介质层300的上表面。
此时，可以确保电容介质层220起到良好的绝缘隔离作用。
在一个实施例中，电容介质层220以及第二电容电极230在基底100上的正投影位于第一电容电 极210在基底100上的正投影内部。
此时，可以从第一电容电极210的边缘部分向上形成相关导电互连结构，从而将第一电容电极210上的信号引入或引出。
在一个实施例中，半导体结构还包括层间介质层400以及测试电极层500。
层间介质层400位于电容结构200与测试电极层500之间。可以为多层膜层，也可以为单层膜层，这里对此没有限制。层间介质层400的材料可以包括氧化硅层、氮化硅层等。
同时，层间介质层400内具有第一互连孔400a以及第二互连孔400b，第一互连孔400a暴露第一电容电极210，第二互连孔400b暴露第二电容电极230。
测试电极层500测试电极层500的材料可以包括但不限于为氮化钛、钛等，其包括相互绝缘隔离的第一电极图形510以及第二电极图形520。
第一电极图形510可以形成在层间介质层400上表面且填满第一互连孔400a，从而通过第一互连孔400a电连接第一电容电极210。
第一电极图形510可以包括第一连接部511与第一电极部512。第一连接部511可以连接第一电容电极210，第一电极部512连接第一连接部511，用于进行扎针测试。
第二电极图形520可以形成在层间介质层400上表面且填满第二互连孔400b，从而通过第二互连孔400b电连接第二电容电极230。
第二电极图形520可以包括第二连接部521与第二电极部522。第二连接部521可以连接第二电容电极230，第二电极部522连接第二连接部521，用于进行扎针测试。
在一个实施例中，半导体结构还包括第一电极图形510以及第二电极图形520。
第一电极图形510与第一电容电极210同层设置。具体地，第一电极图形510可以位于第一电容电极210的一侧。
同时，第二电极图形520与第二电容电极230同层设置。具体地，第二电极图形520可以位于第二电容电极230的一侧。
此时，可以在第一电极图形510以及第二电极图形520上方的介质层上可以具有开槽而将其露出，从而用于测试。
在一个实施例中，层间介质层400包括层叠设置的填充介质层410以及第一介质层420。
其中，填充介质层410的材料可以包括但不限于为二氧化硅。第一介质层420材料可以包括但不限于为氮化硅。第一介质层420可以作为测试电极层500的刻蚀停止层。
在一个实施例中，请参阅图23，半导体结构还包括增高介质层300。增高介质层300位于电容介质层220上，且其内具有开槽，所述开槽暴露所述电容介质层220。
第二电容电极230位于所述开槽底部的所述电容介质层220表面以及所述开槽侧壁的所述增高介质层300表面。
在一个实施例中，半导体结构还包括隔离介质层600。
隔离介质层600位于基底100表面。电容结构200的第一电容电极210位于隔离介质层600表面。因此，隔离介质层600可以将电容结构200与基底100有效隔离。
此时，从而可以防止对电容结构200进行测试时，受到基底100的影响。隔离介质层600的材料可以包括但不限于为二氧化硅、氮化硅、氮氧化硅等。
作为示例，隔离介质层600可以包括隔离层610以及第二介质层620。隔离层610位于基底100表面。第二介质层620位于隔离层610表面。同时，第一电容电极210位于第二介质层620表面。
此时，隔离层610可以将电容结构200与基底100有效隔离。第二介质层700在进行隔离作用的同时，还可以作为第一电容电极210的刻蚀阻挡层，其材料可以包括碳氧化硅(SICO)和/或碳氮化硅(SICN)等。
同时，作为示例，请参阅图21，隔离介质层600可以具有平坦的表面，电容结构200可以位于隔离介质层600的平坦表面上。
或者，作为又一示例，请参阅图22，半导体结构还包括至少两层隔离介质层600。位于顶层的所述隔离介质层600内具有电容孔。所述电容结构200由所述隔离介质层上表面延伸至所述电容孔内，且所述电容结构200的两端位于所述所述隔离介质层600上表面。
本实施例中的半导体结构可以为应用于存储器芯片研发的测试结构。
在进行存储器芯片研发时，传统测试结构的基底100与电容结构200之间通常包括晶体管。晶体管的制程占据整个制程周期的一半以上。此时，对电容结构进行制程研究，需先进行晶体管的制程，从而导致研发周期较长。
而在本实施例中，基底100与电容结构200之间不再设有晶体管，从而可以减少研发周期。
并且此时，可以有效排除掉相关干扰因素。例如，传统测试结构，电容结构形成在晶体管上。此时，如果电容结构性能出现问题，无法判断是由于晶体管影响，还是电容结构本身导致。而本实施例电容结构可以不用形成在晶体管上，从而可以有效排除掉晶体管的影响。
当然，在其他实施例中，基底100与电容结构200之间也可以设有晶体管。同时，在其他实施例中，形成的半导体结构可以为测试结构，也可以为产品结构等。
在一些实施例中，请参阅图24，当半导体结构作为测试结构时，基底100上可以形成多个电容结构200。各电容结构200可以排成一排。且各电容结构200的用于进行扎针测试的测试电极部(如第一 电极部512以及第二电极部522)之间的距离，可以匹配现有WAT测试针卡间距，从而可以通过WAT的测试方法，测试电容结构200的特性。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。

Claims (22)

  1. 一种半导体结构，包括：
    基底；
    电容结构，包括：
    第一电容电极，位于所述基底上；
    电容介质层，位于所述第一电容电极上；
    第二电容电极，位于所述电容介质层上，且在垂直于所述基底的方向上，所述第二电容电极的边缘与所述第一电容电极之间的距离，大于所述第二电容电极的中央与所述第一电容电极之间的距离。
  2. 根据权利要求1所述的半导体结构，其中，
    所述半导体结构还包括增高介质层，所述增高介质层位于所述第一电容电极上，且其内具有开槽，所述开槽暴露所述第一电容电极；
    所述电容介质层位于所述开槽底部的所述第一电容电极表面以及所述开槽侧壁的所述增高介质层表面；
    所述第二电容电极位于所述电容介质层表面。
  3. 根据权利要求2所述的半导体结构，其中，所述电容介质层以及所述第二电容电极由所述开槽内延伸至所述增高介质层的上表面。
  4. 根据权利要求2所述的半导体结构，其中，
    所述电容介质层以及所述第二电容电极在所述基底上的正投影位于所述第一电容电极在所述基底上的正投影内部。
  5. 根据权利要求4所述的半导体结构，其中，所述半导体结构还包括层间介质层以及测试电极层，
    所述层间介质层位于所述电容结构与所述测试电极层之间，且具有第一互连孔以及第二互连孔，所述第一互连孔暴露所述第一电容电极，所述第二互连孔暴露所述第二电容电极；
    所述测试电极层包括第一电极图形以及第二电极图形，所述第一电极图形通过所述第一互连孔电连接所述第一电容电极，所述第二电极图形通过所述第二互连孔电连接所述第二电容电极。
  6. 根据权利要求1所述的半导体结构，其中，所述半导体结构还包括第一电极图形以及第二电极图形，所述第一电极图形与所述第一电容电极同层设置，所述第二电极图形与所述第二电容电极同层设置。
  7. 根据权利要求1所述的半导体结构，其中，所述半导体结构还包括增高介质层，所述增高介质层位于所述电容介质层上，且其内具有开槽，所述开槽暴露所述电容介质层；
    所述第二电容电极位于所述开槽底部的所述电容介质层表面以及所述开槽侧壁的所述增高介质层表面。
  8. 根据权利要求1所述的半导体结构，其中，所述半导体结构还包括隔离介质层，所述隔离介质层位于所述基底表面，所述第一电容电极位于所述隔离介质层表面。
  9. 根据权利要求8所述的半导体结构，其中，所述隔离介质层包括：
    隔离层，位于所述基底表面；
    第二介质层，位于所述隔离层表面；
    所述第一电容电极位于所述第二介质层表面。
  10. 根据权利要求8或9所述的半导体结构，其中，所述半导体结构还包括至少两层所述隔离介质层，位于顶层的所述隔离介质层内具有电容孔，所述电容结构由所述隔离介质层上表面延伸至所述电容孔内，且所述电容结构的两端位于所述所述隔离介质层上表面。
  11. 根据权利要求1所述的半导体结构，其中，所述电容介质层包括高介电常数介质层。
  12. 一种半导体结构的制备方法，包括：
    提供基底；
    于所述基底上形成电容结构，所述电容结构包括第一电容电极、电容介质层以及第二电容电极，所述第一电容电极形成于所述基底上，所述电容介质层形成于所述第一电容电极上，所述第二电容电极形成于所述电容介质层上，且在垂直于所述基底的方向上，所述第二电容电极的边缘与所述第一电容电极之间的距离，大于所述第二电容电极的中央与所述第一电容电极之间的距离。
  13. 根据权利要求12所述半导体结构的制备方法，其中，所述于所述基底上形成电容结构，包括：
    于所述基底上形成第一电极材料层；
    于所述第一电极材料层表面形成增高介质材料层；
    对所述增高介质材料层进行图形化处理，以形成内部具有开槽的增高介质中间层，所述开槽暴露所述第一电极材料层；
    于所述开槽底部的所述第一电极材料层表面以及所述开槽侧壁的所述增高介质中间层表面形成所述电容介质层，且于所述电容介质层表面形成所述第二电容电极；
    对所述增高介质中间层以及所述第一电极材料层进行图形化处理，以形成增高介质层以及所述第一电容电极。
  14. 根据权利要求13所述半导体结构的制备方法，其中，所述于所述开槽底部的所述第一电容电极表面以及所述开槽侧壁的所述增高介质中间层表面形成所述电容介质层，且于所述电容介质层表面形成所述第二电容电极，包括：
    于所述开槽底部的所述第一电极材料层表面、所述开槽侧壁的所述增高介质中间层表面以及所述增高介质中间层的上表面形成电介质材料层；
    于所述电介质材料层表面形成第二电极材料层；
    于所述第二电极材料层上形成第一图形化光阻；
    基于所述第一图形化光阻，刻蚀所述第二电极材料层以及所述电介质材料层，以形成所述第二电容电极以及所述电容介质层。
  15. 根据权利要求14所述半导体结构的制备方法，其中，所述第一图形化光阻在所述基底上的正投影覆盖所述开槽在所述基底上的正投影。
  16. 根据权利要求14所述半导体结构的制备方法，其中，
    所述对所述增高介质中间层以及所述第一电极材料层进行图形化处理，以形成增高介质层以及所述第一电容电极，包括：
    去除所述第一图形化光阻；
    形成覆盖所述第二电容电极以及所述电容介质层的第二图形化光阻；
    基于所述第二图形化光阻，刻蚀所述增高介质中间层以及所述第一电极材料层，以形成增高介质层以及所述第一电容电极；
    去除所述第二图形化光阻。
  17. 根据权利要求16所述半导体结构的制备方法，其中，所述形成电容结构之后，还包括：
    于所述电容结构上形成层间介质层，所述层间介质层内具有第一互连孔以及第二互连孔，所述第一互连孔暴露所述第一电容电极，所述第二互连孔暴露所述第二电容电极；
    于所述层间介质层上形成测试电极层，所述测试电极层包括第一电极图形以及第二电极图形，所述第一电极图形通过所述第一互连孔电连接所述第一电容电极，所述第二电极图形通过所述第二互连孔电连接所述第二电容电极。
  18. 根据权利要求17所述半导体结构的制备方法，其中，所述于所述电容结构上形成层间介质层，包括：
    于所述电容结构上形成填充介质层；
    于所述填充介质层上形成第一介质层；
    于所述第一介质层上形成第三图形化光阻；
    基于所述第三图形化光阻刻蚀所述第一介质层与所述填充介质层，以形成所述第一互连孔以及所述第二互连孔，所述第一互连孔以及所述第二互连孔均贯穿所述第一介质层与所述填充介质层；
    所述于所述层间介质层上形成测试电极层，包括：
    于所述层间介质层上形成测试电极材料层；
    以所述第一介质层为刻蚀停止层，刻蚀所述测试电极材料层，以对所述测试电极材料层进行图形化处理而形成所述测试电极层。
  19. 根据权利要求16所述半导体结构的制备方法，其中，形成所述第二电容电极的同时，还形成第二电极图形，形成所述第一电容电极的同时，还形成第一电极图形。
  20. 根据权利要求12所述的半导体结构的制备方法，其中，
    所述于所述基底上形成电容结构之前，还包括：
    于所述基底表面形成隔离介质层；
    所述第一电容电极形成于所述隔离介质层表面。
  21. 根据权利要求20所述的半导体结构的制备方法，其中，
    所述于所述基底表面形成隔离介质层，包括：
    于所述基底表面形成隔离层；
    于所述隔离层表面形成第二介质层；
    所述第一电容电极形成于所述第二介质层表面。
  22. 根据权利要求12所述的半导体结构的制备方法，其中，所述电容介质层包括高介电常数介质层。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5918135A (en) * 1997-01-07 1999-06-29 Samsung Electronics Co., Ltd. Methods for forming integrated circuit capacitors including dual electrode depositions
US6175131B1 (en) * 1998-09-22 2001-01-16 Sharp Kabushiki Kaisha Semiconductor device having a capacitor and an interconnect layer
CN101097912A (zh) * 2006-06-30 2008-01-02 上海华虹Nec电子有限公司 提高平板电容容量的电容结构

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5918135A (en) * 1997-01-07 1999-06-29 Samsung Electronics Co., Ltd. Methods for forming integrated circuit capacitors including dual electrode depositions
US6175131B1 (en) * 1998-09-22 2001-01-16 Sharp Kabushiki Kaisha Semiconductor device having a capacitor and an interconnect layer
CN101097912A (zh) * 2006-06-30 2008-01-02 上海华虹Nec电子有限公司 提高平板电容容量的电容结构

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