WO2024029181A1 - トランジスタ - Google Patents

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Definitions

  • One embodiment of the present invention relates to a transistor using a compound semiconductor, particularly a high electron mobility transistor (HEMT).
  • HEMT high electron mobility transistor
  • Gallium nitride is a direct transition semiconductor with a large band gap. Focusing on the properties of gallium nitride, gallium nitride has the characteristics of high saturated electron mobility and high breakdown voltage. In recent years, the characteristics of gallium nitride have been utilized to develop transistors for use in high-frequency power devices, so-called HEMTs.
  • HEMT has a heterojunction structure in which not only gallium nitride but also aluminum gallium nitride (AlGaN) is provided in contact with gallium nitride.
  • AlGaN aluminum gallium nitride
  • charges are induced by the spontaneous polarization of gallium nitride, which functions as a semiconductor layer, and the piezo effect of aluminum gallium nitride, which functions as a polarized layer, and a high-density two-dimensional electron gas (2DEG) is generated. It is formed. Since the concentration of the two-dimensional electron gas in HEMT is high and the saturated electron mobility is also high, high-speed operation is possible in HEMT.
  • Gallium nitride for HEMT is generally produced using MOCVD (Metal Organic Chemical Vapor Deposition) or HVPE (Hydride Vapor Phase Epitaxy) on a sapphire substrate, which is difficult to increase in area. Film formed at high temperatures of 800°C to 1000°C be done.
  • gallium nitride is generally formed into a film on a sapphire substrate at high temperature, but it is difficult to increase the area of a sapphire substrate, and it is difficult to reduce manufacturing costs. Therefore, we developed a technology to form a gallium nitride film at low temperature by sputtering by providing a buffer layer (orientation layer) that controls the c-axis orientation of gallium nitride on an amorphous substrate that can be made into a large area such as a glass substrate. is also underway.
  • HEMTs tend to have normally-on type (depression type) characteristics.
  • one object of an embodiment of the present invention is to provide a transistor having a structure that suppresses normally-on and has a high degree of freedom in design.
  • a transistor according to an embodiment of the present invention includes an amorphous substrate, a first buffer layer on the amorphous substrate, and a first nitride layer provided in an island shape on the first buffer layer. a second nitride semiconductor layer covering the first nitride semiconductor layer; a first nitride semiconductor layer on the second nitride semiconductor layer; A gate electrode layer overlapping the semiconductor layer.
  • FIG. 1 is a schematic cross-sectional view showing the configuration of a transistor according to an embodiment of the present invention.
  • FIG. 1 is a schematic cross-sectional view showing the configuration of a transistor according to an embodiment of the present invention.
  • FIG. 1 is a schematic cross-sectional view showing the configuration of a transistor according to an embodiment of the present invention.
  • FIG. 1 is a schematic cross-sectional view showing the configuration of a transistor according to an embodiment of the present invention.
  • FIG. 1 is a schematic cross-sectional view showing the configuration of a transistor according to an embodiment of the present invention.
  • ⁇ includes A, B or C
  • ⁇ includes any one of A, B and C
  • ⁇ includes one selected from the group consisting of A, B and C
  • ⁇ includes multiple combinations of A to C, unless otherwise specified.
  • these expressions do not exclude cases where ⁇ includes other elements.
  • the words “above” or “above” or “bottom” or “lower” are used in explanations, but as a general rule, the substrate on which the structure is formed is used as a reference, and the structure is The direction toward an object is defined as ⁇ upward'' or ⁇ upward.'' Conversely, the direction from the structure toward the substrate is defined as “downward” or “downward.” Therefore, when referring to a structure on a substrate, the surface of the structure facing the substrate is the bottom surface of the structure, and the surface opposite thereto is the top surface of the structure. Further, the expression “structure on a substrate” merely describes the vertical relationship between the substrate and the structure, and other members may be arranged between the substrate and the structure. Furthermore, the words “above” or “above” or “below” or “lower” mean the order of lamination in a structure in which multiple layers are laminated, even if they do not overlap in a plan view. good.
  • FIG. 1 is a schematic cross-sectional view showing the configuration of a transistor 10 according to an embodiment of the present invention.
  • the transistor 10 includes an amorphous substrate 100, a base layer 110, a first buffer layer 120, a first nitride semiconductor layer 140, a second nitride semiconductor layer 150, and a gate insulating layer 160. , a gate electrode layer 170, a source electrode layer 180, and a drain electrode layer 190.
  • Base layer 110 is provided on amorphous substrate 100.
  • the first buffer layer 120 is provided on the base layer 110.
  • the first nitride semiconductor layer 140 has an island-like pattern and is provided on the first buffer layer 120.
  • the second nitride semiconductor layer 150 covers the first nitride semiconductor layer 140 and is provided on the first nitride semiconductor layer 140 .
  • the gate insulating layer 160 overlaps with the first nitride semiconductor layer 140 and is provided on the second nitride semiconductor layer 150.
  • the gate electrode layer 170 overlaps with the first nitride semiconductor layer 140 and is provided on the gate insulating layer 160.
  • Each of the source electrode layer 180 and the drain electrode layer 190 is provided on the second nitride semiconductor layer 150 exposed from the gate insulating layer 160. Further, each of the source electrode layer 180 and the drain electrode layer 190 is in contact with the second nitride semiconductor layer 150.
  • the first nitride semiconductor layer 140 can be patterned using photolithography.
  • the first nitride semiconductor layer 140 is located between the source electrode layer 180 and the drain electrode layer 190 and does not overlap with the source electrode layer 180 and the drain electrode layer 190.
  • the first nitride semiconductor layer 140 is in contact with the second nitride semiconductor layer 150. Further, the first nitride semiconductor contained in the first nitride semiconductor layer 140 is different from the second nitride semiconductor contained in the second nitride semiconductor layer 150. Therefore, a heterojunction with band discontinuity is formed at the interface between the first nitride semiconductor layer 140 and the second nitride semiconductor layer 150, and due to natural polarization and piezo effect, a high concentration and A high mobility two-dimensional electron gas (2DEG) 145 is generated.
  • the first nitride semiconductor layer 140 and the second nitride semiconductor layer 150 can function as a channel layer and a polarization layer, respectively. That is, the transistor 10 is a so-called HEMT.
  • the transistor 10 may have a configuration in which the base layer 110 or the gate insulating layer 160 is not provided.
  • the gate electrode layer 170 is in contact with the second nitride semiconductor layer 150 and functions as a so-called Schottky gate electrode.
  • the amorphous substrate 100 is a support substrate for the transistor 10. Although details will be described later, since the first nitride semiconductor layer 140 and the second nitride semiconductor layer 150 are formed by sputtering, the amorphous substrate 100 has a heat resistance of, for example, about 600°C. All you have to do is stay there. Therefore, for example, an amorphous glass substrate can be used as the amorphous substrate 100. Further, as the amorphous substrate 100, a resin substrate such as a polyimide substrate, an acrylic substrate, a siloxane substrate, or a fluororesin substrate can also be used. Such an amorphous glass substrate or a resin substrate is a substrate that can be made to have a large area.
  • the base layer 110 can prevent impurities from the amorphous substrate 100 or impurities from the outside (eg, moisture, sodium (Na), etc.) from diffusing.
  • a silicon nitride (SiN x ) film or the like can be used as the base layer 110.
  • a laminated film of a silicon oxide (SiO x ) film and a silicon nitride (SiN x ) film can also be used as the base layer 110.
  • the first buffer layer 120 can control the crystal orientation of the first nitride semiconductor layer 140 formed by sputtering and improve the crystallinity of the first nitride semiconductor layer 140. Specifically, the first buffer layer 120 can control the crystallinity of the first nitride semiconductor layer 140 so that the first nitride semiconductor layer 140 has c-axis orientation. For example, when the first nitride semiconductor is gallium nitride, gallium nitride having a hexagonal close-packed structure grows in the c-axis direction to minimize surface energy. By forming a film, crystal growth of gallium nitride in the c-axis direction is promoted.
  • the first buffer layer 120 a material having a hexagonal close-packed structure, a face-centered cubic structure, or a structure similar thereto can be used.
  • a structure similar to a hexagonal close-packed structure or a face-centered cubic structure includes a crystal structure in which the c-axis is not at 90° with respect to the a-axis and the b-axis.
  • the first buffer layer 120 using a material having a hexagonal close-packed structure or a similar structure is oriented in the (0001) direction, that is, the c-axis direction (hereinafter referred to as hexagonal close-packed structure), with respect to the amorphous substrate 100. (referred to as the (0001) orientation of a dense structure).
  • the first buffer layer 120 using a material having a face-centered cubic structure or a structure similar thereto is oriented in the (111) direction with respect to the amorphous substrate 100 (hereinafter referred to as ( 111) Orientation). Since the first buffer layer 120 has a (0001) orientation of a hexagonal close-packed structure or a (111) orientation of a face-centered cubic structure, the c-axis direction of gallium nitride deposited on the first buffer layer 120 As a result, the first nitride semiconductor layer 140 has a c-axis orientation with high crystallinity.
  • the crystallinity of the first nitride semiconductor layer 140 on the first buffer layer 120 is affected by the surface condition of the first buffer layer 120. Therefore, the first buffer layer 120 preferably has a smooth surface with small irregularities.
  • the arithmetic mean roughness (Ra) of the surface of the first buffer layer 120 is preferably smaller than 2.3 nm.
  • the root mean square roughness (Rq) of the surface of the first buffer layer 120 is preferably smaller than 2.9 nm.
  • the first nitride semiconductor layer 140 has a c-axis orientation with higher crystallinity.
  • the thickness of the first buffer layer 120 is preferably 50 nm or more.
  • the first buffer layer 120 a conductive material or an insulating material may be used.
  • the first buffer layer 120 can be formed using any method (apparatus) such as sputtering or CVD.
  • the conductive materials of the first buffer layer 120 include titanium (Ti), magnesium (Mg), aluminum (Al), silver (Ag), calcium (Ca), nickel (Ni), copper (Cu), and strontium (Sr). ), rhodium (Rh), palladium (Pd), cerium (Ce), ytterbium (Yb), iridium (Ir), platinum (Pt), gold (Au), lead (Pb), actinium (Ac), or thorium ( Th) or an alloy thereof can be used.
  • titanium nitride (TiN x ), titanium oxide (TiO x ), graphene, zinc oxide (ZnO), magnesium diboride (MgB 2 ), BiLaTiO, SrFeO, BiFeO , BaFeO, ZnFeO, PMnN-PZT, or the like can be used as the conductive material of the first buffer layer 120.
  • titanium nitride (TiN x ), titanium oxide (TiO x ), graphene, zinc oxide (ZnO), magnesium diboride (MgB 2 ), BiLaTiO, SrFeO, BiFeO , BaFeO, ZnFeO, PMnN-PZT, or the like can be used as the first buffer layer 120.
  • silicon (Si), germanium (Ge), or an alloy thereof can be used as the conductive material for the first buffer layer 120.
  • silicon and germanium are semiconductor materials, they have higher conductivity than the insulating materials described below. Therefore, in this specification, semiconductor materials such as silicon and germanium are included in conductive materials.
  • Insulating materials for the first buffer layer 120 include aluminum nitride (AlN), aluminum oxide (Al 2 O 3 ), silicon carbide (SiC), lithium niobate (LiNbO), BiLaTiO, SrFeO, SrFeO, BiFeO, BaFeO, ZnFeO, PMnN-PZT, biological apatite (BAp), or the like can be used.
  • AlN aluminum nitride
  • Al 2 O 3 silicon carbide
  • SiC silicon carbide
  • LiNbO lithium niobate
  • BiLaTiO SrFeO, SrFeO, BiFeO, BaFeO, ZnFeO, PMnN-PZT, biological apatite (BAp), or the like
  • BAp biological apatite
  • the first nitride semiconductor layer 140 and the second nitride semiconductor layer 150 can function as a channel layer and a polarization layer of the HEMT, respectively.
  • the first nitride semiconductor layer 140 and the second nitride semiconductor layer 150 can be made of gallium nitride (GaN) and aluminum gallium nitride (AlGaN) compound semiconductors, respectively, but are not limited thereto.
  • each of the first nitride semiconductor layer 140 and the second nitride semiconductor layer 150 may be made of indium nitride (InN), aluminum indium nitride (AlInN), indium gallium nitride (InGaN), or aluminum indium gallium nitride (AlInGaN). ) can also be used.
  • InN indium nitride
  • AlInN aluminum indium nitride
  • InGaN indium gallium nitride
  • AlInGaN aluminum indium gallium nitride
  • the first nitride semiconductor layer 140 Since the first nitride semiconductor layer 140 is formed on the first buffer layer 120, the first nitride semiconductor layer 140 has a c-axis orientation with high crystallinity. Further, since the second nitride semiconductor layer 150 is formed on the first nitride semiconductor layer 140 having a highly crystalline c-axis orientation, the second nitride semiconductor layer 150 also has a highly crystalline c-axis orientation. It has a high c-axis orientation.
  • An amorphous substrate 100 is placed in a vacuum chamber, facing a gallium nitride target.
  • the composition ratio of gallium nitride in the gallium nitride target is preferably 0.7 or more and 2 or less of gallium to nitrogen.
  • nitrogen can be supplied to the vacuum chamber.
  • the composition ratio of gallium nitride in the gallium nitride target preferably includes more gallium than nitrogen.
  • nitrogen can be supplied using a nitrogen radical source.
  • the sputtering power source may be a DC power source, an RF power source, or a pulsed DC power source.
  • the amorphous substrate 100 within the vacuum chamber may be heated.
  • the amorphous substrate 100 can be heated at room temperature or higher and lower than 600°C, preferably at 100°C or higher and lower than 400°C. At this temperature, it can be applied even to amorphous glass substrates with low heat resistance. Moreover, this temperature is lower than the deposition temperature in MOCVD or HVPE.
  • gallium nitride can be formed by using an aluminum gallium nitride target instead of a gallium nitride target.
  • silicon oxide (SiO x ), aluminum oxide (AlO x ), hafnium oxide (HfO x ), lanthanum oxide (LaO x ), silicon nitride (SiN x ), aluminum nitride (AlN x ), or the like is used. Can be used.
  • the gate insulating layer 160 may be a single film or a laminated film.
  • the gate electrode layer 170 metals such as aluminum (Al), titanium (Ti), platinum (Pt), nickel (Ni), tantalum (Ta), or gold (Au), or alloys thereof can be used.
  • the gate electrode layer 170 may be a single film or a laminated film.
  • Each of the source electrode layer 180 and the drain electrode layer 190 is made of metal such as aluminum (Al), titanium (Ti), platinum (Pt), nickel (Ni), tantalum (Ta), or gold (Au), or a metal such as these. Alloys can be used.
  • Each of the source electrode layer 180 and the drain electrode layer 190 may be a single film or a laminated film.
  • the first nitride semiconductor layer 140 has an island-like pattern and does not overlap with the source electrode layer 180 and the drain electrode layer 190. Therefore, the 2DEG 145 generated by the heterojunction also does not overlap with the source electrode layer 180 and the drain electrode layer 190. Therefore, leakage current between the 2DEG 145 formed in the first nitride semiconductor layer 140 and the source electrode layer 180 or the drain electrode layer 190 can be suppressed, so that the transistor 10 is of normally-off type (enhancement type). ). Furthermore, by patterning the first nitride semiconductor layer 140, the first nitride semiconductor layer 140 can be formed at any position, so the transistor 10 has a structure with a high degree of freedom in design.
  • FIG. 2 is a schematic cross-sectional view showing the configuration of a transistor 10A according to an embodiment of the present invention. Note that in the following description, when the configuration of the transistor 10A is similar to the configuration of the transistor 10, the description of the configuration of the transistor 10A may be omitted.
  • the transistor 10A includes an amorphous substrate 100, a base layer 110, a first buffer layer 120A, a first nitride semiconductor layer 140, a second nitride semiconductor layer 150, and a gate insulating layer 160. , a gate electrode layer 170, a source electrode layer 180, and a drain electrode layer 190.
  • the first buffer layer 120A is patterned so that the base layer 110 is exposed. Further, the exposed base layer 110 is covered with a second nitride semiconductor layer 150. That is, the first buffer layer 120A includes a first region 121A-1 that overlaps with the first nitride semiconductor layer 140 and a second region 121A-2 that does not overlap with the first nitride semiconductor layer 140.
  • the ends of each of the first region 121A-1 and the second region 121A-2 are covered with a second nitride semiconductor layer 150. Further, the first region 121A-1 and the second region 121A-2 are separated from each other via the second nitride semiconductor layer 150, and are electrically connected via the second nitride semiconductor layer 150. is insulated.
  • the first buffer layer 120A can be patterned using photolithography.
  • the first region 121A-1 and the first nitride semiconductor layer 140 are located between the source electrode layer 180 and the drain electrode layer 190 and do not overlap with the source electrode layer 180 and the drain electrode layer 190.
  • the second region 121A-2 can be used as a routing wiring.
  • the transistor 10A may have a configuration in which the second region 121A-2 is not provided.
  • the transistor 10A according to Modification Example 1 not only the first nitride semiconductor layer 140 but also the first region 121A-1 under the first nitride semiconductor layer 140 are connected to the source electrode layer 180 and the drain electrode layer. It does not overlap with 190. Further, the first region 121A-1 and the second region 121A-2 are electrically insulated. Therefore, even if the first buffer layer 120A includes a conductive material, the first buffer layer 120A (more specifically, the first region 121A-1) and the source electrode layer 180 or the drain electrode layer Since leakage current between the transistor 10A and the transistor 190 can be suppressed, the transistor 10A has normally-off type (enhancement type) characteristics. Further, by patterning the first buffer layer 120A, the transistor 10A has normally-off type (enhancement type) properties without depending on the material of the first buffer layer 120A. , has a structure with a high degree of design freedom.
  • FIG. 3 is a schematic cross-sectional view showing the configuration of a transistor 10B according to an embodiment of the present invention. Note that in the following description, when the configuration of the transistor 10B is similar to the configuration of the transistor 10 or the transistor 10A, the description of the configuration of the transistor 10B may be omitted.
  • the transistor 10B includes an amorphous substrate 100, a base layer 110, a first buffer layer 120A, a second buffer layer 130B, a first nitride semiconductor layer 140, and a second nitride semiconductor layer. layer 150, a gate insulating layer 160, a gate electrode layer 170, a source electrode layer 180, and a drain electrode layer 190.
  • the second buffer layer 130B is provided between the first buffer layer 120A and the first nitride semiconductor layer 140.
  • the second buffer layer 130B is patterned to cover the first region 121A-1 and expose the second region 121A-2. Furthermore, the exposed second region 121A-2 is covered with the second nitride semiconductor layer 150. That is, the ends of each of the first region 121A-1 and the second region 121A-2 are covered with the second buffer layer 130B.
  • the second buffer layer 130B has the same function as the first buffer layer 120A. That is, the second buffer layer 130B can also control the crystal orientation of the first nitride semiconductor layer 140 formed by sputtering and improve the crystallinity of the first nitride semiconductor layer 140. However, an insulating material is used as the second buffer layer 130B. Since the second buffer layer 130B includes an insulating material, the first region 121A-1 and the second region 121A-2 are separated via the second buffer layer 130B, and It is electrically insulated via the buffer layer 130B.
  • the second buffer layer 130B can be patterned using photolithography.
  • the second buffer layer 130B may or may not overlap the source electrode layer 180 or the drain electrode layer 190.
  • the transistor 10B may have a structure in which the second buffer layer 130B is not patterned.
  • the second buffer layer 130B includes an insulating material, and the first region 121A-1 and the second region 121A-2 are connected to each other through the second buffer layer 130B. It is insulated. Therefore, even if the first buffer layer 120A includes a conductive material, the first buffer layer 120A (more specifically, the first region 121A-1) and the source electrode layer 180 or the drain electrode layer Since leakage current between the transistor 10B and the transistor 190 can be suppressed, the transistor 10B has normally-off type (enhancement type) characteristics.
  • the transistor 10B can be a normally-off type (enhancement transistor) without depending on the material of the first buffer layer 120A.
  • the transistor 10B has a structure with a high degree of freedom in design.
  • FIG. 4 is a schematic cross-sectional view showing the configuration of a transistor 20 according to an embodiment of the present invention.
  • the configuration of the transistor 20 is similar to the configuration of the transistor 10, the description of the configuration of the transistor 20 may be omitted.
  • the transistor 20 includes an amorphous substrate 200, a base layer 210, a source electrode layer 280, a drain electrode layer 290, a first buffer layer 220, a first nitride semiconductor layer 240, a second A nitride semiconductor layer 250, a gate insulating layer 260, and a gate electrode layer 270 are included.
  • Base layer 210 is provided on amorphous substrate 200.
  • the source electrode layer 280 and the drain electrode layer 290 are provided on the base layer 210.
  • the first buffer layer 220 is located between the source electrode layer 280 and the drain electrode layer 290 and is provided on the base layer 210.
  • the first nitride semiconductor layer 240 has an island-like pattern and is provided on the first buffer layer 120.
  • the second nitride semiconductor layer 250 covers the source electrode layer 280, the drain electrode layer 290, and the first nitride semiconductor layer 240, and covers the source electrode layer 280, the drain electrode layer 290, and the first nitride semiconductor layer. 240.
  • Each of the source electrode layer 280 and the drain electrode layer 290 is in contact with the second nitride semiconductor layer 250.
  • the end portion of the first buffer layer 220 is covered with a second nitride semiconductor layer 250.
  • the gate insulating layer 260 overlaps with the first nitride semiconductor layer 240 and is provided on the second nitride semiconductor layer 250.
  • the gate electrode layer 270 overlaps with the first nitride semiconductor layer 240 and is provided on the gate insulating layer 260.
  • the transistor 20 is a so-called HEMT. That is, the first nitride semiconductor layer 240 and the second nitride semiconductor layer 250 function as a channel layer and a polarization layer, respectively, and the first nitride semiconductor layer 240 and the second nitride semiconductor layer 250 A two-dimensional electron gas (2DEG) 245 with high concentration and high mobility is generated near the junction interface.
  • 2DEG two-dimensional electron gas
  • the first buffer layer 220 has the same function as the first buffer layer 120 described above. However, a conductive material is used as the first buffer layer 220.
  • the first buffer layer 220 is provided in the same layer as the source electrode layer 280 and the drain electrode layer 290. That is, the first buffer layer 220, the source electrode layer 280, and the drain electrode layer 290 are formed by patterning the same conductive material.
  • the first buffer layer 220, the source electrode layer 280, and the drain electrode layer 290 can be patterned using photolithography.
  • the source electrode layer 280 and the drain electrode layer 290 are formed by patterning the conductive material of the first buffer layer 220, so the first buffer layer 220 is formed by forming the source electrode layer 280 and the drain electrode layer It does not overlap with 290.
  • the first buffer layer 220 and the first nitride semiconductor layer 240 do not overlap the source electrode layer 280 and the drain electrode layer 290. Further, the first buffer layer 220 is electrically insulated from the source electrode layer 280 and the drain electrode layer 290 via the second nitride semiconductor layer 250. Therefore, leakage current between the first buffer layer 220 and the source electrode layer 280 or the drain electrode layer 290 can be suppressed, so the transistor 20 has normally-off (enhancement) characteristics. Further, since the source electrode layer 280 and the drain electrode layer 290 can be formed in the same process as the first buffer layer 220, the manufacturing takt time of the transistor 20 can be shortened and the manufacturing cost can be reduced.
  • the first buffer layer 220 does not overlap with the source electrode layer 280 and the drain electrode layer 290. Therefore, the first nitride semiconductor layer 240 can be formed according to the pattern of the first buffer layer 220, so the transistor 20 has a structure with a high degree of freedom in design.
  • FIG. 5 is a schematic cross-sectional view showing the configuration of a transistor 20A according to an embodiment of the present invention. Note that in the following description, when the configuration of the transistor 20A is similar to the configuration of the transistor 20, the description of the configuration of the transistor 20 may be omitted.
  • the transistor 20A includes an amorphous substrate 200, a base layer 210, a source electrode layer 280, a drain electrode layer 290, a first buffer layer 220, a second buffer layer 230A, and a first nitride layer.
  • a semiconductor layer 240, a second nitride semiconductor layer 250, a gate insulating layer 260, and a gate electrode layer 270 are included.
  • the second buffer layer 230A is provided between the first buffer layer 220 and the first nitride semiconductor layer 240.
  • the second buffer layer 230A is provided between the first buffer layer 220 and the first nitride semiconductor layer 240.
  • the second buffer layer 230A covers the first buffer layer 220 and is patterned so that the source electrode layer 280 and the drain electrode layer 290 are exposed. Further, the exposed source electrode layer 280 and drain electrode layer 290 are covered with the second nitride semiconductor layer 250. That is, the ends of each of the first buffer layer 220, source electrode layer 280, and drain electrode layer 290 are covered with the second buffer layer 230A.
  • the second buffer layer 230A has the same function as the first buffer layer 220A. However, an insulating material is used as the second buffer layer 230A. Since the second buffer layer 230A contains an insulating material, the first buffer layer 220 and the source electrode layer 280 or the drain electrode layer 290 are separated via the second buffer layer 230A, and It is further electrically insulated via the buffer layer 230A.
  • the second buffer layer 230A can be patterned using photolithography.
  • the second buffer layer 230A may or may not overlap the source electrode layer 280 or the drain electrode layer 290. Note that the transistor 20A may have a structure in which the second buffer layer 230A is not patterned.
  • the second buffer layer 230A includes an insulating material, and the first buffer layer 220 is connected to the source electrode layer 280 and the drain electrode layer 290 via the second buffer layer 230A. Electrically insulated. Therefore, leakage current between the first buffer layer 220 and the source electrode layer 280 or the drain electrode layer 290 can be suppressed, so the transistor 20 has normally-off (enhancement) characteristics. Further, since the source electrode layer 280 and the drain electrode layer 290 can be formed in the same process as the first buffer layer 220, the manufacturing takt time of the transistor 20 can be shortened and the manufacturing cost can be reduced. Furthermore, by patterning the second buffer layer 230A to cover the first buffer layer 220, the transistor 20A can be a normally-off type ( Since the transistor 20A has enhancement type characteristics, the transistor 20A has a structure with a high degree of freedom in design.
  • the embodiments described above as embodiments of the present invention can be implemented in appropriate combinations as long as they do not contradict each other.
  • the gist of the present invention may also include additions, deletions, or design changes of constituent elements, or additions, omissions, or condition changes of steps, based on each embodiment, by a person skilled in the art. It is within the scope of the present invention as long as it has the following.
  • 10, 10A, 10B, 20, 20A transistor, 100, 200: amorphous substrate, 110, 210: base layer, 120, 120A, 220, 220A: first buffer layer, 121A-1: first area, 121A-2: second area, 130B, 230A: second buffer layer, 140, 240: first nitride semiconductor layer, 145, 245: Two-dimensional electron gas (2DEG), 150, 250: second nitride semiconductor layer, 160, 260: gate insulating layer, 170, 270: gate electrode layer, 180, 280: source electrode layer, 190, 290: drain electrode layer,
  • 2DEG Two-dimensional electron gas

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)

Abstract

トランジスタは、非晶質基板と、非晶質基板の上の第１のバッファー層と、第１のバッファー層の上において、島状に設けられた第１の窒化物半導体層と、第１の窒化物半導体層の上において、第１の窒化物半導体層を覆う第２の窒化物半導体層と、第２の窒化物半導体層の上において、第１の窒化物半導体層と重畳するゲート電極層と、を含む。

Description

トランジスタ
　本発明の一実施形態は、化合物半導体を利用したトランジスタ、特に高電子移動度トランジスタ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）に関する。
　窒化ガリウム（ＧａＮ）は、バンドギャップの大きい直接遷移半導体である。窒化ガリウムの性質に着目すると、窒化ガリウムは、飽和電子移動度が大きく、耐圧が高いという特徴を有する。近年では、この窒化ガリウムの特徴を利用し、高周波パワーデバイス用途のトランジスタ、いわゆるＨＥＭＴの開発が進められている。
　ＨＥＭＴでは、窒化ガリウムだけでなく、窒化ガリウムに接して窒化アルミニウムガリウム（ＡｌＧａＮ）を設けたヘテロ接合構造体を有する。窒化ガリウムと窒化アルミニウムガリウムとの界面では、半導体層として機能する窒化ガリウムの自発分極および分極層として機能する窒化アルミニウムガリウムのピエゾ効果によって電荷が誘起され、高密度の二次元電子ガス（２ＤＥＧ）が形成される。ＨＥＭＴの二次元電子ガスの濃度は大きく、また、飽和電子移動度も高いことから、ＨＥＭＴでは高速動作が可能となる。
　ＨＥＭＴの窒化ガリウムは、一般的に、大面積化が困難なサファイア基板上に、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）またはＨＶＰＥ（Ｈｙｄｒｉｄｅ　Ｖａｐｏｒ　Ｐｈａｓｅ　Ｅｐｉｔａｘｙ）を用いて８００℃～１０００℃という高温で成膜される。
特開２０１０－２６７６５８号公報 国際公開第２０１８／０４２７９２号
　上述したように、一般的には、窒化ガリウムはサファイア基板上に高温で成膜されるが、サファイア基板は大面積化が困難であり、製造コストを削減することが難しい。そのため、ガラス基板のような大面積化が可能な非晶質基板上に窒化ガリウムのｃ軸配向性を制御するバッファー層（配向層）を設け、スパッタリングによって窒化ガリウムを低温で成膜する技術開発も進められている。しかしながら、一般的に、ＨＥＭＴは、ノーマリーオン型（デプレッション型）の性質を有しやすい問題があった。
　本発明の一実施形態は、上記問題に鑑み、ノーマリーオンを抑制し、設計自由度の高い構造を有するトランジスタを提供することを目的の一つとする。
　本発明の一実施形態に係るトランジスタは、非晶質基板と、非晶質基板の上の第１のバッファー層と、第１のバッファー層の上において、島状に設けられた第１の窒化物半導体層と、第１の窒化物半導体層の上において、第１の窒化物半導体層を覆う第２の窒化物半導体層と、第２の窒化物半導体層の上において、第１の窒化物半導体層と重畳するゲート電極層と、を含む。
本発明の一実施形態に係るトランジスタの構成を示す模式的な断面図である。 本発明の一実施形態に係るトランジスタの構成を示す模式的な断面図である。 本発明の一実施形態に係るトランジスタの構成を示す模式的な断面図である。 本発明の一実施形態に係るトランジスタの構成を示す模式的な断面図である。 本発明の一実施形態に係るトランジスタの構成を示す模式的な断面図である。
　以下、本発明に係る各実施形態について、図面を参照しつつ説明する。なお、各実施形態はあくまで一例にすぎず、当業者が、発明の主旨を保ちつつ適宜変更することによって容易に想到し得るものについても、当然に本発明の範囲に含まれる。また、図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、または形状などが模式的に表される場合がある。しかし、図示された形状などはあくまで一例であって、本発明の解釈を限定するものではない。
　本明細書において「αはＡ、ＢまたはＣを含む」、「αはＡ、ＢおよびＣのいずれかを含む」、「αはＡ、ＢおよびＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
　本明細書において、説明の便宜上、「上」もしくは「上方」または「下」もしくは「下方」という語句を用いて説明するが、原則として、構造物が形成される基板を基準とし、基板から構造物に向かう方向を「上」または「上方」とする。逆に、構造物から基板に向かう方向を「下」または「下方」とする。したがって、基板上の構造物という表現において、基板と向き合う方向の構造物の面が構造物の下面となり、その反対側の面が構造物の上面となる。また、基板上の構造物という表現においては、基板と構造物との上下関係を説明しているに過ぎず、基板と構造物との間に他の部材が配置されていてもよい。さらに、「上」もしくは「上方」または「下」もしくは「下方」の語句は、複数の層が積層された構造における積層順を意味するものであり、平面視において重畳する位置関係になくてもよい。
　本明細書において、各構成に付記される「第１」、「第２」、または「第３」などの文字は、各構成を区別するために用いられる便宜的な標識であり、特段の説明がない限り、それ以上の意味を有さない。
　本明細書および図面において、同一または類似する複数の構成を総じて表記する際には同一の符号を用い、これらの複数の構成のそれぞれを区別して表記する際には、小文字または大文字のアルファベットを添えて表記する場合がある。また、１つの構成のうちの複数の部分を区別して表記する際には、ハイフンと自然数を用いる場合がある。
　以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
＜第１実施形態＞
　図１は、本発明の一実施形態に係るトランジスタ１０の構成を示す模式的な断面図である。
　図１に示すように、トランジスタ１０は、非晶質基板１００、下地層１１０、第１のバッファー層１２０、第１の窒化物半導体層１４０、第２の窒化物半導体層１５０、ゲート絶縁層１６０、ゲート電極層１７０、ソース電極層１８０、およびドレイン電極層１９０を含む。下地層１１０は、非晶質基板１００上に設けられている。第１のバッファー層１２０は、下地層１１０上に設けられている。第１の窒化物半導体層１４０は、島状のパターンを有し、第１のバッファー層１２０上に設けられている。第２の窒化物半導体層１５０は、第１の窒化物半導体層１４０を覆い、第１の窒化物半導体層１４０上に設けられている。ゲート絶縁層１６０は、第１の窒化物半導体層１４０と重畳し、第２の窒化物半導体層１５０上に設けられている。ゲート電極層１７０は、第１の窒化物半導体層１４０と重畳し、ゲート絶縁層１６０上に設けられている。ソース電極層１８０およびドレイン電極層１９０の各々は、ゲート絶縁層１６０から露出された第２の窒化物半導体層１５０上に設けられている。また、ソース電極層１８０およびドレイン電極層１９０の各々は、第２の窒化物半導体層１５０と接している。
　第１の窒化物半導体層１４０は、フォトリソグラフィーを用いて、パターニングすることができる。第１の窒化物半導体層１４０は、ソース電極層１８０とドレイン電極層１９０との間に位置し、ソース電極層１８０およびドレイン電極層１９０と重畳していない。
　第１の窒化物半導体層１４０は、第２の窒化物半導体層１５０と接している。また、第１の窒化物半導体層１４０に含まれる第１の窒化物半導体は、第２の窒化物半導体層１５０に含まれる第２の窒化物半導体と異なる。そのため、第１の窒化物半導体層１４０と第２の窒化物半導体層１５０との界面には、バンド不連続を有するヘテロ接合が形成され、自然分極とピエゾ効果により、接合界面近傍に高濃度および高移動度の２次元電子ガス（２ＤＥＧ）１４５が生成される。換言すると、第１の窒化物半導体層１４０および第２の窒化物半導体層１５０は、それぞれ、チャネル層および分極層として機能することができる。すなわち、トランジスタ１０は、いわゆるＨＥＭＴである。
　なお、トランジスタ１０は、下地層１１０またはゲート絶縁層１６０が設けられない構成を有していてもよい。ゲート絶縁層１６０が設けられない場合、ゲート電極層１７０は、第２の窒化物半導体層１５０と接し、いわゆるショットキーゲート電極として機能する。
　非晶質基板１００は、トランジスタ１０の支持基板である。詳細は後述するが、第１の窒化物半導体層１４０および第２の窒化物半導体層１５０はスパッタリングによって成膜されるため、非晶質基板１００は、例えば、６００℃程度の耐熱性を有していればよい。そのため、例えば、非晶質基板１００として、非晶質ガラス基板を用いることができる。また、非晶質基板１００として、ポリイミド基板、アクリル基板、シロキサン基板、またはフッ素樹脂基板などの樹脂基板も用いることができる。このような非晶質ガラス基板または樹脂基板は、大面積化が可能な基板である。
　下地層１１０は、非晶質基板１００からの不純物または外部からの不純物（例えば、水分またはナトリウム（Ｎａ）など）の拡散を防止することができる。例えば、下地層１１０として、窒化シリコン（ＳｉＮｘ）膜などを用いることができる。また、下地層１１０として、酸化シリコン（ＳｉＯｘ）膜と窒化シリコン（ＳｉＮｘ）膜との積層膜を用いることもできる。
　第１のバッファー層１２０は、スパッタリングによって成膜される第１の窒化物半導体層１４０の結晶配向性を制御し、第１の窒化物半導体層１４０の結晶性を向上させることができる。具体的には、第１のバッファー層１２０は、第１の窒化物半導体層１４０がｃ軸配向性を有するように、第１の窒化物半導体層１４０の結晶性を制御することができる。例えば、第１の窒化物半導体が窒化ガリウムである場合、六方最密構造を有する窒化ガリウムは表面エネルギーを最小化するようにｃ軸方向に成長するが、第１のバッファー層１２０上に窒化ガリウムを成膜することにより、窒化ガリウムのｃ軸方向への結晶成長が促進される。第１のバッファー層１２０として、六方最密構造、面心立方構造、またはそれらに準ずる構造を有する材料を用いることができる。ここで、六方最密構造または面心立方構造に準ずる構造とは、ａ軸およびｂ軸に対してｃ軸が９０°とならない結晶構造を含むものである。六方最密構造またはそれに準ずる構造を有する材料を用いた第１のバッファー層１２０は、非晶質基板１００に対して（０００１）方向、すなわち、ｃ軸方向に配向している（以下、六方最密構造の（０００１）配向という。）。また、面心立方構造またはそれに準ずる構造を有する材料を用いた第１のバッファー層１２０は、非晶質基板１００に対して（１１１）方向に配向している（以下、面心立方構造の（１１１）配向という。）。第１のバッファー層１２０が六方最密構造の（０００１）配向または面心立方構造の（１１１）配向を有することにより、第１のバッファー層１２０上に成膜される窒化ガリウムのｃ軸方向への結晶成長が促進され、その結果、第１の窒化物半導体層１４０は結晶性の高いｃ軸配向を有する。
　第１のバッファー層１２０上の第１の窒化物半導体層１４０の結晶性は、第１のバッファー層１２０の表面状態の影響を受ける。そのため、第１のバッファー層１２０は、凹凸が小さく、平滑な表面を有することが好ましい。例えば、第１のバッファー層１２０の表面の算術平均粗さ（Ｒａ）は、２．３ｎｍよりも小さいことが好ましい。また、第１のバッファー層１２０の表面の二乗平均平方根粗さ（Ｒｑ）は、２．９ｎｍよりも小さいことが好ましい。第１のバッファー層１２０の表面粗さが上記条件である場合、第１の窒化物半導体層１４０は、より結晶性の高いｃ軸配向を有する。なお、第１のバッファー層１２０の膜厚は、５０ｎｍ以上であることが好ましい。
　第１のバッファー層１２０として、導電性材料が用いられてもよく、絶縁性材料が用いられてもよい。第１のバッファー層１２０は、スパッタリングまたはＣＶＤなどの任意の方法（装置）を用いて成膜することができる。
　第１のバッファー層１２０の導電性材料として、チタン（Ｔｉ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、銀（Ａｇ）、カルシウム（Ｃａ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、ストロンチウム（Ｓｒ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、セリウム（Ｃｅ）、イッテルビウム（Ｙｂ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）、鉛（Ｐｂ）、アクチニウム（Ａｃ）、もしくはトリウム（Ｔｈ）、またはこれらの合金を用いることができる。また、第１のバッファー層１２０の導電性材料として、窒化チタン（ＴｉＮｘ）、酸化チタン（ＴｉＯｘ）、グラフェン、酸化亜鉛（ＺｎＯ）、二ホウ化マグネシウム（ＭｇＢ２）、ＢｉＬａＴｉＯ、ＳｒＦｅＯ、ＢｉＦｅＯ、ＢａＦｅＯ、ＺｎＦｅＯ、またはＰＭｎＮ－ＰＺＴなどを用いることができる。特に、第１のバッファー層１２０として、チタン、グラフェン、または酸化亜鉛を用いることが好ましい。
　また、第１のバッファー層１２０の導電性材料として、シリコン（Ｓｉ）もしくはゲルマニウム（Ｇｅ）またはこれらの合金などを用いることができる。シリコンおよびゲルマニウムは、半導体材料であるが、後述する絶縁性材料よりは高い導電性を有する。そのため、本明細書では、シリコンおよびゲルマニウムなどの半導体材料は、導電性材料に含まれるものとする。
　第１のバッファー層１２０の絶縁性材料として、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、炭化シリコン（ＳｉＣ）、ニオブ酸リチウム（ＬｉＮｂＯ）、ＢｉＬａＴｉＯ、ＳｒＦｅＯ、ＳｒＦｅＯ、ＢｉＦｅＯ、ＢａＦｅＯ、ＺｎＦｅＯ、ＰＭｎＮ－ＰＺＴ、または生体アパタイト（ＢＡｐ）などを用いることができる。特に、第１のバッファー層１２０として、窒化アルミニウムまたは炭化シリコンを用いることが好ましい。
　第１の窒化物半導体層１４０および第２の窒化物半導体層１５０は、上述したように、それぞれ、ＨＥＭＴのチャネル層および分極層として機能することができる。第１の窒化物半導体層１４０および第２の窒化物半導体層１５０は、それぞれ、窒化ガリウム（ＧａＮ）および窒化アルミニウムガリウム（ＡｌＧａＮ）化合物半導体を用いることができるが、これに限られない。例えば、第１の窒化物半導体層１４０および第２の窒化物半導体層１５０の各々として、窒化インジウム（ＩｎＮ）、窒化アルミニウムインジウム（ＡｌＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、または窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）を用いることもできる。
　第１の窒化物半導体層１４０は、第１のバッファー層１２０上に形成されているため、第１の窒化物半導体層１４０は、結晶性の高いｃ軸配向を有する。また、第２の窒化物半導体層１５０は、結晶性の高いｃ軸配向を有する第１の窒化物半導体層１４０上に形成されているため、第２の窒化物半導体層１５０も、結晶性の高いｃ軸配向を有する。
　ここで、第１の窒化物半導体層１４０の形成の一例として、スパッタリングを用いた窒化ガリウムの成膜について説明する。
　真空チャンバ内に、窒化ガリウムターゲットと対向して非晶質基板１００を配置する。窒化ガリウムターゲットにおける窒化ガリウムの組成比は、窒素に対するガリウムが０．７以上２以下であることが好ましい。また、真空チャンバには、スパッタリングガス（アルゴン（Ａｒ）またはクリプトン（Ｋｒ）など）とは別に、窒素を供給することができる。その場合、窒化ガリウムターゲットの窒化ガリウムの組成比は、窒素よりもガリウムが多いことが好ましい。例えば、窒素は、窒素ラジカル供給源を用いて供給することができる。スパッタリング電源は、ＤＣ電源、ＲＦ電源、またはパルスＤＣ電源のいずれであってもよい。
　真空チャンバ内の非晶質基板１００は、加熱されてもよい。例えば、非晶質基板１００は、室温以上６００℃未満、好ましくは１００℃以上４００℃以下で加熱することができる。この温度であれば、耐熱性の低い非晶質ガラス基板に対しても適用することができる。また、この温度は、ＭＯＣＶＤまたはＨＶＰＥでの成膜温度よりも低い。
　真空チャンバ内を十分排気した後、スパッタリングガスを供給する。また、所定の圧力で非晶質基板１００と窒化ガリウムターゲットとの間に電圧を印加してプラズマを生成し、窒化ガリウムを成膜する。
　以上、スパッタリングによる窒化ガリウムの成膜方法について説明したが、スパッタリングの構成または条件は適宜変更することができる。なお、窒化ガリウムターゲットではなく、窒化アルミニウムガリウムターゲットを用いれば、窒化アルミニウムガリウムを成膜することができる。
　ゲート絶縁層１６０として、酸化シリコン（ＳｉＯｘ）、酸化アルミニウム（ＡｌＯｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化ランタン（ＬａＯｘ）、窒化シリコン（ＳｉＮｘ）、または窒化アルミニウム（ＡｌＮｘ）などを用いることができる。ゲート絶縁層１６０は、単膜であってもよく、積層膜であってもよい。
　ゲート電極層１７０として、アルミニウム（Ａｌ）、チタン（Ｔｉ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、もしくは金（Ａｕ）などの金属、またはこれらの合金を用いることができる。ゲート電極層１７０は、単膜であってもよく、積層膜であってもよい。
　ソース電極層１８０およびドレイン電極層１９０の各々として、アルミニウム（Ａｌ）、チタン（Ｔｉ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、もしくは金（Ａｕ）などの金属、またはこれらの合金を用いることができる。ソース電極層１８０およびドレイン電極層１９０の各々は、単膜であってもよく、積層膜であってもよい。
　本実施形態に係るトランジスタ１０では、第１の窒化物半導体層１４０が島状のパターンを有し、ソース電極層１８０およびドレイン電極層１９０と重畳していない。そのため、ヘテロ接合によって生成された２ＤＥＧ１４５も、ソース電極層１８０およびドレイン電極層１９０と重畳しない。したがって、第１の窒化物半導体層１４０に形成される２ＤＥＧ１４５とソース電極層１８０またはドレイン電極層１９０との間のリーク電流を抑制することができるため、トランジスタ１０は、ノーマリーオフ型（エンハンスメント型）の性質を有する。また、第１の窒化物半導体層１４０がパターニングされることにより、任意の位置に第１の窒化物半導体層１４０を形成することができるため、トランジスタ１０は、設計自由度の高い構造を有する。
＜第１実施形態の変形例１＞
　図２を参照して、トランジスタ１０の一変形例について説明する。図２は、本発明の一実施形態に係るトランジスタ１０Ａの構成を示す模式的な断面図である。なお、以下の説明では、トランジスタ１０Ａの構成がトランジスタ１０の構成と同様であるとき、トランジスタ１０Ａの構成の説明を省略する場合がある。
　図２に示すように、トランジスタ１０Ａは、非晶質基板１００、下地層１１０、第１のバッファー層１２０Ａ、第１の窒化物半導体層１４０、第２の窒化物半導体層１５０、ゲート絶縁層１６０、ゲート電極層１７０、ソース電極層１８０、およびドレイン電極層１９０を含む。第１のバッファー層１２０Ａは、下地層１１０が露出されるようにパターニングされている。また、露出した下地層１１０は、第２の窒化物半導体層１５０によって覆われている。すなわち、第１のバッファー層１２０Ａは、第１の窒化物半導体層１４０と重畳する第１の領域１２１Ａ－１、および第１の窒化物半導体層１４０と重畳しない第２の領域１２１Ａ－２を含み、第１の領域１２１Ａ－１および第２の領域１２１Ａ－２の各々の端部は、第２の窒化物半導体層１５０によって覆われている。また、第１の領域１２１Ａ－１と第２の領域１２１Ａ－２とは、第２の窒化物半導体層１５０を介して離間されているとともに、第２の窒化物半導体層１５０を介して電気的に絶縁化されている。
　第１のバッファー層１２０Ａは、フォトリソグラフィーを用いて、パターニングすることができる。第１の領域１２１Ａ－１および第１の窒化物半導体層１４０は、ソース電極層１８０とドレイン電極層１９０との間に位置し、ソース電極層１８０およびドレイン電極層１９０と重畳していない。
　第１のバッファー層１２０Ａが導電性材料を含む場合、第２の領域１２１Ａ－２は、引き回し配線として利用することができる。なお、トランジスタ１０Ａは、第２の領域１２１Ａ－２が設けられない構成を有していてもよい。
　本変形例１に係るトランジスタ１０Ａでは、第１の窒化物半導体層１４０だけでなく、第１の窒化物半導体層１４０の下の第１の領域１２１Ａ－１も、ソース電極層１８０およびドレイン電極層１９０と重畳していない。また、第１の領域１２１Ａ－１と第２の領域１２１Ａ－２とは電気的に絶縁化されている。したがって、第１のバッファー層１２０Ａが導電性材料を含む場合であっても、第１のバッファー層１２０Ａ（より具体的には、第１の領域１２１Ａ－１）とソース電極層１８０またはドレイン電極層１９０との間のリーク電流を抑制することができるため、トランジスタ１０Ａは、ノーマリーオフ型（エンハンスメント型）の性質を有する。また、第１のバッファー層１２０Ａがパターニングされることにより、トランジスタ１０Ａは、第１のバッファー層１２０Ａの材料に依存することなく、ノーマリーオフ型（エンハンスメント型）の性質を有するため、トランジスタ１０Ａは、設計自由度の高い構造を有する。
＜第１実施形態の変形例２＞
　図３を参照して、トランジスタ１０の別の変形例について説明する。図３は、本発明の一実施形態に係るトランジスタ１０Ｂの構成を示す模式的な断面図である。なお、以下の説明では、トランジスタ１０Ｂの構成がトランジスタ１０またはトランジスタ１０Ａの構成と同様であるとき、トランジスタ１０Ｂの構成の説明を省略する場合がある。
　図３に示すように、トランジスタ１０Ｂは、非晶質基板１００、下地層１１０、第１のバッファー層１２０Ａ、第２のバッファー層１３０Ｂ、第１の窒化物半導体層１４０、第２の窒化物半導体層１５０、ゲート絶縁層１６０、ゲート電極層１７０、ソース電極層１８０、およびドレイン電極層１９０を含む。第２のバッファー層１３０Ｂは、第１のバッファー層１２０Ａと第１の窒化物半導体層１４０との間に設けられている。第２のバッファー層１３０Ｂは、第１の領域１２１Ａ－１を覆い、第２の領域１２１Ａ－２が露出されるようにパターニングされている。また、露出した第２の領域１２１Ａ－２は、第２の窒化物半導体層１５０によって覆われている。すなわち、第１の領域１２１Ａ－１および第２の領域１２１Ａ－２の各々の端部は、第２のバッファー層１３０Ｂによって覆われている。
　第２のバッファー層１３０Ｂは、第１のバッファー層１２０Ａと同様の機能を有する。すなわち、第２のバッファー層１３０Ｂも、スパッタリングによって成膜される第１の窒化物半導体層１４０の結晶配向性を制御し、第１の窒化物半導体層１４０の結晶性を向上させることができる。但し、第２のバッファー層１３０Ｂとして、絶縁性材料が用いられる。第２のバッファー層１３０Ｂが絶縁性材料を含むことにより、第１の領域１２１Ａ－１と第２の領域１２１Ａ－２とは、第２のバッファー層１３０Ｂを介して離間されるとともに、第２のバッファー層１３０Ｂを介して電気的に絶縁化される。
　第２のバッファー層１３０Ｂは、フォトリソグラフィーを用いて、パターニングすることができる。第２のバッファー層１３０Ｂは、ソース電極層１８０またはドレイン電極層１９０と重畳していてもよく、重畳していなくてもよい。なお、トランジスタ１０Ｂは、第２のバッファー層１３０Ｂがパターニングされていない構成を有していてもよい。
　本変形例に係るトランジスタ１０Ｂでは、第２のバッファー層１３０Ｂが絶縁性材料を含み、第１の領域１２１Ａ－１と第２の領域１２１Ａ－２とが、第２のバッファー層１３０Ｂを介して電気的に絶縁化されている。したがって、第１のバッファー層１２０Ａが導電性材料を含む場合であっても、第１のバッファー層１２０Ａ（より具体的には、第１の領域１２１Ａ－１）とソース電極層１８０またはドレイン電極層１９０との間のリーク電流を抑制することができるため、トランジスタ１０Ｂは、ノーマリーオフ型（エンハンスメント型）の性質を有する。また、第２のバッファー層１３０Ｂが第１の領域１２１Ａ－１を覆うようにパターニングされることにより、トランジスタ１０Ｂは、第１のバッファー層１２０Ａの材料に依存することなく、ノーマリーオフ型（エンハンスメント型）の性質を有するため、トランジスタ１０Ｂは、設計自由度の高い構造を有する。
＜第２実施形態＞
　図４は、本発明の一実施形態に係るトランジスタ２０の構成を示す模式的な断面図である。以下の説明では、トランジスタ２０の構成がトランジスタ１０の構成と同様であるとき、トランジスタ２０の構成の説明を省略する場合がある。
　図４に示すように、トランジスタ２０は、非晶質基板２００、下地層２１０、ソース電極層２８０、ドレイン電極層２９０、第１のバッファー層２２０、第１の窒化物半導体層２４０、第２の窒化物半導体層２５０、ゲート絶縁層２６０、およびゲート電極層２７０を含む。下地層２１０は、非晶質基板２００上に設けられている。ソース電極層２８０およびドレイン電極層２９０は、下地層２１０上に設けられている。第１のバッファー層２２０は、ソース電極層２８０とドレイン電極層２９０との間に位置し、下地層２１０上に設けられている。第１の窒化物半導体層２４０は、島状のパターンを有し、第１のバッファー層１２０上に設けられている。第２の窒化物半導体層２５０は、ソース電極層２８０、ドレイン電極層２９０、および第１の窒化物半導体層２４０を覆い、ソース電極層２８０、ドレイン電極層２９０、および第１の窒化物半導体層２４０上に設けられている。ソース電極層２８０およびドレイン電極層２９０の各々は、第２の窒化物半導体層２５０と接している。また、第１のバッファー層２２０の端部は、第２の窒化物半導体層２５０によって覆われている。ゲート絶縁層２６０は、第１の窒化物半導体層２４０と重畳し、第２の窒化物半導体層２５０上に設けられている。ゲート電極層２７０は、第１の窒化物半導体層２４０と重畳し、ゲート絶縁層２６０上に設けられている。
　トランジスタ２０は、いわゆるＨＥＭＴである。すなわち、第１の窒化物半導体層２４０および第２の窒化物半導体層２５０は、それぞれ、チャネル層および分極層として機能し、第１の窒化物半導体層２４０と第２の窒化物半導体層２５０との接合界面近傍に高濃度および高移動度の２次元電子ガス（２ＤＥＧ）２４５が生成されている。
　トランジスタ２０では、第１のバッファー層２２０として、上述した第１のバッファー層１２０と同様の機能を有する。但し、第１のバッファー層２２０として、導電性材料が用いられる。第１のバッファー層２２０は、ソース電極層２８０およびドレイン電極層２９０と同一の層に設けられている。すなわち、第１のバッファー層２２０、ソース電極層２８０、およびドレイン電極層２９０は、同じ導電性材料がパターニングされることによって形成される。第１のバッファー層２２０、ソース電極層２８０、およびドレイン電極層２９０は、フォトリソグラフィーを用いて、パターニングすることができる。このように、ソース電極層２８０およびドレイン電極層２９０は、第１のバッファー層２２０の導電性材料がパターニングされて形成されるため、第１のバッファー層２２０は、ソース電極層２８０およびドレイン電極層２９０と重畳していない。
　本実施形態に係るトランジスタ２０では、第１のバッファー層２２０および第１の窒化物半導体層２４０が、ソース電極層２８０およびドレイン電極層２９０と重畳していない。また、第１のバッファー層２２０は、第２の窒化物半導体層２５０を介して、ソース電極層２８０およびドレイン電極層２９０と電気的に絶縁化されている。したがって、第１のバッファー層２２０とソース電極層２８０またはドレイン電極層２９０との間のリーク電流を抑制することができるため、トランジスタ２０は、ノーマリーオフ型（エンハンスメント型）の性質を有する。また、ソース電極層２８０およびドレイン電極層２９０が、第１のバッファー層２２０と同一の工程で形成することができるため、トランジスタ２０の製造タクトを短縮し、製造コストを低減することができる。また、トランジスタ２０では、第１のバッファー層２２０は、ソース電極層２８０およびドレイン電極層２９０と重畳することがない。したがって、第１のバッファー層２２０のパターンに応じて第１の窒化物半導体層２４０を形成することができるため、トランジスタ２０は、設計自由度の高い構造を有する。
＜第２実施形態の変形例＞
　図５を参照して、トランジスタ２０の一変形例について説明する。図５は、本発明の一実施形態に係るトランジスタ２０Ａの構成を示す模式的な断面図である。なお、以下の説明では、トランジスタ２０Ａの構成がトランジスタ２０の構成と同様であるとき、トランジスタ２０の構成の説明を省略する場合がある。
　図５に示すように、トランジスタ２０Ａは、非晶質基板２００、下地層２１０、ソース電極層２８０、ドレイン電極層２９０、第１のバッファー層２２０、第２のバッファー層２３０Ａ、第１の窒化物半導体層２４０、第２の窒化物半導体層２５０、ゲート絶縁層２６０、およびゲート電極層２７０を含む。第２のバッファー層２３０Ａは、第１のバッファー層２２０と第１の窒化物半導体層２４０との間に設けられている。第２のバッファー層２３０Ａは、第１のバッファー層２２０と第１の窒化物半導体層２４０との間に設けられている。第２のバッファー層２３０Ａは、第１のバッファー層２２０を覆い、ソース電極層２８０およびドレイン電極層２９０が露出されるようにパターニングされている。また、露出したソース電極層２８０およびドレイン電極層２９０は、第２の窒化物半導体層２５０によって覆われている。すなわち、第１のバッファー層２２０、ソース電極層２８０、およびドレイン電極層２９０の各々の端部は、第２のバッファー層２３０Ａによって覆われている。
　第２のバッファー層２３０Ａは、第１のバッファー層２２０Ａと同様の機能を有する。但し、第２のバッファー層２３０Ａとして、絶縁性材料が用いられる。第２のバッファー層２３０Ａが絶縁性材料を含むことにより、第１のバッファー層２２０とソース電極層２８０またはドレイン電極層２９０とは、第２のバッファー層２３０Ａを介して離間されるとともに、第２のバッファー層２３０Ａを介して電気的により絶縁化される。
　第２のバッファー層２３０Ａは、フォトリソグラフィーを用いて、パターニングすることができる。第２のバッファー層２３０Ａは、ソース電極層２８０またはドレイン電極層２９０と重畳していてもよく、重畳していなくてもよい。なお、トランジスタ２０Ａは、第２のバッファー層２３０Ａがパターニングされていない構成を有していてもよい。
　本変形例に係るトランジスタ２０Ａでは、第２のバッファー層２３０Ａが絶縁性材料を含み、第１のバッファー層２２０は、第２のバッファー層２３０Ａを介して、ソース電極層２８０およびドレイン電極層２９０と電気的に絶縁化されている。したがって、第１のバッファー層２２０とソース電極層２８０またはドレイン電極層２９０との間のリーク電流を抑制することができるため、トランジスタ２０は、ノーマリーオフ型（エンハンスメント型）の性質を有する。また、ソース電極層２８０およびドレイン電極層２９０が、第１のバッファー層２２０と同一の工程で形成することができるため、トランジスタ２０の製造タクトを短縮し、製造コストを低減することができる。また、第２のバッファー層２３０Ａが第１のバッファー層２２０を覆うようにパターニングされることにより、トランジスタ２０Ａは、第１のバッファー層２２０Ａの導電性材料に依存することなく、ノーマリーオフ型（エンハンスメント型）の性質を有するため、トランジスタ２０Ａは、設計自由度の高い構造を有する。
　本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態を基にして、当業者が適宜構成要素の追加、削除、もしくは設計変更を行ったもの、または、工程の追加、省略、もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
　上述した各実施形態によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、または、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１０、１０Ａ、１０Ｂ、２０、２０Ａ：トランジスタ、
１００、２００：非晶質基板、
１１０、２１０：下地層、
１２０、１２０Ａ、２２０、２２０Ａ：第１のバッファー層、
１２１Ａ－１：第１の領域、
１２１Ａ－２：第２の領域、
１３０Ｂ、２３０Ａ：第２のバッファー層、
１４０、２４０：第１の窒化物半導体層、
１４５、２４５：２次元電子ガス（２ＤＥＧ）、
１５０、２５０：第２の窒化物半導体層、
１６０、２６０：ゲート絶縁層、
１７０、２７０：ゲート電極層、
１８０、２８０：ソース電極層、
１９０、２９０：ドレイン電極層、
 

Claims (13)

  1. 　非晶質基板と、
    　前記非晶質基板の上の第１のバッファー層と、
    　前記第１のバッファー層の上において、島状に設けられた第１の窒化物半導体層と、
    　前記第１の窒化物半導体層の上において、前記第１の窒化物半導体層を覆う第２の窒化物半導体層と、
    　前記第２の窒化物半導体層の上において、前記第１の窒化物半導体層と重畳するゲート電極層と、を含む、トランジスタ。
  2. 　前記第１のバッファー層の端部は、前記第２の窒化物半導体層によって覆われている、前記請求項１に記載のトランジスタ。
  3. 　さらに、前記第１のバッファー層と前記第１の窒化物半導体層との間の第２のバッファー層を含み、
    　前記第１のバッファー層の端部は、前記第２のバッファー層によって覆われている、請求項１に記載のトランジスタ。
  4. 　前記第１のバッファー層は、導電性材料を含み、
    　前記第２のバッファー層は、絶縁性材料を含む、請求項３に記載のトランジスタ。
  5. 　さらに、前記第２の窒化物半導体層の上において、前記第２の窒化物半導体層と接するソース電極層およびドレイン電極層を含む、請求項１に記載のトランジスタ。
  6. 　さらに、前記第１のバッファー層と同一の層に設けられるソース電極層およびドレイン電極層を含む、請求項１に記載のトランジスタ。
  7. 　さらに、前記第２の窒化物半導体層と前記ゲート電極層との間のゲート絶縁層を含む、請求項１に記載のトランジスタ。
  8. 　さらに、前記非晶質基板と前記第１のバッファー層との間の下地層を含む、請求項１に記載のトランジスタ。
  9. 　前記第１のバッファー層は、チタン、グラフェン、および酸化亜鉛から選ばれる少なくとも１つを含む、請求項１に記載のトランジスタ。
  10. 　前記第１のバッファー層は、シリコン、ゲルマニウム、およびこれらの合金、ならびに炭化シリコンから選ばれる少なくとも１つを含む、請求項１に記載のトランジスタ。
  11. 　前記非晶質基板は、非晶質ガラス基板である、請求項１に記載のトランジスタ。
  12. 　前記第１の窒化物半導体層は、前記第２の窒化物半導体層と接し、
    　前記第１の窒化物半導体層と前記第２の窒化物半導体層との界面近傍に、２次元電子ガスが生成されている、請求項１に記載のトランジスタ。
  13. 　前記第１の窒化物半導体層は、窒化ガリウムを含む、請求項１に記載のトランジスタ。
     
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