WO2024028680A1 - 半導体装置 - Google Patents

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WO2024028680A1
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oxide
layer
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山崎舜平
松嵜隆徳
木村肇
小林英智
井上広樹
岡本佑樹
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Semiconductor Energy Laboratory Co Ltd
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass

Definitions

  • One embodiment of the present invention relates to a semiconductor device and the like.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of the invention disclosed in this specification and the like relates to products, methods, or manufacturing methods.
  • one aspect of the present invention relates to a process, machine, manufacture, or composition of matter. Therefore, more specifically, the technical fields of one embodiment of the present invention disclosed in this specification include semiconductor devices, display devices, light-emitting devices, power storage devices, storage devices (memory devices), driving methods thereof, and An example of this is the manufacturing method.
  • DRAM Dynamic Random Access Memory
  • a transistor whose semiconductor layer includes a metal oxide semiconductor preferably an oxide semiconductor containing In, Ga, and Zn
  • a transistor including a metal oxide semiconductor in its semiconductor layer has extremely low off-state current.
  • a transistor containing a metal oxide in a semiconductor layer is sometimes referred to as an oxide semiconductor transistor, a metal oxide transistor, an OS transistor, or the like.
  • Patent Document 1 describes that a semiconductor device can be miniaturized by stacking peripheral circuits and cell arrays.
  • One embodiment of the present invention includes an arithmetic device, a bus wiring, and a memory device
  • the memory device includes a first element layer having a plurality of readout circuits, a second element layer having a plurality of cell arrays, each readout circuit has a sense amplifier, each cell array has a memory cell, the second element layer is provided overlappingly on the first element layer, the memory cell and the sense amplifier, are electrically connected via bit lines, the storage device is electrically connected to the arithmetic unit via bus wiring, and data held in one of the multiple cell arrays is transferred to one of the multiple readout circuits.
  • This is a semiconductor device that is output to the bus wiring via the bus wiring.
  • the semiconductor device output data to the bus wiring with a bit width that is a multiple of 8 bits.
  • the semiconductor device is preferably such that the first element layer has an input/output circuit, and the input/output circuit has a plurality of interface circuits.
  • each readout circuit is preferably a semiconductor device having a precharge circuit.
  • the first element layer includes a first transistor in which a first semiconductor layer including a channel formation region includes silicon
  • the second element layer includes a first transistor in which a first semiconductor layer including a channel formation region is oxidized.
  • a semiconductor device including a second transistor including a physical semiconductor is preferred.
  • the oxide semiconductor is preferably a semiconductor device containing In, Ga, and Zn.
  • a memory cell includes a capacitor and a second transistor, and the capacitor includes a first conductor, a second conductor, a first insulator, and a second insulator.
  • the second transistor includes a second conductor, a third conductor, a fourth conductor, a third insulator, a fourth insulator, and a second semiconductor layer,
  • the insulator has a first opening, the first conductor is located on the side surface and bottom surface of the first opening, and the top surface of the first insulator, and the second insulator is located on the top surface of the first insulator.
  • the second conductor is located in a region of the top surface and side surfaces of the second insulator that overlaps with the first conductor
  • the third insulator is the third conductor is located on the top surface of the second conductor
  • the third conductor is located on the top surface of the third insulator
  • the third insulator and the third conductor have a second opening
  • the second semiconductor layer includes: The fourth insulator is located on the side surface of the second opening, the top surface of the second conductor, and the top surface and side surface of the third conductor, and the fourth insulator is located on the top surface and side surface of the second semiconductor layer, and Preferably, the fourth conductor is located in a region of the upper surface and side surfaces of the fourth insulator that overlaps with the second semiconductor layer.
  • One embodiment of the present invention can provide a novel semiconductor device and the like.
  • one embodiment of the present invention can provide a semiconductor device that has reduced power consumption, improved operating speed, miniaturization, or improved storage capacity.
  • FIG. 1A is a block diagram illustrating a configuration example of a semiconductor device.
  • FIG. 1B is a perspective view illustrating a configuration example of a semiconductor device.
  • FIG. 2A is a block diagram illustrating a configuration example of a semiconductor device.
  • FIG. 2B is a timing chart illustrating a configuration example of a semiconductor device.
  • FIG. 3A is a block diagram illustrating a configuration example of a semiconductor device.
  • FIG. 3B is a timing chart illustrating a configuration example of a semiconductor device.
  • FIG. 4A is a block diagram illustrating a configuration example of a semiconductor device.
  • FIG. 4B is a perspective view illustrating a configuration example of a semiconductor device.
  • FIG. 5A is a block diagram illustrating a configuration example of a semiconductor device.
  • FIG. 5B and 5C are circuit diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 6 is a circuit diagram illustrating a configuration example of a semiconductor device.
  • 7A and 7B are schematic diagrams illustrating a configuration example of a semiconductor device.
  • 8A and 8B are schematic diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 9 is a block diagram illustrating a configuration example of a semiconductor device.
  • 10A to 10E are circuit diagrams illustrating configuration examples of semiconductor devices.
  • FIG. 11A and FIG. 11B are schematic diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 12 is a cross-sectional view illustrating a configuration example of a semiconductor device.
  • FIG. 13 is a cross-sectional view illustrating a configuration example of a semiconductor device.
  • FIG. 14A to 14C are cross-sectional views illustrating a configuration example of a semiconductor device.
  • FIG. 15 is a cross-sectional view illustrating a configuration example of a semiconductor device.
  • FIG. 16 is a cross-sectional view illustrating a configuration example of a storage device.
  • FIG. 17A is a diagram illustrating a configuration example of a storage device.
  • FIG. 17B is a diagram illustrating an equivalent circuit of a storage device.
  • FIG. 18 is a diagram illustrating a configuration example of a storage device.
  • FIG. 19A is a diagram illustrating a configuration example of a storage device.
  • FIG. 19B is a diagram illustrating an equivalent circuit of the storage device.
  • FIG. 20 is a schematic cross-sectional diagram illustrating a configuration example of a semiconductor device.
  • FIG. 21A to 21C are plan views illustrating configuration examples of transistors included in a semiconductor device
  • FIG. 21D is a cross-sectional view illustrating a configuration example of a transistor included in a semiconductor device.
  • FIG. 22A is a plan view illustrating a configuration example of a transistor included in a semiconductor device
  • FIG. 22B is a cross-sectional view illustrating a configuration example of a transistor included in the semiconductor device.
  • 23A and 23B are diagrams showing an example of an electronic component.
  • 24A and 24B are diagrams showing an example of an electronic device
  • FIGS. 24C to 24E are diagrams showing an example of a large-sized computer.
  • FIG. 25 is a diagram showing an example of space equipment.
  • FIG. 26 is a diagram illustrating an example of a storage system applicable to a data center.
  • off-state current refers to a drain current when a transistor is in an off state (also referred to as a non-conducting state or a cutoff state).
  • an off state is a state in which the voltage between the gate and source, V gs , is lower than the threshold voltage V th for n-channel transistors (higher than V th for p-channel transistors). means.
  • metal oxide refers to a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like. For example, when a metal oxide is used in the active layer of a transistor, the metal oxide is sometimes called an oxide semiconductor. That is, when describing an OS transistor, it can be referred to as a transistor including a metal oxide or an oxide semiconductor.
  • a semiconductor device described as one embodiment of the present invention has a function as a system on chip (SoC) in which an arithmetic unit, a storage device, and the like input and output data via bus wiring.
  • SoC system on chip
  • FIG. 1A is a block diagram schematically representing a semiconductor device 100 for explaining one embodiment of the present invention.
  • the semiconductor device 100 includes a memory device 10, a bus wiring 200, and an arithmetic device 300.
  • FIG. 1B is a schematic diagram for explaining the configuration of the storage device 10.
  • the X direction, Y direction, and Z direction may be defined.
  • an X direction, a Y direction, and a Z direction are defined in order to explain the arrangement of each element constituting the storage device 10.
  • Each of the X direction, Y direction, and Z direction is perpendicular or approximately perpendicular to each other.
  • the elements are shown separated from each other. It is preferable that the elements provided in the same layer be formed in the same process, but the invention is not limited thereto. For example, a structure may be adopted in which parts formed in separate processes are integrated using a bonding technique or the like.
  • the memory device 10 has an element layer 20 and an element layer 30.
  • an element layer 30 is provided in a stacked manner on the element layer 20.
  • the element layer 20 and the element layer 30 are layers including elements such as transistors. By including elements such as transistors, the memory device 10 can provide circuits with different functions in each element layer.
  • the element layer 20 includes a transistor (Si transistor) having silicon in a semiconductor layer having a channel formation region.
  • the element layer 20 is an element layer provided on a substrate containing silicon.
  • the element layer 20 may be referred to as a base die or a die.
  • the Si transistor it is particularly preferable to use highly crystalline silicon such as single crystal silicon or polycrystalline silicon because high field effect mobility can be achieved and higher speed operation is possible.
  • the element layer 30 includes a transistor (OS transistor) including an oxide semiconductor in a semiconductor layer having a channel formation region.
  • the element layer 30 having an OS transistor can be provided in a stacked manner on the element layer 20 having a Si transistor. Further, the element layer 30 may be referred to as a die.
  • the element layer 30 is illustrated as being stacked and provided on the element layer 20. By providing the element layer 30 on the element layer 20, the transistor density per unit area can be increased.
  • metal oxides applied to OS transistors include indium oxide, gallium oxide, and zinc oxide. Moreover, it is preferable that the metal oxide has two or three selected from indium, element M, and zinc.
  • Element M is gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M is preferably one or more selected from aluminum, gallium, yttrium, and tin.
  • an oxide containing indium (In), gallium (Ga), and zinc (Zn) also referred to as IGZO
  • the metal oxide applied to the OS transistor may have two or more metal oxide layers having different compositions.
  • a first metal oxide layer having a composition of In:M:Zn 1:3:4 [atomic ratio] or a composition close to that, and In:M:Zn provided on the first metal oxide layer.
  • a laminated structure with a second metal oxide layer having an atomic ratio of 1:1:1 or a composition close to this can be suitably used.
  • a laminated structure of one selected from indium oxide, indium gallium oxide, and IGZO and one selected from IAZO, IAGZO, and ITZO may be used.
  • the metal oxide used in the OS transistor preferably has crystallinity.
  • the oxide semiconductor having crystallinity include CAAC (c-axis-aligned crystalline)-OS, nc (nanocrystalline)-OS, and the like. When an oxide semiconductor with crystallinity is used, a highly reliable semiconductor device can be provided.
  • the element layer 20 and the element layer 30, or the circuit provided in the element layer 20 and the element layer 30, is referred to as a memory block array 60.
  • Storage block array 60 has a plurality of storage blocks 61.
  • the memory block 61 includes a cell array 31 having a plurality of memory cells 32 and a read circuit 23 for reading data held in the memory cells 32.
  • the memory block 61 is composed of a set of cell arrays 31 and readout circuits 23.
  • the memory block 61 has a structure in which the cell array 31 and the readout circuit 23 are provided so as to overlap. Note that when the cell array 31 is referred to as a local cell array, the entire cell array composed of a plurality of cell arrays 31 may be referred to as a memory cell array.
  • the memory cell 32 is preferably a DOSRAM, which is a memory circuit (sometimes referred to as "OS memory") having an OS transistor, for example.
  • DOSRAM registered trademark
  • DOSRAM refers to a RAM having 1T (transistor) and 1C (capacitance) type memory cells.
  • DOSRAM is a DRAM formed using OS transistors, and DOSRAM is a memory that temporarily stores information sent from the outside.
  • DOSRAM is a memory that takes advantage of the low off-state current of an OS transistor.
  • DOSRAM is capable of retaining charge corresponding to the data held in a capacitor (sometimes called "cell capacitance") for a long period of time by turning off (non-conducting) the access transistor. be. Therefore, DOSRAM can reduce the frequency of refresh operations compared to DRAM configured with Si transistors. As a result, it is possible to reduce power consumption. Furthermore, DOSRAM can be used as a memory cell that stores 1-bit data in a smaller occupied area than SRAM made up of Si transistors.
  • the memory cell 32 having an OS transistor can have a configuration in which the cell array 31 and the readout circuit 23 are provided in an overlapping manner, the distance between the cell array 31 and the readout circuit 23 can be shortened. Therefore, power consumption required for charging and discharging between wirings can be suppressed.
  • the number of memory cells 32 electrically connected to the bit lines can be reduced. Therefore, in addition to shortening the distance between the cell array 31 and the readout circuit 23, the number of memory cells 32 can be reduced, and the capacitance associated with the bit line (also called bit line capacitance or load capacitance) can be reduced. can. By reducing the bit line capacitance, the capacitance of the memory cell 32 can be designed to be small.
  • a DOSRAM will be described as an example of a structure applicable to the memory cell 32, but other structures may be used as long as a cell array that can be stacked on the element layer 20 can be formed.
  • it may be a NOSRAM which is a memory circuit having an OS transistor.
  • NOSRAM registered trademark
  • RAM Nonvolatile Oxide Semiconductor Random Access Memory
  • the memory cell is a two-transistor type (2T) or a three-transistor type (3T) gain cell.
  • all transistors included in the memory cell 32 are preferably OS transistors.
  • the current flowing between the source and drain of the OS transistor in the off state, that is, the off current is extremely small.
  • NOSRAM can be used as a non-volatile memory by retaining charges corresponding to data in the memory cell 32 using its characteristic of extremely low off-state current.
  • NOSRAM is suitable for arithmetic processing in which only data read operations are repeated in large quantities because it is possible to read data without destroying the data it holds (non-destructive read).
  • the readout circuit 23 has a precharge circuit 21 and a sense amplifier 22.
  • the cell array 31 and the readout circuit 23 are electrically connected by a bit line pair consisting of a bit line BL and an inverted bit line BLB.
  • the bit line BL and the inverted bit line BLB may be simply referred to as wiring.
  • the bit line pair refers to a combination of a bit line and an inverted bit line that are simultaneously compared by the sense amplifier 22, and may be expressed as a bit line pair (BL, BLB).
  • the sense amplifier 22 may also be referred to as a local sense amplifier. In this case, the entire structure made up of the plurality of sense amplifiers 22 may be referred to as a sense amplifier array.
  • the read circuit 23 is electrically connected to one bit line pair.
  • the read circuit 23 has a function of precharging the bit line pair and also has an equalizer function.
  • the sense amplifier 22 is electrically connected to one bit line pair.
  • the sense amplifier 22 has a function of amplifying the potential difference between the bit line pair (BL, BLB).
  • a bit line pair (BL, BLB) for connecting the sense amplifier 22 and the memory cell 32 included in the memory block 61 is routed to both the cell array 31 and the readout circuit 23.
  • a bit line pair is not routed between adjacent cell arrays, but the electrical connection is made via a via made of a conductor provided between the sense amplifier 22 and the memory cell 32. be able to. That is, the bit line in the read circuit 23 and the bit line pair (BL, BLB) in the cell array 31 are electrically connected.
  • the storage device 10 also includes a control circuit 40 and an input/output circuit 50.
  • the memory device 10 includes a drive circuit such as a decoder for driving the cell array 31 and the readout circuit 23.
  • the input/output circuit 50 has a function of exchanging signals with external equipment such as the bus wiring 200.
  • the input/output circuit 50 has a plurality of interface circuits. Interface circuits include I2C, LVDS (Low-Voltage Differential Signaling), MIPI (Mobile Industry Processor Interface), and SPI (Serial Peripheral). al Interface).
  • the input/output circuit 50 has a function of exchanging signals between an external device such as a bus wiring 200 and the storage device 10 via an interface circuit.
  • the control circuit 40 has a function of determining the operating mode of the storage device 10 by processing setting parameters and external command signals.
  • the control circuit 40 has a function of generating various control signals to control the overall operation of the storage device 10. Note that the control circuit 40 and the input/output circuit 50 included in the storage device 10 can be formed using transistors and wiring included in the element layer 20 or 30.
  • the computing device 300 has a computing section 310 and an input/output circuit 309.
  • the arithmetic device 300 like a CPU (Central Processing Unit) or a GPU (Graphics Processing Unit), has a function of performing general-purpose processing such as execution of an operating system, data control, various calculations, and program execution.
  • the input/output circuit 309 has an interface circuit like the input/output circuit 50, and has a function of exchanging signals with an external device such as the bus wiring 200 via the interface circuit.
  • the calculation unit 310 has a function of performing calculations based on input data.
  • the calculation unit 310 may be referred to as a CPU core.
  • Each of the plurality of memory blocks 61 included in the memory device 10 described with reference to FIGS. 1A and 1B has a cell array 31 and a readout circuit 23. Therefore, by operating the plurality of memory blocks 61 simultaneously, data held in the memory cells 32 of the plurality of cell arrays 31 can be read out from the corresponding readout circuits 23. That is, in the memory device 10, data held in each memory cell 32 can be read out to the bus wiring 200 according to the number of parallel memory blocks 61. For example, when reading 8-bit data from the cell array 31 included in one memory block 61, a configuration can be adopted in which data with a bit width of 64 bits is read by reading data from eight memory blocks in parallel.
  • the schematic diagram shown in FIG. 2A shows how 8-bit data is output to the bus wiring 200 having a bit width of 64 bits in the memory blocks 61 (61_1 to 61_8) included in the storage device 10.
  • the 8-bit data is read out from multiple storage blocks 61 in parallel.
  • the bus wiring 200 having the data with a bit width of 64 bits is It can be output. Therefore, even if the data read speed from the memory cell 32 is slower than the data read operation of the interface via the input/output circuit 50, the bits of data read by increasing the number of parallel memory blocks 61 It is possible to configure the width to be increased.
  • FIGS. 2A and 2B Further, a configuration different from that shown in FIGS. 2A and 2B will be explained using the schematic diagrams shown in FIGS. 3A and 3B.
  • the schematic diagram shown in FIG. 3A illustrates how 64-bit data is output to the bus wiring 200 having a bit width of 64 bits in the memory blocks 61 (61_1 to 61_8) included in the storage device 10.
  • the bit width of the data output by the plurality of storage blocks 61 is variable according to the bit width of the bus wiring 200.
  • one memory block 61 is configured to output data with a bit width that is a multiple of 8 bits (a multiple of 1 byte), and the bit width of the output data is variable depending on the number of parallel memory blocks 61.
  • the data read from the storage device 10 is an arithmetic unit that is a multiple of 8 bits, such as 8 bits, 16 bits, 32 bits, 64 bits, 128 bits, 256 bits, 512 bits, 1024 bits, or 2048 bits. It becomes possible to output data with a bit width that corresponds to the standard that can be processed by 300. That is, it can be applied to general-purpose DRAM such as 64-bit or 128-bit, or high-bandwidth memory (HBM).
  • HBM high-bandwidth memory
  • the bus width of the bus wiring 200 that electrically connects the storage device 10 and the arithmetic device 300 is determined by standards, etc., and data is input and output at high speed via an interface circuit or the like.
  • the bit width of data read from the plurality of storage blocks 61 is preferably set according to the bit width of the bus wiring 200.
  • data can be output faster between the memory device 10 and the arithmetic device 300 via the bus wiring 200. It is preferable to have a configuration that allows this. For example, as illustrated in FIG. 4A, a configuration in which the number of input/output circuits 50 included in the storage device 10 is increased, and a configuration in which the number of input/output circuits 309 and calculation units 310 included in the arithmetic device 300 are increased are preferable.
  • a plurality of interface circuits for inputting and outputting data can be arranged, and the amount of data transmitted can be increased. Furthermore, by increasing the number of calculation units 310, calculation processing when the amount of data increases can be performed at higher speed. As a result, data can be input and output between the storage device 10 and the arithmetic device 300 at high speed.
  • the memory block 61 outputs data according to the bit width of the bus wiring 200
  • the element layers 30 are element layers 30_1 to 30_n (n is an integer of 2 or more), and a cell array 31 composed of OS transistors is stacked. It is preferable to provide a configuration in which the In this case, the memory block array 60 having the memory blocks 61 is composed of the element layer 20 and the element layers 30_1 to 30_n.
  • the cell array 31 can be provided in a laminated manner.
  • the element layer 30 can be manufactured using the same manufacturing process repeatedly in the vertical direction. The memory device 10 can reduce the manufacturing cost of the element layer 30.
  • the first element layer 30 is shown as an element layer 30_1, the second element layer 30 is shown as an element layer 30_2, and the third element layer 30 is shown as an element layer 30_3.
  • the n-th element layer 30 is referred to as an element layer 30_n. Note that in this embodiment, etc., when describing matters related to the entire n-layer element layer 30, or when indicating matters common to each layer of the n-layer element layer 30, the term "element layer 30" is simply used. There are cases where
  • an element layer having an amplifier circuit having a function of amplifying and outputting the potential difference of data held in the memory cell 32 is provided.
  • a configuration having the following is preferable.
  • FIG. 5A shows, as an example, an element layer 80 having an amplifier circuit 81 provided between the element layer 20 and the element layers 30_1 to 30_5 provided in a stacked manner.
  • the element layer 80 includes an OS transistor.
  • the amplifier circuit 81 is a circuit composed of OS transistors.
  • a word line WL provided extending in the X direction and a bit line BL provided extending in the Z direction are illustrated. Note that, in order to make the drawing easier to read, some descriptions of the wiring included in each of the element layers 30 are omitted.
  • FIG. 5B shows a configuration example of the amplifier circuit 81 connected to the bit line BL (or inverted bit line BLB) illustrated in FIG. 5A and the memory cell 32 included in the element layers 30_1 to 30_5 connected to the bit line BL.
  • a schematic diagram is shown. Further, in FIG. 5B, the bit line BL_G is illustrated as being provided between the amplifier circuit 81 and the readout circuit 23.
  • FIG. 5B illustrates an example of the circuit configuration of the memory cell 32.
  • the memory cell 32 is a DOSRAM configuration example including a transistor 33 and a capacitor 34.
  • the transistor 33 is preferably an OS transistor with a back gate.
  • the transistor characteristics can be controlled by supplying a constant voltage to the back gate of the transistor 33.
  • the transistor 33 is an OS transistor provided in the element layer 30. Since the element layer 30 can be stacked on the element layer 20 having Si transistors, the cell array 31 and the readout circuit 23 can be stacked.
  • the capacitive element 34 has a function of holding charge according to data.
  • the memory cell 32 can be used as a ferroelectric memory.
  • HfZrOx can be used as the ferroelectric material. Note that the notation "HfZrO x " does not represent the stoichiometry of hafnium atoms, zirconium atoms, and oxygen atoms.
  • FIG. 5C shows a circuit diagram for explaining the amplifier circuit 81.
  • amplifier circuit 81 includes transistors 82 to 85.
  • the amplifier circuit 81 has a function of amplifying the potential of the bit line BL and transmitting the amplified potential to the bit line BL_G.
  • the bit line BL_G is expressed as a bit line BL_G to distinguish it from other wirings that function as bit lines.
  • signals WE, RE, and MUX are control signals for controlling the amplifier circuit 81.
  • the wiring SL is a wiring that provides a constant potential.
  • the configurations in FIGS. 5A to 5C include an element layer 80 having an amplifier circuit 81 that has a function of amplifying and outputting the potential of data held in the memory cell 32.
  • an amplifier circuit 81 that has a function of amplifying and outputting the potential of data held in the memory cell 32.
  • FIG. 6 is an example of a circuit diagram of a memory block 61 having a cell array 31 and a readout circuit 23.
  • a configuration example of the memory cell 32 included in the cell array 31 and a configuration example of the precharge circuit 21 and sense amplifier 22 included in the readout circuit 23 will be described.
  • the number of memory cells per bit line BL of the cell array 31 is 8, and a bit line pair (BL, BLB) is provided for a global bit line pair (GBL, GBLB). .
  • the global bit line pair corresponds to a wiring pair to which data read by the sense amplifier 22 is output.
  • the memory cell 32 shows an example of the configuration of the DOSRAM shown in FIG. 5B.
  • FIG. 6 illustrates an example in which the memory cell 32 is electrically connected to word lines WL ⁇ 0> to WL ⁇ 7> and bit line BL ⁇ 0> (or inverted bit line BLB ⁇ 0>).
  • codes such as ⁇ 1> are used to distinguish between multiple elements, but may be omitted in the explanation.
  • Signals EQ, EQB, SEN, SENB, CSEL, and voltage Vpre are input to the readout circuit 23.
  • Signals EQB and SENB are inverted signals of signals EQ and SEN, respectively.
  • the transistor included in the readout circuit 23 is a Si transistor. Therefore, it can be configured with an n-channel transistor 25n and a p-channel transistor 25p.
  • the readout circuit 23 includes a precharge circuit 21 (also referred to as an equalizer), a sense amplifier 22, and a selector 24.
  • Signals EQ and EQB are signals for activating the precharge circuit 21, and signals SEN and SENB are signals for activating the sense amplifier 22.
  • the signal CSEL is a signal for selecting whether to bring one of the plurality of bit line pairs and the global bit line pair (GBL, GBLB) into a conductive state.
  • the readout circuit 23 shown in FIG. 6 has a 2-cell width (2TR) type sense amplifier 22.
  • a two-cell width type sense amplifier is a sense amplifier in which the width (interval) between the bit line pair (BL, BLB) is approximately equivalent to two memory cells.
  • the memory cell 32 is 1TR1C, it has a width of one transistor (1TR).
  • the cell array 31 electrically connected to the readout circuit 23 may be the cell array 31 connected to the bit line pair (BL, BLB). can. In this case, the length of the bit line pair (BL, BLB) between the sense amplifier 22 and the memory cell 32 can be shortened.
  • the bit line capacitance By shortening the length of the bit line pair (BL, BLB), the bit line capacitance can be reduced.
  • the larger Cs/Cbit is, the larger the voltage difference between the bit line pair (BL, BLB) obtained when reading data from the memory cell 32 becomes. Therefore, the larger Cs/Cbit is, the faster or more stable the read operation can be realized.
  • the capacitance Cs of the capacitive element 34 can be reduced by reducing the bit line capacitance Cbit. Therefore, when the memory cell 32 is a DOSRAM and the capacitance Cs of the capacitive element 34 is the same as the bit line capacitance Cbit, the memory cell 32 has superior read performance compared to a conventional DRAM using a Si transistor.
  • the OS transistor When the memory cell 32 is a DOSRAM, the OS transistor has an extremely small off-state current, so even if the capacitance Cs is smaller than that of a DRAM, it has excellent retention characteristics compared to a conventional DRAM. Therefore, when the memory cell 32 is a DOSRAM, the capacitance value of the capacitive element of the memory cell can be made smaller than that of the capacitive element of a DRAM, which is preferable.
  • bit line pair (BL, BLB) is shown to be routed between the readout circuit 23 and the cell array 31, but as shown in FIG. 7A, the readout circuit 23 and the cell array
  • the routing portion of the bit line pair (BL, BLB) can be provided only in the region where the cell array 31 is provided.
  • the word lines ⁇ 0> to WL ⁇ 7> and the bit line pair (BL, BLB) are shown to be orthogonal to each other in the plane where the memory cells 32 are provided, but they may be arranged to intersect obliquely. You may. In this case, the region where the memory cell 32 is provided may also be arranged obliquely to the bit line pair (BL, BLB).
  • bit line pair (BL, BLB) is routed between the memory cell 32 and the sense amplifier 22 in the memory block 61 is shown as one location, but other configurations may be used.
  • a bit line pair (BL, BLB) in the same layer as the memory cell 32 and a bit line pair (BL, BLB) in the same layer as the sense amplifier 22 are connected using multiple wiring lines. It may also be configured to be electrically connected.
  • Adjacent cell arrays 31_A, 31_B and readout circuits 23_A, 23_B can be arranged as illustrated in FIG. 8A.
  • FIG. 8A illustrates a configuration in which each memory cell 32_A of the cell array 31_A is connected to word lines ⁇ 0> to WL ⁇ 7> and a bit line pair (BL_A, BLB_A).
  • FIG. 8A illustrates a configuration in which each memory cell 32_B of the cell array 31_B is connected to word lines ⁇ 8> to WL ⁇ 15> and a bit line pair (BL_B, BLB_B).
  • one memory cell 32 is connected to the same word line in order to make the bit line capacitance (load capacitance) loaded on each bit line pair (BL, BLB) the same level. It is preferable. Therefore, in a configuration in which word lines and bit line pairs are arranged orthogonally or obliquely, the memory cells 32 may be arranged in a zigzag pattern, and the memory cells 32 may not be arranged in adjacent regions. Therefore, even if a plurality of memory cells are simultaneously selected by a word line, it is more preferable to have a configuration in which the bit line capacitance (load capacitance) applied to each bit line pair (BL, BLB) is the same.
  • FIG. 8B a configuration in which wiring layers 70_A and 70_B are provided as shown in FIG. 8B is preferable.
  • memory cells 32 are arranged at positions where word lines and bit line pairs intersect orthogonally or obliquely.
  • FIG. 8B illustrates bit line pairs (BL1_A, BL2_A) and bit lines (BL1_B, BL2_B) that are in the same layer as the memory cell 32 in adjacent memory blocks.
  • the wiring layers 70_A and 70_B connect the bit line BL2_A and the inverted bit line BLB_B.
  • the wiring layers 70_A and 70_B connect the bit line BL1_B and the bit line BL_A.
  • the wiring layers 70_A and 70_B connect the bit line BL2_B and the bit line BL_B.
  • the data of the memory cell 32_A of the cell array 31_A selected by any one of the word lines ⁇ 0> to WL ⁇ 7> can be distributed and output to the sense amplifier 22_A and the sense amplifier 22_B. I can do it.
  • the data of the memory cell 32_B of the cell array 31_B selected by any one of the word lines ⁇ 8> to WL ⁇ 15> can be distributed and output to the sense amplifier 22_A and the sense amplifier 22_B.
  • the load capacitances of the bit line pair (BL_A, BLB_A) and the bit line pair (BL_B, BLB_B) can be made comparable by the wiring layers 70_A and 70_B. Therefore, the load capacitance of the bit line pair (BL, BLB) can be brought close to the same value, and the density of memory cells per unit area can be increased.
  • FIG. 9 is a block diagram for explaining a more detailed configuration example of the storage device 10.
  • FIG. 9 shows, as an example, an I2C receiver 41, an LVDS circuit 43, and an LVDS circuit 44, which are interface circuits.
  • the interface circuit is illustrated as having a configuration separate from the input/output circuit 50, it may be configured as a part of the input/output circuit 50.
  • FIG. 9 shows the setting register 42 and the decoder 35 as an example. Furthermore, in the storage block array 60 shown in FIG. 9, a plurality of storage blocks 61 are illustrated. As described above, the memory block 61 includes the cell array 31 provided in the element layer 20 and the read circuit 23 provided in the element layer 30. Further, the control circuit 40 includes a register 45 and a register 46.
  • the input/output circuit 50 has a function of exchanging signals with external equipment.
  • the operating conditions of the storage device 10 and the like are determined by the setting parameters stored in the setting register 42.
  • Setting parameters are written to the setting register 42 via the input/output circuit 50 and the I2C receiver 41. Note that the I2C receiver 41 may be omitted depending on the purpose or use.
  • setting parameters include designation information such as the execution interval of refresh operations or the operation timing of circuit operations.
  • the control circuit 40 has a function of determining the operating mode of the storage device 10 by processing setting parameters and external command signals.
  • the control circuit 40 has a function of generating various control signals to control the overall operation of the storage device 10.
  • a reset signal res, address signal ADDR, row address identification signal RAS (Row Address Strobe), column address identification signal CAS (Column Address Strobe), write data WDATA, etc. are input from the outside to the control circuit 40 via the input/output circuit 50. Supplied.
  • the data write clock signal is supplied to the control circuit 40 via the LVDS circuit 43.
  • read data RDATA is supplied from the control circuit 40 to the input/output circuit 50.
  • the data read clock signal is supplied to the input/output circuit 50 via the LVDS circuit 44.
  • the write data WDATA is transferred in synchronization with the data write clock signal and held in the register 46 in the control circuit 40.
  • Control circuit 40 has a function of supplying data W held in register 46 to storage block array 60.
  • control circuit 40 has a function of transferring the read data RDATA to the input/output circuit 50 in synchronization with the data read clock signal.
  • the control circuit 40 also includes a column address signal C_ADDR, a column selection enable signal CSEL_EN, a data latch signal DLAT, a global write enable signal GW_EN, a global read enable signal GR_EN, a global sense amplifier enable signal GSA_EN, a global equalize enable signal GEQ_ENB, and a local sense signal. It has a function of outputting an amplifier enable signal LSA_EN, a local equalize enable signal LEQ_ENB, a word line address selection signal WL_ADDR, and the like.
  • FIGS. 10A to 10E are circuit diagrams illustrating a configuration example of a memory cell having an OS transistor that can be applied to the memory cell 32 described above.
  • An example of the structure of a memory cell having an OS transistor is DOSRAM or NOSRAM, as described above.
  • FIG. 10A shows an example of a 1T1C (capacitance) type DOSRAM memory cell that can be applied to the memory cell 32.
  • the memory cell 32 shown in FIG. 10A is electrically connected to a word line WL, a bit line BL, a capacitor line CDL, and a wiring BGL that functions as a wiring for supplying a back gate voltage.
  • the memory cell 32 includes a transistor 33 and a capacitor 34.
  • the back gate of the transistor 33 is electrically connected to the wiring BGL.
  • the transistor 33 is an OS transistor. OS transistors have extremely low off-state current. Therefore, the memory cell 32 can reduce the frequency of data refresh. Therefore, the power required for data retention can be reduced.
  • FIG. 10B shows an example of a two-transistor type (2T) gain cell NOSRAM memory cell that can be applied to the memory cell 32.
  • the memory cell 32A shown in FIG. 10B includes transistors 33A, 33B, and a capacitor 34. Note that the capacitive element 34 included in the NOSRAM memory cell can be omitted by using parasitic capacitance such as the gate capacitance of a transistor.
  • Transistor 33A is a write transistor
  • transistor 33B is a read transistor.
  • the back gates of the transistors 33A and 33B are electrically connected to the wiring BGL.
  • the write transistor is composed of an OS transistor, it is possible to continue holding charge according to the data by turning off the write transistor. Therefore, the memory cell 32A does not consume power for data retention. Therefore, the memory cell 32A can function as a low power consumption memory cell capable of retaining data for a long period of time.
  • the memory cell 32B shown in FIG. 10C is a 3T type gain cell and includes transistors 33A, 33B, 33C, and a capacitor 34.
  • Transistors 33A, 33B, and 33C are a write transistor, a read transistor, and a selection transistor, respectively.
  • the back gates of the transistors 33A, 33B, and 33C are electrically connected to the wiring BGL.
  • the memory cell 32B is electrically connected to word lines RWL, WWL, bit lines RBL, WBL, capacitor line CDL, and power line PL2.
  • the voltage GND low-level power supply voltage
  • FIG. 10D shows another configuration example of a 2T type gain cell.
  • the memory cell 32C shown in FIG. 10D differs from the memory cell 32A shown in FIG. 10B in that the read transistor is configured with an OS transistor without a back gate.
  • FIG. 10E shows another configuration example of a 3T type gain cell.
  • the memory cell 32D shown in FIG. 10E differs from the memory cell 32A shown in FIG. 10B in that the read transistor and the selection transistor are configured with OS transistors that do not have back gates.
  • a bit line may be provided that also serves as the wiring RBL and the wiring WBL.
  • the wiring (word lines WL, WWL in FIGS. 10A to 10E) connected to the gate of the transistor (transistor 33, 33A in FIGS. 10A to 10E) that is an access transistor is connected to the A voltage that turns off the transistor is applied, and other parts can be power gated.
  • the supply of power supply voltage can be stopped while data is stored in the memory cell 32.
  • FIGS. 11A and 11B are schematic diagrams illustrating a configuration in which the above-described storage device 10 is applied to an integrated circuit (referred to as an IC chip).
  • the storage device 10 can be formed into one IC chip by mounting a plurality of element layers on a package substrate. An example of the configuration is shown in FIG. 11A and FIG. 11B.
  • a schematic cross-sectional view of an IC chip 11A illustrated in FIG. 11A shows a storage device having an element layer 20 serving as a base die on a package substrate 101, and as an example, four element layers 30_1 to 30_4 are stacked on the element layer 20. 10 is illustrated.
  • the package substrate 101 is provided with solder balls 102 for connecting the storage device 10 to a printed circuit board or the like.
  • the element layers 30_1 to 30_4 are provided with through electrodes 54 that penetrate through the element layers.
  • the element layers 30_1 to 30_4 are bonded to each other using electrodes 56 provided exposed on the surfaces.
  • Cu-Cu bonding can be used as a technique for electrically bonding different layers using the electrode 56.
  • Cu-Cu bonding is a technology that connects Cu (copper) pads to achieve electrical continuity.
  • the element layers are bonded to each other using a technique using a through electrode such as TSV (Through Silicon Via), or a Cu-Cu direct bonding technique. electrically connected using With such a configuration, signals and the like supplied to each element layer can be distributed by wiring inside each element layer. Furthermore, by changing the storage device that can be used as the main memory to a memory using an OS transistor, it is possible to reduce power consumption by utilizing the extremely low off-current characteristic of the OS transistor.
  • FIG. A stacked storage device 10 As another example, a schematic cross-sectional view of an IC chip 11B shown in FIG. A stacked storage device 10 is illustrated.
  • the electrode 58 for electrically connecting the element layer 20 and the element layers 30_1 to 30_4 can be provided in the step of manufacturing the transistor 59 which is a Si transistor or the transistor 57 which is an OS transistor.
  • the schematic cross-sectional view of the IC chip 11B shown in FIG. 11B shows that the connection between the element layer 20 having the transistor 59 and the element layers 30_1 to 30_4 having the transistor 57 is made using a technique using through electrodes such as TSV or Cu. -Cu It is possible to have a monolithic structure without using direct bonding technology.
  • the element layers 30_1 to 30_4 on the element layer 20 can have a configuration in which wiring provided together with the transistors 57 included in the element layers 30_1 to 30_4 is used as an electrode 58 for connecting to an upper or lower element layer.
  • the spacing between the wirings provided together with the transistor 57 can be microfabricated compared to the through electrodes used in TSV or Cu-Cu direct bonding technology. Therefore, in the configuration of the IC chip 11B shown in FIG. 11B, the number of electrodes for connection to the upper or lower element layer can be increased. Therefore, the number of wiring lines (the number of signal lines) of the cell array 31 having memory cells provided in the element layers 30_1 to 30_4 and the readout circuit 23 provided in the element layer 20 can be increased. Therefore, the amount of signal transfer (bandwidth) transmitted and received between the element layer 20 and the element layer 30 can be expanded. By expanding the bandwidth, the amount of data transferred between the cell array 31 and the readout circuit 23 per unit time can be increased.
  • FIG. 12 shows a schematic diagram of an IC chip 11C that integrates the IC chip 11B shown in FIG. 11B and another functional circuit, such as an arithmetic device 300.
  • the arithmetic device 300 and the storage device 10 can be manufactured in separate steps and then placed on the same package substrate 101.
  • An interposer 103 is provided on the package substrate 101 and is provided with wiring for electrically connecting the storage device 10 included in the IC chip 11B and the arithmetic device 300.
  • the wiring provided in the interposer 103 can function as the bus wiring 200.
  • an element layer 20 and an element layer 30 that constitute the arithmetic device 300 are illustrated.
  • the element layer 20 and the element layer 30 have a transistor 59 that is a Si transistor or a transistor 57 that is an OS transistor.
  • the connection between the element layer 20 having the transistor 59 and the element layer 30 having the transistor 57 is through a TSV or the like. It can be an electrode-based technique or a Cu-Cu direct bonding technique, or a monolithic configuration as illustrated in FIG. 11B.
  • the element layer 30 when the element layer 30 includes a circuit that holds data including an OS transistor, it may be used as a backup circuit that backs up data such as a register included in the element layer 20. can. In this case, by applying a voltage that turns off the OS transistor included in the element layer 30, it can function as a backup circuit. Therefore, each circuit included in the element layer 20 can be power-gated. With this configuration, the supply of power supply voltage can be stopped while data is held in the arithmetic device 300.
  • Embodiment 2 In this embodiment mode, a structure of a transistor that can be applied to the semiconductor device described in the above embodiment mode will be described. As an example, a structure in which transistors having different electrical characteristics are stacked will be described. With this configuration, the degree of freedom in designing the semiconductor device can be increased. Further, by stacking and providing transistors having different electrical characteristics, the degree of integration of a semiconductor device can be increased.
  • FIG. 13 A part of the cross-sectional structure of the semiconductor device is shown in FIG.
  • the semiconductor device shown in FIG. 13 includes a transistor 550, a transistor 500, and a capacitor 600.
  • 14A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 14B is a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 14C is a cross-sectional view of the transistor 550 in the channel width direction.
  • the transistor 500 corresponds to the Si transistor described in the above embodiment mode
  • the transistor 550 corresponds to an OS transistor.
  • the transistor 500 is provided above the transistor 550, and the capacitor 600 is provided above the transistor 550 and the transistor 500.
  • the transistor 550 is provided over the substrate 311 and includes a conductor 316, an insulator 315, a semiconductor region 313 made of a part of the substrate 311, a low resistance region 314a functioning as a source region or a drain region, and a low resistance region 314b. .
  • the transistor 550 As shown in FIG. 14C, in the transistor 550, the upper surface of the semiconductor region 313 and the side surfaces in the channel width direction are covered with a conductor 316 with an insulator 315 interposed therebetween. In this way, by making the transistor 550 a Fin type transistor, the effective channel width increases, so that the on-characteristics of the transistor 550 can be improved. Further, since the contribution of the electric field of the gate electrode can be increased, the off-state characteristics of the transistor 550 can be improved.
  • the transistor 550 may be either a p-channel type or an n-channel type.
  • a semiconductor such as a silicon-based semiconductor be included in the region where a channel is formed in the semiconductor region 313, the region in the vicinity thereof, the low resistance region 314a serving as a source region or a drain region, and the low resistance region 314b.
  • it contains crystalline silicon.
  • it may be formed of a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like.
  • a structure using silicon may be used in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing.
  • the transistor 550 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
  • the low resistance region 314a and the low resistance region 314b are made of an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron. Contains elements that
  • the conductor 316 that functions as a gate electrode is made of a semiconductor material such as silicon, a metal material, or an alloy containing an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • conductive materials such as metal oxide materials or metal oxide materials.
  • the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both electrical conductivity and embeddability, it is preferable to use a metal material such as tungsten or aluminum as a layered conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the transistor 550 may be formed using an SOI (Silicon on Insulator) substrate or the like.
  • SOI substrates are formed by implanting oxygen ions into a mirror-polished wafer and then heating it at a high temperature to form an oxide layer at a certain depth from the surface and eliminate defects that occur in the surface layer.
  • a SIMOX (Separation by Implanted Oxygen) substrate, a smart cut method that cleaves a semiconductor substrate by utilizing the growth of microvoids formed by hydrogen ion implantation through heat treatment, and an ELTRAN method (registered trademark: Epitaxial Layer Transfer) are used.
  • An SOI substrate formed using a method may also be used.
  • a transistor formed using a single crystal substrate includes a single crystal semiconductor in a channel formation region.
  • An insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked to cover the transistor 550.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, etc. are used. Bye.
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen. shows.
  • aluminum oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • aluminum nitride oxide refers to a material whose composition contains more nitrogen than oxygen. shows.
  • the insulator 322 may have a function as a flattening film that flattens the step caused by the transistor 550 and the like provided below.
  • the upper surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like in order to improve flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having barrier properties that prevents hydrogen, impurities, and the like from diffusing from the substrate 311 or the transistor 550 into a region where the transistor 500 is provided.
  • silicon nitride formed by a CVD method can be used, for example.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 500, the characteristics of the semiconductor element may deteriorate. Therefore, a film that suppresses hydrogen diffusion is preferably used between the transistor 500 and the transistor 550.
  • the membrane that suppresses hydrogen diffusion is a membrane that releases a small amount of hydrogen.
  • the amount of hydrogen desorbed can be analyzed using, for example, temperature programmed desorption gas analysis (TDS).
  • TDS temperature programmed desorption gas analysis
  • the amount of hydrogen desorbed from the insulator 324 is determined by the amount converted into hydrogen atoms per area of the insulator 324 when the surface temperature of the film is in the range of 50°C to 500°C.
  • the amount may be 1 ⁇ 10 16 atoms/cm 2 or less, preferably 5 ⁇ 10 15 atoms/cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the dielectric constant of the insulator 326 is preferably less than 4, more preferably less than 3.
  • the dielectric constant of the insulator 326 is preferably 0.7 times or less, more preferably 0.6 times or less, the dielectric constant of the insulator 324.
  • a capacitor 600 or a conductor 328 connected to the transistor 500, a conductor 330, and the like are embedded in the insulator 320, the insulator 322, the insulator 324, and the insulator 326.
  • the conductor 328 and the conductor 330 have a function as a plug or wiring.
  • a conductor having a function as a plug or a wiring a plurality of structures may be collectively given the same reference numeral.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used in a single layer or in a stacked manner. be able to. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferable to use a low resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low resistance conductive material.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are stacked in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 functions as a plug or a wiring connected to the transistor 550.
  • the conductor 356 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 356 preferably includes a conductor having barrier properties against hydrogen.
  • a conductor having hydrogen barrier properties is formed in the opening of the insulator 350 having hydrogen barrier properties.
  • the conductor having barrier properties against hydrogen for example, tantalum nitride or the like may be used. Further, by stacking tantalum nitride and highly conductive tungsten, diffusion of hydrogen from the transistor 550 can be suppressed while maintaining conductivity as a wiring. In this case, it is preferable that the tantalum nitride layer having hydrogen barrier properties be in contact with the insulator 350 having hydrogen barrier properties.
  • a wiring layer may be provided on the insulator 354 and the conductor 356.
  • an insulator 360, an insulator 362, and an insulator 364 are stacked in this order.
  • a conductor 366 is formed on the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 functions as a plug or wiring. Note that the conductor 366 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 366 preferably includes a conductor having barrier properties against hydrogen.
  • a conductor having hydrogen barrier properties is formed in the opening of the insulator 360 having hydrogen barrier properties.
  • a wiring layer may be provided on the insulator 364 and the conductor 366.
  • an insulator 370, an insulator 372, and an insulator 374 are stacked in this order.
  • a conductor 376 is formed on the insulator 370, the insulator 372, and the insulator 374.
  • the conductor 376 functions as a plug or wiring. Note that the conductor 376 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 376 preferably includes a conductor having barrier properties against hydrogen.
  • a conductor having hydrogen barrier properties is formed in the opening of the insulator 370 having hydrogen barrier properties.
  • a wiring layer may be provided on the insulator 374 and the conductor 376.
  • an insulator 380, an insulator 382, and an insulator 384 are stacked in this order.
  • a conductor 386 is formed on the insulator 380, the insulator 382, and the insulator 384.
  • the conductor 386 functions as a plug or wiring. Note that the conductor 386 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 386 preferably includes a conductor having barrier properties against hydrogen.
  • a conductor having hydrogen barrier properties is formed in the opening of the insulator 380 having hydrogen barrier properties.
  • the wiring layer including the conductor 356, the wiring layer including the conductor 366, the wiring layer including the conductor 376, and the wiring layer including the conductor 386 have been described, but the semiconductor device according to this embodiment It is not limited to this.
  • the number of wiring layers similar to the wiring layer containing the conductor 356 may be three or less, or the number of wiring layers similar to the wiring layer containing the conductor 356 may be five or more.
  • an insulator 510, an insulator 512, an insulator 514, and an insulator 516 are provided in a laminated manner in this order.
  • Any one of the insulators 510, 512, 514, and 516 is preferably made of a substance that has barrier properties against oxygen, hydrogen, or the like.
  • a film having barrier properties that prevents hydrogen, impurities, etc. from diffusing from the substrate 311 or the region where the transistor 550 is provided to the region where the transistor 500 is provided is used. It is preferable. Therefore, the same material as the insulator 324 can be used.
  • silicon nitride formed by a CVD method can be used as an example of a film having barrier properties against hydrogen.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 500, the characteristics of the semiconductor element may deteriorate. Therefore, a film that suppresses hydrogen diffusion is preferably used between the transistor 500 and the transistor 550.
  • the membrane that suppresses hydrogen diffusion is a membrane that releases a small amount of hydrogen.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect that prevents the membrane from permeating both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 500 during and after the transistor manufacturing process. Further, release of oxygen from the oxide forming the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • the same material as the insulator 320 can be used for the insulator 512 and the insulator 516. Furthermore, by using materials with relatively low dielectric constants as these insulators, parasitic capacitance occurring between wirings can be reduced.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 512 and the insulator 516.
  • a conductor 518, a conductor (for example, the conductor 503) forming the transistor 500, and the like are embedded in the insulator 510, the insulator 512, the insulator 514, and the insulator 516.
  • the conductor 518 has a function as a plug or wiring connected to the capacitor 600 or the transistor 550.
  • the conductor 518 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 518 in the region in contact with the insulator 510 and the insulator 514 is a conductor having barrier properties against oxygen, hydrogen, and water.
  • the transistor 550 and the transistor 500 can be separated by a layer having barrier properties against oxygen, hydrogen, and water, and diffusion of hydrogen from the transistor 550 to the transistor 500 can be suppressed.
  • a transistor 500 is provided above the insulator 516.
  • the transistor 500 includes a conductor 503 disposed to be embedded in an insulator 514 and an insulator 516, and an insulator 520 disposed on the insulator 516 and the conductor 503. , an insulator 522 disposed on the insulator 520, an insulator 524 disposed on the insulator 522, an oxide 530a disposed on the insulator 524, and an oxide 530a disposed on the oxide 530a.
  • the insulator 580 has an overlapping opening formed therein, an insulator 545 placed on the bottom and side surfaces of the opening, and a conductor 560 placed on the surface where the insulator 545 is formed.
  • an insulator 544 is disposed between the oxide 530a, the oxide 530b, the conductor 542a, and the insulator 580.
  • the conductor 560 includes a conductor 560a provided inside the insulator 545, and a conductor 560b provided so as to be embedded inside the conductor 560a. It is preferable to have.
  • an insulator 574 is preferably disposed over the insulator 580, the conductor 560, and the insulator 545.
  • oxide 530a and the oxide 530b may be collectively referred to as the oxide 530.
  • the transistor 500 shows a structure in which two layers, an oxide 530a and an oxide 530b, are stacked in a region where a channel is formed and in the vicinity thereof, the present invention is not limited to this.
  • a single layer of the oxide 530b or a stacked structure of three or more layers may be used.
  • the conductor 560 is shown as having a two-layer stacked structure, but the present invention is not limited to this.
  • the conductor 560 may have a single layer structure or a laminated structure of three or more layers.
  • the transistor 500 shown in FIGS. 13 and 14A is an example, and the structure is not limited to this, and an appropriate transistor may be used depending on the circuit structure, driving method, etc.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductor 542a and the conductor 542b function as a source electrode or a drain electrode, respectively.
  • the conductor 560 is formed to be embedded in the opening of the insulator 580 and the region sandwiched between the conductors 542a and 542b.
  • the arrangement of conductor 560, conductor 542a, and conductor 542b is selected in a self-aligned manner with respect to the opening in insulator 580. That is, in the transistor 500, the gate electrode can be disposed between the source electrode and the drain electrode in a self-aligned manner. Therefore, since the conductor 560 can be formed without providing a margin for alignment, the area occupied by the transistor 500 can be reduced. Thereby, miniaturization and high integration of semiconductor devices can be achieved.
  • the conductor 560 is formed in a self-aligned manner in the region between the conductor 542a and the conductor 542b, the conductor 560 does not have a region overlapping with the conductor 542a or the conductor 542b. Thereby, the parasitic capacitance formed between the conductor 560 and the conductors 542a and 542b can be reduced. Therefore, the switching speed of the transistor 500 can be improved and the transistor 500 can have high frequency characteristics.
  • the conductor 560 may function as a first gate (also referred to as top gate) electrode. Further, the conductor 503 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently of the potential applied to the conductor 560 without interlocking with the potential applied to the conductor 560. In particular, by applying a negative potential to the conductor 503, the threshold voltage of the transistor 500 can be made larger than 0 V, and the off-state current can be reduced. Therefore, when a negative potential is applied to the conductor 503, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when no negative potential is applied.
  • the conductor 503 is arranged to overlap the oxide 530 and the conductor 560. As a result, when a potential is applied to the conductor 560 and the conductor 503, the electric field generated from the conductor 560 and the electric field generated from the conductor 503 are connected to cover the channel formation region formed in the oxide 530. I can do it.
  • a structure of a transistor in which a channel formation region is electrically surrounded by an electric field of a first gate electrode is referred to as a surrounded channel (S-channel) structure.
  • the S-channel structure disclosed in this specification and the like has a structure different from the Fin type structure and the planar type structure.
  • the S-channel structure disclosed in this specification and the like can also be regarded as a type of Fin type structure.
  • a Fin type structure refers to a structure in which a gate electrode is arranged so as to surround at least two or more surfaces (specifically, two, three, or four sides) of a channel.
  • the channel formation region can be electrically surrounded.
  • the S-channel structure is a structure that electrically surrounds the channel formation region, it is substantially equivalent to a GAA (Gate All Around) structure or an LGAA (Lateral Gate All Around) structure. You can say that.
  • the channel formation region formed at or near the interface between the oxide 530 and the gate insulator can be formed in the entire bulk of the oxide 530. can. Therefore, it is possible to improve the current density flowing through the transistor, and therefore it is expected that the on-state current of the transistor or the field effect mobility of the transistor will be increased.
  • the conductor 503 has the same configuration as the conductor 518, and a conductor 503a is formed in contact with the inner wall of the opening of the insulator 514 and the insulator 516, and a conductor 503b is further formed inside.
  • the transistor 500 has a structure in which the conductor 503a and the conductor 503b are stacked, the present invention is not limited to this.
  • the conductor 503 may be provided as a single layer or a laminated structure of three or more layers.
  • a conductive material as the conductor 503a, which has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the impurities are difficult to pass through).
  • a conductive material that has a function of suppressing the diffusion of oxygen for example, at least one of oxygen atoms, oxygen molecules, etc.
  • the function of suppressing the diffusion of impurities or oxygen refers to the function of suppressing the diffusion of any one or all of the impurities or the oxygen.
  • the conductor 503a since the conductor 503a has a function of suppressing oxygen diffusion, it is possible to suppress the conductivity from decreasing due to oxidation of the conductor 503b.
  • the conductor 503 also serves as a wiring
  • the conductor 503 is illustrated as a stack of the conductor 503a and the conductor 503b in this embodiment, the conductor 503 may have a single-layer structure.
  • the insulator 520, the insulator 522, and the insulator 524 have a function as a second gate insulating film.
  • the insulator 524 in contact with the oxide 530 it is preferable to use an insulator containing more oxygen than the oxygen that satisfies the stoichiometric composition.
  • the oxygen is easily released from the film by heating.
  • oxygen released by heating may be referred to as "excess oxygen.” That is, it is preferable that a region containing excess oxygen (also referred to as an “excess oxygen region”) is formed in the insulator 524.
  • V OH defects
  • electrons which are carriers
  • a portion of hydrogen may combine with oxygen that is bonded to a metal atom to generate electrons, which are carriers. Therefore, a transistor using an oxide semiconductor containing a large amount of hydrogen tends to have normally-on characteristics. Further, since hydrogen in an oxide semiconductor is easily moved by stress such as heat or an electric field, if the oxide semiconductor contains a large amount of hydrogen, the reliability of the transistor may deteriorate. In one aspect of the invention, it is preferred to reduce the V OH in oxide 530 as much as possible to make it highly pure or substantially pure.
  • an oxide material from which some oxygen is released by heating is an oxide with an amount of desorbed oxygen in terms of oxygen atoms of 1.0 ⁇ 10 18 atoms/cm 3 or more, preferably 1 in TDS (Thermal Desorption Spectroscopy) analysis.
  • the oxide film has a density of .0 ⁇ 10 19 atoms/cm 3 or more, more preferably 2.0 ⁇ 10 19 atoms/cm 3 or more, or 3.0 ⁇ 10 20 atoms/cm 3 or more.
  • the surface temperature of the film during the above TDS analysis is preferably in the range of 100°C or more and 700°C or less, or 100°C or more and 400°C or less.
  • the insulator having the excess oxygen region and the oxide 530 may be brought into contact with each other and subjected to one or more of heat treatment, microwave treatment, and RF treatment. By performing this treatment, water or hydrogen in the oxide 530 can be removed.
  • a reaction occurs in which the bond of VoH is broken, or in other words, a reaction “V O H ⁇ Vo+H” occurs, resulting in dehydrogenation.
  • a part of the hydrogen generated at this time may combine with oxygen and be removed from the oxide 530 or the insulator near the oxide 530 as H 2 O. Further, some of the hydrogen may be gettered to the conductors 542a and 542b.
  • the microwave processing it is preferable to use, for example, an apparatus having a power source for generating high-density plasma or an apparatus having a power source for applying RF to the substrate side.
  • an apparatus having a power source for generating high-density plasma or an apparatus having a power source for applying RF to the substrate side.
  • a gas containing oxygen and using high-density plasma high-density oxygen radicals can be generated, and by applying RF to the substrate side, the oxygen radicals generated by the high-density plasma can be generated.
  • the microwave treatment may be performed at a pressure of 133 Pa or higher, preferably 200 Pa or higher, and more preferably 400 Pa or higher.
  • the gas introduced into the apparatus for performing microwave processing for example, oxygen and argon are used, and the oxygen flow rate ratio (O 2 /(O 2 +Ar)) is 50% or less, preferably 10% or more. % or less.
  • heat treatment is preferably performed with the surface of the oxide 530 exposed.
  • the heat treatment may be performed, for example, at a temperature of 100°C or higher and 450°C or lower, more preferably 350°C or higher and 400°C or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas.
  • the heat treatment is preferably performed in an oxygen atmosphere. Thereby, oxygen can be supplied to the oxide 530, and oxygen vacancies (V O ) can be reduced. Further, the heat treatment may be performed under reduced pressure.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas in order to compensate for the desorbed oxygen after heat treatment in a nitrogen gas or inert gas atmosphere. good.
  • heat treatment may be performed continuously in an atmosphere of nitrogen gas or inert gas.
  • the oxygen vacancies in the oxide 530 can be repaired by the supplied oxygen, or in other words, the reaction "Vo+O ⁇ null" can be promoted. Further, by reacting the supplied oxygen with the hydrogen remaining in the oxide 530, the hydrogen can be removed as H 2 O (dehydrated). This can suppress hydrogen remaining in the oxide 530 from recombining with oxygen vacancies and forming V OH .
  • the insulator 524 has an excess oxygen region, it is preferable that the insulator 522 has a function of suppressing the diffusion of oxygen (for example, oxygen atoms, oxygen molecules, etc.) (the oxygen is difficult to permeate).
  • oxygen for example, oxygen atoms, oxygen molecules, etc.
  • the insulator 522 has the function of suppressing the diffusion of oxygen, impurities, etc., so that the oxygen contained in the oxide 530 does not diffuse toward the insulator 520 side. Further, the conductor 503 can be prevented from reacting with oxygen contained in the insulator 524, the oxide 530, and the like.
  • the insulator 522 is made of, for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or It is preferable to use an insulator containing a so-called high-k material such as (Ba,Sr)TiO 3 (BST) in a single layer or in a stacked layer. As transistors become smaller and more highly integrated, problems such as off-current may occur due to thinning of gate insulating films. By using a high-k material for the insulator that functions as a gate insulating film, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • a so-called high-k material such as (Ba,Sr)TiO 3 (BST)
  • an insulator containing an oxide of one or both of aluminum and hafnium which is an insulating material that has the function of suppressing the diffusion of impurities and oxygen (the oxygen is difficult to permeate).
  • the insulator containing an oxide of one or both of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), and the like.
  • the insulator 522 is formed using such a material, the insulator 522 suppresses the release of oxygen from the oxide 530 or the incorporation of impurities such as hydrogen into the oxide 530 from the periphery of the transistor 500. Acts as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked on the above insulator.
  • the insulator 520 is thermally stable.
  • silicon oxide and silicon oxynitride are suitable because they are thermally stable.
  • the insulator 520 having a stacked layer structure that is thermally stable and has a high dielectric constant can be obtained.
  • an insulator 520, an insulator 522, and an insulator 524 are illustrated as the second gate insulating film having a three-layer stacked structure;
  • the insulating film may have a single layer, two layers, or a stacked structure of four or more layers.
  • the structure is not limited to a laminated structure made of the same material, but may be a laminated structure made of different materials.
  • the transistor 500 uses a metal oxide that functions as an oxide semiconductor for the oxide 530 including the channel formation region.
  • the metal oxide that functions as an oxide semiconductor may be formed by a sputtering method or by an ALD (Atomic Layer Deposition) method. Note that a metal oxide that functions as an oxide semiconductor will be described in detail in other embodiments.
  • the oxide 530 can suppress diffusion of impurities from a component formed below the oxide 530a to the oxide 530b.
  • the oxide 530 preferably has a structure of a plurality of oxide layers in which the atomic ratio of each metal atom is different.
  • the atomic ratio of the element M among the constituent elements is larger than the atomic ratio of the element M among the constituent elements in the metal oxide used for the oxide 530b. It is preferable.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the energy at the bottom of the conduction band of the oxide 530a is higher than the energy at the bottom of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a is smaller than the electron affinity of the oxide 530b.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band at the junction between the oxide 530a and the oxide 530b changes continuously or forms a continuous junction.
  • the oxide 530a and the oxide 530b having a common element other than oxygen (main component) a mixed layer with a low defect level density can be formed.
  • the oxide 530b is an In-Ga-Zn oxide
  • an In-Ga-Zn oxide, a Ga-Zn oxide, a gallium oxide, or the like may be used as the oxide 530a.
  • the main path of carriers is the oxide 530b.
  • the oxide 530a the above structure, the density of defect levels at the interface between the oxide 530a and the oxide 530b can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 500 can obtain a large on-current.
  • a conductor 542a and a conductor 542b functioning as a source electrode and a drain electrode are provided on the oxide 530b.
  • the conductors 542a and 542b include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, and ruthenium. It is preferable to use a metal element selected from , iridium, strontium, and lanthanum, an alloy containing the above-mentioned metal elements, or an alloy that is a combination of the above-mentioned metal elements.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize. It is preferable because it is a conductive material or a material that maintains conductivity even if it absorbs oxygen.
  • a metal nitride film such as tantalum nitride is preferable because it has barrier properties against hydrogen or oxygen.
  • the conductor 542a and the conductor 542b are shown as having a single-layer structure, but they may have a laminated structure of two or more layers.
  • a tantalum nitride film and a tungsten film may be laminated.
  • a titanium film and an aluminum film may be laminated.
  • a two-layer structure in which an aluminum film is laminated on a tungsten film a two-layer structure in which a copper film is laminated on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is laminated on a titanium film, and a two-layer structure in which a copper film is laminated on a titanium film.
  • a two-layer structure in which copper films are laminated may be used.
  • a three-layer structure in which a titanium film or titanium nitride film is laminated, an aluminum film or a copper film is stacked on top of the titanium film or titanium nitride film, and a titanium film or titanium nitride film is further formed on top of the titanium film or titanium nitride film, a molybdenum film or
  • a molybdenum nitride film, an aluminum film or a copper film is laminated on the molybdenum film or the molybdenum nitride film, and a molybdenum film or molybdenum nitride film is further formed thereon.
  • a transparent conductive material containing indium oxide, tin oxide, or zinc oxide may be used.
  • a region 543a and a region 543b may be formed as low resistance regions at and near the interface of the oxide 530 with the conductor 542a (conductor 542b).
  • the region 543a functions as either a source region or a drain region
  • the region 543b functions as the other source region or drain region.
  • a channel formation region is formed in a region sandwiched between the region 543a and the region 543b.
  • the oxygen concentration in the region 543a (region 543b) may be reduced.
  • a metal compound layer containing a metal included in the conductor 542a (conductor 542b) and a component of the oxide 530 may be formed in the region 543a (region 543b). In such a case, the carrier concentration of the region 543a (region 543b) increases, and the region 543a (region 543b) becomes a low resistance region.
  • the insulator 544 is provided to cover the conductor 542a and the conductor 542b, and suppresses oxidation of the conductor 542a and the conductor 542b. At this time, the insulator 544 may be provided to cover the side surface of the oxide 530 and be in contact with the insulator 524.
  • insulator 544 a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, neodymium, lanthanum, magnesium, etc. Can be used. Further, as the insulator 544, silicon nitride oxide, silicon nitride, or the like can be used.
  • hafnium oxide aluminum
  • an oxide containing hafnium hafnium (hafnium aluminate) which are insulators containing oxides of one or both of aluminum and hafnium, as the insulator 544.
  • hafnium aluminate has higher heat resistance than hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize during heat treatment in a later step.
  • the conductor 542a and the conductor 542b are made of an oxidation-resistant material or a material whose conductivity does not significantly decrease even if it absorbs oxygen, the insulator 544 is not an essential component. It may be designed as appropriate depending on the desired transistor characteristics.
  • the insulator 544 By having the insulator 544, it is possible to suppress impurities such as water and hydrogen contained in the insulator 580 from diffusing into the oxide 530b. Furthermore, oxidation of the conductors 542a and 542b due to excess oxygen in the insulator 580 can be suppressed.
  • the insulator 545 functions as a first gate insulating film. Like the insulator 524 described above, the insulator 545 is preferably formed using an insulator that contains excess oxygen and releases oxygen when heated.
  • silicon oxide with excess oxygen silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, silicon oxide with carbon and nitrogen added, and silicon oxide with vacancies. It is possible to use silicon oxide having the following properties. In particular, silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the insulator 545 By providing an insulator containing excess oxygen as the insulator 545, oxygen can be effectively supplied from the insulator 545 to the channel formation region of the oxide 530b. Further, similarly to the insulator 524, it is preferable that the concentration of impurities such as water or hydrogen in the insulator 545 is reduced.
  • the thickness of the insulator 545 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 545 and the conductor 560 in order to efficiently supply excess oxygen contained in the insulator 545 to the oxide 530.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 545 to the conductor 560.
  • diffusion of excess oxygen from the insulator 545 to the conductor 560 is suppressed.
  • a decrease in the amount of excess oxygen supplied to the oxide 530 can be suppressed.
  • oxidation of the conductor 560 due to excess oxygen can be suppressed.
  • a material that can be used for the insulator 544 may be used.
  • the insulator 545 may have a laminated structure similarly to the second gate insulating film. As transistors become smaller and more highly integrated, problems such as off-current may occur due to the thinning of the gate insulating film. By forming a stacked structure using physically stable materials, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness. Furthermore, a laminated structure that is thermally stable and has a high dielectric constant can be achieved.
  • the conductor 560 functioning as the first gate electrode is shown as having a two-layer structure in FIGS. 14A and 14B, it may have a single-layer structure or a stacked structure of three or more layers.
  • the conductor 560a is a conductive material that has the function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules ( N2O , NO, NO2, etc.), and copper atoms.
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules ( N2O , NO, NO2, etc.), and copper atoms.
  • the material is used.
  • the conductive material having the function of suppressing oxygen diffusion it is preferable to use, for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like.
  • an oxide semiconductor that can be used as the oxide 530 can be used as the conductor 560a. In that case, by forming the conductor 560b by a sputtering method, the electrical resistance value of the conductor 560a can be reduced and the conductor 560a can be made into a conductor. This can be called an OC (Oxide Conductor) electrode.
  • a conductive material containing tungsten, copper, or aluminum as a main component for the conductor 560b.
  • the conductor 560b also functions as a wiring, it is preferable to use a conductor with high conductivity.
  • a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 560b may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the above conductive material.
  • the insulator 580 is provided on the conductor 542a and the conductor 542b via the insulator 544.
  • insulator 580 has regions of excess oxygen.
  • silicone, resin, or the like it is preferable to use silicone, resin, or the like.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide with vacancies are preferable because an excess oxygen region can be easily formed in a later step.
  • the insulator 580 has an excess oxygen region.
  • oxygen in the insulator 580 can be efficiently supplied to the oxide 530.
  • concentration of impurities such as water or hydrogen in the insulator 580 is preferably reduced.
  • the opening of the insulator 580 is formed to overlap the region between the conductor 542a and the conductor 542b. Thereby, the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductors 542a and 542b.
  • the conductor 560 When miniaturizing semiconductor devices, it is required to shorten the gate length, but it is necessary to prevent the conductivity of the conductor 560 from decreasing. For this reason, when the thickness of the conductor 560 is increased, the conductor 560 can have a shape with a high aspect ratio.
  • the conductor 560 is provided so as to be embedded in the opening of the insulator 580, so even if the conductor 560 has a high aspect ratio shape, the conductor 560 can be formed without collapsing during the process. I can do it.
  • the insulator 574 is preferably provided in contact with the top surface of the insulator 580, the top surface of the conductor 560, and the top surface of the insulator 545.
  • an excess oxygen region can be provided in the insulator 545 and the insulator 580. Thereby, oxygen can be supplied into the oxide 530 from the excess oxygen region.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, or magnesium may be used as the insulator 574. I can do it.
  • aluminum oxide has high barrier properties, and even if it is a thin film of 0.5 nm or more and 3.0 nm or less, it can suppress the diffusion of hydrogen and nitrogen. Therefore, aluminum oxide formed by sputtering can function as an oxygen supply source as well as a barrier film for impurities such as hydrogen.
  • the insulator 581 that functions as an interlayer film on the insulator 574.
  • the insulator 581 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • a conductor 540a and a conductor 540b are arranged in openings formed in the insulator 581, the insulator 574, the insulator 580, and the insulator 544.
  • the conductor 540a and the conductor 540b are provided facing each other with the conductor 560 interposed therebetween.
  • the conductor 540a and the conductor 540b have the same configuration as a conductor 546 and a conductor 548, which will be described later.
  • An insulator 582 is provided on the insulator 581.
  • the insulator 582 is preferably made of a substance that has barrier properties against oxygen, hydrogen, and the like. Therefore, the same material as the insulator 514 can be used for the insulator 582.
  • the insulator 582 is preferably made of a metal oxide such as aluminum oxide, hafnium oxide, tantalum oxide, or the like.
  • aluminum oxide has a high blocking effect that prevents the membrane from permeating both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 500 during and after the transistor manufacturing process. Further, release of oxygen from the oxide forming the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • an insulator 586 is provided on the insulator 582.
  • the same material as the insulator 320 can be used for the insulator 586.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 586.
  • the insulators 520, 522, 524, 544, 580, 574, 581, 582, and 586 include a conductor 546, a conductor 548, etc. is embedded.
  • the conductor 546 and the conductor 548 have a function as a plug or wiring connected to the capacitor 600, the transistor 500, or the transistor 550.
  • the conductor 546 and the conductor 548 can be provided using the same material as the conductor 328 and the conductor 330.
  • an opening may be formed to surround the transistor 500, and an insulator having high barrier properties against hydrogen or water may be formed to cover the opening.
  • the plurality of transistors 500 may be wrapped together with an insulator having high barrier properties against hydrogen or water.
  • an opening to surround the transistor 500 for example, an opening reaching the insulator 522 or 514 is formed, and the above-mentioned insulator with high barrier properties is formed in contact with the insulator 522 or 514. If formed, it can also serve as part of the manufacturing process of the transistor 500, which is preferable.
  • the insulator with high barrier properties against hydrogen or water for example, a material similar to the insulator 522 or the insulator 514 may be used.
  • the transistor that can be used in the present invention is not limited to the transistor 500 shown in FIGS. 14A and 14B.
  • a transistor 500 having the structure shown in FIG. 15 may be used.
  • an insulator 555 is used, and the conductors 542a (conductors 542a1 and 542a2) and conductors 542b (conductors 542b1 and 542b2) have a stacked structure. This is different from the transistors shown in FIGS. 14A and 14B in this point.
  • the conductor 542a has a laminated structure of a conductor 542a1 and a conductor 542a2 on the conductor 542a
  • the conductor 542b has a laminated structure of a conductor 542b1 and a conductor 542b2 on the conductor 542b1.
  • the conductor 542a1 and the conductor 542b1 in contact with the oxide 530b are preferably conductors that are difficult to oxidize, such as metal nitride. Thereby, the conductor 542a and the conductor 542b can be prevented from being excessively oxidized by oxygen contained in the oxide 530b.
  • the conductor 542a2 and the conductor 542b2 are preferably conductors such as metal layers that have higher conductivity than the conductor 542a1 and the conductor 542b1.
  • the conductor 542a and the conductor 542b can function as highly conductive wiring or electrodes.
  • a semiconductor device can be provided in which the conductor 542a and the conductor 542b, which function as wiring or electrodes, are provided in contact with the upper surface of the oxide 530, which functions as an active layer.
  • metal nitrides such as nitrides containing tantalum, nitrides containing titanium, nitrides containing molybdenum, nitrides containing tungsten, and nitrides containing tantalum and aluminum. It is preferable to use a nitride containing titanium, aluminum, or the like. In one aspect of the invention, nitrides containing tantalum are particularly preferred. Further, for example, ruthenium, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, etc. may be used. These materials are preferable because they are conductive materials that are difficult to oxidize, or materials that maintain conductivity even after absorbing oxygen.
  • the conductor 542a2 and the conductor 542b2 have higher conductivity than the conductor 542a1 and the conductor 542b1.
  • the thickness of the conductor 542a2 and the conductor 542b2 be larger than the thickness of the conductor 542a1 and the conductor 542b1.
  • a conductor that can be used for the conductor 560b may be used. With the above structure, the resistance of the conductor 542a2 and the conductor 542b2 can be reduced.
  • tantalum nitride or titanium nitride can be used as the conductor 542a1 and the conductor 542b1, and tungsten can be used as the conductor 542a2 and the conductor 542b2.
  • the distance between the conductor 542a1 and the conductor 542b1 is smaller than the distance between the conductor 542a2 and the conductor 542b2.
  • the insulator 555 is preferably an insulator that is difficult to oxidize, such as nitride.
  • the insulator 555 is formed in contact with the side surface of the conductor 542a2 and the side surface of the conductor 542b2, and has a function of protecting the conductor 542a2 and the conductor 542b2. Since the insulator 555 is exposed to an oxidizing atmosphere, it is preferably an inorganic insulator that is not easily oxidized. Furthermore, since the insulator 555 is in contact with the conductor 542a2 and the conductor 542b2, it is preferably an inorganic insulator that does not easily oxidize the conductors 542a2 and 542b2. Therefore, the insulator 555 is preferably made of an insulating material that has barrier properties against oxygen. For example, silicon nitride can be used as the insulator 555.
  • openings are formed in an insulator 580 and an insulator 544, an insulator 555 is formed in contact with the sidewall of the opening, and a conductor 542a1 and a conductor 542b1 are separated using a mask. By doing so, it is formed.
  • the opening overlaps with a region between the conductor 542a2 and the conductor 542b2. Further, a portion of the conductor 542a1 and the conductor 542b1 are formed to protrude into the opening.
  • the insulator 555 contacts the top surface of the conductor 542a1, the top surface of the conductor 542b1, the side surface of the conductor 542a2, and the side surface of the conductor 542b2 within the opening. Further, the insulator 545 is in contact with the upper surface of the oxide 530 in a region between the conductor 542a1 and the conductor 542b1.
  • the conductor 542a1 and the conductor 542b1 and before forming the insulator 545 it is preferable to perform heat treatment in an atmosphere containing oxygen.
  • oxygen can be supplied to the oxide 530a and the oxide 530b, and oxygen vacancies can be reduced.
  • the insulator 555 is formed in contact with the side surface of the conductor 542a2 and the side surface of the conductor 542b2, excessive oxidation of the conductor 542a2 and the conductor 542b2 can be prevented.
  • the electrical characteristics and reliability of the transistor can be improved. Further, variations in electrical characteristics of a plurality of transistors formed over the same substrate can be suppressed.
  • the insulator 524 may be formed in an island shape.
  • the insulator 524 may be formed so that its side end portions approximately coincide with the oxide 530.
  • the insulator 522 may be in contact with the insulator 516 and the conductor 503.
  • a configuration may be adopted in which the insulator 520 shown in FIGS. 14A and 14B is not provided.
  • Capacitor 600 includes a conductor 610, a conductor 620, and an insulator 630.
  • a conductor 612 may be provided on the conductor 546 and the conductor 548.
  • the conductor 612 functions as a plug or a wiring connected to the transistor 500.
  • the conductor 610 functions as an electrode of the capacitor 600. Note that the conductor 612 and the conductor 610 can be formed at the same time.
  • the conductor 612 and the conductor 610 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-mentioned elements.
  • a metal nitride film, titanium nitride film, molybdenum nitride film, tungsten nitride film), etc. can be used.
  • Conductive materials such as indium tin oxide can also be applied.
  • the conductor 612 and the conductor 610 are shown as having a single-layer structure, but are not limited to this structure, and may have a laminated structure of two or more layers.
  • a conductor having barrier properties and a conductor having high adhesiveness to the conductor having high conductivity may be formed between a conductor having barrier properties and a conductor having high conductivity.
  • a conductor 620 is provided so as to overlap the conductor 610 with an insulator 630 in between.
  • the conductor 620 can be made of a conductive material such as a metal material, an alloy material, or a metal oxide material. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten.
  • low resistance metal materials such as Cu (copper) and Al (aluminum) may be used.
  • An insulator 640 is provided on the conductor 620 and the insulator 630.
  • Insulator 640 can be provided using the same material as insulator 320. Further, the insulator 640 may function as a flattening film that covers the uneven shape underneath.
  • Substrates that can be used in the semiconductor device of one embodiment of the present invention include glass substrates, quartz substrates, sapphire substrates, ceramic substrates, and metal substrates (for example, stainless steel substrates, substrates with stainless steel foil, tungsten substrates). , a substrate having a tungsten foil, etc.), a semiconductor substrate (such as a single crystal semiconductor substrate, a polycrystalline semiconductor substrate, or a compound semiconductor substrate), an SOI (Silicon on Insulator) substrate, and the like. Further, a plastic substrate having heat resistance that can withstand the processing temperature of this embodiment may be used.
  • glass substrates include barium borosilicate glass, aluminosilicate glass, aluminoborosilicate glass, soda lime glass, and the like. Besides, crystallized glass or the like can be used.
  • a flexible substrate, a bonded film, paper containing a fibrous material, a base film, or the like can be used as the substrate.
  • flexible substrates, bonded films, base films, etc. include the following.
  • plastics represented by polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), and polytetrafluoroethylene (PTFE).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyether sulfone
  • PTFE polytetrafluoroethylene
  • acrylic examples include polypropylene, polyester, polyvinyl fluoride, or polyvinyl chloride.
  • examples include polyamide, polyimide, aramid resin, epoxy resin, inorganic vapor-deposited film, and paper.
  • transistors using semiconductor substrates, single crystal substrates, SOI substrates, etc.
  • the power consumption of the circuit can be reduced or the circuit can be highly integrated.
  • a flexible substrate may be used as the substrate, and transistors, resistors, and/or capacitors, etc. may be formed directly on the flexible substrate.
  • a release layer may be provided between the substrate and the transistor, resistor, and/or capacitor. The peeling layer can be used to separate a semiconductor device from a substrate after completing a part or all of the semiconductor device thereon and transfer it to another substrate.
  • transistors, resistors, and/or capacitors, etc. can be transferred to substrates with poor heat resistance, flexible substrates, and the like.
  • release layer for example, a structure in which an inorganic film of a tungsten film and a silicon oxide film is laminated, a structure in which an organic resin film such as polyimide is formed on a substrate, a silicon film containing hydrogen, etc. are used. be able to.
  • a semiconductor device may be formed on one substrate, and then transferred to another substrate.
  • substrates on which semiconductor devices are transferred include, in addition to the above-mentioned substrates on which transistors can be formed, paper substrates, cellophane substrates, aramid film substrates, polyimide film substrates, stone substrates, wood substrates, cloth substrates (natural Examples include fibers (silk, cotton, linen), synthetic fibers (nylon, polyurethane, polyester), recycled fibers (acetate, cupro, rayon, recycled polyester), leather substrates, rubber substrates, and the like.
  • fibers silk, cotton, linen
  • synthetic fibers rayon, polyurethane, polyester
  • recycled fibers acetate, cupro, rayon, recycled polyester
  • leather substrates rubber substrates, and the like.
  • the transistor 550 shown in FIG. 13 is an example, and the structure is not limited to this, and an appropriate transistor may be used depending on the circuit structure, driving method, etc.
  • the transistor 550 may have the same structure as the transistor 500.
  • FIG. 16 shows an example of a cross-sectional configuration using a DOSRAM circuit configuration.
  • FIG. 16 illustrates a case where element layers 700[1] to 700[4] are stacked on the element layer 701.
  • FIG. 16 illustrates a transistor 550 included in the element layer 701.
  • the transistor 550 the transistor 550 described in the above embodiment can be applied.
  • transistor 550 shown in FIG. 16 is an example, and the structure is not limited, and an appropriate transistor may be used depending on the circuit configuration or driving method.
  • a wiring layer including an interlayer film, wiring, plugs, etc. is provided between the element layer 701 and the element layer 700, or between the k-th element layer 700 and the k+1-th element layer 700.
  • a wiring layer including an interlayer film, wiring, plugs, etc. is provided between the element layer 701 and the element layer 700, or between the k-th element layer 700 and the k+1-th element layer 700.
  • the k-th element layer 700 may be referred to as an element layer 700[k]
  • the k+1-th element layer 700 may be referred to as an element layer 700[k+1].
  • k is an integer greater than or equal to 1 and less than or equal to N.
  • the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked and provided as interlayer films on the transistor 550. Further, a conductor 328 and the like are embedded in the insulator 320 and the insulator 322. Further, a conductor 330 and the like are embedded in the insulator 324 and the insulator 326. Note that the conductor 328 and the conductor 330 function as a contact plug or a wiring.
  • the insulator that functions as an interlayer film may function as a flattening film that covers the uneven shape underneath.
  • the upper surface of the insulator 320 may be planarized by a planarization process using a CMP method or the like to improve flatness.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 357, an insulator 352, and an insulator 354 are stacked in this order on an insulator 326 and a conductor 330.
  • a conductor 356 is formed on the insulator 350, the insulator 357, and the insulator 352. The conductor 356 functions as a contact plug or wiring.
  • the insulator 514 included in the element layer 700[1] is provided on the insulator 354. Further, a conductor 358 is embedded in the insulator 514 and the insulator 354. The conductor 358 functions as a contact plug or wiring. For example, the bit line BL and the transistor 550 are electrically connected via a conductor 358, a conductor 356, a conductor 330, and the like.
  • FIG. 17A shows an example of the cross-sectional structure of the element layer 700[k]. Further, FIG. 17B shows an equivalent circuit diagram of FIG. 17A. FIG. 17A shows an example in which two memory cells MC are electrically connected to one bit line BL.
  • the memory cell MC shown in FIGS. 16 and 17A includes a transistor M1 and a capacitive element C.
  • the transistor 500 described in the above embodiment can be used as the transistor M1.
  • the transistor M1 is different from the transistor 500 in that the conductor 542a and the conductor 542b extend beyond the ends of the metal oxide 531 (metal oxide 531a and metal oxide 531b). different.
  • the memory cell MC shown in FIGS. 16 and 17A includes a conductor 156 that functions as one terminal of the capacitor C, an insulator 153 that functions as a dielectric, and a conductor 153 that functions as the other terminal of the capacitor C. body 160 (conductor 160a and conductor 160b).
  • the conductor 156 is electrically connected to a portion of the conductor 542b.
  • the conductor 160 is electrically connected to a wiring PL (not shown in FIG. 17A).
  • the capacitive element C is formed in an opening provided by removing a portion of the insulator 574, the insulator 580, and the insulator 554. Since the conductor 156, the insulator 580, and the insulator 554 are formed along the side surfaces of the opening, it is preferable that they be formed using an ALD method, a CVD method, or the like.
  • a conductor that can be used for the conductor 505 or the conductor 560 may be used.
  • titanium nitride formed using an ALD method may be used as the conductor 156.
  • titanium nitride formed using an ALD method may be used as the conductor 160a, and tungsten formed using a CVD method may be used as the conductor 160b. Note that if the adhesion of tungsten to the insulator 153 is sufficiently high, a single layer film of tungsten formed using a CVD method may be used as the conductor 160.
  • an insulator made of a high dielectric constant (high-k) material (a material with a high relative dielectric constant).
  • high-k high dielectric constant
  • an oxide, oxynitride, nitride oxide, or nitride containing one or more metal elements selected from aluminum, hafnium, zirconium, gallium, etc. can be used as an insulator of a high dielectric constant material.
  • the oxide, oxynitride, nitride oxide, or nitride may contain silicon.
  • insulating layers made of the above-mentioned materials can be laminated and used.
  • Examples of the insulator 153 include a three-layer stacked structure of zirconium oxide, aluminum oxide, and zirconium oxide. Note that the three-layer stacked structure may be referred to as ZrO xa ⁇ AlO xb ⁇ ZrO xc (ZAZ). Note that the above-mentioned xa, xb, and xc are each arbitrary units.
  • insulators of high dielectric constant materials aluminum oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, oxides containing silicon and hafnium Oxynitrides, oxides containing silicon and zirconium, oxynitrides containing silicon and zirconium, oxides containing hafnium and zirconium, oxynitrides containing hafnium and zirconium, and the like can be used.
  • the insulator 153 can be made thick enough to suppress off-current, and the capacitance element C can have sufficient capacitance.
  • a laminated insulating layer made of the above-mentioned materials it is preferable to use a laminated structure of a high dielectric constant material and a material having a higher dielectric strength than the high dielectric constant material.
  • a laminated structure of a high dielectric constant material and a material having a higher dielectric strength than the high dielectric constant material for example, as the insulator 153, an insulating film in which zirconium oxide, aluminum oxide, and zirconium oxide are laminated in this order can be used. Furthermore, for example, an insulating film in which zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide are laminated in this order can be used.
  • an insulating film in which hafnium zirconium oxide, aluminum oxide, hafnium zirconium oxide, and aluminum oxide are laminated in this order can be used.
  • an insulator having a relatively high dielectric strength, such as aluminum oxide the dielectric strength is improved and electrostatic breakdown of the capacitive element C can be suppressed.
  • FIG. 18 shows an example of a cross-sectional configuration when the circuit configuration of a NOSRAM memory cell is used. Note that FIG. 18 is also a modification of FIG. 16. Further, FIG. 19A shows an example of the cross-sectional structure of the element layer 700[k]. Further, FIG. 19B shows an equivalent circuit diagram of FIG. 19A.
  • the memory cell MC shown in FIGS. 18 and 19A has a transistor M1, a transistor M2, and a transistor M3 on an insulator 514. Further, a conductor 215 is provided on the insulator 514. The conductor 215 and the conductor 505 can be formed simultaneously using the same material and the same process.
  • the transistor M2 and the transistor M3 shown in FIGS. 18 and 19A share one island-shaped metal oxide 531.
  • a part of one island-shaped metal oxide 531 functions as a channel formation region of transistor M2, and another part functions as a channel formation region of transistor M3.
  • the source of the transistor M2 and the drain of the transistor M3, or the drain of the transistor M2 and the source of the transistor M3 are shared. Therefore, the area occupied by the transistors is smaller than when the transistors M2 and M3 are provided independently.
  • an insulator 287 is provided on an insulator 581, and a conductor 161 is embedded in the insulator 287. Further, the insulator 514 of the element layer 700 [k+1] is provided on the insulator 287 and the conductor 161.
  • the conductor 215 of the element layer 700[k+1] functions as one terminal of the capacitive element C
  • the insulator 514 of the element layer 700[k+1] functions as the dielectric of the capacitive element C
  • the conductor 161 functions as the other terminal of the capacitive element C.
  • the other of the source and drain of the transistor M1 is electrically connected to the conductor 161 through a contact plug
  • the gate of the transistor M2 is electrically connected to the conductor 161 through another contact plug.
  • FIG. 20 shows an example of a cross-sectional structure of an element layer including stacked OS transistors, which is different from FIGS. 16 to 19A and 19B and can be applied to a memory device or the like of one embodiment of the present invention.
  • the capacitive element C is provided below the transistor M1.
  • each of the plurality of element layers 700 has a plurality of memory cells MC.
  • a transistor M1 and a capacitive element C are illustrated.
  • a conductor 363a, a conductor 363b, and a conductor 363c are embedded in the interlayer film between the element layer 701 and the element layer 700.
  • a conductor 365 is embedded in an insulator 592, which will be described later.
  • a conductor 366 is embedded in an insulator 593, an insulator 594, an insulator 553, and an insulator 595, which will be described later.
  • a conductor 367 is embedded in an insulator 596, an insulator 583, a conductor 542b, an insulator 555, and an insulator 597, which will be described later.
  • the conductor 363a, the conductor 363b, the conductor 363c, the conductor 365, the conductor 366, and the conductor 367 function as a via, a contact plug, or a wiring.
  • FIG. 21A is a plan view showing a configuration example of a memory cell MC included in each of the plurality of element layers 700 of the above-mentioned memory device 10V and its surroundings.
  • the transistor 500A corresponds to the transistor M1 in FIG. 20
  • the capacitor 600A corresponds to the capacitive element C in FIG.
  • FIG. 21D is a cross-sectional view taken along the dashed-dotted line A1-A2 shown in FIG. 21A.
  • some components of the transistor M1 such as an insulator, are omitted.
  • some constituent elements such as insulators are omitted.
  • the capacitor 600A includes, for example, an insulator 593, an insulator 594, an insulator 553, an insulator 595, a conductor 563, a conductor 564, and a conductor 542a.
  • a conductor 563 is embedded in the insulator 592.
  • the conductor 563 can be, for example, a wiring PL extending in the Y direction.
  • an insulator 593 and an insulator 594 are formed in this order on the insulator 592 and the conductor 563. Further, an opening is provided in a region of the insulator 593 and the insulator 594 that overlaps with the conductor 563.
  • a conductor 564 is formed on the bottom surface (above the conductor 563) and side surfaces of the opening. Note that in FIG. 21D, the conductor 564 is also formed on the upper surface of the insulator 594.
  • an insulator 553 is formed on the insulator 594 and the conductor 564. Further, a conductor 542a is formed to cover a region of the insulator 553 that overlaps with the conductor 564.
  • an insulator 595 is formed on the conductor 542a and the insulator 553.
  • the height of the top surface of the insulator 595 and the height of the top surface of the conductor 542a are preferably substantially equal to each other. Therefore, it is preferable that the insulator 595 and the conductor 542a be planarized by, for example, a planarization process using chemical mechanical polishing (CMP) or the like.
  • CMP chemical mechanical polishing
  • the conductor 564 corresponds to, for example, one of a pair of terminals in a capacity of 600A. Further, the conductor 542a corresponds to the other of a pair of terminals in a capacitance of 600A, for example.
  • the insulator 553 functions as a dielectric sandwiched between a pair of terminals in a capacity of 600 A, for example.
  • a transistor 500A is provided above the conductor 542a and the insulator 595 with a capacity of 600A.
  • the transistor 500A has a structure in which the direction of the channel length is not substantially parallel to the substrate 311, but is along the side surface of an opening provided in an insulator 583, which will be described later.
  • the transistor 500A includes a conductor 542a functioning as one of a source electrode or a drain electrode, a conductor 542b functioning as the other of the source electrode or the drain electrode, a metal oxide 533, an insulator 555, and a gate electrode. It has a conductor 565 that functions as a conductor.
  • FIG. 21A shows an example in which the conductor 542b extends in a direction perpendicular to the conductor 542a and the conductor 565. Note that, as described above, the conductor 542a also functions as the other of the pair of electrodes with a capacity of 600A.
  • metal oxide 533 for example, a material that can be used for the oxide 530 included in the transistor 500 described in the above embodiment can be used.
  • the direction in which the conductor 542b extends is the X direction.
  • a direction perpendicular to the X direction and parallel to, for example, the upper surface of the conductor 563 is defined as a Y direction
  • a direction perpendicular to the upper surface of the conductor 563 is defined as a Z direction.
  • the definitions of the X direction, Y direction, and Z direction may be the same in subsequent drawings.
  • the X direction, Y direction, and Z direction can be mutually perpendicular directions.
  • the X direction is sometimes referred to as the right side or the left side
  • the Y direction is sometimes referred to as the upper side or the lower side
  • the right side may be referred to as the X direction
  • the left side as the -X direction
  • the upper side as the Y direction
  • the lower side as the -Y direction.
  • the conductor 542a functions as either a source electrode or a drain electrode of the transistor 500A.
  • the conductor 542b functions as the other of the source electrode and the drain electrode of the transistor 500A.
  • the insulator 555 functions as a gate insulating layer of the transistor 500A.
  • the conductor 565 functions as a gate electrode of the transistor 500A.
  • the entire region between the source electrode and the drain electrode that overlaps with the gate electrode via the gate insulating layer functions as a channel formation region.
  • the metal oxide 533 having a region functioning as a channel formation region is sometimes referred to as a semiconductor layer. Further, in the metal oxide 533, a region in contact with the source electrode functions as a source region, and a region in contact with the drain electrode functions as a drain region.
  • An insulator 596 is provided on the insulator 595 and the conductor 542a.
  • the insulator 596 can function as an interlayer insulating layer.
  • the interlayer insulating layer here can be a barrier insulating film that suppresses the diffusion of impurities such as water and hydrogen (for example, one or both of hydrogen atoms and hydrogen molecules).
  • An insulator 583 (an insulator 583a and an insulator 583b) is provided on the insulator 596, and a conductor 542b is provided on the insulator 583.
  • the insulator 583 can function as an interlayer insulating layer.
  • the interlayer insulating layer here can be an interlayer film for separating the source electrode and gate electrode in 500A.
  • the transistor 500A can exhibit good electrical characteristics and be highly reliable.
  • an oxide or an oxynitride for the insulator 583a.
  • a film that releases oxygen when heated as the insulator 583a for the insulator 583a.
  • silicon oxide or silicon oxynitride can be preferably used, for example. Since the insulator 583a releases oxygen, oxygen can be supplied from the insulator 583a to the metal oxide 533. By supplying oxygen from the insulator 583a to the metal oxide 533, particularly to the channel formation region of the metal oxide 533, oxygen vacancies (V O ), V O H, and hydrogen in the metal oxide 533 can be reduced. Therefore, the transistor 500A can exhibit good electrical characteristics and be highly reliable.
  • the insulator 583b has a region containing more nitrogen than the insulator 583a, for example.
  • silicon nitride or silicon nitride oxide can be suitably used for the insulator 583b.
  • the insulator 583b can serve as a blocking layer that suppresses desorption of oxygen from the insulator 583a.
  • the insulator 596 and the insulator 583 have an opening 601 that reaches the conductor 542a.
  • the conductor 542b has an opening 603 that reaches the opening 601. That is, the opening 603 has a region that overlaps with the opening 601.
  • FIG. 21A shows a conductor 542a, a conductor 542b, a metal oxide 533, a conductor 565, an opening 601, and an opening 603 as components of the transistor 500A.
  • FIG. 21B shows a conductor 542a, a conductor 542b, a metal oxide 533, an opening 601, and an opening 603.
  • FIG. 21C shows a configuration example in which the metal oxide 533 is further omitted from the elements shown in FIG. 21B. That is, FIG. 21C shows a conductor 542a, a conductor 542b, an opening 601, and an opening 603.
  • the conductor 542b has an opening 603 in a region overlapping with the conductor 542a.
  • the conductor 542b can be configured to cover the entire outer periphery of the opening 601 in plan view.
  • the conductor 542b is not provided inside the opening 601. In other words, it is preferable that the conductor 542b does not contact the side surface of the insulator 583 on the opening 601 side.
  • FIGS. 21A to 21C show examples in which the openings 601 and 603 are each circular in plan view.
  • the planar shape of the opening 601 and the opening 603 circular, it is possible to improve the processing accuracy when forming the opening 601 and the opening 603, and it is possible to form the opening 601 and the opening 603 of minute size.
  • circular is not limited to a perfect circle.
  • the planar shape of the opening 601 and the opening 603 may be an ellipse or a shape including a curve. Alternatively, it may have a polygonal shape.
  • FIG. 21D shows an example in which the end of the conductor 542b on the opening 603 side matches or approximately matches the end of the insulator 583 on the opening 601 side. It can be said that the planar shape of the opening 603 matches or approximately matches the planar shape of the opening 601. Note that in this specification and the like, the end of the conductor 542b on the opening 603 side refers to the lower end of the conductor 542b on the opening 603 side. The lower surface of the conductor 542b refers to the surface on the insulator 583 side. The end of the insulator 583 on the opening 601 side refers to the upper end of the insulator 583 on the opening 601 side.
  • the upper surface of the insulator 583 refers to the surface on the conductor 542b side.
  • the planar shape of the opening 603 refers to the planar shape of the lower end of the conductor 542b on the opening 603 side.
  • the planar shape of the opening 601 refers to the planar shape of the upper end of the insulator 583 on the opening 601 side.
  • the ends match or roughly match, it can also be said that the ends are aligned or roughly aligned.
  • the edges are aligned or approximately aligned, and when the planar shapes are aligned or approximately aligned, at least a portion of the outlines of the laminated layers overlap in plan view. It can be said. For example, this includes a case where the upper layer and the lower layer are processed using the same mask pattern or partially the same mask pattern. However, strictly speaking, the outlines do not overlap, and the upper layer may be located inside the lower layer, or the upper layer may be located outside the lower layer, and in this case, the edges are roughly aligned, or the planar shape It is said that they roughly match.
  • the opening 601 can be formed using, for example, the resist mask used to form the opening 603. Specifically, first, the insulator 596 is placed on the conductor 542a and the insulator 595, the insulator 583 is placed on the insulator 596, the conductive film that becomes the conductor 542b is placed on the insulator 583, and the conductive film is placed on the conductive film. A resist mask is formed. Then, after forming an opening 603 in the conductive film using the resist mask, the opening 601 is formed in the insulator 596 and the insulator 583 using the resist mask, so that the edge of the opening 601 and the opening 603 are connected. The ends can be coincident or approximately coincident. With such a configuration, the process can be simplified.
  • the metal oxide 533 is provided so as to cover the openings 601 and 603 and have a region located inside the openings 601 and 603.
  • the metal oxide 533 has a shape that follows the top and side surfaces of the conductor 542b, the side surfaces of the insulator 583, the side surfaces of the insulator 596, and the top surface of the conductor 542a.
  • the metal oxide 533 has a region in contact with, for example, the top and side surfaces of the conductor 542b, the side surfaces of the insulator 583, and the top surface of the conductor 542a.
  • the metal oxide 533 covers the end of the conductor 542b on the opening 603 side.
  • FIG. 21D shows a configuration in which the end of metal oxide 533 is located on conductor 542b. It can also be said that the end of the metal oxide 533 is in contact with the upper surface of the conductor 542b.
  • the metal oxide 533 is shown as having a single layer structure in FIG. 21D, one embodiment of the present invention is not limited to this.
  • the metal oxide 533 may have a laminated structure of two or more layers.
  • An insulator 555 functioning as a gate insulating layer of the transistor 500A is provided so as to cover the openings 601 and 603 and have a region located inside the openings 601 and 603.
  • the insulator 555 is provided over the metal oxide 533, the conductor 542b, and the insulator 583.
  • the insulator 555 can have a region in contact with the top and side surfaces of the metal oxide 533, the top and side surfaces of the conductor 542b, the top surface of the insulator 583, and the top surface of the insulator 596.
  • the insulator 555 has a shape that follows the top surface of the insulator 596, the top surface of the insulator 583, the top surface and side surfaces of the conductor 542b, and the top surface and side surfaces of the metal oxide 533.
  • a conductor 565 functioning as a gate electrode of the transistor 500A is provided over the insulator 555 and can have a region in contact with the top surface of the insulator 555.
  • the conductor 565 has a region that overlaps with the metal oxide 533 with the insulator 555 in between.
  • the conductor 565 has a shape that follows the shape of the upper surface of the insulator 555.
  • the conductor 565 in the openings 601 and 603, the conductor 565 has a region that overlaps with the metal oxide 533 with the insulator 555 in between. Further, in the example shown in FIG. 21D, the conductor 565 has a region that overlaps with the conductor 542a and the conductor 542b with the insulator 555 and the metal oxide 533 interposed therebetween. Further, the conductor 565 covers the entire metal oxide 533. With this structure, a gate electric field can be applied to the entire metal oxide 533, so that the electrical characteristics of the transistor 500A can be improved, and for example, the on-state current of the transistor can be increased.
  • the transistor 500A is a so-called top-gate transistor that has a gate electrode above the metal oxide 533. Further, since the lower surface of the metal oxide 533 has a region in contact with the source electrode and the drain electrode, it can be called a TGBC (Top Gate Bottom Contact) transistor.
  • TGBC Top Gate Bottom Contact
  • the transistor 500A can also be applied to, for example, a transistor included in a circuit other than the memory cell MC.
  • FIG. 22A is an enlarged plan view showing a configuration example of the transistor 500A shown in FIG. 21A and its surroundings.
  • FIG. 22B is an enlarged view of a cross-sectional view showing a configuration example of the transistor 500A shown in FIG. 21D and its surroundings.
  • the region in contact with the conductor 542a functions as one of the source region or the drain region
  • the region in contact with the conductor 542b functions as the other of the source region or the drain region
  • the region between the source region and the drain region functions as a channel forming region.
  • the channel length of the transistor 500A is the distance between the source region and the drain region.
  • the channel length L500 of the transistor 500A is indicated by a dashed double-headed arrow.
  • the channel length L500 is the distance between the end of the region where the metal oxide 533 and the conductor 542a are in contact with each other and the end of the region where the metal oxide 533 and the conductor 542b are in contact in a cross-sectional view.
  • the channel length L500 of the transistor 500A corresponds to the length of the side surface of the insulator 583 on the opening 601 side when viewed from the XZ plane.
  • the channel length L500 is determined by the thickness T583 of the insulator 583 and the angle ⁇ 583 between the side surface of the insulator 583 on the opening 601 side and the surface on which the insulator 583 is formed (here, the upper surface of the conductor 542a). , which is not affected by the performance of the exposure equipment used to fabricate the transistor. Therefore, the channel length L500 can be made smaller than the limit resolution of the exposure apparatus, and a fine-sized transistor can be realized.
  • the channel length L500 is preferably 0.010 ⁇ m or more and less than 3.0 ⁇ m, more preferably 0.050 ⁇ m or more and less than 3.0 ⁇ m, further preferably 0.10 ⁇ m or more and less than 3.0 ⁇ m, and even more preferably 0.15 ⁇ m or more. It is preferably less than 3.0 ⁇ m, more preferably 0.20 ⁇ m or more and less than 3.0 ⁇ m, further preferably 0.20 ⁇ m or more and less than 2.5 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 2.0 ⁇ m, and even more preferably 0.20 ⁇ m or more and less than 2.0 ⁇ m.
  • the thickness is preferably 0.40 ⁇ m or more and 1.0 ⁇ m or less, more preferably 0.50 ⁇ m or more and 1.0 ⁇ m or less.
  • the film thickness T583 of the insulator 583 is indicated by a double-dot chain arrow.
  • the memory cell MC can be miniaturized. This makes it possible to provide a storage device with increased storage density. Further, by reducing the channel length L500, the on-current of the transistor 500A can be increased, so that the memory cell MC can be driven at high speed.
  • the channel length L500 can be controlled.
  • the film thickness T583 of the insulator 596 and the insulator 583 is preferably 0.010 ⁇ m or more and less than 3.0 ⁇ m, more preferably 0.050 ⁇ m or more and less than 3.0 ⁇ m, and even more preferably 0.10 ⁇ m or more and less than 3.0 ⁇ m. More preferably, 0.15 ⁇ m or more and less than 3.0 ⁇ m, further preferably 0.20 ⁇ m or more and less than 3.0 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 2.5 ⁇ m, and even more preferably 0.20 ⁇ m or more and less than 2.0 ⁇ m.
  • the following is preferable, more preferably 0.40 ⁇ m or more and 1.0 ⁇ m or less, and even more preferably 0.50 ⁇ m or more and 1.0 ⁇ m or less.
  • the side surfaces of the insulator 596 and the insulator 583 on the opening 601 side have a tapered shape. It is preferable that the angle ⁇ 583 between the side surfaces of the insulator 596 and the insulator 583 on the opening 601 side and the surface on which the insulator 596 is formed (here, the upper surface of the conductor 542a) is 90 degrees or less. By reducing the angle ⁇ 583, the coverage of a layer (for example, metal oxide 533) provided on the insulator 583 can be improved.
  • the angle ⁇ 583 is preferably 45 degrees or more and 90 degrees or less, more preferably 50 degrees or more and 90 degrees or less, further preferably 55 degrees or more and 90 degrees or less, further preferably 60 degrees or more and 90 degrees or less, and even more preferably 60 degrees or more.
  • the angle is preferably 85 degrees or less, more preferably 65 degrees or more and 85 degrees or less, further preferably 65 degrees or more and 80 degrees or less, and even more preferably 70 degrees or more and 80 degrees or less.
  • the angle ⁇ 583 within the range described above, it is possible to improve the coverage of the layer (for example, metal oxide 533) formed on the conductor 542a and the insulator 583, and to prevent the layer from having breaks or gaps. It is possible to suppress the occurrence of defects. Furthermore, the contact resistance between the metal oxide 533 and the conductor 542a can be reduced.
  • step breakage refers to a phenomenon in which a layer, film, or electrode is separated due to the shape of the surface on which it is formed (for example, a step difference, etc.).
  • FIG. 22B shows a configuration in which the shapes of the side surfaces of the insulator 596 and the insulator 583 on the opening 601 side are straight in a cross-sectional view
  • one embodiment of the present invention is not limited to this.
  • the shape of the side surface of the insulator 596 and the insulator 583 on the side of the opening 601 may be curved, or the shape of the side surface may have both a straight region and a curved region.
  • the channel width of the transistor 500A is the width of the source region or the width of the drain region in the direction perpendicular to the channel length direction. That is, the channel width is the width of the region where the metal oxide 533 and the conductor 542a are in contact, or the width of the region where the metal oxide 533 and the conductor 542b are in contact in the direction perpendicular to the channel length direction.
  • the channel width of the transistor 500A is described as the width of a region where the metal oxide 533 and the conductor 542b are in contact with each other in a direction perpendicular to the channel length direction.
  • the channel width W500 of the transistor 500A is indicated by a solid double-headed arrow.
  • the channel width W500 is the length of the lower end of the conductor 542b on the opening 603 side in plan view.
  • the channel width W500 is determined by the planar shape of the opening 603.
  • the width D500 of the opening 603 is indicated by a double-dashed double arrow.
  • the width D500 indicates the short side of the smallest rectangle circumscribing the opening 603 in plan view.
  • the width D500 of the opening 603 is equal to or larger than the limit resolution of the exposure apparatus.
  • the width D500 is, for example, preferably 0.20 ⁇ m or more and less than 5.0 ⁇ m, more preferably 0.20 ⁇ m or more and less than 4.5 ⁇ m, further preferably 0.20 ⁇ m or more and less than 4.0 ⁇ m, and even more preferably 0.20 ⁇ m or more and less than 4.0 ⁇ m. It is preferably less than .5 ⁇ m, more preferably 0.20 ⁇ m or more and less than 3.0 ⁇ m, further preferably 0.20 ⁇ m or more and less than 2.5 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 2.0 ⁇ m, and even more preferably 0.20 ⁇ m.
  • 1.5 ⁇ m or more is preferable, more preferably 0.30 ⁇ m or more and less than 1.5 ⁇ m, further preferably 0.30 ⁇ m or more and 1.2 ⁇ m or less, even more preferably 0.40 ⁇ m or more and 1.2 ⁇ m or less, and even more preferably 0.30 ⁇ m or more and less than 1.2 ⁇ m.
  • the thickness is preferably .40 ⁇ m or more and 1.0 ⁇ m or less, and more preferably 0.50 ⁇ m or more and 1.0 ⁇ m or less.
  • the width D500 corresponds to the diameter of the opening 603
  • the channel width W500 can be equal to the length of the outer circumference of the opening 603 in plan view, and can be calculated as "D500 ⁇ ".
  • the size of the transistor 500A is small, by applying the transistor 500A to the element layer 700, a semiconductor device with high storage density can be provided. Further, since the transistor 500A operates quickly, by applying the transistor 500A to a semiconductor device, a semiconductor device with high driving speed can be provided. Further, since the electrical characteristics of the transistor 500A are stable, by applying the transistor 500A to a semiconductor device, a highly reliable semiconductor device can be provided. Further, since the amount of off-state current of the transistor 500A is small, by applying the transistor 500A to a semiconductor device, a semiconductor device with low power consumption can be provided.
  • the carrier concentration in the channel formation region of the oxide semiconductor is 1 ⁇ 10 18 cm ⁇ 3 or less, preferably less than 1 ⁇ 10 17 cm ⁇ 3 , more preferably less than 1 ⁇ 10 16 cm ⁇ 3 , and even more preferably 1 ⁇ It is less than 10 13 cm ⁇ 3 , more preferably less than 1 ⁇ 10 10 cm ⁇ 3 , and more than 1 ⁇ 10 ⁇ 9 cm ⁇ 3 . Note that in the case of lowering the carrier concentration of the oxide semiconductor film, the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • low impurity concentration and low defect level density are referred to as high purity intrinsic or substantially high purity intrinsic.
  • an oxide semiconductor with a low carrier concentration is sometimes referred to as a high-purity intrinsic or a substantially high-purity intrinsic oxide semiconductor.
  • a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor has a low defect level density
  • the trap level density may also be low.
  • charges captured in trap levels of an oxide semiconductor may take a long time to disappear, and may behave as if they were fixed charges. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high trap level density may have unstable electrical characteristics.
  • the impurity in the oxide semiconductor refers to, for example, a substance other than the main component that constitutes the oxide semiconductor.
  • an element having a concentration of less than 0.1 atomic % can be considered an impurity.
  • V OH oxygen vacancy in an oxide semiconductor
  • the donor concentration in the channel formation region may increase.
  • the threshold voltage may vary. Therefore, if the channel formation region in the oxide semiconductor contains oxygen vacancies, the transistor exhibits normally-on characteristics (a channel exists even when no voltage is applied to the gate electrode, and current flows through the transistor). It's easy to become. Therefore, impurities, oxygen vacancies, and V OH are preferably reduced as much as possible in the channel formation region in the oxide semiconductor.
  • the band gap of the oxide semiconductor is preferably larger than the band gap of silicon (typically 1.1 eV), preferably 2 eV or more, more preferably 2.5 eV or more, and even more preferably 3.0 eV or more. It is.
  • off-state current also referred to as Ioff
  • Ioff off-state current
  • Si transistors As transistors become smaller, a short channel effect (also referred to as SCE) occurs. Therefore, it is difficult to miniaturize Si transistors.
  • SCE short channel effect
  • silicon has a small band gap.
  • an OS transistor uses an oxide semiconductor, which is a semiconductor material with a large band gap, short channel effects can be suppressed. In other words, an OS transistor is a transistor that has no short channel effect or has very little short channel effect.
  • the short channel effect is a deterioration in electrical characteristics that becomes apparent as transistors become smaller (reduction in channel length).
  • Specific examples of short channel effects include a decrease in threshold voltage, an increase in subthreshold swing value (sometimes referred to as S value), and an increase in leakage current.
  • the S value refers to the amount of change in gate voltage in a subthreshold region that causes a drain current to change by one order of magnitude with a constant drain voltage.
  • characteristic length is widely used as an index of resistance to short channel effects.
  • the characteristic length is an index of the bendability of the potential in the channel forming region. The smaller the characteristic length, the more steeply the potential rises, so it can be said to be resistant to short channel effects.
  • the OS transistor is an accumulation type transistor, and the Si transistor is an inversion type transistor. Therefore, compared to a Si transistor, an OS transistor has a smaller characteristic length between the source region and the channel forming region and a smaller characteristic length between the drain region and the channel forming region. Therefore, OS transistors are more resistant to short channel effects than Si transistors. That is, when it is desired to manufacture a transistor with a short channel length, an OS transistor is more suitable than a Si transistor.
  • the carrier concentration of the oxide semiconductor is lowered until the channel formation region becomes i-type or substantially i-type, conduction in the channel formation region decreases due to the conduction-band-lowering (CBL) effect in short-channel transistors. Since the lower end of the conduction band is lowered, the energy difference at the lower end of the conduction band between the source region or the drain region and the channel formation region may be reduced to 0.1 eV or more and 0.2 eV or less.
  • the OS transistor has an n + /n- / n + accumulation type junction-less transistor structure, in which the channel forming region becomes an n - type region and the source and drain regions become n + -type regions, or , n + /n ⁇ /n + storage type non-junction transistor structure.
  • the OS transistor By making the OS transistor have the above structure, it can have good electrical characteristics even if the semiconductor device is miniaturized or highly integrated. For example, even if the gate length of the OS transistor is 20 nm or less, 15 nm or less, 10 nm or less, 7 nm or less, or 6 nm or less, and it is 1 nm or more, 3 nm or more, or 5 nm or more, good electrical characteristics cannot be obtained. can. On the other hand, since a short channel effect occurs in a Si transistor, it may be difficult to set the gate length to 20 nm or less or 15 nm or less. Therefore, the OS transistor can be suitably used as a transistor having a shorter channel length than a Si transistor. Note that the gate length is the length of the gate electrode in the direction in which carriers move inside the channel formation region during transistor operation, and refers to the width of the bottom surface of the gate electrode in a plan view of the transistor.
  • the high frequency characteristics of the transistor can be improved.
  • the cutoff frequency of the transistor can be improved.
  • the cutoff frequency of the transistor can be set to 50 GHz or more, preferably 100 GHz or more, more preferably 150 GHz or more, for example in a room temperature environment.
  • OS transistors have superior effects compared to Si transistors, such as lower off-state current and the ability to manufacture transistors with shorter channel lengths.
  • FIG. 23A A perspective view of a board (mounted board 704) on which electronic components 709 are mounted is shown in FIG. 23A.
  • An electronic component 709 shown in FIG. 23A includes a semiconductor device 710 within a mold 711. In FIG. 23A, some descriptions are omitted to show the inside of the electronic component 709.
  • the electronic component 709 has a land 712 on the outside of the mold 711. Land 712 is electrically connected to electrode pad 713, and electrode pad 713 is electrically connected to semiconductor device 710 via wire 714.
  • the electronic component 709 is mounted on the printed circuit board 702, for example.
  • a mounting board 704 is completed by combining a plurality of such electronic components and electrically connecting them on the printed circuit board 702.
  • the semiconductor device 710 includes a drive circuit layer 715 and an element layer 716.
  • the element layer 716 has a structure in which a plurality of memory cell arrays are stacked.
  • the structure in which the drive circuit layer 715 and the element layer 716 are stacked can be a monolithic stacked structure.
  • each layer can be connected without using a through electrode technology such as TSV (Through Silicon Via) or a bonding technology such as Cu-Cu direct bonding.
  • connection wiring etc.
  • connection wiring etc.
  • TSV through silicon vias
  • connection pins By increasing the number of connection pins, parallel operation becomes possible, thereby making it possible to improve the memory bandwidth (also referred to as memory bandwidth).
  • the plurality of memory cell arrays included in the element layer 716 be formed using OS transistors, and that the plurality of memory cell arrays be monolithically stacked.
  • OS transistors By forming a plurality of memory cell arrays into a monolithic stacked structure, one or both of memory bandwidth and memory access latency can be improved.
  • bandwidth is the amount of data transferred per unit time
  • access latency is the time from access to the start of data exchange.
  • an OS transistor can be said to have a superior structure to a Si transistor.
  • the semiconductor device 710 may be referred to as a die.
  • a die refers to a chip piece obtained by forming a circuit pattern on, for example, a disk-shaped substrate (also referred to as a wafer) and cutting it into dice in the semiconductor chip manufacturing process.
  • semiconductor materials that can be used for the die include silicon (Si), silicon carbide (SiC), and gallium nitride (GaN).
  • Si silicon
  • SiC silicon carbide
  • GaN gallium nitride
  • a die obtained from a silicon substrate also referred to as a silicon wafer
  • a silicon die is sometimes referred to as a silicon die.
  • the electronic component 730 is an example of SiP (System in Package) or MCM (Multi Chip Module).
  • an interposer 731 is provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of semiconductor devices 710 are provided on the interposer 731.
  • the semiconductor device 710 is used as a high bandwidth memory (HBM).
  • the semiconductor device 735 is an integrated circuit such as a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), or an FPGA (Field Programmable Gate Array). Can be used.
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • FPGA Field Programmable Gate Array
  • a ceramic substrate, a plastic substrate, or a glass epoxy substrate can be used as the package substrate 732.
  • the interposer 731 for example, a silicon interposer or a resin interposer can be used.
  • the interposer 731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits with different terminal pitches.
  • the plurality of wirings are provided in a single layer or in multiple layers.
  • the interposer 731 has a function of electrically connecting the integrated circuit provided on the interposer 731 to the electrodes provided on the package substrate 732.
  • the interposer is sometimes called a "rewiring board” or an "intermediate board.”
  • a through electrode is provided in the interposer 731, and the integrated circuit and the package substrate 732 are electrically connected using the through electrode.
  • TSV can also be used as the through electrode.
  • HBM In HBM, it is necessary to connect many wires to achieve a wide memory bandwidth. For this reason, an interposer mounting an HBM is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer for mounting the HBM.
  • a silicon interposer in SiP, MCM, etc. using a silicon interposer, reliability is less likely to deteriorate due to the difference in expansion coefficient between the integrated circuit and the interposer. Furthermore, since the silicon interposer has a highly flat surface, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is less likely to occur. In particular, it is preferable to use a silicon interposer in a 2.5D package (2.5-dimensional packaging) in which a plurality of integrated circuits are arranged side by side on an interposer.
  • 2.5D package 2.5-dimensional packaging
  • a monolithic stacked structure using OS transistors is suitable. It may also be a composite structure in which a memory cell array stacked using TSVs and a memory cell array stacked monolithically are combined.
  • a heat sink may be provided overlapping the electronic component 730.
  • a heat sink it is preferable that the heights of the integrated circuits provided on the interposer 731 are the same.
  • the heights of the semiconductor device 710 and the semiconductor device 735 are the same.
  • an electrode 733 may be provided on the bottom of the package board 732.
  • FIG. 23B shows an example in which the electrode 733 is formed with a solder ball. By providing solder balls in a matrix on the bottom of the package substrate 732, BGA (Ball Grid Array) mounting can be realized.
  • the electrode 733 may be formed of a conductive pin. By providing conductive pins in a matrix on the bottom of the package substrate 732, PGA (Pin Grid Array) mounting can be realized.
  • the electronic component 730 can be mounted on other boards using various mounting methods, not limited to BGA and PGA. Examples of implementation methods include SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), and QFJ (Quad Flat J-lead). package), and QFN (Quad Flat Non-leaded package) can be mentioned.
  • FIG. 24A a perspective view of electronic device 6500 is shown in FIG. 24A.
  • Electronic device 6500 shown in FIG. 24A is a portable information terminal that can be used as a smartphone.
  • the electronic device 6500 includes a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, a control device 6509, and the like.
  • the control device 6509 includes, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 6502, the control device 6509, and the like.
  • An electronic device 6600 shown in FIG. 24B is an information terminal that can be used as a notebook computer.
  • the electronic device 6600 includes a housing 6611, a keyboard 6612, a pointing device 6613, an external connection port 6614, a display portion 6615, a control device 6616, and the like.
  • the control device 6616 includes, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 6615, the control device 6616, and the like. Note that it is preferable to use the semiconductor device of one embodiment of the present invention for the above-described control device 6509 and control device 6616 because power consumption can be reduced.
  • FIG. 24C a perspective view of the large computer 5600 is shown in FIG. 24C.
  • a plurality of rack-mount computers 5620 are stored in a rack 5610.
  • the large computer 5600 may be called a supercomputer.
  • the computer 5620 can have the configuration shown in the perspective view shown in FIG. 24D.
  • a computer 5620 has a motherboard 5630, and the motherboard 5630 has a plurality of slots 5631 and a plurality of connection terminals.
  • a PC card 5621 is inserted into the slot 5631.
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, each of which is connected to the motherboard 5630.
  • a PC card 5621 shown in FIG. 24E is an example of a processing board that includes a CPU, a GPU, a storage device, and the like.
  • PC card 5621 has a board 5622.
  • the board 5622 includes a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • semiconductor devices other than the semiconductor device 5626, semiconductor device 5627, and semiconductor device 5628 are illustrated in FIG. 24E, these semiconductor devices are as described below. Please refer to the description of semiconductor device 5628.
  • connection terminal 5629 has a shape that can be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • Examples of the standard of the connection terminal 5629 include PCIe.
  • connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 can be used as an interface for supplying power, inputting signals, etc. to the PC card 5621, for example. Further, for example, it can be used as an interface for outputting a signal calculated by the PC card 5621.
  • the respective standards of the connection terminal 5623, connection terminal 5624, and connection terminal 5625 include, for example, USB (Universal Serial Bus), SATA (Serial ATA), SCSI (Small Computer System Interface), etc. Can be mentioned.
  • the respective standards include HDMI (registered trademark).
  • the semiconductor device 5626 has a terminal (not shown) for inputting and outputting signals, and by inserting the terminal into a socket (not shown) provided on the board 5622, the semiconductor device 5626 and the board 5622 can be connected. Can be electrically connected.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 are electrically connected by, for example, reflow soldering the terminals to wiring provided on the board 5622. be able to.
  • Examples of the semiconductor device 5627 include an FPGA, a GPU, and a CPU.
  • an electronic component 730 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 are electrically connected by, for example, reflow soldering the terminals to wiring provided on the board 5622. be able to.
  • Examples of the semiconductor device 5628 include a storage device.
  • an electronic component 709 can be used as the semiconductor device 5628.
  • the large computer 5600 can also function as a parallel computer. By using the large-scale computer 5600 as a parallel computer, it is possible to perform large-scale calculations necessary for, for example, artificial intelligence learning and inference.
  • a semiconductor device of one embodiment of the present invention can be suitably used for space equipment such as equipment that processes and stores information.
  • a semiconductor device of one embodiment of the present invention can include an OS transistor.
  • the OS transistor has small variations in electrical characteristics due to radiation irradiation. In other words, since it has high resistance to radiation, it can be suitably used in environments where radiation may be incident. For example, OS transistors can be suitably used when used in outer space.
  • FIG. 25 shows an artificial satellite 6800 as an example of space equipment.
  • the artificial satellite 6800 includes a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807.
  • a planet 6804 is illustrated in outer space.
  • outer space refers to, for example, an altitude of 100 km or more, but outer space described in this specification may include the thermosphere, mesosphere, and stratosphere.
  • the secondary battery 6805 may be provided with a battery management system (also referred to as BMS) or a battery control circuit. It is preferable to use an OS transistor in the battery management system or battery control circuit described above because it has low power consumption and high reliability even in outer space.
  • BMS battery management system
  • OS transistor it is preferable to use an OS transistor in the battery management system or battery control circuit described above because it has low power consumption and high reliability even in outer space.
  • outer space is an environment with more than 100 times higher radiation levels than on the ground.
  • radiation include electromagnetic waves (electromagnetic radiation) represented by X-rays and gamma rays, and particle radiation represented by alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, meson rays, etc. It will be done.
  • the electric power necessary for the operation of the artificial satellite 6800 is generated.
  • the power necessary for satellite 6800 to operate may not be generated.
  • the solar panel is sometimes called a solar cell module.
  • the satellite 6800 can generate signals.
  • the signal is transmitted via antenna 6803 and can be received by, for example, a ground-based receiver or other satellite.
  • the position of the receiver that received the signal can be measured.
  • the artificial satellite 6800 can constitute a satellite positioning system.
  • control device 6807 has a function of controlling the artificial satellite 6800.
  • the control device 6807 is configured using one or more selected from, for example, a CPU, a GPU, and a storage device.
  • a semiconductor device which is one embodiment of the present invention, is preferably used for the control device 6807.
  • OS transistors Compared to Si transistors, OS transistors have smaller fluctuations in electrical characteristics due to radiation irradiation. In other words, it is highly reliable and can be suitably used even in environments where radiation may be incident.
  • the artificial satellite 6800 can be configured to include a sensor.
  • the artificial satellite 6800 can have a function of detecting sunlight reflected by hitting an object provided on the ground.
  • the artificial satellite 6800 can have a function of detecting thermal infrared rays emitted from the earth's surface.
  • the artificial satellite 6800 can have the function of, for example, an earth observation satellite.
  • an artificial satellite is illustrated as an example of space equipment, but the present invention is not limited to this.
  • the semiconductor device of one embodiment of the present invention can be suitably used for space equipment such as a spacecraft, a space capsule, and a space probe.
  • OS transistors have superior effects compared to Si transistors, such as being able to realize a wide memory bandwidth and having high radiation resistance.
  • a semiconductor device can be suitably used in, for example, a storage system applied to a data center or the like.
  • Data centers are required to perform long-term data management, including ensuring data immutability.
  • it is necessary to install storage and servers to store huge amounts of data, secure a stable power supply to retain data, or secure cooling equipment required to retain data, etc. due to large buildings. ization is required.
  • the semiconductor device of one embodiment of the present invention in a storage system applied to a data center, the power required to hold data can be reduced and the semiconductor device that holds data can be made smaller. Therefore, it is possible to downsize the storage system, downsize the power supply for holding data, and downsize the cooling equipment. Therefore, it is possible to save space in the data center.
  • the semiconductor device of one embodiment of the present invention consumes less power, heat generation from the circuit can be reduced. Therefore, the adverse effect of the heat generation on the circuit itself, peripheral circuits, and module can be reduced. Furthermore, by using the semiconductor device of one embodiment of the present invention, a data center that operates stably even in a high-temperature environment can be realized. Therefore, the reliability of the data center can be improved.
  • FIG. 26 shows a storage system applicable to data centers.
  • the storage system 7000 shown in FIG. 26 has a plurality of servers 7001sb as hosts 7001 (shown as Host Computer). It also includes a plurality of storage devices 7003md as storage 7003 (shown as Storage).
  • a host 7001 and a storage 7003 are shown connected via a storage area network 7004 (SAN: Storage Area Network) and a storage control circuit 7002 (Storage Controller).
  • SAN Storage Area Network
  • Storage Controller Storage Controller
  • the host 7001 corresponds to a computer that accesses data stored in the storage 7003.
  • the hosts 7001 may be connected to each other via a network.
  • the storage 7003 uses flash memory to shorten the data access speed, that is, the time required to store and output data, this time is the same as the time required by DRAM, which can be used as a cache memory in the storage. It is much longer than .
  • a cache memory is usually provided in the storage to shorten data storage and output.
  • the cache memory described above is used in the storage control circuit 7002 and the storage 7003. Data exchanged between the host 7001 and the storage 7003 is stored in the storage control circuit 7002 and the cache memory in the storage 7003, and then output to the host 7001 or the storage 7003.
  • an OS transistor as a transistor for storing data in the cache memory described above and maintaining a potential according to the data, the frequency of refreshing can be reduced and power consumption can be reduced. Further, size reduction is possible by using a structure in which memory cell arrays are stacked.
  • the semiconductor device of one embodiment of the present invention by applying the semiconductor device of one embodiment of the present invention to one or more selected from electronic components, electronic devices, large computers, space equipment, and data centers, power consumption can be reduced. There is expected. Therefore, as energy demand is expected to increase due to higher performance or higher integration of semiconductor devices, the use of the semiconductor device of one embodiment of the present invention will reduce the greenhouse effect typified by carbon dioxide (CO 2 ). It also becomes possible to reduce the amount of gas discharged. Further, since the semiconductor device of one embodiment of the present invention has low power consumption, it is effective as a countermeasure against global warming.
  • CO 2 carbon dioxide
  • each embodiment can be appropriately combined with the structure shown in other embodiments to form one aspect of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, it is possible to combine the configuration examples as appropriate.
  • the content described in one embodiment may be a part of the content
  • another content may be a part of the content
  • one or more of the content described in that embodiment It is possible to apply, combine, or replace the content (or even part of the content) described in another embodiment.
  • figure (which may be a part) described in one embodiment may refer to another part of that figure, another figure (which may be a part) described in that embodiment, and/or one or more figures.
  • figures (or even some of them) described in the other embodiments more figures can be constructed.
  • electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the term “electrode” or “wiring” includes cases where a plurality of “electrodes” or “wirings” are formed integrally.
  • Voltage refers to a potential difference from a reference potential.
  • the reference potential is a ground voltage (earth voltage)
  • voltage can be translated into potential.
  • Ground potential does not necessarily mean 0V. Note that the potential is relative, and depending on the reference potential, the potential applied to the wiring etc. may be changed.
  • a switch refers to a switch that is in a conductive state (on state) or a non-conductive state (off state) and has the function of controlling whether or not current flows.
  • switch refers to something that has the function of selecting and switching a path through which current flows.
  • the channel length of a planar transistor refers to, for example, the region where the semiconductor (or the part of the semiconductor where current flows when the transistor is on) and the gate overlap in a top view of the transistor; Alternatively, it refers to the distance between the source and drain in a region where a channel is formed.
  • the channel width refers to, for example, the region where the semiconductor (or the part of the semiconductor where current flows when the transistor is on) and the gate electrode overlap, or the region where the channel is formed. This is the length of the part where the drain and the drain face each other.
  • a node can be translated as a terminal, wiring, electrode, conductive layer, conductor, impurity region, etc., depending on the circuit configuration, device structure, etc. Furthermore, terminals, wiring, etc. can be referred to as nodes.
  • a and B are connected means that A and B are electrically connected.
  • a and B when A and B are electrically connected, it refers to an object between A and B (an element such as a switch, a transistor element, or a diode, or a circuit including the element and wiring).
  • a connection that allows transmission of electrical signals between A and B.
  • a connection that is possible.
  • direct connection refers to a connection that can be viewed as the same circuit diagram when expressed as an equivalent circuit.

Landscapes

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Abstract

新規な構成の半導体装置の提供。 演算装置と、バス配線と、記憶装置と、を有する。記憶装置は、複数の読み出し回路を有する第１素子層と、複数のセルアレイを有する第２素子層と、を有する。読み出し回路はそれぞれ、センスアンプを有する。セルアレイはそれぞれ、メモリセルを有する。第２素子層は、第１素子層上に重ねて設けられる。メモリセルと、センスアンプと、は、ビット線を介して電気的に接続される。記憶装置は、バス配線を介して、演算装置と電気的に接続される。複数のセルアレイの一に保持されるデータは、複数の読み出し回路の一を介して、バス配線に出力される。バス配線に出力されるデータは、８ビットの倍数のビット幅で出力される。

Description

半導体装置
　本発明の一態様は、半導体装置等に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置（メモリ装置）、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
　ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）は、容量素子での電荷の蓄積によりデータの記憶を行う。そのため、容量素子への電荷の供給を制御するアクセストランジスタのオフ電流が小さいほど、データ保持期間を長く確保することができ、リフレッシュ動作の頻度を低減できるので好ましい。
　一方、トランジスタの一種として、金属酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物半導体）を半導体層に含むトランジスタが知られている。金属酸化物半導体を半導体層に含むトランジスタはオフ電流が極めて低くなることが知られている。なお、本明細書では、半導体層に金属酸化物を含むトランジスタのことを、酸化物半導体トランジスタ、金属酸化物トランジスタまたはＯＳトランジスタなどと呼ぶ場合がある。
　ＯＳトランジスタを用いることでデータの保持特性に優れた半導体装置とすることが可能である。例えば、特許文献１には、周辺回路とセルアレイを積層することで半導体装置を小型化できることが記載されている。
特開２０１２−２５６８２１号公報
　コンピューティングシステムの性能向上および消費電力の削減のために、ＤＲＡＭをはじめとする半導体装置のさらなる消費電力の低減、動作速度の向上、小型化、記憶容量の向上などが求められている。
　本発明の一態様は、新規な構成の半導体装置を提供することを課題の一とする。また、本発明の一態様は、消費電力の低減、動作速度の向上、小型化、または記憶容量の向上に優れた半導体装置を提供することを課題の一とする。
　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
　本発明の一態様は、演算装置と、バス配線と、記憶装置と、を有し、記憶装置は、複数の読み出し回路を有する第１素子層と、複数のセルアレイを有する第２素子層と、を有し、読み出し回路はそれぞれ、センスアンプを有し、セルアレイはそれぞれ、メモリセルを有し、第２素子層は、第１素子層上に重ねて設けられ、メモリセルと、センスアンプと、は、ビット線を介して電気的に接続され、記憶装置は、バス配線を介して、演算装置と電気的に接続され、複数のセルアレイの一に保持されるデータは、複数の読み出し回路の一を介して、バス配線に出力される、半導体装置である。
　本発明の一態様において、バス配線に出力されるデータは、８ビットの倍数のビット幅で出力される、半導体装置が好ましい。
　本発明の一態様において、第１素子層は、入出力回路を有し、入出力回路は、複数のインターフェース回路を有する、半導体装置が好ましい。
　本発明の一態様において、読み出し回路はそれぞれ、プリチャージ回路を有する、半導体装置が好ましい。
　本発明の一態様において、第１素子層は、チャネル形成領域を有する第１半導体層がシリコンを有する第１トランジスタを有し、第２素子層は、チャネル形成領域を有する第２半導体層が酸化物半導体を有する第２トランジスタを有する、半導体装置が好ましい。
　本発明の一態様において、酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置が好ましい。
　本発明の一態様において、メモリセルは、容量素子および第２トランジスタを有し、容量素子は、第１導電体と、第２導電体と、第１絶縁体と、第２絶縁体と、を有し、第２トランジスタは、第２導電体と、第３導電体と、第４導電体と、第３絶縁体と、第４絶縁体と、第２半導体層と、を有し、第１絶縁体は、第１開口を有し、第１導電体は、第１開口の側面及び底面と、第１絶縁体の上面と、に位置し、第２絶縁体は、第１絶縁体の上面と、第１導電体の上面及び側面と、に位置し、第２導電体は、第２絶縁体の上面及び側面のうち、第１導電体と重なる領域に位置し、第３絶縁体は、第２導電体の上面に位置し、第３導電体は、第３絶縁体の上面に位置し、第３絶縁体及び第３導電体は、第２開口を有し、第２半導体層は、第２開口の側面と、第２導電体の上面と、第３導電体の上面及び側面と、に位置し、第４絶縁体は、第２半導体層の上面及び側面と、第３導電体の上面と、に位置し、第４導電体は、第４絶縁体の上面及び側面のうち、第２半導体層と重なる領域に位置する、半導体装置が好ましい。
　なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
　本発明の一態様は、新規な半導体装置等を提供することができる。または、本発明の一態様は、消費電力の低減、動作速度の向上、小型化、または記憶容量の向上に優れた半導体装置を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１Ａは、半導体装置の構成例を説明するブロック図である。図１Ｂは、半導体装置の構成例を説明する斜視図である。
図２Ａは、半導体装置の構成例を説明するブロック図である。図２Ｂは、半導体装置の構成例を説明するタイミングチャートである。
図３Ａは、半導体装置の構成例を説明するブロック図である。図３Ｂは、半導体装置の構成例を説明するタイミングチャートである。
図４Ａは、半導体装置の構成例を説明するブロック図である。図４Ｂは、半導体装置の構成例を説明する斜視図である。
図５Ａは、半導体装置の構成例を説明するブロック図である。図５Ｂおよび図５Ｃは、半導体装置の構成例を説明する回路図である。
図６は、半導体装置の構成例を説明する回路図である。
図７Ａおよび図７Ｂは、半導体装置の構成例を説明する模式図である。
図８Ａおよび図８Ｂは、半導体装置の構成例を説明する模式図である。
図９は、半導体装置の構成例を説明するブロック図である。
図１０Ａ乃至図１０Ｅは、半導体装置の構成例を説明する回路図である。
図１１Ａおよび図１１Ｂは、半導体装置の構成例を説明する模式図である。
図１２は、半導体装置の構成例を説明する断面図である。
図１３は、半導体装置の構成例を説明する断面図である。
図１４Ａ乃至図１４Ｃは、半導体装置の構成例を説明する断面図である。
図１５は、半導体装置の構成例を説明する断面図である。
図１６は、記憶装置の構成例を説明する断面図である。
図１７Ａは、記憶装置の構成例を説明する図である。図１７Ｂは、記憶装置の等価回路を説明する図である。
図１８は、記憶装置の構成例を説明する図である。
図１９Ａは、記憶装置の構成例を説明する図である。図１９Ｂは、記憶装置の等価回路を説明する図である。
図２０は、半導体装置の構成例を説明する断面模式図である。
図２１Ａ乃至図２１Ｃは、半導体装置に含まれるトランジスタの構成例を示す平面図であり、図２１Ｄは、半導体装置に含まれるトランジスタの構成例を示す断面図である。
図２２Ａは、半導体装置に含まれるトランジスタの構成例を示す平面図であり、図２２Ｂは、半導体装置に含まれるトランジスタの構成例を示す断面図である。
図２３Ａ及び図２３Ｂは、電子部品の一例を示す図である。
図２４Ａ及び図２４Ｂは、電子機器の一例を示す図であり、図２４Ｃ乃至図２４Ｅは、大型計算機の一例を示す図である。
図２５は、宇宙用機器の一例を示す図である。
図２６は、データセンターに適用可能なストレージシステムの一例を示す図である。
　以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
　また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）等に分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
（実施の形態１）
　本発明の一態様で説明する半導体装置は、演算装置、記憶装置等がバス配線を介してデータの入出力を行うＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ）としての機能を有する。
　図１Ａは、本発明の一態様を説明するための半導体装置１００を模式的に表したブロック図である。半導体装置１００は、記憶装置１０、バス配線２００、および演算装置３００を有する。また図１Ｂは、記憶装置１０の構成を説明するための模式図である。
　なお本明細書および図面等において各要素の配置を説明するため、Ｘ方向、Ｙ方向、およびＺ方向を規定する場合がある。例えば図１Ｂに示す模式図において、記憶装置１０を構成する各要素の配置を説明するため、Ｘ方向、Ｙ方向、およびＺ方向を規定している。Ｘ方向、Ｙ方向、およびＺ方向のそれぞれは、互いに垂直または概略垂直である。
　また図１Ｂに示す模式図において、記憶装置１０を構成する各要素の配置をわかりやすくするため、各要素同士を離して示している。同じ層に設けられる各要素は、同じ工程で形成されるものであることが好ましいが、これに限らない。例えば、貼り合わせ技術等を用いて、別々の工程で形成したものを一体化する構成であってもよい。
　記憶装置１０は、素子層２０および素子層３０を有する。記憶装置１０では、素子層２０上に素子層３０が積層して設けられる。素子層２０および素子層３０は、トランジスタなどの素子を有する層である。トランジスタなどの素子を有することで、記憶装置１０は、各素子層に、異なる機能を有する回路を設けることができる。
　素子層２０は、チャネル形成領域を有する半導体層にシリコンを有するトランジスタ（Ｓｉトランジスタ）を有する。素子層２０は、シリコンを有する基板に設けられる素子層である。素子層２０は、ベースダイまたはダイという場合がある。
　Ｓｉトランジスタとしては、特に単結晶シリコンまたは多結晶シリコンなどの結晶性の高いシリコンを用いることで、高い電界効果移動度を実現することができ、より高速な動作が可能となるため好ましい。
　素子層３０は、チャネル形成領域を有する半導体層に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）を有する。ＯＳトランジスタを有する素子層３０は、Ｓｉトランジスタを有する素子層２０上に積層して設けることができる。また素子層３０は、ダイという場合がある。図１Ａ、図１Ｂに示す記憶装置１０では、素子層３０が、素子層２０上に積層して設けられる様子を図示している。素子層３０を素子層２０上に設けることで、単位面積当たりのトランジスタ密度を高めることができる。
　ＯＳトランジスタに適用される金属酸化物は、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物が挙げられる。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二または三を有することが好ましい。なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、及びマグネシウムから選ばれた一種または複数種である。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種または複数種であることが好ましい。
　特に、金属酸化物として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＧＺＯとも記す）を用いることが好ましい。または、インジウム、スズ、及び亜鉛を含む酸化物（ＩＴＺＯとも記す）を用いることが好ましい。または、インジウム、ガリウム、スズ、及び亜鉛を含む酸化物を用いることが好ましい。または、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＺＯとも記す）を用いることが好ましい。または、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＧＺＯとも記す）を用いることが好ましい。または、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及びスズ（Ｓｎ）を含む酸化物（ＩＧＺＴＯとも記す）を用いることが好ましい。
　また、ＯＳトランジスタに適用される金属酸化物は、組成が異なる２層以上の金属酸化物層を有していてもよい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成の第１の金属酸化物層と、当該第１の金属酸化物層上に設けられるＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成の第２の金属酸化物層と、の積層構造を好適に用いることができる。
　また、例えば、インジウム酸化物、インジウムガリウム酸化物、及びＩＧＺＯの中から選ばれるいずれか一と、ＩＡＺＯ、ＩＡＧＺＯ、及びＩＴＺＯの中から選ばれるいずれか一と、の積層構造などを用いてもよい。
　なお、ＯＳトランジスタに適用される金属酸化物は、結晶性を有すると好ましい。結晶性を有する酸化物半導体としては、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）−ＯＳ、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）−ＯＳ等が挙げられる。結晶性を有する酸化物半導体を用いると、信頼性が高い半導体装置を提供することができる。
　記憶装置１０において、素子層２０および素子層３０、または素子層２０および素子層３０に設けられる回路は、記憶ブロックアレイ６０という。記憶ブロックアレイ６０は、複数の記憶ブロック６１を有する。記憶ブロック６１は、複数のメモリセル３２を有するセルアレイ３１と、メモリセル３２に保持されたデータを読み出すための読み出し回路２３と、を有する。記憶ブロック６１は、１組のセルアレイ３１および読み出し回路２３で構成される。
　記憶ブロック６１は、セルアレイ３１および読み出し回路２３が重なるように設けられた構成である。なおセルアレイ３１をローカルセルアレイと言う場合、複数のセルアレイ３１で構成されるセルアレイ全体をメモリセルアレイという場合がある。
　メモリセル３２は、例えば、ＯＳトランジスタを有するメモリ回路（「ＯＳメモリ」という場合もある）であるＤＯＳＲＡＭが好ましい。ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ」の略称である。ＤＯＳＲＡＭは、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。ＤＯＳＲＡＭは、ＯＳトランジスタを用いて形成されたＤＲＡＭであり、ＤＯＳＲＡＭは、外部から送られてくる情報を一時的に格納するメモリである。ＤＯＳＲＡＭは、ＯＳトランジスタのオフ電流が低いことを利用したメモリである。
　ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりオフ電流が極めて小さい。ＤＯＳＲＡＭは、アクセストランジスタをオフ（非導通状態）にすることで、容量（キャパシタ）（「セル容量」という場合もある）に保持しているデータに応じた電荷を長時間保持することが可能である。そのためＤＯＳＲＡＭは、Ｓｉトランジスタで構成されるＤＲＡＭと比較して、リフレッシュ動作の頻度を低減できる。その結果、低消費電力化を図ることができる。またＤＯＳＲＡＭは、Ｓｉトランジスタで構成されるＳＲＡＭと比較して、小さい占有面積で１ビットのデータを記憶するメモリセルとすることが可能である。
　加えて、ＯＳトランジスタを有するメモリセル３２は、セルアレイ３１と読み出し回路２３とを重ねて設ける構成とすることができるため、セルアレイ３１と読み出し回路２３との間の距離を短くすることができる。そのため、配線間の充放電に要する消費電力を抑制することができる。また記憶ブロック６１となる領域毎にセルアレイ３１を設ける構成とすることで、ビット線に電気的に接続されるメモリセル３２の数を少なくすることができる。そのため、セルアレイ３１と読み出し回路２３との間の距離を短くすることに加え、メモリセル３２の数を低減でき、ビット線に付随する容量（ビット線容量または負荷容量とも呼ぶ）を小さくすることができる。ビット線容量を小さくすることで、メモリセル３２が有する容量を小さく設計することができる。
　なお本実施の形態ではメモリセル３２に適用可能な構成として、ＤＯＳＲＡＭを一例として挙げて説明するが、素子層２０上に積層可能なセルアレイを形成可能な構成であれば他の構成でもよい。例えば、ＯＳトランジスタを有するメモリ回路であるＮＯＳＲＡＭであってもよい。ＮＯＳＲＡＭ（登録商標）とは、「Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ（ＲＡＭ）」の略称である。ＮＯＳＲＡＭは、メモリセルが２トランジスタ型（２Ｔ）、又は３トランジスタ型（３Ｔ）ゲインセルである。
　なおメモリセル３２が有するトランジスタは、全てＯＳトランジスタであることが好ましい。ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりオフ電流が極めて小さい。ＮＯＳＲＡＭは、オフ電流が極めて小さい特性を用いてデータに応じた電荷をメモリセル３２内に保持することで、不揮発性メモリとして用いることができる。特にＮＯＳＲＡＭは保持しているデータを破壊することなく読み出しとすること（非破壊読み出し）が可能なため、データ読み出し動作のみを大量に繰り返す、演算処理に適している。
　読み出し回路２３は、プリチャージ回路２１およびセンスアンプ２２を有する。セルアレイ３１と、読み出し回路２３と、は、ビット線ＢＬおよび反転ビット線ＢＬＢを対とするビット線対で電気的に接続される。ビット線ＢＬおよび反転ビット線ＢＬＢは、単に配線という場合がある。なおビット線対とは、センスアンプ２２によって、同時に比較されるビット線と反転ビット線の組み合わせをいい、ビット線対（ＢＬ，ＢＬＢ）と表す場合がある。なおセンスアンプ２２は、ローカルセンスアンプを言う場合がある。この場合、複数のセンスアンプ２２で構成される全体をセンスアンプアレイという場合がある。
　読み出し回路２３は、１つのビット線対と電気的に接続される。読み出し回路２３は、ビット線対をプリチャージする機能を有する他、平衡化（イコライザ）の機能を有する。
　センスアンプ２２は、１つのビット線対と電気的に接続される。センスアンプ２２は、ビット線対（ＢＬ，ＢＬＢ）の電位差を増幅する機能を有する。図１Ｂでは、記憶ブロック６１が有するセンスアンプ２２とメモリセル３２とを接続するためのビット線対（ＢＬ，ＢＬＢ）が、セルアレイ３１と読み出し回路２３との双方に引き回されている。この場合、隣接するセルアレイ間でビット線対を引き回さず、センスアンプ２２とメモリセル３２との間に設けられた導電体で構成されるビアを介して電気的な接続を図る構成とすることができる。つまり、読み出し回路２３内のビット線と、セルアレイ３１内のビット線対（ＢＬ，ＢＬＢ）を電気的に接続する。
　また記憶装置１０は、コントロール回路４０および入出力回路５０を有する。なお図示は省略しているが、記憶装置１０は、セルアレイ３１および読み出し回路２３を駆動するためのデコーダなどの駆動回路を有する。
　入出力回路５０は、バス配線２００などの外部機器と信号の受け渡しを行なう機能を有する。入出力回路５０は、複数のインターフェース回路を有する。インターフェース回路としては、Ｉ２Ｃ、ＬＶＤＳ（Ｌｏｗ−Ｖｏｌｔａｇｅ　Ｄｉｆｆｅｒｅｎｔｉａｌ　Ｓｉｇｎａｌｉｎｇ）、ＭＩＰＩ（Ｍｏｂｉｌｅ　Ｉｎｄｕｓｔｒｙ　Ｐｒｏｃｅｓｓｏｒ　Ｉｎｔｅｒｆａｃｅ）、ＳＰＩ（Ｓｅｒｉａｌ　Ｐｅｒｉｐｈｅｒａｌ　Ｉｎｔｅｒｆａｃｅ）などがある。入出力回路５０は、インターフェース回路を介してバス配線２００などの外部機器と記憶装置１０との間の信号の受け渡しを行なう機能を有する。
　コントロール回路４０は設定パラメータおよび外部からのコマンド信号を処理して記憶装置１０の動作モードを決定する機能を有する。コントロール回路４０は、色々な制御信号を生成して、記憶装置１０全体の動作を制御する機能を有する。なお記憶装置１０が有するコントロール回路４０および入出力回路５０は、素子層２０または素子層３０が有するトランジスタおよび配線を用いて形成可能である。
　演算装置３００は、演算部３１０および入出力回路３０９を有する。演算装置３００は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）あるいはＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）のように、オペレーティングシステムの実行、データの制御、各種演算、プログラムの実行といった汎用の処理を行う機能を有する。入出力回路３０９は、入出力回路５０と同様にインターフェース回路を有し、当該インターフェース回路を介して、バス配線２００などの外部機器と信号の受け渡しを行なう機能を有する。演算部３１０は、入力されるデータに基づく演算を行う機能を有する。演算部３１０は、ＣＰＵコアという場合がある。
　上記図１Ａおよび図１Ｂを用いて説明した記憶装置１０が有する複数の記憶ブロック６１はそれぞれ、セルアレイ３１および読み出し回路２３を有する構成となる。そのため、複数の記憶ブロック６１を同時に動作させることで、複数のセルアレイ３１のメモリセル３２に保持されたデータを、対応する読み出し回路２３より読み出すことができる。つまり、記憶装置１０では、各メモリセル３２に保持されたデータを記憶ブロック６１の並列数に応じてバス配線２００に読み出すことが可能となる。例えば１つの記憶ブロック６１が有するセルアレイ３１から８ビットのデータを読み出す場合、８つの記憶ブロックから並列にデータを読み出すことで６４ビットのビット幅のデータを読み出す構成とすることができる。
　図２Ａに示す模式図では、記憶装置１０が有する記憶ブロック６１（６１＿１乃至６１＿８）において、８ビットのデータを６４ビットのビット幅を有するバス配線２００に出力する様子を図示している。
　８ビットのデータは、複数の記憶ブロック６１より並列で読み出す構成とする。例えば、図２Ｂに図示するように、読み出し信号Ｒ＿ＥＮに応じて、記憶ブロック６１＿１乃至６１＿８から８ビット（８ｂｉｔ）のデータを並列で読み出すことで、６４ビットのビット幅のデータを有するバス配線２００に出力することができる。そのため、メモリセル３２からのデータの読み出し速度が、入出力回路５０を介したインターフェースのデータの読み出し動作に比べて低速であっても、記憶ブロック６１の並列数を増やすことで読み出されるデータのビット幅を増やす構成とすることができる。
　また図２Ａ、図２Ｂとは別の構成について、図３Ａ、図３Ｂに示す模式図を用いて説明する。
　図３Ａに示す模式図では、記憶装置１０が有する記憶ブロック６１（６１＿１乃至６１＿８）において、６４ビットのデータを６４ビットのビット幅を有するバス配線２００に出力する様子を図示している。
　６４ビットのビット幅を超えるデータは、６４ビットのビット幅を有するバス配線２００に一度に出力できない。そのため、複数の記憶ブロック６１より順次読み出す構成とすることが好ましい。例えば、図３Ｂに図示するように、読み出し信号Ｒ＿ＥＮに応じて、記憶ブロック６１＿１乃至６１＿８から６４ビット（６４ｂｉｔ）のデータを順に読み出し、６４ビットのビット幅を有するバス配線２００に応じたデータを出力することができる。またバス配線２００に接続される記憶ブロック６１の数を減らすことができるため、バス配線２００の寄生容量を低減することができる。
　複数の記憶ブロック６１が出力するデータのビット幅は、バス配線２００のビット幅に応じて可変とすることが好ましい。例えば、１つの記憶ブロック６１は、８ビットの倍数（１バイトの倍数）のビット幅のデータを出力する構成とし、記憶ブロック６１の並列数に応じて出力するデータのビット幅を可変とする。この場合、記憶装置１０から読み出されるデータは、８ビットの倍数である、８ビット、１６ビット、３２ビット、６４ビット、１２８ビット、２５６ビット、５１２ビット、１０２４ビット、あるいは２０４８ビットといった、演算装置３００で処理可能な規格に応じたビット幅のデータを出力することが可能となる。つまり、６４ビット、１２８ビットなどの汎用のＤＲＡＭへの用途、あるいは広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）といった用途などに適用することが可能である。
　記憶装置１０と、演算装置３００と、を電気的に接続するバス配線２００のバス幅は、規格等によって決められており、インターフェース回路等を介して高速でデータの入出力が行われる。複数の記憶ブロック６１から読み出されるデータのビット幅は、バス配線２００のビット幅に応じて設定することが好ましい。
　記憶ブロック６１の並列数を大きくすることでビット幅の大きいデータを出力可能な構成では、バス配線２００を介した記憶装置１０と演算装置３００との間のデータの出力を、より高速に行うことができる構成とすることが好ましい。例えば、図４Ａに図示するように、記憶装置１０が有する入出力回路５０の数を増やす構成、および演算装置３００が有する入出力回路３０９、および演算部３１０の数を増やす構成が好ましい。入出力回路５０および入出力回路３０９を複数配置する構成とすることで、データを入出力するインターフェース回路を複数配置することができ、データ伝送されるデータ量を増やすことができる。また演算部３１０を増やすことでデータ量が増えた際の演算処理をより高速で行うことができる。その結果、記憶装置１０と演算装置３００との間のデータの入出力を高速で行う構成とすることができる。
　また記憶ブロック６１において、バス配線２００のビット幅に応じてデータを出力する場合、単位面積当たりの記憶密度を高める構成とすることが好ましい。例えば、図４Ａおよび図４Ｂに図示するブロック図および斜視図のように、素子層３０を素子層３０＿１乃至３０＿ｎ（ｎは２以上の整数）とし、ＯＳトランジスタで構成されるセルアレイ３１を積層して設ける構成とすることが好ましい。この場合、記憶ブロック６１を有する記憶ブロックアレイ６０は、素子層２０、および素子層３０＿１乃至３０＿ｎで構成される。
　素子層３０＿１乃至３０＿ｎを積層、つまり素子層３０を積層して配置することで、セルアレイ３１を積層して設けることができる。積層して設けられる素子層３０は、素子層２０が設けられる基板表面の垂直方向（ｚ方向）に配置することで、メモリセル３２の記憶密度の向上を図ることができる。また素子層３０は、垂直方向に繰り返し同じ製造工程を用いて作製することができる。記憶装置１０は、素子層３０の製造コストの低減を図ることができる。
　なお図４Ａ、図４Ｂでは、１層目の素子層３０を素子層３０＿１と示し、２層目の素子層３０を素子層３０＿２と示し、３層目の素子層３０を素子層３０＿３と示す。また、ｎ層目の素子層３０を素子層３０＿ｎと示す。なお、本実施の形態等において、ｎ層の素子層３０全体に係る事柄を説明する場合、又はｎ層ある素子層３０の各層に共通の事柄を示す場合に、単に「素子層３０」と表記する場合がある。
　なお素子層３０＿１乃至３０＿ｎの層数が増えると、ビット線の負荷容量が増えることとなる。この場合、センスアンプ２２を有する素子層２０と、メモリセル３２を有する素子層３０の間に、メモリセル３２に保持したデータの電位差を増幅して出力する機能を有する増幅回路を有する素子層を有する構成が好ましい。
　図５Ａでは、一例として、素子層２０と、積層して設けられた素子層３０＿１乃至３０＿５の間に設けられた、増幅回路８１を有する素子層８０を図示している。素子層８０は、素子層３０と同様に、ＯＳトランジスタを有する。増幅回路８１は、ＯＳトランジスタで構成される回路である。図５Ａにおいて、Ｘ方向に延びて設けられるワード線ＷＬ、Ｚ方向に延びて設けられるビット線ＢＬと、を図示している。なお、図面を見やすくするため、素子層３０それぞれが有する配線の記載を一部省略している。
　図５Ｂに、図５Ａで図示したビット線ＢＬ（または反転ビット線ＢＬＢ）に接続された増幅回路８１、およびビット線ＢＬに接続された素子層３０＿１乃至３０＿５が有するメモリセル３２の構成例を説明する模式図を示す。また図５Ｂでは、増幅回路８１と読み出し回路２３との間に設けられるビット線ＢＬ＿Ｇとして図示している。
　図５Ｂでは、メモリセル３２の回路構成の一例を図示している。メモリセル３２は、トランジスタ３３および容量素子３４を有するＤＯＳＲＡＭの構成例を図示している。
　図５Ｂでは図示を省略しているが、トランジスタ３３はバックゲートを有するＯＳトランジスタであることが好ましい。トランジスタ３３のバックゲートは、定電圧を供給することでトランジスタ特性を制御することができる。トランジスタ３３は、素子層３０に設けられるＯＳトランジスタである。素子層３０は、Ｓｉトランジスタを有する素子層２０上に積層することが可能であるため、セルアレイ３１と読み出し回路２３とを積層可能である。
　容量素子３４は、データに応じた電荷を保持する機能を有する。なお、強誘電体材料を有する容量素子とすることで、メモリセル３２を強誘電体メモリとして用いることができる。例えば強誘電体材料としてＨｆＺｒＯＸを用いることができる。なお「ＨｆＺｒＯＸ」の表記は、ハフニウム原子、ジルコニウム原子、酸素原子の化学量論を表すものではない。
　また、図５Ｃには、増幅回路８１を説明するための回路図を示す。図５Ｃに図示するように、増幅回路８１は、トランジスタ８２乃至８５を有する。増幅回路８１は、ビット線ＢＬの電位を増幅してビット線ＢＬ＿Ｇに伝える機能を有する。ビット線ＢＬ＿Ｇは、ビット線として機能する他の配線との区別のため、ビット線ＢＬ＿Ｇとして表している。また信号ＷＥ、ＲＥ、ＭＵＸは、増幅回路８１を制御するための制御信号である。配線ＳＬは、定電位を与える配線である。
　図５Ａ乃至図５Ｃの構成は、メモリセル３２に保持したデータの電位を増幅して出力する機能を有する増幅回路８１を有する素子層８０を備えている。当該構成にすることで、データ読み出し時にビット線ＢＬのわずかな電位差を増幅して、素子層２０が有するセンスアンプ２２を駆動することができる。センスアンプ２２等の回路を小型化できるため、記憶装置１０の小型化を図ることができる。またメモリセル３２が有する容量素子の容量を小さくしても動作させることが可能となる。
　図６は、セルアレイ３１および読み出し回路２３を有する記憶ブロック６１の回路図の一例である。図６では、セルアレイ３１が有するメモリセル３２の構成例、および読み出し回路２３が有するプリチャージ回路２１およびセンスアンプ２２の構成例について説明する。図６の例では、セルアレイ３１のビット線ＢＬあたりのメモリセル数が８であり、グローバルビット線対（ＧＢＬ，ＧＢＬＢ）に対してビット線対（ＢＬ，ＢＬＢ）が設けられている例を示す。グローバルビット線対は、センスアンプ２２で読み出されたデータが出力される配線対に相当する。
　メモリセル３２は、図５Ｂで示したＤＯＳＲＡＭの構成例を示している。図６では、ワード線ＷＬ＜０＞乃至ＷＬ＜７＞、ビット線ＢＬ＜０＞（または反転ビット線ＢＬＢ＜０＞）に電気的にメモリセル３２が接続されている例を図示している。符号において、複数の要素を区別するために、＜１＞等の符号が用いているが、省略して説明する場合もある。
　読み出し回路２３には、信号ＥＱ、ＥＱＢ、ＳＥＮ、ＳＥＮＢ、ＣＳＥＬ、電圧Ｖｐｒｅが入力される。信号ＥＱＢ、ＳＥＮＢはそれぞれ信号ＥＱ、ＳＥＮの反転信号である。読み出し回路２３が有するトランジスタは、Ｓｉトランジスタである。そのため、ｎチャネル型トランジスタ２５ｎおよびｐチャネル型トランジスタ２５ｐで構成することができる。
　読み出し回路２３は、プリチャージ回路２１（イコライザともいう）、センスアンプ２２、セレクタ２４を有する。信号ＥＱ、ＥＱＢはプリチャージ回路２１をアクティブにするための信号であり、信号ＳＥＮ、ＳＥＮＢはセンスアンプ２２をアクティブにするための信号である。信号ＣＳＥＬは、複数のビット線対のいずれか一と、グローバルビット線対（ＧＢＬ，ＧＢＬＢ）と、を導通状態とするかを選択する信号である。
　図６に示す読み出し回路２３は、２セル幅（２ＴＲ）型のセンスアンプ２２を有する。２セル幅型のセンスアンプとは、ビット線対（ＢＬ，ＢＬＢ）間の幅（間隔）が、おおよそメモリセル２つ分に相当するセンスアンプのことを言う。なおメモリセル３２は、１ＴＲ１Ｃであるためトランジスタ１つ分の幅（１ＴＲ）となる。つまり、センスアンプ２２とメモリセル３２とを重ねて設ける場合、読み出し回路２３と電気的に接続されるセルアレイ３１は、一対のビット線対（ＢＬ，ＢＬＢ）に接続されたセルアレイ３１とすることができる。この場合、センスアンプ２２とメモリセル３２との間の、ビット線対（ＢＬ，ＢＬＢ）の長さを短くすることができる。
　ビット線対（ＢＬ，ＢＬＢ）の長さを短くすることで、ビット線容量を小さくすることができる。読み出し性能に影響する指標として、ビット線容量（Ｃｂｉｔ）と容量素子３４の容量Ｃｓとの比がある。Ｃｓ／Ｃｂｉｔが大きいほど、メモリセル３２からデータを読み出した時に得られるビット線対（ＢＬ，ＢＬＢ）の電圧差は大きくなる。従って、Ｃｓ／Ｃｂｉｔが大きいほど、高速あるいは安定な読み出し動作を実現できる。同じ読み出し性能のもとでは、ビット線容量Ｃｂｉｔを小さくすることで、容量素子３４の容量Ｃｓを小さくすることができる。したがってメモリセル３２は、メモリセル３２がＤＯＳＲＡＭの場合、容量素子３４の容量Ｃｓがビット線容量Ｃｂｉｔと同じ場合は、Ｓｉトランジスタを用いた従来のＤＲＡＭと比較して、優れた読み出し性能を有する。
　メモリセル３２がＤＯＳＲＡＭの場合、ＯＳトランジスタが極小オフ電流であるため、ＤＲＡＭよりも小さい容量Ｃｓであっても、従来のＤＲＡＭと比較して優れた保持特性をもつ。このため、メモリセル３２がＤＯＳＲＡＭの場合、メモリセルの容量素子の容量値を、ＤＲＡＭの容量素子の容量値より小さくすることができ、好ましい。
　図６の回路図においては、読み出し回路２３とセルアレイ３１とにビット線対（ＢＬ，ＢＬＢ）が引き回されているように図示されているが、図７Ａに示すように、読み出し回路２３とセルアレイ３１とを積層することで、ビット線対（ＢＬ，ＢＬＢ）の引き回し部分は、セルアレイ３１が設けられる領域内のみに設けることが可能である。なお図７Ａでは、ワード線＜０＞乃至ＷＬ＜７＞とビット線対（ＢＬ，ＢＬＢ）とが、メモリセル３２が設けられる面において直交するよう図示しているが、斜交するように配置してもよい。この場合、メモリセル３２が設けられる領域も、ビット線対（ＢＬ，ＢＬＢ）に対して斜交するように配置すればよい。
　なお図７Ａでは、記憶ブロック６１におけるメモリセル３２とセンスアンプ２２との間のビット線対（ＢＬ，ＢＬＢ）の引き回し部分を１箇所として図示しているが他の構成でもよい。例えば図７Ｂに図示するように、メモリセル３２と同層にあるビット線対（ＢＬ，ＢＬＢ）と、センスアンプ２２と同層にあるビット線対（ＢＬ，ＢＬＢ）と、を複数の配線で電気的に接続する構成としてもよい。
　隣接するセルアレイ３１＿Ａ、３１＿Ｂ、および読み出し回路２３＿Ａ、２３＿Ｂは、図８Ａに図示するように配置することができる。なお図８Ａでは、セルアレイ３１＿Ａの各メモリセル３２＿Ａは、ワード線＜０＞乃至ＷＬ＜７＞とビット線対（ＢＬ＿Ａ，ＢＬＢ＿Ａ）に接続される構成を図示している。同様に、図８Ａではセルアレイ３１＿Ｂの各メモリセル３２＿Ｂは、ワード線＜８＞乃至ＷＬ＜１５＞とビット線対（ＢＬ＿Ｂ，ＢＬＢ＿Ｂ）に接続される構成を図示している。
　図８Ａの構成の場合、それぞれのビット線対（ＢＬ，ＢＬＢ）に負荷するビット線容量（負荷容量）を同程度とするために、同じワード線に接続されるメモリセル３２が１つであることが好ましい。そのため、ワード線とビット線対とを直交または斜交して配置する構成では、メモリセル３２をジグザグに配置し、隣接する領域にメモリセル３２を配置しない構成を取り得る。そのため、ワード線によって複数のメモリセルが同時に選択されても、それぞれのビット線対（ＢＬ，ＢＬＢ）に負荷するビット線容量（負荷容量）を同程度とする構成がより好ましい。
　例えば図８Ｂに図示するように配線層７０＿Ａ、７０＿Ｂを設ける構成が好ましい。図８Ｂでは、ワード線とビット線対とを直交または斜交する位置ごとにメモリセル３２を配置する構成としている。図８Ｂでは、隣接する記憶ブロックにおいて、メモリセル３２と同層にあるビット線対（ＢＬ１＿Ａ，ＢＬ２＿Ａ）およびビット線（ＢＬ１＿Ｂ，ＢＬ２＿Ｂ）を図示している。配線層７０＿Ａ、７０＿Ｂでは、ビット線ＢＬ２＿Ａと反転ビット線ＢＬＢ＿Ｂとを接続する。配線層７０＿Ａ、７０＿Ｂでは、ビット線ＢＬ１＿Ｂとビット線ＢＬ＿Ａとを接続する。配線層７０＿Ａ、７０＿Ｂでは、ビット線ＢＬ２＿Ｂとビット線ＢＬ＿Ｂとを接続する。
　当該構成とすることで、ワード線＜０＞乃至ＷＬ＜７＞のいずれか一によって選択されたセルアレイ３１＿Ａが有するメモリセル３２＿Ａのデータは、センスアンプ２２＿Ａとセンスアンプ２２＿Ｂとに振り分けて出力することができる。同様にワード線＜８＞乃至ＷＬ＜１５＞のいずれか一によって選択されたセルアレイ３１＿Ｂが有するメモリセル３２＿Ｂのデータは、センスアンプ２２＿Ａとセンスアンプ２２＿Ｂとに振り分けて出力することができる。センスアンプ２２＿Ａとセンスアンプ２２＿Ｂとにおいて、ビット線対（ＢＬ＿Ａ，ＢＬＢ＿Ａ）とビット線対（ＢＬ＿Ｂ，ＢＬＢ＿Ｂ）の負荷容量は、配線層７０＿Ａ、７０＿Ｂによって、同程度とすることができる。そのため、ビット線対（ＢＬ，ＢＬＢ）の負荷容量を同じ値に近づけるとともに、単位面積当たりのメモリセルの密度を高める構成とすることができる。
　図９は、記憶装置１０のより詳細な構成例を説明するためのブロック図である。
　図９に図示する記憶装置１０では、図１Ａ等で説明した入出力回路５０、コントロール回路４０、記憶ブロックアレイ６０を図示している。
　また図９では、一例として、インターフェース回路であるＩ２Ｃレシーバ４１、ＬＶＤＳ回路４３、ＬＶＤＳ回路４４を図示している。なおインターフェース回路は、入出力回路５０と別の構成として図示しているが、入出力回路５０の一部の構成であってもよい。
　また図９では、一例として設定レジスタ４２およびデコーダ３５を図示している。また図９に示す記憶ブロックアレイ６０では、複数の記憶ブロック６１を図示している。上述したように記憶ブロック６１は、素子層２０に設けられたセルアレイ３１および素子層３０に設けられた読み出し回路２３をそれぞれ有する。また、コントロール回路４０は、レジスタ４５、およびレジスタ４６を有する。
　入出力回路５０は、外部機器と信号の受け渡しを行なう機能を有する。記憶装置１０の動作条件などは、設定レジスタ４２に記憶されている設定パラメータにより決定される。設定パラメータは、入出力回路５０およびＩ２Ｃレシーバ４１を介して設定レジスタ４２に書き込まれる。なお、目的または用途などに応じてＩ２Ｃレシーバ４１は省略してもよい。
　設定パラメータの一例として、リフレッシュ動作の実行間隔または回路動作の動作タイミングなどの指定情報などがある。コントロール回路４０は設定パラメータおよび外部からのコマンド信号を処理して記憶装置１０の動作モードを決定する機能を有する。コントロール回路４０は、色々な制御信号を生成して、記憶装置１０全体の動作を制御する機能を有する。
　また、外部から入出力回路５０を介してコントロール回路４０に、リセット信号ｒｅｓ、アドレス信号ＡＤＤＲ、行アドレス識別信号ＲＡＳ（Ｒｏｗ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）、列アドレス識別信号ＣＡＳ（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）書き込みデータＷＤＡＴＡなどが供給される。データ書き込み用クロック信号は、ＬＶＤＳ回路４３を介してコントロール回路４０に供給される。
　また、コントロール回路４０から入出力回路５０に、読み出しデータＲＤＡＴＡが供給される。データ読み出し用クロック信号は、ＬＶＤＳ回路４４を介して入出力回路５０に供給される。
　書き込みデータＷＤＡＴＡは、データ書き込み用クロック信号に同期して転送され、コントロール回路４０内のレジスタ４６に保持される。コントロール回路４０はレジスタ４６に保持されているデータＷを記憶ブロックアレイ６０に供給する機能を有する。
　また、記憶ブロックアレイ６０から読み出されたデータＲは、読み出しデータＲＤＡＴＡとしてコントロール回路４０内のレジスタ４５に保持される。コントロール回路４０は、読み出しデータＲＤＡＴＡをデータ読み出し用クロック信号に同期して入出力回路５０に転送する機能を有する。
　また、コントロール回路４０は、列アドレス信号Ｃ＿ＡＤＤＲ、列選択イネーブル信号ＣＳＥＬ＿ＥＮ、データラッチ信号ＤＬＡＴ、グローバル書き込み許可信号ＧＷ＿ＥＮ、グローバル読み出し許可信号ＧＲ＿ＥＮ、グローバルセンスアンプ許可信号ＧＳＡ＿ＥＮ、グローバルイコライズ許可信号ＧＥＱ＿ＥＮＢ、ローカルセンスアンプ許可信号ＬＳＡ＿ＥＮ、ローカルイコライズ許可信号ＬＥＱ＿ＥＮＢ、およびワード線アドレス選択信号ＷＬ＿ＡＤＤＲなどを出力する機能を有する。
　列アドレス信号Ｃ＿ＡＤＤＲおよび列選択イネーブル信号ＣＳＥＬ＿ＥＮはデコーダ３５に供給される。
　図１０Ａ乃至図１０Ｅは、上述したメモリセル３２に適用可能なＯＳトランジスタを有するメモリセルの構成例について説明する回路図である。ＯＳトランジスタを有するメモリセルの構成としては、上述したようにＤＯＳＲＡＭまたはＮＯＳＲＡＭを一例として挙げることができる。
　図１０Ａには、メモリセル３２に適用可能な１Ｔ１Ｃ（容量）型のＤＯＳＲＡＭのメモリセルの例を示す。図１０Ａに示すメモリセル３２は、ワード線ＷＬ、ビット線ＢＬ、容量線ＣＤＬ、バックゲート電圧を供給する配線として機能する配線ＢＧＬに電気的に接続されている。メモリセル３２は、トランジスタ３３、容量素子３４を有する。トランジスタ３３のバックゲートは配線ＢＧＬに電気的に接続されている。
　トランジスタ３３は、ＯＳトランジスタである。ＯＳトランジスタは、オフ電流が極めて低い。そのためメモリセル３２は、データのリフレッシュの頻度を低減することができる。そのため、データ保持に要する電力を低減することができる。
　図１０Ｂには、メモリセル３２に適用可能な２トランジスタ型（２Ｔ）ゲインセルのＮＯＳＲＡＭのメモリセルの例を示す。図１０Ｂに示すメモリセル３２Ａは、トランジスタ３３Ａ、３３Ｂ、容量素子３４を有する。なおＮＯＳＲＡＭのメモリセルが有する容量素子３４は、トランジスタのゲート容量などの寄生容量を利用することで省略することも可能である。トランジスタ３３Ａは書き込みトランジスタであり、トランジスタ３３Ｂは読み出しトランジスタである。トランジスタ３３Ａ、３３Ｂのバックゲートは配線ＢＧＬに電気的に接続されている。
　ＯＳトランジスタで書き込みトランジスタを構成しているため書き込みトランジスタをオフにすることでデータに応じた電荷を保持し続けることができる。そのためメモリセル３２Ａは、データ保持に電力を消費しない。従って、メモリセル３２Ａは長期間データを保持可能な低消費電力なメモリセルとして機能させることができる。
　図１０Ｃ乃至図１０Ｅを参照して、ＮＯＳＲＡＭに適用されるメモリセルの他の構成例を説明する。
　図１０Ｃに示すメモリセル３２Ｂは、３Ｔ型ゲインセルであり、トランジスタ３３Ａ、３３Ｂ、３３Ｃ、および容量素子３４を有する。トランジスタ３３Ａ、３３Ｂ、３３Ｃはそれぞれ、書き込みトランジスタ、読み出しトランジスタ、選択トランジスタである。トランジスタ３３Ａ、３３Ｂ、３３Ｃのバックゲートは配線ＢＧＬに電気的に接続されている。メモリセル３２Ｂは、ワード線ＲＷＬ、ＷＷＬ、ビット線ＲＢＬ、ＷＢＬ、容量線ＣＤＬ、電源線ＰＬ２に電気的に接続されている。例えば、容量線ＣＤＬ、電源線ＰＬ２には、電圧ＧＮＤ（低レベル側電源電圧）が入力される。
　図１０Ｄに２Ｔ型ゲインセルの他の構成例を示す。図１０Ｄに示すメモリセル３２Ｃでは、読み出しトランジスタがバックゲートを有しないＯＳトランジスタで構成されている点が、図１０Ｂに示すメモリセル３２Ａと異なる。
　図１０Ｅに３Ｔ型ゲインセルの他の構成例を示す。図１０Ｅに示すメモリセル３２Ｄでは、読み出しトランジスタ、選択トランジスタとしてバックゲートを有しないＯＳトランジスタで構成されている点が、図１０Ｂに示すメモリセル３２Ａと異なる。
　上掲のゲインセルにおいて、配線ＲＢＬ、配線ＷＢＬを兼ねるビット線を設けてもよい。
　メモリセル３２がＤＯＳＲＡＭ、ＮＯＳＲＡＭの場合、アクセストランジスタであるトランジスタ（図１０Ａ乃至図１０Ｅのトランジスタ３３、３３Ａ）のゲートに接続された配線（図１０Ａ乃至図１０Ｅのワード線ＷＬ、ＷＷＬ）に、当該トランジスタがオフとなる電圧を印加した状態とし、その他の部分をパワーゲーティングすることができる。当該構成とすることで、メモリセル３２にデータを格納した状態で電源電圧の供給の停止を行うことができる。
　図１１Ａ、図１１Ｂは、上述した記憶装置１０を集積回路（ＩＣチップという）に適用した構成を説明する模式図である。記憶装置１０は、複数の素子層をパッケージ用の基板上に実装することで、１つのＩＣチップとすることができる。図１１Ａ、図１１Ｂに、その構成の一例を示す。
　図１１Ａに図示するＩＣチップ１１Ａの断面模式図は、パッケージ基板１０１上にベースダイとなる素子層２０を有し、一例として４層の素子層３０＿１乃至３０＿４が素子層２０上に積層された記憶装置１０を図示している。パッケージ基板１０１には、記憶装置１０をプリント基板等と接続するためのソルダーボール１０２が設けられている。素子層３０＿１乃至３０＿４には、素子層を貫通して設けられた貫通電極５４が設けられる。素子層３０＿１乃至３０＿４は、互いに、表面に露出して設けられた電極５６を用いて貼り合わされる。電極５６を用いて異なる層を電気的に接合する技術としては、Ｃｕ−Ｃｕ接合を用いることができる。Ｃｕ−Ｃｕ接合は、Ｃｕ（銅）のパッド同士を接続することで電気的導通を図る技術である。
　図１１Ａで示すように複数の素子層３０＿１乃至３０＿４を３次元的に積層する場合、素子層同士は互いに、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）などの貫通電極を用いる技術、あるいはＣｕ−Ｃｕ直接接合技術などを用いて電気的に接続される。このような構成とすることで、各素子層に供給される信号等は、各素子層内部での配線により分配することができる。またメインメモリとして適用可能な記憶装置を、ＯＳトランジスタを用いたメモリに変更することで、ＯＳトランジスタの極めて低いオフ電流の特性を利用した低消費電力化が可能となる。
　また別の例として図１１Ｂに図示するＩＣチップ１１Ｂの断面模式図は、パッケージ基板１０１上にベースダイとなる素子層２０を有し、一例として４層の素子層３０＿１乃至３０＿４が素子層２０上に積層された記憶装置１０を図示している。素子層２０および素子層３０＿１乃至３０＿４を電気的に接続するための電極５８は、Ｓｉトランジスタであるトランジスタ５９またはＯＳトランジスタであるトランジスタ５７を作製する工程にて設けることができる。
　図１１Ｂに図示するＩＣチップ１１Ｂの断面模式図は、トランジスタ５９を有する素子層２０と、トランジスタ５７を有する素子層３０＿１乃至３０＿４と、の間の接続は、ＴＳＶなどの貫通電極を用いる技術またはＣｕ−Ｃｕ直接接合技術を用いない、モノリシックな構成とすることができる。素子層２０上の素子層３０＿１乃至３０＿４は、素子層３０＿１乃至３０＿４が有するトランジスタ５７とともに設けられる配線を、上層または下層の素子層と接続するための電極５８として用いる構成とすることができる。
　トランジスタ５７とともに設けられる配線の間隔は、ＴＳＶまたはＣｕ−Ｃｕ直接接合技術で用いられる貫通電極と比べて、微細加工が可能である。そのため、図１１Ｂに示すＩＣチップ１１Ｂの構成では、上層または下層の素子層と接続するための電極の本数を増やすことができる。そのため、素子層３０＿１乃至３０＿４に設けられるメモリセルを有するセルアレイ３１と、素子層２０に設けられる読み出し回路２３と、の配線数（信号線数）を増やすことができる。そのため、素子層２０と素子層３０との間で送受信される信号の転送量（バンド幅）を拡大することができる。バンド幅を拡大することで、単位時間当たりのセルアレイ３１と読み出し回路２３との間のデータ転送量を増やすことができる。
　また別の例として、図１２には、図１１Ｂで図示したＩＣチップ１１Ｂと別の機能回路、例えば演算装置３００を一体としたＩＣチップ１１Ｃの模式図を示す。図１２の構成では、演算装置３００と記憶装置１０を別々の工程で作製し、その後同じパッケージ基板１０１上に配置することができる。
　パッケージ基板１０１上には、ＩＣチップ１１Ｂが有する記憶装置１０と、演算装置３００と、を電気的に接続するための配線が設けられたインターポーザ１０３が設けられる。インターポーザ１０３に設けられる配線は、バス配線２００として機能することができる。インターポーザ１０３上では、記憶装置１０の他、演算装置３００を構成する素子層２０および素子層３０を図示している。素子層２０および素子層３０は、Ｓｉトランジスタであるトランジスタ５９またはＯＳトランジスタであるトランジスタ５７を有する。
　図１２に図示するＩＣチップ１１Ｃの模式図において、演算装置３００の構成例としては、トランジスタ５９を有する素子層２０と、トランジスタ５７を有する素子層３０と、の間の接続は、ＴＳＶなどの貫通電極を用いる技術またはＣｕ−Ｃｕ直接接合技術、または図１１Ｂに図示したモノリシックな構成、とすることができる。
　また図１２に図示する演算装置３００の構成例では、素子層３０において、ＯＳトランジスタを有するデータ保持を行う回路を有する場合、素子層２０が有するレジスタ等のデータをバックアップするバックアップ回路とすることができる。この場合、素子層３０が有するＯＳトランジスタをオフとなる電圧を印加した状態とすることでバックアップ回路として機能させることができる。そのため、素子層２０が有する各回路をパワーゲーティングすることができる。当該構成とすることで、演算装置３００にデータを保持した状態で電源電圧の供給の停止を行うことができる。
　本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
　本実施の形態では、上記実施の形態で説明した半導体装置に適用可能なトランジスタの構成について説明する。一例として、異なる電気特性を有するトランジスタを積層して設ける構成について説明する。当該構成とすることで、半導体装置の設計自由度を高めることができる。また、異なる電気特性を有するトランジスタを積層して設けることで、半導体装置の集積度を高めることができる。
　半導体装置の断面構造の一部を図１３に示す。図１３に示す半導体装置は、トランジスタ５５０と、トランジスタ５００と、容量６００と、を有している。図１４Ａはトランジスタ５００のチャネル長方向の断面図であり、図１４Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図１４Ｃはトランジスタ５５０のチャネル幅方向の断面図である。例えば、トランジスタ５００は上記実施の形態に示したＳｉトランジスタに相当し、トランジスタ５５０はＯＳトランジスタに相当する。
　図１３では、トランジスタ５００はトランジスタ５５０の上方に設けられ、容量６００はトランジスタ５５０、およびトランジスタ５００の上方に設けられている。
　トランジスタ５５０は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
　図１４Ｃに示すように、トランジスタ５５０は、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ５５０をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ５５０のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ５５０のオフ特性を向上させることができる。
　なお、トランジスタ５５０は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ヒ化ガリウム）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ５５０をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン、窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン、アルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　トランジスタ５５０は、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などを用いて形成してもよい。
　また、ＳＯＩ基板としては、鏡面研磨ウエハに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて形成されたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）基板、または水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法、ＥＬＴＲＡＮ法（登録商標：Ｅｐｉｔａｘｉａｌ　Ｌａｙｅｒ　Ｔｒａｎｓｆｅｒ）などを用いて形成されたＳＯＩ基板を用いてもよい。単結晶基板を用いて形成されたトランジスタは、チャネル形成領域に単結晶半導体を有する。
　トランジスタ５５０を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体３２２は、その下方に設けられるトランジスタ５５０などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１１、またはトランジスタ５５０などから、トランジスタ５００が設けられる領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１×１０１６ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量６００、またはトランジスタ５００と接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０は、プラグまたは配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構成をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　各プラグ、および配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１３では、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ５５０と接続するプラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ５５０からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構成であることが好ましい。
　絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図１３では、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグまたは配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図１３では、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグまたは配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図１３では、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグまたは配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、および導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
　絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６のいずれかは、酸素、水素などに対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体５１０、および絶縁体５１４には、例えば、基板３１１、またはトランジスタ５５０を設ける領域などから、トランジスタ５００を設ける領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、および絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、例えば、絶縁体５１２、および絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、および絶縁体５１６として、酸化シリコン膜または酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６には、導電体５１８、およびトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量６００、またはトランジスタ５５０と接続するプラグ、または配線としての機能を有する。導電体５１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体５１０、および絶縁体５１４と接する領域の導電体５１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ５５０とトランジスタ５００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体５１６の上方には、トランジスタ５００が設けられている。
　図１４Ａおよび図１４Ｂに示すように、トランジスタ５００は、絶縁体５１４および絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６および導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａおよび導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面および側面に配置された絶縁体５４５と、絶縁体５４５の形成面に配置された導電体５６０と、を有する。
　また、図１４Ａおよび図１４Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、および導電体５４２ｂと、絶縁体５８０の間に絶縁体５４４が配置されることが好ましい。また、図１４Ａおよび図１４Ｂに示すように、導電体５６０は、絶縁体５４５の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図１４Ａおよび図１４Ｂに示すように、絶縁体５８０、導電体５６０、および絶縁体５４５の上に絶縁体５７４が配置されることが好ましい。
　なお、本明細書などにおいて、酸化物５３０ａ、および酸化物５３０ｂをまとめて酸化物５３０という場合がある。
　なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、および酸化物５３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、または３層以上の積層構成を設ける構成にしてもよい。
　また、トランジスタ５００では、導電体５６０を２層の積層構成として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構成であってもよいし、３層以上の積層構成であってもよい。また、図１３、および図１４Ａに示すトランジスタ５００は一例であり、その構成に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。
　ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａおよび導電体５４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａおよび導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるため、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
　さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるため、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａおよび導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
　導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。これにより、導電体５６０、および導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
　本明細書等において、第１のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる構造を有する。一方で、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造の一種として捉えることも可能である。なお、本明細書等において、Ｆｉｎ型構造とは、ゲート電極が少なくともチャネルの２面以上（具体的には、２面、３面、または４面等）を包むように配置される構造を示す。Ｆｉｎ型構造、およびＳ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　トランジスタを、上記のＳ−ｃｈａｎｎｅｌ構造とすることで、チャネル形成領域を電気的に取り囲むことができる。なお、Ｓ−ｃｈａｎｎｅｌ構造は、チャネル形成領域を電気的に取り囲んでいる構造であるため、実質的にＧＡＡ（Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造、またはＬＧＡＡ（Ｌａｔｅｒａｌ　Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造と、同等の構造であるともいえる。トランジスタをＳ−ｃｈａｎｎｅｌ構造、ＧＡＡ構造、又はＬＧＡＡ構造とすることで、酸化物５３０とゲート絶縁体との界面又は界面近傍に形成されるチャネル形成領域を、酸化物５３０のバルク全体とすることができる。したがって、トランジスタに流れる電流密度を向上させることが可能となるため、トランジスタのオン電流を高め、またはトランジスタの電界効果移動度を高めることが期待できる。
　また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａおよび導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、または３層以上の積層構成として設ける構成にしてもよい。
　ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
　例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
　また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。なお、本実施の形態では導電体５０３を導電体５０３ａと導電体５０３ｂの積層で図示したが、導電体５０３は単層構成であってもよい。
　絶縁体５２０、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
　ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。当該酸素は、加熱により膜中から放出されやすい。本明細書などでは、加熱により放出される酸素を「過剰酸素」と呼ぶ場合がある。つまり、絶縁体５２４には、過剰酸素を含む領域（「過剰酸素領域」ともいう。）が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）を低減し、トランジスタ５００の信頼性を向上させることができる。なお、酸化物５３０中の酸素欠損に水素が入った場合、当該欠陥（以下、ＶＯＨと呼ぶ場合がある。）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水分、水素などの不純物を除去すること（「脱水」または「脱水素化処理」ともいう。）と、酸化物半導体に酸素を供給して酸素欠損を補償すること（「加酸素化処理」ともいう。）が重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→Ｖｏ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２ａおよび５４２ｂにゲッタリングされる場合がある。
　また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
　また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
　なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「Ｖｏ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
　また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
　絶縁体５２２が、酸素、不純物などの拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４、酸化物５３０などが有する酸素と反応することを抑制することができる。
　絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、オフ電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出、またはトランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
　または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構成の絶縁体５２０を得ることができる。
　なお、図１４Ａおよび図１４Ｂのトランジスタ５００では、３層の積層構成からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、および絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、または４層以上の積層構成を有していてもよい。その場合、同じ材料からなる積層構成に限定されず、異なる材料からなる積層構成でもよい。
　トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いる。
　酸化物半導体として機能する金属酸化物の形成は、スパッタリング法で行ってもよいし、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で行ってもよい。なお、酸化物半導体として機能する金属酸化物については、他の実施の形態で詳細に説明する。
　また、酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構成物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
　なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の構成を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　また、酸化物５３０ａの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
　ここで、酸化物５３０ａおよび酸化物５３０ｂの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａおよび酸化物５３０ｂの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は大きいオン電流を得られる。
　酸化物５３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体５４２ａ、および導電体５４２ｂが設けられる。導電体５４２ａ、および導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があるため好ましい。
　また、図１４Ａでは、導電体５４２ａ、および導電体５４２ｂを単層構成として示したが、２層以上の積層構成としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構成、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構成、チタン膜上に銅膜を積層する二層構成、タングステン膜上に銅膜を積層する二層構成としてもよい。
　また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構成、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構成等がある。なお、酸化インジウム、酸化スズまたは酸化亜鉛を含む透明導電材料を用いてもよい。
　また、図１４Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、および領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
　酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア濃度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
　絶縁体５４４は、導電体５４２ａ、および導電体５４２ｂを覆うように設けられ、導電体５４２ａ、および導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
　絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタンまたは、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコンまたは窒化シリコンなども用いることができる。
　特に、絶縁体５４４として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、およびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、および導電体５４２ｂが耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない材料である場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　絶縁体５４４を有することで、絶縁体５８０に含まれる水、および水素などの不純物が酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５４２ａおよび５４２ｂが酸化するのを抑制することができる。
　絶縁体５４５は、第１のゲート絶縁膜として機能する。絶縁体５４５は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
　具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　過剰酸素を含む絶縁体を絶縁体５４５として設けることにより、絶縁体５４５から、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５４５中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体５４５の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁体５４５が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５４５と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５４５から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５４５から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
　なお、絶縁体５４５は、第２のゲート絶縁膜と同様に、積層構成としてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、オフ電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構成とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構成とすることができる。
　第１のゲート電極として機能する導電体５６０は、図１４Ａおよび図１４Ｂでは２層構成として示しているが、単層構成でもよいし、３層以上の積層構成であってもよい。
　導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５４５に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
　また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構成としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構成としてもよい。
　絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、および導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコン、および酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
　絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を設けることで、絶縁体５８０中の酸素を酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水または水素などの不純物濃度が低減されていることが好ましい。
　絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
　半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
　絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、および絶縁体５４５の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５４５、および絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
　例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
　特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
　また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
　また、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５４４に形成された開口に、導電体５４０ａ、および導電体５４０ｂを配置する。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａおよび導電体５４０ｂは、後述する導電体５４６、および導電体５４８と同様の構成である。
　絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素、水素などに対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、および絶縁体５８６には、導電体５４６、および導電体５４８等が埋め込まれている。
　導電体５４６、および導電体５４８は、容量６００、トランジスタ５００、またはトランジスタ５５０と接続するプラグ、または配線としての機能を有する。導電体５４６、および導電体５４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　また、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５２２または絶縁体５１４に達する開口を形成し、絶縁体５２２または絶縁体５１４に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２または絶縁体５１４と同様の材料を用いればよい。
　なお、本発明に用いることができるトランジスタは、図１４Ａ及び図１４Ｂに示すトランジスタ５００に限られるものではない。例えば、図１５に示す構造のトランジスタ５００を用いてもよい。図１５に示すトランジスタ５００は、絶縁体５５５が用いられている点、ならびに導電体５４２ａ（導電体５４２ａ１および導電体５４２ａ２）及び導電体５４２ｂ（導電体５４２ｂ１および導電体５４２ｂ２）が、積層構造である点において、図１４Ａ及び図１４Ｂに示すトランジスタと異なる。
　導電体５４２ａは、導電体５４２ａ１と、導電体５４２ａ１上の導電体５４２ａ２の積層構造であり、導電体５４２ｂは、導電体５４２ｂ１と、導電体５４２ｂ１上の導電体５４２ｂ２の積層構造である。酸化物５３０ｂに接する導電体５４２ａ１及び導電体５４２ｂ１は、金属窒化物などの酸化しにくい導電体であることが好ましい。これにより、酸化物５３０ｂに含まれる酸素によって、導電体５４２ａ及び導電体５４２ｂが過剰に酸化されるのを防ぐことができる。また、導電体５４２ａ２及び導電体５４２ｂ２は、導電体５４２ａ１及び導電体５４２ｂ１より導電性が高い、金属層などの導電体であることが好ましい。これにより、導電体５４２ａ及び導電体５４２ｂを、導電性が高い配線または電極として機能させることができる。このようにして、活性層として機能する酸化物５３０の上面に接して、配線または電極として機能する導電体５４２ａ及び導電体５４２ｂが設けられた、半導体装置を提供することができる。
　導電体５４２ａ１、５４２ｂ１としては、金属窒化物を用いることが好ましく、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタル及びアルミニウムを含む窒化物、チタン及びアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、ルテニウム、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　また、導電体５４２ａ２及び導電体５４２ｂ２は、導電体５４２ａ１及び導電体５４２ｂ１よりも、導電性が高いことが好ましい。例えば、導電体５４２ａ２及び導電体５４２ｂ２の膜厚を、導電体５４２ａ１及び導電体５４２ｂ１の膜厚より大きくすることが好ましい。導電体５４２ａ２及び導電体５４２ｂ２としては、上記導電体５６０ｂに用いることが可能な導電体を用いればよい。上記のような構造にすることで、導電体５４２ａ２及び導電体５４２ｂ２の抵抗を低減することができる。
　例えば、導電体５４２ａ１及び導電体５４２ｂ１として、窒化タンタルまたは窒化チタンを用い、導電体５４２ａ２及び導電体５４２ｂ２として、タングステンを用いることができる。
　図１５に示すように、トランジスタ５００のチャネル長方向の断面視において、導電体５４２ａ１と導電体５４２ｂ１の間の距離は、導電体５４２ａ２と導電体５４２ｂ２の間の距離より小さい。このような構成にすることで、ソースとドレインの間の距離をより短くし、それに応じてチャネル長を短くすることが可能になる。よって、トランジスタ５００の周波数特性を向上させることができる。このように、半導体装置の微細化を図ることで、動作速度の向上した半導体装置を提供することができる。
　絶縁体５５５は、窒化物などの酸化しにくい絶縁体であることが好ましい。絶縁体５５５は、導電体５４２ａ２の側面、及び導電体５４２ｂ２の側面に接して形成されており、導電体５４２ａ２、及び導電体５４２ｂ２を保護する機能を有する。絶縁体５５５は、酸化雰囲気に曝されるため、酸化されにくい無機絶縁体が好ましい。また、絶縁体５５５は、導電体５４２ａ２及び導電体５４２ｂ２に接するため、導電体５４２ａ２、５４２ｂ２を酸化させにくい、無機絶縁体であることが好ましい。よって、絶縁体５５５は、酸素に対するバリア性を有する絶縁性材料を用いることが好ましい。例えば、絶縁体５５５として、窒化シリコンを用いることができる。
　図１５に示すトランジスタ５００は、絶縁体５８０及び絶縁体５４４に開口を形成し、当該開口の側壁に接して絶縁体５５５を形成し、さらにマスクを用いて、導電体５４２ａ１と導電体５４２ｂ１を分断することで、形成される。ここで、上記開口は、導電体５４２ａ２と導電体５４２ｂ２の間の領域と重畳する。また、導電体５４２ａ１及び導電体５４２ｂ１の一部は、上記開口内に突出するように形成されている。よって、絶縁体５５５は、上記開口内で、導電体５４２ａ１の上面、導電体５４２ｂ１の上面、導電体５４２ａ２の側面、及び導電体５４２ｂ２の側面に接する。また、絶縁体５４５は、導電体５４２ａ１と導電体５４２ｂ１の間の領域において、酸化物５３０の上面と接する。
　導電体５４２ａ１と導電体５４２ｂ１を分断した後で、絶縁体５４５を成膜する前に、酸素を含む雰囲気で熱処理を行うことが好ましい。これにより、酸化物５３０ａ及び酸化物５３０ｂに酸素を供給して、酸素欠損の低減を図ることができる。さらに、絶縁体５５５が、導電体５４２ａ２の側面、及び導電体５４２ｂ２の側面に接して形成されていることで、導電体５４２ａ２及び導電体５４２ｂ２が過剰に酸化されるのを防ぐことができる。以上により、トランジスタの電気特性、及び信頼性を向上させることができる。また、同一基板上に複数形成されるトランジスタの電気特性のばらつきを抑制することができる。
　また、トランジスタ５００において、図１５に示すように、絶縁体５２４を島状に形成してもよい。ここで、絶縁体５２４は、酸化物５３０と側端部が概略一致するように形成してもよい。
　また、トランジスタ５００において、図１５に示すように、絶縁体５２２が絶縁体５１６及び導電体５０３と接する構成にしてもよい。言い換えると、図１４Ａ及び図１４Ｂに示す絶縁体５２０を設けない構成にしてもよい。
　続いて、トランジスタ５００の上方には、容量６００が設けられている。容量６００は、導電体６１０と、導電体６２０と、絶縁体６３０とを有する。
　また、導電体５４６、および導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、または配線としての機能を有する。導電体６１０は、容量６００の電極としての機能を有する。なお、導電体６１２、および導電体６１０は、同時に形成することができる。
　導電体６１２、および導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウムスズ酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウムスズ酸化物などの導電性材料を適用することもできる。
　本実施の形態では、導電体６１２、および導電体６１０を単層構成で示したが、当該構成に限定されず、２層以上の積層構成でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構成と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）、Ａｌ（アルミニウム）等を用いればよい。
　導電体６２０、および絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６４０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
　本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。
　本発明の一態様の半導体装置に用いることができる基板としては、ガラス基板、石英基板、サファイア基板、セラミックス基板、金属基板（例えば、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板など）、半導体基板（例えば、単結晶半導体基板、多結晶半導体基板、または化合物半導体基板など）ＳＯＩ（ＳＯＩ：Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板、などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノシリケートガラス、またはアルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。他にも、結晶化ガラスなどを用いることができる。
　または、基板として、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどを用いることができる。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものが挙げられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、またはポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド樹脂、エポキシ樹脂、無機蒸着フィルム、または紙類などがある。特に、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、または回路の高集積化を図ることができる。
　また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタ、抵抗、および／または容量などを形成してもよい。または、基板と、トランジスタ、抵抗、および／または容量などの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタ、抵抗、および／または容量などは耐熱性の劣る基板、可撓性の基板などにも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構成の構成、基板上にポリイミド等の有機樹脂膜が形成された構成、水素を含むシリコン膜等を用いることができる。
　つまり、ある基板上に半導体装置を形成し、その後、別の基板に半導体装置を転置してもよい。半導体装置が転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板を用いることにより、可撓性を有する半導体装置の製造、壊れにくい半導体装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。
　可撓性を有する基板上に半導体装置を設けることで、重量の増加を抑え、且つ破損しにくい半導体装置を提供することができる。
　なお、図１３に示すトランジスタ５５０は一例であり、その構成に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路（ｎチャネル型トランジスタのみ、などと同極性のトランジスタを意味する）とする場合、トランジスタ５５０の構成を、トランジスタ５００と同様の構成にすればよい。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態および実施例などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、記憶装置等に適用可能な積層されたＯＳトランジスタを有する素子層の断面構成例について説明する。本実施の形態では、ＤＯＳＲＡＭおよびＮＯＳＲＡＭといった回路構成に適用可能な断面模式図の一例について説明する。
＜ＤＯＳＲＡＭの構成例１＞
　図１６に、ＤＯＳＲＡＭの回路構成を用いた場合の断面構成例を示す。図１６では、素子層７０１の上に素子層７００［１］乃至素子層７００［４］が積層されている場合を例示している。
　また、図１６では、素子層７０１が有するトランジスタ５５０を例示している。トランジスタ５５０は、上記実施の形態で説明したトランジスタ５５０を適用することができる。
　なお、図１６に示すトランジスタ５５０は一例であり、その構造に限定されず、回路構成または駆動方法に応じて適切なトランジスタを用いればよい。
　素子層７０１と素子層７００の間、または、ｋ層目の素子層７００とｋ＋１層目の素子層７００の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。なお、本実施の形態などでは、ｋ層目の素子層７００を素子層７００［ｋ］と示し、ｋ＋１層目の素子層７００を素子層７００［ｋ＋１］と示す場合がある。ここで、ｋは１以上Ｎ以下の整数である。また、本実施の形態などにおいて「ｋ＋α（αは１以上の整数）」または「ｋ−α」と示した場合、「ｋ＋α」および「ｋ−α」それぞれの解は１以上Ｎ以下の整数とする。
　また、配線層は、設計に応じて複数層設けることができる。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ５５０上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。また、絶縁体３２０および絶縁体３２２には導電体３２８などが埋め込まれている。また、絶縁体３２４および絶縁体３２６には導電体３３０などが埋め込まれている。なお、導電体３２８および導電体３３０はコンタクトプラグまたは配線として機能する。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２０の上面は、平坦性を高めるためにＣＭＰ法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２６および導電体３３０上に、配線層を設けてもよい。例えば、図１６において、絶縁体３２６および導電体３３０上に、絶縁体３５０、絶縁体３５７、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。絶縁体３５０、絶縁体３５７、および絶縁体３５２には、導電体３５６が形成されている。導電体３５６は、コンタクトプラグまたは配線として機能する。
　絶縁体３５４の上には素子層７００［１］が有する絶縁体５１４が設けられている。また、絶縁体５１４および絶縁体３５４には導電体３５８が埋め込まれている。導電体３５８は、コンタクトプラグまたは配線として機能する。例えば、ビット線ＢＬとトランジスタ５５０は、導電体３５８、導電体３５６、および導電体３３０などを介して電気的に接続される。
　図１７Ａに素子層７００［ｋ］の断面構造例を示す。また、図１７Ｂに、図１７Ａの等価回路図を示す。図１７Ａでは、１つのビット線ＢＬに２つのメモリセルＭＣが電気的に接続する例を示している。
　図１６および図１７Ａに示すメモリセルＭＣは、トランジスタＭ１および容量素子Ｃを有する。トランジスタＭ１として、例えば、上記実施の形態に示したトランジスタ５００を用いることができる。
　なお、本実施の形態では、トランジスタＭ１としてトランジスタ５００の変形例を示している。具体的には、トランジスタＭ１では、導電体５４２ａおよび導電体５４２ｂが、金属酸化物５３１（金属酸化物５３１ａおよび金属酸化物５３１ｂ）の端部を越えて延在している点が、トランジスタ５００と異なる。
　また、図１６および図１７Ａに示すメモリセルＭＣは、容量素子Ｃの一方の端子として機能する導電体１５６と、誘電体として機能する絶縁体１５３と、容量素子Ｃの他方の端子として機能する導電体１６０（導電体１６０ａおよび導電体１６０ｂ）と、を有する。導電体１５６は導電体５４２ｂの一部と電気的に接続される。また、導電体１６０は配線ＰＬ（図１７Ａに図示せず。）と電気的に接続される。
　容量素子Ｃは、絶縁体５７４、絶縁体５８０、および絶縁体５５４の一部を除去して設けられた開口部に形成されている。導電体１５６、絶縁体５８０、および絶縁体５５４は、該開口部の側面に沿って形成されるため、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましい。
　また、導電体１５６および導電体１６０は、導電体５０５または導電体５６０に用いることができる導電体を用いればよい。例えば、導電体１５６として、ＡＬＤ法を用いて形成した窒化チタンを用いればよい。また、導電体１６０ａとして、ＡＬＤ法を用いて形成した窒化チタンを用い、導電体１６０ｂとして、ＣＶＤ法を用いて形成したタングステンを用いればよい。なお、絶縁体１５３に対するタングステンの密着性が十分高い場合は、導電体１６０として、ＣＶＤ法を用いて形成したタングステンの単層膜を用いてもよい。
　絶縁体１５３には、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体を用いることが好ましい。例えば、高誘電率材料の絶縁体として、アルミニウム、ハフニウム、ジルコニウム、及びガリウムなどから選ばれた金属元素を一種以上含む、酸化物、酸化窒化物、窒化酸化物、または窒化物を用いることができる。また、上記酸化物、酸化窒化物、窒化酸化物、または窒化物に、シリコンを含有させてもよい。また、上記の材料からなる絶縁層を積層して用いることもできる。絶縁体１５３としては、例えば、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムとの、３層の積層構造などが挙げられる。なお、当該３層の積層構造は、ＺｒＯｘａ＼ＡｌＯｘｂ＼ＺｒＯｘｃ（ＺＡＺ）と呼称してもよい。なお、上述のｘａ、ｘｂ、及びｘｃは、それぞれ任意単位である。
　例えば、高誘電率材料の絶縁体として、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、シリコンおよびジルコニウムを有する酸化物、シリコンおよびジルコニウムを有する酸化窒化物、ハフニウムおよびジルコニウムを有する酸化物、ハフニウムおよびジルコニウムを有する酸化窒化物、などを用いることができる。このような高誘電率材料を用いることで、オフ電流を抑制できる程度に絶縁体１５３を厚くし、かつ、容量素子Ｃの静電容量を十分確保することができる。
　また、上記の材料からなる絶縁層を積層して用いることが好ましく、高誘電率材料と、当該高誘電率材料より絶縁耐力が大きい材料との積層構造を用いることが好ましい。例えば、絶縁体１５３として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、容量素子Ｃの静電破壊を抑制することができる。
＜ＮＯＳＲＡＭの構成例＞
　図１８に、ＮＯＳＲＡＭのメモリセルの回路構成を用いた場合の断面構成例を示す。なお、図１８は、図１６の変形例でもある。また、図１９Ａに素子層７００［ｋ］の断面構造例を示す。また、図１９Ｂに、図１９Ａの等価回路図を示す。
　図１８および図１９Ａに示すメモリセルＭＣは、絶縁体５１４の上にトランジスタＭ１、トランジスタＭ２、およびトランジスタＭ３を有する。また、絶縁体５１４の上に導電体２１５が設けられている。導電体２１５は導電体５０５と同じ材料かつ同じ工程で同時に形成できる。
　また、図１８および図１９Ａに示すトランジスタＭ２およびトランジスタＭ３は、１つの島状の金属酸化物５３１を両者が共用している。言い換えると、１つの島状の金属酸化物５３１の一部がトランジスタＭ２のチャネル形成領域として機能し、他の一部がトランジスタＭ３のチャネル形成領域として機能する。また、トランジスタＭ２のソースとトランジスタＭ３のドレイン、もしくは、トランジスタＭ２のドレインとトランジスタＭ３のソースが共用される。よって、トランジスタＭ２とトランジスタＭ３をそれぞれ独立して設ける場合よりも、トランジスタの占有面積が少ない。
　また、図１８および図１９Ａに示すメモリセルＭＣは、絶縁体５８１の上に絶縁体２８７が設けられ、絶縁体２８７に導電体１６１が埋め込まれている。また、絶縁体２８７および導電体１６１の上に素子層７００［ｋ＋１］の絶縁体５１４が設けられている。
　図１８および図１９Ａにおいて、素子層７００［ｋ＋１］の導電体２１５が容量素子Ｃの一方の端子として機能し、素子層７００［ｋ＋１］の絶縁体５１４が容量素子Ｃの誘電体として機能し、導電体１６１が容量素子Ｃの他方の端子として機能する。また、トランジスタＭ１のソースまたはドレインの他方はコンタクトプラグを介して導電体１６１と電気的に接続され、トランジスタＭ２のゲートは他のコンタクトプラグを介して導電体１６１と電気的に接続される。
＜ＤＯＳＲＡＭの構成例２＞
　次に、図１６乃至図１９Ａ、図１９Ｂとは異なる、本発明の一態様の記憶装置等に適用可能な積層されたＯＳトランジスタを有する素子層の断面構成例を図２０に示す。図２０に示す記憶装置１０Ｖは、図２０に図示する素子層７００［１］乃至素子層７００［３］に備わるメモリセルＭＣにおいて、容量素子ＣがトランジスタＭ１の下方に設けられている。
　図２０において、複数の素子層７００のそれぞれは、複数のメモリセルＭＣを有する。図２０に示すメモリセルＭＣでは、トランジスタＭ１と、容量素子Ｃと、を図示している。
　また、素子層７０１と素子層７００との間の層間膜には、導電体３６３ａと、導電体３６３ｂ、および導電体３６３ｃが埋め込まれている。また、複数の素子層７００のそれぞれにおいて、後述する絶縁体５９２には、導電体３６５が埋め込まれている。また、複数の素子層７００のそれぞれにおいて、後述する絶縁体５９３、絶縁体５９４、絶縁体５５３、及び絶縁体５９５には、導電体３６６が埋め込まれている。また、複数の素子層７００のそれぞれにおいて、後述する絶縁体５９６、絶縁体５８３、導電体５４２ｂ、絶縁体５５５、及び絶縁体５９７には、導電体３６７が埋め込まれている。導電体３６３ａ、導電体３６３ｂ、導電体３６３ｃ、導電体３６５、導電体３６６、及び導電体３６７は、ビア、コンタクトプラグ、又は配線として機能する。
　次に、図２０の記憶装置１０Ｖの複数の素子層７００に含まれるメモリセルＭＣの構成例について説明する。
　図２１Ａは、上記の記憶装置１０Ｖの複数の素子層７００のそれぞれに含まれるメモリセルＭＣとその周辺の構成例を示す平面図である。なお、図２１Ａ乃至図２１Ｄにおいて、トランジスタ５００Ａは、図２０におけるトランジスタＭ１に相当し、容量６００Ａは、図２０における容量素子Ｃに相当する。図２１Ｄは、図２１Ａに示す一点鎖線Ａ１−Ａ２の断面図である。なお、図２１Ａにおいて、例えば絶縁体等の、トランジスタＭ１の構成要素の一部を省略する。また、以降のトランジスタの平面図においても、絶縁体等の構成要素の一部を省略する。
　容量６００Ａは、一例として、絶縁体５９３と、絶縁体５９４と、絶縁体５５３と、絶縁体５９５と、導電体５６３と、導電体５６４と、導電体５４２ａと、を有する。
　絶縁体５９２には、導電体５６３が埋め込まれている。導電体５６３は、一例として、Ｙ方向に延在している配線ＰＬとすることができる。
　絶縁体５９２上、及び導電体５６３上には、一例として、絶縁体５９３及び絶縁体５９４がこの順に形成されている。また、絶縁体５９３及び絶縁体５９４のうち、導電体５６３に重なる領域には開口が設けられている。当該開口の底面（導電体５６３上）と側面には、導電体５６４が形成されている。なお、図２１Ｄでは、絶縁体５９４の上面にも導電体５６４が形成されている。また、絶縁体５９４上と導電体５６４上には、絶縁体５５３が形成されている。また、絶縁体５５３のうち、導電体５６４と重なる領域を覆うように、導電体５４２ａが形成されている。また、導電体５４２ａ上と、絶縁体５５３上と、には、絶縁体５９５が形成されている。なお、絶縁体５９５の上面の高さと、導電体５４２ａの上面の高さは、互いに略一致することが好ましい。このため、絶縁体５９５及び導電体５４２ａには、例えば、化学機械研磨（ＣＭＰ）法等を用いた平坦化処理によって平坦化されていることが好ましい。
　導電体５６４は、例えば、容量６００Ａにおける一対の端子の一方に相当する。また、導電体５４２ａは、例えば、容量６００Ａにおける一対の端子の他方に相当する。
　絶縁体５５３は、例えば、容量６００Ａにおいて、一対の端子に挟持される誘電体として機能する。
　容量６００Ａの導電体５４２ａ及び絶縁体５９５の上方には、トランジスタ５００Ａが設けられている。
　トランジスタ５００Ａは、チャネル長の方向が、基板３１１に対して略平行でなく、後述する絶縁体５８３に設けられている開口の側面に沿っている構成となっている。
　トランジスタ５００Ａは、一例として、ソース電極又はドレイン電極の一方として機能する導電体５４２ａと、ソース電極又はドレイン電極の他方として機能する導電体５４２ｂと、金属酸化物５３３と、絶縁体５５５と、ゲート電極として機能する導電体５６５と、を有する。図２１Ａでは、導電体５４２ｂが導電体５４２ａ及び導電体５６５と垂直な方向に延伸する例を示している。なお、上述したとおり、導電体５４２ａは、容量６００Ａの一対の電極の他方としても機能する。
　金属酸化物５３３には、例えば、上記実施の形態で説明したトランジスタ５００に含まれる酸化物５３０に適用できる材料を用いることができる。
　本実施の形態の図２１Ａ及び図２１Ｄにおいて、導電体５４２ｂが延伸する方向をＸ方向とする。また、Ｘ方向と垂直、且つ例えば導電体５６３の上面に対して平行な方向をＹ方向とし、導電体５６３の上面に対して垂直な方向をＺ方向とする。Ｘ方向、Ｙ方向、及びＺ方向の定義は、以降の図面においても同様の場合がある。Ｘ方向、Ｙ方向、及びＺ方向は、互いに垂直な方向とすることができる。また、本明細書等における平面図の説明において、Ｘ方向を右側、又は左側といい、Ｙ方向を上側、又は下側という場合がある。また、右側をＸ方向、左側を−Ｘ方向、上側をＹ方向、下側を−Ｙ方向と言い換えることができる場合がある。
　導電体５４２ａは、トランジスタ５００Ａのソース電極又はドレイン電極の一方として機能する。導電体５４２ｂは、トランジスタ５００Ａのソース電極又はドレイン電極の他方として機能する。絶縁体５５５は、トランジスタ５００Ａのゲート絶縁層として機能する。導電体５６５は、トランジスタ５００Ａのゲート電極として機能する。
　金属酸化物５３３のうち、ソース電極とドレイン電極との間において、ゲート絶縁層を介してゲート電極と重なる領域の全体がチャネル形成領域として機能する。チャネル形成領域として機能する領域を有する金属酸化物５３３は、半導体層という場合がある。また、金属酸化物５３３のうち、ソース電極と接する領域はソース領域として機能し、ドレイン電極と接する領域はドレイン領域として機能する。
　絶縁体５９５上及び導電体５４２ａ上に絶縁体５９６が設けられている。絶縁体５９６は、層間絶縁層としての機能を有することができる。ここでの層間絶縁層とは、水及び水素（例えば、水素原子及び水素分子の一方又は双方）といった不純物の拡散を抑制するバリア絶縁膜とすることができる。
　絶縁体５９６上には絶縁体５８３（絶縁体５８３ａ及び絶縁体５８３ｂ）が設けられ、絶縁体５８３上に導電体５４２ｂが設けられる。絶縁体５８３は、層間絶縁層としての機能を有することができる。ここでの層間絶縁層とは、５００Ａにおけるソース電極とゲート電極を離隔するための層間膜とすることができる。
　絶縁体５８３ａには、例えば、酸化物又は酸化窒化物を用いることが好ましい。また、絶縁体５８３ａには、加熱により酸素を放出する膜を用いることが好ましい。また、絶縁体５８３ａは、例えば、酸化シリコン又は酸化窒化シリコンを好適に用いることができる。絶縁体５８３ａが酸素を放出することで、絶縁体５８３ａから金属酸化物５３３に酸素を供給できる。絶縁体５８３ａから金属酸化物５３３、特に金属酸化物５３３のチャネル形成領域に酸素を供給することで、金属酸化物５３３中の酸素欠損（ＶＯ）、ＶＯＨ及び水素を低減できる。よって、トランジスタ５００Ａを、良好な電気特性を示し、且つ信頼性の高いトランジスタとすることができる。
　また絶縁体５８３ｂは、例えば、絶縁体５８３ａより窒素の含有量が多い領域を有することが好ましい。絶縁体５８３ｂは、例えば、窒化シリコン又は窒化酸化シリコンを好適に用いることができる。絶縁体５８３ｂに窒化シリコン又は窒化酸化シリコンを用いることによって、絶縁体５８３ｂは、絶縁体５８３ａから酸素が脱離することを抑制するブロッキング層とすることができる。
　絶縁体５９６及び絶縁体５８３は、導電体５４２ａに達する開口６０１を有する。導電体５４２ｂは、開口６０１に達する開口６０３を有する。つまり、開口６０３は、開口６０１と重なる領域を有する。
　図２１Ａでは、トランジスタ５００Ａの構成要素として、導電体５４２ａ、導電体５４２ｂ、金属酸化物５３３、導電体５６５、開口６０１、及び開口６０３を示している。ここで、図２１Ａに示す要素から導電体５６５を省略した構成例を図２１Ｂに示す。つまり、図２１Ｂでは、導電体５４２ａ、導電体５４２ｂ、金属酸化物５３３、開口６０１、及び開口６０３を示している。また、図２１Ｂに示す要素からさらに金属酸化物５３３を省略した構成例を図２１Ｃに示す。つまり、図２１Ｃでは、導電体５４２ａ、導電体５４２ｂ、開口６０１、及び開口６０３を示している。
　図２１Ｃ及び図２１Ｄに示すように、導電体５４２ｂは、導電体５４２ａと重なる領域に開口６０３を有する。図２１Ｃに示すように、導電体５４２ｂは、平面視において開口６０１の外周全体を覆う構成とすることができる。ここで、導電体５４２ｂは、開口６０１の内部に設けないことが好ましい。つまり、導電体５４２ｂは、絶縁体５８３の開口６０１側の側面と接しないことが好ましい。
　図２１Ａ乃至図２１Ｃでは、開口６０１及び開口６０３の形状がそれぞれ、平面視において円形である例を示している。開口６０１及び開口６０３の平面形状を円形とすることにより、開口６０１及び開口６０３を形成する際の加工精度を高めることができ、微細なサイズの開口６０１及び開口６０３を形成できる。なお、本明細書等において、円形とは真円に限定されない。例えば、開口６０１及び開口６０３の平面形状は、楕円形としてもよく、又は、曲線を含む形状としてもよい。又は、多角形の形状としてもよい。
　図２１Ｄでは、導電体５４２ｂの開口６０３側の端部が、絶縁体５８３の開口６０１側の端部と一致、又は概略一致する例を示している。開口６０３の平面形状は、開口６０１の平面形状と一致、又は概略一致するともいえる。なお、本明細書等において、導電体５４２ｂの開口６０３側の端部とは、導電体５４２ｂの開口６０３側の下面端部を示す。導電体５４２ｂの下面とは、絶縁体５８３側の面を示す。絶縁体５８３の開口６０１側の端部とは、絶縁体５８３の開口６０１側の上面端部を示す。絶縁体５８３の上面とは、導電体５４２ｂ側の面を示す。また、開口６０３の平面形状とは、導電体５４２ｂの開口６０３側の下面端部の平面形状を示す。開口６０１の平面形状とは、絶縁体５８３の開口６０１側の上面端部の平面形状を示す。
　なお、端部が一致、又は概略一致するとは、端部が揃っている、又は概略揃っているともいえる。端部が揃っている、又は概略揃っている場合、及び、平面形状が一致又は概略一致している場合、平面視において、積層した層と層との間で少なくとも輪郭の一部が重なっているといえる。例えば、上層と下層が、同一のマスクパターン、又は一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置すること、又は、上層が下層の外側に位置することもあり、この場合も端部が概略揃っている、又は、平面形状が概略一致している、という。
　開口６０１は、例えば、開口６０３の形成に用いたレジストマスクを用いて形成できる。具体的には、まず、導電体５４２ａ上及び絶縁体５９５上に絶縁体５９６と、絶縁体５９６上に絶縁体５８３と、絶縁体５８３上の導電体５４２ｂとなる導電膜と、当該導電膜上のレジストマスクと、を形成する。そして、当該レジストマスクを用いて当該導電膜に開口６０３を形成した後に、当該レジストマスクを用いて絶縁体５９６及び絶縁体５８３に開口６０１を形成することにより、開口６０１の端部と開口６０３の端部を一致、又は概略一致させることができる。このような構成とすることにより、工程を簡略にできる。
　金属酸化物５３３は、開口６０１及び開口６０３を覆うように、開口６０１及び開口６０３の内部に位置する領域を有するように設けられる。金属酸化物５３３は、導電体５４２ｂの上面及び側面、絶縁体５８３の側面、絶縁体５９６の側面、並びに導電体５４２ａの上面の形状に沿った形状を有する。金属酸化物５３３は、例えば導電体５４２ｂの上面及び側面、絶縁体５８３の側面、並びに導電体５４２ａの上面と接する領域を有する。
　金属酸化物５３３は、導電体５４２ｂの開口６０３側の端部を覆っていることが好ましい。例えば、図２１Ｄでは、金属酸化物５３３の端部が導電体５４２ｂ上に位置する構成を示している。金属酸化物５３３の端部は、導電体５４２ｂの上面に接するともいえる。
　例えば、図２１Ｄでは金属酸化物５３３を単層構造で示しているが、本発明の一態様はこれに限られない。金属酸化物５３３を２層以上の積層構造としてもよい。
　トランジスタ５００Ａのゲート絶縁層として機能する絶縁体５５５は、開口６０１及び開口６０３を覆うように、開口６０１及び開口６０３の内部に位置する領域を有するように設けられる。絶縁体５５５は、金属酸化物５３３上、導電体５４２ｂ上、及び絶縁体５８３上に設けられる。絶縁体５５５は、金属酸化物５３３の上面及び側面、導電体５４２ｂの上面及び側面、絶縁体５８３の上面、並びに絶縁体５９６の上面と接する領域、を有することができる。絶縁体５５５は、絶縁体５９６の上面、絶縁体５８３の上面、導電体５４２ｂの上面及び側面、並びに金属酸化物５３３の上面及び側面の形状に沿った形状を有する。
　トランジスタ５００Ａのゲート電極として機能する導電体５６５は、絶縁体５５５上に設けられ、絶縁体５５５の上面と接する領域を有することができる。導電体５６５は、絶縁体５５５を介して、金属酸化物５３３と重なる領域を有する。導電体５６５は、絶縁体５５５の上面の形状に沿った形状を有する。
　例えば、図２１Ｄに示すように、開口６０１及び開口６０３において、導電体５６５は、絶縁体５５５を介して金属酸化物５３３と重なる領域を有する。また、図２１Ｄに示す例において、導電体５６５は、絶縁体５５５及び金属酸化物５３３を介して、導電体５４２ａ及び導電体５４２ｂと重なる領域を有する。また、導電体５６５は、金属酸化物５３３の全体を覆っている。このような構成とすることで、金属酸化物５３３全体にゲート電界をかけることができるため、トランジスタ５００Ａの電気特性を高めることができ、例えばトランジスタのオン電流を高めることができる。
　トランジスタ５００Ａは、金属酸化物５３３よりも上方にゲート電極を有する、いわゆるトップゲート型のトランジスタである。さらに、金属酸化物５３３の下面がソース電極及びドレイン電極と接する領域を有することから、ＴＧＢＣ（Ｔｏｐ　Ｇａｔｅ　Ｂｏｔｔｏｍ　Ｃｏｎｔａｃｔ）型のトランジスタということができる。
　トランジスタ５００Ａは、例えば、メモリセルＭＣとは別の回路が有するトランジスタにも適用することができる。
　ここで、トランジスタ５００Ａのチャネル長及びチャネル幅について、図２２Ａ及び図２２Ｂを用いて説明する。図２２Ａは、図２１Ａに示すトランジスタ５００Ａ、及びその周辺の構成例を示す平面図の拡大図である。図２２Ｂは、図２１Ｄに示すトランジスタ５００Ａ、及びその周辺の構成例を示す断面図の拡大図である。
　金属酸化物５３３において、導電体５４２ａと接する領域はソース領域又はドレイン領域の一方として機能し、導電体５４２ｂと接する領域はソース領域又はドレイン領域の他方として機能し、ソース領域とドレイン領域の間の領域はチャネル形成領域として機能する。
　トランジスタ５００Ａのチャネル長は、ソース領域とドレイン領域の間の距離となる。図２２Ｂでは、トランジスタ５００Ａのチャネル長Ｌ５００を破線の両矢印で示している。チャネル長Ｌ５００は、断面視において、金属酸化物５３３と導電体５４２ａが接する領域の端部と、金属酸化物５３３と導電体５４２ｂが接する領域の端部との距離となる。
　ここで、トランジスタ５００Ａのチャネル長Ｌ５００は、ＸＺ面から見た場合における絶縁体５８３の開口６０１側の側面の長さに相当する。つまり、チャネル長Ｌ５００は、絶縁体５８３の膜厚Ｔ５８３、及び絶縁体５８３の開口６０１側の側面と絶縁体５８３の被形成面（ここでは、導電体５４２ａの上面）とのなす角θ５８３で決まり、トランジスタの作製に用いる露光装置の性能に影響されない。したがって、チャネル長Ｌ５００を露光装置の限界解像度よりも小さくでき、微細なサイズのトランジスタを実現できる。例えば、チャネル長Ｌ５００は、０．０１０μｍ以上３．０μｍ未満が好ましく、さらには０．０５０μｍ以上３．０μｍ未満が好ましく、さらには０．１０μｍ以上３．０μｍ未満が好ましく、さらには０．１５μｍ以上３．０μｍ未満が好ましく、さらには０．２０μｍ以上３．０μｍ未満が好ましく、さらには０．２０μｍ以上２．５μｍ未満が好ましく、さらには０．２０μｍ以上２．０μｍ未満が好ましく、さらには０．２０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．０μｍ以下が好ましく、さらには０．５０μｍ以上１．０μｍ以下が好ましい。図２２Ｂでは、絶縁体５８３の膜厚Ｔ５８３を一点鎖線の両矢印で示している。
　トランジスタ５００Ａを、メモリセルＭＣが有するトランジスタに適用することにより、メモリセルＭＣを微細化できる。これにより、記憶密度が高められた記憶装置とすることができる。また、チャネル長Ｌ５００を小さくすることにより、トランジスタ５００Ａのオン電流を高くできるため、メモリセルＭＣを高速に駆動させることができる。
　絶縁体５９６及び絶縁体５８３の膜厚Ｔ５８３及び角θ５８３を調整することにより、チャネル長Ｌ５００を制御できる。
　絶縁体５９６及び絶縁体５８３の膜厚Ｔ５８３は、０．０１０μｍ以上３．０μｍ未満が好ましく、さらには０．０５０μｍ以上３．０μｍ未満が好ましく、さらには０．１０μｍ以上３．０μｍ未満が好ましく、さらには０．１５μｍ以上３．０μｍ未満が好ましく、さらには０．２０μｍ以上３．０μｍ未満が好ましく、さらには０．２０μｍ以上２．５μｍ未満が好ましく、さらには０．２０μｍ以上２．０μｍ未満が好ましく、さらには０．２０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．０μｍ以下が好ましく、さらには０．５０μｍ以上１．０μｍ以下が好ましい。
　絶縁体５９６及び絶縁体５８３の開口６０１側の側面は、テーパ形状であることが好ましい。絶縁体５９６及び絶縁体５８３の開口６０１側の側面と絶縁体５９６の被形成面（ここでは、導電体５４２ａの上面）とのなす角θ５８３は、９０度以下であることが好ましい。角θ５８３を小さくすることにより、絶縁体５８３上に設けられる層（例えば、金属酸化物５３３）の被覆性を高めることができる。しかしながら、角θ５８３を小さくすると、金属酸化物５３３と導電体５４２ａとの接触面積が小さくなり、金属酸化物５３３と導電体５４２ａの接触抵抗が高くなってしまう場合がある。角θ５８３は４５度以上９０度以下が好ましく、さらには５０度以上９０度以下が好ましく、さらには５５度以上９０度以下が好ましく、さらには６０度以上９０度以下が好ましく、さらには６０度以上８５度以下が好ましく、さらには６５度以上８５度以下が好ましく、さらには６５度以上８０度以下が好ましく、さらには７０度以上８０度以下が好ましい。角θ５８３を前述した範囲とすることで、導電体５４２ａ及び絶縁体５８３上に形成される層（例えば、金属酸化物５３３）の被覆性を高めることができ、当該層に段切れ又は鬆等の不具合が発生することを抑制できる。また、金属酸化物５３３と導電体５４２ａの接触抵抗を低くできる。
　本明細書等において、段切れとは、層、膜、又は電極が、被形成面の形状（例えば段差等）に起因して分断されてしまう現象を示す。
　なお、例えば、図２２Ｂでは、断面視において、絶縁体５９６及び絶縁体５８３の開口６０１側の側面の形状が直線である構成を示しているが、本発明の一態様はこれに限られない。断面視において、絶縁体５９６及び絶縁体５８３の開口６０１側の側面の形状は曲線であってもよく、また側面の形状が直線である領域と曲線である領域の双方を有してもよい。
　トランジスタ５００Ａのチャネル幅は、チャネル長方向と直交する方向における、ソース領域の幅、又はドレイン領域の幅となる。つまり、チャネル幅は、チャネル長方向と直交する方向における、金属酸化物５３３と導電体５４２ａが接する領域の幅、又は金属酸化物５３３と導電体５４２ｂが接する領域の幅となる。ここでは、トランジスタ５００Ａのチャネル幅は、チャネル長方向と直交する方向における、金属酸化物５３３と導電体５４２ｂが接する領域の幅として説明する。図２２Ａ及び図２２Ｂでは、トランジスタ５００Ａのチャネル幅Ｗ５００を実線の両矢印で示している。チャネル幅Ｗ５００は、平面視において、開口６０３側の導電体５４２ｂの下面端部の長さとなる。
　チャネル幅Ｗ５００は、開口６０３の平面形状で決まる。図２２Ａ及び図２２Ｂでは、開口６０３の幅Ｄ５００を二点鎖線の両矢印で示している。幅Ｄ５００は、平面視において、開口６０３に外接する最小の矩形の短辺を示す。フォトリソグラフィ法を用いて開口６０３を形成する場合、開口６０３の幅Ｄ５００は露光装置の限界解像度以上となる。幅Ｄ５００は、例えば、０．２０μｍ以上５．０μｍ未満が好ましく、さらには０．２０μｍ以上４．５μｍ未満が好ましく、さらには０．２０μｍ以上４．０μｍ未満が好ましく、さらには０．２０μｍ以上３．５μｍ未満が好ましく、さらには０．２０μｍ以上３．０μｍ未満が好ましく、さらには０．２０μｍ以上２．５μｍ未満が好ましく、さらには０．２０μｍ以上２．０μｍ未満が好ましく、さらには０．２０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．０μｍ以下が好ましく、さらには０．５０μｍ以上１．０μｍ以下が好ましい。なお、開口６０３の平面形状が円形の場合、幅Ｄ５００は開口６０３の直径に相当し、チャネル幅Ｗ５００は平面視における開口６０３の外周の長さと等しくでき、“Ｄ５００×π”と算出できる。
　トランジスタ５００Ａのサイズは小さいため、トランジスタ５００Ａを素子層７００に適用することによって、記憶密度が高い半導体装置を提供することができる。また、トランジスタ５００Ａの動作が速いため、トランジスタ５００Ａを半導体装置に適用することによって、駆動速度が速い半導体装置を提供することができる。また、トランジスタ５００Ａの電気特性が安定しているため、トランジスタ５００Ａを半導体装置に適用することによって、信頼性が高い半導体装置を提供することができる。また、トランジスタ５００Ａのオフ電流の量が小さいため、トランジスタ５００Ａを半導体装置に適用することによって、消費電力が低い半導体装置を提供することができる。
　本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
　本実施の形態では、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）について、説明する。なお、ＯＳトランジスタの説明において、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタともいう）との比較についても簡単に説明する。
［ＯＳトランジスタ］
　ＯＳトランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は１×１０１８ｃｍ−３以下、好ましくは１×１０１７ｃｍ−３未満、より好ましくは１×１０１６ｃｍ−３未満、さらに好ましくは１×１０１３ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素等が挙げられる。なお、酸化物半導体中の不純物とは、例えば、酸化物半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。
　また、ＯＳトランジスタは、酸化物半導体中のチャネル形成領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、ＯＳトランジスタは、酸化物半導体中の酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。また、チャネル形成領域にＶＯＨが形成されると、チャネル形成領域中のドナー濃度が増加する場合がある。チャネル形成領域中のドナー濃度が増加するにつれ、しきい値電圧がばらつくことがある。このため、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネル形成領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。
　また、酸化物半導体のバンドギャップは、シリコンのバンドギャップ（代表的には１．１ｅＶ）よりも大きいことが好ましく、好ましくは２ｅＶ以上、より好ましくは２．５ｅＶ以上、さらに好ましくは３．０ｅＶ以上である。シリコンよりも、バンドギャップの大きい酸化物半導体を用いることで、トランジスタのオフ電流（Ｉｏｆｆとも呼称する）を低減することができる。
　また、Ｓｉトランジスタでは、トランジスタの微細化が進むにつれて、短チャネル効果（ショートチャネル効果：Ｓｈｏｒｔ　Ｃｈａｎｎｅｌ　Ｅｆｆｅｃｔ：ＳＣＥともいう）が発現する。そのため、Ｓｉトランジスタでは、微細化が困難となる。短チャネル効果が発現する要因の一つとして、シリコンのバンドギャップが小さいことが挙げられる。一方、ＯＳトランジスタは、バンドギャップの大きい半導体材料である、酸化物半導体を用いるため、短チャネル効果の抑制を図ることができる。別言すると、ＯＳトランジスタは、短チャネル効果がない、または短チャネル効果が極めて少ないトランジスタである。
　なお、短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果の具体例としては、しきい値電圧の低下、サブスレッショルドスイング値（Ｓ値と表記することがある）の増大、漏れ電流の増大などがある。ここで、Ｓ値とは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。
　また、短チャネル効果に対する耐性の指標として、特性長（Ｃｈａｒａｃｔｅｒｉｓｔｉｃ　Ｌｅｎｇｔｈ）が広く用いられている。特性長とは、チャネル形成領域のポテンシャルの曲がりやすさの指標である。特性長が小さいほどポテンシャルが急峻に立ち上がるため、短チャネル効果に強いといえる。
　ＯＳトランジスタは蓄積型のトランジスタであり、Ｓｉトランジスタは反転型のトランジスタである。したがって、Ｓｉトランジスタと比較して、ＯＳトランジスタは、ソース領域−チャネル形成領域間の特性長、及びドレイン領域−チャネル形成領域間の特性長が小さい。したがって、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に強い。すなわち、チャネル長の短いトランジスタを作製したい場合においては、ＯＳトランジスタは、Ｓｉトランジスタよりも好適である。
　チャネル形成領域がｉ型又は実質的にｉ型となるまで、酸化物半導体のキャリア濃度を下げた場合においても、短チャネルのトランジスタではＣｏｎｄｕｃｔｉｏｎ−Ｂａｎｄ−Ｌｏｗｅｒｉｎｇ（ＣＢＬ）効果により、チャネル形成領域の伝導帯下端が下がるため、ソース領域またはドレイン領域と、チャネル形成領域との間の伝導帯下端のエネルギー差は、０．１ｅＶ以上０．２ｅＶ以下まで小さくなる可能性がある。これにより、ＯＳトランジスタは、チャネル形成領域がｎ−型の領域となり、ソース領域およびドレイン領域がｎ＋型の領域となる、ｎ＋／ｎ−／ｎ＋の蓄積型ｊｕｎｃｔｉｏｎ−ｌｅｓｓトランジスタ構造、または、ｎ＋／ｎ−／ｎ＋の蓄積型ｎｏｎ−ｊｕｎｃｔｉｏｎトランジスタ構造と、捉えることもできる。
　ＯＳトランジスタを、上記の構造とすることで、半導体装置を微細化または高集積化しても良好な電気特性を有することができる。例えば、ＯＳトランジスタのゲート長が、２０ｎｍ以下、１５ｎｍ以下、１０ｎｍ以下、７ｎｍ以下、または６ｎｍ以下であって、１ｎｍ以上、３ｎｍ以上、または５ｎｍ以上であっても、良好な電気特性を得ることができる。一方で、Ｓｉトランジスタは、短チャネル効果が発現するため、２０ｎｍ以下、または１５ｎｍ以下のゲート長とすることが困難な場合がある。したがって、ＯＳトランジスタは、Ｓｉトランジスタと比較してチャネル長の短いトランジスタに好適に用いることができる。なお、ゲート長とは、トランジスタ動作時にキャリアがチャネル形成領域内部を移動する方向における、ゲート電極の長さであり、トランジスタの平面視における、ゲート電極の底面の幅をいう。
　また、ＯＳトランジスタを微細化することで、トランジスタの高周波特性を向上させることができる。具体的には、トランジスタの遮断周波数を向上させることができる。ＯＳトランジスタのゲート長が上記範囲のいずれかである場合、トランジスタの遮断周波数を、例えば室温環境下で、５０ＧＨｚ以上、好ましくは１００ＧＨｚ以上、さらに好ましくは１５０ＧＨｚ以上とすることができる。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、オフ電流が小さいこと、チャネル長の短いトランジスタの作製が可能なこと、といった優れた効果を有する。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、上記実施の形態で説明した半導体装置を用いることができる、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンター（Ｄａｔａ　Ｃｅｎｔｅｒ：ＤＣとも呼称する）について説明する。本発明の一態様の半導体装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンターは、低消費電力化といった高性能化に有効である。
［電子部品］
　電子部品７０９が実装された基板（実装基板７０４）の斜視図を、図２３Ａに示す。図２３Ａに示す電子部品７０９は、モールド７１１内に半導体装置７１０を有している。図２３Ａは、電子部品７０９の内部を示すために、一部の記載を省略している。電子部品７０９は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は半導体装置７１０とワイヤ７１４を介して電気的に接続されている。電子部品７０９は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
　また、半導体装置７１０は、駆動回路層７１５と、素子層７１６と、を有する。なお、素子層７１６は、複数のメモリセルアレイが積層された構成である。駆動回路層７１５と、素子層７１６と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）などの貫通電極技術、および、Ｃｕ−Ｃｕ直接接合などの接合技術、を用いることなく、各層間を接続することができる。駆動回路層７１５と、素子層７１６と、をモノリシック積層の構成とすることで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェース部分の動作を高速にすることが可能となる。
　また、オンチップメモリの構成とすることで、ＴＳＶなどの貫通電極を用いる技術と比較し、接続配線などのサイズを小さくすることが可能であるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
　また、素子層７１６が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、及びメモリのアクセスレイテンシのいずれか一または双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、素子層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。
　また、半導体装置７１０を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、または窒化ガリウム（ＧａＮ）などが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
　次に、電子部品７３０の斜視図を図２３Ｂに示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の半導体装置７１０が設けられている。
　電子部品７３０では、半導体装置７１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、又はＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）等の集積回路に用いることができる。
　パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板、又は、ガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ、又は樹脂インターポーザを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層又は多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭ等では、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　一方で、シリコンインターポーザ、及びＴＳＶなどを用いて端子ピッチの異なる複数の集積回路を電気的に接続する場合、当該端子ピッチの幅などのスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、上述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置７１０と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図２３Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）が挙げられる。
［電子機器］
　次に、電子機器６５００の斜視図を図２４Ａに示す。図２４Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、光源６５０８、及び制御装置６５０９などを有する。なお、制御装置６５０９としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部６５０２、制御装置６５０９などに適用することができる。
　図２４Ｂに示す電子機器６６００は、ノート型コンピュータとして用いることのできる情報端末機である。電子機器６６００は、筐体６６１１、キーボード６６１２、ポインティングデバイス６６１３、外部接続ポート６６１４、表示部６６１５、制御装置６６１６などを有する。なお、制御装置６６１６としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部６６１５、制御装置６６１６などに適用することができる。なお、本発明の一態様の半導体装置を、上述の制御装置６５０９、及び制御装置６６１６に用いることで、消費電力を低減させることができるため好適である。
［大型計算機］
　次に、大型計算機５６００の斜視図を図２４Ｃに示す。図２４Ｃに示す大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。
　計算機５６２０は、例えば、図２４Ｄに示す斜視図の構成とすることができる。図２４Ｄにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
　図２４Ｅに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図２４Ｅには、半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８の説明を参照すればよい。
　接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
　接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
　半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
　半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品７３０を用いることができる。
　半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品７０９を用いることができる。
　大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、および推論に必要な大規模の計算を行うことができる。
［宇宙用機器］
　本発明の一態様の半導体装置は、情報を処理および記憶する機器などの宇宙用機器に好適に用いることができる。
　本発明の一態様の半導体装置は、ＯＳトランジスタを含むことができる。当該ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。
　図２５には、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図２５においては、宇宙空間に惑星６８０４を例示している。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏を含んでもよい。
　また、図２５には、図示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）、またはバッテリ制御回路を設けてもよい。上述のバッテリマネジメントシステム、またはバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、且つ宇宙空間においても高い信頼性を有するため好適である。
　また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。
　ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、またはソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
　人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、たとえば地上に設けられた受信機、または他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
　また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様である半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
　また、人工衛星６８００は、センサを有する構成とすることができる。たとえば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。または、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、たとえば地球観測衛星としての機能を有することができる。
　なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器に好適に用いることができる。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。
［データセンター］
　本発明の一態様の半導体装置は、例えば、データセンターなどに適用されるストレージシステムに好適に用いることができる。データセンターは、データの不変性を保障するなど、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージおよびサーバの設置、データを保持するための安定した電源の確保、あるいはデータの保持に要する冷却設備の確保、など建屋の大型化が必要となる。
　データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、データを保持する半導体装置の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、冷却設備の小規模化、などを図ることができる。そのため、データセンターの省スペース化を図ることができる。
　また、本発明の一態様の半導体装置は、消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、およびモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よってデータセンターの信頼性を高めることができる。
　図２６にデータセンターに適用可能なストレージシステムを示す。図２６に示すストレージシステム７０００は、ホスト７００１（Ｈｏｓｔ　Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ７００１ｓｂを有する。また、ストレージ７００３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置７００３ｍｄを有する。ホスト７００１とストレージ７００３とは、ストレージエリアネットワーク７００４（ＳＡＮ：Ｓｔｏｒａｇｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋと図示）およびストレージ制御回路７００２（Ｓｔｏｒａｇｅ　Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている形態を図示している。
　ホスト７００１は、ストレージ７００３に記憶されたデータにアクセスするコンピュータに相当する。ホスト７００１同士は、ネットワークで互いに接続されていてもよい。
　ストレージ７００３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ７００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの記憶及び出力を短くしている。
　上述のキャッシュメモリは、ストレージ制御回路７００２およびストレージ７００３内に用いられる。ホスト７００１とストレージ７００３との間でやり取りされるデータは、ストレージ制御回路７００２およびストレージ７００３内の当該キャッシュメモリに記憶されたのち、ホスト７００１またはストレージ７００３に出力される。
　上述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を小さくすることができる。またメモリセルアレイを積層する構成とすることで小型化が可能である。
　なお、本発明の一態様の半導体装置を、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンターの中から選ばれるいずれか一または複数に適用することで、消費電力を低減させる効果が期待される。そのため、半導体装置の高性能化、または高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため地球温暖化対策としても有効である。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
＜本明細書等の記載に関する付記＞
　以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
　各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
　また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合、または複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
　また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
　本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子、またはソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
　また、本明細書等において「電極」または「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」または「配線」の用語は、複数の「電極」または「配線」が一体となって形成されている場合なども含む。
　また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
　なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
　本明細書等において、プレーナ型のトランジスタにおけるチャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
　本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
　また本明細書等において、ノードは、回路構成、デバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが電気的に接続されているものをいう。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で対象物（スイッチ、トランジスタ素子、またはダイオード等の素子、あるいは当該素子および配線を含む回路等を指す）が存在する場合にＡとＢとの電気信号の伝達が可能である接続をいう。なおＡとＢとが電気的に接続されている場合には、ＡとＢとが直接接続されている場合を含む。ここで、ＡとＢとが直接接続されているとは、上記対象物を介することなく、ＡとＢとの間で配線（または電極）等を介してＡとＢとの電気信号の伝達が可能である接続をいう。換言すれば、直接接続とは、等価回路で表した際に同じ回路図として見なせる接続をいう。
１０：記憶装置、２０：素子層、２１：プリチャージ回路、２２：センスアンプ、２３：読み出し回路、３０：素子層、３１：セルアレイ、３２：メモリセル、３３：トランジスタ、３４：容量素子、４０：コントロール回路、５０：入出力回路

Claims (7)

  1. 　演算装置と、バス配線と、記憶装置と、を有し、
    　前記記憶装置は、複数の読み出し回路を有する第１素子層と、複数のセルアレイを有する第２素子層と、を有し、
    　前記読み出し回路はそれぞれ、センスアンプを有し、
    　前記セルアレイはそれぞれ、メモリセルを有し、
    　前記第２素子層は、前記第１素子層上に重ねて設けられ、
    　前記メモリセルと、前記センスアンプと、は、ビット線を介して電気的に接続され、
    　前記記憶装置は、前記バス配線を介して、前記演算装置と電気的に接続され、
    　複数の前記セルアレイの一に保持されるデータは、複数の前記読み出し回路の一を介して、前記バス配線に出力される、半導体装置。
  2. 　請求項１において、
    　前記バス配線に出力される前記データは、８ビットの倍数のビット幅で出力される、半導体装置。
  3. 　請求項１において、
    　前記第１素子層は、入出力回路を有し、
    　前記入出力回路は、複数のインターフェース回路を有する、半導体装置。
  4. 　請求項１において、
    　前記読み出し回路はそれぞれ、プリチャージ回路を有する、半導体装置。
  5. 　請求項１において、
    　前記第１素子層は、チャネル形成領域を有する第１半導体層がシリコンを有する第１トランジスタを有し、
    　前記第２素子層は、チャネル形成領域を有する第２半導体層が酸化物半導体を有する第２トランジスタを有する、半導体装置。
  6. 　請求項５において、
    　前記酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置。
  7. 　請求項５において、前記メモリセルは、容量素子および前記第２トランジスタを有し、
    　前記容量素子は、第１導電体と、第２導電体と、第１絶縁体と、第２絶縁体と、を有し、
    　前記第２トランジスタは、前記第２導電体と、第３導電体と、第４導電体と、第３絶縁体と、第４絶縁体と、前記第２半導体層と、を有し、
    　前記第１絶縁体は、第１開口を有し、
    　前記第１導電体は、前記第１開口の側面及び底面と、前記第１絶縁体の上面と、に位置し、
    　前記第２絶縁体は、前記第１絶縁体の上面と、前記第１導電体の上面及び側面と、に位置し、
    　前記第２導電体は、前記第２絶縁体の上面及び側面のうち、前記第１導電体と重なる領域に位置し、
    　前記第３絶縁体は、前記第２導電体の上面に位置し、
    　前記第３導電体は、前記第３絶縁体の上面に位置し、
    　前記第３絶縁体及び前記第３導電体は、第２開口を有し、
    　前記第２半導体層は、前記第２開口の側面と、前記第２導電体の上面と、前記第３導電体の上面及び側面と、に位置し、
    　前記第４絶縁体は、前記第２半導体層の上面及び側面と、前記第３導電体の上面と、に位置し、
    　前記第４導電体は、前記第４絶縁体の上面及び側面のうち、前記第２半導体層と重なる領域に位置する、半導体装置。
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