WO2023286662A1 - 積層セラミックコンデンサ - Google Patents

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WO2023286662A1
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良太 阿蘓
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株式会社村田製作所
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Definitions

  • the present invention relates to a multilayer ceramic capacitor.
  • a multilayer ceramic capacitor is known in which a plurality of dielectric layers made of a ceramic material and a plurality of internal electrode layers are laminated. Further miniaturization, higher capacity, and improved reliability are required for such multilayer ceramic capacitors. Therefore, attempts have been made to reduce the thickness of the dielectric layers, to reduce the thickness of the internal electrode layers, and to increase the number of these layers laminated.
  • Patent Document 1 discloses a problem that short-circuit failure occurs between internal electrode layers when dielectric layers are thinned. Patent Document 1 discloses an invention that solves this problem and suppresses deterioration in reliability by including a conductive layer between internal electrode layers.
  • the internal electrode layers are thinned, a plurality of through holes are formed in the internal electrode layers. If through holes are formed in the internal electrode layers, the life, ie reliability, of the multilayer ceramic capacitor may be reduced.
  • An object of the present invention is to provide a multilayer ceramic capacitor that suppresses deterioration in reliability.
  • the inventors of the present application have obtained new knowledge that the life of a multilayer ceramic capacitor depends on the component of the dielectric that fills the through-holes of the internal electrode layers. Specifically, when an insulating substance originating from the dielectric layer segregates in the dielectric filled in the through hole, the concentration of the electric field is suppressed. Decrease is suppressed.
  • a multilayer ceramic capacitor according to the present invention is a multilayer ceramic capacitor in which a plurality of dielectric layers made of a ceramic material and a plurality of internal electrode layers are laminated, wherein each of the plurality of internal electrode layers has a plurality of through-holes. A portion of the dielectric layer is filled in the plurality of through holes, and Si derived from the dielectric layer is segregated.
  • FIG. 1 is a perspective view showing a laminated ceramic capacitor according to this embodiment
  • FIG. FIG. 2 is a sectional view (LT section) taken along the line II-II of the multilayer ceramic capacitor shown in FIG. 1
  • FIG. 2 is a sectional view (WT section) taken along line III-III of the multilayer ceramic capacitor shown in FIG. 1
  • FIG. 3 is a sectional view (LW section) taken along line IV-IV of the multilayer ceramic capacitor shown in FIG. 2
  • FIG. 3 is a cross-sectional view (LW cross section) taken along line V-V of the multilayer ceramic capacitor shown in FIG. 2 ;
  • FIG. 2 is an enlarged view of the internal electrode layers of the multilayer ceramic capacitor according to the present embodiment, viewed from the stacking direction; It is an example of a captured image of an internal electrode layer captured using SEM-EDX. It is an example of the Si component image in FIG. 7A. It is an example of the Mg component image in FIG. 7A.
  • FIG. 3 is an enlarged view of internal electrode layers of a multilayer ceramic capacitor of a comparative example, viewed from the stacking direction;
  • FIG. 4 is a perspective view showing a laminated ceramic capacitor according to Modification 1 of the present embodiment;
  • FIG. 10 is an LW cross-sectional view of the laminate in the multilayer ceramic capacitor shown in FIG. 9, and is an LW cross-sectional view including first internal electrode layers corresponding to FIG.
  • FIG. 10 is an LW cross-sectional view of the laminate in the multilayer ceramic capacitor shown in FIG. 9, and is an LW cross-sectional view including second internal electrode layers corresponding to FIG. 5;
  • FIG. 13 is an LW cross-sectional view of the laminate in the multilayer ceramic capacitor shown in FIG. 12, and is an LW cross-sectional view including second internal electrode layers corresponding to FIG. 5.
  • FIG. 10 is an LW cross-sectional view of the laminate in the multilayer ceramic capacitor shown in FIG. 9, and is an LW cross-sectional view including second internal electrode layers corresponding to FIG. 5;
  • FIG. 1 is a perspective view showing a laminated ceramic capacitor according to the present embodiment
  • FIG. 2 is a sectional view taken along line II-II of the laminated ceramic capacitor shown in FIG. 1, and FIG. It is the III-III line sectional view of a capacitor
  • 4 is a sectional view taken along line IV-IV of the laminated ceramic capacitor shown in FIG. 2
  • FIG. 5 is a sectional view taken along line VV of the laminated ceramic capacitor shown in FIG.
  • a laminated ceramic capacitor 1 shown in FIGS. 1 to 5 includes a laminated body 10 and external electrodes 40 .
  • the X direction is the length direction L of the multilayer ceramic capacitor 1 and the multilayer body 10
  • the Y direction is the width direction W of the multilayer ceramic capacitor 1 and the multilayer body 10
  • the Z direction is the lamination of the multilayer ceramic capacitor 1 and the multilayer body 10.
  • direction T. 2 is also called the LT section
  • the section shown in FIG. 3 is also called the WT section.
  • the cross section shown in FIGS. 4 and 5 is also called an LW cross section.
  • length direction L, width direction W, and stacking direction T are not necessarily orthogonal to each other, and may intersect each other.
  • the laminate 10 has a substantially rectangular parallelepiped shape, and includes a first main surface TS1 and a second main surface TS2 facing in the lamination direction T, and a first side surface WS1 and a second side surface WS2 facing in the width direction W. , a first end surface LS1 and a second end surface LS2 facing each other in the length direction L. As shown in FIG.
  • a corner is a portion where three surfaces of the laminate 10 intersect, and a ridge is a portion where two surfaces of the laminate 10 intersect.
  • the laminate 10 has a plurality of dielectric layers 20 and a plurality of internal electrode layers 30 laminated in the lamination direction T. As shown in FIGS. Moreover, the laminate 10 has an inner layer portion 100, and a first outer layer portion 101 and a second outer layer portion 102 which are arranged to sandwich the inner layer portion 100 in the stacking direction T. As shown in FIG.
  • the inner layer section 100 includes a portion of the multiple dielectric layers 20 and multiple internal electrode layers 30 .
  • a plurality of internal electrode layers 30 are arranged facing each other with the dielectric layers 20 interposed therebetween.
  • the inner layer portion 100 is a portion that generates capacitance and substantially functions as a capacitor.
  • the first outer layer portion 101 is arranged on the first main surface TS1 side of the laminate 10, and the second outer layer portion 102 is arranged on the second main surface TS2 side of the laminate 10. More specifically, the first outer layer portion 101 is arranged between the internal electrode layer 30 closest to the first main surface TS1 among the plurality of internal electrode layers 30 and the first main surface TS1. , the second outer layer portion 102 is arranged between the internal electrode layer 30 closest to the second main surface TS2 among the plurality of internal electrode layers 30 and the second main surface TS2.
  • the first outer layer portion 101 and the second outer layer portion 102 do not include the internal electrode layer 30, and include portions of the plurality of dielectric layers 20 other than the portion for the inner layer portion 100, respectively.
  • the first outer layer portion 101 and the second outer layer portion 102 are portions that function as protective layers for the inner layer portion 100 .
  • the laminate 10 has a first side outer layer portion 111 and a second side outer layer portion 112 that sandwich the internal electrode layer 30 in the width direction W.
  • the first side outer layer portion 111 is positioned on the first side surface WS1 side of the laminate 10, and the second side outer layer portion 112 is positioned on the second side surface WS2 side of the laminate 10.
  • the first side outer layer portion 111 is positioned between the end of the internal electrode layer 30 on the side of the first side surface WS1 and the first side surface WS1, and serves as the second side outer layer.
  • the portion 112 is located between the end of the internal electrode layer 30 on the second side surface WS2 side and the second side surface WS2.
  • the first side outer layer portion 111 and the second side outer layer portion 112 do not include the internal electrode layers 30 and include only the plurality of dielectric layers 20 .
  • the first side outer layer portion 111 and the second side outer layer portion 112 are portions that function as protective layers for the internal electrode layers 30 .
  • the first side outer layer portion 111 and the second side outer layer portion 112 are also referred to as W gaps or side gaps.
  • the material of the dielectric layer 20 for example, a dielectric ceramic containing BaTiO 3 , CaTiO 3 , SrTiO 3 , CaZrO 3 or the like as a main component can be used.
  • a Mn compound, an Fe compound, a Cr compound, a Co compound, a Ni compound, or the like may be added as an accessory component.
  • the material of the dielectric layer 20 may contain Si as an auxiliary component, or may contain Mg as an auxiliary component.
  • the thickness of the dielectric layer 20 is not particularly limited, and may be, for example, from 0.2 ⁇ m to 1.0 ⁇ m, preferably from 0.3 ⁇ m to 0.5 ⁇ m.
  • the number of dielectric layers 20 is not particularly limited, and may be, for example, 15 or more and 700 or less.
  • the number of dielectric layers 20 is the total number of dielectric layers in the inner layer portion and the number of dielectric layers in the outer layer portion.
  • the multiple internal electrode layers 30 include multiple first internal electrode layers 31 and multiple second internal electrode layers 32 .
  • the plurality of first internal electrode layers 31 and the plurality of second internal electrode layers 32 are alternately arranged in the stacking direction T of the stack 10 .
  • the first internal electrode layer 31 includes a counter electrode portion 311 and a lead electrode portion 312
  • the second internal electrode layer 32 includes a counter electrode portion 321 and a lead electrode portion 322 .
  • the counter electrode portion 311 and the counter electrode portion 321 face each other in the stacking direction T of the laminate 10 with the dielectric layer 20 interposed therebetween.
  • the shape of the counter electrode portion 311 and the counter electrode portion 321 is not particularly limited, and may be, for example, a substantially rectangular shape.
  • the counter electrode portion 311 and the counter electrode portion 321 are portions that generate capacitance and substantially function as capacitors.
  • the extraction electrode portion 312 extends from the counter electrode portion 311 toward the first end surface LS1 of the laminate 10 and is exposed at the first end surface LS1.
  • the extraction electrode portion 322 extends from the counter electrode portion 321 toward the second end surface LS2 of the laminate 10 and is exposed at the second end surface LS2.
  • the shape of the extraction electrode portion 312 and the extraction electrode portion 322 is not particularly limited, and may be, for example, a substantially rectangular shape.
  • the first internal electrode layer 31 and the second internal electrode layer 32 contain metal Ni as a main component.
  • the first internal electrode layer 31 and the second internal electrode layer 32 are formed of metals such as Cu, Ag, Pd, or Au, or alloys containing at least one of these metals, such as Ag—Pd alloys. , may be included as a main component, or may be included as a component other than the main component. Further, Sn may be dissolved in a part of the first internal electrode layers 31 and a part of the second internal electrode layers 32 .
  • the first internal electrode layer 31 and the second internal electrode layer 32 may contain dielectric particles having the same composition as the ceramic contained in the dielectric layer 20 as a component other than the main component.
  • the metal of the main component is defined as the metal component with the highest weight percentage.
  • the thickness of the first internal electrode layer 31 and the second internal electrode layer 32 is not particularly limited, and may be, for example, 0.2 ⁇ m or more and 2.0 ⁇ m or less.
  • the number of first internal electrode layers 31 and second internal electrode layers 32 is not particularly limited, and may be, for example, 15 or more and 700 or less.
  • the dimensions of the laminate 10 described above are not particularly limited.
  • the thickness T1 in the direction T may be 0.05 mm or more and 32 mm or less, preferably the length L1 in the length direction L is 0.1 mm or more and 1.2 mm or less, and the width W1 in the width direction W is 0. .1 mm or more and 0.7 mm or less, the thickness T1 in the stacking direction T is 0.1 mm or more and 0.7 mm or less, and more preferably the length L1 in the length direction L is 0.2 mm or more and 0.5 mm or less.
  • the width W1 in the width direction W is 0.1 mm or more and 0.3 mm or less
  • the thickness T1 in the stacking direction T is 0.1 mm or more and 0.3 mm or less.
  • the thickness of the first outer layer portion 101 and the second outer layer portion 102 of the laminate 10 is not particularly limited, and may be 0.2 ⁇ m or more and 40 ⁇ m or less, preferably 0.5 ⁇ m or more and 20 ⁇ m or less. be.
  • the external electrode 40 includes a first external electrode 41 and a second external electrode 42 .
  • the first external electrode 41 is arranged on the first end face LS1 of the laminate 10 and connected to the first internal electrode layer 31 .
  • the first external electrode 41 may extend from the first end surface LS1 to part of the first main surface TS1 and part of the second main surface TS2. Also, the first external electrode 41 may extend from the first end surface LS1 to a portion of the first side surface WS1 and a portion of the second side surface WS2.
  • the second external electrode 42 is arranged on the second end face LS2 of the laminate 10 and connected to the second internal electrode layer 32 .
  • the second external electrode 42 may extend from the second end surface LS2 to a portion of the first main surface TS1 and a portion of the second main surface TS2. Also, the second external electrode 42 may extend from the second end surface LS2 to a portion of the first side surface WS1 and a portion of the second side surface WS2.
  • the first external electrode 41 has a first underlying electrode layer 415 and a first plating layer 416
  • the second external electrode 42 has a second underlying electrode layer 425 and a second plating layer 426.
  • the first base electrode layer 415 and the second base electrode layer 425 may be fired layers containing metal and glass.
  • glass include glass components containing at least one selected from B, Si, Ba, Mg, Al, Li, and the like.
  • borosilicate glass can be used.
  • the metal contains Cu as a main component.
  • the metal may contain at least one selected from metals such as Ni, Ag, Pd, or Au, or alloys such as Ag—Pd alloys as a main component, or may contain as a component other than the main component. It's okay.
  • the sintered layer is a layer obtained by applying a conductive paste containing metal and glass to the laminate by a dip method and then sintering it.
  • the firing may be performed after firing the internal electrode layers, or may be performed simultaneously with the firing of the internal electrode layers. Also, the fired layer may be a plurality of layers.
  • the first base electrode layer 415 and the second base electrode layer 425 may be resin layers containing conductive particles and thermosetting resin.
  • the resin layer may be formed on the fired layer described above, or may be formed directly on the laminate without forming the fired layer.
  • the resin layer is a layer obtained by applying a conductive paste containing conductive particles and a thermosetting resin to the laminate by a coating method and firing the layer.
  • the firing may be performed after firing the internal electrode layers, or may be performed simultaneously with the firing of the internal electrode layers.
  • the resin layer may be a plurality of layers.
  • each layer of the first base electrode layer 415 and the second base electrode layer 425 as the fired layer or resin layer is not particularly limited, and may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the first base electrode layer 415 and the second base electrode layer 425 may be thin film layers of 1 ⁇ m or less formed by a thin film forming method such as a sputtering method or a vapor deposition method and having metal particles deposited thereon.
  • the first plating layer 416 covers at least part of the first base electrode layer 415
  • the second plating layer 426 covers at least part of the second base electrode layer 425 .
  • the first plating layer 416 and the second plating layer 426 contain at least one selected from metals such as Cu, Ni, Ag, Pd, and Au, and alloys such as Ag—Pd alloys, for example.
  • Each of the first plating layer 416 and the second plating layer 426 may be formed of multiple layers.
  • a two-layer structure of Ni plating and Sn plating is preferred.
  • the Ni plating layer can prevent the base electrode layer from being eroded by solder when mounting the ceramic electronic component, and the Sn plating layer improves the wettability of the solder when mounting the ceramic electronic component. , can be easily implemented.
  • each layer of the first plating layer 416 and the second plating layer 426 is not particularly limited, and may be 1 ⁇ m or more and 10 ⁇ m or less.
  • FIG. 6 is an enlarged view of the internal electrode layers viewed from the stacking direction.
  • each of the internal electrode layers 30, that is, the first internal electrode layers 31 and the second internal electrode layers 32 has a plurality of through holes 30H.
  • These through holes 30H have a high degree of circularity.
  • the average circularity of the plurality of through holes 30H is 0.6 or more. As a result, it is possible to suppress the concentration of the electric field in the through hole 30 ⁇ /b>H, and suppress the deterioration of the life of the multilayer ceramic capacitor 1 , that is, the reliability.
  • a method for obtaining the average circularity of the through-holes 30H of the internal electrode layer 30 is not particularly limited, but the following example can be given.
  • the dielectric layers 20 are electrolytically stripped from desired internal electrode layers 30 in the vicinity of the center in the stacking direction T of the stack 10 .
  • the peeling part in the lamination direction T of the laminated body 10 is not limited to this.
  • a metallurgical microscope for example, a 100-fold objective lens, three fields of view each having a size of, for example, 30 ⁇ m ⁇ 30 ⁇ m are imaged in the vicinity of the in-plane center of the desired internal electrode layer 30 .
  • the image pick-up location in the plane of the internal electrode layer 30 and the size of the field of view are not limited to these.
  • the captured image is subjected to binarization image processing of the area where the internal electrode layer 30 exists and the area where the internal electrode layer 30 does not exist, that is, the area of the internal electrode layer 30 and the area of the through hole 30H.
  • the circularity of each through-hole 30H is calculated from the above formula, the circularity of all the through-holes 30H is averaged for each field of view, and the circularity of the three fields of view is averaged to obtain the average circularity. demand.
  • the average circularity of the through-holes 30H in the desired three fields of view of the internal electrode layer 30 is taken as the average circularity of the through-holes 30H of the plurality of internal electrode layers 30 of the multilayer ceramic capacitor 1 .
  • the ratio of the through holes 30H having a circularity of 0.6 or more is preferably 60% or more. More preferably, among the plurality of through holes 30H, the ratio of the through holes 30H having a degree of circularity of 0.6 or more is 70% or more. As a result, it is possible to further suppress the concentration of the electric field in the through hole 30H, and to further suppress the deterioration of the life of the multilayer ceramic capacitor 1, that is, the reliability.
  • a method for obtaining the ratio of the through holes 30H of the internal electrode layer 30 is not particularly limited, but the following example can be given. - As described above, in the binarized image, the circularity of each through-hole 30H is calculated from the above equation. - Calculate the ratio of the number of through-holes 30H having a degree of circularity of 0.6 or more to the number of all through-holes 30H in the three fields of view described above. In other words, the ratio of the through-holes 30H in the three fields of view of the desired internal electrode layer 30 is the ratio of the through-holes 30H of the plurality of internal electrode layers 30 of the multilayer ceramic capacitor 1 .
  • FIG. 7A is an example of a captured image of an internal electrode layer captured using SEM-EDX
  • FIG. 7B is an example of a Si component image in FIG. 7A
  • FIG. 7C is an example of a Mg component image in FIG. 7A. is.
  • a part of the adjacent dielectric layer 20 is filled in each of the through holes 30H of the internal electrode layers 30 .
  • Si derived from the dielectric layer 20 is segregated in the through hole 30H.
  • the insulation resistance in the through hole 30H can be increased. As a result, it is possible to suppress the concentration of the electric field in the through hole 30 ⁇ /b>H, and suppress the deterioration of the life of the multilayer ceramic capacitor 1 , that is, the reliability.
  • Si is preferably segregated near the edge of the through-hole 30H.
  • the Si concentration at the edge of the through-hole 30H is preferably higher than the Si concentration at the center of the through-hole 30H.
  • the insulation resistance can be enhanced in the vicinity of the edge of the through-hole 30H where electric field concentration tends to occur.
  • Mg derived from the dielectric layer 20 may be segregated in the through holes 30H.
  • the through-holes 30H in which Si is segregated among the plurality of through-holes 30H may include through-holes in which Mg derived from the dielectric layer 20 is further segregated.
  • the ratio of the through holes 30H in which Mg is further segregated is preferably 20% or less. Details will be described later.
  • the method of obtaining the ratio of the through-holes 30H in which Si and Mg are segregated is not particularly limited.
  • An example using (SEM) or transmission electron microscopy (TEM) is given below.
  • the dielectric layers 20 are electrolytically stripped from the desired internal electrode layers 30 in the vicinity of the center in the stacking direction T of the stack 10 .
  • the peeling part in the lamination direction T of the laminated body 10 is not limited to this.
  • three fields of view each having a size of, for example, 30 ⁇ m ⁇ 30 ⁇ m are imaged in the vicinity of the in-plane center of the desired internal electrode layer 30 .
  • the image pick-up location in the plane of the internal electrode layer 30 and the size of the field of view are not limited to these.
  • - Calculate the number of through-holes 30H in which Si is segregated in the captured image.
  • the number of through holes 30H in which Si is segregated such as regions R1 and R2 is calculated.
  • - Calculate the number of through-holes 30H in which Si is segregated and Mg is further segregated in the captured image.
  • the number of through-holes 30H in which Si is segregated and Mg is also segregated is calculated as in region R1.
  • the ratio of the number of through holes 30H in which Mg is further segregated to the number of through holes 30H in which Si is segregated is calculated.
  • the ratio of the through-holes 30H in the three fields of view of the desired internal electrode layer 30 is the ratio of the through-holes 30H of the plurality of internal electrode layers 30 of the multilayer ceramic capacitor 1 .
  • a dielectric sheet for the dielectric layers 20 and a conductive paste for the internal electrode layers 30 are prepared.
  • Dielectric sheets and conductive pastes contain binders and solvents. Known materials can be used as the binder and solvent.
  • an internal electrode pattern is formed on the dielectric sheet by printing a conductive paste on the dielectric sheet, for example, in a predetermined pattern.
  • a method for forming the internal electrode pattern screen printing, gravure printing, or the like can be used.
  • a predetermined number of dielectric sheets for the second outer layer portion 102 on which the internal electrode pattern is not printed are laminated.
  • Dielectric sheets for the inner layer section 100 on which the internal electrode pattern is printed are successively laminated thereon.
  • a predetermined number of dielectric sheets for the first outer layer section 101 on which the internal electrode pattern is not printed are laminated thereon. Thereby, a laminated sheet is produced.
  • the laminated sheet is pressed in the lamination direction by means of isostatic pressing or the like to produce a laminated block.
  • the laminated block is cut into a predetermined size to cut out laminated chips. At this time, the corners and ridges of the laminated chips are rounded by barrel polishing or the like.
  • the laminated chip is fired to produce the laminated body 10 .
  • the firing temperature is preferably 900° C. or more and 1400° C. or less, although it depends on the materials of the dielectric and internal electrodes.
  • the dielectric may be sintered after the internal electrodes are sintered.
  • the internal electrode layer 30 has a plurality of through holes 30H, the through holes 30H are partially filled with the dielectric layer 20, and Si derived from the dielectric layer 20 segregates.
  • Si segregates in the dielectric filled in the through hole 30H the softening point of this dielectric can be increased. Thereby, it is possible to suppress the formation of a large through hole 30H in the internal electrode. Also, the circularity of the through-holes 30H can be increased.
  • Mg derived from the dielectric layer 20 is segregated in the through-hole 30H, but among the through-holes where Si is segregated, the ratio of the through-holes where Mg is further segregated is 20% or less. and preferred.
  • Mg dissolves in Si the above-mentioned effect of increasing the softening point of the dielectric by Si is reduced. Therefore, it is preferable that the segregation of Mg in the through holes 30H is equal to or less than a predetermined amount.
  • Mg is an element added to the dielectric layer 20 to promote the grain growth of the ceramic, and the larger the grain size of the ceramic, the higher the dielectric constant can be secured. Therefore, when Mg segregates in the dielectric in the through holes 30H, the through holes 30H of the internal electrode layers 30 are widened. Therefore, it is preferable that the segregation of Mg in the through holes 30H is equal to or less than a predetermined amount. Thereby, it is possible to suppress the through holes 30H of the internal electrode layers 30 from becoming large.
  • the first end surface LS1 of the laminate 10 is a conductive paste, which is an electrode material for the underlying electrode layer
  • the first underlying electrode layer 415 is formed on the first end surface LS1.
  • a second base electrode layer 425 is formed on the second end face LS2.
  • the firing temperature is preferably 600° C. or higher and 900° C. or lower.
  • the first base electrode layer 415 and the second base electrode layer 415 which are resin layers, are formed by applying a conductive paste containing conductive particles and a thermosetting resin by a coating method and baking the paste.
  • the layer 425 may be formed, or the first base electrode layer 415 and the second base electrode layer 425 which are thin films may be formed by a thin film formation method such as a sputtering method or an evaporation method.
  • a first plated layer 416 is formed on the surface of the first base electrode layer 415 to form the first external electrode 41, and a second plated layer 426 is formed on the surface of the second base electrode layer 425. Then, the second external electrodes 42 are formed.
  • the laminated ceramic capacitor 1 described above is obtained.
  • the inventors of the present application obtained new knowledge as a result of extensive studies that the life of the multilayer ceramic capacitor 1 depends on the circularity of the through-holes 30H of the internal electrode layers 30 .
  • the life, ie reliability, of the multilayer ceramic capacitor is reduced.
  • the circularity of the through-hole 30H is high, that is, when the shape of the through-hole 30H does not have steep unevenness, concentration of the electric field is suppressed. A decrease in the life of the capacitor 1, that is, the reliability, is suppressed.
  • the average circularity of the through holes 30H of the internal electrode layers 30 is 0.6 or more. As a result, it is possible to suppress the concentration of the electric field in the through hole 30 ⁇ /b>H, and suppress the deterioration of the life of the multilayer ceramic capacitor 1 , that is, the reliability.
  • the ratio of the through holes 30H having a circularity of 0.6 or more may be 60% or more. Furthermore, among the plurality of through holes 30H of the internal electrode layer 30, the ratio of the through holes 30H having a circularity of 0.6 or more may be 70% or more. As a result, it is possible to further suppress the concentration of the electric field in the through hole 30H, and to further suppress the deterioration of the life of the multilayer ceramic capacitor 1, that is, the reliability.
  • the inventors of the present application have obtained a new finding that the life of the multilayer ceramic capacitor 1 depends on the component of the dielectric material filled in the through holes 30H of the internal electrode layers 30. Specifically, as shown in FIGS. 7A and 7B, when an insulating substance derived from the dielectric layer 20 segregates in the dielectric filled in the through hole 30H, the concentration of the electric field is suppressed. , the deterioration of the life, that is, the reliability, of the multilayer ceramic capacitor 1 is suppressed.
  • the through holes 30H of the internal electrode layers 30 are partially filled with the dielectric layers 20, and the Si derived from the dielectric layers 20 Segregated.
  • the insulation resistance in the through hole 30H can be increased.
  • the Si concentration at the edge of the through hole 30H of the internal electrode layer 30 may be higher than the Si concentration at the center of the through hole 30H.
  • the insulation resistance can be enhanced in the vicinity of the edge of the through-hole 30H where electric field concentration tends to occur.
  • the dielectric may be sintered after the internal electrodes are sintered.
  • the softening point of the dielectric can be increased. Thereby, it is possible to suppress the formation of a large through hole 30H in the internal electrode. Also, the circularity of the through-holes 30H can be increased.
  • the through holes 30H of the internal electrode layers 30, Mg derived from the dielectric layers 20 is further segregated.
  • the through holes 30H in which Si is segregated, and the through holes 30H in which Mg is further segregated. may be 20% or less.
  • Mg dissolves in Si the above-mentioned effect of increasing the softening point of the dielectric by Si is reduced. Therefore, it is preferable that the segregation of Mg in the through holes 30H is equal to or less than a predetermined amount.
  • Mg is an element added to the dielectric layer 20 to promote the grain growth of the ceramic, and the larger the grain size of the ceramic, the higher the dielectric constant can be secured. Therefore, when Mg segregates in the dielectric in the through holes 30H, the through holes 30H of the internal electrode layers 30 are widened. Therefore, it is preferable that the segregation of Mg in the through holes 30H is equal to or less than a predetermined amount. Thereby, it is possible to suppress the through holes 30H of the internal electrode layers 30 from becoming large.
  • the present invention is not limited to the above-described embodiments, and various modifications and variations are possible.
  • the laminated ceramic capacitor 1 in which the external electrodes 40 are formed on the end faces LS1 and LS2 of the laminated body 10 is illustrated.
  • the features of the present invention are not limited to this, and can be applied to, for example, a laminated ceramic capacitor in which external electrodes are formed on the side surfaces WS1 and WS2 of the laminated body 10.
  • the two-terminal type multilayer ceramic capacitor 1 having two external electrodes is exemplified.
  • the features of the present invention are not limited to this, and can also be applied to multi-terminal multilayer ceramic capacitors having three or more external electrodes.
  • Examples of such multi-terminal type laminated ceramic capacitors include laminated ceramic capacitors that reduce equivalent series inductance (ESL).
  • ESL equivalent series inductance
  • two modified examples of a three-terminal type laminated ceramic capacitor and an eight-terminal type laminated ceramic capacitor will be exemplified below.
  • Modification 1 9 is a perspective view showing a laminated ceramic capacitor according to Modification 1 of the present embodiment
  • FIG. 10 is an LW cross-sectional view of the laminate in the laminated ceramic capacitor shown in FIG. 11 is an LW cross-sectional view of a laminate in the multilayer ceramic capacitor shown in FIG. 9, and is an LW cross-sectional view including a second internal electrode layer corresponding to FIG. is.
  • a laminated ceramic capacitor 1 of Modification 1 shown in FIGS. 9 to 11 is a three-terminal type laminated ceramic capacitor that reduces ESL.
  • the multilayer ceramic capacitor 1 of Modification 1 is the multilayer ceramic capacitor 1 shown in FIGS. An external electrode 44 is provided.
  • the first external electrode 41 is arranged on the first end surface LS1 of the laminate 10, and the second external electrode 42 is arranged on the second end surface LS2 of the laminate 10.
  • the third external electrode 43 is arranged on the first side surface WS1 of the laminate 10, and the fourth external electrode 44 is arranged on the second side surface WS2 of the laminate 10. As shown in FIG.
  • the first internal electrode layer 31 is exposed at the first end surface LS1 and the second end surface LS2 of the laminate 10 and connected to the first external electrode 41 and the second external electrode 42 . Further, the second internal electrode layer 32 is exposed on the first side surface WS1 and the second side surface WS2 of the laminate 10, and is connected to the third external electrode 43 and the fourth external electrode 44. .
  • Modification 2 12 is a perspective view showing a laminated ceramic capacitor according to Modification 2 of the present embodiment
  • FIG. 13 is an LW cross-sectional view of the laminate in the laminated ceramic capacitor shown in FIG. 14 is an LW cross-sectional view of a laminate in the multilayer ceramic capacitor shown in FIG. 12, and is an LW cross-sectional view including a second internal electrode layer corresponding to FIG. is.
  • the laminated ceramic capacitor 1 of Modification 2 shown in FIGS. 12 to 14 is an 8-terminal type laminated ceramic capacitor that reduces ESL.
  • the multilayer ceramic capacitor 1 of Modification 2 is the multilayer ceramic capacitor 1 shown in FIGS.
  • An external electrode 44 , a fifth external electrode 45 , a sixth external electrode 46 , a seventh external electrode 47 and an eighth external electrode 48 are provided.
  • the first external electrode 41, the seventh external electrode 47, the third external electrode 43 and the eighth external electrode 48 are arranged on the first side surface WS1 of the laminate 10 from the first end surface LS1 to the second end surface. They are arranged in this order toward LS2. Further, the fifth external electrode 45, the third external electrode 43, the sixth external electrode 46 and the fourth external electrode 44 are arranged on the second side surface WS2 of the laminate 10 from the first end surface LS1 to the second external electrode 44. are arranged in this order toward the end face LS2 of .
  • the first internal electrode layer 31 is exposed on the first side surface WS1 and the second side surface WS2 of the laminate 10, and the first external electrode 41, the second external electrode 42 and the third external electrode 43 are formed. and the fourth external electrode 44 . Further, the second internal electrode layer 32 is exposed on the first side surface WS1 and the second side surface WS2 of the laminate 10, and the fifth external electrode 45, the sixth external electrode 46, the seventh external electrode It is connected to the electrode 47 and the eighth external electrode 48 .
  • the laminated ceramic capacitors of this embodiment shown in FIGS. 1 to 5 were produced as Examples 1 to 17, and the laminated ceramic capacitors of Comparative Examples 1 to 6 were produced.
  • BT is Ba and Ti
  • BCT is Ba, Ti and Ca
  • CZ Ca and Zr, a perovskite-type compound.
  • Abundance ratio of 4 or more and less than 1.0, 1.0 or more, and further 3.0 or more, and through-holes in which Mg is further segregated in the through-holes in which Si is segregated among the through-holes of the internal electrode layer The abundance ratio of is shown in Table 2.
  • a method of calculating the average circularity of the through-holes is the same as the example described above. i.e. electrolytically stripping the dielectric layer from the desired internal electrode layer in the vicinity of the center in the stacking direction of the laminate, Using a metallurgical microscope and a 100x objective lens, three fields of view with a size of 30 ⁇ m ⁇ 30 ⁇ m are imaged near the center of the desired internal electrode layer, -Binary image processing is performed on the captured image for the area of the internal electrode layer and the area of the through hole, ⁇ In the binarized image, the circularity of each through-hole was calculated from the above formula, the circularity of all through-holes was averaged for each field of view, and the circularity of the three fields of view was averaged to obtain the average circularity. .
  • the calculation method of the existence ratio for each degree of circularity of the through-holes is the same as the example described above. i.e. ⁇ As described above, in the binarized image, the circularity of each through-hole is calculated from the above formula, - Calculate the ratio of the number of through-holes for each degree of circularity with respect to all the numbers of through-holes in the three fields of view described above.
  • the calculation method of the existence ratio of the through-holes in which Mg is further segregated to the through-holes in which Si is segregated among the through-holes of the internal electrode layer is the same as the example described above. i.e. - As described above, the dielectric layers are electrolytically stripped from desired internal electrode layers in the vicinity of the center in the stacking direction of the stack, ⁇ As described above, using SEM-EDX, three fields of view with a size of 30 ⁇ m ⁇ 30 ⁇ m are imaged near the center of the desired internal electrode layer, ⁇ Calculate 20 through-holes in which Si is segregated in the captured image, - Calculate the number of through-holes in which Mg is further segregated in the 20 through-holes in which Si is segregated in the captured image, - Calculate the ratio of the number of through-holes further segregated with Mg to the 20 through-holes with segregated Si in the three fields of view described above.
  • HALT Highly Accelerated Limit Test
  • HALT is a test that applies stress such as temperature and vibration exceeding specifications to the test object to clarify the operation limit and / or destruction limit, in other words, the operating margin and / or destruction margin for the specification, so-called accelerated test and / or destructive testing.
  • HALT makes it possible to test margins to specifications, ie reliability, in a short period of time.
  • the HALT conditions are as follows. Temperature 150°C, Voltage 30V
  • Table 2 shows the three-level judgment based on the time to failure (Mean Time To Failure: MTTF) as the HALT evaluation results.
  • MTTF time to failure
  • the insulation resistance between terminals was 100 k ⁇ or less.
  • ⁇ indicates that the MTTF is 10 hours or more
  • ⁇ indicates that the MTTF is 5 hours or more and less than 10 hours
  • x indicates that the MTTF is less than 5 hours.

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Abstract

信頼性の低下を抑制する積層セラミックコンデンサを提供する。積層セラミックコンデンサ１は、セラミック材料からなる複数の誘電体層２０と複数の内部電極層３０とが積層された積層セラミックコンデンサである。複数の内部電極層３０の各々は複数の貫通孔を有する。複数の貫通孔内には、誘電体層２０の一部が充填されており、誘電体層２０に由来するＳｉが偏析している。これにより、積層セラミックコンデンサ１の寿命、すなわち信頼性、の低下を抑制することができる。

Description

積層セラミックコンデンサ
　本発明は、積層セラミックコンデンサに関する。
　セラミック材料からなる複数の誘電体層と複数の内部電極層とが積層された積層セラミックコンデンサが知られている。このような積層セラミックコンデンサにおいて、更なる小型化、高容量化、および信頼性の向上が求められている。このため、誘電体層の薄層化、内部電極層の薄層化、およびこれらの層の積層数の増加が試みられている。
　特許文献１には、誘電体層が薄層化されると、内部電極層の間の短絡不良が生じる課題が開示されている。そして、特許文献１には、内部電極層の間に導電層を含むことにより、この課題を解決し、信頼性の低下を抑制する発明が開示されている。
特開２０１３－４２１１０号公報
　ところで、内部電極層が薄層化されると、内部電極層に複数の貫通孔が形成される。内部電極層に貫通孔が形成されると、積層セラミックコンデンサの寿命、すなわち信頼性、が低下することがある。
　本発明は、信頼性の低下を抑制する積層セラミックコンデンサを提供することを目的とする。
　本願発明者らは、鋭意検討の結果、積層セラミックコンデンサの寿命は、内部電極層の貫通孔に充填される誘電体の成分に依存するとの新たな知見を得た。具体的には、貫通孔に充填される誘電体に、誘電体層に由来する絶縁性の物質が偏析すると、電界の集中が抑制され、その結果、積層セラミックコンデンサの寿命、すなわち信頼性、の低下が抑制される。
　そこで、本発明に係る積層セラミックコンデンサは、セラミック材料からなる複数の誘電体層と複数の内部電極層とが積層された積層セラミックコンデンサであって、前記複数の内部電極層の各々は複数の貫通孔を有し、前記複数の貫通孔内には、前記誘電体層の一部が充填されており、前記誘電体層に由来するＳｉが偏析している。
　本発明によれば、積層セラミックコンデンサの信頼性の低下を抑制することができる。
本実施形態に係る積層セラミックコンデンサを示す斜視図である。 図１に示す積層セラミックコンデンサのII-II線断面図（ＬＴ断面）である。 図１に示す積層セラミックコンデンサのIII-III線断面図（ＷＴ断面）である。 図２に示す積層セラミックコンデンサのIV-IV線断面図（ＬＷ断面）である。 図２に示す積層セラミックコンデンサのV-V線断面図（ＬＷ断面）である。 本実施形態に係る積層セラミックコンデンサの内部電極層を積層方向からみた拡大図である。 ＳＥＭ－ＥＤＸを用いて撮像した内部電極層の撮像画像の一例である。 図７ＡにおけるＳｉ成分画像の一例である。 図７ＡにおけるＭｇ成分画像の一例である。 比較例の積層セラミックコンデンサの内部電極層を積層方向からみた拡大図である。 本実施形態の変形例１に係る積層セラミックコンデンサを示す斜視図である。 図９に示す積層セラミックコンデンサにおける積層体のＬＷ断面図であって、図４相当の第１の内部電極層を含むＬＷ断面図である。 図９に示す積層セラミックコンデンサにおける積層体のＬＷ断面図であって、図５相当の第２の内部電極層を含むＬＷ断面図である。 本実施形態の変形例２に係る積層セラミックコンデンサを示す斜視図である。 図１２に示す積層セラミックコンデンサにおける積層体のＬＷ断面図であって、図４相当の第１の内部電極層を含むＬＷ断面図である。 図１２に示す積層セラミックコンデンサにおける積層体のＬＷ断面図であって、図５相当の第２の内部電極層を含むＬＷ断面図である。
　以下、添付の図面を参照して本発明の実施形態の一例について説明する。なお、各図面において同一または相当の部分に対しては同一の符号を附すこととする。
<積層セラミックコンデンサ>
　図１は、本実施形態に係る積層セラミックコンデンサを示す斜視図であり、図２は、図１に示す積層セラミックコンデンサのII-II線断面図であり、図３は、図１に示す積層セラミックコンデンサのIII-III線断面図である。図４は、図２に示す積層セラミックコンデンサのIV-IV線断面図であり、図５は、図２に示す積層セラミックコンデンサのV-V線断面図である。図１～図５に示す積層セラミックコンデンサ１は、積層体１０と外部電極４０とを備える。
　図１～図５には、ＸＹＺ直交座標系が示されている。Ｘ方向は積層セラミックコンデンサ１および積層体１０の長さ方向Ｌであり、Ｙ方向は積層セラミックコンデンサ１および積層体１０の幅方向Ｗであり、Ｚ方向は積層セラミックコンデンサ１および積層体１０の積層方向Ｔである。これにより、図２に示す断面はＬＴ断面とも称され、図３に示す断面はＷＴ断面とも称される。また、図４および図５に示す断面はＬＷ断面とも称される。
　なお、長さ方向Ｌ、幅方向Ｗおよび積層方向Ｔは、必ずしも互いに直交する関係になるとは限らず、互いに交差する関係であってもよい。
　積層体１０は、略直方体形状であり、積層方向Ｔに相対する第１の主面ＴＳ１および第２の主面ＴＳ２と、幅方向Ｗに相対する第１の側面ＷＳ１および第２の側面ＷＳ２と、長さ方向Ｌに相対する第１の端面ＬＳ１および第２の端面ＬＳ２とを有する。
　積層体１０の角部および稜線部には、丸みがつけられていると好ましい。角部は、積層体１０の３面が交る部分であり、稜線部は、積層体１０の２面が交る部分である。
　図２および図３に示すように、積層体１０は、積層方向Ｔに積層された複数の誘電体層２０と複数の内部電極層３０とを有する。また、積層体１０は、内層部１００と、積層方向Ｔにおいて内層部１００を挟み込むように配置された第１の外層部１０１および第２の外層部１０２とを有する。
　内層部１００は、複数の誘電体層２０の一部と複数の内部電極層３０とを含む。内層部１００では、複数の内部電極層３０が誘電体層２０を介して対向して配置されている。内層部１００は、静電容量を発生させ実質的にコンデンサとして機能する部分である。
　第１の外層部１０１は、積層体１０の第１の主面ＴＳ１側に配置されており、第２の外層部１０２は、積層体１０の第２の主面ＴＳ２側に配置されている。より具体的には、第１の外層部１０１は、複数の内部電極層３０のうち第１の主面ＴＳ１に最も近い内部電極層３０と第１の主面ＴＳ１との間に配置されており、第２の外層部１０２は、複数の内部電極層３０のうち第２の主面ＴＳ２に最も近い内部電極層３０と第２の主面ＴＳ２との間に配置されている。第１の外層部１０１および第２の外層部１０２は、内部電極層３０を含まず、複数の誘電体層２０のうち内層部１００のための一部以外の部分をそれぞれ含む。第１の外層部１０１および第２の外層部１０２は、内層部１００の保護層として機能する部分である。
　また、図３に示すように、積層体１０は、幅方向Ｗにおいて内部電極層３０を挟み込む第１の側面側外層部１１１および第２の側面側外層部１１２を有する。第１の側面側外層部１１１は、積層体１０の第１の側面ＷＳ１側に位置しており、第２の側面側外層部１１２は、積層体１０の第２の側面ＷＳ２側に位置している。より具体的には、第１の側面側外層部１１１は、内部電極層３０の第１の側面ＷＳ１側の端と第１の側面ＷＳ１との間に位置しており、第２の側面側外層部１１２は、内部電極層３０の第２の側面ＷＳ２側の端と第２の側面ＷＳ２との間に位置している。第１の側面側外層部１１１および第２の側面側外層部１１２は、内部電極層３０を含まず、複数の誘電体層２０のみを含む。第１の側面側外層部１１１および第２の側面側外層部１１２は、内部電極層３０の保護層として機能する部分である。なお、第１の側面側外層部１１１および第２の側面側外層部１１２は、Ｗギャップまたはサイドギャップともいう。
　誘電体層２０の材料としては、例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、またはＣａＺｒＯ３等を主成分として含む誘電体セラミックを用いることができる。また、誘電体層２０の材料としては、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、またはＮｉ化合物等を副成分として添加されてもよい。また、誘電体層２０の材料としては、Ｓｉを副成分として含有していてもよいし、Ｍｇを副成分として含有していてもよい。
　誘電体層２０の厚さは、特に限定されず、例えば０．２μｍ以上１．０μｍ以下であってもよく、好ましくは０．３μｍ以上０．５μｍ以下である。誘電体層２０の枚数は、特に限定されず、例えば１５枚以上７００枚以下であってもよい。なお、この誘電体層２０の枚数は、内層部の誘電体層の枚数と外層部の誘電体層の枚数との総数である。
　図２～図５に示すように、複数の内部電極層３０は、複数の第１の内部電極層３１および複数の第２の内部電極層３２を含む。複数の第１の内部電極層３１および複数の第２の内部電極層３２は、積層体１０の積層方向Ｔに交互に配置されている。
　第１の内部電極層３１は、対向電極部３１１と引出電極部３１２とを含み、第２の内部電極層３２は、対向電極部３２１と引出電極部３２２とを含む。
　対向電極部３１１と対向電極部３２１とは、積層体１０の積層方向Ｔにおいて誘電体層２０を介して互いに対向している。対向電極部３１１および対向電極部３２１の形状は、特に限定されず、例えば略矩形状であればよい。対向電極部３１１と対向電極部３２１とは、静電容量を発生させ実質的にコンデンサとして機能する部分である。
　引出電極部３１２は、対向電極部３１１から積層体１０の第１の端面ＬＳ１に向けて延在し、第１の端面ＬＳ１において露出している。引出電極部３２２は、対向電極部３２１から積層体１０の第２の端面ＬＳ２に向けて延在し、第２の端面ＬＳ２において露出している。引出電極部３１２および引出電極部３２２の形状は、特に限定されず、例えば略矩形状であればよい。
　第１の内部電極層３１および第２の内部電極層３２は、金属Ｎｉを主成分として含む。また、第１の内部電極層３１および第２の内部電極層３２は、例えば、Ｃｕ、Ａｇ、Ｐｄ、またはＡｕ等の金属、またはＡｇ－Ｐｄ合金等の、それらの金属の少なくとも一種を含む合金、から選ばれる少なくとも１つを主成分として含んでもよいし、主成分以外の成分として含んでもよい。また、第１の内部電極層３１の一部および第２の内部電極層３２の一部にはＳｎが固溶していてもよい。更に、第１の内部電極層３１および第２の内部電極層３２は、誘電体層２０に含まれるセラミックと同一組成系の誘電体の粒子を主成分以外の成分として含んでいてもよい。なお、本明細書において、主成分の金属とは、最も重量％が高い金属成分であると定める。
　第１の内部電極層３１および第２の内部電極層３２の厚さは、特に限定されず、例えば０．２μｍ以上２．０μｍ以下であってもよい。第１の内部電極層３１および第２の内部電極層３２の枚数は、特に限定されず、例えば１５枚以上７００枚以下であってもよい。
　上述した積層体１０の寸法は、特に限定されず、例えば長さ方向Ｌの長さＬ１が０．１ｍｍ以上３２ｍｍ以下であり、幅方向Ｗの幅Ｗ１が０．０５ｍｍ以上２５ｍｍ以下であり、積層方向Ｔの厚さＴ１が０．０５ｍｍ以上３２ｍｍ以下であってもよく、好ましくは、長さ方向Ｌの長さＬ１が０．１ｍｍ以上１．２ｍｍ以下であり、幅方向Ｗの幅Ｗ１が０．１ｍｍ以上０．７ｍｍ以下であり、積層方向Ｔの厚さＴ１が０．１ｍｍ以上０．７ｍｍ以下であり、更に好ましくは、長さ方向Ｌの長さＬ１が０．２ｍｍ以上０．５ｍｍ以下であり、幅方向Ｗの幅Ｗ１が０．１ｍｍ以上０．３ｍｍ以下であり、積層方向Ｔの厚さＴ１が０．１ｍｍ以上０．３ｍｍ以下である。また、積層体１０の第１の外層部１０１および第２の外層部１０２の厚さは、特に限定されず、０．２μｍ以上４０μｍ以下であってもよく、好ましくは０．５μｍ以上２０μｍ以下である。
　外部電極４０は、第１の外部電極４１と第２の外部電極４２とを含む。
　第１の外部電極４１は、積層体１０の第１の端面ＬＳ１に配置されており、第１の内部電極層３１に接続されている。第１の外部電極４１は、第１の端面ＬＳ１から、第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部に延びていてもよい。また、第１の外部電極４１は、第１の端面ＬＳ１から、第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部に延びていてもよい。
　第２の外部電極４２は、積層体１０の第２の端面ＬＳ２に配置されており、第２の内部電極層３２に接続されている。第２の外部電極４２は、第２の端面ＬＳ２から、第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部に延びていてもよい。また、第２の外部電極４２は、第２の端面ＬＳ２から、第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部に延びていてもよい。
　第１の外部電極４１は、第１の下地電極層４１５と第１のめっき層４１６とを有し、第２の外部電極４２は、第２の下地電極層４２５と第２のめっき層４２６とを有する。
　第１の下地電極層４１５および第２の下地電極層４２５は、金属とガラスとを含む焼成層であってもよい。ガラスとしては、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、またはＬｉ等から選ばれる少なくとも１つを含むガラス成分が挙げられる。具体例として、ホウケイ酸ガラスを用いることができる。金属としては、Ｃｕを主成分として含む。また、金属としては、例えばＮｉ、Ａｇ、Ｐｄ、またはＡｕ等の金属、またはＡｇ－Ｐｄ合金等の合金、から選ばれる少なくとも１つを主成分として含んでもよいし、主成分以外の成分として含んでもよい。
　焼成層は、金属およびガラスを含む導電性ペーストをディップ法によって積層体に塗布して焼成した層である。なお、内部電極層の焼成後に焼成されてもよく、内部電極層と同時に焼成されてもよい。また、焼成層は、複数層であってもよい。
　或いは、第１の下地電極層４１５および第２の下地電極層４２５は、導電性粒子と熱硬化性樹脂とを含む樹脂層であってもよい。樹脂層は、上述した焼成層上に形成されてもよいし、焼成層を形成せずに積層体に直接形成されてもよい。
　樹脂層は、導電性粒子と熱硬化性樹脂とを含む導電性ペーストを塗布法によって積層体に塗布して焼成した層である。なお、内部電極層の焼成後に焼成されてもよく、内部電極層と同時に焼成されてもよい。また、樹脂層は、複数層であってもよい。
　焼成層または樹脂層としての第１の下地電極層４１５および第２の下地電極層４２５の各々の一層あたりの厚さとしては、特に限定されず、１μｍ以上１０μｍ以下であってもよい。
　或いは、第１の下地電極層４１５および第２の下地電極層４２５は、スパッタ法または蒸着法等の薄膜形成法により形成され、金属粒子が堆積された１μｍ以下の薄膜層であってもよい。
　第１のめっき層４１６は、第１の下地電極層４１５の少なくとも一部を覆い、第２のめっき層４２６は、第２の下地電極層４２５の少なくとも一部を覆う。第１のめっき層４１６および第２のめっき層４２６としては、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、またはＡｕ等の金属、またはＡｇ－Ｐｄ合金等の合金から選ばれる少なくとも１つを含む。
　第１のめっき層４１６および第２のめっき層４２６の各々は複数層により形成されていてもよい。好ましくは、ＮｉめっきおよびＳｎめっきの２層構造である。Ｎｉめっき層は、下地電極層がセラミック電子部品を実装する際のはんだによって侵食されることを防止することができ、Ｓｎめっき層は、セラミック電子部品を実装する際のはんだの濡れ性を向上させ、容易に実装することができる。
　第１のめっき層４１６および第２のめっき層４２６の各々の一層あたりの厚さとしては、特に限定されず、１μｍ以上１０μｍ以下であってもよい。
<<内部電極層>>
　次に、内部電極層３０、すなわち第１の内部電極層３１および第２の内部電極層３２、について更に説明する。図６は、積層方向からみた内部電極層の拡大図である。図６に示すように、内部電極層３０、すなわち第１の内部電極層３１および第２の内部電極層３２、の各々は、複数の貫通孔３０Ｈを有する。これらの貫通孔３０Ｈの円形度は高い。円形度とは、公知の下記式で表される値である。
円形度＝｛４×π×（面積）｝／｛（周囲長）２｝
すなわち、「円形度が高い」とは、図形的に、急峻な凹凸、換言すれば鋭角な角度の凹凸、を有さない形状であることを意味する。
　具体的には、複数の貫通孔３０Ｈの平均円形度は０．６以上である。これにより、貫通孔３０Ｈにおいて電界の集中を抑制することができ、積層セラミックコンデンサ１の寿命、すなわち信頼性、の低下を抑制することができる。
　内部電極層３０の貫通孔３０Ｈの平均円形度の求め方としては、特に限定されないが、例えば以下の一例が挙げられる。
・積層体１０の積層方向Ｔの中央近傍において、所望の内部電極層３０から誘電体層２０を電解剥離する。なお、積層体１０の積層方向Ｔにおける剥離箇所はこれに限定されない。
・金属顕微鏡、例えば１００倍の対物レンズを用いて、所望の内部電極層３０の面内中央近傍において、例えば３０μｍ×３０μｍの大きさの３視野を撮像する。なお、内部電極層３０の面内における撮像箇所、視野の大きさはこれに限定されない。
・撮像された画像に対して、内部電極層３０が存在する領域と内部電極層３０が存在しない領域、すなわち内部電極層３０の領域と貫通孔３０Ｈの領域、の２値化画像処理を行う。
・２値化画像において、上記式より貫通孔３０Ｈ各々の円形度を算出し、視野ごとに貫通孔３０Ｈ全ての円形度を平均化し、更に３視野の円形度を平均化して、平均円形度を求める。換言すれば、所望の内部電極層３０の３視野の貫通孔３０Ｈの円形度の平均値を、積層セラミックコンデンサ１の複数の内部電極層３０の貫通孔３０Ｈの平均円形度とする。
　また、複数の貫通孔３０Ｈにおいて、円形度が０．６以上である貫通孔３０Ｈの比率、換言すれば個数比率または存在比率、更に還元すれば存在確立、は６０％以上であると好ましい。複数の貫通孔３０Ｈにおいて、円形度が０．６以上である貫通孔３０Ｈの比率は７０％以上であると更に好ましい。これにより、貫通孔３０Ｈにおいて電界の集中をより抑制することができ、積層セラミックコンデンサ１の寿命、すなわち信頼性、の低下をより抑制することができる。
　内部電極層３０の貫通孔３０Ｈの比率の求め方としては、特に限定されないが、例えば以下の一例が挙げられる。
・上述したように、２値化画像において、上記式より貫通孔３０Ｈ各々の円形度を算出する。
・上述した３視野における全ての貫通孔３０Ｈの個数に対して、円形度が０．６以上である貫通孔３０Ｈの個数の比率を算出する。換言すれば、所望の内部電極層３０の３視野の貫通孔３０Ｈの比率を、積層セラミックコンデンサ１の複数の内部電極層３０の貫通孔３０Ｈの比率とする。
　図７Ａは、ＳＥＭ－ＥＤＸを用いて撮像した内部電極層の撮像画像の一例であり、図７Ｂは、図７ＡにおけるＳｉ成分画像の一例であり、図７Ｃは、図７ＡにおけるＭｇ成分画像の一例である。
　内部電極層３０の貫通孔３０Ｈの各々には、隣接する誘電体層２０の一部が充填されている。これにより、貫通孔３０Ｈ内には、誘電体層２０に由来するＳｉが偏析している。このように貫通孔３０Ｈに充填された誘電体に絶縁性のＳｉが偏析すると、貫通孔３０Ｈにおける絶縁抵抗性を高めることができる。これにより、貫通孔３０Ｈにおいて電界の集中を抑制することができ、積層セラミックコンデンサ１の寿命、すなわち信頼性、の低下を抑制することができる。
　Ｓｉは、貫通孔３０Ｈの縁近傍に偏析していると好ましい。具体的には、貫通孔３０Ｈの縁におけるＳｉの濃度は、貫通孔３０Ｈの中央におけるＳｉの濃度よりも高いと好ましい。これにより、電界の集中が生じ易い貫通孔３０Ｈの縁近傍において、絶縁抵抗性を高めることができる。これにより、貫通孔３０Ｈにおいて電界の集中を抑制することができ、積層セラミックコンデンサ１の寿命、すなわち信頼性、の低下を抑制することができる。
　更に、貫通孔３０Ｈ内には、誘電体層２０に由来するＭｇが偏析していてもよい。換言すれば、複数の貫通孔３０ＨのうちＳｉが偏析している貫通孔３０Ｈは、誘電体層２０に由来するＭｇが更に偏析している貫通孔を含んでいてもよい。Ｓｉが偏析している貫通孔３０Ｈにおいて、Ｍｇが更に偏析している貫通孔３０Ｈの比率は２０％以下であると好ましい。詳細は後述する。
　Ｓｉ、Ｍｇが偏析している貫通孔３０Ｈの比率の求め方としては、特に限定されないが、例えば波長分散型Ｘ線分析（ＷＤＸ）またはエネルギー分散型Ｘ線分析（ＥＤＸ）と、走査型電子顕微鏡（ＳＥＭ）または透過型電子顕微鏡（ＴＥＭ）とを用いる以下の一例が挙げられる。
・上述したように、積層体１０の積層方向Ｔの中央近傍において、所望の内部電極層３０から誘電体層２０を電解剥離する。なお、積層体１０の積層方向Ｔにおける剥離箇所はこれに限定されない。
・上述したように、例えばＳＥＭ－ＥＤＸを用いて、所望の内部電極層３０の面内中央近傍において、例えば３０μｍ×３０μｍの大きさの３視野を撮像する。なお、内部電極層３０の面内における撮像箇所、視野の大きさはこれに限定されない。
・撮像された画像において、Ｓｉが偏析している貫通孔３０Ｈの個数を算出する。具体的には、図７Ａおよび図７Ｂにおいて、領域Ｒ１および領域Ｒ２のように、Ｓｉが偏析している貫通孔３０Ｈの個数を算出する。
・撮像された画像において、Ｓｉが偏析しており、更にＭｇが偏析している貫通孔３０Ｈの個数を算出する。具体的には、図７Ａ～図７Ｃにおいて、領域Ｒ１のように、Ｓｉが偏析しており、更にＭｇが偏析している貫通孔３０Ｈの個数を算出する。
・上述した３視野において、Ｓｉが偏析している貫通孔３０Ｈの個数に対して、Ｍｇが更に偏析している貫通孔３０Ｈの個数の比率を算出する。換言すれば、所望の内部電極層３０の３視野の貫通孔３０Ｈの比率を、積層セラミックコンデンサ１の複数の内部電極層３０の貫通孔３０Ｈの比率とする。
<製造方法>
　次に、上述した積層セラミックコンデンサ１の製造方法の一例について説明する。まず、誘電体層２０用の誘電体シートおよび内部電極層３０用の導電性ペーストを準備する。誘電体シートおよび導電性ペーストには、バインダおよび溶剤が含まれる。バインダおよび溶剤としては公知の材料を用いることができる。
　次に、誘電体シート上に導電性ペーストを、例えば所定のパターンで印刷することにより、誘電体シート上に内部電極パターンを形成する。内部電極パターンの形成方法としては、スクリーン印刷またはグラビア印刷等を用いることができる。
　次に、内部電極パターンが印刷されていない第２の外層部１０２用の誘電体シートを所定枚数積層する。その上に、内部電極パターンが印刷された内層部１００用の誘電体シートを順次積層する。その上に、内部電極パターンが印刷されていない第１の外層部１０１用の誘電体シートを所定枚数積層する。これにより、積層シートが作製される。
　次に、静水圧プレス等の手段により、積層シートを積層方向にプレスし、積層ブロックを作製する。次に、積層ブロックを所定のサイズにカットし、積層チップを切り出す。このとき、バレル研磨等により積層チップの角部および稜線部に丸みをつける。次に、積層チップを焼成し、積層体１０を作製する。焼成温度は、誘電体や内部電極の材料にもよるが、９００℃以上１４００℃以下であることが好ましい。
　このとき、内部電極と誘電体との各焼結を最適化することにより、内部電極を焼結した後に、誘電体を焼結してもよい。上述したように、内部電極層３０は複数の貫通孔３０Ｈを有し、貫通孔３０Ｈ内には、誘電体層２０の一部が充填され、誘電体層２０に由来するＳｉが偏析する。貫通孔３０Ｈに充填される誘電体にＳｉが偏析すると、この誘電体の軟化点を高くすることができる。これにより、内部電極に大きな貫通孔３０Ｈが形成されることを抑制することができる。また、貫通孔３０Ｈの円形度を高くすることができる。
　また、上述したように、貫通孔３０Ｈ内には、誘電体層２０に由来するＭｇが偏析するが、Ｓｉが偏析する貫通孔において、Ｍｇが更に偏析する貫通孔の比率は２０％以下であると好ましい。ＳｉにＭｇが解けると、上述したＳｉによる誘電体の軟化点を高める効果が低減する。そのため、貫通孔３０ＨのＭｇの偏析は、所定量以下であると好ましい。
　また、Ｍｇはセラミックの粒成長を促すために誘電体層２０に配合される元素であり、セラミックの粒径が大きいほど、大きな誘電率を確保することできる。そのため、貫通孔３０Ｈ内の誘電体にＭｇが偏析すると、内部電極層３０の貫通孔３０Ｈを広げてしまう。よって、貫通孔３０ＨのＭｇの偏析は、所定量以下であると好ましい。これにより、内部電極層３０の貫通孔３０Ｈが大きくなることを抑制することができる。
　次に、ディップ法を用いて、積層体１０の第１の端面ＬＳ１を下地電極層用の電極材料である導電性ペーストに浸漬することによって、第１の端面ＬＳ１に第１の下地電極層４１５用の導電性ペーストを塗布する。同様に、ディップ法を用いて、積層体１０の第２の端面ＬＳ２を下地電極層用の電極材料である導電性ペーストに浸漬することによって、第２の端面ＬＳ２に第２の下地電極層４２５用の導電性ペーストを塗布する。その後、これらの導電性ペーストを焼成することにより、焼成層である第１の下地電極層４１５および第２の下地電極層４２５が形成される。焼成温度は、６００℃以上９００℃以下であることが好ましい。
　なお、上述したように、導電性粒子と熱硬化性樹脂とを含む導電性ペーストを塗布法によって塗布して焼成することによって、樹脂層である第１の下地電極層４１５および第２の下地電極層４２５を形成してもよいし、スパッタ法または蒸着法等の薄膜形成法により、薄膜である第１の下地電極層４１５および第２の下地電極層４２５を形成してもよい。
　その後、第１の下地電極層４１５の表面に第１のめっき層４１６を形成して第１の外部電極４１を形成し、第２の下地電極層４２５の表面に第２のめっき層４２６を形成して第２の外部電極４２を形成する。以上の工程により、上述した積層セラミックコンデンサ１が得られる。
　以上説明したように、本願発明者らは、鋭意検討の結果、積層セラミックコンデンサ１の寿命は、内部電極層３０の貫通孔３０Ｈの円形度に依存するとの新たな知見を得た。具体的には、図８に示すように、貫通孔３０Ｈの円形度が低いと、すなわち貫通孔３０Ｈの形状が急峻な凹凸を有する形状であると、その急峻な凹凸において電界の集中が生じてしまい、その結果、積層セラミックコンデンサの寿命、すなわち信頼性、が低下してしまう。一方、図６に示すように、貫通孔３０Ｈの円形度が高いと、すなわち貫通孔３０Ｈの形状が急峻な凹凸を有さない形状であると、電界の集中が抑制され、その結果、積層セラミックコンデンサ１の寿命、すなわち信頼性、の低下が抑制される。
　この点に関し、本実施形態の積層セラミックコンデンサ１によれば、内部電極層３０の貫通孔３０Ｈの平均円形度は０．６以上である。これにより、貫通孔３０Ｈにおいて電界の集中を抑制することができ、積層セラミックコンデンサ１の寿命、すなわち信頼性、の低下を抑制することができる。
　更に、本実施形態の積層セラミックコンデンサ１によれば、内部電極層３０の複数の貫通孔３０Ｈにおいて、円形度が０．６以上である貫通孔３０Ｈの比率は６０％以上であってもよい。更に、内部電極層３０の複数の貫通孔３０Ｈにおいて、円形度が０．６以上である貫通孔３０Ｈの比率は７０％以上であってもよい。これにより、貫通孔３０Ｈにおいて電界の集中をより抑制することができ、積層セラミックコンデンサ１の寿命、すなわち信頼性、の低下をより抑制することができる。
　また、本願発明者らは、鋭意検討の結果、積層セラミックコンデンサ１の寿命は、内部電極層３０の貫通孔３０Ｈに充填される誘電体の成分に依存するとの新たな知見を得た。具体的には、図７Ａおよび図７Ｂに示すように、貫通孔３０Ｈに充填される誘電体に、誘電体層２０に由来する絶縁性の物質が偏析すると、電界の集中が抑制され、その結果、積層セラミックコンデンサ１の寿命、すなわち信頼性、の低下が抑制される。
　この点に関し、本実施形態の積層セラミックコンデンサ１によれば、内部電極層３０の貫通孔３０Ｈ内には、誘電体層２０の一部が充填されており、誘電体層２０に由来するＳｉが偏析している。このように貫通孔３０Ｈに充填された誘電体に絶縁性のＳｉが偏析すると、貫通孔３０Ｈにおける絶縁抵抗性を高めることができる。これにより、貫通孔３０Ｈにおいて電界の集中を抑制することができ、積層セラミックコンデンサ１の寿命、すなわち信頼性、の低下を抑制することができる。
　更に、本実施形態の積層セラミックコンデンサ１によれば、内部電極層３０の貫通孔３０Ｈの縁におけるＳｉの濃度は、貫通孔３０Ｈの中央におけるＳｉの濃度よりも高くてもよい。これにより、電界の集中が生じ易い貫通孔３０Ｈの縁近傍において、絶縁抵抗性を高めることができる。これにより、貫通孔３０Ｈにおいて電界の集中を抑制することができ、積層セラミックコンデンサ１の寿命、すなわち信頼性、の低下を抑制することができる。
　ところで、本実施形態の積層セラミックコンデンサ１の製造において、内部電極と誘電体との各焼結を最適化することにより、内部電極を焼結した後に、誘電体を焼結してもよい。上述したように、内部電極層３０の貫通孔３０Ｈに充填される誘電体にＳｉが偏析すると、この誘電体の軟化点を高くすることができる。これにより、内部電極に大きな貫通孔３０Ｈが形成されることを抑制することができる。また、貫通孔３０Ｈの円形度を高くすることができる。
　ところで、内部電極層３０の貫通孔３０Ｈ内には、誘電体層２０に由来するＭｇが更に偏析する。この点に関し、本実施形態の積層セラミックコンデンサ１によれば、内部電極層３０の複数の貫通孔３０Ｈのうち、Ｓｉが偏析している貫通孔３０Ｈにおいて、Ｍｇが更に偏析している貫通孔３０Ｈの比率は２０％以下であってもよい。ＳｉにＭｇが解けると、上述したＳｉによる誘電体の軟化点を高める効果が低減する。そのため、貫通孔３０ＨのＭｇの偏析は、所定量以下であると好ましい。
　また、Ｍｇはセラミックの粒成長を促すために誘電体層２０に配合される元素であり、セラミックの粒径が大きいほど、大きな誘電率を確保することできる。そのため、貫通孔３０Ｈ内の誘電体にＭｇが偏析すると、内部電極層３０の貫通孔３０Ｈを広げてしまう。よって、貫通孔３０ＨのＭｇの偏析は、所定量以下であると好ましい。これにより、内部電極層３０の貫通孔３０Ｈが大きくなることを抑制することができる。
　以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限定されることなく、種々の変更および変形が可能である。例えば、上述した実施形態では、積層体１０の端面ＬＳ１およびＬＳ２に外部電極４０が形成された積層セラミックコンデンサ１を例示した。しかし、本発明の特徴はこれに限定されず、例えば積層体１０の側面ＷＳ１およびＷＳ２に外部電極が形成された積層セラミックコンデンサにも適用可能である。
　また、上述した実施形態では、２つの外部電極を備える２端子型の積層セラミックコンデンサ１を例示した。しかし、本発明の特徴はこれに限定されず、３つ以上の外部電極を備える多端子型の積層セラミックコンデンサにも適用可能である。このような多端子型の積層セラミックコンデンサとしては、例えば、等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ：ＥＳＬ）を低減する積層セラミックコンデンサが挙げられる。このような多端子型の積層セラミックコンデンサとして、３端子型の積層セラミックコンデンサと８端子型の積層セラミックコンデンサとの２つの変形例を以下に例示する。
（変形例１）
　図９は、本実施形態の変形例１に係る積層セラミックコンデンサを示す斜視図であり、図１０は、図９に示す積層セラミックコンデンサにおける積層体のＬＷ断面図であって、図４相当の第１の内部電極層を含むＬＷ断面図であり、図１１は、図９に示す積層セラミックコンデンサにおける積層体のＬＷ断面図であって、図５相当の第２の内部電極層を含むＬＷ断面図である。図９～図１１に示す変形例１の積層セラミックコンデンサ１は、ＥＳＬを低減する３端子型の積層セラミックコンデンサである。
　変形例１の積層セラミックコンデンサ１は、図１～５に示す積層セラミックコンデンサ１において、外部電極４０として第１の外部電極４１、第２の外部電極４２、第３の外部電極４３および第４の外部電極４４を備える。
　第１の外部電極４１は、積層体１０の第１の端面ＬＳ１に配置されており、第２の外部電極４２は、積層体１０の第２の端面ＬＳ２に配置されている。また、第３の外部電極４３は、積層体１０の第１の側面ＷＳ１に配置されており、第４の外部電極４４は、積層体１０の第２の側面ＷＳ２に配置されている。
　第１の内部電極層３１は、積層体１０の第１の端面ＬＳ１および第２の端面ＬＳ２において露出しており、第１の外部電極４１および第２の外部電極４２に接続されている。また、第２の内部電極層３２は、積層体１０の第１の側面ＷＳ１および第２の側面ＷＳ２において露出しており、第３の外部電極４３および第４の外部電極４４に接続されている。
（変形例２）
　図１２は、本実施形態の変形例２に係る積層セラミックコンデンサを示す斜視図であり、図１３は、図１２に示す積層セラミックコンデンサにおける積層体のＬＷ断面図であって、図４相当の第１の内部電極層を含むＬＷ断面図であり、図１４は、図１２に示す積層セラミックコンデンサにおける積層体のＬＷ断面図であって、図５相当の第２の内部電極層を含むＬＷ断面図である。図１２～図１４に示す変形例２の積層セラミックコンデンサ１は、ＥＳＬを低減する８端子型の積層セラミックコンデンサである。
　変形例２の積層セラミックコンデンサ１は、図１～５に示す積層セラミックコンデンサ１において、外部電極４０として第１の外部電極４１、第２の外部電極４２、第３の外部電極４３、第４の外部電極４４、第５の外部電極４５、第６の外部電極４６、第７の外部電極４７および第８の外部電極４８を備える。
　第１の外部電極４１、第７の外部電極４７、第３の外部電極４３および第８の外部電極４８は、積層体１０の第１の側面ＷＳ１に、第１の端面ＬＳ１から第２の端面ＬＳ２に向けてこの順で配置されている。また、第５の外部電極４５、第３の外部電極４３、第６の外部電極４６および第４の外部電極４４は、積層体１０の第２の側面ＷＳ２に、第１の端面ＬＳ１から第２の端面ＬＳ２に向けてこの順で配置されている。
　第１の内部電極層３１は、積層体１０の第１の側面ＷＳ１および第２の側面ＷＳ２において露出しており、第１の外部電極４１、第２の外部電極４２、第３の外部電極４３および第４の外部電極４４に接続されている。また、第２の内部電極層３２は、積層体１０の第１の側面ＷＳ１および第２の側面ＷＳ２において露出しており、第５の外部電極４５、第６の外部電極４６、第７の外部電極４７および第８の外部電極４８に接続されている。
　以下、実施例に基づいて本発明を具体的に説明するが、本発明は以下の実施例に限定されるものではない。
　図１～図５に示す本実施形態の積層セラミックコンデンサを実施例１～１７として作製するとともに、比較例１～６の積層セラミックコンデンサを作製した。実施例１～１７および比較例１～６の積層セラミックコンデンサの主な構成、すなわち積層セラミックコンデンサのチップサイズＬＷ、誘電体層の材料、内部電極層の材料、積層セラミックコンデンサの素子（積層体）厚さＴ、および電極（内部電極層）厚さ、は表１の通りである。ここで、
ＢＴは、ＢａおよびＴｉであり、
ＢＣＴは、Ｂａ、ＴｉおよびＣａであり、
ＣＺは、ＣａおよびＺｒ、すなわちペロブスカイト型化合物である。
　また、実施例１～１７および比較例１～６の積層セラミックコンデンサの主な特徴、すなわち内部電極層の貫通孔の平均円形度、内部電極層の貫通孔の円形度０．４未満、０．４以上１．０未満、および１．０以上、更に３．０以上の存在比率、および、内部電極層の貫通孔のうちＳｉが偏析されている貫通孔においてＭｇが更に偏析している貫通孔の存在比率、は表２の通りである。
　貫通孔の平均円形度の算出方法は、上述した一例の通りである。すなわち、
・積層体の積層方向の中央近傍において、所望の内部電極層から誘電体層を電解剥離し、
・金属顕微鏡、１００倍の対物レンズを用いて、所望の内部電極層の面内中央近傍において、３０μｍ×３０μｍの大きさの３視野を撮像し、
・撮像された画像に対して、内部電極層の領域と貫通孔の領域との２値化画像処理を行い、
・２値化画像において、上記式より貫通孔各々の円形度を算出し、視野ごとに貫通孔全ての円形度を平均化し、更に３視野の円形度を平均化して、平均円形度を求めた。
　貫通孔の円形度ごとの存在比率の算出方法は、上述した一例の通りである。すなわち、
・上述したように、２値化画像において、上記式より貫通孔各々の円形度を算出し、
・上述した３視野における全ての貫通孔の個数に対して、円形度ごとに貫通孔の個数の比率を算出する。
　内部電極層の貫通孔のうちＳｉが偏析されている貫通孔においてＭｇが更に偏析している貫通孔の存在比率の算出方法は、上述した一例の通りである。すなわち、
・上述したように、積層体の積層方向の中央近傍において、所望の内部電極層から誘電体層を電解剥離し、
・上述したように、ＳＥＭ－ＥＤＸを用いて、所望の内部電極層の面内中央近傍において、３０μｍ×３０μｍの大きさの３視野を撮像し、
・撮像された画像において、Ｓｉが偏析している貫通孔を２０個算出し、
・撮像された画像において、Ｓｉが偏析している２０個の貫通孔において、Ｍｇが更に偏析している貫通孔の個数を算出し、
・上述した３視野において、Ｓｉが偏析している２０個の貫通孔に対して、Ｍｇが更に偏析している貫通孔の個数の比率を算出する。
（評価）
　実施例および比較例の積層セラミックコンデンサの信頼性試験として、ＨＡＬＴ（Highly Accelerated Limit Test）を行った。
ＨＡＬＴとは、仕様を超える温度および振動等のストレスを試験対象物に加え、稼動限界および／または破壊限界、換言すれば仕様に対する稼動マージンおよび／または破壊マージンを明らかにする試験、いわゆる加速試験および／または破壊試験、である。ＨＡＬＴにより、仕様に対するマージン、すなわち信頼性を、短期間に試験することができる。
ＨＡＬＴの条件は、以下の通りである。
温度１５０℃、電圧３０Ｖ
　ＨＡＬＴの評価結果として、壊れた時間（Mean Time To Failure：ＭＴＴＦ）に基づく３段階判定を表２に示す。「壊れた」ことの判定値としては、端子間絶縁抵抗１００ｋΩ以下とした。３段階判定では、ＭＴＴＦが１０時間以上である場合に◎、ＭＴＴＦが５時間以上１０時間未満である場合に〇、ＭＴＴＦが５時間未満である場合に×とした。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
　表２によれば、
・内部電極層の貫通孔の平均円形度が０．６以上であると、積層セラミックコンデンサの寿命、すなわち信頼性、の低下を抑制できることがわかる。
・また、内部電極層の複数の貫通孔において、円形度が０．６以上である貫通孔の比率が６０％以上、好ましくは７０％以上であると、積層セラミックコンデンサの寿命、すなわち信頼性、の低下をより抑制できることがわかる。
・また、Ｓｉが偏析している貫通孔３０Ｈに対して、Ｍｇが更に偏析している貫通孔の比率が２０％以下であると、積層セラミックコンデンサの寿命、すなわち信頼性、の低下を抑制できることがわかる。
　１　積層セラミックコンデンサ
　１０　積層体
　２０　誘電体層
　３０　内部電極層
　３１　第１の内部電極層
　３１１　第１の対向電極部
　３１２　第１の引出電極部
　３２　第２の内部電極層
　３２１　第２の対向電極部
　３２２　第２の引出電極部
　３０Ｈ　貫通孔
　４０　外部電極
　４１　第１の外部電極
　４１５　第１の下地電極層
　４１６　第１のめっき層
　４２　第２の外部電極
　４２５　第２の下地電極層
　４２６　第２のめっき層
　４３　第３の外部電極
　４４　第４の外部電極
　４５　第５の外部電極
　４６　第６の外部電極
　４７　第７の外部電極
　４８　第８の外部電極
　１００　内層部
　１０１　第１の外層部
　１０２　第２の外層部
　１１１　第１の側面側外層部
　１１２　第２の側面側外層部
　Ｌ　長さ方向
　Ｔ　積層方向
　Ｗ　幅方向
　ＬＳ１　第１の端面
　ＬＳ２　第２の端面
　ＴＳ１　第１の主面
　ＴＳ２　第２の主面
　ＷＳ１　第１の側面
　ＷＳ２　第２の側面

Claims (4)

  1. 　セラミック材料からなる複数の誘電体層と複数の内部電極層とが積層された積層セラミックコンデンサであって、
    　前記複数の内部電極層の各々は、複数の貫通孔を有し、
    　前記複数の貫通孔内には、前記誘電体層の一部が充填されており、前記誘電体層に由来するＳｉが偏析している、
    積層セラミックコンデンサ。
  2. 　前記複数の貫通孔のうち前記Ｓｉが偏析している貫通孔は、前記誘電体層に由来するＭｇが更に偏析している貫通孔を含み、
    　前記Ｓｉが偏析している貫通孔において、前記Ｍｇが更に偏析している貫通孔の比率は２０％以下である、
    請求項１に記載の積層セラミックコンデンサ。
  3. 　前記複数の貫通孔の縁における前記Ｓｉの濃度は、前記複数の貫通孔の中央における前記Ｓｉの濃度よりも高い、請求項１または２に記載の積層セラミックコンデンサ。
  4. 　前記複数の貫通孔の平均円形度は０．６以上である、請求項１～３のいずれか１項に記載の積層セラミックコンデンサ。
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