WO2023218812A1 - 両面研磨方法 - Google Patents

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WO2023218812A1
WO2023218812A1 PCT/JP2023/014173 JP2023014173W WO2023218812A1 WO 2023218812 A1 WO2023218812 A1 WO 2023218812A1 JP 2023014173 W JP2023014173 W JP 2023014173W WO 2023218812 A1 WO2023218812 A1 WO 2023218812A1
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polishing
double
sided
rate
sided polishing
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PCT/JP2023/014173
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容輝 吉田
Original Assignee
信越半導体株式会社
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    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/04—Lapping machines or devices; Accessories designed for working plane surfaces
    • B24B37/07—Lapping machines or devices; Accessories designed for working plane surfaces characterised by the movement of the work or lapping tool
    • B24B37/08—Lapping machines or devices; Accessories designed for working plane surfaces characterised by the movement of the work or lapping tool for double side lapping
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/11—Lapping tools
    • B24B37/20—Lapping pads for working plane surfaces
    • B24B37/24—Lapping pads for working plane surfaces characterised by the composition or properties of the pad materials
    • H—ELECTRICITY
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    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting

Definitions

  • the present invention relates to a method for polishing a wafer, and more particularly, to a double-sided polishing method capable of obtaining a wafer with a good level of nanotopography.
  • wafer polishing is carried out in two to four stages, including primary polishing, secondary polishing, tertiary polishing, final polishing, etc.
  • multi-stage polishing as the polishing stages progress, the quality of the surface shape of the silicon wafer, such as flatness, nanotopology, surface roughness, and haze, is improved.
  • semiconductor wafers are required to have a flat surface, and surface waviness called nanotopography is particularly problematic.
  • Nanotopography is a periodic waviness component on the wafer surface whose wavelength is longer than the surface roughness, the wavelength is 0.2 to 20 mm, and the PV (Peak to Valley) value is on the order of tens of nanometers. Since nanotopography affects yield in device processes, attempts have been made in recent years to reduce nanotopography. Therefore, there is a need for techniques to improve the flatness of semiconductor wafers.
  • Patent Document 1 describes a method of chemically mechanically polishing the surface of a wafer through two or more polishing steps with different polishing rates, and the in-plane thickness of the polishing cloth used in the polishing step with a removal stock of 0.3 ⁇ m or more is described.
  • variation standard deviation
  • Patent Document 1 describes a method of chemically mechanically polishing the surface of a wafer through two or more polishing steps with different polishing rates, and the in-plane thickness of the polishing cloth used in the polishing step with a removal stock of 0.3 ⁇ m or more is described.
  • Patent Document 2 and Patent Document 3 multi-stage polishing is used for polishing silicon wafers, in which the polishing conditions are changed each time.
  • the article describes an example of double-sided polishing using a double-sided polishing machine for the second polishing, and by doing so, it is possible to improve the quality of the surface shape of the silicon wafer and further miniaturize electronic circuits. The following points are stated.
  • Patent Document 1 focuses on the in-plane variation of the polishing cloth in order to improve the nanotopography by performing chemical mechanical polishing (CMP) in two stages with different polishing rates. This solves the problem of nanotopography changing depending on the state of the cloth.
  • CMP chemical mechanical polishing
  • double-sided polishing (DSP) performed before CMP involves shaping the shape, including improving nanotopography. That is, in the DSP process, polishing is performed to correct etching roughness and waviness, for example, before the DSP process, and in particular, the waviness between long and short periods also changes.
  • DSP double-sided polishing
  • double-sided polishing using a double-sided polishing device is used for primary polishing, but as described in Patent Document 2, multi-stage polishing such as primary polishing, secondary polishing, and tertiary polishing is also used. describes an example of using a double-sided polishing device. This improves the nanotopology of the backside of the wafer and, by extension, the surface roughness of the silicon wafer. However, processing must be performed in separate steps for primary polishing, secondary polishing, and tertiary polishing, which poses equipment and productivity problems.
  • the present invention was made in order to solve the above problems, and aims to provide a double-sided polishing method that is highly productive and can yield wafers with good nanotopography.
  • the present invention provides a double-sided polishing method, comprising: A start-up step in which the polishing rate is gradually increased from a polishing stopped state, a main polishing step that performs double-sided polishing following the start-up step, and a ramp-down step in which the polishing rate is gradually lowered from the main polishing step to return to the polishing stopped state. including stages;
  • the main polishing step includes multiple substeps of performing double-sided polishing at different polishing rates,
  • a double-sided polishing method characterized in that double-sided polishing is performed at a polishing rate of 0.35 ⁇ m/min or less in the final stage of the plurality of sub-steps.
  • the double-sided polishing method of the present invention during the main polishing step, that is, the double-sided polishing process, a plurality of sub-steps for performing double-sided polishing at different polishing rates are performed, and the polishing rate in the final sub-step is adjusted.
  • the rate By setting the rate to 0.35 ⁇ m/min or less, short period waviness can be improved with high productivity, and as a result, wafers with good nanotopography can be obtained.
  • the main polishing step it is preferable that three or more substeps are performed as the plurality of substeps.
  • polishing rate at the final stage of the plurality of sub-steps it is preferable to perform double-sided polishing by setting the polishing rate at the final stage of the plurality of sub-steps to 0.2 ⁇ m/min or less.
  • FIG. 1 is a schematic diagram showing an example of a double-sided polishing apparatus that can be used in the double-sided polishing method of the present invention.
  • FIG. 2 is a schematic diagram showing the arrangement of a carrier, a sun gear, and an internal gear in the double-side polishing apparatus of FIG. 1.
  • FIG. 3 is a schematic diagram showing another example of a carrier that can be used in the double-sided polishing method of the present invention. It is a graph showing an example of the relationship between the polishing rate of double-sided polishing, nanotopography, and polishing time.
  • FIG. 3 is a schematic diagram showing the machining allowance of a wafer in Example 1.
  • 3 is a graph showing the nanotopography of Comparative Examples and Examples 1 to 4.
  • the level of nanotopography is improved during the double-sided polishing process (generally performed as a primary polishing process) whose main purpose is corrective polishing to correct etching roughness and waviness. provide a method to do so.
  • the double-sided polishing process (primary polishing process) is performed at a relatively fast polishing rate of 0.5 to 0.6 ⁇ m/min, and with a large removal amount.
  • the present inventor has developed a multi-stage sub-step of performing double-sided polishing at different polishing rates in the main polishing step, that is, the main polishing step that is performed following the start-up stage of double-sided polishing.
  • the main polishing step that is performed following the start-up stage of double-sided polishing.
  • the present invention is a double-sided polishing method, A start-up step in which the polishing rate is gradually increased from a polishing stopped state, a main polishing step that performs double-sided polishing following the start-up step, and a ramp-down step in which the polishing rate is gradually lowered from the main polishing step to return to the polishing stopped state.
  • the main polishing step includes multiple substeps of performing double-sided polishing at different polishing rates,
  • This double-sided polishing method is characterized in that double-sided polishing is performed at a polishing rate of 0.35 ⁇ m/min or less in the final stage of the plurality of sub-steps.
  • the wafer to be polished in the double-sided polishing method of the present invention is typically a silicon wafer.
  • the object to be polished is not limited to silicon wafers, and the present invention can also be applied to double-sided polishing of other wafers.
  • improved nanotopography means that a reduction in nanotopography in the wafer has been achieved.
  • good nanotopography and a high quality and good level of nanotopography means that the nanotopography of the wafer is reduced to a desired level.
  • the form of the double-sided polishing apparatus that can be used in the double-sided polishing method of the present invention is not particularly limited to this, and the double-sided polishing method of the present invention may also be performed using an apparatus other than the double-sided polishing apparatus shown in FIG. can.
  • the double-sided polishing apparatus 10 shown in FIG. 1 includes a lower surface plate 1 and an upper surface plate 2.
  • a polishing cloth 1a is attached to the upper surface of the lower surface plate 1. Thereby, the upper surface of the lower surface plate 1 is made into a polishing surface.
  • the upper surface plate 2 is supported by the support frame 3 above the lower surface plate 1 so as to be vertically movable.
  • the upper surface plate 2 can be moved up and down by, for example, a cylinder device 4 as a vertical movement mechanism.
  • the upper surface plate 2 is formed with a window portion 2c.
  • the window portion 2c is formed by fitting the window material 2d into a through hole provided in the upper surface plate 2. Furthermore, a seal between the through hole and the window material 2d is sealed with a rubber sealing material (not shown). It is preferable that the window portion 2c has a diameter of about 10 to 15 mm.
  • the window portion 2c can be arranged at one position on the upper surface plate 2 or at a plurality of positions on the same circumference of the upper surface plate 2.
  • a polishing cloth 2a is attached to the lower surface of the upper surface plate 2. Thereby, the lower surface of the upper surface plate 2 is made into a polishing surface.
  • a lower surface plate driving device 1b is arranged on the lower surface of the lower surface plate 1. Further, on the upper surface of the support frame 3, an upper surface plate driving device 2b is arranged.
  • the lower surface plate drive device 1b and the upper surface plate drive device 2b are surface plate drive devices that rotate the upper surface plate 2 and the lower surface plate 1 about an axis 5 passing through the center of the lower surface plate 1 and the center of the upper surface plate 2. It consists of
  • the lower surface plate drive device 1b and the upper surface plate drive device 2b can include, for example, a motor. Further, the lower surface plate 1 may have its lower surface supported by a ring-shaped support bearing (not shown).
  • the upper surface plate 2 and the lower surface plate 1 are configured to rotate in opposite directions, as shown in FIG. 1, for example.
  • the double-sided polishing apparatus 10 further includes a carrier 6 that is disposed between the lower surface plate 1 and the upper surface plate 2 and has a through hole for holding the wafer W.
  • FIG. 2 shows a schematic plan view of an example of a carrier that can be included in a double-sided polishing device.
  • the carrier 6 has a sun gear (inner pin gear, sun gear) 7 located at the center of the lower surface plate 1 and an internal gear (outer pin gear) 8 located on the outside. located in between.
  • sun gear inner pin gear, sun gear
  • internal gear outer pin gear
  • the carrier 6 is rotationally driven by the rotation of the sun gear 7 and the internal gear 8 so as to rotate and revolve. Therefore, the sun gear 7 and the internal gear 8 constitute a carrier drive device that rotationally drives the carrier 6.
  • the sun gear 7 and internal gear 8 can be rotated by a known mechanism.
  • Each of the carriers 6 includes a through hole 6a that holds a wafer W.
  • Each carrier 6 may have one through hole 6a as shown in FIG. 2, or may have a plurality of through holes 6a as shown in FIG.
  • the aspect of the carrier 6 is not limited to the illustrated example.
  • the double-sided polishing device 10 further includes a slurry supply source 9.
  • a slurry supply source 9 is schematically illustrated in FIG. 1, the slurry supply source 9 can be any type commonly used in double-side polishing equipment.
  • the double-sided polishing apparatus 10 further includes a sizing device 11 that measures the thickness of the wafer W held by the carrier 6 at a position through which the wafer W passes during polishing.
  • the sizing device 11 is, for example, an optical sizing device, and is configured to measure the thickness of the wafer W through a window 2c provided in the upper surface plate 2.
  • the double-sided polishing apparatus 10 further includes a controller 12.
  • the controller 12 provides electrical power to the sizing device 11, the carrier drive device (sun gear 7 and internal gear 8), and the surface plate drive devices (lower surface plate drive device 1b and upper surface plate drive device 2b). connected.
  • the controller 12 is also electrically connected to the cylinder mechanism 4.
  • the connection may be wireless or may be wired as long as it does not impede the rotation of the upper surface plate 2, lower surface plate 1, and carrier 6.
  • the controller 12 receives the thickness measurement information of the wafer W being polished from the sizing device 11, and controls the carrier drive device (sun gear 7 and internal gear 8), the surface plate drive device (the lower surface plate drive device 1b and the upper sizing device 1b). It is configured to control the drive of the disk drive device 2b) and the cylinder device 4 to adjust the polishing rate for the wafer W.
  • a wafer such as silicon is processed by double-sided polishing using, for example, such a double-sided polishing apparatus 10.
  • double-sided polishing is performed in multiple substeps.
  • double-sided polishing in multiple substeps with different polishing rates means that when double-sided polishing is performed using the same double-sided polishing machine, polishing is performed at the stage when double-sided polishing is stable (main polishing step).
  • the method is to perform double-sided polishing by changing the rate.
  • double-sided polishing generally consists of a start-up stage in which the polishing rate is gradually increased from a stopped polishing state, and a main polishing step that follows the start-up stage in which double-sided polishing is performed at a constant polishing rate (polishing conditions) as the main polishing.
  • the double-sided polishing method of the present invention includes a startup stage, a main polishing step following the startup stage, and a shutdown stage following the main polishing step, and the main polishing step includes multiple stages in which double-sided polishing is performed at different polishing rates. It includes sub-steps of stages.
  • double-sided polishing is generally performed at a polishing rate of about 0.5 ⁇ m/min, but in the present invention, the polishing rate at the final stage of the multiple sub-steps is set to 0.35 ⁇ m/min or less.
  • the polishing rate in the final stage is set to 0.35 ⁇ m/min or less, thereby achieving high productivity.
  • an improvement in short-period waviness in-site nanotopography of 2 mm ⁇ can be achieved. The reason for this will be explained below.
  • the present inventor confirmed the relationship between the polishing rate of double-sided polishing, the level of nanotopography, and the polishing time as a stepping stone to solving the above problem.
  • FIG. 4 shows an example of the confirmed data.
  • the data shown in FIG. 4 shows the results when double-sided polishing was performed at a constant polishing rate without changing the polishing rate during the main polishing step.
  • conventionally there has been a problem that lowering the polishing rate improves the level of nanotopography, but the polishing time increases ( productivity decreases).
  • the present inventor adopted multi-stage polishing as the main polishing step, and in the first sub-step, most of the necessary removal amount is removed at a high polishing rate, and in the second and subsequent sub-steps, the polishing rate is lower.
  • a test was conducted to correct roughness, waviness, etc. by polishing.
  • the present inventors have found conditions that allow high-quality nanotopography to be obtained while significantly shortening the polishing time.
  • the conditions are that, as in the present invention, multiple sub-steps of double-sided polishing are performed at different polishing rates in the main polishing step, and the polishing rate in the final stage of the multiple sub-steps is set to 0.35 ⁇ m/min or less. This means polishing both sides. That is, according to the double-sided polishing method of the present invention, wafers with good nanotopography can be obtained with high productivity.
  • the nanotopography in the present invention is the measurement of nanotopography within a 2 mm square site of the wafer W (99.95% threshold value).
  • the 99.95% threshold value refers to a nanotopography value with a cumulative probability of 99.95%, and is the maximum value when the top 0.05% of nanotopography is excluded.
  • the wafer after double-sided polishing according to the present invention is then finished by performing secondary polishing and final polishing (CMP polishing) if necessary, so that a very good final product can be obtained.
  • CMP polishing secondary polishing and final polishing
  • the polishing rate can be changed by, for example, the controller 12 receiving the thickness measurement information of the wafer W from the sizing device 11, and controlling the upper surface plate 2, the lower surface plate 1, the sun gear 7, and the internal gear. This can be done by changing the rotational speed of 8 and the load by the cylinder mechanism 4.
  • the standard for changing the polishing rate during double-sided polishing in each substep can be, for example, when the machining allowance of the wafer W to be processed exceeds a certain value.
  • the time when the machining allowance exceeds a certain value refers to the time when the thickness is measured by the sizing device 11 and it is determined that polishing has been completed by the set machining allowance. After that, the polishing rate is changed to the value set for the next substep.
  • the required minimum removal amount in each sub-step is, for example, 2 ⁇ m or more when the polishing rate is faster than 0.35 ⁇ m/min, about 2 ⁇ m when the polishing rate is 0.35 ⁇ m/min, about 1 ⁇ m when the polishing rate is 0.2 ⁇ m/min, and 0. Under polishing conditions of .1 ⁇ m/min, it can be set to about 0.5 ⁇ m.
  • polishing rate in the main polishing step step by step from 0.5 ⁇ m/min to 0.1 ⁇ m/min for each substep.
  • processing is started at the conventional polishing rate of about 0.5 to 0.6 ⁇ m/min, and in the second and subsequent sub-steps,
  • the polishing rate is set to about 0.35 ⁇ m/min to 0.1 ⁇ m/min.
  • the polishing rate is further slowed down to 0.2 ⁇ m/min or less, and conditions are set such that the removal amount is 0.5 ⁇ m or more and 1 ⁇ m or less, so that the polishing rate after double-sided polishing is It is possible to process wafers with even better wafer shapes, especially nanotopography.
  • the polishing rate is changed in multiple stages, and in the final stage, the polishing rate is set to 0.2 ⁇ m/min or less and the removal amount is approximately 0.5 to 1 ⁇ m.
  • the polishing rate is set to 0.2 ⁇ m/min or less and the removal amount is approximately 0.5 to 1 ⁇ m.
  • the lower limit of the polishing rate at the final stage of the plurality of sub-steps is not particularly limited, but may be, for example, 0.1 ⁇ m/min.
  • the polishing rate in three or more stages during the main polishing step.
  • double-sided polishing is performed to secure the machining allowance
  • double-sided polishing is performed in multiple stages to correct waviness and roughness, making it more effective. nanotopography can be improved.
  • the upper limit of the number of sub-steps is not particularly limited, it can be set to four, for example.
  • foamed urethane-based or non-woven fabric polishing cloths 1a and 2a having a Shore A hardness of 70 or more It is preferable to perform double-sided polishing using foamed urethane-based or non-woven fabric polishing cloths 1a and 2a having a Shore A hardness of 70 or more.
  • the upper limit of the Shore A hardness of the foamed urethane-based or non-woven polishing cloths 1a and 2a is not particularly limited, but may be 90, which is the upper limit of the Shore A hardness.
  • double-sided polished wafers having a stable and high-quality nanotopography level can be obtained.
  • polishing agent examples include, but are not limited to, an inorganic alkaline aqueous solution containing colloidal silica.
  • a 4-way type double-sided polishing device having a structure as shown in FIG. 1 was used as the double-sided polishing device.
  • Foamed urethane pads with a Shore A hardness of 78 were used as the polishing cloths 1a and 2a.
  • the slurry contained silica abrasive grains, had an average particle diameter of 35 nm, had an abrasive grain concentration of 1.0% by mass, had a pH of 10.5, and was a KOH-based slurry. .
  • the target for double-sided polishing was a P-type silicon wafer whose main surface had a (100) orientation and a diameter of 300 mm, and double-sided polishing was performed on a total of five wafers W at the same time.
  • the polishing rate was adjusted by changing the relative rotation speed calculated based on the rotational speeds of the upper surface plate 2 and the lower surface plate 1 and the carrier 6 during processing.
  • the timing for changing the polishing rate is when the sizing device detects a change in thickness corresponding to the required machining allowance, and the multiple substeps of double-sided polishing at different polishing rates are performed. carried out.
  • Comparative Example 1 In Comparative Example 1, the polishing rate in the main polishing step was always kept constant at 0.5 ⁇ m/min, and both sides were polished with a machining allowance of 10 ⁇ m (10 ⁇ m on both sides (5 ⁇ m on each side, 10 ⁇ m in total)).
  • Example 1 In Example 1, double-sided polishing was performed in two stages in the main polishing step: the first sub-step at a polishing rate of 0.5 ⁇ m/min, and the second sub-step at a polishing rate of 0.35 ⁇ m/min. I did it.
  • Example 1 the front surface 101 and the back surface 102 of the wafer W are double-sided polished at a polishing rate of 0.5 ⁇ m/min in the first sub-step, with the total machining allowances 101a and 102a being 8 ⁇ m.
  • both sides were polished at a polishing rate of 0.35 ⁇ m/min, with the total machining allowance 101b and 102b being 2 ⁇ m, and the total machining allowance was 10 ⁇ m, the same as in the comparative example. .
  • Example 2 In Example 2, in the main polishing step, double-sided polishing was performed in two stages: the first sub-step at a polishing rate of 0.5 ⁇ m/min, and the second sub-step at a polishing rate of 0.2 ⁇ m/min. I did it.
  • Example 2 the front surface 101 and the back surface 102 of the wafer W are double-sided polished at a polishing rate of 0.5 ⁇ m/min in the first substep with a total machining allowance 101a and 102a of 9 ⁇ m, and then the second step is performed.
  • both sides were polished at a polishing rate of 0.2 ⁇ m/min with the total machining allowances 101b and 102b being 1 ⁇ m.
  • Example 3 In Example 3, in the main polishing step, the first sub-step had a polishing rate of 0.5 ⁇ m/min, the second sub-step had a polishing rate of 0.35 ⁇ m/min, and the polishing rate was 0. Double-sided polishing was performed in three stages, including the third sub-step at a speed of .2 ⁇ m/min.
  • Example 3 the front surface 101 and the back surface 102 of the wafer W are double-sided polished at a polishing rate of 0.5 ⁇ m/min in the first substep with a total machining allowance 101a and 102a of 7 ⁇ m, and then the second step is performed.
  • both sides are polished at a polishing rate of 0.35 ⁇ m/min, with the total machining allowance 101b and 102b being 2 ⁇ m, and then in the third (final stage) sub-step, the machining allowance is polished at a polishing rate of 0.2 ⁇ m/min.
  • the total of 1 ⁇ m was used as the condition for double-sided polishing.
  • Example 4 As Example 4, in the main polishing step, the first sub-step has a polishing rate of 0.5 ⁇ m/min, the second sub-step has a polishing rate of 0.35 ⁇ m/min, and the polishing rate is 0.5 ⁇ m/min. Double-sided polishing was performed in four stages: a third sub-step at a polishing rate of 2 ⁇ m/min, and a fourth sub-step at a polishing rate of 0.1 ⁇ m/min.
  • Example 4 the front surface 101 and the back surface 102 of the wafer W are double-sided polished at a polishing rate of 0.5 ⁇ m/min in the first substep with a total machining allowance 101a and 102a of 6.5 ⁇ m, and then In the second sub-step, both sides are polished at a polishing rate of 0.35 ⁇ m/min, with the total machining allowances 101b and 102b being 2 ⁇ m, and in the third sub-step, the total machining allowance is polished at a polishing rate of 0.2 ⁇ m/min.
  • both sides were polished at a polishing rate of 1 ⁇ m, and in addition, in the fourth (final stage) sub-step, both sides were polished at a polishing rate of 0.1 ⁇ m/min, with a total machining allowance of 0.5 ⁇ m.
  • nanotopography was measured as follows. A map showing the size of the unevenness on the wafer surface was created, and the wafer was flattened by filtering to remove micron-order warps and waviness. The filtered map was divided into 2 mm square sites, and the PV (Peak to Valley) value of each site was calculated. Among these PV values, measurements were made under conditions such that the PV value with a cumulative probability of 99.95% becomes the nanotopography value on the wafer surface.
  • FIG. 6 shows the nanotopography of Comparative Example and Examples 1 to 4.
  • the polishing rate in the final stage was set to 0.2 ⁇ m/min or less, and double-sided polishing was performed in three or more substeps. It was confirmed that a wafer with a very good level of nanotopography of 3 ⁇ m or less was obtained, and a large improvement effect was obtained.
  • the nanotopography was further improved by setting the polishing rate of the final substep to a lower polishing rate and performing double-sided polishing in three or more substeps.
  • productivity is not reduced by implementing multiple sub-steps in which double-sided polishing is performed at different polishing rates in the main polishing step, and by setting the polishing rate in the final sub-step to 0.35 ⁇ m/or less. It is possible to lower the polishing rate while maintaining the polishing rate, which results in better nanotopography.
  • a double-sided polishing method which includes a startup step in which the polishing rate is gradually increased from a polishing stopped state, a main polishing step in which double-sided polishing is performed following the startup step, and a polishing rate is gradually increased from the main polishing step.
  • the main polishing step includes a plurality of substeps of performing double-sided polishing at different polishing rates, and the polishing rate at the final stage of the plurality of substeps is
  • a double-sided polishing method characterized by performing double-sided polishing at a speed of 0.35 ⁇ m/min or less.
  • [2] The double-sided polishing method according to [1], wherein in the main polishing step, three or more substeps are performed as the plurality of substeps.
  • [3] The double-sided polishing method according to [1] or [2], wherein double-sided polishing is performed with a polishing rate of 0.2 ⁇ m/min or less in the final stage of the plurality of sub-steps.
  • [4] The double-sided polishing method according to any one of [1] to [3], wherein double-sided polishing is performed using a foamed urethane-based or non-woven polishing cloth having a Shore A hardness of 70 or more.

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Abstract

本発明は、両面研磨方法であって、研磨停止状態から徐々に研磨レートを上げる立ち上げ段階、前記立ち上げ段階に続いて両面研磨を行うメイン研磨ステップ、及び前記メイン研磨ステップから徐々に研磨レートを下げて前記研磨停止状態に戻す立ち下げ段階を含み、前記メイン研磨ステップが、異なる研磨レートで両面研磨を行う複数段のサブステップを含み、前記複数段のサブステップの最終段での研磨レートを０．３５μｍ／分以下にして両面研磨を行うことを特徴とする両面研磨方法である。これにより、高い生産性で、ナノトポグラフィが良好なウェーハが得られる両面研磨方法を提供できる。

Description

両面研磨方法
　本発明は、ウェーハの研磨方法、詳しくはナノトポグラフィのレベルが良好なウェーハを得ることのできる両面研磨方法に関する。
　一般にウェーハの研磨は、１次研磨、２次研磨、３次研磨、仕上げ研磨などからなる２～４段階の多段研磨が実施されている。多段研磨では、研磨の段階が進むにつれて、平坦度、ナノトポロジー（ナノトポグラフィ）、表面粗さ、Ｈａｚｅなどのシリコンウェーハの表面形状についての品質の改善が図られる。
　特に、半導体ウェーハは、表面の平坦化が求められており、その中でも特にナノトポグラフィと呼ばれる表面うねりが問題となっている。
　ナノトポグラフィとは、表面粗さより波長が長いウェーハ表面の周期的なうねり成分であり、波長は０．２～２０ｍｍであり、ＰＶ（Ｐｅａｋ　ｔｏ　Ｖａｌｌｅｙ）値が数十ｎｍレベルである。ナノトポグラフィはデバイスプロセスにおける歩留まりへ影響することから、近年ではナノトポグラフィを低減する試みが進んでいる。そのために、半導体ウェーハの平坦度を向上させるための技術が必要とされている。
　特許文献１では、研磨レートが異なる２段以上の研磨ステップによりウェーハの表面を化学的機械研磨する方法が記載され、取り代が０．３μｍ以上の研磨ステップで使用する研磨布の面内の厚みばらつき（標準偏差）を２．０μｍ以下にすることで、研磨布の厚みばらつきに起因するウェーハの表面の２ｍｍ□（スクエア）のサイト内ナノトポグラフィを改善することができ、均一なデバイス特性を持つ半導体チップを製造することができることが記載されている。
　また、特許文献２や特許文献３では、シリコンウェーハの研磨として、毎回の研磨条件を変更して行われる多段研磨を採用し、しかも、多段研磨には、全ての回、または仕上げを除くすべての回の研磨に両面研磨装置を使用する両面研磨を採用した例が記載されており、このようにすることでシリコンウェーハの表面形状の高品質化が図れ、しかも電子回路のさらなる微細化が可能になる点が記載されている。
特開２０２１－０８２６９６号公報 特開２０１０－１０３４４９号公報 特開２０１０－１３１６８３号公報
　特許文献１では、研磨レートの違う２段階での化学的機械研磨（ＣＭＰ）でナノトポグラフィを改善するために研磨布の面内バラつきについて着目しており、化学的機械研磨（ＣＭＰ）では、研磨布の状態でナノトポグラフィが変化してしまうという問題を解決している。
　一方、ＣＭＰの前に実施される両面研磨（ＤＳＰ）では、ナノトポグラフィなどの改善も含め、形状の作りこみが行われる。つまり、ＤＳＰ工程では、ＤＳＰ工程前の、例えばエッチングの粗さやうねりなどを修正する研磨が行われ、特に長い周期から短い周期のうねりなども変化する。
　そこで、ナノトポグラフィのレベルを改善するにはＣＭＰ工程で改善するよりも、それ以前に両面研磨（ＤＳＰ）工程で作りこまれるナノトポグラフィのレベルが重要で、この工程で如何に小さいナノトポグラフィのレベルにするかが重要である。
　なお、一般的には、１次研磨で両面研磨装置を用いた両面研磨が採用されているが、特許文献２にあるように、１次研磨、２次研磨、３次研磨などの多段研磨部分で両面研磨装置を使用する例が記載されている。これにより、ウェーハ裏面のナノトポロジー、引いてはシリコンウェーハの表面粗さを改善している。ただし１次研磨、２次研磨、３次研磨とそれぞれ別なステップで加工する必要があり、設備的な問題や生産性に問題があった。
　本発明は、上記問題を解決するためになされたものであり、高い生産性で、ナノトポグラフィが良好なウェーハが得られる両面研磨方法を提供することを目的とする。
　上記課題を解決するために、本発明では、両面研磨方法であって、
　研磨停止状態から徐々に研磨レートを上げる立ち上げ段階、前記立ち上げ段階に続いて両面研磨を行うメイン研磨ステップ、及び前記メイン研磨ステップから徐々に研磨レートを下げて前記研磨停止状態に戻す立ち下げ段階を含み、
　前記メイン研磨ステップが、異なる研磨レートで両面研磨を行う複数段のサブステップを含み、
　前記複数段のサブステップの最終段での研磨レートを０．３５μｍ／分以下にして両面研磨を行うことを特徴とする両面研磨方法を提供する。
　このような本発明の両面研磨方法によれば、メイン研磨ステップ、すなわち両面研磨の工程中に、異なる研磨レートで両面研磨を行う複数段のサブステップを行ない、最終段のサブステップでの研磨レートを０．３５μｍ／分以下にすることで、高い生産性で、短い周期のうねりを改善することができ、その結果、ナノトポグラフィが良好なウェーハを得ることができる。
　前記メイン研磨ステップにおいて、前記複数段のサブステップとして、３段以上のサブステップを行なうことが好ましい。
　３段以上のサブステップを行なうことで、うねりや粗さの修正を確実に行うことができ、その結果、効果的にナノトポグラフィの改善を達成できる。
　前記複数段のサブステップの前記最終段での研磨レートを０．２μｍ／分以下にして両面研磨を行うことが好ましい。
　このような研磨レートで最終段での両面研磨を行うことにより、両面研磨後のウェーハ形状、特にナノトポグラフィが更に良好なウェーハを得ることができる。
　また、ショアＡ硬度７０以上の発泡ウレタン系又は不織布系の研磨布を用いて両面研磨を行うことが好ましい。
　このような研磨布を用いて両面研磨を行うことにより、安定して高品質なナノトポグラフィのレベルを有した両面研磨ウェーハを得ることができる。
　以上のように、本発明の両面研磨方法であれば、高い生産性で、ナノトポグラフィが良好なウェーハを得ることができる。
本発明の両面研磨方法で用いることができる両面研磨装置の一例を示す概略図である。 図１の両面研磨装置におけるキャリア、サンギヤ及びインターナルギヤの配置を示す概略図である。 本発明の両面研磨方法で用いることができるキャリアの他の例を示す概略図である。 両面研磨の研磨レートとナノトポグラフィ及び研磨時間との関係の例を示すグラフである。 実施例１におけるウェーハの取り代を示す概略図である。 比較例、並びに実施例１～実施例４のナノトポグラフィを示すグラフである。
　以上のように、高い生産性で、ナノトポグラフィが良好なウェーハ、特に短い周期のうねり（２ｍｍ□のサイト内ナノトポグラフィ）が改善されたウェーハが得られる両面研磨方法の開発が求められていた。
　そこで、本発明では、エッチングの粗さやうねりなどを修正する修正研磨が主な目的である両面研磨工程（一般的に１次研磨工程として行われる）において、その加工中にナノトポグラフィのレベルを改善する方法を提供する。
　一般的に両面研磨工程（１次研磨工程）において、研磨レートは０．５～０．６μｍ／分と比較的速く、また研磨取り代も多い状態で実施されている。
　このような研磨では、長周期うねり（１０ｍｍ□のサイト内ナノトポグラフィのようなレベル）などは比較的よく改善されるが、短い周期のうねり（２ｍｍ□のサイト内ナノトポグラフィ）の改善は十分でなかった。特に２ｍｍ□のサイト内ナノトポグラフィの良好なレベルを示すウェーハを安定して作ることは困難であった。
　本発明者は、上記課題について鋭意検討を重ねた結果、メイン研磨ステップ、すなわち両面研磨における立ち上げ段階に続いて行われるメイン研磨ステップにおいて、異なる研磨レートで両面研磨を行う複数段のサブステップを行ない、最終段のサブステップでの研磨レートを０．３５μｍ／分以下にし、その後立ち下げ段階を行う両面研磨とすることで、高い生産性で、短い周期のうねりを改善することができることを見出し、本発明を完成させた。
　即ち、本発明は、両面研磨方法であって、
　研磨停止状態から徐々に研磨レートを上げる立ち上げ段階、前記立ち上げ段階に続いて両面研磨を行うメイン研磨ステップ、及び前記メイン研磨ステップから徐々に研磨レートを下げて前記研磨停止状態に戻す立ち下げ段階を含み、
　前記メイン研磨ステップが、異なる研磨レートで両面研磨を行う複数段のサブステップを含み、
　前記複数段のサブステップの最終段での研磨レートを０．３５μｍ／分以下にして両面研磨を行うことを特徴とする両面研磨方法である。
　以下、本発明について図面を参照しながら詳細に説明するが、本発明はこれらに限定されるものではない。
　なお、本発明の両面研磨方法での研磨対象であるウェーハは、典型的には、シリコンウェーハである。ただし、研磨対象は、シリコンウェーハに限られず、本発明はその他のウェーハの両面研磨にも適用できる。
　また、本明細書において、ナノトポグラフィが改善されたとは、ウェーハにおけるナノトポグラフィの低減が達成されたことを意味する。同様に、良好なナノトポグラフィ、並びに高品質及び良好なナノトポグラフィのレベルとは、ウェーハのナノトポグラフィが望ましいレベルまで低減された状態を意味する。
　まず、本発明の両面研磨方法で用いることができる両面研磨装置の例を、図１を参照しながら、以下に説明する。ただし、本発明の両面研磨方法で用いることができる両面研磨装置の形態は特にこれに限定されず、本発明の両面研磨方法は、図１に示す両面研磨装置以外の装置を用いて行うこともできる。
　図１に示す両面研磨装置１０は、下定盤１と、上定盤２とを具備する。
　下定盤１は、上面に研磨布１ａが取り付けられている。これにより、下定盤１の上面が研磨面とされている。
　上定盤２は、下定盤１の上方で支持フレーム３に上下動自在に支持されている。上定盤２は、上下動機構として例えばシリンダ装置４により、上下動可能となっている。
　また、上定盤２には、窓部２ｃが形成されている。窓部２ｃは、上定盤２に設けた透孔に、窓材２ｄが嵌め込まれることによって形成されている。また、不図示のゴム製のシール材によって、透孔と窓材２ｄとの間がシールされている。窓部２ｃは直径１０～１５ｍｍ程度とするのが好適である。窓部２ｃは、上定盤２上の一つの位置、又は上定盤２の同一円周上の複数位置に配設することができる。
　上定盤２は、下面に研磨布２ａが取り付けられている。これにより、上定盤２の下面が研磨面とされている。
　下定盤１の下面には、下定盤駆動装置１ｂが配置されている。また、支持フレーム３の上面には、上定盤駆動装置２ｂが配置されている。下定盤駆動装置１ｂ及び上定盤駆動装置２ｂは、上定盤２及び下定盤１を、下定盤１の中心及び上定盤２の中心を通る軸線５を中心として回転駆動する定盤駆動装置を構成している。下定盤駆動装置１ｂ及び上定盤駆動装置２ｂは、例えばモーターを含むことができる。また、下定盤１は、その下面をリング状の支持ベアリング（図示しない）によって支持されていてもよい。
　上定盤２及び下定盤１は、例えば図１に示すように、互いに反対方向に自転するように構成されている。
　両面研磨装置１０は、下定盤１と上定盤２との間に配置され、ウェーハＷを保持する透孔を有するキャリア６を更に具備する。
　図２に、両面研磨装置が具備することができるキャリアの例の概略平面図を示す。
　図１及び図２に示すように、キャリア６は、下定盤１の中心に配置された太陽ギヤ（内側ピン歯車、サンギヤ）７と、外側に位置するインターナルギヤ（外側ピン歯車）８との間に位置する。図２では、キャリア６、太陽ギヤ７及びインターナルギヤ８を単なる円で示しているが、実際は歯車であり、キャリア６と太陽ギヤ７とは互いに噛合しており、キャリア６とインターナルギヤ８とは互いに噛合している。
　キャリア６は、太陽ギヤ７及びインターナルギヤ８の回転により、自転、かつ公転するように回転駆動される。よって、太陽ギヤ７及びインターナルギヤ８は、キャリア６を回転駆動するキャリア駆動装置を構成している。太陽ギヤ７及びインターナルギヤ８は、公知の機構により回転することができる。
　キャリア６の各々はウェーハＷを保持する透孔６ａを含む。各キャリア６は、図２に示すように１つの透孔６ａを有していても良いし、図３に示すように複数の透孔６ａを有していても良い。ただし、キャリア６の態様は、図示した例に限定されるものではない。
　両面研磨装置１０は、スラリー供給源９を更に具備している。図１では概略的にスラリー供給源９を図示しているが、スラリー供給源９は、両面研磨装置で通常用いられる如何なるものも用いることができる。
　両面研磨装置１０には、キャリア６に保持されたウェーハＷが研磨中に通過する位置でウェーハＷの厚さを測定する定寸装置１１が更に配置されている。定寸装置１１は、例えば光学式の定寸装置であり、上定盤２に設けられた窓部２ｃを通して、ウェーハＷの厚さを測定するように構成されている。
　両面研磨装置１０は、コントローラ１２を更に具備する。図１に示す例では、コントローラ１２は、定寸装置１１、キャリア駆動装置（太陽ギヤ７及びインターナルギヤ８）及び定盤駆動装置（下定盤駆動装置１ｂ及び上定盤駆動装置２ｂ）に電気的に接続されている。図示していないが、コントローラ１２は、シリンダ機構４にも電気的に接続されている。接続は、無線であっても良いし、上定盤２、下定盤１及びキャリア６の回転を阻害するものでなければ有線であっても良い。
　コントローラ１２は、定寸装置１１から、研磨中のウェーハＷの厚さ測定情報を受け取り、キャリア駆動装置（太陽ギヤ７及びインターナルギヤ８）、定盤駆動装置（下定盤駆動装置１ｂ及び上定盤駆動装置２ｂ）、及びシリンダ装置４の駆動を制御して、ウェーハＷに対する研磨レートを調整するように構成されている。
　本発明の両面研磨方法では、例えばこのような両面研磨装置１０を用い、シリコンなどのウェーハを両面研磨により加工するが、この際、メイン研磨ステップにおいて研磨（加工）レートを異ならせた２段階以上、すなわち複数段のサブステップで両面研磨を行う。
　なお、ここでいう研磨レートを異ならせた複数段のサブステップで両面研磨を行うとは、同一の両面研磨装置で両面研磨加工する際に、両面研磨が安定した段階（メイン研磨ステップ）で研磨レートを変更して両面研磨を行うことである。つまり、一般的に両面研磨は、研磨停止状態から徐々に研磨レートを上げる立ち上げ段階と、立ち上げ段階に続いて、メインの研磨として一定研磨レート（研磨条件）で両面研磨を行うメイン研磨ステップと、最後に、徐々に研磨レートを下げて研磨停止状態に戻す、停止のための立ち下げ段階があるが、本発明での研磨レートの変更は、立ち上げ段階や立ち下げ段階での研磨レートではなく、メイン研磨ステップでの加工時に段階的に研磨レートを変更することである。従って、本発明の両面研磨方法は、立ち上げ段階、立ち上げ段階に続くメイン研磨ステップ、及びメイン研磨ステップに続く立ち下げ段階を含み、そのメイン研磨ステップが、異なる研磨レートで両面研磨を行う複数段のサブステップを含むというものである。
　更に、一般的に両面研磨は、０．５μｍ／分程度の研磨レートで実施されるが、本発明では、複数段のサブステップの最終段での研磨レートを０．３５μｍ／分以下とする。
　本発明に従って、両面研磨におけるメイン研磨ステップ中、異なる研磨レートでの両面研磨を行うサブステップを多段で実施し、最終段階での研磨レートを０．３５μｍ／分以下とすることで、高い生産性で、短い周期のうねり（２ｍｍ□のサイト内ナノトポグラフィ）の改善を達成できる。その理由を、以下に説明する。
　本発明者は、上記課題を解決するための足掛かりとして、両面研磨の研磨レートとナノトポグラフィのレベル及び研磨時間との関係を確認した。図４に、確認したデータの例を示す。
　図４に示すデータは、メイン研磨ステップ中に研磨レートを変えずに一定の研磨レートで両面研磨加工を行った際の結果を示している。図４から分かるように、従来、研磨レートを下げればナノトポグラフィのレベルは良くなるが研磨時間が延びる（＝生産性が落ちる）という問題があった。
　そこで、本発明者は、メイン研磨ステップとして多段研磨を採用して、１段目のサブステップにおいて必要な取り代の大部分を高研磨レートで削り、２段目以降のサブステップでは低研磨レートとすることで、粗さやうねり等の修正研磨を行う試験を行った。これにより、本発明者は、研磨時間を大幅に短縮しながら、高品質のナノトポグラフィが得られる条件を見出した。その条件が、本発明のごとく、メイン研磨ステップにおいて異なる研磨レートで両面研磨を行う複数段のサブステップを行ない、複数段のサブステップの最終段での研磨レートを０．３５μｍ／分以下にして両面研磨を行うことである。すなわち、本発明の両面研磨方法によれば、高い生産性で、ナノトポグラフィが良好なウェーハを得ることができる。
　なお、本発明におけるナノトポグラフィは、ウェーハＷの２ｍｍ□のサイト内ナノトポグラフィ（９９．９５％スレシホールド値）を測定したものである。９９．９５％スレシホールド値とは、累積確率が９９．９５％のナノトポグラフィ値のことを言い、上位０．０５％のナノトポグラフィを除外したときの最大値である。
　そして、本発明に従う両面研磨後のウェーハに対し、その後必要により２次研磨、最終的に仕上げ研磨（ＣＭＰ研磨）を行うことで仕上げることで、最終製品として非常に良好な製品とすることができる。
　また、研磨レートの変更（加工中の変更）には、一般的に荷重変化やキャリア及び定盤速度の変更等を用いることができる。より具体的には、研磨レートの変更は、例えば、定寸装置１１からのウェーハＷの厚さ測定情報を受け取ったコントローラ１２により、上定盤２、下定盤１、太陽ギヤ７及びインターナルギヤ８の回転速度、並びにシリンダ機構４による荷重を変更することで行うことができる。
　なお、各サブステップでの両面研磨中に研磨レートを変化させる目安については、例えば加工するウェーハＷの取り代が一定値以上となった時とすることができる。
　取り代が一定値以上になった時とは、定寸装置１１による厚さ測定で、設定した取り代の分だけ研磨が完了したことを測定した際のことを示す。その後に、次のサブステップについて設定した値に研磨レートを変更する。
　各サブステップにおける必要な最低取り代は、例えば、研磨レート０．３５μｍ／分より早い研磨条件で２μｍ以上、０．３５μｍ／分で２μｍ程度、０．２μｍ／分の研磨条件では１μｍ程度、０．１μｍ／分の研磨条件では、０．５μｍ程度に設定することができる。
　このような条件であれば、短い周期のうねり（２ｍｍ□のサイト内ナノトポグラフィ）のレベルが更に良好なウェーハを、生産性を維持しつつ加工することができる。
　この時、メイン研磨ステップにおける研磨レートをサブステップ毎に０．５μｍ／分から０．１μｍ／分まで段階的に下げることが好ましい。
　特に、複数段で研磨レートを変化させる中で、１段目のサブステップでは従来の０．５～０．６μｍ／分程度の研磨レートで加工を開始し、２段階目以降のサブステップでは、大きなうねりや粗さを改善する修正研磨を目的とし、研磨レートを０．３５μｍ／分から０．１μｍ／分程度とする条件に設定することが好ましい。
　特に、メイン研磨ステップの最終段階では、研磨レートを０．２μｍ／分以下と更に遅くした状態で、取り代が０．５μｍ以上１μｍ以下となるような条件に設定することで、両面研磨後のウェーハ形状、特にナノトポグラフィのレベルが更に良好なウェーハが加工できる。
　このように両面研磨の一工程であるメイン研磨ステップ中に、研磨レートの変更を多段で実施し、最終段階で研磨レートを０．２μｍ／分以下とし取り代を０．５～１μｍ程度として実施することで、短い周期のうねり（２ｍｍ□のサイト内ナノトポグラフフィ）の更なる改善が実現できる。従って、複数段のサブステップの最終段での研磨レートを０．２μｍ／分以下にして両面研磨を行うことが好ましい。複数段のサブステップの最終段での研磨レートの下限は、特に限定されないが、例えば０．１μｍ／分とすることができる。
　特に、メイン研磨ステップ中での研磨レートの変更を３段以上で実施することが好ましい。１段目のサブステップでは、取り代確保を目的に両面研磨を行い、２段目以降のサブステップではうねりや粗さの修正を目的に複数段に亘って両面研磨することで、より効果的にナノトポグラフィの改善ができる。複数段のサブステップの段数の上限は、特に限定されないが、例えば４段とすることができる。
　特に３段以上に研磨レートを変化させることが好ましいのには他にも理由がある。２段での研磨レートの変更でもある程度の効果は得られるが、研磨レートをいきなり下げるより数段階に分けて下げることで、研磨中のウェーハＷに負荷がかかりにくくなる。負荷がかかることによってウェーハＷの反りや歪み、粗さは悪化しやすい傾向にある。研磨レートの変更を３段以上にする、すなわちメイン研磨ステップの複数段のサブステップとして、３段以上のサブステップを行なうことでこの負荷を軽減し、加工中のウェーハＷの反りや歪みを低減することができ、結果的にナノトポグラフィレベルの改善が行われやすくなる。
　このような条件にすることでで、２ｍｍ□のサイト内ナノトポグラフィが３ｎｍ以下のレベルのウェーハを効率的に製造することができる。
　ショアＡ硬度７０以上の発泡ウレタン系又は不織布系の研磨布１ａ及び２ａを用いて両面研磨を行うことが好ましい。発泡ウレタン系又は不織布系の研磨布１ａ及び２ａのショアＡ硬度の上限は、特に限定されないが、ショアＡ硬度の上限の９０でもよい。
　このような研磨布１ａ及び２ａを用いて両面研磨を行うことにより、安定して高品質なナノトポグラフィのレベルを有した両面研磨ウェーハを得ることができる。
　本発明の両面研磨方法で用いることができる研磨剤としては、例えば、コロイダルシリカを含有した無機アルカリ水溶液が挙げられるが、これに限定されるものではない。
　以下、実施例及び比較例を用いて本発明を具体的に説明するが、本発明はこれらに限定されるものではない。
　（共通条件）
　両面研磨装置として、図１に示すような構造を有する４ウェイ方式の両面研磨装置を用いた。研磨布１ａ及び２ａにはショアＡ硬度７８の発泡ウレタンパッドを採用した。スラリーとしては、シリカ砥粒を含有したものであって、平均粒径が３５ｎｍであり、砥粒濃度が１．０質量％であり、ｐＨが１０．５であり、ＫＯＨベースのスラリーを用いた。
　両面研磨加工対象は、主面の面方位が（１００）であり、且つ直径が３００ｍｍのＰ型シリコンウェーハとし、同時に合計５枚のウェーハＷに対して両面研磨加工を行った。
　実施例では、上定盤２及び下定盤１とキャリア６との回転速度をもとに算出される相対自転速度を加工中に変更することで、研磨レートを調整した。
　また、実施例１～４においては、研磨レートを変更するタイミングは、定寸装置により必要取り代分の厚さ変化を検知した際として、異なる研磨レートで両面研磨を行う複数段のサブステップを実施した。
　両面研磨加工後のウェーハＷに対しては、ＳＣ－１洗浄を、条件Ｈ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１：１５で行った。
　（比較例）
　比較例１では、メイン研磨ステップにおける研磨レートを常に０．５μｍ／分一定として、取り代１０μｍ（両面で１０μｍ（片面５μｍずつで合計１０μｍ））で、両面研磨した。
　（実施例１）
　実施例１では、メイン研磨ステップにおいて、研磨レートを０．５μｍ／分とした１段目のサブステップ、及び研磨レートを０．３５μｍ／分とした２段目のサブステップの２段階で両面研磨を行った。
　実施例１では、図５に示すように、ウェーハＷの表面１０１及び裏面１０２を、１段目のサブステップにおいて０．５μｍ／分の研磨レートで取り代１０１ａ及び１０２ａの合計を８μｍとして両面研磨したのちに、２段目（最終段）のサブステップにおいて０．３５μｍ／分の研磨レートで取り代１０１ｂ及び１０２ｂの合計を２μｍとして両面研磨し、トータルの取り代を比較例と同じ１０μｍとした。
　（実施例２）
　実施例２では、メイン研磨ステップにおいて、研磨レートを０．５μｍ／分とした１段目のサブステップ、及び研磨レートを０．２μｍ／分とした２段目のサブステップの２段階で両面研磨を行った。
　実施例２では、ウェーハＷの表面１０１及び裏面１０２を、１段目のサブステップにおいて０．５μｍ／分の研磨レートで取り代１０１ａ及び１０２ａの合計を９μｍとして両面研磨したのちに、２段目（最終段）のサブステップにおいて０．２μｍ／分の研磨レートで取り代１０１ｂ及び１０２ｂの合計を１μｍとして両面研磨した。
　（実施例３）
　実施例３としては、メイン研磨ステップにおいて、研磨レートを０．５μｍ／分とした１段目のサブステップ、研磨レートを０．３５μｍ／分とした２段目のサブステップ、及び研磨レートを０．２μｍ／分とした３段目のサブステップの３段階で両面研磨を行った。
　実施例３では、ウェーハＷの表面１０１及び裏面１０２を、１段目のサブステップにおいて０．５μｍ／分の研磨レートで取り代１０１ａ及び１０２ａの合計を７μｍとして両面研磨したのちに、２段目のサブステップにおいて０．３５μｍ／分の研磨レートで取り代１０１ｂ及び１０２ｂの合計を２μｍとして両面研磨し、さらに３段目（最終段）のサブステップにおいて０．２μｍ／分の研磨レートで取り代の合計を１μｍとして両面研磨する条件とした。
　（実施例４）
　実施例４としては、メイン研磨ステップにおいて、研磨レートを０．５μｍ／分とした１段目のサブステップ、研磨レートを０．３５μｍ／分とした２段目のサブステップ、研磨レートを０．２μｍ／分とした３段目のサブステップ、及び研磨レートを０．１μｍ／分とした４段目のサブステップの４段階で両面研磨を行った。
　実施例４では、ウェーハＷの表面１０１及び裏面１０２を、１段目のサブステップにおいて０．５μｍ／分の研磨レートで取り代１０１ａ及び１０２ａの合計を６．５μｍとして両面研磨したのちに、２段目のサブステップにおいて０．３５μｍ／分の研磨レートで取り代１０１ｂ及び１０２ｂの合計を２μｍとして両面研磨し、さらに３段目のサブステップにおいて０．２μｍ／分の研磨レートで取り代の合計を１μｍとして両面研磨し、加えて４段目（最終段）のサブステップにおいて０．１μｍ／分の研磨レートで取り代の合計を０．５μｍとして両面研磨する条件とした。
　（評価）
　実施例１～４の各条件で、全体で１０μｍ程度の取り代を設定して、段階的に研磨レートを変化させて、各研磨レートで上記の取り代分の研磨を行い、その後、一般的な仕上げ研磨（片面研磨）を行った後に得られたウェーハのナノトポグラフィを測定した。また、比較例で両面研磨したウェーハに対しても同様に仕上げ研磨を行い、仕上げ研磨後に得られたウェーハのナノトポグラフィを測定した。
　なお、ナノトポグラフィは、以下のようにして測定した。ウェーハ表面の凹凸の大きさを示すマップを作成し、そこからフィルタリングによってミクロンオーダーの反りやうねりを除去することで平坦化を行った。フィルタリングの完了したマップを２ｍｍ□のサイトに分割し、各サイトのＰＶ（Ｐｅａｋ　ｔｏ　Ｖａｌｌｅｙ）値を算出した。このＰＶ値のうち累積確率が９９．９５％であるＰＶ値がウェーハ表面のナノトポグラフィ値となるような条件で測定した。
　図６に、比較例、並びに実施例１～実施例４のナノトポグラフィを示す。
　図６に示す結果から明らかなように、メイン研磨ステップにおいて一定の研磨レートで両面研磨を実施した比較例に比べ、メイン研磨ステップにおいて異なる研磨レートでのサブステップを多段で実施し、最終段のサブステップでの研磨レートを０．３５μｍ／分以下とした実施例１～４では、同じ取り代でもナノトポグラフィの改善が見られた。
　特に、比較例および実施例１及び２と比べて、実施例３および４では、最終段での研磨レートを０．２μｍ／分以下とし且つ３段以上のサブステップでの両面研磨を行うことにより、ナノトポグラフィが３μｍ以下と非常に良好なレベルのウェーハが得られ、大きくな改善効果が得られることが確認できた。
　すなわち、実施例の中でも、最終段のサブステップの研磨レートをより低い研磨レートとし且つ３段以上のサブステップでの両面研磨を行うことによってナノトポグラフィが更に改善した。
　なお、図４に示した研磨レートに対するナノトポグラフィ及び研磨時間の関係から明らかなように、両面研磨の始めから（全体を）例えば０．１μｍ／分一定で研磨しても、同様の結果は得られた。つまり、研磨レートを低くすることでもナノトポグラフィのレベルは改善する。しかし、メイン研磨ステップの両面研磨の全てを低研磨レートで行うと、生産性の著しい低下が見られたため、本発明のような段階的な研磨レート低下が有効である。
　本発明では、メイン研磨ステップにおいて異なる研磨レートで両面研磨を行う複数段のサブステップを実施し、最終段のサブステップでの研磨レートを０．３５μｍ／以下にすることによって、生産性を落とさないまま研磨レートを低くすることが可能で、これによりナノトポグラフィが良好になる。
　このように、本発明の両面研磨方法の実施例では、短周期のうねり成分のナノトポグラフィが大きく改善したウェーハを、効率的に且つ安定して加工することができた。
　本明細書は、以下の態様を包含する。
　［１］両面研磨方法であって、研磨停止状態から徐々に研磨レートを上げる立ち上げ段階、前記立ち上げ段階に続いて両面研磨を行うメイン研磨ステップ、及び前記メイン研磨ステップから徐々に研磨レートを下げて前記研磨停止状態に戻す立ち下げ段階を含み、前記メイン研磨ステップが、異なる研磨レートで両面研磨を行う複数段のサブステップを含み、前記複数段のサブステップの最終段での研磨レートを０．３５μｍ／分以下にして両面研磨を行うことを特徴とする両面研磨方法。
　［２］前記メイン研磨ステップにおいて、前記複数段のサブステップとして、３段以上のサブステップを行なうことを特徴とする［１］に記載の両面研磨方法。
　［３］前記複数段のサブステップの前記最終段での研磨レートを０．２μｍ／分以下にして両面研磨を行うことを特徴とする［１］又は［２］に記載の両面研磨方法。
　［４］ショアＡ硬度７０以上の発泡ウレタン系又は不織布系の研磨布を用いて両面研磨を行うことを特徴とする［１］～［３］の何れか１項に記載の両面研磨方法。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (5)

  1. 　両面研磨方法であって、
    　研磨停止状態から徐々に研磨レートを上げる立ち上げ段階、前記立ち上げ段階に続いて両面研磨を行うメイン研磨ステップ、及び前記メイン研磨ステップから徐々に研磨レートを下げて前記研磨停止状態に戻す立ち下げ段階を含み、
    　前記メイン研磨ステップが、異なる研磨レートで両面研磨を行う複数段のサブステップを含み、
    　前記複数段のサブステップの最終段での研磨レートを０．３５μｍ／分以下にして両面研磨を行うことを特徴とする両面研磨方法。
  2. 　前記メイン研磨ステップにおいて、前記複数段のサブステップとして、３段以上のサブステップを行なうことを特徴とする請求項１に記載の両面研磨方法。
  3. 　前記複数段のサブステップの前記最終段での研磨レートを０．２μｍ／分以下にして両面研磨を行うことを特徴とする請求項１に記載の両面研磨方法。
  4. 　前記複数段のサブステップの前記最終段での研磨レートを０．２μｍ／分以下にして両面研磨を行うことを特徴とする請求項２に記載の両面研磨方法。
  5. 　ショアＡ硬度７０以上の発泡ウレタン系又は不織布系の研磨布を用いて両面研磨を行うことを特徴とする請求項１～４の何れか１項に記載の両面研磨方法。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56171158U (ja) * 1981-04-30 1981-12-17
US20020173222A1 (en) * 2001-04-27 2002-11-21 International Business Machines Corporation Polishing process for glass or ceramic disks used in disk drive data storage devices
JP2013094954A (ja) * 2011-11-07 2013-05-20 Shin Etsu Handotai Co Ltd 両面研磨方法
JP2014103398A (ja) * 2012-11-20 2014-06-05 Siltronic Ag 半導体ウェハを研磨するためのプロセス
WO2019043895A1 (ja) * 2017-08-31 2019-03-07 株式会社Sumco シリコンウェーハの両面研磨方法
WO2019077687A1 (ja) * 2017-10-17 2019-04-25 株式会社Sumco シリコンウェーハの研磨方法
JP2020513682A (ja) * 2016-11-10 2020-05-14 ジルトロニック アクチエンゲゼルシャフトＳｉｌｔｒｏｎｉｃ ＡＧ 半導体ウェハを両面研磨する方法
JP2021082696A (ja) * 2019-11-19 2021-05-27 株式会社Sumco ウェーハの研磨方法及びシリコンウェーハ

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56171158U (ja) * 1981-04-30 1981-12-17
US20020173222A1 (en) * 2001-04-27 2002-11-21 International Business Machines Corporation Polishing process for glass or ceramic disks used in disk drive data storage devices
JP2013094954A (ja) * 2011-11-07 2013-05-20 Shin Etsu Handotai Co Ltd 両面研磨方法
JP2014103398A (ja) * 2012-11-20 2014-06-05 Siltronic Ag 半導体ウェハを研磨するためのプロセス
JP2020513682A (ja) * 2016-11-10 2020-05-14 ジルトロニック アクチエンゲゼルシャフトＳｉｌｔｒｏｎｉｃ ＡＧ 半導体ウェハを両面研磨する方法
WO2019043895A1 (ja) * 2017-08-31 2019-03-07 株式会社Sumco シリコンウェーハの両面研磨方法
WO2019077687A1 (ja) * 2017-10-17 2019-04-25 株式会社Sumco シリコンウェーハの研磨方法
JP2021082696A (ja) * 2019-11-19 2021-05-27 株式会社Sumco ウェーハの研磨方法及びシリコンウェーハ

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