WO2023214619A1 - 강유전성 박막 트랜지스터를 이용한 디스플레이 화소 회로 및 그 구동 방법 - Google Patents

강유전성 박막 트랜지스터를 이용한 디스플레이 화소 회로 및 그 구동 방법 Download PDF

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Definitions

  • the present invention relates to a display pixel circuit using a ferroelectric thin film transistor and a method of driving the same, and provides a volatile switch function and a non-volatile memory function using a plurality of ferroelectric thin film transistors including a ferroelectric gate insulating film with a high dielectric constant (high-k). It relates to a selectively applied display pixel circuit and a method of driving it.
  • the unit pixel circuit used in actively driven displays such as AMOLED (Adaptive matrix organic LED) or AMLED (Adaptive mini LED) includes a plurality of transistors and a storage element (capacitor).
  • the transistor operates as a switch transistor or driving transistor so that the light emitting element of each pixel emits light.
  • the storage element serves to store charges to maintain the light emitting state of a specific pixel per frame.
  • the storage element has a disadvantage in that it occupies a large area within the circuit constituting the unit pixel.
  • the purpose of the present invention is to reduce the area of the display pixel circuit by using a plurality of ferroelectric thin film transistors to simultaneously perform the role of a switch element and a memory element, thereby eliminating a storage element (capacitor) that occupies a large area of the display unit pixel. .
  • the present invention replaces the role of a storage element in the display pixel circuit by selectively using the volatile switch function and the non-volatile memory function by employing a dual gate structure in each of the plurality of ferroelectric thin film transistors, thereby reducing the size of the display pixel circuit.
  • the purpose is to implement an ultra-high resolution display.
  • the present invention provides a display pixel circuit in which a volatile switch function and a non-volatile memory function are selectively applied using a plurality of ferroelectric thin film transistors including a ferroelectric gate insulating film with a high dielectric constant (high-k), and a method of driving the same.
  • the purpose is to
  • a display pixel circuit includes a first thin film transistor, a second thin film transistor, and a light emitting element, wherein a first gate electrode of the first thin film transistor is connected to a first scan line, and a second gate The electrode is connected to the ground terminal, the drain electrode is connected to the data line, the source electrode is connected to the second gate electrode of the second thin film transistor, and the first gate electrode of the second thin film transistor is connected to the second scan line and It is connected to any one of the third scan lines, the drain electrode is connected to the first power voltage, the source electrode is connected to the anode of the light emitting device, and the first thin film transistor is connected to the first thin film transistor.
  • the second thin film transistor has at least one of the first gate electrode and the second gate electrode of the second thin film transistor.
  • the brightness of the light emitting device can be controlled based on a signal applied through and the first power voltage.
  • any one of the first thin film transistor and the second thin film transistor includes a substrate, a buffer insulating film formed on the substrate, a first gate electrode formed on the buffer insulating film, and a first gate electrode.
  • the first gate insulating film is formed of a non-ferroelectric material including silicon dioxide (SiO 2 ) or a ferroelectric material including at least one of hafnium oxide (HfO x ), hafnium zirconium oxide (HZO), and zirconium oxide (ZrO x ).
  • the second gate insulating film may be formed of a ferroelectric material including at least one of hafnium oxide (HfO x ), hafnium zirconium oxide (HZO), and zirconium oxide (ZrO x ).
  • the second gate insulating film is formed of a non-ferroelectric material including silicon dioxide (SiO 2 ) or a ferroelectric material including at least one of hafnium oxide (HfO x ), hafnium zirconium oxide (HZO), and zirconium oxide (ZrO x ).
  • the first gate insulating layer may be formed of a ferroelectric material including at least one of hafnium oxide (HfO x ), hafnium zirconium oxide (HZO), and zirconium oxide (ZrO x ).
  • the first thin film transistor is a volatile switching thin film transistor that does not have memory characteristics as the second gate electrode of the first thin film transistor is connected to the ground terminal and the ferroelectric characteristic of the second gate insulating film of the first thin film transistor is removed.
  • the second thin film transistor is operated such that the second gate electrode of the second thin film transistor is connected to the source electrode of the first thin film transistor and the second thin film transistor is non-volatile due to the ferroelectric properties of the second gate insulating film of the second thin film transistor. As it has memory characteristics, it can operate as a non-volatile driving thin film transistor.
  • the second thin film transistor determines the light emitting state of the light emitting device, in which one frame is divided into a plurality of sub-frames and the brightness of the light emitting device is controlled, based on the non-volatile memory characteristics. It can be maintained for one frame.
  • the brightness of the light emitting device may be determined by the number of operating subframes depending on the time at which the first power voltage is applied as a high voltage in the plurality of subframes, and may increase as the determined number of subframes increases.
  • Charges stored in the second thin film transistor may be reset based on a signal applied through one of the second scan line and the third scan line.
  • the on or off state of the first thin film transistor may be controlled based on a signal applied through the first scan line.
  • the on or off state of the second thin film transistor may be controlled based on the signal of the data line.
  • the signal of the data line may be composed of either a low voltage signal or a high voltage signal that determines whether the second thin film transistor is turned on or off.
  • the first gate electrode of the first thin film transistor is connected to the first scan line
  • the second gate electrode is connected to the ground terminal
  • the drain electrode is connected to the data line
  • the source electrode is connected to the first scan line.
  • the first thin film transistor is connected to a second gate electrode of the thin film transistor
  • the first gate electrode of the second thin film transistor is connected to one of the second scan line and the third scan line
  • the drain electrode is A second thin film transistor connected to a first power voltage
  • the source electrode of which is connected to the anode of the light emitting element, and the light emitting element whose cathode of the light emitting element is connected to a second power voltage
  • the first thin film transistor comprising: It has ferroelectric properties based on a gate insulating film associated with at least one of the first gate electrode and the second gate electrode of the first thin film transistor, and the second thin film transistor includes the first gate electrode of the second thin film transistor and A method of driving a display pixel having ferroelectric properties based on a gate insul
  • the step of controlling the brightness of the light-emitting device based on the first power voltage and signals applied through the first scan line, the second scan line, the third scan line, and the data line includes: the second scan Resetting the charges stored in the second thin film transistor based on a signal applied through one of a scan line and a third scan line, the first thin film transistor based on a signal applied through the first scan line Controlling the on or off state of the transistor, if the first thin film transistor is in the on state, controlling the on or off state of the second thin film transistor and light emission of the light emitting device based on the signal of the data line, and It may include controlling the brightness of the light emitting device based on the time during which the first power voltage is applied as a high voltage when the second thin film transistor is in an on state.
  • the number of sub-frames operated by controlling the time at which the first power voltage is applied as a high voltage may include determining and controlling the brightness of the light emitting device according to the determined number of subframes.
  • each of the plurality of driving elements includes a first gate electrode and a second gate electrode. It has a dual gate structure, and at least one of the first gate insulating film of the first gate electrode and the second gate insulating film of the second gate electrode is formed of a ferroelectric material and has ferroelectric properties, and drives the display pixel circuit.
  • the method removes the ferroelectric characteristics from one of the plurality of driving elements based on a ground voltage to drive it as a volatile switching element, and drives the other driving element as a non-volatile driving element based on the ferroelectric characteristics. It may include steps.
  • the first gate insulating film is formed of a non-ferroelectric material including silicon dioxide (SiO 2 ) or a ferroelectric material including at least one of hafnium oxide (HfO x ), hafnium zirconium oxide (HZO), and zirconium oxide (ZrO x ).
  • the second gate insulating film is formed of a non-ferroelectric material containing silicon dioxide (SiO 2 ) or a ferroelectric material containing at least one of hafnium oxide (HfO x ), hafnium zirconium oxide (HZO), and zirconium oxide (ZrO x ). It can be.
  • the plurality of driving elements may include a first thin film transistor and a second thin film transistor.
  • the first thin film transistor has a second gate electrode connected to the ground terminal, and the ferroelectric characteristic of the second gate insulating film of the first thin film transistor is removed based on the ground voltage, thereby not having memory characteristics. It is driven by the volatile switching element, and the second thin film transistor is configured such that the second gate electrode of the second thin film transistor is connected to the source electrode of the first thin film transistor, and the ferroelectric of the second gate insulating film of the second thin film transistor is connected to the source electrode of the first thin film transistor. Due to its characteristics, it has non-volatile memory characteristics and can operate as the non-volatile driving element.
  • the present invention uses a plurality of ferroelectric thin film transistors to simultaneously serve as a switch element and a memory element, thereby reducing the area of the display pixel circuit by eliminating a storage element (capacitor) that occupies a large area of the display unit pixel.
  • the present invention replaces the role of a storage element in the display pixel circuit by selectively using the volatile switch function and the non-volatile memory function by employing a dual gate structure in each of the plurality of ferroelectric thin film transistors, thereby reducing the size of the display pixel circuit. By reducing it, an ultra-high resolution display can be implemented.
  • the present invention provides a display pixel circuit to which a volatile switch function and a non-volatile memory function are selectively applied using a plurality of ferroelectric thin film transistors including a ferroelectric gate insulating film with a high dielectric constant (high-k), and a method of driving the same. You can.
  • FIGS. 1A and 1B are diagrams illustrating a display pixel circuit according to an embodiment of the present invention.
  • FIGS. 2A and 2B are diagrams illustrating signal changes related to driving a display pixel circuit according to an embodiment of the present invention.
  • Figure 3 is a diagram explaining a ferroelectric thin film transistor according to an embodiment of the present invention.
  • Figure 4 is a diagram explaining a method of manufacturing a ferroelectric thin film transistor according to an embodiment of the present invention.
  • Figure 5 is a diagram explaining the operating characteristics of a ferroelectric thin film transistor according to an embodiment of the present invention.
  • Figure 6 is a diagram explaining a method of driving a display pixel circuit according to an embodiment of the present invention.
  • Singular expressions may include plural expressions, unless the context clearly indicates otherwise.
  • a component e.g. a first
  • another component e.g. a second
  • the component is connected to the other component. It may be connected directly to a component or may be connected through another component (e.g., a third component).
  • the expression “a device configured to” may mean that the device is “capable of” working with other devices or components.
  • processor configured (or set) to perform A, B, and C refers to a processor dedicated to performing the operations (e.g., an embedded processor), or by executing one or more software programs stored on a memory device.
  • processor may refer to a general-purpose processor (e.g., CPU or application processor) capable of performing the corresponding operations.
  • Terms such as '..unit' and '..unit' used hereinafter refer to a unit that processes at least one function or operation, and may be implemented as hardware, software, or a combination of hardware and software.
  • FIGS. 1A and 1B are diagrams illustrating a display pixel circuit according to an embodiment of the present invention.
  • FIG. 1A and 1B illustrate the structure of a display pixel circuit including a first thin film transistor, a second thin film transistor, and a light emitting element according to an embodiment of the present invention.
  • the display pixel circuit 100 according to FIG. 1A and the display pixel circuit 110 according to FIG. 1B have a difference in the signal of the scan line applied through the first gate electrode of the second thin film transistor T2, and the connection structure is same.
  • the display pixel circuit 100 receives a signal of the second scan line (Scan(n-1)) through the first gate electrode, and the display pixel circuit 110 receives the third signal through the first gate electrode.
  • the signal of the scan line (Scan2(n)) is applied.
  • connection structure of the display pixel circuit 100 will be described based on the display pixel circuit 100, but the display pixel circuit 110 may also have the same connection structure as the display pixel circuit 100.
  • the display pixel circuit 100 may be designed with at least two thin film transistors and without a storage element.
  • the first power voltage (VDD), the second power voltage (VSS), and the data signal may be applied through an external circuit.
  • the display pixel circuit 100 includes a first thin film transistor (T1), a second thin film transistor (T2), and a light emitting element.
  • the light emitting device is represented by a diode symbol.
  • the first gate electrode of the first thin film transistor T1 is connected to the first scan line (Scan(n)), the second gate electrode is connected to the ground terminal, and the drain electrode is connected to the ground terminal. It is connected to the data line (Data), and the source electrode is connected to the second gate electrode of the second thin film transistor (T2).
  • the first gate electrode of the second thin film transistor T2 is connected to the second scan line (Scan(n-1)).
  • the drain electrode is connected to the first power voltage (VDD)
  • the source electrode is connected to the anode of the light-emitting device
  • the cathode of the light-emitting device is connected to the second power voltage (VSS).
  • the first thin film transistor T1 may have ferroelectric properties based on a gate insulating film associated with at least one of the first gate electrode and the second gate electrode of the first thin film transistor T1.
  • the second thin film transistor T2 may have ferroelectric properties based on the gate insulating film associated with at least one of the first gate electrode and the second gate electrode of the second thin film transistor T2. You can.
  • the gate insulating film associated with the first gate electrode may be a first gate insulating film
  • the gate insulating film associated with the second gate electrode may be a second gate insulating film.
  • ferroelectric properties may exhibit ferroelectricity.
  • At least one of the first gate insulating film and the second gate insulating film may be formed of a ferroelectric material.
  • both the first gate insulating film and the second gate insulating film are formed of a ferroelectric material, or the first gate insulating film is formed of a ferroelectric material and the second gate insulating film is formed of a non-ferroelectric material, or the first gate insulating film is formed of a non-ferroelectric material. and the second gate insulating film may be formed of a ferroelectric material.
  • the first thin film transistor (T1) and the second thin film transistor (T2) have a second gate insulating film located between the second gate electrode and the semiconductor layer, and the second gate insulating film is formed of a ferroelectric material. Accordingly, it can be selectively operated as a volatile switching thin film transistor or a non-volatile driving thin film transistor.
  • the first thin film transistor T1 has memory characteristics as the second gate electrode of the first thin film transistor T1 is connected to the ground terminal and the ferroelectric properties of the second gate insulating film of the first thin film transistor T1 are removed. It can operate as a volatile switching thin film transistor without having any.
  • the second thin film transistor (T2) has a second gate electrode of the second thin film transistor (T2) connected to the source electrode of the first thin film transistor (T1). Due to the ferroelectric properties of the second gate insulating film, it has non-volatile memory properties and can operate as a non-volatile driving thin film transistor.
  • the first thin film transistor T1 may be a volatile switching thin film transistor
  • the second thin film transistor T2 may be a non-volatile driving thin film transistor. Accordingly, the second thin film transistor T2 can operate as a storage element.
  • the second thin film transistor T2 can maintain the light emitting state of the light emitting device for one frame based on non-volatile memory characteristics.
  • one frame is divided into a plurality of sub-frames, and the plurality of sub-frames may be related to brightness control of the light-emitting device according to the number of operating sub-frames.
  • the brightness of the light emitting device may increase.
  • the display pixel circuit can be operated without a storage element by using a PWM (Pulse Width Modulation) driving method using at least two thin film transistors in AMLED/AMOLED driving.
  • PWM Pulse Width Modulation
  • the PWM signal used in the PWM driving method may be controlled by the first power supply voltage (VDD) or the second power supply voltage (VSS).
  • the display pixel circuit is a display pixel circuit based on an AMOLED/AMLED array design using PWM (Pulse Width Modulation) driving
  • the driving element has a dual gate structure including an upper and lower gate electrode, and the upper gate electrode It is composed of a thin film transistor in which at least one of the insulating film of or the insulating film of the lower gate electrode is a ferroelectric material.
  • each of the plurality of driving elements may have a dual gate structure including a first gate electrode and a second gate electrode. there is.
  • At least one of the first gate insulating film of the first gate electrode and the second gate insulating film of the second gate electrode may be formed of a ferroelectric material and may have ferroelectric properties.
  • the first gate electrode may be a lower electrode and the second gate electrode may be an upper electrode.
  • a method of driving a display pixel circuit involves removing the ferroelectric characteristics from one of a plurality of driving elements based on a ground voltage, driving it as a volatile switching element, and driving the other driving element based on the ferroelectric characteristics. It may include driving with a non-volatile driving element.
  • the first gate insulating film is a non-ferroelectric material including silicon dioxide (SiO 2 ) or a ferroelectric material including at least one of hafnium oxide (HfO x ), hafnium zirconium oxide (HZO), and zirconium oxide (ZrO x ). It can be formed as
  • the second gate insulating film is formed of a non-ferroelectric material containing silicon dioxide (SiO 2 ) or a ferroelectric material containing at least one of hafnium oxide (HfO x ), hafnium zirconium oxide (HZO), and zirconium oxide (ZrO x ). It can be.
  • the plurality of driving elements may include a first thin film transistor and a second thin film transistor.
  • the first thin film transistor does not have memory characteristics as the second gate electrode of the first thin film transistor is connected to the ground terminal and the ferroelectric characteristics of the second gate insulating film of the first thin film transistor are removed based on the ground voltage, and the volatile switching element It can be driven with .
  • the second thin film transistor has non-volatile memory characteristics because the second gate electrode of the second thin film transistor is connected to the source electrode of the first thin film transistor and the ferroelectric characteristics of the second gate insulating film of the second thin film transistor It can operate as a non-volatile driving element. Accordingly, the present invention uses a plurality of ferroelectric thin film transistors to simultaneously perform the role of a switch element and a memory element, thereby eliminating the storage element (capacitor) that occupies a large area of the display unit pixel. The area of the display pixel circuit can be reduced.
  • FIGS. 2A and 2B are diagrams illustrating signal changes related to driving a display pixel circuit according to an embodiment of the present invention.
  • FIG. 2A illustrates a timing diagram related to the operation of the display pixel circuit 100 according to FIG. 1A according to an embodiment of the present invention
  • FIG. 2B illustrates a timing diagram related to the operation of the display pixel circuit 100 according to FIG. 1B according to an embodiment of the present invention.
  • a timing diagram related to the operation of 110) is illustrated.
  • the timing diagram 200 shows that one frame 201 may be composed of a plurality of subframes, and the plurality of subframes include a first subframe 202, a second subframe 203, It indicates that it may be composed of a third subframe 204 and a fourth subframe 205.
  • the first subframes 202 to 4th subframes 205 are related to the brightness of the light emitting device, and the light emission according to the fourth subframe 205 is compared to the brightness of the light emitting device according to the first subframe 202.
  • the brightness of the device is greater.
  • the frame 201 can be divided into subframes to include the first subframe 202 to the fourth subframe 205, and when the power supply voltage (VDD) in the first subframe 202 is Only the portion corresponding to the first subframe 202 is brightened.
  • VDD power supply voltage
  • VDD power supply voltage
  • VDD power supply voltage
  • VDD power supply voltage
  • VDD power supply voltage
  • the pulse width of the power supply voltage (VDD) may be related to the time during which the power supply voltage (VDD) is applied as a high voltage.
  • the brightness of the light emitting device is determined by the number of subframes operated according to the time when the power supply voltage (VDD) is applied as a high voltage in the first to fourth subframes 202 to 205, and the number of subframes operated is determined by the number of subframes of the determined subframes. It can increase as the number increases.
  • VDD power supply voltage
  • the signal of the data line may be composed of either a low-voltage signal or a high-voltage signal that determines whether the second thin film transistor is turned on or off.
  • the charge stored in the second thin film transistor is reset, and when the signal of the first scan line (Scan(n)) is applied as a high voltage
  • the first thin film transistor is turned on, data is input to the second thin film transistor through the data line connected to the first thin film transistor, and the second thin film transistor is turned on based on the input data, and the light emitting device emits light.
  • the light emission intensity of the light emitting device is controlled based on the power supply voltage (VDD).
  • the first thin film transistor operates as a switching transistor and the second thin film transistor operates as a memory transistor, if the high voltage application time of the power supply voltage (VDD) is adjusted, the brightness of the light emitting device can be controlled without the storage device.
  • VDD power supply voltage
  • the second thin film transistor divides one frame into a plurality of sub-frames to control the brightness of the light-emitting device to determine the light-emitting state of the light-emitting device according to the non-volatile memory characteristics. Based on this, it can be maintained for one frame.
  • the timing diagram 210 shows that one frame 211 may be composed of a plurality of subframes, and the plurality of subframes include a first subframe 212, a second subframe 213, It indicates that it may be composed of a third subframe 214 and a fourth subframe 215.
  • the difference between the timing diagram 200 and the timing diagram 210 is that there is only a difference in the pulse width of the signal of the second scan line (Scan(n-1)) and the signal of the third scan line (Scan2(n)). is the same.
  • the pulse width of the signal and the signal of the third scan line (Scan2(n)) is equal to the pulse width of the signal and the signal of the second scan line (Scan(n-1)) in the timing diagram 200.
  • the width increases, the charge stored in the second thin film transistor, which has non-volatile memory characteristics, can be reset more stably.
  • the pulse width of the signal of the third scan line (Scan2(n)) is wider than the pulse width of the signal of the first scan line (Scan(n))
  • the pulse width of the signal for reset and the first thin film transistor The reset operation can be performed relatively more stably than when the pulse width of the signal for turning on is the same.
  • the charges stored in the second thin film transistor T2 may be reset based on a signal applied through any one of the second scan line and the third scan line. there is.
  • the on or off state of the first thin film transistor T1 may be controlled based on a signal applied through the first scan line.
  • the on or off state of the second thin film transistor may be controlled based on the signal of the data line.
  • the present invention replaces the role of the storage element in the display pixel circuit by selectively using the volatile switch function and the non-volatile memory function by employing a dual gate structure in each of the plurality of ferroelectric thin film transistors, thereby replacing the role of the storage element in the display pixel circuit.
  • the present invention replaces the role of the storage element in the display pixel circuit by selectively using the volatile switch function and the non-volatile memory function by employing a dual gate structure in each of the plurality of ferroelectric thin film transistors, thereby replacing the role of the storage element in the display pixel circuit.
  • Figure 3 is a diagram explaining a ferroelectric thin film transistor according to an embodiment of the present invention.
  • Figure 3 illustrates the structure of a ferroelectric thin film transistor according to an embodiment of the present invention.
  • the ferroelectric thin film transistor 300 includes a substrate 301, a buffer insulating film 302 formed on the substrate 301, and a buffer insulating film 302 formed on the buffer insulating film 302. It includes one gate electrode 303 and a first gate insulating film 304 formed on the first gate electrode 303.
  • the ferroelectric thin film transistor 300 includes a semiconductor layer 305 formed on the first gate insulating film 304, a second gate insulating film 306 formed on the semiconductor layer 305, and a second gate insulating film 306. It includes a second gate electrode 307 formed on the top.
  • the ferroelectric thin film transistor 300 is formed on the second gate electrode 307, the semiconductor layer 305, and the first gate insulating film 304, and exposes the source region and drain region of the semiconductor layer 305, respectively. Includes an interlayer insulating film 308.
  • the ferroelectric thin film transistor 300 is formed on the interlayer insulating film 308, and has a source electrode 309 electrically connected to the source region and a drain formed on the interlayer insulating film 308 and electrically connected to the drain region. Includes electrode 310.
  • the positions of the source electrode 309 and the drain electrode 310 may change depending on the settings of the source and drain regions.
  • the first gate insulating film 304 is a non-ferroelectric material including silicon dioxide (SiO 2 ) or hafnium oxide (HfO x ), hafnium zirconium oxide (HZO), and zirconium oxide (ZrO x ). It may be formed of a ferroelectric material containing at least one.
  • the second gate insulating layer 306 may be formed of a ferroelectric material including at least one of hafnium oxide (HfO x ), hafnium zirconium oxide (HZO), and zirconium oxide (ZrO x ).
  • the second gate insulating film 306 is a non-ferroelectric material containing silicon dioxide (SiO 2 ) or a ferroelectric material containing at least one of hafnium oxide (HfO x ), hafnium zirconium oxide (HZO), and zirconium oxide (ZrO x ).
  • the first gate insulating layer 304 may be formed of a ferroelectric material including at least one of hafnium oxide (HfO x ), hafnium zirconium oxide (HZO), and zirconium oxide (ZrO x ).
  • first gate insulating film 304 and the second gate insulating film 306 is formed of a ferroelectric material
  • aluminum oxide (AlO x ) is formed in the first gate insulating film 304 and the second gate insulating film 306. At least one of them can be used to help maintain good ferroelectric properties.
  • the substrate 301 may be a semiconductor substrate, and the buffer insulating film 302 may be formed of an insulating material.
  • the first gate electrode 303 and the second gate electrode 307 are formed of a metal material, the first gate electrode 303 is the bottom electrode, and the second gate electrode 307 is the top electrode. gate) and is composed of a dual gate.
  • the semiconductor layer 305 is an oxide semiconductor layer and may be formed using Poly-Si, oxide (IGZO, IGO, ZNO, etc.), or an inorganic material.
  • the ferroelectric thin film transistor 300 includes a first gate insulating film 304 and a second gate insulating film 306 having ferroelectricity, has a dual gate structure, and is selectively used as a driving thin film transistor or a switching transistor for a display in AMOLED/AMLED driving. It can be.
  • Figure 4 is a diagram explaining a method of manufacturing a ferroelectric thin film transistor according to an embodiment of the present invention.
  • Figure 4 illustrates a method of manufacturing a ferroelectric thin film transistor according to an embodiment of the present invention.
  • step 401 the method for manufacturing a ferroelectric thin film transistor forms a buffer insulating film on a substrate.
  • the method of manufacturing a ferroelectric thin film transistor can form a buffer insulating film through a spray process on a substrate.
  • step 402 the method for manufacturing a ferroelectric thin film transistor forms a first gate electrode on the buffer insulating film.
  • step 403 the method for manufacturing a ferroelectric thin film transistor forms a first gate insulating film on the first gate electrode.
  • the method of manufacturing a ferroelectric thin film transistor forms a first gate insulating film on the first gate electrode through a spray process.
  • step 404 the method for manufacturing a ferroelectric thin film transistor forms a semiconductor layer on the first gate insulating film.
  • the method of manufacturing a ferroelectric thin film transistor forms a semiconductor layer on the first gate insulating film through a spray process.
  • the first gate insulating film is a non-ferroelectric material including silicon dioxide (SiO 2 ) or a ferroelectric material including at least one of hafnium oxide (HfO x ), hafnium zirconium oxide (HZO), and zirconium oxide (ZrO x ). It can be formed as
  • step 405 the method for manufacturing a ferroelectric thin film transistor forms a ferroelectric second gate insulating film on the semiconductor layer.
  • the method of manufacturing a ferroelectric thin film transistor forms a second gate insulating film on the semiconductor layer through a spray process.
  • step 406 the method for manufacturing a ferroelectric thin film transistor forms a second gate electrode on the second gate insulating film.
  • step 407 the method of manufacturing a ferroelectric thin film transistor forms an interlayer insulating film on the second gate electrode, the semiconductor layer, and the first gate insulating film.
  • step 408 the method for manufacturing a ferroelectric thin film transistor forms a source electrode and a drain electrode on an interlayer insulating film.
  • a method of manufacturing a ferroelectric thin film transistor is a ferroelectric material containing at least one of hafnium oxide (HfO x ), hafnium zirconium oxide (HZO), and zirconium oxide ( ZrO
  • the material is applied, and the RTA (Rapid Thermal Annealing) process is performed at 650 degrees for 3 minutes to create a ferroelectric material containing at least one of hafnium oxide (HfO x ), hafnium zirconium oxide (HZO), and zirconium oxide (ZrO x ).
  • a thin film transistor with ferroelectricity can be manufactured by forming a second gate insulating film on the semiconductor layer.
  • Figure 5 is a diagram explaining the operating characteristics of a ferroelectric thin film transistor according to an embodiment of the present invention.
  • Figure 5 illustrates a graph for explaining the ferroelectricity of a ferroelectric thin film transistor according to an embodiment of the present invention.
  • a graph 500 shows a change in gate voltage on the horizontal axis and a change in drain current on the vertical axis.
  • the solid line represents the forward sweep state, and the dotted line represents the reverse sweep state.
  • V th the threshold voltage that determines the on and off states is different depending on the sweep direction.
  • a ferroelectric thin film transistor can remain on or off for a long time.
  • a display pixel circuit when using a ferroelectric thin film transistor, can be designed without a storage element (capacitor).
  • Figure 6 is a diagram explaining a method of driving a display pixel circuit according to an embodiment of the present invention.
  • Figure 6 illustrates a method of driving a display pixel circuit in which brightness is controlled while the display pixel circuit emits light from a light emitting element according to an embodiment of the present invention.
  • step 601 the method of driving the display pixel circuit resets charges stored in the second thin film transistor based on a signal of one of the second scan line and the third scan line.
  • the method of driving the display pixel circuit resets the second thin film transistor, which has non-volatile memory characteristics, in order to apply the signal of data transmitted from the display pixel circuit to the second thin film transistor through the first thin film transistor.
  • step 602 the method of driving the display pixel circuit controls the on or off state of the first thin film transistor based on the signal of the first scan line.
  • the method of driving the display pixel circuit switches the first thin film transistor to the on state when the signal of the first scan line is high voltage to function as a switching transistor.
  • the first thin film transistor As the first thin film transistor is turned on, it transmits the data signal applied through the data line to the second gate electrode of the second thin film transistor.
  • step 603 the method of driving the display pixel circuit controls the on or off state of the second thin film transistor and the light emission of the light emitting element based on the signal of the data line.
  • the driving method of the display pixel circuit determines the on or off state of the second thin film transistor depending on whether the data signal is a high voltage or a low voltage, and when the second thin film transistor is in the on state, the first power supply voltage (VDD) emits light. As it is delivered to the device, it causes the light emitting device to emit light.
  • VDD first power supply voltage
  • the method of driving the display pixel circuit may control the brightness of the light emitting device based on the time when the first power voltage VDD applied through the second thin film transistor is applied in a high voltage state.
  • the driving method of the display pixel circuit controls the brightness of the light emitting element by determining the degree to which the subframe within the frame operates depending on the degree of time for which the high voltage is applied.
  • the brightness of the light emitting device may be determined by the number of operating subframes depending on the time when the first power supply voltage (VDD) is applied as a high voltage in a plurality of subframes, and may increase as the determined number of subframes increases.
  • VDD first power supply voltage
  • the present invention provides a display pixel circuit to which a volatile switch function and a non-volatile memory function are selectively applied using a plurality of ferroelectric thin film transistors including a ferroelectric gate insulating film with a high dielectric constant (high-k), and a method of driving the same. can be provided.

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Abstract

본 발명은 강유전성 박막 트랜지스터를 이용한 디스플레이 화소 회로 및 그 구동 방법에 관한 것으로, 보다 구체적으로, 고유전율(high-k)을 갖는 강유전성 게이트 절연막을 포함하는 복수의 강유전성 박막 트랜지스터를 이용하여 휘발성 스위치 기능과 비휘발성 메모리 기능이 선택적으로 적용되는 디스플레이 화소 회로 및 이를 구동하는 방법에 관한 것이다.

Description

강유전성 박막 트랜지스터를 이용한 디스플레이 화소 회로 및 그 구동 방법
본 발명은 강유전성 박막 트랜지스터를 이용한 디스플레이 화소 회로 및 그 구동 방법에 관한 것으로, 고유전율(high-k)을 갖는 강유전성 게이트 절연막을 포함하는 복수의 강유전성 박막 트랜지스터를 이용하여 휘발성 스위치 기능과 비휘발성 메모리 기능이 선택적으로 적용되는 디스플레이 화소 회로 및 이를 구동하는 방법에 관한 것이다.
현재 AMOLED(Adaptive matrix organic LED) 또는 AMLED(Adaptive mini LED)와 같은 능동 구동형 디스플레이에 사용되는 단위 화소 회로는 복수의 트랜지스터와 저장 소자(capacitor)를 포함한다.
트랜지스터는 각 픽셀의 발광 소자가 빛을 낼 수 있도록 스위치 트랜지스터 또는 구동 트랜지스터로 동작 한다.
한편, 저장 소자는 하나의 프레임 당 특정 화소의 발광 상태를 유지할 수 있도록 전하를 저장하는 역할을 수행한다.
최근, 모바일용 디스플레이에서는 400 ppi(pixels per inch) 이상의 해상도가 채용되고 있고, AR/VR용 디스플레이에서는 수 천 ppi 이상의 해상도가 요구되고 있다.
해상도를 증가시키기 위해서는 디스플레이를 구동하는 단위 화소의 크기를 축소시킬 필요성이 있다.
그러나, 화소를 구성하는 트랜지스터의 수와 크기 그리고 저장 소자의 수와 크기를 줄이는 데 어려움이 존재한다.
또한, 저장 소자는 단위 화소를 구성하는 회로 내에서 차지하는 면적이 크다는 단점이 존재한다.
본 발명은 복수의 강유전성 박막 트랜지스터를 이용하여 스위치 소자 및 메모리 소자 역할을 동시에 수행함에 따라 디스플레이 유닛 화소의 많은 면적을 차지하는 저장 소자(capacitor)를 제거하여 디스플레이 화소 회로의 면적을 감소시키는 것을 목적으로 한다.
본 발명은 복수의 강유전성 박막 트랜지스터 각각이 듀얼 게이트 구조를 채용하여 휘발성 스위치 기능과 비휘발성 메모리 기능을 선택적으로 이용함에 따라 디스플레이 화소 회로 내 저장 소자의 역할을 대체하고, 이에 따라 디스플레이 화소 회로의 크기를 줄여서 초고해상도 디스플레이를 구현하는 것을 목적으로 한다.
본 발명은 고유전율(high-k)을 갖는 강유전성 게이트 절연막을 포함하는 복수의 강유전성 박막 트랜지스터를 이용하여 휘발성 스위치 기능과 비휘발성 메모리 기능이 선택적으로 적용되는 디스플레이 화소 회로 및 이를 구동하는 방법을 제공하는 것을 목적으로 한다.
본 발명의 일실시예에 따른 디스플레이 화소 회로는 제1 박막 트랜지스터, 제2 박막 트랜지스터 및 발광 소자를 포함하고, 상기 제1 박막 트랜지스터의 제1 게이트 전극은 제1 스캔 라인에 연결되고, 제2 게이트 전극은 접지단에 연결되며, 드레인 전극은 데이터 라인에 연결되고, 소스 전극은 상기 제2 박막 트랜지스터의 제2 게이트 전극에 연결되며, 상기 제2 박막 트랜지스터의 제1 게이트 전극은 제2 스캔 라인 및 제3 스캔 라인 중 어느 하나의 스캔 라인에 연결되고, 드레인 전극은 제1 전원전압에 연결되며, 소스 전극은 상기 발광 소자의 양극에 연결되고, 상기 제1 박막 트랜지스터는 상기 제1 박막 트랜지스터의 제1 게이트 전극 및 제2 게이트 전극 중 적어도 하나의 게이트 전극과 관련된 게이트 절연막에 기반하여 강유전체 특성을 가지며, 상기 제2 박막 트랜지스터는 상기 제2 박막 트랜지스터의 제1 게이트 전극 및 제2 게이트 전극 중 적어도 하나의 게이트 전극과 관련된 게이트 절연막에 기반하여 강유전체 특성을 가지고, 상기 발광 소자의 음극은 제2 전원전압에 연결되며, 상기 제1 스캔 라인, 상기 제2 스캔 라인, 상기 제3 스캔 라인 및 상기 데이터 라인을 통해 인가되는 신호와 상기 제1 전원전압에 기반하여 상기 발광 소자의 밝기를 제어할 수 있다.
상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 중 어느 하나의 박막 트랜지스터는, 기판, 상기 기판 상에 형성되는 버퍼 절연막, 상기 버퍼 절연막 상에 형성되는 제1 게이트 전극, 상기 제1 게이트 전극 상에 형성되는 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 형성되는 반도체층, 상기 반도체층 상에 형성되는 제2 게이트 절연막, 상기 제2 게이트 절연막 상에 형성되는 제2 게이트 전극, 상기 제 2 게이트 전극, 상기 반도체층, 상기 제1 게이트 절연막 상에 형성되고, 상기 반도체 층의 소스 영역과 드레인 영역을 각각 노출시키는 층간 절연막, 상기 층간 절연막 상에 형성되고, 상기 소스 영역과 전기적으로 접속되는 소스 전극 및 상기 층간 절연막 상에 형성되고, 상기 드레인 영역과 전기적으로 접속되는 드레인 전극을 포함할 수 있다.
상기 제1 게이트 절연막은 이산화 규소(SiO2)를 포함하는 비 강유전성 물질 또는 하프늄 산화물(HfOx), 하프늄 지르코늄 산화물(HZO) 및 지르코늄 산화물(ZrOx) 중 적어도 하나를 포함하는 강유전성 물질로 형성되고, 상기 제2 게이트 절연막은 하프늄 산화물(HfOx), 하프늄 지르코늄 산화물(HZO) 및 지르코늄 산화물(ZrOx) 중 적어도 하나를 포함하는 강유전성 물질로 형성될 수 있다.
상기 제2 게이트 절연막은 이산화 규소(SiO2)를 포함하는 비 강유전성 물질 또는 하프늄 산화물(HfOx), 하프늄 지르코늄 산화물(HZO) 및 지르코늄 산화물(ZrOx) 중 적어도 하나를 포함하는 강유전성 물질로 형성되고, 상기 제1 게이트 절연막은 하프늄 산화물(HfOx), 하프늄 지르코늄 산화물(HZO) 및 지르코늄 산화물(ZrOx) 중 적어도 하나를 포함하는 강유전성 물질로 형성될 수 있다.
상기 제1 박막 트랜지스터는, 상기 제1 박막 트랜지스터의 제2 게이트 전극이 상기 접지단에 연결되어 상기 제1 박막 트랜지스터의 제2 게이트 절연막이 강유전체 특성이 제거됨에 따라 메모리 특성을 갖지 않고 휘발성 스위칭 박막 트랜지스터로 동작하고, 상기 제2 박막 트랜지스터는, 상기 제2 박막 트랜지스터의 제2 게이트 전극이 상기 제1 박막 트랜지스터의 소스 전극에 연결되어 상기 제2 박막 트랜지스터의 제2 게이트 절연막의 강유전체 특성으로 인해 비휘발성 메모리 특성을 갖음에 따라 비휘발성 구동 박막 트랜지스터로 동작할 수 있다.
상기 제2 박막 트랜지스터는, 하나의 프레임(frame)이 복수의 서브프레임(sub-frame)으로 구분되어 상기 발광 소자의 밝기가 제어되는 상기 발광 소자의 발광 상태를 상기 비휘발성 메모리 특성에 기반하여 상기 하나의 프레임동안 유지할 수 있다.
상기 발광 소자의 밝기는 상기 복수의 서브프레임에서 상기 제1 전원전압이 고전압으로 인가되는 시간에 따라 동작되는 서브프레임의 수가 결정되고, 상기 결정된 서브프레임의 수가 증가할수록 증가될 수 있다.
상기 제2 박막 트랜지스터는, 상기 제2 스캔 라인 및 제3 스캔 라인 중 어느 하나의 스캔 라인을 통해 인가되는 신호에 기반하여 상기 제2 박막 트랜지스터에 저장된 전하들이 리셋될 수 있다.
상기 제1 박막 트랜지스터는, 상기 제1 스캔 라인을 통해 인가되는 신호에 기반하여 상기 제1 박막 트랜지스터의 온 또는 오프 상태가 제어될 수 있다.
상기 제2 박막 트랜지스터는, 상기 제1 박막 트랜지스터가 온 상태이면, 상기 데이터 라인의 신호에 기반하여 상기 제2 박막 트랜지스터의 온 또는 오프 상태가 제어될 수 있다.
상기 데이터 라인의 신호는, 상기 제2 박막 트랜지스터의 온 또는 오프를 결정하는 저전압 신호 및 고전압 신호 중 어느 하나의 신호로 구성될 수 있다.
본 발명의 일실시예에 따르면 제1 박막 트랜지스터의 제1 게이트 전극이 제1 스캔 라인에 연결되고, 제2 게이트 전극이 접지단에 연결되며, 드레인 전극은 데이터 라인에 연결되고, 소스 전극은 제2 박막 트랜지스터의 제2 게이트 전극에 연결되는 상기 제1 박막 트랜지스터, 상기 제2 박막 트랜지스터의 제1 게이트 전극이 제2 스캔 라인 및 제3 스캔 라인 중 어느 하나의 스캔 라인에 연결되고, 드레인 전극이 제1 전원전압에 연결되며, 소스 전극이 발광 소자의 양극에 연결되는 상기 제2 박막 트랜지스터 및 상기 발광 소자의 음극이 제2 전원전압에 연결되는 상기 발광 소자를 포함하고, 상기 제1 박막 트랜지스터는 상기 제1 박막 트랜지스터의 제1 게이트 전극 및 제2 게이트 전극 중 적어도 하나의 게이트 전극과 관련된 게이트 절연막에 기반하여 강유전체 특성을 가지며, 상기 제2 박막 트랜지스터는 상기 제2 박막 트랜지스터의 제1 게이트 전극 및 제2 게이트 전극 중 적어도 하나의 게이트 전극과 관련된 게이트 절연막에 기반하여 강유전체 특성을 가지는 디스플레이 화소의 구동 방법은 상기 제1 스캔 라인, 상기 제2 스캔 라인, 상기 제3 스캔 라인 및 상기 데이터 라인을 통해 인가되는 신호와 상기 제1 전원전압에 기반하여 상기 발광 소자의 밝기를 제어하는 단계를 포함할 수 있다.
상기 제1 스캔 라인, 상기 제2 스캔 라인, 상기 제3 스캔 라인 및 상기 데이터 라인을 통해 인가되는 신호와 상기 제1 전원전압에 기반하여 상기 발광 소자의 밝기를 제어하는 단계는, 상기 제2 스캔 라인 및 제3 스캔 라인 중 어느 하나의 스캔 라인을 통해 인가되는 신호에 기반하여 상기 제2 박막 트랜지스터에 저장된 전하들을 리셋하는 단계, 상기 제1 스캔 라인을 통해 인가되는 신호에 기반하여 상기 제1 박막 트랜지스터의 온 또는 오프 상태를 제어하는 단계, 상기 제1 박막 트랜지스터가 온 상태이면, 상기 데이터 라인의 신호에 기반하여 상기 제2 박막 트랜지스터의 온 또는 오프 상태 및 상기 발광 소자의 발광을 제어하는 단계 및 상기 제2 박막 트랜지스터가 온 상태인 경우에 따른 상기 제1 전원전압이 고전압으로 인가되는 시간에 기반하여 상기 발광 소자의 밝기를 제어하는 단계를 포함할 수 있다.
상기 제2 박막 트랜지스터가 온 상태인 경우에 따른 상기 제1 전원전압이 고전압으로 인가되는 시간에 기반하여 상기 발광 소자의 밝기를 제어하는 단계는,
상기 발광 소자의 밝기와 관련된 하나의 프레임(frame)이 복수의 서브프레임(sub-frame)으로 구분된 상태에서, 상기 제1 전원전압이 고전압으로 인가되는 시간을 제어함에 따라 동작되는 서브프레임의 수를 결정하고, 상기 결정된 서브프레임의 수에 따라 상기 발광 소자의 밝기를 제어하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따르면 복수의 구동소자에 기반한 PWM(Pulse Width Modulation) 구동을 이용한 디스플레이 화소 회로의 구동 방법에 있어서, 상기 복수의 구동 소자 각각은 제1 게이트 전극과 제2 게이트 전극을 포함하여 듀얼 게이트 구조를 가지고, 상기 제1 게이트 전극의 제1 게이트 절연막 및 상기 제2 게이트 전극의 제2 게이트 절연막 중 적어도 하나의 게이트 절연막은 강유전성 물질로 형성되어 강유전체 특성을 가지며, 디스플레이 화소 회로의 구동 방법은 접지 전압에 기반하여 상기 복수의 구동 소자 중 어느 하나의 구동 소자에서 상기 강유전체 특성이 제거하여 휘발성 스위칭 소자로 구동하고, 다른 하나의 구동소자에서 상기 강유전체 특성에 기반하여 비휘발성 구동 소자로 구동하는 단계를 포함할 수 있다.
상기 제1 게이트 절연막은 이산화 규소(SiO2)를 포함하는 비 강유전성 물질 또는 하프늄 산화물(HfOx), 하프늄 지르코늄 산화물(HZO) 및 지르코늄 산화물(ZrOx) 중 적어도 하나를 포함하는 강유전성 물질로 형성되고, 상기 제2 게이트 절연막은 이산화 규소(SiO2)를 포함하는 비 강유전성 물질 또는 하프늄 산화물(HfOx), 하프늄 지르코늄 산화물(HZO) 및 지르코늄 산화물(ZrOx) 중 적어도 하나를 포함하는 강유전성 물질로 형성될 수 있다.
상기 복수의 구동 소자는 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함할 수 있다.
상기 제1 박막 트랜지스터는, 상기 제1 박막 트랜지스터의 제2 게이트 전극이 접지단에 연결되어 상기 접지 전압에 기반하여 상기 제1 박막 트랜지스터의 제2 게이트 절연막이 강유전체 특성이 제거됨에 따라 메모리 특성을 갖지 않고 상기 휘발성 스위칭 소자로 구동 하고, 상기 제2 박막 트랜지스터는, 상기 제2 박막 트랜지스터의 제2 게이트 전극이 상기 제1 박막 트랜지스터의 소스 전극에 연결되어 상기 제2 박막 트랜지스터의 제2 게이트 절연막의 강유전체 특성으로 인해 비휘발성 메모리 특성을 갖음에 따라 상기 비휘발성 구동 소자로 동작할 수 있다.
본 발명은 복수의 강유전성 박막 트랜지스터를 이용하여 스위치 소자 및 메모리 소자 역할을 동시에 수행함에 따라 디스플레이 유닛 화소의 많은 면적을 차지하는 저장 소자(capacitor)를 제거하여 디스플레이 화소 회로의 면적을 감소시킬 수 있다.
본 발명은 복수의 강유전성 박막 트랜지스터 각각이 듀얼 게이트 구조를 채용하여 휘발성 스위치 기능과 비휘발성 메모리 기능을 선택적으로 이용함에 따라 디스플레이 화소 회로 내 저장 소자의 역할을 대체하고, 이에 따라 디스플레이 화소 회로의 크기를 줄여서 초고해상도 디스플레이를 구현할 수 있다.
본 발명은 고유전율(high-k)을 갖는 강유전성 게이트 절연막을 포함하는 복수의 강유전성 박막 트랜지스터를 이용하여 휘발성 스위치 기능과 비휘발성 메모리 기능이 선택적으로 적용되는 디스플레이 화소 회로 및 이를 구동하는 방법을 제공할 수 있다.
도 1a 및 도 1b는 본 발명의 일실시예에 따른 디스플레이 화소 회로를 설명하는 도면이다.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 디스플레이 화소 회로의 구동과 관련된 신호 변화를 설명하는 도면이다.
도 3은 본 발명의 일실시예에 따른 강유전성 박막 트랜지스터를 설명하는 도면이다.
도 4는 본 발명의 일실시예에 따른 강유전성 박막 트랜지스터의 제조 방법을 설명하는 도면이다.
도 5는 본 발명의 일실시예에 따른 강유전성 박막 트랜지스터의 동작 특성을 설명하는 도면이다.
도 6은 본 발명의 일실시예에 따른 디스플레이 화소 회로의 구동 방법을 설명하는 도면이다.
이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다.
실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시 예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.
"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
이하 사용되는 '..부', '..기' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어, 또는, 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도 1a 및 도 1b는 본 발명의 일실시예에 따른 디스플레이 화소 회로를 설명하는 도면이다.
도 1a 및 도 1b는 본 발명의 일실시예에 따라 제1 박막 트랜지스터, 제2 박막 트랜지스터 및 발광 소자를 포함하는 디스플레이 화소 회로의 구조를 예시한다.
도 1a에 따른 디스플레이 화소 회로(100) 및 도 1b에 따른 디스플레이 화소 회로(110)는 제2 박막 트랜지스터(T2)의 제1 게이트 전극을 통해서 인가되는 스캔 라인의 신호에 차이가 존재할 뿐 연결 구조는 동일하다.
보다 구체적으로, 디스플레이 화소 회로(100)는 제1 게이트 전극을 통해 제2 스캔 라인(Scan(n-1))의 신호가 인가되고, 디스플레이 화소 회로(110)는 제1 게이트 전극을 통해 제3 스캔 라인(Scan2(n)의 신호가 인가된다.
이에 따라, 디스플레이 화소 회로(100)에 기반하여 디스플레이 화소 회로(100)의 연결 구조를 설명하나, 디스플레이 화소 회로(110)도 디스플레이 화소 회로(100)와 동일한 연결 구조를 가질 수 있다.
예를 들어, 디스플레이 화소 회로(100)는 적어도 두개의 박막 트랜지스터로 저장 소자 없이 설계될 수 있다.
제1 전원전압(VDD), 제2 전원전압(VSS) 및 데이터 신호는 외부의 회로를 통해 인가될 수 있다.
본 발명의 일실시예에 따르면 디스플레이 화소 회로(100)는 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2) 및 발광 소자를 포함한다. 여기서, 발광 소자는 다이오드 심볼로 표현한다.
디스플레이 화소 회로(100)를 살펴보면, 제1 박막 트랜지스터(T1)의 제1 게이트 전극은 제1 스캔 라인(Scan(n))에 연결되고, 제2 게이트 전극은 접지단에 연결되며, 드레인 전극은 데이터 라인(Data)에 연결되고, 소스 전극은 제2 박막 트랜지스터(T2)의 제2 게이트 전극에 연결된다.
한편, 제2 박막 트랜지스터(T2)의 제1 게이트 전극은 제2 스캔 라인(Scan(n-1))에 연결되는데, 여기서, 제3 스캔 라인(Scan2(n)에 연결되면 디스플레이 화소 회로(110)이고, 드레인 전극은 제1 전원전압(VDD)에 연결되며, 소스 전극은 발광 소자의 양극에 연결되고, 발광 소자의 음극은 제2 전원전압(VSS)에 연결된다.
일례로, 제1 박막 트랜지스터(T1)는 제1 박막 트랜지스터(T1)의 제1 게이트 전극 및 제2 게이트 전극 중 적어도 하나의 게이트 전극과 관련된 게이트 절연막에 기반하여 강유전체 특성을 가질 수 있다.
본 발명의 일실시예에 따르면 제2 박막 트랜지스터(T2)는 제2 박막 트랜지스터(T2)의 제1 게이트 전극 및 제2 게이트 전극 중 적어도 하나의 게이트 전극과 관련된 게이트 절연막에 기반하여 강유전체 특성을 가질 수 있다.
예를 들어, 제1 게이트 전극과 관련된 게이트 절연막은 제1 게이트 절연막이고, 제2 게이트 전극과 관련된 게이트 절연막은 제2 게이트 절연막일 수 있다. 예를 들어, 강유전체 특성은 강유전성을 나타낼 수 있다.
즉, 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터 각각에서 제1 게이트 절연막 및 제2 게이트 절연막 중 적어도 하나의 게이트 절연막은 강유전성 물질로 형성될 수 있다.
다시 말해, 제1 게이트 절연막 및 제2 게이트 절연막이 모두 강유전성 물질로 형성되거나 제1 게이트 절연막이 강유전성 물질로 형성되고 제2 게이트 절연막이 비 강유전성 물질로 형성되거나 제1 게이트 절연막이 비 강유전성 물질로 형성되고 제2 게이트 절연막이 강유전성 물질로 형성될 수 있다.
본 발명의 일실시예에 따르면 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)는 제2 게이트 전극과 반도체층 사이에 제2 게이트 절연막이 위치하는데 제2 게이트 절연막이 강유전성 물질로 형성됨에 따라 선택적으로 휘발성 스위칭 박막 트랜지스터 또는 비휘발성 구동 박막 트랜지스터로 동작될 수 있다.
일례로, 제1 박막 트랜지스터(T1)는 제1 박막 트랜지스터(T1)의 제2 게이트 전극이 접지단에 연결되어 제1 박막 트랜지스터(T1)의 제2 게이트 절연막이 강유전체 특성이 제거됨에 따라 메모리 특성을 갖지 않고 휘발성 스위칭 박막 트랜지스터로 동작할 수 있다.
본 발명의 일실시예에 따르면, 제2 박막 트랜지스터(T2)는 제2 박막 트랜지스터(T2)의 제2 게이트 전극이 제1 박막 트랜지스터(T1)의 소스 전극에 연결되어 제2 박막 트랜지스터(T2)의 제2 게이트 절연막의 강유전체 특성으로 인해 비휘발성 메모리 특성을 갖음에 따라 비휘발성 구동 박막 트랜지스터로 동작할 수 있다.
즉, 제1 박막 트랜지스터(T1)는 휘발성 스위칭 박막 트랜지스터이고, 제2 박막 트랜지스터(T2)는 비휘발성 구동 박막 트랜지스터일 수 있다. 이에 따라, 제2 박막 트랜지스터(T2)는 저장 소자로써 동작할 수 있다.
또한, 제2 박막 트랜지스터(T2)는 발광 소자의 발광 상태를 비휘발성 메모리 특성에 기반하여 하나의 프레임동안 유지할 수 있다.
예를 들어, 하나의 프레임은 복수의 서브프레임(sub-frame)으로 구분되고, 복수의 서브프레임은 동작하는 서브프레임의 수에 따라 발광 소자의 밝기 제어와 관련될 수 있다.
복수의 서브프레임 중 동작되는 서브프레임의 수가 증가될 수 록 발광 소자의 밝기가 증가될 수 있다.
본 발명의 일실시예에 따르면 디스플레이 화소 회로는 AMLED/AMOLED 구동에서 적어도 2개의 박막 트랜지스터를 사용하여 PWM(Pulse Width Modulation) 구동 방식을 이용하여 저장 소자 없이 동작될 수 있다.
한편, PWM 구동 방식에 이용되는 PWM 신호는 제1 전원전압(VDD) 또는 제2 전원전압(VSS)에 의해 제어될 수 있다.
일례로, 디스플레이 화소 회로는 PWM(Pulse Width Modulation) 구동을 이용한 AMOLED/AMLED 어레이(array) 설계 따른 디스플레이 화소 회로로서, 구동소자가 상부 및 하부 게이트 전극을 포함하는 듀얼 게이트 구조를 가지고, 상부 게이트 전극의 절연막 또는 하부 게이트 전극의 절연막 중 적어도 하나가 강유전성 물질인 박막 트랜지스터로 구성된다.
본 발명의 일실시예에 따르면 복수의 구동소자에 기반한 PWM 구동을 이용한 디스플레이 화소 회로의 구동 방법에서, 복수의 구동 소자 각각은 제1 게이트 전극과 제2 게이트 전극을 포함하여 듀얼 게이트 구조를 가질 수 있다.
또한, 제1 게이트 전극의 제1 게이트 절연막 및 제2 게이트 전극의 제2 게이트 절연막 중 적어도 하나의 게이트 절연막은 강유전성 물질로 형성되어 강유전체 특성을 가질 수 있다.
예를 들어, 제1 게이트 전극은 하부 전극이고 제2 게이트 전극은 상부 전극일 수 있다.
일례로, 디스플레이 화소 회로의 구동 방법은 접지 전압에 기반하여 복수의 구동 소자 중 어느 하나의 구동 소자에서 상기 강유전체 특성이 제거하여 휘발성 스위칭 소자로 구동하고, 다른 하나의 구동소자에서 강유전체 특성에 기반하여 비휘발성 구동 소자로 구동하는 단계를 포함할 수 있다.
예를 들어, 제1 게이트 절연막은 이산화 규소(SiO2)를 포함하는 비 강유전성 물질 또는 하프늄 산화물(HfOx), 하프늄 지르코늄 산화물(HZO) 및 지르코늄 산화물(ZrOx) 중 적어도 하나를 포함하는 강유전성 물질로 형성될 수 있다.
한편, 제2 게이트 절연막은 이산화 규소(SiO2)를 포함하는 비 강유전성 물질 또는 하프늄 산화물(HfOx), 하프늄 지르코늄 산화물(HZO) 및 지르코늄 산화물(ZrOx) 중 적어도 하나를 포함하는 강유전성 물질로 형성될 수 있다.
예를 들어, 복수의 구동 소자는 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함할 수 있다.
제1 박막 트랜지스터는 제1 박막 트랜지스터의 제2 게이트 전극이 접지단에 연결되어 접지 전압에 기반하여 제1 박막 트랜지스터의 제2 게이트 절연막이 강유전체 특성이 제거됨에 따라 메모리 특성을 갖지 않고 상기 휘발성 스위칭 소자로 구동 될 수 있다.
또한, 제2 박막 트랜지스터는, 제2 박막 트랜지스터의 제2 게이트 전극이 제1 박막 트랜지스터의 소스 전극에 연결되어 제2 박막 트랜지스터의 제2 게이트 절연막의 강유전체 특성으로 인해 비휘발성 메모리 특성을 갖음에 따라 비휘발성 구동 소자로 동작할 수 있다.따라서, 본 발명은 복수의 강유전성 박막 트랜지스터를 이용하여 스위치 소자 및 메모리 소자 역할을 동시에 수행함에 따라 디스플레이 유닛 화소의 많은 면적을 차지하는 저장 소자(capacitor)를 제거하여 디스플레이 화소 회로의 면적을 감소시킬 수 있다.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 디스플레이 화소 회로의 구동과 관련된 신호 변화를 설명하는 도면이다.
도 2a는 본 발명의 일실시예에 따라 도 1a에 따른 디스플레이 화소 회로(100)의 동작과 관련된 타이밍도를 예시하고, 도 2b는 본 발명의 일실시예에 따라 도 1b에 따른 디스플레이 화소 회로(110)의 동작과 관련된 타이밍도를 예시한다.
도 2a를 참고하면, 타이밍도(200)는 하나의 프레임(201)이 복수의 서브프레임으로 구성될 수 있고, 복수의 서브 프레임은 제1 서브프레임(202), 제2 서브프레임(203), 제3 서브프레임(204) 및 제4 서브프레임(205)로 구성될 수 있음을 나타낸다.
제1 서브프레임(202) 내지 제4 서브프레임(205)은 발광 소자의 밝기와 관련되고, 제1 서브프레임(202)에 따른 발광 소자의 밝기에 대비하여 제4 서브프레임(205)에 따른 발광 소자의 밝기가 더 크다.
다시 말해, 프레임(201)은 제1 서브프레임(202) 내지 제4 서브프레임(205)을 포함하도록 서브프레임이 구분될 수 있고, 제1 서브프레임(202)에서의 전원전압(VDD)인 경우는 제1 서브프레임(202)에 해당하는 부분만 밝아진다.
제2 서브프레임(203)에서의 전원전압(VDD)인 경우는 제1 서브프레임(202) 및 제2 서브프레임(203)에 해당하는 부분만 밝아진다.
제3 서브프레임(204)에서의 전원전압(VDD)인 경우는 제1 서브프레임(202) 내지 제3 서브프레임(204)에 해당하는 부분만 밝아진다.
제4 서브프레임(205)에서의 전원전압(VDD)인 경우는 제1 서브프레임(202) 내지 제4 서브프레임(205)에 해당하는 부분만 밝아진다.
즉, 제4 서브프레임(205)에서의 전원전압(VDD)의 경우에는 프레임(201)에서의 발광소자가 모두 밝아져서 상대적으로 발광 소자의 밝기가 증가될 수 있다.
전원전압(VDD)의 펄스폭은 전원전압(VDD)이 고전압으로 인가되는 시간과 관련될 수 있다.
다시 말해, 발광 소자의 밝기는 제1 서브프레임(202) 내지 제4 서브프레임(205)에서 전원전압(VDD)이 고전압으로 인가되는 시간에 따라 동작되는 서브프레임의 수가 결정되고, 결정된 서브프레임의 수가 증가할수록 증가될 수 있다.
예를 들어, 데이터 라인의 신호는 제2 박막 트랜지스터의 온 또는 오프를 결정하는 저전압 신호 및 고전압 신호 중 어느 하나의 신호로 구성될 수 있다.
제2 스캔 라인(Scan(n-1))의 신호가 고전압으로 인가되는 경우에 제2 박막 트랜지스터에 저장된 전하가 리셋되고, 제1 스캔 라인(Scan(n))의 신호가 고전압으로 인가되는 경우에 제1 박막 트랜지스터가 턴 온되며, 제1 박막 트랜지스터에 연결된 데이터 라인을 통해 제2 박막 트랜지스터에 데이터가 입력되고, 제2 박막 트랜지스터가 입력된 데이터에 기반하여 턴 온되면서, 발광 소자가 발광을 시작하고, 전원전압(VDD)에 기반하여 발광 소자의 발광 세기가 제어된다.
즉, 제1 박막 트랜지스터가 스위칭 트랜지스터로서 동작하고, 제2 박막 트랜지스터가 메모리 트랜지스터로 동작함에 따라 전원전압(VDD)의 고전압 인가 시간이 조절되면 저장 소자 없이도 발광 소자의 밝기가 제어될 수 있다.
본 발명의 일실시예에 따르면 제2 박막 트랜지스터는 하나의 프레임(frame)이 복수의 서브프레임(sub-frame)으로 구분되어 발광 소자의 밝기가 제어되는 발광 소자의 발광 상태를 비휘발성 메모리 특성에 기반하여 하나의 프레임동안 유지할 수 있다.
도 2b를 참고하면, 타이밍도(210)는 하나의 프레임(211)이 복수의 서브프레임으로 구성될 수 있고, 복수의 서브 프레임은 제1 서브프레임(212), 제2 서브프레임(213), 제3 서브프레임(214) 및 제4 서브프레임(215)로 구성될 수 있음을 나타낸다.
타이밍도(200)와 타이밍도(210)의 차이점은 제2 스캔 라인(Scan(n-1))의 신호와 제3 스캔 라인(Scan2(n))의 신호의 펄스폭의 차이가 존재할 뿐 나머지는 동일하다.
다만, 제3 스캔 라인(Scan2(n))의 신호에 따라 제1 스캔 라인(Scan(n))의 인가 시점의 일부 차이가 존재한다.
타이밍도(210)에서 신호와 제3 스캔 라인(Scan2(n))의 신호의 펄스폭이 타이밍도(200)에서 신호와 제2 스캔 라인(Scan(n-1))의 신호의 펄스폭에 대비하여 넓음에 따라 보다 안정적으로 비휘발성 메모리 특성이 있는 제2 박막 트랜지스터에 저장된 전하를 리셋할 수 있다.
다시 말해, 제3 스캔 라인(Scan2(n))의 신호의 펄스폭이 제1 스캔 라인(Scan(n))의 신호의 펄스폭보다 넓음에 따라 리셋하기 위한 신호의 펄스폭과 제1 박막 트랜지스터를 턴 온 하기 위한 신호의 펄스폭이 동일한 경우보다 상대적으로 안정적으로 리셋동작을 수행할 수 있다.
본 발명의 일실시예에 따르면 제2 박막 트랜지스터(T2)는 제2 스캔 라인 및 제3 스캔 라인 중 어느 하나의 스캔 라인을 통해 인가되는 신호에 기반하여 제2 박막 트랜지스터에 저장된 전하들이 리셋될 수 있다.
일례로, 제1 박막 트랜지스터(T1)는 제1 스캔 라인을 통해 인가되는 신호에 기반하여 제1 박막 트랜지스터의 온 또는 오프 상태가 제어될 수 있다.
본 발명의 일실시예에 따르면 제1 박막 트랜지스터가 온 상태이면, 데이터 라인의 신호에 기반하여 제2 박막 트랜지스터의 온 또는 오프 상태가 제어될 수 있다.
따라서, 본 발명은 복수의 강유전성 박막 트랜지스터 각각이 듀얼 게이트 구조를 채용하여 휘발성 스위치 기능과 비휘발성 메모리 기능을 선택적으로 이용함에 따라 디스플레이 화소 회로 내 저장 소자의 역할을 대체하고, 이에 따라 디스플레이 화소 회로의 크기를 줄여서 초고해상도 디스플레이를 구현할 수 있다.
도 3은 본 발명의 일실시예에 따른 강유전성 박막 트랜지스터를 설명하는 도면이다.
도 3은 본 발명의 일실시예에 따른 강유전성 박막 트랜지스터의 구조를 예시한다.
도 3을 참고하면, 본 발명의 일실시예에 따른 강유전성 박막 트랜지스터(300)는 기판(301), 기판(301) 상에 형성되는 버퍼 절연막(302), 버퍼 절연막(302) 상에 형성되는 제1 게이트 전극(303), 제1 게이트 전극(303) 상에 형성되는 제1 게이트 절연막(304)을 포함한다.
또한, 강유전성 박막 트랜지스터(300)는 제1 게이트 절연막(304) 상에 형성되는 반도체층(305), 반도체층(305) 상에 형성되는 제2 게이트 절연막(306), 제2 게이트 절연막(306) 상에 형성되는 제2 게이트 전극(307)을 포함한다.
또한, 강유전성 박막 트랜지스터(300)는 제 2 게이트 전극(307), 반도체층(305), 제1 게이트 절연막(304) 상에 형성되고, 반도체층(305)의 소스 영역과 드레인 영역을 각각 노출시키는 층간 절연막(308)을 포함한다.
또한, 강유전성 박막 트랜지스터(300)는 층간 절연막(308) 상에 형성되고, 소스 영역과 전기적으로 접속되는 소스 전극(309) 및 층간 절연막(308) 상에 형성되고, 드레인 영역과 전기적으로 접속되는 드레인 전극(310)을 포함한다.
소스 전극(309)과 드레인 전극(310)은 소스 영역과 드레인 영역의 설정에 따라 위치가 상호 변경될 수 있다.
본 발명의 일실시예에 따르면 제1 게이트 절연막(304)은 이산화 규소(SiO2)를 포함하는 비 강유전성 물질 또는 하프늄 산화물(HfOx), 하프늄 지르코늄 산화물(HZO) 및 지르코늄 산화물(ZrOx) 중 적어도 하나를 포함하는 강유전성 물질로 형성될 수 있다.
일례로, 제2 게이트 절연막(306)은 하프늄 산화물(HfOx), 하프늄 지르코늄 산화물(HZO) 및 지르코늄 산화물(ZrOx) 중 적어도 하나를 포함하는 강유전성 물질로 형성될 수 있다.
한편, 제2 게이트 절연막(306) 이산화 규소(SiO2)를 포함하는 비 강유전성 물질 또는 하프늄 산화물(HfOx), 하프늄 지르코늄 산화물(HZO) 및 지르코늄 산화물(ZrOx) 중 적어도 하나를 포함하는 강유전성 물질로 형성되고, 제1 게이트 절연막(304)은 하프늄 산화물(HfOx), 하프늄 지르코늄 산화물(HZO) 및 지르코늄 산화물(ZrOx) 중 적어도 하나를 포함하는 강유전성 물질로 형성될 수 있다.
예를 들어, 제1 게이트 절연막(304) 및 제2 게이트 절연막(306) 중 적어도 하나가 강유전성 물질로 형성되는 경우에 하프늄 산화물(HfOx), 하프늄 지르코늄 산화물(HZO) 및 지르코늄 산화물(ZrOx) 중 적어도 하나가 순차적으로 적층된 다층 구조로 형성될 수 있다.
또한, 제1 게이트 절연막(304) 및 제2 게이트 절연막(306) 중 적어도 하나가 강유전성 물질로 형성함에 있어서, 알루미늄 산화물(AlOx)이 제1 게이트 절연막(304) 및 제2 게이트 절연막(306) 중 적어도 하나가 강유전성 성질을 잘 갖도록 도와주는 역할로서 활용될 수 있다.
기판(301)은 반도체 기판이고, 버퍼 절연막(302)은 절연물질로 형성될 수 있다.
제1 게이트 전극(303)과 제2 게이트 전극(307)은 금속물질로 형성되고, 제1 게이트 전극(303)은 하부 전극(bottom gate)이고, 제2 게이트 전극(307)은 상부 전극(top gate)으로서 듀얼 게이트로 구성될 있다.
반도체층(305)은 산화물 반도체층으로서, Poly-Si, 산화물(IGZO, IGO, ZNO 등) 또는 무기물을 이용하여 형성될 수 있다.
강유전성 박막 트랜지스터(300)는 제1 게이트 절연막(304) 및 강유전성을 갖는 제2 게이트 절연막(306)을 포함하고, 듀얼 게이트 구조로서 AMOLED/AMLED 구동에서 디스플레이의 구동 박막 트랜지스터 또는 스위칭 트랜지스터로서 선택적으로 활용될 수 있다.
도 4는 본 발명의 일실시예에 따른 강유전성 박막 트랜지스터의 제조 방법을 설명하는 도면이다.
도 4는 본 발명의 일실시예에 따른 강유전성 박막 트랜지스터의 제조 방법을 예시한다.
도 4를 참고하면, 단계(401)에서 강유전성 박막 트랜지스터의 제조 방법은 기판 상에 버퍼 절연막을 형성한다.
즉, 강유전성 박막 트랜지스터의 제조 방법은 기판 상에 스프레이 공정을 통해 버퍼 절연막을 형성할 수 있다.
단계(402)에서 강유전성 박막 트랜지스터의 제조 방법은 버퍼 절연막 상에 제1 게이트 전극을 형성한다.
단계(403)에서 강유전성 박막 트랜지스터의 제조 방법은 제1 게이트 전극 상에 제1 게이트 절연막을 형성한다.
즉, 강유전성 박막 트랜지스터의 제조 방법은 제1 게이트 전극 상에 스프레이 공정을 통해 제1 게이트 절연막을 형성한다.
단계(404)에서 강유전성 박막 트랜지스터의 제조 방법은 제1 게이트 절연막 상에 반도체층을 형성한다.
즉, 강유전성 박막 트랜지스터의 제조 방법은 제1 게이트 절연막 상에 스프레이 공정을 통해 반도체층을 형성한다.
예를 들어, 제1 게이트 절연막은 이산화 규소(SiO2)를 포함하는 비 강유전성 물질 또는 하프늄 산화물(HfOx), 하프늄 지르코늄 산화물(HZO) 및 지르코늄 산화물(ZrOx) 중 적어도 하나를 포함하는 강유전성 물질로 형성될 수 있다.
단계(405)에서 강유전성 박막 트랜지스터의 제조 방법은 반도체층 상에 강유전성 제2 게이트 절연막을 형성한다.
즉, 강유전성 박막 트랜지스터의 제조 방법은 반도체층 상에 스프레이 공정을 통해 제2 게이트 절연막을 형성한다.
단계(406)에서 강유전성 박막 트랜지스터의 제조 방법은 제2 게이트 절연막 상에 제2 게이트 전극을 형성한다.
단계(407)에서 강유전성 박막 트랜지스터의 제조 방법은 제2 게이트 전극, 반도체층, 제1 게이트 절연막 상에 층간 절연막을 형성한다.
단계(408)에서 강유전성 박막 트랜지스터의 제조 방법은 층간 절연막 상에 소스 전극 및 드레인 전극을 형성한다.
본 발명의 일실시예에 따르면 강유전성 박막 트랜지스터의 제조 방법은 약 350도에서 스프레이 공정을 통해서 하프늄 산화물(HfOx), 하프늄 지르코늄 산화물(HZO) 및 지르코늄 산화물(ZrOx) 중 적어도 하나를 포함하는 강유전성 물질을 도포하고, RTA(Rapid Thermal Annealing) 공정을 650도에서 3분간 진행하여 하프늄 산화물(HfOx), 하프늄 지르코늄 산화물(HZO) 및 지르코늄 산화물(ZrOx) 중 적어도 하나를 포함하는 강유전성 물질로 이루어진 제2 게이트 절연막을 반도체층 상에 형성하여 강유전성을 갖는 박막 트랜지스터를 제조할 수 있다.
도 5는 본 발명의 일실시예에 따른 강유전성 박막 트랜지스터의 동작 특성을 설명하는 도면이다.
도 5는 본 발명의 일실시예에 따른 강유전성 박막 트랜지스터의 강유전성을 설명하기 위한 그래프를 예시한다.
도 5를 참고하면, 그래프(500)는 가로축에서 게이트 전압의 변화와 세로축에서 드레인 전류의 변화를 나타낸다.
실선은 포워드 스윕 상태(forward sweep state)를 나타내고, 점선은 리버스 스윕 상태(reverse sweep state)를 나타낸다.
실선과 점선을 비교하면 스윕 방향에따라 온 상태와 오프 상태를 결정하는 임계 전압(Vth)이 다른 것을 확인할 수 있다.
실선과 점선을 비교하면 게이트 전압이 0 V 내지 -1V인 경우에 실선은 오프 상태이고, 점선은 온 상태인 것을 확인할 수 있다.
다시 말해, 강유전성 박막 트랜지스터는 장시간동안 온 또는 오프 상태를 유지할 수 있다.
즉, 박막 트랜지스터 내에 전하 상태가 변화하는 과정에서 비휘발성 메모리 특성을 나타냄에 따라 저장 소자로서 동작될 수 있다.
이에 따라, 강유전성 박막 트랜지스터를 이용하는 경우에는 저장 소자(capacitor) 없이 디스플레이 화소 회로를 설계할 수 있다.
도 6은 본 발명의 일실시예에 따른 디스플레이 화소 회로의 구동 방법을 설명하는 도면이다.
도 6은 본 발명의 일실시예에 따라 디스플레이 화소 회로가 발광 소자를 발광하면서 밝기를 제어하는 디스플레이 화소 회로의 구동 방법을 예시한다.
도 6을 참고하면, 단계(601)에서 디스플레이 화소 회로의 구동 방법은 제2 스캔 라인 및 제3 스캔 라인 중 어느 하나의 스캔 라인의 신호에 기반하여 제2 박막 트랜지스터에 저장된 전하들을 리셋한다.
즉, 디스플레이 화소 회로의 구동 방법은 디스플레이 화소 회로에서 제1 박막 트랜지스터를 통해 제2 박막 트랜지스터로 전달되는 데이터의 신호를 적용하기 위해서 비휘발성 메모리 특성을 가지고 있는 제2 박막 트랜지스터를 리셋한다.
단계(602)에서 디스플레이 화소 회로의 구동 방법은 제1 스캔 라인의 신호에 기반하여 제1 박막 트랜지스터의 온 또는 오프 상태를 제어한다.
즉, 디스플레이 화소 회로의 구동 방법은 제1 스캔 라인의 신호가 고전압인 경우에 제1 박막 트랜지스터를 온 상태로 전환하여 스위칭 트랜지스터로서의 역할을 수행하도록 한다.
여기서, 제1 박막 트랜지스터는 턴 온 상태로 전환됨에 따라 데이터 라인을 통해 인가되는 데이터 신호를 제2 박막 트랜지스터의 제2 게이트 전극으로 전달한다.
단계(603)에서 디스플레이 화소 회로의 구동 방법은 데이터 라인의 신호에 기반하여 제2 박막 트랜지스터의 온 또는 오프 상태와 발광 소자의 발광을 제어한다.
즉, 디스플레이 화소 회로의 구동 방법은 데이터 신호가 고전압인지 저전압인지에 따라 제2 박막 트랜지스터의 온 또는 오프 상태를 결정하고, 제2 박막 트랜지스터가 온 상태일 경우에 제1 전원전압(VDD)이 발광 소자로 전달됨에 따라 발광 소자가 발광하도록 한다.
단계(604)에서 디스플레이 화소 회로의 구동 방법은 제2 박막 트랜지스터를 통해 인가되는 제1 전원전압(VDD)이 고전압 상태로 인가되는 시간에 기반하여 발광 소자의 밝기를 제어할 수 있다.
즉, 디스플레이 화소 회로의 구동 방법은 고전압 상태로 인가되는 시간의 정도에 따라 프레임 내 서브프레임이 동작하는 정도를 결정하여 발광 소자의 밝기를 제어한다.
예를 들어, 발광 소자의 밝기는 복수의 서브프레임에서 제1 전원전압(VDD)이 고전압으로 인가되는 시간에 따라 동작되는 서브프레임의 수가 결정되고, 결정된 서브프레임의 수가 증가할수록 증가될 수 있다.
따라서, 본 발명은 고유전율(high-k)을 갖는 강유전성 게이트 절연막을 포함하는 복수의 강유전성 박막 트랜지스터를 이용하여 휘발성 스위치 기능과 비휘발성 메모리 기능이 선택적으로 적용되는 디스플레이 화소 회로 및 이를 구동하는 방법을 제공할 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (20)

  1. 제1 박막 트랜지스터, 제2 박막 트랜지스터 및 발광 소자를 포함하고,
    상기 제1 박막 트랜지스터의 제1 게이트 전극은 제1 스캔 라인에 연결되고, 제2 게이트 전극은 접지단에 연결되며, 드레인 전극은 데이터 라인에 연결되고, 소스 전극은 상기 제2 박막 트랜지스터의 제2 게이트 전극에 연결되며,
    상기 제2 박막 트랜지스터의 제1 게이트 전극은 제2 스캔 라인 및 제3 스캔 라인 중 어느 하나의 스캔 라인에 연결되고, 드레인 전극은 제1 전원전압에 연결되며, 소스 전극은 상기 발광 소자의 양극에 연결되고,
    상기 제1 박막 트랜지스터는 상기 제1 박막 트랜지스터의 제1 게이트 전극 및 제2 게이트 전극 중 적어도 하나의 게이트 전극과 관련된 게이트 절연막에 기반하여 강유전체 특성을 가지며,
    상기 제2 박막 트랜지스터는 상기 제2 박막 트랜지스터의 제1 게이트 전극 및 제2 게이트 전극 중 적어도 하나의 게이트 전극과 관련된 게이트 절연막에 기반하여 강유전체 특성을 가지고,
    상기 발광 소자의 음극은 제2 전원전압에 연결되며,
    상기 제1 스캔 라인, 상기 제2 스캔 라인, 상기 제3 스캔 라인 및 상기 데이터 라인을 통해 인가되는 신호와 상기 제1 전원전압에 기반하여 상기 발광 소자의 밝기를 제어하는 것을 특징으로 하는
    디스플레이 화소 회로.
  2. 제1항에 있어서,
    상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 중 어느 하나의 박막 트랜지스터는,
    기판;
    상기 기판 상에 형성되는 버퍼 절연막;
    상기 버퍼 절연막 상에 형성되는 제1 게이트 전극;
    상기 제1 게이트 전극 상에 형성되는 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 형성되는 반도체층;
    상기 반도체층 상에 형성되는 제2 게이트 절연막;
    상기 제2 게이트 절연막 상에 형성되는 제2 게이트 전극;
    상기 제 2 게이트 전극, 상기 반도체층, 상기 제1 게이트 절연막 상에 형성되고, 상기 반도체 층의 소스 영역과 드레인 영역을 각각 노출시키는 층간 절연막;
    상기 층간 절연막 상에 형성되고, 상기 소스 영역과 전기적으로 접속되는 소스 전극; 및
    상기 층간 절연막 상에 형성되고, 상기 드레인 영역과 전기적으로 접속되는 드레인 전극을 포함하는 것을 특징으로 하는
    디스플레이 화소 회로.
  3. 제2항에 있어서,
    상기 제1 게이트 절연막은 이산화 규소(SiO2)를 포함하는 비 강유전성 물질 또는 하프늄 산화물(HfOx), 하프늄 지르코늄 산화물(HZO) 및 지르코늄 산화물(ZrOx) 중 적어도 하나를 포함하는 강유전성 물질로 형성되고,
    상기 제2 게이트 절연막은 하프늄 산화물(HfOx), 하프늄 지르코늄 산화물(HZO) 및 지르코늄 산화물(ZrOx) 중 적어도 하나를 포함하는 강유전성 물질로 형성되는 것을 특징으로 하는
    디스플레이 화소 회로.
  4. 제2항에 있어서,
    상기 제2 게이트 절연막은 이산화 규소(SiO2)를 포함하는 비 강유전성 물질 또는 하프늄 산화물(HfOx), 하프늄 지르코늄 산화물(HZO) 및 지르코늄 산화물(ZrOx) 중 적어도 하나를 포함하는 강유전성 물질로 형성되고,
    상기 제1 게이트 절연막은 하프늄 산화물(HfOx), 하프늄 지르코늄 산화물(HZO) 및 지르코늄 산화물(ZrOx) 중 적어도 하나를 포함하는 강유전성 물질로 형성되는 것을 특징으로 하는
    디스플레이 화소 회로.
  5. 제1항에 있어서,
    상기 제1 박막 트랜지스터는, 상기 제1 박막 트랜지스터의 제2 게이트 전극이 상기 접지단에 연결되어 상기 제1 박막 트랜지스터의 제2 게이트 절연막이 강유전체 특성이 제거됨에 따라 메모리 특성을 갖지 않고 휘발성 스위칭 박막 트랜지스터로 동작하고,
    상기 제2 박막 트랜지스터는, 상기 제2 박막 트랜지스터의 제2 게이트 전극이 상기 제1 박막 트랜지스터의 소스 전극에 연결되어 상기 제2 박막 트랜지스터의 제2 게이트 절연막의 강유전체 특성으로 인해 비휘발성 메모리 특성을 갖음에 따라 비휘발성 구동 박막 트랜지스터로 동작하는 것을 특징으로 하는
    디스플레이 화소 회로.
  6. 제5항에 있어서,
    상기 제2 박막 트랜지스터는, 하나의 프레임(frame)이 복수의 서브프레임(sub-frame)으로 구분되어 상기 발광 소자의 밝기가 제어되는 상기 발광 소자의 발광 상태를 상기 비휘발성 메모리 특성에 기반하여 상기 하나의 프레임동안 유지하는 것을 특징으로 하는
    디스플레이 화소 회로.
  7. 제6항에 있어서,
    상기 발광 소자의 밝기는 상기 복수의 서브프레임에서 상기 제1 전원전압이 고전압으로 인가되는 시간에 따라 동작되는 서브프레임의 수가 결정되고, 상기 결정된 서브프레임의 수가 증가할수록 증가되는 것을 특징으로 하는
    디스플레이 화소 회로.
  8. 제1항에 있어서,
    상기 제2 박막 트랜지스터는, 상기 제2 스캔 라인 및 제3 스캔 라인 중 어느 하나의 스캔 라인을 통해 인가되는 신호에 기반하여 상기 제2 박막 트랜지스터에 저장된 전하들이 리셋되는 것을 특징으로 하는
    디스플레이 화소 회로.
  9. 제8항에 있어서,
    상기 제1 박막 트랜지스터는, 상기 제1 스캔 라인을 통해 인가되는 신호에 기반하여 상기 제1 박막 트랜지스터의 온 또는 오프 상태가 제어되는 것을 특징으로 하는
    디스플레이 화소 회로.
  10. 제9항에 있어서,
    상기 제2 박막 트랜지스터는, 상기 제1 박막 트랜지스터가 온 상태이면, 상기 데이터 라인의 신호에 기반하여 상기 제2 박막 트랜지스터의 온 또는 오프 상태가 제어되는 것을 특징으로 하는
    디스플레이 화소 회로.
  11. 제10항에 있어서,
    상기 데이터 라인의 신호는, 상기 제2 박막 트랜지스터의 온 또는 오프를 결정하는 저전압 신호 및 고전압 신호 중 어느 하나의 신호로 구성되는 것을 특징으로 하는
    디스플레이 화소 회로.
  12. 제1 박막 트랜지스터의 제1 게이트 전극이 제1 스캔 라인에 연결되고, 제2 게이트 전극이 접지단에 연결되며, 드레인 전극은 데이터 라인에 연결되고, 소스 전극은 제2 박막 트랜지스터의 제2 게이트 전극에 연결되는 상기 제1 박막 트랜지스터, 상기 제2 박막 트랜지스터의 제1 게이트 전극이 제2 스캔 라인 및 제3 스캔 라인 중 어느 하나의 스캔 라인에 연결되고, 드레인 전극이 제1 전원전압에 연결되며, 소스 전극이 발광 소자의 양극에 연결되는 상기 제2 박막 트랜지스터 및 상기 발광 소자의 음극이 제2 전원전압에 연결되는 상기 발광 소자를 포함하고, 상기 제1 박막 트랜지스터는 상기 제1 박막 트랜지스터의 제1 게이트 전극 및 제2 게이트 전극 중 적어도 하나의 게이트 전극과 관련된 게이트 절연막에 기반하여 강유전체 특성을 가지며, 상기 제2 박막 트랜지스터는 상기 제2 박막 트랜지스터의 제1 게이트 전극 및 제2 게이트 전극 중 적어도 하나의 게이트 전극과 관련된 게이트 절연막에 기반하여 강유전체 특성을 가지는 디스플레이 화소의 구동 방법에 있어서,
    상기 제1 스캔 라인, 상기 제2 스캔 라인, 상기 제3 스캔 라인 및 상기 데이터 라인을 통해 인가되는 신호와 상기 제1 전원전압에 기반하여 상기 발광 소자의 밝기를 제어하는 단계를 포함하는 것을 특징으로 하는
    디스플레이 화소 회로의 구동 방법.
  13. 제12항에 있어서,
    상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 중 어느 하나의 박막 트랜지스터는,
    기판;
    상기 기판 상에 형성되는 버퍼 절연막;
    상기 버퍼 절연막 상에 형성되는 제1 게이트 전극;
    상기 제1 게이트 전극 상에 형성되는 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 형성되는 반도체층;
    상기 반도체층 상에 형성되는 제2 게이트 절연막;
    상기 제2 게이트 절연막 상에 형성되는 제2 게이트 전극;
    상기 제 2 게이트 전극, 상기 반도체층, 상기 제1 게이트 절연막 상에 형성되고, 상기 반도체 층의 소스 영역과 드레인 영역을 각각 노출시키는 층간 절연막;
    상기 층간 절연막 상에 형성되고, 상기 소스 영역과 전기적으로 접속되는 소스 전극; 및
    상기 층간 절연막 상에 형성되고, 상기 드레인 영역과 전기적으로 접속되는 드레인 전극을 포함하는 것을 특징으로 하는
    디스플레이 화소 회로의 동작 방법.
  14. 제12항에 있어서,
    상기 제1 스캔 라인, 상기 제2 스캔 라인, 상기 제3 스캔 라인 및 상기 데이터 라인을 통해 인가되는 신호와 상기 제1 전원전압에 기반하여 상기 발광 소자의 밝기를 제어하는 단계는,
    상기 제2 스캔 라인 및 제3 스캔 라인 중 어느 하나의 스캔 라인을 통해 인가되는 신호에 기반하여 상기 제2 박막 트랜지스터에 저장된 전하들을 리셋하는 단계;
    상기 제1 스캔 라인을 통해 인가되는 신호에 기반하여 상기 제1 박막 트랜지스터의 온 또는 오프 상태를 제어하는 단계;
    상기 제1 박막 트랜지스터가 온 상태이면, 상기 데이터 라인의 신호에 기반하여 상기 제2 박막 트랜지스터의 온 또는 오프 상태 및 상기 발광 소자의 발광을 제어하는 단계; 및
    상기 제2 박막 트랜지스터가 온 상태인 경우에 따른 상기 제1 전원전압이 고전압으로 인가되는 시간에 기반하여 상기 발광 소자의 밝기를 제어하는 단계를 포함하는 것을 특징으로 하는
    디스플레이 화소 회로의 구동 방법.
  15. 제14항에 있어서,
    상기 제2 박막 트랜지스터가 온 상태인 경우에 따른 상기 제1 전원전압이 고전압으로 인가되는 시간에 기반하여 상기 발광 소자의 밝기를 제어하는 단계는,
    상기 발광 소자의 밝기와 관련된 하나의 프레임(frame)이 복수의 서브프레임(sub-frame)으로 구분된 상태에서, 상기 제1 전원전압이 고전압으로 인가되는 시간을 제어함에 따라 동작되는 서브프레임의 수를 결정하고, 상기 결정된 서브프레임의 수에 따라 상기 발광 소자의 밝기를 제어하는 단계를 포함하는 것을 특징으로 하는
    디스플레이 화소 회로의 구동 방법.
  16. 복수의 구동소자에 기반한 PWM(Pulse Width Modulation) 구동을 이용한 디스플레이 화소 회로의 구동 방법에 있어서,
    상기 복수의 구동 소자 각각은 제1 게이트 전극과 제2 게이트 전극을 포함하여 듀얼 게이트 구조를 가지고, 상기 제1 게이트 전극의 제1 게이트 절연막 및 상기 제2 게이트 전극의 제2 게이트 절연막 중 적어도 하나의 게이트 절연막은 강유전성 물질로 형성되어 강유전체 특성을 가지며,
    접지 전압에 기반하여 상기 복수의 구동 소자 중 어느 하나의 구동 소자에서 상기 강유전체 특성이 제거하여 휘발성 스위칭 소자로 구동하고, 다른 하나의 구동소자에서 상기 강유전체 특성에 기반하여 비휘발성 구동 소자로 구동하는 단계를 포함하는 것을 특징으로 하는
    디스플레이 화소 회로의 구동 방법.
  17. 제16항에 있어서,
    상기 제1 게이트 절연막은 이산화 규소(SiO2)를 포함하는 비 강유전성 물질 또는 하프늄 산화물(HfOx), 하프늄 지르코늄 산화물(HZO) 및 지르코늄 산화물(ZrOx) 중 적어도 하나를 포함하는 강유전성 물질로 형성되고,
    상기 제2 게이트 절연막은 이산화 규소(SiO2)를 포함하는 비 강유전성 물질 또는 하프늄 산화물(HfOx), 하프늄 지르코늄 산화물(HZO) 및 지르코늄 산화물(ZrOx) 중 적어도 하나를 포함하는 강유전성 물질로 형성되는 것을 특징으로 하는
    디스플레이 화소 회로의 구동 방법.
  18. 제16항에 있어서,
    상기 복수의 구동 소자는 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하는 것을 특징으로 하는
    디스플레이 화소 회로의 구동 방법.
  19. 제18항에 있어서,
    상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 중 어느 하나의 박막 트랜지스터는,
    기판;
    상기 기판 상에 형성되는 버퍼 절연막;
    상기 버퍼 절연막 상에 형성되는 제1 게이트 전극;
    상기 제1 게이트 전극 상에 형성되는 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 형성되는 반도체층;
    상기 반도체층 상에 형성되는 제2 게이트 절연막;
    상기 제2 게이트 절연막 상에 형성되는 제2 게이트 전극;
    상기 제 2 게이트 전극, 상기 반도체층, 상기 제1 게이트 절연막 상에 형성되고, 상기 반도체 층의 소스 영역과 드레인 영역을 각각 노출시키는 층간 절연막;
    상기 층간 절연막 상에 형성되고, 상기 소스 영역과 전기적으로 접속되는 소스 전극; 및
    상기 층간 절연막 상에 형성되고, 상기 드레인 영역과 전기적으로 접속되는 드레인 전극을 포함하는 것을 특징으로 하는
    디스플레이 화소 회로의 구동 방법.
  20. 제19항에 있어서,
    상기 제1 박막 트랜지스터는, 상기 제1 박막 트랜지스터의 제2 게이트 전극이 접지단에 연결되어 상기 접지 전압에 기반하여 상기 제1 박막 트랜지스터의 제2 게이트 절연막이 강유전체 특성이 제거됨에 따라 메모리 특성을 갖지 않고 상기 휘발성 스위칭 소자로 구동 하고,
    상기 제2 박막 트랜지스터는, 상기 제2 박막 트랜지스터의 제2 게이트 전극이 상기 제1 박막 트랜지스터의 소스 전극에 연결되어 상기 제2 박막 트랜지스터의 제2 게이트 절연막의 강유전체 특성으로 인해 비휘발성 메모리 특성을 갖음에 따라 상기 비휘발성 구동 소자로 동작하는 것을 특징으로 하는
    디스플레이 화소 회로의 구동 방법.
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