KR20180114816A - 디스플레이 패널의 화소 회로 및 디스플레이 장치 - Google Patents

디스플레이 패널의 화소 회로 및 디스플레이 장치 Download PDF

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Abstract

디스플레이 패널의 화소 회로가 개시된다. 본 화소 회로는 구동 전류에 따라 발광하는 발광 소자, 상기 발광 소자와 연결되는 구동 트랜지스터를 포함하며, 상기 구동 트랜지스터의 게이트 단자에 인가된 전압의 크기에 따라 다른 진폭의 구동 전류를 상기 발광 소자로 제공하는 전류원, 상기 구동 트랜지스터의 게이트 단자에 서로 다른 크기의 전압을 인가하기 위한 진폭 설정 회로 및 상기 구동 트랜지스터의 게이트 단자에 인가된 전압을 제어하여 상기 구동 전류의 지속 시간을 제어하는 펄스 폭 제어 회로를 포함한다.

Description

디스플레이 패널의 화소 회로 및 디스플레이 장치{A PIXEL CIRCUIT OF A DISPLAY PANEL AND A DISPLAY APPARATUS}
본 개시는 디스플레이 패널의 화소 회로 및 디스플레이 장치에 관한 것으로, 보다 상세하게는, 구동 전류의 진폭 및 지속 시간에 따라 계조를 표현하는 디스플레이 패널의 화소 회로 및 디스플레이 장치에 관한 것이다.
종래 LED(Light Emitting Diode) 디스플레이 패널은 PM(Passive Matrix) 구동이 주류를 이루었지만, 저전력화를 위해서는 AM(Active Matrix) 구동이 필요하다. 최근 OLED(Organic Light Emitting Diode) 디스플레이 패널에는 AM 구동 회로가 적용되고 있으나, OLED와 달리 LED의 경우, LED 간의 순방향 전압(Vf) 편차나 구동 전류 크기에 따른 컬러 시프트(Color Shift) 현상이 OLED보다 커서 OLED 디스플레이에 적용되는 AM 구동 회로를 LED 디스플레이에 그대로 적용하기는 어려운 실정이다.
구체적으로, 계조 표현을 위해 계조마다 구동 전류의 진폭을 달리하는 PAM(Pulse Amplitude Modulation) 구동 방식이 OLED 디스플레이에 널리 채용되고 있으나, 종래의 PAM 구동 회로를 그대로 LED 디스플레이에 적용하는 경우, 계조마다 색깔이 크게 변화하는 컬러 시프트 문제가 발생하게 된다.
또한, 계조에 따라 구동 전류의 펄스 폭(또는 듀티비)을 달리하는 PWM(Pulse Width Modulation) 구동 방식 역시, 종래의 PWM 구동 회로는 TFT(Thin Film Transistor)가 선형 동작 영역에서 구동되므로, LED의 순방향 전압 편차에 따른 휘도 차이가 크게 발생하는 문제가 있다. 특히, 디지털 PWM 방식의 경우에는 서브 필드 방식으로 계조를 표현하게 되므로, 표현할 수 있는 계조 수에 한계가 있고, 의사 윤곽 문제도 발생하게 된다.
따라서, 높은 휘도 균일성과 낮은 컬러 시프트를 갖는 저전력 AM 구동 회로에 대한 필요성이 대두된다.
본 개시는 상술한 문제점에 따른 것으로, 본 개시의 목적은, 구동 시 높은 휘도 균일성과 낮은 컬러 시프트를 갖는 디스플레이 패널의 화소 회로 및 디스플레이 장치를 제공함에 있다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 디스플레이 패널의 화소 회로는, 구동 전류에 따라 발광하는 발광 소자, 상기 발광 소자와 연결되는 구동 트랜지스터를 포함하며, 상기 구동 트랜지스터의 게이트 단자에 인가된 전압의 크기에 따라 다른 진폭의 구동 전류를 상기 발광 소자로 제공하는 전류원, 상기 구동 트랜지스터의 게이트 단자에 서로 다른 크기의 전압을 인가하기 위한 진폭 설정 회로 및 상기 구동 트랜지스터의 게이트 단자에 인가된 전압을 제어하여 상기 구동 전류의 지속 시간을 제어하는 펄스 폭 제어 회로를 포함한다.
또한, 상기 진폭 설정 회로는, 일 단이 상기 구동 트랜지스터의 제 1 단에 연결된 제 1 커패시터 및 제 1 단이 상기 제 1 커패시터의 타 단 및 상기 구동 트랜지스터의 게이트 단자에 공통 연결되고, 제 2 단이 진폭 설정 전압을 입력받는 제 1 트랜지스터를 포함할 수 있다.
또한, 상기 진폭 설정 회로는, 상기 제 1 트랜지스터의 게이트 단자로 입력되는 제 1 인에이블 신호에 따라 상기 제 1 트랜지스터가 온된 동안 상기 진폭 설정 전압을 상기 제 1 커패시터에 충전시키고, 상기 제 1 커패시터에 충전된 전압을 상기 구동 트랜지스터의 게이트 단자에 인가할 수 있다.
또한, 상기 전류원은, 상기 제 1 커패시터에 충전된 전압이 상기 구동 트랜지스터의 게이트 단자에 인가된 상태에서 상기 전류원에 구동 전압이 인가되면, 상기 제 1 커패시터에 충전된 전압의 크기에 대응되는 진폭의 구동 전류를 상기 발광 소자로 제공할 수 있다.
또한, 상기 진폭 설정 회로는, 제 1 단이 상기 구동 트랜지스터의 제 2 단에 연결되고, 게이트 단자가 상기 제 1 트랜지스터의 게이트 단자와 연결되며, 제 2 단이 진폭 설정 전류를 입력받는 제 2 트랜지스터를 포함하고, 상기 제 1 트랜지스터의 게이트 단자로 입력되는 제 1 인에이블 신호에 따라 상기 제 1 및 제 2 트랜지스터가 온된 동안 상기 진폭 설정 전류에 대응되는 전압을 상기 제 1 커패시터에 충전시키고, 상기 제 1 커패시터에 충전된 전압을 상기 구동 트랜지스터의 게이트 단자에 인가할 수 있다.
또한, 상기 펄스 폭 제어 회로는, 출력단이 상기 구동 트랜지스터의 게이트 단자와 연결되는 인버터;를 포함하고, 상기 인버터의 입력단에 인가된 제 1 전압이 선형 변화하여 기설정된 임계 전압에 도달하는 경우, 상기 인버터의 출력단 전압이 그라운드 전압 또는 상기 전류원의 구동 전압이 되어 상기 구동 전류의 지속 시간을 제어할 수 있다.
또한, 상기 구동 전류는, 상기 전류원에 상기 구동 전압이 인가되는 시점부터 상기 인버터의 출력단 전압이 상기 그라운드 전압 또는 상기 구동 전압이 되는 시점까지 지속될 수 있다.
또한, 상기 펄스 폭 제어 회로는, 상기 인버터의 입력단 및 출력단 사이에 연결된 스위칭 소자 및 일 단이 상기 인버터의 입력단과 연결되는 제 2 커패시터;를 포함하고, 상기 제 2 커패시터의 타 단에 펄스 폭 설정 전압이 입력되는 동안 상기 스위칭 소자가 온되면, 상기 스위칭 소자가 온된 동안 상기 인버터의 입력단은 상기 기설정된 임계 전압으로 세팅되고, 상기 펄스 폭 설정 전압의 입력이 완료되면, 상기 인버터의 입력단 전압은 상기 세팅된 기설정된 임계 전압에서 상기 제 1 전압이 될 수 있다.
또한, 상기 제 1 전압은, 상기 기설정된 임계 전압과 상기 펄스 폭 설정 전압의 차이값일 수 있다.
또한, 상기 펄스 폭 제어 회로는, 상기 전류원에 상기 구동 전압이 인가되고 상기 제 2 커패시터의 타 단에 선형 변화 전압이 입력됨에 따라, 상기 제 1 전압이 선형 변화할 수 있다.
또한, 상기 인버터 및 상기 스위칭 소자는, NMOSFET(N-channel Metal Oxide Semiconductor Field Effect Transistor)이고, 상기 인버터는, 드레인 단자가 상기 구동 트랜지스터의 게이트 단자와 연결되고, 게이트 단자가 상기 제 2 커패시터의 일 단과 연결되며, 소스 단자가 그라운드에 연결되고, 상기 스위칭 소자는, 드레인 단자가 상기 인버터의 게이트 단자 및 상기 제 2 커패시터의 일 단과 공통 연결되고, 소스 단자가 상기 인버터의 드레인 단자 및 상기 구동 트랜지스터의 게이트 단자와 공통 연결되며, 상기 인버터의 게이트 단자에 인가된 상기 제 1 전압이 선형 증가하여 상기 기설정된 임계 전압에 도달하는 경우, 상기 인버터의 드레인 단자 전압이 상기 그라운드 전압이 될 수 있다.
또한, 상기 펄스 폭 제어 회로는, 상기 제 2 커패시터의 타 단에 제 2 전압의 펄스 폭 설정 전압이 입력되는 동안 상기 스위칭 소자의 게이트 단자에 제 2 인에이블 신호가 입력되면, 상기 제 2 인에이블 신호에 따라 상기 스위칭 소자가 온된 동안, 상기 인버터의 게이트 단자의 전압은 상기 기설정된 임계 전압으로 세팅되고, 상기 펄스 폭 설정 전압이 상기 제 2 전압에서 0으로 떨어짐에 따라 상기 인버터의 게이트 단자 전압은 상기 세팅된 기설정된 임계 전압에서 상기 제 1 전압으로 떨어질 수 있다.
또한, 상기 인버터 및 상기 스위칭 소자는, PMOSFET(P-channel Metal Oxide Semiconductor Field Effect Transistor)이고, 상기 인버터는, 드레인 단자가 상기 구동 트랜지스터의 게이트 단자와 연결되고, 게이트 단자가 상기 제 2 커패시터의 일 단과 연결되며, 소스 단자가 상기 전류원의 구동 전압 입력단에 연결되고, 상기 스위칭 소자는, 소스 단자가 상기 인버터의 게이트 단자 및 상기 제 2 커패시터의 일 단과 공통 연결되고, 드레인 단자가 상기 인버터의 드레인 단자 및 상기 구동 트랜지스터의 게이트 단자와 공통 연결되며, 상기 인버터의 게이트 단자에 인가된 상기 제 1 전압이 선형 감소하여 상기 기설정된 임계 전압에 도달하는 경우, 상기 인버터의 드레인 단자 전압이 상기 전류원의 구동 전압이 될 수 있다.
또한, 상기 펄스 폭 제어 회로는, 상기 제 2 커패시터의 타 단에 제 3 전압의 펄스 폭 설정 전압이 입력되는 동안 상기 스위칭 소자의 게이트 단자에 제 3 인에이블 신호가 입력되면, 상기 제 3 인에이블 신호에 따라 상기 스위칭 소자가 온된 동안, 상기 인버터의 게이트 단자의 전압은 상기 기설정된 임계 전압으로 세팅되고, 상기 펄스 폭 설정 전압이 상기 제 3 전압에서 0으로 상승함에 따라 상기 인버터의 게이트 단자 전압은 상기 세팅된 기설정된 임계 전압에서 상기 제 1 전압으로 상승할 수 있다.
또한, 상기 펄스 폭 제어 회로는, 출력단이 상기 인버터의 입력단과 연결되는 CMOSFET(Complementary Metal Oxide Semiconductor Field Effect Transistor) 인버터, 일 단이 상기 CMOSFET 인버터의 입력단과 연결되는 제 3 커패시터 및 싱기 CMOSFET 인버터의 입력단 및 출력단 사이에 연결된 스위칭 소자를 포함하고, 상기 제 3 커패시터의 타 단에 펄스 폭 설정 전압이 입력되는 동안 상기 스위칭 소자가 온되면, 상기 스위칭 소자가 온된 동안 상기 인버터의 입력단은 상기 기설정된 전압으로 세팅되고, 상기 펄스 폭 설정 전압의 입력이 완료되면, 상기 인버터의 입력단 전압은 상기 세팅된 기설정된 임계 전압에서 상기 제 1 전압이 될 수 있다.
또한, 상기 구동 트랜지스터의 게이트 단자에 서로 다른 크기의 전압을 인가하기 위한 진폭 설정 회로 및 상기 전류원에 상기 구동 전압이 인가되기 전까지 상기 진폭 설정 회로와 상기 펄스 폭 제어 회로를 전기적으로 분리하는 제 3 트랜지스터를 포함할 수 있다.
또한, 상기 구동 트랜지스터는, 상기 구동 트랜지스터의 동작 영역 중 포화 영역에서 동작할 수 있다.
또한, 상기 발광 소자는, LED(Light Emitting Diode) 또는 OLED(Organic Light Emitting Diode)일 수 있다.
한편, 본 개시의 일 실시 예에 따른 디스플레이 장치는, 복수의 화소 회로를 포함하며, 영상을 디스플레이하는 디스플레이 패널, 상기 디스플레이 패널을 구동하는 패널 구동부 및 상기 복수의 화소 회로에 포함된 발광 소자로 인가되는 구동 전류의 진폭 및 지속 시간 중 적어도 하나에 기초하여 상기 영상의 계조를 표현하는 프로세서를 포함하고, 상기 복수의 화소 회로 각각은, 상기 구동 전류에 따라 발광하는 발광 소자, 상기 발광 소자와 연결되는 구동 트랜지스터를 포함하며, 상기 구동 트랜지스터의 게이트 단자에 인가된 전압의 크기에 따라 다른 진폭의 구동 전류를 상기 발광 소자로 제공하는 전류원 및 상기 구동 트랜지스터의 게이트 단자에 인가된 전압을 제어하여 상기 구동 전류의 지속 시간을 제어하는 펄스 폭 제어 회로를 포함한다.
이상 설명한 바와 같이 본 발명의 다양한 실시 예에 따르면, 높은 휘도 균일성과 낮은 컬러 시프트를 갖는 디스플레이 패널의 화소 회로 및 디스플레이 장치를 제공할 수 있다.
도 1은 본 개시의 일 실시 예에 따른 화소 회로의 블럭도,
도 2a 및 도 2b는 본 개시의 일 실시 예에 따른 화소 회로를 간략히 도시한 회로도,
도 3a 및 3b는 전류원에 포함된 구동 트랜지스터가 NMOSFET 또는 PMOSFET인 경우 화소 회로의 동작을 설명하기 위한 도면,
도 4a는 본 개시의 일 실시 예에 따른 화소 회로의 구체적인 구성을 나타내는 회로도,
도 4b 및 4c는 본 개시의 일 실시 예에 따른 화소 회로의 구체적인 동작을 설명하기 위한 타이밍도 및 회로도,
도 4d는 도 4a의 화소 회로를 포함하는 디스플레이 패널로 입력되는 각종 데이터 신호 및 제어 신호에 대한 타이밍도,
도 5a는 본 개시의 다른 일 실시 예에 따른 화소 회로의 회로도,
도 5b는 도 5a의 화소 회로와 같은 화소 회로들로 이루어진 디스플레이 패널로 입력되는 각종 데이터 신호 및 제어 신호의 타이밍도,
도 6은 본 개시의 또 다른 일 실시 예에 따른 화소 회로의 회로도,
도 7은 본 개시의 또 다른 일 실시 예에 따른 화소 회로의 회로도,
도 8a, 도 8b 및 도 9는 본 개시의 일 실시 예에 따라 화소 회로에 포함된 모든 트랜지스터가 PMOSFET인 다양한 실시 예를 설명하기 위한 회로도 및 타이밍도,
도 10a 및 10b는 본 개시의 일 실시 예에 따른 화소 회로에 보상 회로를 적용한 예시도,
도 11은 본 개시의 일 실시 예에 따른 디스플레이 장치의 구성도,
도 12는 본 개시의 일 실시 예에 따른 디스플레이 장치의 구동 방법을 나타내는 흐름도, 및
도 13은 본 개시의 일 실시 예에 따른 화소 회로와 종래 기술을 비교하기 위한 개념도이다.
본 개시를 설명함에 있어, 관련된 공지 기술에 대한 구체적인 설명이 본 개시의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소에 대한 접미사 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다.
본 명세서에서 사용한 용어는 실시 예를 설명하기 위해 사용된 것으로, 본 개시를 제한 및/또는 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서, '포함하다' 또는 '가지다' 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 본 개시의 실시 예에서, 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적인 연결뿐 아니라, 다른 매체를 통한 간접적인 연결의 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 포함한다는 의미는, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 개시의 일 실시 예에 따른 화소 회로의 블럭도이다. 일반적으로, 디스플레이 장치는 디스플레이 패널을 포함하며, 디스플레이 패널은 복수의 화소를 포함한다. 이때, 디스플레이 패널에 포함된 복수의 화소 각각은, 그 동작을 위해 발광 소자 및 발광 소자의 구동을 위한 주변 회로로 구현될 수 있다. 도 11을 참조하면, 본 개시의 다양한 실시 예에서 화소 회로(100)는 디스플레이 패널(500)의 복수의 화소 각각을 구성하는 회로를 의미한다.
도 1에 따르면, 화소 회로(100)는 진폭 설정 회로(110), 전류원(120), 발광 소자(130) 및 펄스 폭 제어 회로(140)를 포함한다.
발광 소자(130)는 전류원(120)이 제공하는 구동 전류에 따라 발광한다. 구체적으로, 발광 소자(130)는 전류원(120)이 제공하는 구동 전류의 진폭(Amplitude) 또는 구동 전류의 펄스 폭(Pulse Width)에 따라 상이한 휘도로 발광할 수 있다. 여기서, 구동 전류의 펄스 폭은 구동 전류의 듀티비(Duty Ratio) 또는 구동 전류의 구동 시간(Duration)으로 표현될 수도 있다.
예를 들어, 발광 소자(130)는 구동 전류의 진폭이 클수록 높은 휘도로 발광할 수 있고, 펄스 폭이 길수록(즉, 듀티비가 높을수록 또는 구동 시간이 길수록) 높은 휘도로 발광할 수 있으나, 이에 한정되는 것은 아니다.
한편, 발광 소자(130)는 LED(Light Emitting Diode) 또는 OLED(Organic Light Emitting Diode)일 수 있다.
전류원(120)은 발광 소자(130)로 구동 전류를 제공한다. 특히, 전류원(120)은 도 2a 및 2b에 도시된 바와 같이 발광 소자(130)와 연결된 구동 트랜지스터(125-1, 125-2)를 포함하며, 구동 트랜지스터(125-1, 125-2)의 게이트 단자에 인가된 전압의 크기에 따라 다른 진폭의 구동 전류를 발광 소자로 제공할 수 있다.
구체적으로, 전류원(120)은 진폭 설정 회로(110)를 통해 설정된 진폭을 갖는 구동 전류를 발광 소자(130)로 제공할 수 있고, 펄스 폭 제어 회로(140)에 의해 설정된 펄스 폭을 갖는 구동 전류를 발광 소자(130)로 제공할 수 있다.
진폭 설정 회로(110)는 진폭 데이터에 따라 전류원(120)에 포함된 구동 트랜지스터의 게이트 단자(125-1, 125-2)에 인가될 전압의 진폭을 설정할 수 있다. 여기서, 진폭 데이터는 후술할 진폭 설정 전압이 될 수 있으나, 이에 한정되는 것은 아니다.
펄스 폭 제어 회로(140)는 펄스 폭 데이터에 따라 전류원(120)에 포함된 구동 트랜지스터의 게이트 단자(125-1, 125-2)에 인가된 전압을 제어하여 구동 전류의 지속 시간을 제어할 수 있다. 여기서, 펄스 폭 데이터는 후술할 펄스 폭 설정 전압이 될 수 있으나, 이에 한정되는 것은 아니다.
도 2a 및 2b는 본 개시의 일 실시 예에 따른 화소 회로를 간략히 도시한 회로도이다. 도 2a 내지 2b를 설명함에 있어, 도 1에서 설명한 것과 중복되는 내용은 설명을 생략한다.
도 2a는 전류원(120)에 포함된 구동 트랜지스터가 NMOSFET(N-channel Metal Oxide Semiconductor Field Effect Transistor)인 화소 회로(100-1)를 나타내고, 도 2b는 전류원(120)에 포함된 구동 트랜지스터가 PMOSFET(P-channel Metal Oxide Semiconductor Field Effect Transistor)인 화소 회로(100-2)를 나타낸다.
도 2a 및 2b에 도시된 바와 같이, 화소 회로(100-1, 100-2))의 전류원(120)은 구동 트랜지스터(125-1, 125-2)를 포함하며, 구동 트랜지스터(125-1, 125-2)의 일 단이 발광 소자(130)와 연결되는 것을 볼 수 있다. 예를 들어, 구동 트랜지스터(125-1, 125-2), 구동 전압 단자(121) 및 그라운드 단자(122)가 전류원(120)을 구성할 수 있으나, 이에 한정되는 것은 아니다.
구체적으로, 도 2a에 따르면, 구동 트랜지스터(125-1)가 NMOSFET인 경우, 구동 트랜지스터(125-1)의 드레인 단자는 발광 소자(130)를 통해 구동 전압(VDD)이 인가되는 구동 전압 단자(121)와 연결되며, 소스 단자는 그라운드 단자(122)와 연결된다. 따라서, 구동 트랜지스터(125-1)의 게이트 단자와 소스 단자 사이에 문턱 전압 이상의 전압이 인가되면, 구동 트랜지스터(125-1)는 도통되며, 구동 전압 단자(121)에서 그라운드 단자(VSS)로 구동 전류가 흘러 발광 소자(130)가 발광할 수 있게 된다.
한편, 도 2b에 따르면, 구동 트랜지스터(125-2)가 PMOSFET인 경우에는, 구동 트랜지스터(125-2)의 소스 단자가 구동 전압 단자(121)와 연결되며, 드레인 단자가 발광 소자(130)를 통해 그라운드 단자(122)와 연결된다. 이 경우에는, 구동 트랜지스터(125-2)의 게이트 단자와 소스 단자 사이에 문턱 전압 이하의 전압이 인가되면, 구동 트랜지스터(125-2)가 도통되며, 구동 전압 단자(121)에서 그라운드 단자(122)로 구동 전류가 흘러 발광 소자(130)가 발광할 수 있게 된다.
여기서, NMOSFET의 문턱 전압은 양의 값을 갖고, PMOSFET의 문턱 전압은 음의 값을 가질 수 있으나, 반드시 이에 한정되는 것은 아니다. 또한, NMOSFET의 소스 단자나 PMOSFET의 드레인 단자가 연결되는 그라운드 단자(122)의 전압(VSS)은 O 볼트 전압일 수 있으나 이에 한정되는 것은 아니며, 실시 예에 따라 일정 크기의 전압을 갖도록 설계될 수도 있음은 물론이다.
이하에서는 도 3a 및 3b를 통해 본 개시의 일 실시 예에 따른 구동 트랜지스터(125-1, 125-2)의 동작에 대해 보다 자세히 설명한다.
도 3a는 전류원(120)에 포함된 구동 트랜지스터(125-1)가 NMOSFET인 경우를 설명하기 위한 도면이다.
도 3a의 (a)는 도 2a의 화소 회로(100-1)의 전류원(120)과 발광 소자(130)를 도시하고 있다. 도 3a의 (a)에 도시된 바와 같이, 구동 트랜지스터가 NMOSFET(125-1)인 경우, NMOSFET(125-1)의 드레인 단자는 발광 소자(130)의 캐소드 단자와 연결되며, 소스 단자는 그라운드 단자(122)에 연결된다. 또한, 발광 소자(130)의 애노드 단자가 전류원의 구동 전압 단자(121)과 연결된다. 따라서, 전류원(120)은 NMOSFET(125-1)의 게이트 단자 전압에 따라 NOMSFET(125-1)이 온되면, 구동 전류(I)를 발광 소자로 제공할 수 있다.
한편, 도 3a의 (b)는 NMOSFET(125-1)의 전압-전류 특성을 나타내는 그래프이다. 도 3a의 (b)에서 가로축은 NMOSFET(125-1)의 드레인-소스 간 전압(Vds)을 나타내고, 세로축은 드레인-소스 간 전압(Vds)에 따라 드레인 단자에서 소스 단자로 흐르는 전류(I)를 나타낸다.
도 3a의 (b)에 도시된 바와 같이, NMOSFET(125-1)은 게이트-소스 간 전압(Vgs)이 문턱 전압 이상인 경우, 게이트-소스 간 전압(Vgs)이 커질수록(즉, V0 에서 V3으로 갈수록) 더 많은 전류 I가 흐르게 된다. 따라서, 전류원(120)은 구동 트랜지스터(125-1)의 게이트 단자에 인가된 전압의 크기에 따라 다른 진폭의 구동 전류를 발광 소자(130)로 제공할 수 있다.
또한, NMOSFET(125-1)은 문턱 전압 이상의 게이트-소스 간 전압(Vgs)마다 드레인-소스 간 전압(Vds)에 따라 선형 영역이나 포화 영역에서 동작할 수 있다. 여기서, 선형 영역은 드레인-소스 간 전압(Vds)이 커질수록 드레인 단자에서 소스 단자로 흐르는 전류(I)가 커지는 동작 영역이고, 포화 영역은 드레인-소스 간 전압(Vds)의 변화와 무관하게 드레인 단자에서 소스 단자로 흐르는 전류(I)가 일정한 동작 영역이다. 즉, 도 3a의 (b)에 도시된 바와 같이, NMOSFET(125-1)은 Vgs가 V0 내지 V3인 경우 각각에 선형 영역과 포화 영역을 가진다.
한편, 구동 전압 단자(121)에 인가된 구동 전압(VDD)은 NMOSFET(125-1)과 발광 소자(130) 사이에서, 도 3a의 (a)에 도시된 바와 같이 Vled 및 Vds로 분배된다. 여기서, Vds는 NMOSFET(125-1)의 드레인-소스 단자 간 전압이고, Vled는 발광 소자(130)의 순방향 전압(Vf) 즉, 발광 소자(130)가 빛을 발광하기 위해 필요한 전압이다.
도 3a의 (b)에 도시된 바와 같이, 발광 소자의 순방향 전압(Vf)은 발광 소자마다 편차가 있을 수 있는데, 이러한 편차로 인해, 발광 소자가 구동 트랜지스터(125-1)의 선형 영역에서 동작하는 경우, Vled와 Vds 간의 전압 분배가 달라짐에 따라 구동 전류 I가 달라져 동일한 구동 전압(VDD)에 대해서도 발광 소자들 간에 휘도 편차가 발생하게 된다.
그러나, 본 개시의 일 실시 예에 따르면, 화소 회로(100-1, 100-2)는 구동 트랜지스터(125-1, 125-2)의 게이트 단자에 서로 다른 크기의 전압을 인가하기 위한 진폭 설정 회로(110)를 포함하므로, 진폭 설정 회로(110)를 통해 구동 트랜지스터(125-1)의 동작점을 설정하여 발광 소자(130)가 구동 트랜지스터(15-1, 125-2)의 포화 영역에서 동작하도록 할 수 있다.
즉, 예를 들어, 도 3a의 (b)와 같은 상황에서, 화소 회로(100-1)가 NMOSFET(125-1)의 게이트 단자에 V2 또는 V3과 같은 전압을 인가할 경우, 발광 소자들은 NMOSFET(125-1)의 선형 영역에서 동작하게 되는데, 이 경우, 발광 소자들 간의 Vf 편차로 인해 Vled와 Vds간의 전압 분배가 달라짐에 따라, 발광 소자로 제공되는 구동 전류 I가 달라지게 되어 발광 소자들 간에 휘도 편차가 발생하게 된다.
그러나, 본 개시의 일 실시 예에 따르면, 화소 회로(100-1)는 진폭 설정 회로(110)를 통해 Vgs 값을 V0 또는 V1으로 인가함으로써, 발광 소자(130)가 NMOSFET(125-1)의 포화 영역에서 동작하도록 할 수 있다. NMOSFET(125-1)이 포화 영역에서 동작하는 경우에는 Vds의 변화와 무관하게 전류 I가 일정하므로, 발광 소자들 간의 Vf 편차에 의해 Vled와 Vds 간의 전압 분배가 달라지더라도, 발광 소자(130)로 제공되는 구동 전류 I가 일정하게 되어 발광 소자들은 순방향 전압 편차와 무관하게 일정한 휘도의 빛을 발광할 수 있게 된다. 한편, 실시 예에 따라, 전류원(120)에 인가되는 구동 전압(VDD)을 높게 설계하여 발광 소자(130)가 NMOSFET(125-1)의 포화 영역에서 동작하도록 할 수도 있을 것이다.
한편, 본 개시의 일 실시 예에 따르면, 전류원(120)에 포함된 구동 트랜지스터가 PMOSFET인 경우에도, 도 3a를 통해 전술한 바와 마찬가지로 동작하도록 화소 회로가 설계될 수 있다. 이하에서는 도 3b를 통해 구동 트랜지스터가 PMOSFET인 경우를 설명한다.
도 3b의 (a)는 도 2b의 화소 회로(100-2)의 전류원(120)과 발광 소자(130)를 도시하고 있다. 본 개시의 일 실시 예에 따르면, 도 3b의 (a)에 도시된 바와 같이, 구동 트랜지스터가 PMOSFET(125-2)인 경우에는, PMOSFET(125-2)의 드레인 단자는 발광 소자(130)의 애노드 단자와 연결되며, 소스 단자는 구동 전압 인가 단자(121)에 연결된다. 또한, 발광 소자(130)의 캐소드 단자가 그라운드 단자(122)에 연결되게 된다. 따라서, 전류원(120)은 PMOSFET(125-2)의 게이트 단자 전압에 따라 POMSFET(125-2)이 온되면, 구동 전류(I)를 발광 소자(130)로 제공할 수 있다.
한편, 도 3b의 (b)는 PMOSFET(125-2)의 전압-전류 특성을 나타내는 그래프이다. 도 3b의 (b)에서 가로축은 PMOSFET(125-1)의 소스-드레인 간 전압(Vsd)을 나타내고, 세로축은 Vsd에 따라 PMOSFET(125-2)의 소스 단자에서 드레인 단자로 흐르는 전류(I)를 나타낸다.
도 3b의 (b)에 도시된 바와 같이, PNMOSFET(125-2)은 소스-게이트 간 전압(Vsg)이 문턱 전압(PMOSFET(125-2)은 게이트-소스 간 전압(Vgs)을 기준으로, 음의 문턱 전압을 가지므로, 정확하게는, 문턱 전압의 절대값) 이상인 경우, 소스-게이트 간 전압(Vsg)이 커질수록(즉, V0 에서 3으로 갈수록) 더 많은 전류 I가 흐르게 된다. 따라서, 전류원(120)은 구동 트랜지스터(125-2)의 게이트 단자에 인가된 전압의 크기에 따라 다른 진폭의 구동 전류를 발광 소자(130)로 제공할 수 있다.
또한, PMOSFET(125-2)은 문턱 전압 이상의 소스-게이트 간 전압(Vsg)마다 소스-드레인 간 전압(Vsd)에 따라 선형 영역이나 포화 영역에서 동작할 수 있다. 여기서, 선형 영역은 소스-드레인 간 전압(Vsd)이 커질수록 소스 단자에서 드레인 단자로 흐르는 전류(I)가 커지는 동작 영역이고, 포화 영역은 소스-드레인 간 전압(Vsd)의 변화와 무관하게 소스 단자에서 드레인 단자로 흐르는 전류(I)가 일정한 동작 영역이다. 즉, 도 3b의 (b)에 도시된 바와 같이, PMOSFET(125-1)은 Vsg가 V0 내지 V3인 경우 각각에 선형 영역과 포화 영역을 가진다.
한편, 구동 전압 단자(121)에 인가된 구동 전압(VDD)은 PMOSFET(125-2)과 발광 소자(130) 사이에서, 도 3b의 (a)에 도시된 바와 같이 Vled 및 Vsd로 분배된다. 여기서, Vsd는 PMOSFET(125-2)의 소스-드레인 단자 간 전압이고, Vled는 발광 소자(130)의 순방향 전압(Vf) 즉, 발광 소자(130)가 빛을 발광하기 위해 필요한 전압이다.
도 3b의 (b)에 도시된 바와 같이, 발광 소자의 순방향 전압(Vf)은 발광 소자마다 편차가 있을 수 있는데, 이러한 편차로 인해, 발광 소자가 구동 트랜지스터(125-1)의 선형 영역에서 동작하는 경우, Vled와 Vsd 간의 전압 분배가 달라짐에 따라 구동 전류 I가 달라져, 동일한 구동 전압(VDD)에 대해서도 발광 소자들 간에 휘도 편차가 발생하게 된다.
그러나, 본 개시의 일 실시 예에 따르면, 도 3a를 통해 전술한 바와 마찬가지로, 진폭 설정 회로(110)를 통해 구동 트랜지스터(125-2)의 동작점을 설정하여 발광 소자(130)가 구동 트랜지스터(125-2)의 포화 영역에서 동작하도록 할 수 있다. 즉, 본 개시의 일 실시 예에 따르면, 화소 회로(100-1)는 도 3b의 (b)와 같은 상황에서, 진폭 설정 회로(110)를 통해 Vsg 값을 V0 또는 V1으로 인가함으로써, 발광 소자(130)가 PMOSFET(125-2)의 포화 영역에서 동작하도록 할 수 있으며, 이에 따라, 발광 소자들 간의 Vf 편차와 무관하게 발광 소자(130)가 일정한 휘도의 빛을 발광할 수 있게 된다. 한편, 실시 예에 따라, 전류원(120)에 인가되는 구동 전압(VDD)을 높게 설계하여 발광 소자(130)가 PMOSFET(125-2)의 포화 영역에서 동작하도록 할 수도 있을 것이다.
한편, 위에서는 진폭 설정 회로(110)가 구동 트랜지스터(125-1, 125-2)를 포화 영역에서 동작하도록 하는 예를 주로 설명하였으나, 진폭 설정 회로(110)가 설정할 수 있는 구동 트랜지스터(125-1, 125-2)의 동작점이 이에 한정되는 것이 아님을 물론이며, 실시 예에 따라 구동 트랜지스터(125-1, 125-2)가 선형 영역에서 동작하도록 구동 트랜지스터(125-1, 125-2)의 게이트 단자에 인가되는 전압을 설정할 수도 있음은 물론이다.
이하에서는, 도 4a 내지 4d를 통해 본 개시의 일 실시 예에 따른 화소 회로(100-1)의 구체적인 구성 및 동작에 대해 자세히 살펴본다. 도 4a 내지 도 4d를 설명함에 있어 전술한 것과 중복되는 설명은 생략한다.
도 4a는 본 개시의 일 실시 예에 따른 화소 회로(400)의 구체적인 구성을 나타내는 회로도이다. 도 4a에 따르면, 화소 회로(400)는 진폭 설정 회로(110), 구동 트랜지스터(125-1)를 포함하는 전류원(120), 발광 소자(130), 펄스 폭 설정 회로(140) 및 트랜지스터(150)를 포함한다. 한편, 본 개시의 일 실시 예에 따르면, 도 4a에 도시된 바와 같이, 화소 회로(400)에 포함된 모든 트랜지스터는 NMOSFET으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
진폭 설정 회로(110)는 일 단이 구동 트랜지스터(125-1)의 소스 단자와 연결되고, 타 단이 구동 트랜지스터(125-1)의 게이트 단자와 연결되는 커패시터(111) 및 소스 단자가 커패시터(111)의 상기 타 단 및 구동 트랜지스터(125-1)의 게이트 단자와 공통 연결되고, 드레인 단자를 통해 진폭 설정 전압(Va)을 입력받는 트랜지스터(112)를 포함할 수 있다.
여기서, 진폭 설정 전압(Va)은 구동 전류(Id)의 진폭(Amplitude)을 설정하기 위한 데이터 신호로서, 진폭 설정 회로(110)는 제어 신호 GATE(n)에 따라 트랜지스터(112)를 통해 진폭 설정 전압(Va)을 입력받아 커패시터(111)에 충전할 수 있다.
특히, 본 개시의 일 실시 예에 따르면, 화소 회로(400)의 진폭 설정 회로(110)는, 트랜지스터(112)의 게이트 단자로 입력되는 제어 신호 GATE(n)에 따라 트랜지스터(112)가 온된 동안, 데이터 신호 라인(410)을 통해 인가되는 진폭 설정 전압(Va)을 커패시터(111)에 충전시키고, 커패시터(111)에 충전된 전압을 구동 트랜지스터(125-1)의 게이트 단자에 인가할 수 있다.
이에 따라, 커패시터(111)에 충전된 전압이 구동 트랜지스터(125-1)의 게이트 단자에 인가된 상태에서 전류원(120)에 구동 전압(VDD)이 인가되면, 화소 회로(400)는 커패시터(111)에 충전된 전압의 크기에 대응되는 진폭을 갖는 구동 전류(Id)를 발광 소자(130)로 제공할 수 있다.
트랜지스터(150)는 제어 신호 CGC에 따라 온/오프되어 진폭 설정 회로(110)와 펄스 폭 제어 회로(140)를 전기적으로 연결/분리할 수 있다. 도 4a에 따르면, 트랜지스터(150)는 드레인 단자가 커패시터(111)의 상기 타 단, 구동 트랜지스터(125-1)의 게이트 단자 및 트랜지스터(112)의 소스 단자와 공통 연결되고, 소스 단자가 트랜지스터(141)의 드레인 단자 및 트랜지스터(142)의 소스 단자와 공통 연결되며, 게이트 단자를 통해 제어 신호 CGC를 입력받을 수 있다.
이하에서 펄스 폭 제어 회로(140)의 구성에 대한 설명은 트랜지스터(150)가 온된 경우 즉, 트랜지스터(150)가 도선으로 동작하는 경우를 전제로 설명한다.
펄스 폭 제어 회로(140)는 출력단이 구동 트랜지스터(125-1)의 게이트 단자와 연결되는 인버터를 포함한다. 여기서, 인버터는 논리적으로 입력과 출력이 반전되는 회로 구성을 말하는데, NMOSFET이나 PMOSFET은 회로 내에서 연결 관계에 따라 인버터가 될 수 있다.
도 4a에서는 트랜지스터(141)가 상기 인버터가 된다. 구체적으로, 도 4a에서는 트랜지스터(141)의 소스 단자가 그라운드 단자(122)에 연결되므로, 트랜지스터(141)의 게이트 단자에 논리값 0이 인가되면, 트랜지스터(141)는 오프 상태가 되어 드레인 단자는 논리값 1(구동 트랜지스터(125-1)의 게이트 단자에 인가된 전압)을 갖게 되고, 트랜지스터(141)의 게이트 단자에 논리값 1이 인가되면, 트랜지스터(141)는 온 상태가 되어 드레인 단자는 논리값 0(그라운드 전압(VSS))을 갖게 되므로, 도 4a에서 트랜지스터(141)는 드레인 단자를 출력단으로 하고, 게이트 단자를 입력단으로 하는 인버터로 볼 수 있다.
이때, 도 4a에 따르면, 트랜지스터(141)는 드레인 단자가 구동 트랜지스터(125-1)의 게이트 단자와 연결되고, 게이트 단자가 커패시터(143)의 일 단과 연결되며, 전술한 바와 같이, 소스 단자가 그라운드에 연결된다.
한편, 펄스 폭 제어 회로(140)는 인버터의 입력단과 출력단 사이에 연결된 스위칭 소자 및 일 단이 인버터의 입력단과 연결되는 커패시터(143)를 포함할 수 있다.
여기서, 스위칭 소자는 제어 신호에 따라 온/오프되는 구성으로, 도 4a에서는 트랜지스터(142)가 스위칭 소자가 되며, 트랜지스터(142)는 제어 신호 RES(n)에 따라 온/오프될 수 있다. 구체적으로, 트랜지스터(142)는 드레인 단자가 인버터의 입력단(즉, 트랜지스터(141)의 게이트 단자) 및 커패시터(143)의 일 단과 공통 연결되고, 소스 단자가 인버터의 출력단(즉, 트랜지스터(141)의 드레인 단자) 및 구동 트랜지스터(125-1)의 게이트 단자와 공통 연결되며, 게이트 단자를 통해 제어 신호 RES(n)을 입력받을 수 있다.
한편, 커패시터(143)는 일 단이 인버터의 입력단(즉, 트랜지스터(141)의 게이트 단자) 및 트랜지스터(142)의 드레인 단자와 연결되며, 타 단이 펄스 폭 설정 전압(Vw) 및 선형 변화 전압(Vsweep)을 입력받을 수 있다.
이때, 도 4a의 실시 예에 따르면, 펄스 폭 설정 회로(140)는 제어 신호 CIE에 따라 온/오프되는 트랜지스터(144)를 더 포함할 수 있다. 도 4a의 실시 예에서 화소 회로(400)는 하나의 데이터 신호 라인(410)을 통해 진폭 설정 전압(Va), 펄스 폭 설정 전압(Vw) 및 선형 변화 전압(Vsweep)을 모두 입력받게 되므로, 트랜지스터(144)는 라인(410)에 펄스 폭 설정 전압(Vw) 또는 선형 변화 전압(Vsweep)이 인가되는 동안에만 제어 신호 CIE에 따라 온되고, 진폭 설정 전압(Va)이 인가되는 동안에는 제어 신호 CIE에 따라 오프됨으로써, 펄스 폭 제어 회로(140)가 커패시터(143)를 통해 펄스 폭 설정 전압(Vw) 또는 선형 변화 전압(Vsweep)만을 입력받을 수 있게 한다.
여기서, 펄스 폭 설정 전압(Vw)은 구동 전류(Id)의 펄스 폭(Pluse Width)을 설정하기 위한 데이터 신호이고, 선형 변화 전압(Vsweep)은 트랜지스터(141)의 게이트 단자에 인가된 전압을 선형 변화시키기 위해 선형으로 변화하는 전압으로, 이에 관한 자세한 내용은 후술하기로 한다.
한편, 본 개시의 일 실시 예에 따르면, 화소 회로(400)의 펄스 폭 제어 회로(140)는, 인버터(141)의 입력단에 인가된 특정 전압이 선형 변화하여 기설정된 임계 전압에 도달하는 경우, 인버터(141)의 출력단 전압이 그라운드 전압이 됨으로써, 구동 전류(Id)의 지속 시간을 제어할 수 있다.
즉, 전술한 바와 같이, 진폭 설정 회로(110)의 동작에 의해 커패시터(111)에 충전된 전압(예를 들어, Va)이 구동 트랜지스터(125-1)의 게이트 단자에 인가되고, 구동 전압 단자(121)를 통해 구동 전압(VDD)이 인가되면, 커패시터(111)에 충전된 전압(Va)의 크기에 대응되는 진폭을 갖는 구동 전류(Id)가 발광 소자(130)로 흐르기 시작한다.
위와 같이 흐르기 시작한 구동 전류(Id)는 인버터(141)의 출력단 전압이 그라운드 전압이 될 때까지 흐르게 되는데, 인버터(141)의 출력단 전압이 그라운드 전압이 되는 경우에는 구동 트랜지스터(125-1)의 게이트 단자 전압 역시 그라운드 전압이 되므로(트랜지스터(150)는 온된 상태를 가정함), 구동 트랜지스터(125-1)가 오프되기 때문이다. 즉, 구동 전류(Id)는 전류원(120)에 구동 전압(VDD)이 인가되는 시점부터 인버터(141)의 출력단 전압이 그라운드 전압이 되는 시점까지 지속될 수 있다. 이에 관한 보다 자세한 내용은 후술하기로 한다.
결국, 본 개시의 일 실시 예에 따른 화소 회로(400)는, 발광 소자(130)로 제공되는 구동 전류(Id)의 진폭 및 펄스 폭 중 적어도 하나를 제어하여 발광 소자(130)가 발광하는 휘도를 제어할 수 있다. 구체적으로, 화소 회로(400)는 각종 제어 신호 및 데이터 신호에 따라, 구동 전류(Id)의 진폭을 가변하는 펄스 진폭 변조(Pulse Amplitude Modulation, PAM) 및 구동 전류(Id)의 펄스 폭을 가변하는 펄스 폭 변조(Pulse width Modulation, PWM)를 수행하여 발광 소자(130)의 휘도를 제어할 수 있다. 이때, 화소 회로(400)는 진폭 설정 회로(110)를 통해 펄스 진폭 변조(PAM)를 수행하고, 펄스 폭 제어 회로(140)를 통해 펄스 폭 변조(PWM)를 수행할 수 있다.
이하에서, 도 4b 내지 4d를 통해 화소 회로(400)의 구체적인 동작을 자세히 설명한다.
도 4b 및 4c는 본 개시의 일 실시 예에 따른 화소 회로(400)의 구체적인 동작을 설명하기 위한 타이밍도 및 회로도이다. 구체적으로, 도 4b는 화소 회로(400)에 인가되는 구동 전압(VDD), 주요 제어 신호(GATE(n), RES(n)), 데이터 신호(Vw, Va, Vsweep), 화소 회로(400)의 구동 트랜지스터(125-1)의 게이트 단자(B 점) 전압, 인버터(141)의 입력단(즉, 트랜지스터(141)의 게이트 단자)(A 점) 전압 및 구동 전류(Id)의 시간에 따른 변화를 도시하고 있고, 도 4c는 화소 회로(400)를 시간의 흐름에 따라 ① 내지 ④ 순으로 도시하고 있다. 도 4c의 원 숫자 ① 내지 ④는 도 4b의 A점 그래프의 원 숫자 ① 내지 ④에 각각 대응된다.
도 4b 및 4c에 도시된 바와 같이, 본 개시의 일 실시 예에 따르면, 화소 회로(400)는 제어 신호 및 데이터 신호에 따라 구동 전류(Id)의 진폭 및 펄스 폭을 설정하고, 이후 전류원(120)에 구동 전압(VDD)이 인가되면, 상기 설정된 진폭 및 펄스 폭을 갖는 구동 전류(Id)를 발광 소자(130)로 제공할 수 있다.
먼저, 도 4b에 도시된 바와 같이, 펄스 폭 설정 전압(Vw)이 데이터 신호 라인(410)에 입력되고, 트랜지스터(142)를 온 시키기 위한 인에이블 신호(리셋 신호, RES(n))가 트랜지스터(142)로 입력되면, 리셋 신호가 입력되는 동안 트랜지스터(141)의 게이트 단자(이하, A 점이라 한다.) 전압은 기설정된 임계 전압(Vth)으로 세팅된다. 이때, 펄스 폭 설정 전압(Vw)은 기설정된 임계 전압(Vth) 이상의 값일 수 있고, 기설정된 임계 전압(Vth)는 트랜지스터(141)의 문턱 전압일 수 있다.
구체적으로, Vw가 입력됨에 따라 A점 전압은 0에서 Vw로 상승한다(이때, 트랜지스터(144)는 제어 신호 CIE에 따라 온된 상태이며, Vw의 입력이 완료될 때까지 온된 상태가 유지된다). 이때, Vw는 Vth보다 크므로, 트랜지스터(141)는 온 상태이다. 한편. A 점에 Vw가 인가된 동안 리셋 신호가 입력되면 트랜지스터(142)가 온 되므로, 도 4c의 ①에 도시된 바와 같이, A 점에서 트랜지스터(142)를 통해 그라운드 단자(122)로 전류(40)가 흘러 A 점의 전압이 감소하게 된다. A 점 전압이 Vth 아래로 떨어지면, 트랜지스터(141)가 오프되므로, A 점 전압은 Vw에서 Vth까지만 떨어지게 된다. 이때, A 점의 전압이 Vth에 가까워질수록 그라운드 단자(122)로 흐르는 전류(40)는 줄어들게 되므로, A점 전압은 도 4b의 A점에 대한 그래프에 도시된 바와 같이, 시간이 지남에 따라 완만하게 Vth로 감소하게 된다. 이에 따라, 리셋 신호의 입력이 완료되기 이전에 A점 전압은 Vth로 세팅된다.
한편, 도 4b에서는 Vw와 리셋 신호가 동시에 입력되는 것처럼 도시하였지만, 리셋 신호가 입력되는 시점부터 A점의 전압은 떨어지기 시작하므로, Vw가 입력되는 시점이 리셋 신호가 입력되는 시점보다 다소 앞서는 것이 바람직하다. 그러나, 반드시 이에 한정되는 것은 아니다.
또한, 위에서는 Vw가 입력되기 전의 A점 전압이 0인 것을 예로 들어 설명하였으나, 이에 한정되는 것은 아니며, 실시 예에 따라서는, Vw 가 입력되기 전에 A점에 임의의 전압이 걸려 있을 수도 있다. 이 경우, Vw가 입력됨에 따라 A점 전압은 상기 임의의 전압에서 Vw 만큼 더 상승하게 되는데, 이 경우에도, A 점 전압은 리셋 신호의 입력이 완료되기 이전에 Vth로 떨어지게 된다.
도 4b를 참조하면, 리셋 신호의 입력이 완료되어 A점의 전압이 Vth로 세팅된 이후에도 일정 시간 Vw의 입력은 유지된다. 따라서, A점의 전압이 Vth로 세팅된 때부터, 커패시터(143) 양단 간에는 도 4c의 ①에 도시된 바와 같이, Vw-Vth 만큼의 전압이 유지된다.
한편, 도 4b에 따르면, 리셋 신호의 입력이 완료되고, 일정 시간 후에 Vw가 0이 되면서 Vw의 입력이 완료되는데, 이때, 커패시터(143) 양단 간에는 Vw-Vth의 전압이 유지되고 있으므로, A점의 전압은 세팅된 Vth에서 Vw만큼 하강한 전압 즉, Vth-Vw가 된다. 도 4c의 ②는 이를 도시하고 있다.
이와 같이, A점의 전압이 Vth-Vw가 되면 펄스 폭 설정이 완료되며, 이후에 구동 전압(VDD)과 함께 선형 변화 전압이 인가되기 전까지 A 점의 Vth-Vw 전압은 유지된다.
한편, 도 4b에 따르면, 위와 같이 구동 전류의 펄스 폭 설정이 완료된 후에 구동 전류의 진폭이 설정된다. 구체적으로, 본 개시의 일 실시 예에 따르면, 진폭 설정 회로(110)는 트랜지스터(112)의 게이트 단자로 입력되는 게이트 신호(GATE(n))에 따라 트랜지스터(112)가 온된 동안 진폭 설정 전압(Va)를 커패시터(111)에 충전시키고, 커패시터(111)에 충전된 전압을 구동 트랜지스터(125-1)의 게이트 단자에 인가할 수 있다.
즉, 도 4b에 도시된 바와 같이, Va가 데이터 신호 라인(410)에 입력되고, 트랜지스터(112)를 온 시키기 위한 인에이블 신호(게이트 신호, GATE(n))가 트랜지스터(112)로 입력되면, 트랜지스터(112)가 온된 동안 Va가 커패시터(111)에 충전된다. 이때, Va가 인가되는 동안에는 펄스 폭 설정 회로(140)에 Va가 인가되지 않도록 제어 신호 CIE에 따라 트랜지스터(144)가 오프상태가 됨은 물론이다. 이에 따라, 구동 트랜지스터(125-1)의 게이트 단자(이하, B 점이라 한다.)에 Va가 인가되며, B 점 전압이 Va가 되면 펄스 진폭 설정이 완료된다.
한편, 위와 같이 커패시터(111)에 충전된 전압이 구동 트랜지스터(125-1)의 게이트 단자에 인가된 상태에서, 전류원(120)의 구동 전압 단자(121)에 구동 전압(VDD)이 인가되면, 구동 트랜지스터(125-1)의 게이트 단자에 인가된 전압에 대응되는 진폭의 구동 전류(Id)가 발광 소자(130)로 흐르게 된다.
도 4c의 ③은 게이트 신호에 따라 트랜지스터(112)가 온되어 커패시터에 진폭 설정 전압이 충전되고, 이후 전류원(120)에 구동 전압(VDD)이 인가됨에 따라 진폭 설정 전압에 대응되는 진폭의 구동 전류(Id)가 발광 소자(130)로 흐르기 시작하는 것을 도시하고 있다.
한편, 본 개시의 일 실시 예에 따르면, 전류원(120)에 구동 전압(VDD)이 인가되어 구동 전류(Id)가 발광 소자(130)로 제공됨과 동시에, 진폭 설정 회로(140)에는 선형 변화 전압(Vsweep)이 인가된다.
구체적으로, 도 4b에서 보는 바와 같이, 전류원(120)에 구동 전압(VDD)이 인가됨과 동시에 데이터 신호 라인(410)에는 선형 변화 전압(Vsweep)이 인가되는 것을 볼 수 있다. 이때, Vsweep이 진폭 설정 회로(140)에 인가되기 위해 제어 신호 CIE에 따라 트랜지스터(144)가 온되어야함은 물론이다.
커패시터(143)의 양단에는 Vw-Vth 만큼의 전압이 유지되고 있으므로, 선형 변화 전압(Vsweep)이 커패시터(143)의 일 단에 인가되면, 커패시터(143)의 타단 즉, A 점의 전압은 Vth-Vw를 시작점으로 해서 Vsweep의 선형 변화 기울기와 동일한 기울기로 변화한다.
변화에 따라 A 점 전압이 Vth에 도달하기 전까지는 트랜지스터(141)가 오프된 상태이므로, B 점에는 커패시터(111)에 충전된 전압(Va)이 계속 인가되고 있으므로, 구동 전류(Id)는 유지된다.
그러나, 선형 변화 전압(Vsweep)에 따라 A점 전압이 변화하여 Vth가 되면, 트랜지스터(141)는 온 상태가 되는데, 트랜지스터(141)의 소스 단자는 그라운드 단자(122)에 연결되어 있으므로, 트랜지스터(141)가 온되면, 트랜지스터(141)의 드레인 단자 전압 및 B 점 전압 또한 그라운드 전압(VSS)이 되게 된다.
전술한 바와 같이, B 점은 전류원(120)에 포함된 구동 트랜지스터(125-1)의 게이트 단자이고, 구동 트랜지스터(125-1)의 소스 단자는 그라운드 단자(122)에 연결되므로, B 점의 전압이 그라운드 전압(VSS)이 되면, 구동 트랜지스터(125-1)의 게이트-소스 간 전압 차이가 0이 되어, 구동 트랜지스터(125-1)는 드레인 단자에 구동 전압(VDD)이 인가되는 중이더라도 오프 상태가 되어, 구동 전류(Id)는 더 이상 발광 소자(130)로 흐르지 않게 된다.
도 4c의 ④는 펄스 폭 제어 회로(140)에 선형 변화 전압이 인가됨에 따라 A점 전압이 트랜지스터(141)의 문턱 전압(Vth)에 도달하여 B 점 전압이 그라운드가 되어, 전류원(120)에 구동 전압(VDD)가 인가되고 있는 상황에서 구동 전류(Id)가 차단되는 상황을 도시하고 있다.
도 4b를 참조하여 내용을 다시 설명하면 아래와 같다. 즉, 구동 전류(Id)는 전류원(120)에 구동 전압(VDD)이 인가되는 시점부터 진폭 설정 전압(Va)에 대응되는 진폭으로 흐르기 시작하며, 구동 전압(VDD)의 인가와 동시에 전류 폭 제어 회로(140)로 인가되는 선형 증가 전압(Vsweep)에 따라, A 점 전압이 Vth-Vw에서 선형 증가하여 Vth에 도달하면, 인버터(141)의 출력단 전압(또는 트랜지스터(141)의 드레인 단자 전압 또는 구동 트랜지스터(125-1)의 게이트 단자 전압)이 그라운드 전압이 되어 구동 전류(Id)는 흐름을 멈추게 된다. 결론적으로, 구동 전류(Id)는 구동 전압(VDD)이 인가되는 시점부터 인버터(141)의 출력단 전압이 그라운드 전압이 되는 시점(A 점 전압이 트랜지스터(141)의 문턱 전압이 되는 시점)까지 흐르게 된다.
이를 보면, 펄스 폭 설정 전압(Vw)에 따라, 구동 전류(Id)가 유지되는 시간(다른 말로, 구동 전류(Id)의 듀티비 또는 구동 전류(Id)의 펄스 폭)이 달라질 것을 예상할 수 있다. 도 4b의 예에서는, Vw 값이 클수록 구동 전류(Id)의 유지 시간 길어지고, Vw 값이 작을수록 구동 전류(Id)의 유지 시간이 짧아질 것을 예상할 수 있다.
구체적으로, 본 개시의 일 실시 예에 따르면, 선형 변화 전압(Vsweep)의 변화율(또는 기울기)은 펄스 폭 설정 전압(Vw)의 크기와 무관하게 일정하므로, 만일, Vw 값이 도 4b에 도시된 예보다 작아지면, A 점의 전압은 Vw의 입력이 완료됨에 따라 도 4b의 ②에 도시된 Vth-Vw보다 적게 떨어지게 되고, 따라서, 이후 선형 증가 전압(Vsweep)이 인가되는 경우, 도 4b의 경우보다 빨리 Vth에 도달하게 된다. 이는 인버터(141)의 출력단 전압이 도 4b의 경우보다 빨리 그라운드 전압이 된다는 것을 의미하며, 결국, 도 4b의 경우보다 구동 전류(Id)의 유지 시간은 짧아지고, 펄스 폭은 줄어들며, 듀티비는 낮아지게 된다.
한편, 만일 Vw 값이 도 4b에 도시된 예보다 커지면, A 점의 전압은 도 4b의 ②에 도시된 Vth-Vw보다 많이 떨어지게 되고, 따라서, 이후 선형 증가 전압(Vsweep)이 인가되는 경우, 도 4b의 경우보다 늦게 Vth에 도달하게 된다. 이는 인버터(141)의 출력단 전압이 도 4b의 경우보다 늦게 그라운드 전압이 된다는 것을 의미하며, 결국, 도 4b의 경우보다 구동 전류(Id)의 유지 시간은 길어지고, 펄스 폭은 늘어나며, 듀티비는 높아지게 된다.
이때, 도 4b에서 예를 들어, 선형 증가 전압(Vsweep)의 기울기 즉, 증가율이 S[볼트/초]라고 하면, 구동 전류(Id)의 유지 시간(Td)는 {Vth-(Vth-Vw)}/S [초] 또는 Vw/S [초]가 될 것이다.
도 4d는 도 4a의 화소 회로(400)를 포함하는 디스플레이 패널(500)로 입력되는 각종 데이터 신호 및 제어 신호에 대한 타이밍도이다. 전술한 바와 같이, 화소 회로(400)는 디스플레이 패널(500)의 각 화소를 구성하게 되며, 디스플레이 패널(500)을 구동하는 패널 구동부(200)를 통해 구동될 수 있다(도 11 참조). 도 4d는 도 4a와 같은 화소 회로(400)들로 구성되는 디스플레이 패널(500)에 있어서, 디스플레이 패널(500)을 구성하는 모든 화소 회로에 대해, 구동 전류(Id)의 진폭 및 펄스 폭이 설정되고 설정된 진폭 및 펄스 폭에 대응되는 구동 전류(Id)가 발광 소자(130)로 제공되어, 하나의 영상 프레임이 디스플레이되는 주기를 도시하고 있다.
구체적으로, 도 4d는 한 주기 동안, 패널 구동부(200)가 디스플레이 패널(500)의 각 화소 회로로 제공하는 각종 제어 신호(CIE, CGC, RES(n), GATE(n)) 및 데이터 신호(Va, Vw, Vsweep)의 구동 타이밍을 구간별로 구분하여 도시하고 있다. 한편, 패널 구동부(200)의 구체적인 내용은 도 11에서 후술하기로 하며, 여기서는, 패널 구동부(200)가 제공하는 각종 데이터 신호 및 제어 신호의 타이밍에 대해 설명하기로 한다. 이때, 디스플레이 패널(500)이 n 개의 행과 m 개의 열을 갖는 매트릭스 형태로 배열된 화소 회로들을 포함하는 것을 전제하여 설명한다.
도 4d에 따르면, 제어 신호 CIE는 디스플레이 패널(500)의 각 화소 회로에 포함된 트랜지스터(144)의 온/오프를 제어한다. 전술한 바와 같이, 트랜지스터(144)는, 하나의 데이터 신호 라인(410)을 통해 데이터 신호(Va, Vw, Vsweep)가 화소 회로(400)로 인가될 때, 펄스 폭 제어 회로(140)의 동작에 필요한 데이터 신호만 펄스 폭 제어 회로(140)로 인가되도록 한다.
구체적으로, 펄스 폭 제어 회로(140)의 동작에 필요한 데이터 신호는 펄스 폭 설정 전압(Vw) 및 선형 변화 전압(Vsweep)이므로, 제어 신호 CIE는 도 4d에 도시된 바와 같이, 디스플레이 패널(500)의 구동 주기에서 데이터 신호 라인(410)에 Vw 및 Vsweep이 인가되는 구간 즉, 펄스 폭 설정 구간 및 발광 기간에만 트랜지스터(144)를 온시켜, Vw 및 Vsweep이 펄스 폭 제어 회로(140)에 인가되도록 할 수 있다.
한편, 데이터 신호 라인(410)에 Va가 인가되는 진폭 설정 구간에는 제어 신호 CIE는 트랜지스터(144)를 오프시켜 펄스 폭 제어 회로(140)에 Va가 입력되지 않도록 한다. 진폭 설정 구간에는 도 4d에 도시된 바와 같이, 제어 신호 Gate(n)에 따라, 진폭 설정 회로(110)의 트랜지스터(112)가 온되어, 진폭 설정 전압(Va)를 입력 받아 커패시터(111)에 충전하게 된다.
제어 신호 CGC는 디스플레이 패널(500)의 각 화소 회로에 포함된 트랜지스터(150)의 온/오프를 제어한다. 전술한 바와 같이, 트랜지스터(150)는 진폭 설정 회로(110)와 펄스 폭 제어 회로(140)를 전기적으로 연결 또는 분리하는 역할을 한다. 구동 전류(Id)의 펄스 폭이 설정되는 펄스 폭 설정 구간에는 펄스 폭 설정 회로(140)가 전술한 동작을 하기 위해, 진폭 설정 회로(110) 또는 구동 트랜지스터(125-1)의 게이트 단자에 연결되어서는 안 된다. 따라서, 제어 신호 CGC는 도 4d에 도시된 바와 같이, 펄스 폭 설정 구간에는 트랜지스터(150)를 오프시키게 된다.
한편, 펄스 폭 제어 회로(140)는 구동 전류(Id)의 유지 시간을 제어하므로, 구동 전압(VDD)이 인가에 따라 구동 전류(Id)가 흐르기 시작할 때에는, 구동 트랜지스터(125-1)의 게이트 단자에 연결되어 있어야 한다. 따라서, 도 4d에 도시된 바와 같이, 제어 신호 CGC는 발광 기간에 트랜지스터(150)를 온시키는 것을 볼 수 있다. 한편, 도 4에서는 제어 신호 CGC가 펄스 폭 설정 구간 이후에 바로 트랜지스터(150)를 온시키는 예를 도시하였으나, 반드시 이에 한정되는 것은 아니며, 발광 기간에만 트랜지스터(150)를 온 시킬 수도 있다.
제어 신호 RES(1) 내지 RES(n)은, n 개의 행과 m 개의 열로 배열된 화소 회로들을 갖는 디스플레이 패널(500)에서 n 개의 행에 순차적으로 제공되는 제어 신호로서, 선택된 행에 포함된 m 개의 화소 회로 각각에 펄스 폭 설정 전압(Vw)이 인가되는 동안, m 개의 화소 회로 각각에 포함된 각 펄스 폭 제어 회로(140)의 스위칭 소자(즉, 트랜지스터(142))를 온시켜 인버터의 입, 출력 단자(즉, 트랜지스터(141)의 게이트 단자와 드레인 단자)를 단락시킴으로써, 인버터의 입력 단자에 특정 전압(즉, 트랜지스터(141)의 문턱 전압 Vth)이 인가되도록 한다.
제어 신호 GATE(1) 내지 GATE(n) 역시, n 개의 행과 m 개의 열로 배열된 화소 회로들을 갖는 디스플레이 패널(500)에서 n 개의 행에 순차적으로 제공되는 제어 신호로서, 선택된 행에 포함된 m 개의 화소 회로 각각에 진폭 설정 전압(Va)이 인가되는 동안, m 개의 화소 회로 각각에 포함된 진폭 설정 회로(110)의 트랜지스터(112)를 온시켜 인가되는 진폭 설정 전압이 커패시터(111)에 충전되도록 한다.
진폭 설정 전압(Va)은, 영상 프레임을 디스플레이하기 위해, 디스플레이 패널(500)을 구성하는 복수의 화소 회로 각각의 발광 소자(130)로 제공될 구동 전류(Id)의 진폭을 설정하기 위한 데이터 신호이고, 펄스 폭 설정 전압(Vw)은, 영상 프레임을 디스플레이하기 위해, 디스플레이 패널(500)을 구성하는 복수의 화소 회로 각각의 발광 소자(130)로 제공될 구동 전류(Id)의 펄스 폭을 설정하기 위한 데이터 신호이다. 진폭 설정 전압(Va) 및 펄스 폭 설정 전압(Vw)은, 영상 프레임을 구성하는 각 화소의 밝기값에 따라 상이한 크기를 갖는 전압일 수 있다.
선형 증가 전압(Vsweep)은 기설정된 기울기를 갖고 선형적으로 증가하는 전압으로, 발광 기간에, 디스플레이 패널(500)을 구성하는 복수의 화소 회로 각각의 펄스 폭 제어 회로(140)에 일제히 인가되어 발광 소자(130)로 제공될 구동 전류(Id)의 펄스 폭을 제어한다. 선형 증가 전압(Vsweep)을 통해 구동 전류(Id)의 펄스 폭이 제어되는 구체적인 내용은 전술한 바와 같다.
구동 전압(VDD)은, 발광 기간에, 디스플레이 패널(500)을 구성하는 복수의 화소 회로 각각에 포함된 전류원(120)에 일제히 인가되는 전압으로, 설정된 진폭 및 펄스 폭을 갖는 구동 전류(Id)가 복수의 화소 회로 각각의 발광 소자(130)로 일제히 제공되도록 하며, 이에 따라, 발광 소자(130)가 대응되는 휘도로 발광하여 영상 프레임이 디스플레이된다.
4a 내지 도 4d에서는 구동 전류(Id)의 펄스 폭이 먼저 설정되고, 진폭이 설정되는 예를 설명하였다. 그러나, 펄스 폭과 진폭 설정 순서가 반드시 이에 한정되는 것은 아니며, 실시 예에 따라, 진폭이 먼저 설정되고 펄스 폭이 설정되도록 할 수도 있음은 물론이다.
한편, 상술한 도 4a 내지 4d에서 설명한 화소 회로(400)와 모순되지 않는 내용은, 이하에서 설명하는 화소 회로의 다른 실시 예들에 대해 그대로 적용될 수 있다. 따라서, 이하의 설명에서는 상술한 도 4a 내지 4d를 통해 설명한 화소 회로(400)와 모순되거나 차이가 있는 부분을 중심으로 설명하기로 한다.
도 5a는 본 개시의 다른 일 실시 예에 따른 화소 회로(400')의 회로도이다. 도 5a에 도시된 바와 같이, 화소 회로(400')는, 도 4a의 화소 회로(400)와 그 구성이 대동소이하다. 다만, 데이터 신호 라인이 2개(410-1, 410-2))이며, 이에 따라, 도 4a의 펄스 폭 제어 회로(140)에 포함된 트랜지스터(144)가 없다는 점에만 차이가 있다.
화소 회로(400')는, 화소 회로(400)와 달리, 하나의 데이터 신호 라인(410-1)을 통해서는 펄스 폭 설정 회로(140-1)의 동작에 필요한 펄스 폭 설정 전압(Vw) 및 선형 증가 전압(Vsweep)이 펄스 폭 설정 회로(140-1)로 인가되고, 이와는 별도로, 다른 데이터 신호 라인(410-2)을 통해서 진폭 설정 전압(Va)이 진폭 설정 회로(110)로 인가되도록 구현되므로, 도 4a의 펄스 폭 제어 회로(140)에 포함된 트랜지스터(144)와 같이, 하나의 데이터 신호 라인(410)을 통해 모든 데이터 신호가 인가되기 때문에 이를 구별하여 입력받기 위한 구성은 불필요하다. 이러한 화소 회로(400)와의 구성의 차이로 인해, 화소 회로(400')에서는, 펄스 폭 설정과 진폭 설정이 동시에 이루어질 수 있다.
도 5b는 도 5a의 화소 회로(400')와 같은 화소 회로들로 이루어진 디스플레이 패널(500)로 입력되는 각종 데이터 신호 및 제어 신호의 타이밍을 나타낸다. 도 5b를 보면, 도 4d와 달리, 구동 전류(Id)의 펄스 폭 설정 및 및 진폭 설정이 동시에 이루어질 수 있음을 알 수 있다.
도 6은 본 개시의 또 다른 일 실시 예에 따른 화소 회로의 회로도이다. 도 6에 도시된 바와 같이, 화소 회로(600)는, 도 5a의 화소 회로(400')와 그 구성이 대동소이하다. 다만, 구동 전류(Id)의 진폭 설정을 위해, 소위, 전류 프로그램 방식을 이용한다는데 차이점이 있다.
구동 전류(Id)의 진폭 설정에 있어서, 전압 프로그래밍 방식은, 구동 트랜지스터(125-1)의 게이트 단자에 인가되는 전압(진폭 설정 전압, Va)을 데이터 신호 라인을 통해 직접 입력받아 커패시터(111)에 충전하는 방식인 반면, 전류 프로그래밍 방식은, 구동 트랜지스터(125-1)의 게이트 단자에 인가되는 전압(진폭 설정 전압, Va)을 커패시터(111)에 충전하기 위해, 진폭 설정 전압(Va)에 대응되는 전류(Ia)를 구동 트랜지스터(125-1)의 드레인 단자에서 소스 단자로 흘려줌으로써, 구동 트랜지스터(125-1)의 게이트 단자에 유도되는 진폭 설정 전압(Va)을 커패시터(111)에 충전하는 방식이다.
이를 위해, 화소 회로(600)의 진폭 설정 회로(110-1)는, 도 5a의 화소 회로(400')의 진폭 설정 회로(110)에 더하여, 도 6에 도시된 바와 같이, 데이터 신호 라인(410-2)을 통해 진폭 설정 전류(Ia)를 입력받아 구동 트랜지스터(125-1)의 드레인 단자로 전달하는 트랜지스터(113)를 더 포함할 수 있다. 이때, 트랜지스터(113)의 드레인 단자가 데이터 신호 라인(410-2)과 연결되어 진폭 설정 전류(Ia)를 입력받고, 소스 단자는 구동 트랜지스터(125-1)의 드레인 단자에 연결되며, 게이트 단자는 트랜지스터(112)의 게이트 단자와 공통 연결되어 제어 신호 GATE(n)를 입력받을 수 있다.
따라서, 화소 회로(600)의 진폭 설정 회로(110-1)에 따르면, 진폭 설정 구간에, 제어 신호 GATE(n)에 따라 트랜지스터(112) 및 트랜지스터(113)가 온됨에 따라, 데이터 신호 라인(410-2)에 인가되는 진폭 설정 전류(Ia)가 구동 전류(Id)의 드레인 단자에서 소스 단자로 흐르게 되며, 이때, 구동 트랜지스터(125-1)의 게이트 단자에 인가되는 전압을 커패시터(111)에 충전함으로써, 구동 전류(Id)의 진폭을 설정할 수 있다. 진폭 설정 이후의 동작은 전술한 화소 회로들(400, 400')과 같으므로, 이에 관한 중복 설명은 생략한다.
도 7은 본 개시의 또 다른 일 실시 예에 따른 화소 회로의 회로도이다. 도 7의 화소 회로(700)는 도 4a의 화소 회로(400)와 그 구성 및 동작이 대동소이하다. 다만, 화소 회로(700)의 펄스 폭 제어 회로(140-2)는, 전술한 인버터(141) 외에 다른 인버터, 즉, CMOSFET(Complementary Metal Oxide Semiconductor Field Effect Transistor) 인버터(145)를 포함한다는 점에 차이가 있다.
도 7에 따르면, 화소 회로(700)의 펄스 폭 제어 회로(140-2)는 출력단이 구동 트랜지스터(125-1)의 게이트 단자와 연결되는 인버터(141), 출력단(145-2)이 인버터(141)의 입력단과 연결되는 CMOSFET 인버터(145), 일 단이 CMOSFET 인버터(145)의 입력단(145-1)과 연결되며 타 단이 데이터 신호 라인(410)을 통해 펄스 폭 설정 전압(Vw) 및 선형 변화 전압(Vsweep)을 입력받는 커패시터(143), CMOSFET 인버터(145)의 입력단(145-1) 및 출력단(145-2) 사이에 연결된 스위칭 소자(142)를 포함한다.
구체적으로, 화소 회로(700)의 펄스 폭 제어 회로(140-2)에 따를 때, 펄스 폭 설정 구간에서, 펄스 폭 설정 전압(Vw)이 데이터 신호 라인(410)을 통해 커패시터(113)에 입력되는 동안, 제어 신호 RES(n)가 스위칭 소자(142)의 게이트 단자에 인가되어 스위칭 소자(142)가 온되면, 스위칭 소자(142)가 온된 동안 CMOS 인버터(145)의 출력단(145-2) 전압 즉, 인버터(141)의 입력단 전압은, 기설정된 임계 전압 즉, 인버터(141)의 문턱 전압(Vth)으로 세팅된다.
제어 신호 RES(n)의 입력이 완료되면, 커패시터(143)에는 Vw-Vth 만큼의 전압이 유지되므로, 이후, 커패시터(143)의 상기 타 단을 통해 입력되는 펄스 폭 설정 전압(Vw)의 입력이 완료됨과 동시에, 인버터(141)의 입력단 전압은 Vth에서 Vth-Vw로 떨어지게 된다.
이와 같이, 구동 전류(Id)의 펄스 폭이 설정되게 되며, 이후 발광 기간에, 구동 전압(VDD)이 전류원(120)에 인가되고, 선형 변화 전압(Vsweep)이 펄스 폭 제어 회로(140-2)에 입력됨에 따라, 설정된 펄스 폭을 갖는 구동 전류(Id)가 발광 소자(130)로 제공되게 된다. 전류 폭 설정 회로(110)의 동작에 관한 내용이나 펄스 폭 설정 이후의 펄스 폭 설정 회로(140-2)의 동작에 관한 내용은, 전술한 화소 회로들(400, 400')에서 설명한 바와 동일하므로, 중복 설명을 생략한다.
이하에서는, 도 8a, 도 8b 및 도 9를 통해 화소 회로에 포함된 모든 트랜지스터가 PMOSFET으로 구현되는 실시 예를 설명한다.
도 8a는 본 개시의 일 실시 예에 따른 화소 회로(800)의 구체적인 구성을 나타내는 회로도이다. 도 8a에 따르면, 화소 회로(800)는 진폭 설정 회로(110), 구동 트랜지스터(125-2)를 포함하는 전류원(120), 발광 소자(130), 펄스 폭 설정 회로(140) 및 트랜지스터(150')를 포함한다.
진폭 설정 회로(110)는 일 단이 구동 트랜지스터(125-2)의 소스 단자와 연결되고, 타 단이 구동 트랜지스터(125-2)의 게이트 단자와 연결되는 커패시터(111') 및 드레인 단자가 커패시터(111')의 상기 타 단 및 구동 트랜지스터(125-2)의 게이트 단자와 공통 연결되고, 소스 단자를 통해 진폭 설정 전압(Va)을 입력받는 트랜지스터(112')를 포함할 수 있다. 진폭 설정 회로(110)는 제어 신호 GATE(n)에 따라 트랜지스터(112')를 온시켜 진폭 설정 전압(Va)을 입력받아 커패시터(111')에 충전할 수 있다.
구체적으로, 화소 회로(800)의 진폭 설정 회로(110)는, 트랜지스터(112')의 게이트 단자로 입력되는 제어 신호 GATE(n)에 따라 트랜지스터(112')가 온된 동안, 데이터 신호 라인(410)을 통해 인가되는 진폭 설정 전압(Va)을 커패시터(111')에 충전시키고, 커패시터(111')에 충전된 전압을 구동 트랜지스터(125-2)의 게이트 단자에 인가할 수 있다.
이에 따라, 커패시터(111')에 충전된 전압이 구동 트랜지스터(125-2)의 게이트 단자에 인가된 상태에서 전류원(120)에 구동 전압(VDD)이 인가되면, 화소 회로(800)는 커패시터(111')에 충전된 전압의 크기에 대응되는 진폭을 갖는 구동 전류(Id)를 발광 소자(130)로 제공할 수 있다.
트랜지스터(150')는 제어 신호 CGC에 따라 온/오프되어 진폭 설정 회로(110)와 펄스 폭 제어 회로(140)를 전기적으로 연결/분리할 수 있다. 도 8a에 따르면, 트랜지스터(150')는 드레인 단자가 커패시터(111')의 상기 타 단, 구동 트랜지스터(125-2)의 게이트 단자 및 트랜지스터(112')의 드레인 단자와 공통 연결되고, 소스 단자가 트랜지스터(141')의 드레인 단자 및 트랜지스터(142')의 드레인 단자와 공통 연결되며, 게이트 단자를 통해 제어 신호 CGC를 입력받을 수 있다. 이하에서 펄스 폭 제어 회로(140)의 구성에 대한 설명은 트랜지스터(150)가 온된 경우 즉, 트랜지스터(150)가 도선으로 동작하는 경우를 전제로 설명한다.
펄스 폭 제어 회로(140)는 출력단이 구동 트랜지스터(125-2)의 게이트 단자와 연결되는 인버터를 포함한다. 도 8a에서는 트랜지스터(141')가 인버터가 된다. 구체적으로, 도 8a에서는 PMOSFET인 트랜지스터(141')의 소스 단자가 구동 전압 단자(121)에 연결되므로, 트랜지스터(141')의 게이트 단자에 논리값 1이 인가되면, 트랜지스터(141')는 오프 상태가 되어 드레인 단자는 논리값 0을 갖게 되고, 트랜지스터(141')의 게이트 단자에 논리값 1이 인가되면, 트랜지스터(141')는 온 상태가 되어 드레인 단자는 논리값 1(구동 전압(VDD))을 갖게 되므로, 도 8a에서 트랜지스터(141')는 드레인 단자를 출력단으로 하고, 게이트 단자를 입력단으로 하는 인버터로 볼 수 있다. 이때, 도 8a에 따르면, 트랜지스터(141')는 드레인 단자가 구동 트랜지스터(125-2)의 게이트 단자와 연결되고, 게이트 단자가 커패시터(143')의 일 단과 연결되며, 전술한 바와 같이, 소스 단자가 구동 전압 단자(121)에 연결된다.
한편, 펄스 폭 제어 회로(140)는, 인버터의 입력단과 출력단 사이에 연결된 스위칭 소자 및 일 단이 인버터의 입력단과 연결되는 커패시터(143')를 포함할 수 있다. 여기서, 스위칭 소자는 제어 신호에 따라 온/오프되는 구성으로, 도 8a에서는 트랜지스터(142')가 스위칭 소자가 되며, 트랜지스터(142')는 제어 신호 RES(n)에 따라 온/오프될 수 있다.
구체적으로, 트랜지스터(142')는 소스 단자가 인버터의 입력단(즉, 트랜지스터(141')의 게이트 단자) 및 커패시터(143')의 일 단과 공통 연결되고, 드레인 단자가 인버터의 출력단(즉, 트랜지스터(141')의 드레인 단자) 및 구동 트랜지스터(125-2)의 게이트 단자와 공통 연결되며, 게이트 단자를 통해 제어 신호 RES(n)을 입력받을 수 있다. 커패시터(143')는 일 단이 인버터의 입력단(즉, 트랜지스터(141)의 게이트 단자) 및 트랜지스터(142')의 소스 단자와 연결되며, 타 단이 펄스 폭 설정 전압(Vw) 및 선형 변화 전압(Vsweep)을 입력받을 수 있다.
이때, 도 8a의 실시 예에 따르면, 펄스 폭 설정 회로(140)는 제어 신호 CIE에 따라 온/오프되는 트랜지스터(144')를 더 포함할 수 있다. 도 8a의 실시 예에서 화소 회로(800)는 하나의 데이터 신호 라인(410)을 통해 진폭 설정 전압(Va), 펄스 폭 설정 전압(Vw) 및 선형 변화 전압(Vsweep)을 모두 입력받게 되므로, 트랜지스터(144')는 라인(410)에 펄스 폭 설정 전압(Vw) 또는 선형 변화 전압(Vsweep)이 인가되는 동안에만 제어 신호 CIE에 따라 온되고, 진폭 설정 전압(Va)이 인가되는 동안에는 제어 신호 CIE에 따라 오프됨으로써, 펄스 폭 제어 회로(140)가 커패시터(143')를 통해 펄스 폭 설정 전압(Vw) 또는 선형 변화 전압(Vsweep)만을 입력받을 수 있게 한다.
한편, 본 개시의 일 실시 예에 따르면, 화소 회로(800)의 펄스 폭 제어 회로(140)는, 인버터(141')의 입력단(A 점)에 인가된 특정 전압이 선형 변화하여 기설정된 임계 전압에 도달하는 경우, 인버터(141')의 출력단 전압이 전류원(120)의 구동 전압(VDD)이 됨으로써, 구동 전류(Id)의 지속 시간을 제어할 수 있다.
즉, 전술한 바와 같이, 진폭 설정 회로(110)의 동작에 의해 커패시터(111')에 충전된 전압(예를 들어, Va)이 구동 트랜지스터(125-2)의 게이트 단자(B 점)에 인가되고, 구동 전압 단자(121)를 통해 구동 전압(VDD)이 인가되면, 커패시터(111)에 충전된 전압(Va)의 크기에 대응되는 진폭을 갖는 구동 전류(Id)가 발광 소자(130)로 흐르기 시작한다.
위와 같이 흐르기 시작한 구동 전류(Id)는 인버터(141')의 출력단 전압이 전류원(120)의 구동 전압(VDD)이 될 때까지 흐르게 되는데, 인버터(141')의 출력단 전압이 구동 전압(VDD)이 되는 경우에는 구동 트랜지스터(125-2)의 게이트 단자(B 점) 전압 역시 구동 전압(VDD)이 되므로(트랜지스터(150')는 온된 상태를 가정함), 구동 트랜지스터(125-2)가 오프되기 때문이다. 즉, 구동 전류(Id)는 전류원(120)에 구동 전압(VDD)이 인가되는 시점부터 인버터(141')의 출력단 전압이 구동 전압(VDD)이 되는 시점까지 지속될 수 있다.
이와 같이, 본 개시의 일 실시 예에 따른 화소 회로(800)는, 진폭 설정 전압(Va) 및 펄스 폭 설정 전압(Vw)에 따라 발광 소자(130)로 제공되는 구동 전류(Id)의 진폭 및 펄스 폭 중 적어도 하나를 제어하여(즉, 펄스 진폭 변조(PAM) 및 펄스 폭 변조(PWM)를 수행하여), 발광 소자(130)의 휘도를 제어할 수 있다.
한편, 화소 회로(800)는 포함된 트랜지스터가 모두 PMOSFET으로 구현되어 있으므로, 포함된 트랜지스터가 모두 NMOSFET으로 구현되는 도 4a의 화소 회로(400)로 입력되는 제어 신호(CIE, CGC, RES(n), GATE(n)) 및 데이터 신호(Vw, Va, Vsweep)와는 반전된 형태로 신호들이 입력되게 된다.
도 8b는 화소 회로(800)의 구체적인 동작을 설명하기 위한 타이밍도이다. 구체적으로, 도 8b는 화소 회로(800)에 인가되는 구동 전압(VDD), 주요 제어 신호(GATE(n), RES(n)), 데이터 신호(Vw, Va, Vsweep), 화소 회로(800)의 구동 트랜지스터(125-2)의 게이트 단자(B 점) 전압, 인버터(141')의 입력단(즉, 트랜지스터(141')의 게이트 단자)(A 점) 전압 및 구동 전류(Id)의 시간에 따른 변화를 도시하고 있다.
도 8b에 도시된 바와 같이, 화소 회로(800)는 제어 신호 및 데이터 신호에 따라 구동 전류(Id)의 진폭 및 펄스 폭을 설정하고, 이후 전류원(120)에 구동 전압(VDD)이 인가되면, 상기 설정된 진폭 및 펄스 폭을 갖는 구동 전류(Id)를 발광 소자(130)로 제공할 수 있다.
구체적으로, 먼저, 도 8b에 도시된 바와 같이, 펄스 폭 설정 전압(Vw)이 데이터 신호 라인(410)에 입력되고, 트랜지스터(142')를 온 시키기 위한 인에이블 신호(리셋 신호, RES(n))가 트랜지스터(142')로 입력되면, 리셋 신호가 입력되는 동안 트랜지스터(141')의 게이트 단자(이하, A 점이라 한다.) 전압은 기설정된 임계 전압(Vth)으로 세팅된다. 이때, 기설정된 임계 전압(Vth)는 트랜지스터(141')의 문턱 전압일 수 있다.
구체적으로, Vw가 입력됨에 따라 A점 전압은 0에서 Vw만큼 떨어진다. (이때, 트랜지스터(144')는 제어 신호 CIE에 따라 온된 상태이며, Vw의 입력이 완료될 때까지 온된 상태가 유지된다). 이때, Vw는 Vth보다 낮은 전압이므로, 트랜지스터(141')는 온 상태이다. 한편. A 점에 Vw가 인가된 동안 리셋 신호가 입력되면 트랜지스터(142')가 온 되므로, A 점에서 트랜지스터(142')를 통해 전류가 흘러 A 점의 전압은 상승하게 된다. A 점 전압이 Vth 까지 상승하면, 트랜지스터(141')가 오프되므로, A 점 전압은 Vw에서 Vth까지만 상승하게 된다. 이때, A 점의 전압이 Vth에 가까워질수록 트랜지스터(120')를 통해 흐르는 전류는 줄어들게 되므로, A점 전압은 시간이 지남에 따라 완만하게 Vth로 상승하게 된다. 이에 따라, 리셋 신호의 입력이 완료되기 이전에 A점 전압은 Vth로 세팅된다.
한편, 도 8b에서는 Vw와 리셋 신호가 동시에 입력되는 것처럼 도시하였지만, 리셋 신호가 입력되는 시점부터 A점의 전압은 떨어지기 시작하므로, Vw가 입력되는 시점이 리셋 신호가 입력되는 시점보다 다소 앞서는 것이 바람직하다. 그러나, 반드시 이에 한정되는 것은 아니다.
또한, 위에서는 Vw가 입력되기 전의 A점 전압이 0인 것을 예로 들어 설명하였으나, 이에 한정되는 것은 아니며, 실시 예에 따라서는, Vw 가 입력되기 전에 A점에 임의의 전압이 걸려 있을 수도 있다. 이 경우, Vw가 입력됨에 따라 A점 전압은 상기 임의의 전압에서 Vw 만큼 더 하강하게 되는데, 이 경우에도, A 점 전압은 리셋 신호의 입력이 완료되기 이전에 Vth로 떨어지게 된다.
도 8b를 참조하면, 리셋 신호의 입력이 완료되어 A점의 전압이 Vth로 세팅된 이후에도 일정 시간 Vw의 입력은 유지된다. 따라서, A점의 전압이 Vth로 세팅된 때부터, 커패시터(143') 양단 간에는 Vw-Vth 만큼의 전압이 유지된다.
한편, 도 8b에 따르면, 리셋 신호의 입력이 완료되고, 일정 시간 후에 Vw가 0이 되면서 Vw의 입력이 완료되는데, 이때, 커패시터(143') 양단 간에는 Vw-Vth의 전압이 유지되고 있으므로, A점의 전압은 세팅된 Vth에서 Vw만큼 하강한 전압 즉, Vth-Vw가 되게 된다.
이와 같이, A점의 전압이 Vth-Vw가 되면 펄스 폭 설정이 완료되며, 이후에 구동 전압(VDD)과 함께 선형 변화 전압이 인가될 때까지 A 점의 Vth-Vw 전압은 유지된다.
한편, 도 8b에 따르면, 위와 같이 구동 전류의 펄스 폭 설정이 완료된 후에 구동 전류의 진폭이 설정된다. 구체적으로, 본 개시의 일 실시 예에 따르면, 진폭 설정 회로(110)는 트랜지스터(112')의 게이트 단자로 입력되는 게이트 신호(GATE(n))에 따라 트랜지스터(112')가 온된 동안 진폭 설정 전압(Va)를 커패시터(111')에 충전시키고, 커패시터(111')에 충전된 전압을 구동 트랜지스터(125-2)의 게이트 단자에 인가할 수 있다.
즉, 도 8b에 도시된 바와 같이, Va가 데이터 신호 라인(410)에 입력되고, 트랜지스터(112')를 온 시키기 위한 인에이블 신호(게이트 신호, GATE(n))가 트랜지스터(112')로 입력되면, 트랜지스터(112')가 온된 동안 Va가 커패시터(111')에 충전된다. 이때, Va가 인가되는 동안에는 펄스 폭 설정 회로(140)에 Va가 인가되지 않도록 제어 신호 CIE에 따라 트랜지스터(144')가 오프상태가 됨은 물론이다. 이에 따라, 구동 트랜지스터(125-2)의 게이트 단자(이하, B 점이라 한다.)에 Va가 인가되며, B 점 전압이 Va가 되면 펄스 진폭 설정이 완료된다.
한편, 위와 같이 커패시터(111')에 충전된 전압이 구동 트랜지스터(125-2)의 게이트 단자에 인가된 상태에서, 전류원(120)의 구동 전압 단자(121)에 구동 전압(VDD)이 인가되면, 구동 트랜지스터(125-2)의 게이트 단자에 인가된 전압에 대응되는 진폭의 구동 전류(Id)가 발광 소자(130)로 흐르게 된다.
한편, 본 개시의 일 실시 예에 따르면, 전류원(120)에 구동 전압(VDD)이 인가되어 구동 전류(Id)가 발광 소자(130)로 제공됨과 동시에, 진폭 설정 회로(140)에는 선형 변화 전압(Vsweep)이 인가된다.
구체적으로, 도 8b에서 보는 바와 같이, 전류원(120)에 구동 전압(VDD)이 인가됨과 동시에 데이터 신호 라인(410)에는 선형 변화 전압(Vsweep)이 인가되는 것을 볼 수 있다. 이때, Vsweep이 진폭 설정 회로(140)에 인가되기 위해 제어 신호 CIE에 따라 트랜지스터(144)가 온되어야 함은 물론이다.
커패시터(143')의 양단에는 Vw-Vth 만큼의 전압이 유지되고 있으므로, 선형 변화 전압(Vsweep)이 커패시터(143')의 일 단에 인가되면, 커패시터(143')의 타단 즉, A 점의 전압은 Vth-Vw를 시작점으로 해서 Vsweep의 선형 변화 기울기와 동일한 기울기로 변화하게 된다. 변화에 따라 A 점 전압이 Vth에 도달하기 전까지는 트랜지스터(141')가 오프된 상태이므로, B 점에는 커패시터(111)에 충전된 전압(Va)이 계속 인가되며, 구동 전류(Id)는 유지된다.
그러나, 선형 변화 전압(Vsweep)에 따라 A점 전압이 변화하여 Vth가 되면, 트랜지스터(141')는 온 상태가 되는데, 트랜지스터(141')의 소스 단자는 구동 전압(VDD) 단자(121)에 연결되어 있으므로, 트랜지스터(141')가 온되면, 트랜지스터(141')의 드레인 단자 전압 및 B 점 전압 또한 구동 전압(VDD)이 되게 된다.
전술한 바와 같이, B 점은 전류원(120)에 포함된 구동 트랜지스터(125-2)의 게이트 단자이고, 구동 트랜지스터(125-2)의 소스 단자는 구동 전압 단자(121)에 연결되므로, B 점의 전압이 구동 전압(VDD)이 되면, 구동 트랜지스터(125-2)의 게이트-소스 간 전압 차이가 0이 되어, 구동 트랜지스터(125-2)는 소스 단자에 구동 전압(VDD)이 인가되는 중이더라도 오프 상태가 되어, 구동 전류(Id)는 더 이상 발광 소자(130)로 흐르지 않게 된다.
도 8b를 참조하여 내용을 다시 설명하면 아래와 같다. 즉, 구동 전류(Id)는 전류원(120)에 구동 전압(VDD)이 인가되는 시점부터 진폭 설정 전압(Va)에 대응되는 진폭으로 흐르기 시작하며, 구동 전압(VDD)의 인가와 동시에 전류 폭 제어 회로(140)로 인가되는 선형 감소 전압(Vsweep)에 따라, A 점 전압이 Vth-Vw에서 선형 감소하여 Vth에 도달하면, 인버터(141')의 출력단 전압(또는 트랜지스터(141')의 드레인 단자 전압 또는 구동 트랜지스터(125-2)의 게이트 단자 전압)이 구동 전압(VDD)이 되어 구동 전류(Id)는 흐름을 멈추게 된다. 결론적으로, 구동 전류(Id)는 구동 전압(VDD)이 인가되는 시점부터 인버터(141')의 출력단 전압이 구동 전압(VDD)이 되는 시점(A 점 전압이 트랜지스터(141')의 문턱 전압이 되는 시점)까지 흐르게 된다.
이를 보면, 펄스 폭 설정 전압(Vw)에 따라, 구동 전류(Id)가 유지되는 시간(다른 말로, 구동 전류(Id)의 듀티비 또는 구동 전류(Id)의 펄스 폭)이 달라질 것을 예상할 수 있다. 도 8b의 예에서는, Vw 값이 클수록 구동 전류(Id)의 유지 시간 길어지고, Vw 값이 작을수록 구동 전류(Id)의 유지 시간이 짧아질 것을 예상할 수 있다.
구체적으로, 본 개시의 일 실시 예에 따르면, 선형 변화 전압(Vsweep)의 변화율(또는 기울기)은 펄스 폭 설정 전압(Vw)의 크기와 무관하게 일정하므로, 만일, Vw의 절대값이 도 8b에 도시된 예보다 작아지면, A 점의 전압은 Vw의 입력이 완료됨에 따라 도 8b에 도시된 Vth-Vw보다 적게 상승하게 되고, 따라서, 이후 선형 감소 전압(Vsweep)이 인가되는 경우, 도 8b의 경우보다 빨리 Vth에 도달하게 된다. 이는 인버터(141')의 출력단 전압이 도 8b의 경우보다 빨리 구동 전압(VDD)이 된다는 것을 의미하며, 결국, 도 8b의 경우보다 구동 전류(Id)의 유지 시간은 짧아지고, 펄스 폭은 줄어들며, 듀티비는 낮아지게 된다.
한편, 만일 Vw의 절대값이 도 8b에 도시된 예보다 커지면, A 점의 전압은 도 8b에 도시된 Vth-Vw보다 많이 상승하게 되고, 따라서, 이후 선형 감소 전압(Vsweep)이 인가됨에 따라, 도 8b의 경우보다 늦게 Vth에 도달하게 된다. 이는 인버터(141')의 출력단 전압이 도 8b의 경우보다 늦게 구동 전압(VDD)이 된다는 것을 의미하며, 결국, 도 8b의 경우보다 구동 전류(Id)의 유지 시간은 길어지고, 펄스 폭은 늘어나며, 듀티비는 높아지게 된다.
이때, 도 8b에서 예를 들어, 선형 감소 전압(Vsweep)의 기울기 즉, 감소율이 S[볼트/초]라고 하면, 구동 전류(Id)의 유지 시간(Td)는 {Vth-(Vth-Vw)}/S [초] 또는 Vw/S [초]가 될 것이다.
도 9는 본 개시의 다른 일 실시 예에 따른 화소 회로(900)의 회로도이다. 도 9에 도시된 바와 같이, 화소 회로(900)는, 도 8a의 화소 회로(800)와 그 구성이 대동소이하다. 다만, 데이터 신호 라인이 2개(410-1, 410-2))이며, 이에 따라, 도 8a의 펄스 폭 제어 회로(140)에 포함된 트랜지스터(144')가 필요 없게 된다는 점에만 차이가 있다.
화소 회로(900)는, 화소 회로(800)와 달리, 하나의 데이터 신호 라인(410-1)을 통해서는 펄스 폭 설정 회로(140)의 동작에 필요한 펄스 폭 설정 전압(Vw) 및 선형 증가 전압(Vsweep)이 펄스 폭 설정 회로(140)로 인가되고, 이와는 별도로, 다른 데이터 신호 라인(410-2)을 통해서 진폭 설정 전압(Va)이 진폭 설정 회로(110)로 인가되도록 구현되므로, 도 8a의 펄스 폭 제어 회로(140)에 포함된 트랜지스터(144')와 같이, 하나의 데이터 신호 라인(410)을 통해 모든 데이터 신호가 인가되기 때문에 이를 구별하여 입력받기 위한 구성은 불필요하다. 이러한 화소 회로(800)와의 구성의 차이로 인해, 화소 회로(900)에서는, 도 8b에 도시된 바와 달리, 펄스 폭 설정과 진폭 설정이 동시에 이루어질 수 있게 된다.
한편, 도면에는 도시하지 않았지만, PMOSFET 화소 회로(800, 900) 또한, 전술한 NMOSFET 화소 회로와 같이, 구동 전류(Id)의 진폭 설정에 전류 프로그래밍 방식이 적용될 수도 있음은 물론이다.
도 10a 및 10b는 본 개시의 일 실시 예에 따른 화소 회로(400)에 보상 회로를 적용한 예시도이다. 일반적으로, 동일한 디스플레이 패널을 구성하는 TFT(Thin Film Transistor) 회로라 하더라도 TFT 회로에 포함된 각 트랜지스터의 임계 전압(Vth)이나 이동도(μ)에 편차가 존재할 수 있다. 구체적으로, a-SI(Amorphous Silicon)의 경우 시간이 지남에 따라 트랜지스터들의 임계 전압(Vth)이 변화할 수 있고, LTPS(Low Temperature Poly Silicon)의 경우 트랜지스터마다 임계 전압(Vth)이나 이동도(μ)에 차이가 존재할 수 있다. 이러한 차이는 디스플레이 패널의 휘도 균일도(Uniformity)의 저하를 가져오므로, 보상 회로를 통해 TFT의 트랜지스터 간 임계 전압(Vth) 및 이동도(μ) 편차를 보정할 필요가 있다.
도 10a는 본 개시의 일 실시 예에 따른 화소 회로(400-1)에 보상 회로(1000)를 적용한 예시도이다. 도 10a에 따르면, 화소 회로(400-1)는 구동 트랜지스터(125-1)를 포함하는 전류원(120), 발광 소자(130), 진폭 설정 회로(110-1) 및 펄스 폭 제어 회로(140)를 포함한다. 이때, 화소 회로(400-1)의 펄스 폭 제어 회로(140)는 도 4a의 화소 회로(400)의 펄스 폭 제어 회로(140)와 구성 및 동작이 동일하므로, 중복 설명을 생략한다.
한편, 화소 회로(400-1)의 진폭 설정 회로(110-1)는, 도 6의 화소 회로(600)의 진폭 설정 회로(110-1)와 구성은 동일하나, 보상 회로(1000)와 연결되는 등 외부와의 연결 관계 및 동작이 상이하므로, 이와 같은 차이점을 중심으로 설명하기로 한다.
도 6의 화소 회로(600)의 진폭 설정 회로(110-1)에서는, 트랜지스터(113)의 드레인 단자가 데이터 신호 라인(410-2)에 연결되어, 전류 프로그램 방식으로 구동 전류(Id)의 진폭을 설정하기 위해, 제어 신호 GATE(n)에 따라 온되어 진폭 설정 전류(Ia)를 입력받게 된다.
이에 반해, 도 8에 도시된 화소 회로(400-1)의 진폭 설정 회로(110-1)는, 하나의 데이터 신호 라인(410)에 인가된 진폭 설정 전압(Va)을 트랜지스터(112)를 통해 입력받아 구동 트랜지스터(125-1)의 게이트 단자에 인가하는 전압 프로그램 방식으로 동작하며, 트랜지스터(113)는 구동 전류(Id)의 검출을 위해 이용된다.
구체적으로, 트랜지스터(113)는, 드레인 단자가 보상 회로(1000)의 전류 검출부(1030)와 연결되고, 소스 단자가 구동 트랜지스터(125-1)의 드레인 단자에 연결되며, 게이트 단자를 통해 입력되는 제어 신호 SENS(n)에 따라 온되어, 전류 검출부(1030)가 구동 트랜지스터(125-1)를 통해 흐르는 전류(Isens)를 검출할 수 있도록 한다.
보다 구체적으로, 영상 프레임을 디스플레이하기 위해 화소 회로(400-1)가 진폭 설정 및 펄스 폭 설정 동작을 시작하기 전에, 보상 회로(1000)는 먼저 D/A 컨버터(1020)를 통해 특정 전압(Vx)을 구동 트랜지스터(125-1)의 게이트 단자에 인가하고(이때, 제어 신호 GATE(n)에 따라 트랜지스터(112)는 온됨), 그에 따라 전류 검출부(1030)를 통해 구동 트랜지스터(125-1)에 흐르는 전류(Isens)를 검출하게 된다(이때, 제어 신호 SENS(n)에 따라 트랜지스터(113)는 온됨).
보상 회로(1000)의 보정부(1010)는, 전류 검출부(1030)를 통해 검출된 전류값을 이용하여, 입력되는 영상 데이터를 보정한 후 보정된 데이터를 D/A 컨버터(1020)로 제공하고, D/A 컨버터(1020)는 보정된 영상 데이터를 데이터 신호 라인(410)에 순서에 맞게 인가하게 된다.
화소 회로(400-1)는 이와 같이 보정된 Vw 또는 Va에 따라 펄스 폭 설정 및 진폭 설정 동작을 수행함으로써, 트랜지스터 간 편차가 보상된 영상 프레임이 디스플레이될 수 있게 된다.
한편, 보상 회로(1000)는 도 10a에 도시된 바와 같이, 보정부(1010), D/A 컨버터(1020) 및 전류 검출부(1030)를 포함할 수 있다.
보정부(1010)는 전류 검출부(1030)가 제공하는 검출 전류값을 이용하여 입력되는 영상 데이터를 보정할 수 있다. 예를 들어, 보정부(1010)는 특정 전압(Vx)에 대응되는 구동 트랜지스터(125-1)에 흐를 전류값에 관한 데이터와 전류 검출부(1030)가 검출한 전류값을 비교하여 비교 결과에 따라 영상 데이터를 보정할 수 있을 것이다.
이때, 특정 전압에 대응되는 전류값에 관한 데이터는 보상 회로(1000) 내부 또는 외부의 각종 메모리(미도시)에 룩업 테이블 등의 형태로 저장되어 있을 수 있고, 보정부(1010)는 메모리(미도시)에 저장된 데이터를 획득하여 이용할 수 있을 것이다. 그러나, 보정부(1010)가 검출 전류값을 이용하여 영상 데이터를 보정하는 예가 이에 한정되는 것은 아니다.
이를 위해, 보정부(1010)는 각종 프로세서나 FPGA(Field-Programmable Gate Array)등으로 구현될 수 있으나, 이에 한정되는 것은 아니다.
D/A 컨버터(1020)는 영상 데이터 또는 보정부(1010)에 의해 보정된 영상 데이터에 대응되는 구동 전류(Id)의 진폭 설정 전압(Va) 및 펄스 폭 설정 전압(Vw)을 데이터 신호 라인(410)에 인가할 수 있다. 또한, D/A 컨버터(1020)는 영상 데이터 보정을 위해, 구동 트랜지스터(125-1)에 흐르는 전류를 검출하기 위한, 특정 전압(Vx)을 데이터 신호 라인(410)에 인가할 수 있다. 이때, D/A 컨버터(1020)의 동작은 보정부(1010)에 의해 제어될 수 있으나, 이에 한정되는 것은 아니며, 외부의 프로세서에 의해 제어될 수도 있다.
전류 검출부(1030)는 트랜지스터(113)와 연결되어 구동 트랜지스터(125-1)에 흐르는 전류를 검출할 수 있다. 이를 위해, 전류 검출부(1030)는 전류 검출 방식에 따라 다양한 방식으로 구현될 수 있는데, 예를 들어, 저항 양단에 걸리는 전압을 측정하여 전류를 검출하는 경우, 저항을 포함할 수 있고, 커패시터 양단에 걸린 전압의 변화율을 측정하여 전류를 검출하는 경우, OP-AMP(Operational Amplifier) 및 커패시터를 포함하여 구현될 수 있으나, 이에 한정되는 것은 아니다.
한편, 상술한 보상 회로(1000)의 각 구성들은 디스플레이 패널을 구동하는 소스 드라이버에 포함될 수 있으나, 이에 한정되는 것은 아니다. 가령, 보정부(1010)의 동작을 외부의 프로세서가 수행하는 경우, D/A 컨버터(1020) 및 전류 검출부(1030)는 소스 드라이버에 포함되고, 보정부(1010)는 외부의 프로세서를 이용하는 형태로 구현될 수도 있을 것이다.
도 10b는 본 개시의 다른 일 실시 예에 따른 화소 회로(400-2)에 보상 회로(1000')를 적용한 예시도이다. 도 10b의 화소 회로(400-2)는 도 10a의 화소 회로(400-1)과 그 구성이 동일하다. 다만, 화소 회로(400-2)는 하나의 데이터 신호 라인(410)을 통해 각종 데이터 신호(Vw, Va, Vsweep)를 인가할 수 있고, 구동 트랜지스터(125-1)에 흐르는 전류를 감지할 수 있다.
이를 위해, 보상 회로(1000')는 보정부(1010), D/A 컨버터(1020), 전류 검출부(1030)에 더하여 스위치(1040)를 더 포함할 수 있다. 스위치(1040)는 보정부(1010) 또는 보상 회로(1000') 외부의 프로세서에 의해 온/오프가 제어되어, 데이터(Vw, Va, Vsweep)를 인가할 시기에 데이터를 인가하고, 전류(Isens)를 검출해야 할 시기에 구동 트랜지스터(125-1)에 흐르는 전류를 검출할 수 있도록 스위칭될 수 있다. 그 밖의 동작은 도 10a의 화소 회로(400-1)에서 전술한 것과 동일하므로, 중복 설명은 생략한다.
한편, 도 10a 및 10b를 통해서는, 화소 회로(400-1, 400-2)에 보상 회로(1000, 1000')가 적용된 것을 예로 들어 설명하였지만, 디스플레이 패널에 포함된 트랜지스터들 간의 임계 전압(Vth) 이나 이동도(μ)의 편차를 보상하기 위한 구성이 이에 한정되는 것은 아니며, 보상 회로(1000, 1000')가 전술한 다른 화소 회로들(400', 600, 700, 800, 900)에도 도 10a 및 10b와 유사하게 수 적용될 수 있음은 물론이다.
도 11은 본 개시의 일 실시 예에 따른 디스플레이 장치(2000)의 구성도이다. 도 11에 따르면, 디스플레이 장치(2000)는 디스플레이 패널(500), 패널 구동부(200), 프로세서(300)를 포함한다.
디스플레이 패널(500)은 복수의 화소 회로(100)를 포함한다. 여기서, 화소 회로(100)는 전술한 모든 종류의 화소 회로(400, 400' 600, 700, 800, 900, 400-1, 400-2)가 될 수 있다.
구체적으로, 디스플레이 패널(500)은 게이트 라인들(G1 내지 Gn)과 데이터 라인들(D1 내지 Dm)이 상호 교차하도록 형성되고, 그 교차로 마련되는 영역에 화소 회로(100)가 형성될 수 있다. 예를 들어, 복수의 화소 회로(100) 각각은 인접한 R, G, B 서브 화소가 하나의 화소를 이루도록 구성될 수 있으나, 이에 한정되는 것은 아니다.
한편, 도 11에서는 도시의 편의를 위해, 게이트 구동부(230)에서 디스플레이 패널(500)에 포함된 각 화소 회로(100)로 제어 신호를 인가하기 위한 게이트 신호 라인(G1 내지 Gn) 및 데이터 구동부(220)에서 각 화소 회로(100)로 데이터 신호를 인가하기 위한 데이터 신호 라인(D1 내지 Dm)을 하나씩만 도시하였지만, 전술한 다양한 화소 회로의 실시 예에 따라, 다른 데이터 신호 라인이나 제어 신호 라인이 더 포함될 수 있음은 물론이다.
예를 들어, 펄스 폭 설정을 위한 Vw 및 Vsweep 신호와 진폭 설정을 위한 Va 신호를 분리하여 별도의 데이터 신호 라인으로 인가하는 실시 예(400', 900)나 전류 프로그래밍 방식으로 진폭을 설정하는 실시 예(600), 그리고, 보상 회로(1000, 1000')를 적용하는 실시 예에서는 데이터 신호 라인(D1 내지 Dm)이 2개(410-1, 410-2)일 수 있다. 또한, 본 개시의 다양한 실시 예들에 따르면, 화소 회로는 구동 전류(Id)의 진폭 설정 및 펄스 폭 설정을 위해, 제어 신호 GATE(n) 및 RES(n)이 인가되어야 하므로, 게이트 신호 라인(G1 내지 Gn) 역시 2개 일 수 있다.
패널 구동부(200)는 프로세서(300)의 제어에 따라 디스플레이 패널(500), 보다 구체적으로는, 복수의 화소 회로(100) 각각을 구동하며, 타이밍 컨트롤러(210), 데이터 구동부(220) 및 게이트 구동부(230)를 포함할 수 있다.
타이밍 컨트롤러(210)는 외부로부터 입력 신호(IS), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 및 메인 클럭 신호(MCLK) 등을 입력받아 영상 데이터 신호, 주사 제어 신호, 데이터 제어 신호, 발광 제어 신호 등을 생성하여 디스플레이 패널(500), 데이터 구동부(220), 게이트 구동부(230) 등에 제공할 수 있다.
특히, 타이밍 컨트롤러(210)는, 본 개시의 다양한 실시 예들에 따라, 제어 신호 CGC를 화소 회로(400, 400' 600, 700, 800, 900, 400-1, 400-2)의 트랜지스터(150, 150')에 인가하고, 제어 신호 CIE를 화소 회로(400, 800, 400-1, 400-2)의 트랜지스터(144, 144')에 인가할 수 있다.
데이터 구동부(220)(또는 소스 드라이버)는, 데이터 신호를 생성하는 수단으로, 프로세서(300)로부터 R/G/B 성분의 영상 데이터를 전달받아 데이터 신호를 생성한다. 또한, 데이터 구동부(220)는 생성된 각종 데이터 신호를 디스플레이 패널(500)에 인가할 수 있다.
특히, 데이터 구동부(220)는, 도 11에는 명확히 도시하지 않았지만, 본 개시의 다양한 실시 예들에 따라, 구동 전류(Id)의 진폭 및 펄스 폭을 설정하기 위한 진폭 설정 전압, 펄스 폭 설정 전압, 선형 변화 전압(Va, Vw, Vsweep), 그리고, 구동 트랜지스터(125-1, 125-2)에 흐르는 전류 검출을 위해 구동 트랜지스터(125-1, 125-2)의 게이트 단자에 인가되는 특정 전압(Vx)을, 디스플레이 패널(500)에 포함된 데이터 신호 라인(410, 410-1, 410-2)을 통해 각 화소 회로(400, 400' 600, 700, 800, 900, 400-1, 400-2)에 인가할 수 있다.
게이트 구동부(230)(또는 게이트 드라이버)는 게이트 신호(다른 말로, 스캔 신호)(GATE(n)), 리셋 신호(RES(n)), SENS(n) 등 각종 제어 신호를 생성하는 수단으로, 생성된 각종 제어 신호를 디스플레이 패널(500)의 특정한 행에 전달한다.
특히, 게이트 신호(GATE(n))가 전달된 화소 회로(100)에는 데이터 구동부(220)에서 출력된 데이터 신호(예를 들어, 진폭 설정 전압(Va))가 전달될 수 있다. 또한, 리셋 신호(RES(n))가 전달된 화소 회로(100)의 인버터(141, 141')의 입력단 전압(A점 전압)은 기설정된 전압(예를 들어, 인버터가 MOSFET인 경우, MOSFET의 임계 전압)으로 세팅될 수 있다. 또한, 제어 신호 SENS(n) 신호가 전달된 화소 회로(100)는 보상 회로(1000, 1000')의 전류 검출부(1030)가 전류원(120)의 구동 트랜지스터(125)를 흐르는 전류를 가지할 수 있도록 한다.
또한, 게이트 구동부(230)는, 실시 예에 따라 화소 회로(100)의 구동 전압 단자(121)에 구동 전압(VDD)을 인가할 수 있다.
한편, 패널 구동부(200)는 프로세서(300)의 제어를 받아, 구동 전류(Id)의 듀티비가 가변되는 펄스폭 변조(PWM) 및 구동 전류(Id)의 진폭이 가변되는 진폭 변조(PAM) 중 적어도 하나를 이용하여 발광부(130) 즉, LED 소자의 휘도를 제어할 수 있다. 여기서, LED는 OLED를 포함하는 개념으로 설명된다. 또한, 펄스폭 변조 신호(PWM)는 광원들의 점등 및 소등의 비율을 제어하며, 그 듀티비(duty ratio %)는 프로세서(300)로부터 입력되는 디밍값에 따라 결정된다.
패널 구동부(200)는 복수의 LED 구동 모듈로 구현될 수 있다. 경우에 따라 복수의 LED 구동 모듈 각각은 각 화소 회로(100)의 동작을 제어하기 위한 서브 프로세서 및 서브 프로세서의 제어에 따라 각 디스플레이 모듈을 구동하는 구동 모듈을 포함하도록 구현될 수도 있다. 이 경우, 각 서브 프로세서 및 구동 모듈은, 하드웨어, 소프트웨어, 펌웨어(firmware) 또는 IC(integrated chip) 등으로 구현될 수 있다. 일 실시 예에 따르면, 각 서브 프로세서는 각각 분리된 반도체 IC로 구현될 수 있다.
한편, 복수의 LED 구동 모듈 각각은 LED 소자에 인가되는 전류를 제어하는 적어도 하나의 LED 드라이버를 포함할 수 있다. LED 드라이버는 복수의 LED 소자를 포함하는 복수의 LED 영역 각각에 구비될 수 있다. 여기서, LED 영역은 상술한 LED 모듈보다 작은 영역이 될 수 있다. 예를 들어, 하나의 LED 모듈은 기설정된 개수의 LED 소자를 포함하는 복수의 LED 영역으로 구분되고, 복수의 LED 영역 각각에 LED 드라이버가 구비될 수 있다. 이 경우, 각 영역 별로 전류 제어가 가능하게 된다. 다만, 이에 한정되는 것은 아니며, LED 드라이버는 LED 모듈 단위로 구비되는 것도 가능하다.
일 실시 예에 따라, LED 드라이버는 파워 서플라이(power supply) 후단에 배치되어 파워 서플라이로부터 전압을 인가받을 수 있다. 다만, 다른 실시 예에 따르면, 별도의 전원 장치로부터 전압을 인가받을 수도 있다. 또는, SMPS 및 LED 드라이버가 하나로 통합된 모듈 형태로 구현되는 것도 가능하다.
본 개시의 다양한 실시 예에 따른 LED 드라이버는 PAM 및 PWM 방식을 함께 이용할 수 있으며, 이를 통해, 영상의 다양한 계조를 표현할 수 있다.
프로세서(300)는 디스플레이 장치(2000)의 전반적인 동작을 제어하며, 특히, 패널 구동부(200)를 제어하여 디스플레이 패널(500)을 구동함으로써, 전술한 각종 화소 회로(400, 400' 600, 700, 800, 900, 400-1, 400-2)의 동작을 수행할 수 있다. 이를 위해, 프로세서(300)는 중앙처리장치(central processing unit(CPU)), micro-controller, 어플리케이션 프로세서(application processor(AP)), 또는 커뮤니케이션 프로세서(communication processor(CP)), ARM 프로세서 중 하나 이상으로 구현될 수 있다.　
구체적으로, 본 개시의 일 실시 예에 따르면, 프로세서(300)는, 펄스 폭 설정 전압(Vw)에 따라 구동 전류(Id)의 펄스 폭을 설정하고, 진폭 설정 전압(Va)에 따라 구동 전류(Id)의 진폭을 설정하도록 패널 구동부(200)를 제어할 수 있다. 이때, 프로세서(300)는 디스플레이 패널(500)이 n 개의 행과 m 개의 열로 구성된 경우, 행 단위로 구동 전류(Id)의 진폭이나 펄스 폭이 설정되도록 패널 구동부(200)를 제어할 수 있다.
이후, 프로세서(300)는 디스플레이 패널(500)에 포함된 복수의 화소 회로(100)의 전류원(120)에 일제히 구동 전압(VDD)을 인가하고, 복수의 화소 회로(100) 각각의 펄스 폭 제어 회로(140)에 선형 변화 전압(Vsweep)이 인가되도록 패널 구동부(300)를 제어함으로써, 영상을 디스플레이할 수 있다.
이때, 프로세서(300)가 패널 구동부(200)를 제어하여 디스플레이 패널(500)에 포함된 각 화소 회로(100)의 동작을 제어하는 구체적인 내용은 도 1 내지 도 10을 통해 전술한 바와 같으므로, 중복 설명은 생략하기로 한다.
도 12는 본 개시의 일 실시 예에 따른 디스플레이 장치(2000)의 구동 방법을 나타내는 흐름도이다. 도 12에 따르면, 디스플레이 장치(2000)는 디스플레이 패널(500)에 포함된 복수의 화소 회로(100) 각각의 발광 소자(130)를 구동하기 위한 구동 전류(Id)의 펄스 폭 및 진폭을 설정할 수 있다(S1210). 이때, 디스플레이 패널(500)이 n 개의 행과 m 개의 열로 구성된 경우, 디스플레이 장치(2000)는 행 단위로 동시에 구동 전류(Id)의 진폭이나 펄스 폭을 설정할 수 있으나, 이에 한정되는 것은 아니다.
한편, 화소 회로(100)에 포함된 발광 소자(130)의 종류는 LED 또는 OLED일 수 있으나, 이에 한정되는 것은 아니다. 또한, 화소 회로(100)는 TFT로 구성될 수 있으며, 이때, TFT의 채널 재료는 산화물일 수도 있고, 유기물일 수도 있다.
또한, 본 개시의 일 실시 예에 따르면, 화소 회로(100)를 구성하는 트랜지스터는 NMOSFET으로만 이루어질 수 있고, PMOSFET으로만 이루어질 수도 있다. 그러나, 이에 한정되는 것은 아니며, CMOSFET을 포함하여 화소 회로(100)가 구현될 수도 있다.
또한, 본 개시의 일 실시 예에 따를 때, 데이터 신호 라인(410)이 하나인 경우, 펄스 폭 및 진폭 설정은 다른 시간에 이루어져야 하나, 다른 일 실시 예에 따라 데이터 신호 라인(410-1, 410-2)이 두 개인 경우, 펄스 폭 설정과 진폭 설정이 동시에 이루어질 수도 있다.
한편, 구동 전류의 진폭 설정은 전압 프로그램 방식으로 이루어질 수 있으나, 실시 예에 따라 전류 프로그램 방식으로 이루어질 수도 있다. 또한, 일 실시 예에 따르면, 화소 회로(100)에 보상 회로(1000)가 적용되어 디스플레이 패널(500)이 구성된 경우, 디스플레이 장치(2000)는, 보상 회로(1000)를 통해 보정된 진폭 설정 전압(Va) 및 펄스 폭 설정 전압(Vw)을 이용하여 구동 전류(Id)의 진폭 및 펄스 폭을 설정함으로써, TFT의 트랜지스터 간 임계 전압(Vth) 및 이동도(μ)의 편차를 줄여, 휘도 균일성을 높일 수 있다.
한편, 디스플레이 장치(2000)는 위와 같이, 구동 전류(Id)의 진폭 및 펄스 폭이 모두 설정되면, 각 화소 회로(100)에 구동 전압(VDD) 및 선형 변화 전압(Vsweep)을 인가함으로써, 영상 프레임을 디스플레이할 수 있다(S1220).
구체적으로, 각 화소 회로(1000)의 전류원(120)에 구동 전압(VDD)이 인가되면, 각 화소 회로(100)의 발광 소자(130)는 위와 같이 설정된 진폭을 갖는 구동 전류(Id)에 따라 발광하기 시작하며, 선형 변화 전압에 따라, 구동 트랜지스터(125)의 게이트 단자 전압이 그라운드 전압이 되거나(구동 트랜지스터(125-1)가 NMOSFET인 경우) 구동 전압(VDD)이 되면(구동 트랜지스터(125-2)가 PMOSFET인 경우) 발광을 멈춤으로써, 다양한 계조의 영상을 디스플레이할 수 있게 된다. 기타, 자세한 내용은 도 1 내지 도 10을 통해 전술한 바와 같으므로, 중복 설명은 생략한다.
도 13은 본 개시의 일 실시 예에 따른 화소 회로와 종래 기술을 비교하기 위한 개념도이다. 도 13의 (a) 및 (b)는 종래 기술을 나타내고, 도 13의 (c)는 본 개시의 일 실시 예에 따른 화소 회로를 나타낸다.
도 13의 (a)는 인버터의 출력단을 통해 직접 발광 소자를 제어하는 방식이다. 이 경우, 발광 소자의 구동 트랜지스터가 선형 동작 영역에서 동작하게 되어 발광 소자들 간의 순방향 전압(Vf) 편차에 따른 구동 전류의 편차가 크게 되므로, 휘도의 균일성(Uniformity)가 낮아진다.
한편, 도 13의 (b)는 인버터의 출력단을 통해 전류원과 발광 소자 사이에 위치하는 스위치를 제어하는 방식이다. 이 경우, 인버터가 CMOSFET으로 구현되어 TFT의 채널 재료로 산화물을 이용할 수 없어 제조 공정이 제한되며, 직렬 스위치에서 불필요한 무효 전력의 소모가 발생하게 된다.
이에 반해, 도 13의 (c)와 같이, 본 개시의 일 실시 예에 따라 인버터의 출력단으로 전류원(120)을 직접 제어하는 방식을 취하면, NMOSFET이나 PMOSFET과 같은 어느 한 종류의 MOSFET을 이용하여 TFT를 구성하는 것이 가능하므로, CMOSFET을 반드시 필요로 하는 종래 기술에 비해 생산 비용이 절감되고, 수율이 향상될 수 있다(물론, 본 개시에 따른 화소 회로도 CMOSFET으로 구현 가능하다(도 7 참조)).
또한, 전류원(120)과 발광 소자(130) 사이에 별도의 스위치가 필요 없어 불필요한 무효 전력의 소비를 막을 수 있다.
또한, 진폭 설정 회로(PAM 회로)를 펄스 폭 제어 회로(PWM 회로)와 하이브리드로 함께 사용하므로, 진폭 설정 회로를 통해 동작점을 설정하여 구동 트랜지스터가 포화 영역에서 동작하도록 제어할 수 있어, 발광 소자(130)들 간에 순방향 전압(Vf) 편차가 있더라도 휘도 편차를 줄일 수 있게 된다.
한편, 상술한 다양한 실시 예들에 따른 디스플레이 장치(2000)의 프로세서(300)의 동작이나 디스플레이 장치(2000)의 구동 방법은 소프트웨어로 생성되어 디스플레이 장치에 탑재될 수 있다.
예를 들어, 디스플레이 패널(500)에 포함된 복수의 화소 회로(100) 각각의 발광 소자(130)를 구동하기 위한 구동 전류(Id)의 펄스 폭 및 진폭을 설정하는 단계 및 각 화소 회로(100)에 구동 전압(VDD) 및 선형 변화 전압(Vsweep)을 인가하여 영상을 디스플레이하는 단계를 포함하는 디스플레이 장치의 구동 방법을 수행하는 프로그램이 저장된 비일시적 판독 가능 매체(non-transitory computer readable medium)가 설치될 수 있다.
여기서, 비일시적 판독 가능 매체란 레지스터, 캐쉬, 메모리 등과 같이 짧은 순간 동안 데이터를 저장하는 매체가 아니라 반영구적으로 데이터를 저장하며, 기기에 의해 판독(reading)이 가능한 매체를 의미한다. 구체적으로는, 상술한 다양한 미들웨어 또는 프로그램들은 CD, DVD, 하드 디스크, 블루레이 디스크, USB, 메모리카드, ROM 등과 같은 비일시적 판독 가능 매체에 저장되어 제공될 수 있다.
또한, 이상에서는 본 개시의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 개시는 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 개시의 요지를 벗어남이 없이 당해 개시가 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 개시의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
100: 화소 회로 110: 진폭 설정 회로
120: 전류원 130: 발광 소자
140: 펄스 폭 제어 회로

Claims (19)

  1. 디스플레이 패널의 화소 회로에 있어서,
    구동 전류에 따라 발광하는 발광 소자;
    상기 발광 소자와 연결되는 구동 트랜지스터를 포함하며, 상기 구동 트랜지스터의 게이트 단자에 인가된 전압의 크기에 따라 다른 진폭의 구동 전류를 상기 발광 소자로 제공하는 전류원;
    상기 구동 트랜지스터의 게이트 단자에 서로 다른 크기의 전압을 인가하기 위한 진폭 설정 회로; 및
    상기 구동 트랜지스터의 게이트 단자에 인가된 전압을 제어하여 상기 구동 전류의 지속 시간을 제어하는 펄스 폭 제어 회로;를 포함하는 화소 회로.
  2. 제 1 항에 있어서,
    상기 진폭 설정 회로는,
    일 단이 상기 구동 트랜지스터의 제 1 단에 연결된 제 1 커패시터; 및
    제 1 단이 상기 제 1 커패시터의 타 단 및 상기 구동 트랜지스터의 게이트 단자에 공통 연결되고, 제 2 단이 진폭 설정 전압을 입력받는 제 1 트랜지스터;를 포함하는 것을 특징으로 하는 화소 회로.
  3. 제 2 항에 있어서,
    상기 진폭 설정 회로는,
    상기 제 1 트랜지스터의 게이트 단자로 입력되는 제 1 인에이블 신호에 따라 상기 제 1 트랜지스터가 온된 동안 상기 진폭 설정 전압을 상기 제 1 커패시터에 충전시키고, 상기 제 1 커패시터에 충전된 전압을 상기 구동 트랜지스터의 게이트 단자에 인가하는 것을 특징으로 하는 화소 회로.
  4. 제 3 항에 있어서,
    상기 전류원은,
    상기 제 1 커패시터에 충전된 전압이 상기 구동 트랜지스터의 게이트 단자에 인가된 상태에서 상기 전류원에 구동 전압이 인가되면, 상기 제 1 커패시터에 충전된 전압의 크기에 대응되는 진폭의 구동 전류를 상기 발광 소자로 제공하는 것을 특징으로 하는 화소 회로.
  5. 제 2 항에 있어서,
    상기 진폭 설정 회로는,
    제 1 단이 상기 구동 트랜지스터의 제 2 단에 연결되고, 게이트 단자가 상기 제 1 트랜지스터의 게이트 단자와 연결되며, 제 2 단이 진폭 설정 전류를 입력받는 제 2 트랜지스터;를 포함하고,
    상기 제 1 트랜지스터의 게이트 단자로 입력되는 제 1 인에이블 신호에 따라 상기 제 1 및 제 2 트랜지스터가 온된 동안 상기 진폭 설정 전류에 대응되는 전압을 상기 제 1 커패시터에 충전시키고, 상기 제 1 커패시터에 충전된 전압을 상기 구동 트랜지스터의 게이트 단자에 인가하는 것을 특징으로 하는 화소 회로.
  6. 제 1 항에 있어서,
    상기 펄스 폭 제어 회로는,
    출력단이 상기 구동 트랜지스터의 게이트 단자와 연결되는 인버터;를 포함하고,
    상기 인버터의 입력단에 인가된 제 1 전압이 선형 변화하여 기설정된 임계 전압에 도달하는 경우, 상기 인버터의 출력단 전압이 그라운드 전압 또는 상기 전류원의 구동 전압이 되어 상기 구동 전류의 지속 시간을 제어하는 것을 특징으로 하는 화소 회로.
  7. 제 6 항에 있어서,
    상기 구동 전류는,
    상기 전류원에 상기 구동 전압이 인가되는 시점부터 상기 인버터의 출력단 전압이 상기 그라운드 전압 또는 상기 구동 전압이 되는 시점까지 지속되는 것을 특징으로 하는 화소 회로.
  8. 제 6 항에 있어서,
    상기 펄스 폭 제어 회로는,
    상기 인버터의 입력단 및 출력단 사이에 연결된 스위칭 소자; 및
    일 단이 상기 인버터의 입력단과 연결되는 제 2 커패시터;를 포함하고,
    상기 제 2 커패시터의 타 단에 펄스 폭 설정 전압이 입력되는 동안 상기 스위칭 소자가 온되면, 상기 스위칭 소자가 온된 동안 상기 인버터의 입력단은 상기 기설정된 임계 전압으로 세팅되고,
    상기 펄스 폭 설정 전압의 입력이 완료되면, 상기 인버터의 입력단 전압은 상기 세팅된 기설정된 임계 전압에서 상기 제 1 전압이 되는 것을 특징으로 하는 화소 회로.
  9. 제 8 항에 있어서,
    상기 제 1 전압은,
    상기 기설정된 임계 전압과 상기 펄스 폭 설정 전압의 차이값인 것을 특징으로 하는 화소 회로.
  10. 제 8 항에 있어서,
    상기 펄스 폭 제어 회로는,
    상기 전류원에 상기 구동 전압이 인가되고 상기 제 2 커패시터의 타 단에 선형 변화 전압이 입력됨에 따라, 상기 제 1 전압이 선형 변화하는 것을 특징으로 하는 화소 회로.
  11. 제 8 항에 있어서,
    상기 인버터 및 상기 스위칭 소자는, NMOSFET(N-channel Metal Oxide Semiconductor Field Effect Transistor)이고,
    상기 인버터는, 드레인 단자가 상기 구동 트랜지스터의 게이트 단자와 연결되고, 게이트 단자가 상기 제 2 커패시터의 일 단과 연결되며, 소스 단자가 그라운드에 연결되고,
    상기 스위칭 소자는, 드레인 단자가 상기 인버터의 게이트 단자 및 상기 제 2 커패시터의 일 단과 공통 연결되고, 소스 단자가 상기 인버터의 드레인 단자 및 상기 구동 트랜지스터의 게이트 단자와 공통 연결되며,
    상기 인버터의 게이트 단자에 인가된 상기 제 1 전압이 선형 증가하여 상기 기설정된 임계 전압에 도달하는 경우, 상기 인버터의 드레인 단자 전압이 상기 그라운드 전압이 되는 것을 특징으로 화소 회로.
  12. 제 11 항에 있어서,
    상기 펄스 폭 제어 회로는,
    상기 제 2 커패시터의 타 단에 제 2 전압의 펄스 폭 설정 전압이 입력되는 동안 상기 스위칭 소자의 게이트 단자에 제 2 인에이블 신호가 입력되면, 상기 제 2 인에이블 신호에 따라 상기 스위칭 소자가 온된 동안, 상기 인버터의 게이트 단자의 전압은 상기 기설정된 임계 전압으로 세팅되고,
    상기 펄스 폭 설정 전압이 상기 제 2 전압에서 0으로 떨어짐에 따라 상기 인버터의 게이트 단자 전압은 상기 세팅된 기설정된 임계 전압에서 상기 제 1 전압으로 떨어지는 것을 특징으로 하는 화소 회로.
  13. 제 8 항에 있어서,
    상기 인버터 및 상기 스위칭 소자는, PMOSFET(P-channel Metal Oxide Semiconductor Field Effect Transistor)이고,
    상기 인버터는, 드레인 단자가 상기 구동 트랜지스터의 게이트 단자와 연결되고, 게이트 단자가 상기 제 2 커패시터의 일 단과 연결되며, 소스 단자가 상기 전류원의 구동 전압 입력단에 연결되고,
    상기 스위칭 소자는, 소스 단자가 상기 인버터의 게이트 단자 및 상기 제 2 커패시터의 일 단과 공통 연결되고, 드레인 단자가 상기 인버터의 드레인 단자 및 상기 구동 트랜지스터의 게이트 단자와 공통 연결되며,
    상기 인버터의 게이트 단자에 인가된 상기 제 1 전압이 선형 감소하여 상기 기설정된 임계 전압에 도달하는 경우, 상기 인버터의 드레인 단자 전압이 상기 전류원의 구동 전압이 되는 것을 특징으로 화소 회로.
  14. 제 13 항에 있어서,
    상기 펄스 폭 제어 회로는,
    상기 제 2 커패시터의 타 단에 제 3 전압의 펄스 폭 설정 전압이 입력되는 동안 상기 스위칭 소자의 게이트 단자에 제 3 인에이블 신호가 입력되면, 상기 제 3 인에이블 신호에 따라 상기 스위칭 소자가 온된 동안, 상기 인버터의 게이트 단자의 전압은 상기 기설정된 임계 전압으로 세팅되고,
    상기 펄스 폭 설정 전압이 상기 제 3 전압에서 0으로 상승함에 따라 상기 인버터의 게이트 단자 전압은 상기 세팅된 기설정된 임계 전압에서 상기 제 1 전압으로 상승하는 것을 특징으로 하는 화소 회로.
  15. 제 6 항에 있어서,
    상기 펄스 폭 제어 회로는,
    출력단이 상기 인버터의 입력단과 연결되는 CMOSFET(Complementary Metal Oxide Semiconductor Field Effect Transistor) 인버터;
    일 단이 상기 CMOSFET 인버터의 입력단과 연결되는 제 3 커패시터; 및
    싱기 CMOSFET 인버터의 입력단 및 출력단 사이에 연결된 스위칭 소자; 를 포함하고,
    상기 제 3 커패시터의 타 단에 펄스 폭 설정 전압이 입력되는 동안 상기 스위칭 소자가 온되면, 상기 스위칭 소자가 온된 동안 상기 인버터의 입력단은 상기 기설정된 전압으로 세팅되고,
    상기 펄스 폭 설정 전압의 입력이 완료되면, 상기 인버터의 입력단 전압은 상기 세팅된 기설정된 임계 전압에서 상기 제 1 전압이 되는 것을 특징으로 하는 화소 회로.
  16. 제 8 항에 있어서,
    상기 구동 트랜지스터의 게이트 단자에 서로 다른 크기의 전압을 인가하기 위한 진폭 설정 회로; 및
    상기 전류원에 상기 구동 전압이 인가되기 전까지 상기 진폭 설정 회로와 상기 펄스 폭 제어 회로를 전기적으로 분리하는 제 3 트랜지스터;를 포함하는 것을 특징으로 하는 화소 회로.
  17. 제 1 항에 있어서,
    상기 구동 트랜지스터는,
    상기 구동 트랜지스터의 동작 영역 중 포화 영역에서 동작하는 것을 특징으로 하는 화소 회로.
  18. 제 1 항에 있어서,
    상기 발광 소자는,
    LED(Light Emitting Diode) 또는 OLED(Organic Light Emitting Diode)인 것을 특징으로 하는 화소 회로.
  19. 복수의 화소 회로를 포함하며, 영상을 디스플레이하는 디스플레이 패널;
    상기 디스플레이 패널을 구동하는 패널 구동부; 및
    상기 복수의 화소 회로에 포함된 발광 소자로 인가되는 구동 전류의 진폭 및 지속 시간 중 적어도 하나에 기초하여 상기 영상의 계조를 표현하는 프로세서;를 포함하고,
    상기 복수의 화소 회로 각각은,
    상기 구동 전류에 따라 발광하는 발광 소자;
    상기 발광 소자와 연결되는 구동 트랜지스터를 포함하며, 상기 구동 트랜지스터의 게이트 단자에 인가된 전압의 크기에 따라 다른 진폭의 구동 전류를 상기 발광 소자로 제공하는 전류원; 및
    상기 구동 트랜지스터의 게이트 단자에 인가된 전압을 제어하여 상기 구동 전류의 지속 시간을 제어하는 펄스 폭 제어 회로;를 포함하는 것을 특징으로 하는 디스플레이 장치.
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