WO2023209793A1 - 半導体装置 - Google Patents

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WO2023209793A1
WO2023209793A1 PCT/JP2022/018852 JP2022018852W WO2023209793A1 WO 2023209793 A1 WO2023209793 A1 WO 2023209793A1 JP 2022018852 W JP2022018852 W JP 2022018852W WO 2023209793 A1 WO2023209793 A1 WO 2023209793A1
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WO
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electrode
plan
view
substrate
semiconductor device
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PCT/JP2022/018852
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亮司 村井
英夫 河面
直樹 吉松
Original Assignee
三菱電機株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Definitions

  • the technology disclosed in this specification relates to power semiconductor technology.
  • a conventional power device module includes a P electrode, an N electrode, and an AC electrode. Each electrode is provided on a first side surface on the outside of the frame of the power device module, or on a second side surface that is the side surface opposite to the first side surface.
  • the oscillation phenomenon can be suppressed by connecting the AC electrodes and the N electrodes between the power device modules connected in parallel.
  • a third side surface that is perpendicular to the above-mentioned first side surface and second side surface, and a side surface opposite to the third side surface.
  • Other power device modules are arranged facing the fourth side surface.
  • Patent Document 1 a power device module in which an AC electrode and an N electrode are provided on a side surface perpendicular to a side surface on which the P electrode and N electrode are provided, is Arrange them with the provided sides facing each other. Then, the AC electrodes and the N electrodes of adjacent power device modules can be easily connected to each other, and the oscillation phenomenon can be suppressed.
  • the electrodes are wired so as to overlap each other in a plan view within the sealing resin of the power device module. Electrodes wired to overlap each other in a plan view need to be spaced apart from each other in order to maintain insulation. This poses a problem in that the size of the device increases.
  • the technology disclosed in this specification was developed in view of the problems described above, and facilitates wiring when used in parallel connection while suppressing an increase in the size of the device. It is a technology for
  • a semiconductor device that is a first aspect of the technology disclosed in the present specification includes a substrate, at least one semiconductor element provided on an upper surface of the substrate, and electrically connected to the semiconductor element, and a P-electrode extending outward in plan view from a first side surface; and a P electrode electrically connected to the semiconductor element and outward in plan view from a second side surface opposite to the first side surface.
  • a third side surface that is electrically connected to the semiconductor element and the AC electrode and intersects the first side surface; a first connection electrode provided extending outward in plan view from at least one of the fourth side surfaces; and a first connection electrode that is electrically connected to the semiconductor element and that a second connection electrode extending outward from at least one of the P electrodes and the AC electrode in plan view, above the substrate, the first connection electrode is connected to both the P electrode and the AC electrode in plan view. Above the substrate, the second connection electrode does not overlap with either the P electrode or the AC electrode in plan view.
  • connection electrode is provided on a side surface that intersects with the side surface on which the P electrode and the AC electrode are provided, so that the configuration is used in parallel connection. It is possible to facilitate wiring while suppressing oscillation when connecting wires. Further, since the connection electrode is provided above the substrate so as not to overlap with either the P electrode or the AC electrode in plan view, it is possible to downsize the device.
  • FIG. 1 is a plan view showing an example of the configuration of a semiconductor device according to an embodiment
  • FIG. 1 is a plan view showing an example of the configuration of a semiconductor device according to an embodiment
  • FIG. 1 is a plan view showing an example of the configuration of a semiconductor device according to an embodiment
  • FIG. 1 is a perspective view showing an example of a configuration of a semiconductor device according to an embodiment
  • FIG. 1 is a perspective view showing an example of a configuration of a semiconductor device according to an embodiment
  • FIG. FIG. 3 is a side view of the configuration shown in the figure.
  • 1 is a perspective view showing an example of a configuration of a semiconductor device according to an embodiment
  • FIG. 1 is a side view showing an example of a configuration of a semiconductor device according to an embodiment
  • FIG. 1 is a side view showing an example of a configuration of a semiconductor device according to an embodiment
  • FIG. 1 is a side view showing an example of a configuration of a semiconductor device according to an embodiment
  • FIG. 1 is a side view showing an example of a configuration of a semiconductor device according to an embodiment
  • FIG. 1 is a plan view showing an example of the configuration of a semiconductor device according to an embodiment
  • FIG. 2 is a plan view showing an example of the configuration of a semiconductor device.
  • ordinal numbers such as “first” or “second” are sometimes used in the description of the present specification, these terms will not be used to facilitate understanding of the content of the embodiments. These ordinal numbers are used for convenience and the content of the embodiments is not limited to the order that can occur based on these ordinal numbers.
  • FIG. 11 is a plan view showing an example of the configuration of a semiconductor device.
  • an N electrode 161, a P electrode 131, and an AC electrode 151 are provided so as to protrude outside the frame of the substrate 100 while being partially covered with the resin portion 80.
  • the N electrode 161 and the P electrode 131 are provided outside the frame on the first side surface of the substrate 100.
  • the AC electrode 151 is provided outside the frame of the second side surface, which is the side surface opposite to the first side surface.
  • FIG. 1 is a plan view showing an example of the configuration of a semiconductor device according to this embodiment.
  • the semiconductor device has a metal layer 11, a metal layer 12, and a metal layer 13 formed on the upper surface of a substrate 100 while being spaced apart from each other.
  • a P electrode 31 is bonded to the upper surface of the metal layer 11 via a bonding portion 21 . Further, a semiconductor element 41 is bonded to the upper surface of the metal layer 11. That is, the P electrode 31 is electrically connected to the semiconductor element 41 via the metal layer 11. Furthermore, an AC electrode 53 is bonded to the upper surface of the semiconductor element 41 . Further, the AC electrode 53 is wired (connected) to the AC electrode 52. Furthermore, the AC electrode 53 is bonded to the metal layer 12 via the bonding portion 22 .
  • An AC electrode 51 is bonded to the upper surface of the metal layer 12 via a bonding portion 23 . That is, AC electrode 53 is electrically connected to AC electrode 51 via metal layer 12 . Further, a semiconductor element 42 is bonded to the upper surface of the metal layer 12. That is, the AC electrode 51 is electrically connected to the semiconductor element 42 via the metal layer 12. Furthermore, an N electrode 63 is bonded to the upper surface of the semiconductor element 42 . Further, the N electrode 63 is bonded to the metal layer 13 via the bonding portion 24 .
  • the N electrode 62 is bonded to the upper surface of the metal layer 13 via the bonding portion 25. Further, an N electrode 61 is bonded to the upper surface of the metal layer 13 via a bonding portion 26 . The N electrode 61 is electrically connected to the semiconductor element 42 via the metal layer 13 and the N electrode 63.
  • the P electrode, N electrode, and AC electrode are, for example, lead terminals used in semiconductor devices.
  • Lead terminals are generally supplied as a lead frame, which is a strip-shaped thin metal plate punched out in a predetermined pattern, and are separated from the frame after necessary processing.
  • the P electrode 31 and the N electrode 61 are provided outside the frame on the first side surface of the substrate 100.
  • the AC electrode 51 is provided outside the frame of the second side surface, which is the side surface opposite to the first side surface.
  • the AC electrode 52 and the N electrode 62 are provided outside the frame of the third side surface, which is a side surface perpendicular to the first side surface. Further, the AC electrode 53 and the N electrode 63 are provided outside the frame of the fourth side surface, which is the side surface opposite to the third side surface.
  • the AC electrode 52 and the AC electrode 53 are electrically connected to the AC electrode 51 via the metal layer 12. Further, N electrode 62 and N electrode 63 are electrically connected to N electrode 61 via metal layer 13 .
  • the AC electrode 52 and the AC electrode 53 are arranged without overlapping with any of the P electrode 31, the AC electrode 51, and the N electrode 61 in a plan view.
  • Ru is arranged above the substrate 100, which overlaps the substrate 100 in a plan view.
  • the N electrode 62 and the N electrode 63 are arranged without overlapping with any of the P electrode 31, the AC electrode 51, and the N electrode 61 in a plan view.
  • the AC electrodes 52 and the N electrodes 62 are provided outside the frame on the third side, without intersecting each other (that is, without overlapping in plan view), and on the fourth side.
  • An AC electrode 53 and an N electrode 63 can be provided outside the frame.
  • none of the AC electrode 52, the AC electrode 53, the N electrode 62, and the N electrode 63 is provided at a position that does not overlap with the P electrode 31 in a plan view. .
  • the AC electrode 52, AC electrode 53, N electrode 62, and N electrode 63 are provided at positions that do not overlap with the AC electrode 51 in plan view.
  • the AC electrode 52, the AC electrode 53, the N electrode 62, and the N electrode 63 are provided at positions that do not overlap with the N electrode 61 in a plan view.
  • the semiconductor device prefferably has at least one semiconductor element.
  • FIG. 2 is a plan view showing an example of the configuration of a semiconductor device according to this embodiment.
  • the semiconductor device has a metal layer 11 and a metal layer 12 formed on the upper surface of a substrate 100A, with a metal layer 11 and a metal layer 12 spaced apart from each other.
  • a P electrode 31 is bonded to the upper surface of the metal layer 11 via a bonding portion 21 .
  • a semiconductor element 41 is bonded to the upper surface of the metal layer 11.
  • an AC electrode 53A is bonded to the upper surface of the semiconductor element 41.
  • the AC electrode 53A is wired (connected) to the AC electrode 52A.
  • the AC electrode 53A is bonded to the metal layer 12 via the bonding portion 22.
  • An AC electrode 51 is bonded to the upper surface of the metal layer 12 via a bonding portion 23 . Further, a semiconductor element 42 is bonded to the upper surface of the metal layer 12. Furthermore, an N electrode 63A is bonded to the upper surface of the semiconductor element 42. Further, the N electrode 63A is wired (connected) to the N electrode 62A.
  • the P electrode 31 is provided outside the frame on the first side surface of the substrate 100A.
  • the AC electrode 51 is provided outside the frame of the second side surface, which is the side surface opposite to the first side surface.
  • the AC electrode 52A and the N electrode 62A are provided outside the frame of the third side surface, which is a side surface perpendicular to the first side surface. Further, the AC electrode 53A and the N electrode 63A are provided outside the frame of the fourth side surface, which is the side surface opposite to the third side surface.
  • the AC electrode 52A and the AC electrode 53A are electrically connected to the AC electrode 51 via the metal layer 12.
  • the AC electrode 52A and the N electrode 62A are provided outside the frame on the third side surface without three-dimensionally intersecting each other (that is, without overlapping in plan view) within the frame of the substrate 100, and the electrodes on the fourth side surface are provided outside the frame on the third side surface.
  • An AC electrode 53A and an N electrode 63A can be provided outside the frame. Furthermore, since the first side surface is not provided with an N electrode, the device can be made smaller.
  • FIG. 3 is a plan view showing an example of the configuration of a semiconductor device according to this embodiment.
  • the configuration shown in FIG. 3 is a state in which the configuration shown in FIG. Semiconductor element 42, part of P electrode 31, part of N electrode 61, part of AC electrode 52, part of AC electrode 53, part of N electrode 62, part of N electrode 63, and part of AC electrode 51.
  • This corresponds to a configuration in which a plurality of third side surfaces and fourth side surfaces are arranged adjacent to each other so as to face each other, with a portion covered by the resin portion 80.
  • the AC electrode 52, the AC electrode 53, the N electrode 62, and the N electrode 63 are all provided at positions that do not overlap with the P electrode 31 in plan view. It will be done. Further, inside the resin portion 80, the AC electrode 52, the AC electrode 53, the N electrode 62, and the N electrode 63 are provided at positions that do not overlap with the AC electrode 51 in a plan view. Further, inside the resin portion 80, the AC electrode 52, the AC electrode 53, the N electrode 62, and the N electrode 63 are provided at positions that do not overlap with the N electrode 61 in a plan view.
  • the AC electrode 52 on the third side and the AC electrode 53 on the fourth side of the substrates 100 which are arranged next to each other (opposing each other) are joined (i.e., facing each other).
  • the AC electrodes on the opposite sides are connected to each other
  • the N electrode 62 on the third side and the N electrode 63 on the fourth side are joined (that is, the N electrodes on the opposite sides are connected) .
  • the method of joining these electrodes is, for example, welding, bolting, or soldering.
  • FIG. 4 is a perspective view showing an example of the configuration of a semiconductor device according to this embodiment.
  • the structure shown in FIG. 4 is a structure in which a resin part 80 is formed above the structure shown in FIG. 2, and an N bus bar 70 is further provided on the upper surface of the resin part 80.
  • the N bus bar 70 is connected to the N electrode 62 and the N electrode 63, respectively. Further, the N bus bar 70 is extended and formed at a position adjacent to the P electrode 31 outside the frame of the first side surface of the substrate 100A.
  • the N bus bar 70 since the N bus bar 70 is located above the semiconductor device, the N bus bar 70 on the upper surface of the resin part 80 becomes a flat plate parallel to the wiring in the resin part 80. Therefore, inductance can be suppressed.
  • FIG. 5 is a perspective view showing an example of the configuration of a semiconductor device according to this embodiment.
  • a resin part 80 is formed above the structure shown in FIG.
  • the structure is Further, FIG. 6 is a side view of the configuration shown in FIG. 5.
  • the N bus bar 72 is connected to the N electrode 62 and the N electrode 63, respectively. Further, the N bus bar 72 is formed to extend outside the frame of the first side surface of the substrate 100A so as to form a parallel flat plate with the P electrode 31A. That is, outside the frame of the first side surface, the N bus bar 72 is arranged to overlap with the P electrode 31A in a plan view.
  • the N electrode 61 and the P electrode 31 in FIG. 1 may be arranged to overlap in plan view outside the frame of the first side surface.
  • FIG. 7 is a perspective view showing an example of the configuration of a semiconductor device according to this embodiment.
  • the structure shown in FIG. 7 is a structure in which a resin part 80A is formed above the structure shown in FIG. 2, and an N bus bar 70A is further provided on the upper surface of the resin part 80.
  • the N bus bar 70A is connected to the N electrode 62 and the N electrode 63, respectively. Further, the N bus bar 70A is formed to extend outside the frame of the first side surface of the substrate 100A at a position adjacent to the P electrode 31.
  • a plurality of holes 70B are formed in the N bus bar 70A. Then, the N bus bar 70A and the resin portion 80A are connected so that the plurality of convex portions 82 formed on the upper surface of the resin portion 80A fit into the holes 70B (that is, so that the convex portions 82 overlap the holes 70B in plan view). A relative position is determined. Note that there may be one protrusion 82 and one hole 70B.
  • the relative positions of the N bus bar 70A and the resin portion 80A are determined by the hole 70B and the convex portion 82, so that positional displacement during assembly of the semiconductor device can be suppressed.
  • FIG. 8 is a side view showing an example of the configuration of a semiconductor device according to this embodiment.
  • the structure shown in FIG. 8 is a structure in which the shape of the resin part in the structure shown in FIG. 4 is deformed.
  • a guide portion 84 is formed on the upper surface of the resin portion 80B.
  • the guide portion 84 is a convex portion on the upper surface of the resin portion 80B.
  • the N bus bar 74 is connected to the N electrode 62 and the N electrode 63, respectively.
  • the N bus bar 74 is arranged adjacent to the guide part 84 at a position sandwiched between the guide parts 84 in a plan view on the upper surface of the resin part 80B.
  • the N bus bar 74 is placed on the upper surface of the resin part 80B while being sandwiched and fixed between the two guide parts 84.
  • the N bus bar 74 may be surrounded by a guide portion 84 that is continuously provided in the circumferential direction. Further, both the convex portion 82 and the guide portion 84 shown in FIG. 7 may be provided.
  • the N bus bar 74 is positioned by fitting between the guide portions 84, and positional shift during assembly of the semiconductor device can be suppressed. Further, by forming the guide portion 84, if the creepage distance between the N bus bar 74 and the AC electrode is maintained long, the insulation strength can be improved.
  • FIG. 9 is a side view showing an example of the configuration of a semiconductor device according to this embodiment.
  • the structure shown in FIG. 9 is a structure in which the shape of at least one of the AC electrode and the N electrode in the structure shown in FIG. 1 is deformed.
  • the N electrode 63A has a curved portion 63B, and the height of the end connected to the N electrode 62 in the adjacent power device module can be reduced.
  • the bending portion 63B bends (moves) the end of the N electrode 63A toward the upper surface of the substrate 100 by the thickness of the N electrode 63A, for example.
  • the component installed on the top of the semiconductor device is, for example, a bus bar or a control board.
  • the electrode having the curved part may be the N electrode 62, the AC electrode 52, the AC electrode 53, etc. .
  • both the electrode provided outside the frame on the third side surface and the electrode provided outside the frame on the fourth side surface may have a curved portion.
  • FIG. 10 is a plan view showing an example of the configuration of a semiconductor device according to this embodiment.
  • the structure shown in FIG. 10 is an electrode that is not connected to the other side in the adjacent power device module among the structures shown in FIG.
  • the electrode 52, the unjoined AC electrode 53 on the fourth side surface, the unjoined N electrode 62 on the third side surface, and the unjoined N electrode 63 on the fourth side surface are outside the frame of the side surface of the relevant location. Not placed. Note that it is sufficient that any one of the electrodes in adjacent power device modules that are not connected to the other side is not bonded, and as shown in FIG. This is not limited to the case where all of the electrodes that are not connected are not connected.
  • the semiconductor element may be made of SiC.
  • the replacement may be performed across multiple embodiments. That is, the respective configurations shown as examples in different embodiments may be combined to produce similar effects.
  • the semiconductor device includes the substrate 100 (or substrate 100A), at least one semiconductor element 41 (or semiconductor element 42), and the P electrode 31 (or P electrode 31A). ), an AC electrode 51, a first connection electrode, and a second connection electrode.
  • the first connection electrode corresponds to, for example, at least one of the AC electrode 52, the AC electrode 52A, the AC electrode 53, or the AC electrode 53A.
  • the second connection electrode corresponds to, for example, at least one of the N electrode 62, the N electrode 62A, the N electrode 63, or the N electrode 63A.
  • the semiconductor element 41 is provided on the upper surface of the substrate 100.
  • P electrode 31 is electrically connected to semiconductor element 41 .
  • the P electrode 31 is provided extending outward from the first side surface of the substrate 100 in plan view.
  • AC electrode 51 is electrically connected to semiconductor element 41 .
  • the AC electrode 51 is provided extending outward from the second side surface opposite to the first side surface in a plan view.
  • AC electrode 52 is electrically connected to semiconductor element 41 and AC electrode 51 .
  • the AC electrode 52 is provided extending outward in plan view from at least one of a third side surface intersecting the first side surface and a fourth side surface opposite to the third side surface.
  • N electrode 62 is electrically connected to semiconductor element 41 .
  • the N electrode 62 is provided extending outward from at least one of the third side surface and the fourth side surface in plan view.
  • the AC electrode 52 does not overlap with either the P electrode 31 or the AC electrode 51 in plan view.
  • the N electrode 62 does not overlap with either the P electrode 31 or the AC electrode 51 in plan view.
  • the AC electrode 52, the AC electrode 53, the N electrode 62, and the N electrode 63, which are connection electrodes are provided on a side surface that intersects with the side surface on which the P electrode 31 and the AC electrode 51 are provided. Therefore, when the configurations are connected in parallel and used, wiring can be easily performed while suppressing oscillation. Further, above the substrate 100, the AC electrode 52, the AC electrode 53, the N electrode 62, and the N electrode 63, which are connection electrodes, are provided so as not to overlap with either the P electrode 31 or the AC electrode 51 in plan view. Therefore, it is possible to downsize the device.
  • the semiconductor device includes the resin portion 80 (or the resin portion 80A, the resin portion 80B).
  • the resin part 80 is provided on the upper surface of the substrate 100 to cover the semiconductor element 41, a part of the P electrode 31, a part of the AC electrode 51, a part of the AC electrode 52, and a part of the N electrode 62. It will be done.
  • the AC electrode 52 does not overlap with either the P electrode 31 or the AC electrode 51 in plan view.
  • the N electrode 62 does not overlap with either the P electrode 31 or the AC electrode 51 in plan view.
  • each of the AC electrode 52, AC electrode 53, N electrode 62, and N electrode 63 is provided inside the resin part 80 so as not to overlap with either the P electrode 31 or the AC electrode 51 in plan view. It will be done. Therefore, it is possible to downsize the device.
  • the semiconductor device includes the N electrode 61 (or N bus bar 70, N bus bar 70A, N bus bar 72, and N bus bar 74).
  • N electrode 62 is electrically connected to N electrode 61.
  • the AC electrode 52, the AC electrode 53, the N electrode 62, and the N electrode 63 do not overlap with any of the P electrode 31, the AC electrode 51, and the N electrode 61 in plan view. It is set up like this. Therefore, it is possible to downsize the device.
  • the resin part 80 is provided to cover a part of the N electrode 61 as well.
  • the AC electrode 52 does not overlap with the N electrode 61 in plan view.
  • the N electrode 62 does not overlap with the N electrode 61 in plan view.
  • the AC electrode 52, the AC electrode 53, the N electrode 62, and the N electrode 63 each overlap with any of the P electrode 31, the AC electrode 51, and the N electrode 61 in plan view inside the resin part 80. It is set up so that it does not occur. Therefore, it is possible to downsize the device.
  • the N bus bar 70 is arranged on the upper surface of the resin part 80. According to such a configuration, since the N bus bar 70 is located above the semiconductor device, the N bus bar 70 on the upper surface of the resin section 80 becomes a flat plate parallel to the wiring inside the resin section 80. Therefore, inductance can be suppressed.
  • At least one convex portion 82 is formed on the upper surface of the resin portion 80A.
  • At least one hole 70B into which the protrusion 82 fits is formed in the N bus bar 70A at a position overlapping the protrusion 82 in plan view. According to such a configuration, the relative positions of the N bus bar 70A and the resin portion 80A can be easily determined by the hole 70B and the convex portion 82, and it is also possible to suppress positional displacement during assembly of the semiconductor device.
  • At least one guide portion 84 is formed on the upper surface of the resin portion 80B.
  • the N bus bar 74 on the upper surface of the resin portion 80B is arranged adjacent to the guide portion 84 in plan view. According to such a configuration, the N bus bar 74 is easily positioned by fitting between the guide portions 84, and misalignment during assembly of the semiconductor device can be suppressed. Further, by forming the guide portion 84, if the creepage distance between the N bus bar 74 and the AC electrode is maintained long, the insulation strength can be improved.
  • the N bus bar 70 provided extending from the first side surface is adjacent to the P electrode 31 provided extending from the first side surface in a plan view. According to such a configuration, since the N bus bar 70 is located above the semiconductor device, the N bus bar 70 on the upper surface of the resin section 80 becomes a flat plate parallel to the wiring inside the resin section 80. Therefore, inductance can be suppressed.
  • the N bus bar 72 provided extending from the first side surface overlaps the P electrode 31A provided extending from the first side surface in a plan view. According to such a configuration, inductance can be effectively suppressed. Further, since the P electrode 31A and the N bus bar 72 are located at a position where they overlap outside the frame of the first side surface, it is possible to downsize the semiconductor device.
  • the semiconductor device includes a plurality of substrates 100.
  • a semiconductor element 41, a P electrode 31, an AC electrode 51, an AC electrode 52, and an N electrode 62 are provided on each substrate 100.
  • each of the plurality of substrates 100 arranged adjacent to each other is referred to as a first substrate and a second substrate.
  • the fourth side surface of the first substrate and the third side surface of the second substrate are arranged to face each other.
  • the AC electrode 52 is provided extending outward from the fourth side surface of the first substrate in plan view, and the AC electrode 52 is provided extending outward from the third side surface of the second substrate in plan view. Connected.
  • an N electrode 62 provided extending outward in plan view from the fourth side surface of the first substrate and an N electrode 62 provided extending outward in plan view from the third side surface of the second substrate are provided. Connected. According to such a configuration, parallel connection is achieved by connecting the AC electrodes 52 and 53 of adjacent power device modules and connecting the N electrodes 62 and 63 of adjacent power device modules. The oscillation of the semiconductor elements can be suppressed by reducing the potential difference between the semiconductor elements in the plurality of power device modules.
  • At least one of the AC electrode 52 and the N electrode 62 is formed on the third side surface of the first substrate and the fourth side surface of the second substrate. It does not extend from at least one of them. According to such a configuration, since the N electrode and the AC electrode are not provided on the surface that does not face adjacent power device modules, it is possible to maintain good insulation on the surface. Therefore, even if another device is placed facing the surface where the N electrode and AC electrode are not provided, there is no need to separately consider the insulation distance, and an increase in device size can be suppressed. .
  • At least one of the AC electrode 52 and the N electrode 63A which is provided to extend outward from the fourth side surface in a plan view, is provided at a curved portion outside the resin portion 80. 63B. Then, the bending portion 63B bends the end portion extending outward from the fourth side surface in plan view toward the upper surface side of the substrate 100. According to such a configuration, when the semiconductor devices are arranged adjacent to each other, the height of the joint between the electrodes of the adjacent semiconductor devices can be reduced. Therefore, by ensuring a sufficient insulation distance, it is possible to maintain good insulation between the N electrode 63A and the components installed on the top of the semiconductor device.
  • the semiconductor of the semiconductor element 41 is made of SiC. According to such a configuration, by using SiC for the semiconductor of the semiconductor element, the element size can be made smaller than when using a Si element. Therefore, the size of the semiconductor device can be reduced. As the size of a semiconductor device becomes smaller, the connection distance between semiconductor elements used in parallel connection becomes shorter, and the potential difference between the semiconductor elements can be reduced.
  • the material may contain other additives, such as an alloy. shall be included.
  • each component in the embodiments described above is a conceptual unit, and within the scope of the technology disclosed in this specification, a case where one component consists of a plurality of structures This includes a case where one component corresponds to a part of a certain structure, and a case where a plurality of components are included in one structure.
  • each component in the embodiments described above includes structures having other structures or shapes as long as they exhibit the same function.

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Abstract

装置のサイズの増大を抑制する。半導体装置は、基板の第１の側面から外側に延びて設けられるＰ電極と、第１の側面とは反対側の第２の側面から外側に延びて設けられるＡＣ電極と、第１の側面と交差する第３の側面、および、第３の側面とは反対側の第４の側面のうちの少なくとも一方から外側に延びて設けられる第１、第２の接続電極とを備え、基板の上方において、第１の接続電極が、Ｐ電極およびＡＣ電極のいずれとも重ならず、基板の上方において、第２の接続電極が、Ｐ電極およびＡＣ電極のいずれとも重ならない。

Description

半導体装置
　本願明細書に開示される技術は、電力用の半導体技術に関するものである。
　従来のパワーデバイスモジュールは、Ｐ電極と、Ｎ電極と、ＡＣ電極とを備えている。それぞれの電極は、パワーデバイスモジュールの枠体の外側の第１の側面、または、第１の側面の反対側の側面である第２の側面に設けられている。
　複数のパワーデバイスモジュールを並列接続で使用する際、並列接続されるパワーデバイスモジュール間のＡＣ電極同士およびＮ電極同士を結線することで、発振現象を抑えることができる。
　一般的に、複数のパワーデバイスモジュールを並列接続して使用する場合、上記の第１の側面、第２の側面それぞれと垂直な側面である第３の側面および第３の側面の反対側の側面である第４の側面に対向して、他のパワーデバイスモジュールを並べる。
　そのため、対向する第３の側面および第４の側面にＡＣ電極またはＮ電極が設けられることで、並列接続されるパワーデバイスモジュール間のＡＣ電極同士またはＮ電極同士の結線が容易となる。
　たとえば、特許文献１に例が示されているように、Ｐ電極、Ｎ電極が設けられた側面と垂直な側面にＡＣ電極、Ｎ電極が設けられたパワーデバイスモジュールを、ＡＣ電極、Ｎ電極が設けられた側面を対向させつつ並べる。そうすると、隣り合うパワーデバイスモジュールのＡＣ電極同士、Ｎ電極同士を容易に結線することができ、発振現象を抑えることができる。
特開２０１９－１６９６０９号公報
　特許文献１に示された構造では、パワーデバイスモジュールの封止樹脂内で電極同士が平面視で重なりつつ配線されている。平面視で重なって配線された電極同士では、絶縁性を保つために互いを遠ざける必要がある。そうすると、装置のサイズが増大してしまうという問題がある。
　本願明細書に開示される技術は、以上に記載されたような問題を鑑みてなされたものであり、並列接続されて使用される際の結線を容易にしつつ、装置のサイズの増大を抑制するための技術である。
　本願明細書に開示される技術の第１の態様である半導体装置は、基板と、前記基板の上面に設けられる少なくとも１つの半導体素子と、前記半導体素子と電気的に接続され、かつ、前記基板の第１の側面から平面視で外側に延びて設けられるＰ電極と、前記半導体素子と電気的に接続され、かつ、前記第１の側面とは反対側の第２の側面から平面視で外側に延びて設けられるＡＣ電極と、前記半導体素子および前記ＡＣ電極と電気的に接続され、かつ、前記第１の側面と交差する第３の側面、および、前記第３の側面とは反対側の第４の側面のうちの少なくとも一方から平面視で外側に延びて設けられる第１の接続電極と、前記半導体素子と電気的に接続され、かつ、前記第３の側面および前記第４の側面のうちの少なくとも一方から平面視で外側に延びて設けられる第２の接続電極とを備え、前記基板の上方において、前記第１の接続電極が、前記Ｐ電極および前記ＡＣ電極のいずれとも平面視で重ならず、前記基板の上方において、前記第２の接続電極が、前記Ｐ電極および前記ＡＣ電極のいずれとも平面視で重ならない。
　本願明細書に開示される技術の少なくとも第１の態様によれば、接続電極がＰ電極およびＡＣ電極が設けられる側面とは交差する側面に設けられることで、当該構成が並列接続されて使用される際の、発振を抑制しつつ行われる結線を容易にすることができる。また、基板の上方で接続電極がＰ電極およびＡＣ電極のいずれとも平面視で重ならないように設けられるため、装置の小型化が可能となる。
　また、本願明細書に開示される技術に関連する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
実施の形態に関する半導体装置の構成の例を示す平面図である。 実施の形態に関する半導体装置の構成の例を示す平面図である。 実施の形態に関する半導体装置の構成の例を示す平面図である。 実施の形態に関する半導体装置の構成の例を示す斜視図である。 実施の形態に関する半導体装置の構成の例を示す斜視図である。 図に示された構成の側面図である。 実施の形態に関する半導体装置の構成の例を示す斜視図である。 実施の形態に関する半導体装置の構成の例を示す側面図である。 実施の形態に関する半導体装置の構成の例を示す側面図である。 実施の形態に関する半導体装置の構成の例を示す平面図である。 半導体装置の構成の例を示す平面図である。
　以下、添付される図面を参照しながら実施の形態について説明する。以下の実施の形態では、技術の説明のために詳細な特徴なども示されるが、それらは例示であり、実施の形態が実施可能となるためにそれらすべてが必ずしも必須の特徴ではない。
　なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化などが図面においてなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、断面図ではない平面図などの図面においても、実施の形態の内容を理解することを容易にするために、ハッチングが付される場合がある。
　また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
　また、本願明細書に記載される説明において、ある構成要素を「備える」、「含む」または「有する」などと記載される場合、特に断らない限りは、他の構成要素の存在を除外する排他的な表現ではない。
　また、本願明細書に記載される説明において、「第１の」または「第２の」などの序数が使われる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上使われるものであり、実施の形態の内容はこれらの序数によって生じ得る順序などに限定されるものではない。
　また、本願明細書に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置または方向を意味する用語が使われる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上使われるものであり、実施の形態が実際に実施される際の位置または方向とは関係しないものである。
　また、本願明細書に記載される説明において、「…の上面」または「…の下面」などと記載される場合、対象となる構成要素の上面自体または下面自体に加えて、対象となる構成要素の上面または下面に他の構成要素が形成された状態も含むものとする。すなわち、たとえば、「Ａの上面に設けられるＢ」と記載される場合、ＡとＢとの間に別の構成要素「Ｃ」が介在することを妨げるものではない。
　＜第１の実施の形態＞
　以下、本実施の形態に関する半導体装置について説明する。説明の便宜上、まず、発明者が知っている半導体装置の構成について説明する。
　また、以下の説明においては、「ＡとＢとが電気的に接続される」という表現は、構成Ａと構成Ｂとの間で双方向に電流が流れ得ることを意味するものとする。
　図１１は、半導体装置の構成の例を示す平面図である。図１１に示された半導体装置は、Ｎ電極１６１、Ｐ電極１３１およびＡＣ電極１５１が、樹脂部８０で部分的に覆われた状態で、基板１００の枠外に突き出して設けられている。
　ここで、Ｎ電極１６１およびＰ電極１３１は、基板１００の第１の側面の枠外に設けられている。一方で、ＡＣ電極１５１は、第１の側面の反対側の側面である第２の側面の枠外に設けられている。
　＜半導体装置の構成について＞
　図１は、本実施の形態に関する半導体装置の構成の例を示す平面図である。図１に例が示されるように、半導体装置は、基板１００の上面に、金属層１１、金属層１２および金属層１３が互いに離間しつつ形成されている。
　金属層１１の上面には、接合部２１を介してＰ電極３１が接合される。また、金属層１１の上面には、半導体素子４１が接合される。すなわち、Ｐ電極３１は、金属層１１を介して半導体素子４１と電気的に接続される。また、半導体素子４１の上面には、ＡＣ電極５３が接合される。また、ＡＣ電極５３は、ＡＣ電極５２に結線（接続）される。また、ＡＣ電極５３は、接合部２２を介して金属層１２に接合される。
　金属層１２の上面には、接合部２３を介してＡＣ電極５１が接合される。すなわち、ＡＣ電極５３は、金属層１２を介してＡＣ電極５１と電気的に接続される。また、金属層１２の上面には、半導体素子４２が接合される。すなわち、ＡＣ電極５１は、金属層１２を介して半導体素子４２と電気的に接続される。また、半導体素子４２の上面には、Ｎ電極６３が接合される。また、Ｎ電極６３は、接合部２４を介して金属層１３に接合される。
　金属層１３の上面には、接合部２５を介してＮ電極６２が接合される。また、金属層１３の上面には、接合部２６を介してＮ電極６１が接合される。Ｎ電極６１は、金属層１３、Ｎ電極６３を介して半導体素子４２と電気的に接続される。
　ここで、Ｐ電極、Ｎ電極およびＡＣ電極（出力端子）とは、たとえば、半導体装置に使われるリード端子である。リード端子は、一般的には、帯状の薄い金属板に所定のパターンで打ち抜かれたリードフレームとして供給され、必要な加工処理の後、フレームから切り離されて構成されるものである。
　Ｐ電極３１とＮ電極６１とは、基板１００の第１の側面の枠外に設けられている。ＡＣ電極５１は、第１の側面とは反対側の側面である第２の側面の枠外に設けられている。
　また、ＡＣ電極５２とＮ電極６２とは、第１の側面とは垂直な側面である第３の側面の枠外に設けられている。また、ＡＣ電極５３とＮ電極６３とは、第３の側面とは反対側の側面である第４の側面の枠外に設けられている。
　このような構成によれば、ＡＣ電極５２およびＡＣ電極５３が、金属層１２を介してＡＣ電極５１と電気的に接続される。また、Ｎ電極６２およびＮ電極６３が、金属層１３を介してＮ電極６１に電気的に接続される。
　より詳細には、基板１００と平面視で重なる基板１００の上方において、ＡＣ電極５２およびＡＣ電極５３が、Ｐ電極３１、ＡＣ電極５１およびＮ電極６１のいずれとも平面視で重ならずに配置される。同様に、基板１００と平面視で重なる基板１００の上方において、Ｎ電極６２およびＮ電極６３が、Ｐ電極３１、ＡＣ電極５１およびＮ電極６１のいずれとも平面視で重ならずに配置される。
　よって、基板１００の枠内では電極同士が立体交差せずに（すなわち、平面視で重ならずに）、第３の側面の枠外にＡＣ電極５２およびＮ電極６２を設け、第４の側面の枠外にＡＣ電極５３およびＮ電極６３を設けることができる。
　換言すると、基板１００と平面視で重なる基板１００の上方において、ＡＣ電極５２、ＡＣ電極５３、Ｎ電極６２およびＮ電極６３のいずれもが、Ｐ電極３１とは平面視で重ならない位置に設けられる。また、基板１００と平面視で重なる基板１００の上方において、ＡＣ電極５２、ＡＣ電極５３、Ｎ電極６２およびＮ電極６３のいずれもが、ＡＣ電極５１とは平面視で重ならない位置に設けられる。また、基板１００と平面視で重なる基板１００の上方において、ＡＣ電極５２、ＡＣ電極５３、Ｎ電極６２およびＮ電極６３のいずれもが、Ｎ電極６１とは平面視で重ならない位置に設けられる。
　なお、半導体装置に備えられる半導体素子は、少なくとも１つあればよい。
　＜第２の実施の形態＞
　本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図２は、本実施の形態に関する半導体装置の構成の例を示す平面図である。図２に例が示されるように、半導体装置は、基板１００Ａの上面に、金属層１１および金属層１２が互いに離間しつつ形成されている。
　金属層１１の上面には、接合部２１を介してＰ電極３１が接合される。また、金属層１１の上面には、半導体素子４１が接合される。また、半導体素子４１の上面には、ＡＣ電極５３Ａが接合される。また、ＡＣ電極５３Ａは、ＡＣ電極５２Ａに結線（接続）される。また、ＡＣ電極５３Ａは、接合部２２を介して金属層１２に接合される。
　金属層１２の上面には、接合部２３を介してＡＣ電極５１が接合される。また、金属層１２の上面には、半導体素子４２が接合される。また、半導体素子４２の上面には、Ｎ電極６３Ａが接合される。また、Ｎ電極６３Ａは、Ｎ電極６２Ａに結線（接続）される。
　Ｐ電極３１は、基板１００Ａの第１の側面の枠外に設けられている。ＡＣ電極５１は、第１の側面とは反対側の側面である第２の側面の枠外に設けられている。
　また、ＡＣ電極５２ＡとＮ電極６２Ａとは、第１の側面とは垂直な側面である第３の側面の枠外に設けられている。また、ＡＣ電極５３ＡとＮ電極６３Ａとは、第３の側面とは反対側の側面である第４の側面の枠外に設けられている。
　このような構成によれば、ＡＣ電極５２ＡおよびＡＣ電極５３Ａが、金属層１２を介してＡＣ電極５１と電気的に接続される。
　よって、基板１００の枠内では電極同士が立体交差せずに（すなわち、平面視で重ならずに）、第３の側面の枠外にＡＣ電極５２ＡおよびＮ電極６２Ａを設け、第４の側面の枠外にＡＣ電極５３ＡおよびＮ電極６３Ａを設けることができる。また、第１の側面にＮ電極を備えていないため、装置の小型化が可能となる。
　＜第３の実施の形態＞
　本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図３は、本実施の形態に関する半導体装置の構成の例を示す平面図である。図３に示された構成は、図１に示された構成が基板１００の上面で樹脂部８０によって部分的に覆われた状態、具体的には、それぞれの基板１００に対応する半導体素子４１、半導体素子４２、Ｐ電極３１の一部、Ｎ電極６１の一部、ＡＣ電極５２の一部、ＡＣ電極５３の一部、Ｎ電極６２の一部、Ｎ電極６３の一部およびＡＣ電極５１の一部が樹脂部８０に覆われた状態で、第３の側面と第４の側面とが対向するように隣り合って複数並べられた構成に対応する。
　図３に示された構成においては、樹脂部８０の内部において、ＡＣ電極５２、ＡＣ電極５３、Ｎ電極６２およびＮ電極６３のいずれもが、Ｐ電極３１とは平面視で重ならない位置に設けられる。また、樹脂部８０の内部において、ＡＣ電極５２、ＡＣ電極５３、Ｎ電極６２およびＮ電極６３のいずれもが、ＡＣ電極５１とは平面視で重ならない位置に設けられる。また、樹脂部８０の内部において、ＡＣ電極５２、ＡＣ電極５３、Ｎ電極６２およびＮ電極６３のいずれもが、Ｎ電極６１とは平面視で重ならない位置に設けられる。
　図３に例が示されるように、隣り合って（対向して）配置される基板１００の、第３の側面におけるＡＣ電極５２と第４の側面におけるＡＣ電極５３とが接合され（すなわち、対向する側面におけるＡＣ電極同士が接続され）、かつ、第３の側面におけるＮ電極６２と第４の側面におけるＮ電極６３とが接合される（すなわち、対向する側面におけるＮ電極同士が接続される）。これらの電極の接合方法は、たとえば、溶接、ボルト締結またははんだ接合などである。
　このような構成によれば、並列接続される複数のパワーデバイスモジュールにおける半導体素子の発振を抑制することができる。
　＜第４の実施の形態＞
　本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図４は、本実施の形態に関する半導体装置の構成の例を示す斜視図である。図４に示された構造は、図２に示された構造の上方に樹脂部８０が形成され、さらに、樹脂部８０の上面にＮバスバー７０が設けられた構造である。
　図４に例が示されるように、Ｎバスバー７０は、Ｎ電極６２およびＮ電極６３とそれぞれ接合している。また、Ｎバスバー７０は、基板１００Ａの第１の側面の枠外におけるＰ電極３１と隣り合う位置に、延びて形成されている。
　このような構成によれば、Ｎバスバー７０が半導体装置の上部に位置することで、樹脂部８０の上面におけるＮバスバー７０が、樹脂部８０内の配線と平行平板となる。よって、インダクタンスを抑制することができる。
　＜第５の実施の形態＞
　本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図５は、本実施の形態に関する半導体装置の構成の例を示す斜視図である。図５に示された構造は、図２に示された構造（ただし、Ｐ電極３１Ａは形状が変形）の上方に樹脂部８０が形成され、さらに、樹脂部８０の上面にＮバスバー７２が設けられた構造である。また、図６は、図５に示された構成の側面図である。
　図５および図６に例が示されるように、Ｎバスバー７２は、Ｎ電極６２およびＮ電極６３とそれぞれ接合している。また、Ｎバスバー７２は、基板１００Ａの第１の側面の枠外において、Ｐ電極３１Ａと平行平板となるように延びて形成されている。すなわち、第１の側面の枠外において、Ｎバスバー７２はＰ電極３１Ａと平面視で重なって配置される。
　このような構成によれば、効果的にインダクタンスを抑制することができる。なお、図１におけるＮ電極６１とＰ電極３１とが、第１の側面の枠外において平面視で重なって配置されてもよい。
　＜第６の実施の形態＞
　本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図７は、本実施の形態に関する半導体装置の構成の例を示す斜視図である。図７に示される構造は、図２に示された構造の上方に樹脂部８０Ａが形成され、さらに、樹脂部８０の上面にＮバスバー７０Ａが設けられた構造である。
　図７に例が示されるように、Ｎバスバー７０Ａは、Ｎ電極６２およびＮ電極６３とそれぞれ接合している。また、Ｎバスバー７０Ａは、基板１００Ａの第１の側面の枠外におけるＰ電極３１と隣り合う位置に、延びて形成されている。
　また、Ｎバスバー７０Ａには、複数の穴７０Ｂが形成される。そして、樹脂部８０Ａの上面に形成された複数の凸部８２が穴７０Ｂに嵌るように（すなわち、凸部８２が平面視で穴７０Ｂと重なるように）、Ｎバスバー７０Ａと樹脂部８０Ａとの相対位置が位置決めされる。なお、凸部８２および穴７０Ｂは、それぞれ１つであってもよい。
　このような構成によれば、Ｎバスバー７０Ａと樹脂部８０Ａとの相対位置が穴７０Ｂおよび凸部８２によって位置決めされるため、半導体装置の組み立て時の位置ずれを抑制することができる。
　＜第７の実施の形態＞
　本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図８は、本実施の形態に関する半導体装置の構成の例を示す側面図である。図８に示された構造は、図４に示された構造における樹脂部の形状が変形している構造である。
　図８に例が示されるように、樹脂部８０Ｂの上面にはガイド部８４が形成されている。ガイド部８４は、樹脂部８０Ｂの上面において凸形状となる部分である。また、Ｎバスバー７４は、Ｎ電極６２およびＮ電極６３とそれぞれ接合している。ここで、Ｎバスバー７４は、樹脂部８０Ｂの上面において、平面視でガイド部８４に挟まれる位置に、ガイド部８４に隣接して配置される。具体的には、Ｎバスバー７４は、２つのガイド部８４の間に挟まれて固定されつつ、樹脂部８０Ｂの上面に配置される。なお、Ｎバスバー７４は、周方向に連続して設けられるガイド部８４に周囲を囲まれていてもよい。また、図７に示された凸部８２とガイド部８４とが、双方備えられていてもよい。
　このような構成によれば、Ｎバスバー７４がガイド部８４の間に嵌ることによって位置決めされ、半導体装置の組み立て時の位置ずれを抑制することができる。また、ガイド部８４が形成されることによって、Ｎバスバー７４とＡＣ電極との間の沿面距離を長く保てば、絶縁強度を向上させることができる。
　＜第８の実施の形態＞
　本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図９は、本実施の形態に関する半導体装置の構成の例を示す側面図である。図９に示された構造は、図１に示された構造におけるＡＣ電極およびＮ電極のうちの少なくとも１つの形状が変形している構造である。
　図９に例が示されるように、Ｎ電極６３Ａは曲部６３Ｂを有しており、隣り合うパワーデバイスモジュールにおけるＮ電極６２と接続される端部の高さを低くすることができる。曲部６３Ｂは、たとえば、Ｎ電極６３Ａの端部を、基板１００の上面側へＮ電極６３Ａの厚み分だけ曲げる（移動させる）。
　このような構成によれば、十分な絶縁距離を確保することによって、半導体装置の上部に設置される部品とＮ電極６３Ａとの絶縁性を良好に保つことができる。なお、半導体装置の上部に設置される部品は、たとえば、バスバーまたは制御基板などである。
　なお、上記の説明では、Ｎ電極６３Ａが曲部６３Ｂを有している場合が示されたが、曲部を有する電極は、Ｎ電極６２、ＡＣ電極５２、ＡＣ電極５３などであってもよい。また、第３の側面の枠外に設けられる電極と第４の側面の枠外に設けられる電極との双方が、曲部を有していてもよい。
　＜第９の実施の形態＞
　本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図１０は、本実施の形態に関する半導体装置の構成の例を示す平面図である。図１０に示された構造は、図３に示された構造のうち、隣り合うパワーデバイスモジュールにおいて相手側と接続されていない電極、すなわち、図３における、第３の側面における接合されていないＡＣ電極５２、第４の側面における接合されていないＡＣ電極５３、第３の側面における接合されていないＮ電極６２、第４の側面における接合されていないＮ電極６３が、当該箇所の側面の枠外に配置されない。なお、隣り合うパワーデバイスモジュールにおいて相手側と接続されていない電極のうちのいずれか１つでも接合されていなければよく、図１０に示されるように、隣り合うパワーデバイスモジュールにおいて相手側と接続されていない電極のすべてが接合されていない場合に限られるものではない。
　このような構成によれば、Ｎ電極およびＡＣ電極が設けられていない面における絶縁性を良好に保つことができる。よって、Ｎ電極およびＡＣ電極が設けられていない面に対向して他のデバイスが配置される場合であっても絶縁距離を別途考慮する必要がないため、装置サイズの増大を抑制することができる。
　＜第１０の実施の形態＞
　本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　上記のいずれかの実施の形態において、半導体素子は、ＳｉＣからなるものであってもよい。
　＜以上に記載された実施の形態によって生じる効果について＞
　次に、以上に記載された実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。すなわち、以下では便宜上、対応づけられる具体的な構成のうちのいずれか１つのみが代表して記載される場合があるが、代表して記載された具体的な構成が対応づけられる他の具体的な構成に置き換えられてもよい。
　また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
　以上に記載された実施の形態によれば、半導体装置は、基板１００（または、基板１００Ａ）と、少なくとも１つの半導体素子４１（または、半導体素子４２）と、Ｐ電極３１（または、Ｐ電極３１Ａ）と、ＡＣ電極５１と、第１の接続電極と、第２の接続電極とを備える。ここで、第１の接続電極は、たとえば、ＡＣ電極５２、ＡＣ電極５２Ａ、ＡＣ電極５３またはＡＣ電極５３Ａなどのうちの少なくとも１つに対応するものである。また、第２の接続電極は、たとえば、Ｎ電極６２、Ｎ電極６２Ａ、Ｎ電極６３またはＮ電極６３Ａなどのうちの少なくとも１つに対応するものである。半導体素子４１は、基板１００の上面に設けられる。Ｐ電極３１は、半導体素子４１と電気的に接続される。また、Ｐ電極３１は、基板１００の第１の側面から平面視で外側に延びて設けられる。ＡＣ電極５１は、半導体素子４１と電気的に接続される。また、ＡＣ電極５１は、第１の側面とは反対側の第２の側面から平面視で外側に延びて設けられる。ＡＣ電極５２は、半導体素子４１およびＡＣ電極５１と電気的に接続される。また、ＡＣ電極５２は、第１の側面と交差する第３の側面、および、第３の側面とは反対側の第４の側面のうちの少なくとも一方から平面視で外側に延びて設けられる。Ｎ電極６２は、半導体素子４１と電気的に接続される。また、Ｎ電極６２は、第３の側面および第４の側面のうちの少なくとも一方から平面視で外側に延びて設けられる。そして、基板１００の上方において、ＡＣ電極５２が、Ｐ電極３１およびＡＣ電極５１のいずれとも平面視で重ならない。また、基板１００の上方において、Ｎ電極６２が、Ｐ電極３１およびＡＣ電極５１のいずれとも平面視で重ならない。
　このような構成によれば、接続電極であるＡＣ電極５２、ＡＣ電極５３、Ｎ電極６２およびＮ電極６３それぞれが、Ｐ電極３１およびＡＣ電極５１が設けられる側面とは交差する側面に設けられる。よって、当該構成が並列接続されて使用される際の、発振を抑制しつつ行われる結線を容易にすることができる。また、基板１００の上方で接続電極であるＡＣ電極５２、ＡＣ電極５３、Ｎ電極６２およびＮ電極６３それぞれが、Ｐ電極３１およびＡＣ電極５１のいずれとも平面視で重ならないように設けられる。よって、装置の小型化が可能となる。
　なお、上記の構成に本願明細書に例が示された他の構成を適宜追加した場合、すなわち、上記の構成としては言及されなかった本願明細書中の他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
　また、以上に記載された実施の形態によれば、半導体装置は、樹脂部８０（または、樹脂部８０Ａ、樹脂部８０Ｂ）を備える。樹脂部８０は、半導体素子４１と、Ｐ電極３１の一部と、ＡＣ電極５１の一部と、ＡＣ電極５２の一部と、Ｎ電極６２の一部とを覆って基板１００の上面に設けられる。そして、樹脂部８０中において、ＡＣ電極５２が、Ｐ電極３１およびＡＣ電極５１のいずれとも平面視で重ならない。また、樹脂部８０中において、Ｎ電極６２が、Ｐ電極３１およびＡＣ電極５１のいずれとも平面視で重ならない。このような構成によれば、樹脂部８０の内部でＡＣ電極５２、ＡＣ電極５３、Ｎ電極６２およびＮ電極６３それぞれが、Ｐ電極３１およびＡＣ電極５１のいずれとも平面視で重ならないように設けられる。よって、装置の小型化が可能となる。
　また、以上に記載された実施の形態によれば、半導体装置は、半導体素子４１と電気的に接続され、かつ、第１の側面から平面視で外側に延びて設けられるＮ電極６１（または、Ｎバスバー７０、Ｎバスバー７０Ａ、Ｎバスバー７２、Ｎバスバー７４）を備える。Ｎ電極６２が、Ｎ電極６１と電気的に接続される。このような構成によれば、基板１００の上方でＡＣ電極５２、ＡＣ電極５３、Ｎ電極６２およびＮ電極６３それぞれが、Ｐ電極３１、ＡＣ電極５１およびＮ電極６１のいずれとも平面視で重ならないように設けられる。よって、装置の小型化が可能となる。
　また、以上に記載された実施の形態によれば、樹脂部８０が、Ｎ電極６１の一部も覆って設けられる。そして、樹脂部８０中において、ＡＣ電極５２が、Ｎ電極６１とも平面視で重ならない。また、樹脂部８０中において、Ｎ電極６２が、Ｎ電極６１とも平面視で重ならない。このような構成によれば、樹脂部８０の内部でＡＣ電極５２、ＡＣ電極５３、Ｎ電極６２およびＮ電極６３それぞれが、Ｐ電極３１、ＡＣ電極５１およびＮ電極６１のいずれとも平面視で重ならないように設けられる。よって、装置の小型化が可能となる。
　また、以上に記載された実施の形態によれば、Ｎバスバー７０が、樹脂部８０の上面に配置される。このような構成によれば、Ｎバスバー７０が半導体装置の上部に位置することで、樹脂部８０の上面におけるＮバスバー７０が、樹脂部８０内の配線と平行平板となる。よって、インダクタンスを抑制することができる。
　また、以上に記載された実施の形態によれば、樹脂部８０Ａの上面に、少なくとも１つの凸部８２が形成される。そして、Ｎバスバー７０Ａの、凸部８２と平面視で重なる位置に、凸部８２が嵌まる少なくとも１つの穴７０Ｂが形成される。このような構成によれば、Ｎバスバー７０Ａと樹脂部８０Ａとの相対位置が穴７０Ｂおよび凸部８２によって容易に位置決めされ、また、半導体装置の組み立て時の位置ずれを抑制することができる。
　また、以上に記載された実施の形態によれば、樹脂部８０Ｂの上面に、少なくとも１つのガイド部８４が形成される。そして、樹脂部８０Ｂの上面におけるＮバスバー７４が、平面視でガイド部８４に隣接して配置される。このような構成によれば、Ｎバスバー７４がガイド部８４の間に嵌ることによって容易に位置決めされ、半導体装置の組み立て時の位置ずれを抑制することができる。また、ガイド部８４が形成されることによって、Ｎバスバー７４とＡＣ電極との間の沿面距離を長く保てば、絶縁強度を向上させることができる。
　また、以上に記載された実施の形態によれば、第１の側面から延びて設けられるＮバスバー７０が、第１の側面から延びて設けられるＰ電極３１と平面視で隣り合う。このような構成によれば、Ｎバスバー７０が半導体装置の上部に位置することで、樹脂部８０の上面におけるＮバスバー７０が、樹脂部８０内の配線と平行平板となる。よって、インダクタンスを抑制することができる。
　また、以上に記載された実施の形態によれば、第１の側面から延びて設けられるＮバスバー７２が、第１の側面から延びて設けられるＰ電極３１Ａと平面視で重なる。このような構成によれば、効果的にインダクタンスを抑制することができる。また、Ｐ電極３１ＡとＮバスバー７２が第１の側面の枠外において重なる位置にあるため、半導体装置の小型化が可能となる。
　また、以上に記載された実施の形態によれば、半導体装置は、基板１００を複数備える。そして、半導体素子４１、Ｐ電極３１、ＡＣ電極５１、ＡＣ電極５２およびＮ電極６２が、それぞれの基板１００に設けられる。ここで、隣り合って配置される複数の基板１００のそれぞれを、第１の基板および第２の基板とする。第１の基板の第４の側面と第２の基板の第３の側面とが対向して配置される。そして、第１の基板の第４の側面から平面視で外側に延びて設けられるＡＣ電極５２と、第２の基板の第３の側面から平面視で外側に延びて設けられるＡＣ電極５２とが接続される。また、第１の基板の第４の側面から平面視で外側に延びて設けられるＮ電極６２と、第２の基板の第３の側面から平面視で外側に延びて設けられるＮ電極６２とが接続される。このような構成によれば、隣り合うパワーデバイスモジュールのＡＣ電極５２とＡＣ電極５３とを接続し、かつ、隣り合うパワーデバイスモジュールのＮ電極６２とＮ電極６３とを接続することによって、並列接続される複数のパワーデバイスモジュールにおける半導体素子同士の電位差を減少させて、半導体素子の発振を抑制することができる。
　また、以上に記載された実施の形態によれば、ＡＣ電極５２およびＮ電極６２のうちの少なくとも一方が、第１の基板の第３の側面、および、第２の基板の第４の側面のうちの少なくとも１つからは延びて設けられない。このような構成によれば、隣り合うパワーデバイスモジュールに対向していない面にはＮ電極およびＡＣ電極が設けられていないため、当該面における絶縁性を良好に保つことができる。よって、Ｎ電極およびＡＣ電極が設けられていない面に対向して他のデバイスが配置される場合であっても絶縁距離を別途考慮する必要がないため、装置サイズの増大を抑制することができる。
　また、以上に記載された実施の形態によれば、第４の側面から平面視で外側に延びて設けられる、ＡＣ電極５２およびＮ電極６３Ａのうちの少なくとも一方が、樹脂部８０外で曲部６３Ｂを備える。そして、曲部６３Ｂが、第４の側面から平面視で外側に延びる端部を基板１００の上面側へ曲げる。このような構成によれば、半導体装置同士を隣り合うように配置する際に、隣り合う半導体装置の電極同士の接合部の高さを低くすることができる。そのため、十分な絶縁距離を確保することによって、半導体装置の上部に設置される部品とＮ電極６３Ａとの絶縁性を良好に保つことができる。
　また、以上に記載された実施の形態によれば、半導体素子４１の半導体が、ＳｉＣからなる。このような構成によれば、半導体素子の半導体にＳｉＣを使用することによって、Ｓｉ素子を使用する場合と比べて素子サイズを小さくすることができる。そのため、半導体装置のサイズを小さくすることができる。半導体装置のサイズが小さくなると、並列接続で使用される半導体素子間の結線距離が短くなり、半導体素子間の電位差を小さくすることができる。
　＜以上に記載された実施の形態の変形例について＞
　以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、限定的なものではないものとする。
　したがって、例が示されていない無数の変形例と均等物とが、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態における構成要素と組み合わせる場合が含まれるものとする。
　また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
　また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」の構成要素が備えられる、と記載された場合に、当該構成要素が「１つ以上」備えられていてもよいものとする。
　さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
　また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
　また、本願明細書における説明は、本技術に関連するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
　３１　Ｐ電極、３１Ａ　Ｐ電極、４１　半導体素子、４２　半導体素子、５１　ＡＣ電極、５２　ＡＣ電極、５２Ａ　ＡＣ電極、５３　ＡＣ電極、５３Ａ　ＡＣ電極、６１　Ｎ電極、６２　Ｎ電極、６２Ａ　Ｎ電極、６３　Ｎ電極、６３Ａ　Ｎ電極、７０Ｂ　穴、８０　樹脂部、８０Ａ　樹脂部、８０Ｂ　樹脂部、８２　凸部、８４　ガイド部、１００　基板、１００Ａ　基板、１３１　Ｐ電極、１５１　ＡＣ電極、１６１　Ｎ電極。

Claims (13)

  1. 　基板と、
    　前記基板の上面に設けられる少なくとも１つの半導体素子と、
    　前記半導体素子と電気的に接続され、かつ、前記基板の第１の側面から平面視で外側に延びて設けられるＰ電極と、
    　前記半導体素子と電気的に接続され、かつ、前記第１の側面とは反対側の第２の側面から平面視で外側に延びて設けられるＡＣ電極と、
    　前記半導体素子および前記ＡＣ電極と電気的に接続され、かつ、前記第１の側面と交差する第３の側面、および、前記第３の側面とは反対側の第４の側面のうちの少なくとも一方から平面視で外側に延びて設けられる第１の接続電極と、
    　前記半導体素子と電気的に接続され、かつ、前記第３の側面および前記第４の側面のうちの少なくとも一方から平面視で外側に延びて設けられる第２の接続電極とを備え、
    　前記基板の上方において、前記第１の接続電極が、前記Ｐ電極および前記ＡＣ電極のいずれとも平面視で重ならず、
    　前記基板の上方において、前記第２の接続電極が、前記Ｐ電極および前記ＡＣ電極のいずれとも平面視で重ならない、
    　半導体装置。
  2. 　請求項１に記載の半導体装置であり、
    　前記半導体素子と、前記Ｐ電極の一部と、前記ＡＣ電極の一部と、前記第１の接続電極の一部と、前記第２の接続電極の一部とを覆って前記基板の上面に設けられる樹脂部をさらに備え、
    　前記樹脂部中において、前記第１の接続電極が、前記Ｐ電極および前記ＡＣ電極のいずれとも平面視で重ならず、
    　前記樹脂部中において、前記第２の接続電極が、前記Ｐ電極および前記ＡＣ電極のいずれとも平面視で重ならない、
    　半導体装置。
  3. 　請求項２に記載の半導体装置であり、
    　前記半導体素子と電気的に接続され、かつ、前記第１の側面から平面視で外側に延びて設けられるＮ電極をさらに備え、
    　前記第２の接続電極が、前記Ｎ電極と電気的に接続される、
    　半導体装置。
  4. 　請求項３に記載の半導体装置であり、
    　前記樹脂部が、前記Ｎ電極の一部も覆って設けられ、
    　前記樹脂部中において、前記第１の接続電極が、前記Ｎ電極とも平面視で重ならず、
    　前記樹脂部中において、前記第２の接続電極が、前記Ｎ電極とも平面視で重ならない、
    　半導体装置。
  5. 　請求項３に記載の半導体装置であり、
    　前記Ｎ電極が、前記樹脂部の上面に配置される、
    　半導体装置。
  6. 　請求項５に記載の半導体装置であり、
    　前記樹脂部の上面に、少なくとも１つの凸部が形成され、
    　前記Ｎ電極の、前記凸部と平面視で重なる位置に、前記凸部が嵌まる少なくとも１つの穴が形成される、
    　半導体装置。
  7. 　請求項５または６に記載の半導体装置であり、
    　前記樹脂部の上面に、少なくとも１つのガイド部が形成され、
    　前記樹脂部の上面における前記Ｎ電極が、平面視で前記ガイド部に隣接して配置される、
    　半導体装置。
  8. 　請求項３から７のうちのいずれか１つに記載の半導体装置であり、
    　前記第１の側面から延びて設けられる前記Ｎ電極が、前記第１の側面から延びて設けられる前記Ｐ電極と平面視で隣り合う、
    　半導体装置。
  9. 　請求項３から７のうちのいずれか１つに記載の半導体装置であり、
    　前記第１の側面から延びて設けられる前記Ｎ電極が、前記第１の側面から延びて設けられる前記Ｐ電極と平面視で重なる、
    　半導体装置。
  10. 　請求項１から９のうちのいずれか１つに記載の半導体装置であり、
    　前記基板を複数備え、
    　前記半導体素子、前記Ｐ電極、前記ＡＣ電極、前記第１の接続電極および前記第２の接続電極が、それぞれの前記基板に設けられ、
    　隣り合って配置される複数の前記基板のそれぞれを、第１の基板および第２の基板とし、
    　前記第１の基板の前記第４の側面と前記第２の基板の前記第３の側面とが対向して配置され、
    　前記第１の基板の前記第４の側面から平面視で外側に延びて設けられる前記第１の接続電極と、前記第２の基板の前記第３の側面から平面視で外側に延びて設けられる前記第１の接続電極とが接続され、
    　前記第１の基板の前記第４の側面から平面視で外側に延びて設けられる前記第２の接続電極と、前記第２の基板の前記第３の側面から平面視で外側に延びて設けられる前記第２の接続電極とが接続される、
    　半導体装置。
  11. 　請求項１０に記載の半導体装置であり、
    　前記第１の接続電極および前記第２の接続電極のうちの少なくとも一方が、前記第１の基板の前記第３の側面、および、前記第２の基板の前記第４の側面のうちの少なくとも１つからは延びて設けられない、
    　半導体装置。
  12. 　請求項１から１１のうちのいずれか１つに記載の半導体装置であり、
    　前記第４の側面から平面視で外側に延びて設けられる、前記第１の接続電極および前記第２の接続電極のうちの少なくとも一方が、前記樹脂部外で曲部を備え、
    　前記曲部が、前記第４の側面から平面視で外側に延びる端部を前記基板の前記上面側へ曲げる、
    　半導体装置。
  13. 　請求項１から１２のうちのいずれか１つに記載の半導体装置であり、
    　前記半導体素子の半導体が、ＳｉＣからなる、
    　半導体装置。
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Citations (3)

* Cited by examiner, † Cited by third party
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JP2011030407A (ja) * 2009-06-24 2011-02-10 Denso Corp 半導体モジュール及びそれを用いた電子回路内蔵型モータ
WO2012143964A1 (ja) * 2011-04-18 2012-10-26 三菱電機株式会社 半導体装置及びこれを備えたインバータ装置、並びにこれらを備えた車両用回転電機
JP2019080417A (ja) * 2017-10-24 2019-05-23 三菱電機株式会社 パワーモジュール

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011030407A (ja) * 2009-06-24 2011-02-10 Denso Corp 半導体モジュール及びそれを用いた電子回路内蔵型モータ
WO2012143964A1 (ja) * 2011-04-18 2012-10-26 三菱電機株式会社 半導体装置及びこれを備えたインバータ装置、並びにこれらを備えた車両用回転電機
JP2019080417A (ja) * 2017-10-24 2019-05-23 三菱電機株式会社 パワーモジュール

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