JP7380124B2 - 電力用半導体モジュール及び電力用半導体モジュールの製造方法 - Google Patents

Description

本発明は、電力用半導体モジュール、及び電力用半導体モジュールの製造方法に関する。

インバータ装置、産業用ロボット等では、その本体装置とは独立して、パワー半導体素子を搭載したパワー半導体モジュールが使用されている。パワー半導体モジュールは、図８に示すように、絶縁層１０１と銅板１０２、１０３からなる絶縁基板１０４の上面に、はんだ１０５によりパワー半導体チップ１０６が接合され、さらにパワー半導体チップ１０６の上面に、はんだ１０７によりポスト電極１０８を有するプリント基板１０９が取り付けられる。

ポスト電極１０８には、エミッタ用ポスト電極１０８ａとゲート用ポスト電極１０８ｂがあり、それぞれはんだ１０７ａとはんだ１０７ｂにて接合される。銅板１０２にはコレクタ側接続端子１１０が取り付けられ、パワー半導体チップ１０６裏面に電流が流れる。また、プリント基板１０９には、パワー半導体チップ１０６のオン／オフを制御するゲート用接続端子１１１とパワー半導体チップ１０６おもて面からの電流を外部に流すエミッタ側接続端子１１２が取り付けられる。これら絶縁基板１０４、パワー半導体チップ１０６及びプリント基板１０９は、封止樹脂１２７によって封止される。

上記パワー半導体モジュールでは、プリント基板に曲がりや反りなどが発生すると、パワー半導体チップとポスト電極とが相対的位置ずれを起こし、接合できない場合がある。そこで、エミッタ用ポスト電極とゲート用ポスト電極とを別々の基板に設ける方法（例えば、特許文献１）と、プリント基板とパワー半導体チップとの間に、インターポーザ基板を介在させる方法（例えば、特許文献２）とが考えられている。

特開２０１７－９２１８５号公報 特開２０１３－１４０８７０号公報

ところで、従来では、上記パワー半導体モジュールが小型化され、上記プリント基板が複数のパワー半導体チップに接合するための複数のポスト電極を有する場合に、パワー半導体チップごとに相対的位置ずれを起こさないようにする手段が要望されている。特許文献１及び特許文献２には、パワー半導体チップごとに相対的位置ずれを起こさないようにすることに関する記述はない。
本発明は上記課題に着目してなされたものであって、半導体チップとプリント回路基板との相対的位置ずれの影響を回避できるようにした電力用半導体モジュール及び電力用半導体モジュールの製造方法を提供することを目的とする。

上記課題を解決するために、本発明の一態様は、絶縁板及び回路板を有する積層基板と、それぞれおもて面及び裏面を有し、おもて面に主電極及び制御電極を有し、裏面が回路板に固定された複数の半導体チップと、積層基板の半導体チップの搭載面側と対向して配置され、対向する面側に第１導電板及び第２導電板を有するプリント回路基板と、複数の半導体チップのそれぞれとプリント回路基板との間にそれぞれ配置された複数のインターポーザと、を備え、複数のインターポーザのそれぞれは、主電極を第１導電板に電気的に接続し、制御電極を第２導電板に電気的に接続する電力用半導体モジュールを要旨とする。

本発明の他の態様は、絶縁板及び回路板を有する積層基板の上面に、主電極及び制御電極を有する半導体チップを搭載する工程と、複数の半導体チップのそれぞれの主電極及び制御電極に複数のインターポーザのそれぞれを電気的に接続する工程と、複数のインターポーザを、積層基板の半導体チップの搭載面側と対向する面側に第１導電板及び第２導電板を有するプリント回路基板に接合して、主電極を第１導電板に電気的に接続し、制御電極を第２導電板に電気的に接続する工程と、を含む電力用半導体モジュールの製造方法を要旨とする。

本発明によれば、半導体チップとプリント回路基板との相対的位置ずれの影響を回避できるようにした電力用半導体モジュール及び電力用半導体モジュールの製造方法を提供することができる。

本発明の一実施形態に係る電力用半導体モジュールの構成例を示す回路図である。 本発明の一実施形態に係る電力用半導体モジュールの分解構成例を示す断面図である。 本発明の一実施形態に係る電力用半導体モジュールの接続完了時の例を示す断面図である。 本発明の一実施形態に係る電力用半導体モジュールの相対位置ずれが生じた場合の例を示す断面図である。 比較例とする電力用半導体モジュールの正しい接続が行われた際の例を示す断面図である。 比較例とする電力用半導体モジュールの位置ずれが生じた場合の例を示す断面図である。 本発明の他の実施形態に係る電力用半導体モジュールの構成例を示す断面図である。 従来の電力用半導体モジュールの構成例を示す断面図である。

以下に発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものと異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

以下の図面の記載では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向を用いて、方向を示す場合がある。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。
また、以下の説明では、Ｚ軸の正方向を「上」と称し、Ｚ軸の負方向を「下」と称する場合がある。「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。「上」及び「下」は、層及び基板等における相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。例えば、紙面を１８０°回転すれば「上」が「下」に、「下」が「上」になることは勿論である。

（一実施形態）
図１は、本発明の一実施形態に係る電力用半導体モジュール１００Ａの構成例を示す回路図である。図２は、本発明の一実施形態に係る電力用半導体モジュールの構成例を示す断面図である。図１に示すように、本発明の一実施形態に係る電力用半導体モジュール１００Ａは、例えば３相のインバータ回路５０を備える。
インバータ回路５０は、図示しない直流電源と、この直流電源の高電位側に接続されえる正端子（正の入力端子；Ｐ端子）４２と、低電位側に接続される負端子（負の入力端子；Ｎ端子）４３と、３相の出力端子４１ｕ、４１ｖ、４１ｗで構成されている。出力端子４１ｕ、４１ｖ、４１ｗは、正端子４２と負端子４３とに接続するＵ相、Ｖ相、Ｗ相の３相の回路と、接続点ａ、ｂ、ｃでそれぞれ接続されている。出力端子４１ｕ、４１ｖ、４１ｗは、モータ等の負荷Ｍに接続される。

ｕ相の回路は、ｕ相の上アームと、ｕ相の下アームとで構成されている。ｕ相の上アームは半導体チップ１ｕを含む。ｕ相の下アームは半導体チップ２ｕを含む。
同様に、ｖ相の回路は、ｖ相の上アームと、ｖ相の下アームとで構成されている。ｖ相の上アームは半導体チップ１ｖを含む。ｖ相の下アームは半導体チップ２ｖを含む。ｗ相の回路は、ｗ相の上アームと、ｗ相の下アームとで構成されている。ｗ相の上アームは半導体チップ１ｗを含む。ｗ相の下アームは半導体チップ２ｗを含む。

半導体チップ１ｕ、１ｖ、１ｗ、２ｕ、２ｖ、２ｗは、シリコン基板等の半導体基板に縦型のスイッチング素子が形成されたチップである。スイッチング素子は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）やパワーＭＯＳＦＥＴ等のトランジスタであってもよい。半導体チップ１、２は、逆並列接続されたフリーホイールダイオード（ＦＷＤ）が形成された半導体チップとともに絶縁回路基板６に搭載されてよい。半導体チップ１、２は、半導体基板にＩＧＢＴおよびＦＷＤが形成された、ＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ－ＣｏｎｄｕｃｔｉｎｇＩＧＢＴ）であってもよい。半導体チップ１、２は、上面電極および下面電極を有する。上面電極はエミッタ電極、ソース電極又はアノード電極であり、下面電極はコレクタ電極、ドレイン電極又はカソード電極であってもよい。半導体チップ２、３は、さらにゲート電極を有してもよい。半導体基板は炭化ケイ素基板、窒化ガリウム基板等のワイドバンドギャップ半導体基板であってもよい。

以下、半導体チップ１ｕ、１ｖ、１ｗを区別して説明する必要がないときは、半導体チップ１ｕ、１ｖ、１ｗを半導体チップ１と称する。半導体チップ２ｕ、２ｖ、２ｗを区別して説明する必要がないときは、半導体チップ２ｕ、２ｖ、２ｗを半導体チップ２と称する。出力端子４１ｕ、４１ｖ、４１ｗを区別して説明する必要がないときは、出力端子４１ｕ、４１ｖ、４１ｗを出力端子４１と称する。

図２に示すように、インバータ回路５０は、半導体チップ１、２が搭載される積層基板としての絶縁回路基板６を備える。絶縁回路基板６は、絶縁層３と、絶縁層３のおもて面に設けられた回路板としての銅板４と、絶縁層３の裏面に設けられた銅板５と、を有する。
図２に示すように、銅板４の上面に半導体チップ１、２の裏面が接合材としてのはんだ７、８により接合されている。半導体チップ１のおもて面に設けられる主電極としてのエミッタ電極にはエミッタ用ポスト電極用はんだ９ａが塗布され、半導体チップ１のおもて面に設けられる制御電極としてのゲート電極にはゲート用ポスト電極用はんだ９ｂが塗布される。また、半導体チップ２のおもて面に設けられる主電極としてのエミッタ電極にはエミッタ用ポスト電極用はんだ１０ａが塗布され、半導体チップ２おもて面に設けられる制御電極としてのゲート電極にはゲート用ポスト電極用はんだ１０ｂが塗布される。

半導体チップ１のおもて面の上方にインターポーザ１７が配置される。また、半導体チップ２のおもて面の上方にインターポーザ１８が配置される。インターポーザ１７は、絶縁層１３と、絶縁層の半導体チップ１側と対向する面に設けられるエミッタ用ポスト電極１１ａ、ゲート用ポスト電極１１ｂと、絶縁層の半導体チップ１側と反対の面に設けられる主電極用回路層としてのエミッタ用銅パターン１５ａ、制御電極用回路層としてのゲート用銅パターン１５ｂとを有する。

絶縁層１３には、図２中Ｚ軸方向に貫く第１貫通孔２２ａ、第２貫通孔２２ｂが設けられている。第１貫通孔２２ａの内壁は、エミッタ用ポスト電極１１ａとエミッタ用銅パターン１５ａとを導電接続する導電部材で形成されている。さらに、第２貫通孔２２ｂの内壁は、ゲート用ポスト電極１１ｂとゲート用銅パターン１５ｂとを導電接続する導電部材で形成されている。エミッタ用ポスト電極１１ａ、ゲート用ポスト電極１１ｂは、ピンにより構成される。さらに、エミッタ用銅パターン１５ａと、ゲート用銅パターン１５ｂは、離間されて配置される。

インターポーザ１８は、上記インターポーザ１７と同様に、絶縁層１４と、絶縁層１４の半導体チップ２側と対向する面に設けられるエミッタ用ポスト電極１２ａ、ゲート用ポスト電極１２ｂと、絶縁層１４の半導体チップ２側と反対の面に設けられる主電極用回路層としてのエミッタ用銅パターン１６ａ、制御電極用回路層としてのゲート用銅パターン１６ｂとを有する。

絶縁層１４には、図２中Ｚ軸方向に貫く第１貫通孔２３ａ、第２貫通孔２３ｂが設けられている。第１貫通孔２３ａの内壁は、エミッタ用ポスト電極１２ａとエミッタ用銅パターン１６ａとを導電接続する導電部材で形成されている。さらに、第２貫通孔２３ｂの内壁は、ゲート用ポスト電極１２ｂとゲート用銅パターン１６ｂとを導電接続する導電部材で形成されている。エミッタ用ポスト電極１２ａ、ゲート用ポスト電極１２ｂは、ピンにより構成される。さらに、エミッタ用銅パターン１６ａと、ゲート用銅パターン１６ｂは、離間されて配置される。

インターポーザ１７、１８は、それぞれの絶縁層１３、１４の互いに向かい合う端部が、エミッタ用銅パターン１５ａ及びゲート用銅パターン１６ｂより突出している。
インターポーザ１７、１８の上方にプリント回路基板１９が配置されている。プリント回路基板１９は、インターポーザ１７、１８と対向する面側に第１導電板とするエミッタ用銅パターン２０ａ、２１ａと、第２導電板とするゲート用銅パターン２０ｂ、２１ｂとを有する。エミッタ用銅パターン２０ａ、２１ａと、ゲート用銅パターン２０ｂ、２１ｂは、距離ｘ離れている。

半導体チップ１、２のエミッタ電極及びゲート電極が並ぶ方向（図２中Ｙ軸方向）におけるエミッタ用銅パターン２０ａ、２１ａの幅（長さＡ）は、インターポーザ１７、１８それぞれのエミッタ用銅パターン１５ａ、１６ａの幅（長さａ）より大きい。また、半導体チップ１、２のエミッタ電極及びゲート電極が並ぶ方向（図２中Ｙ軸方向）におけるゲート用銅パターン２０ｂ、２１ｂの幅（長さＢ）は、インターポーザ１７、１８それぞれのゲート用銅パターン１５ｂ、１６ｂの幅（長さｂ）より大きい。
さらに、半導体チップ１、２のエミッタ電極及びゲート電極が並ぶ方向（図２中Ｙ軸方向）におけるエミッタ用銅パターン２０ａ、２１ａと、ゲート用銅パターン２０ｂ、２１ｂとの距離ｘは、エミッタ用銅パターン１５ａと、ゲート用銅パターン１５ｂとの間の距離ｙより長い。

そして、エミッタ用銅パターン２０ａは、はんだや焼結材等の接合材２４ａによりインターポーザ１７のエミッタ用銅パターン１５ａに接合される。ゲート用銅パターン２０ｂは、はんだや焼結材等の接合材２４ｂによりインターポーザ１７のゲート用銅パターン１５ｂに接合される。
以後、インターポーザ１７のエミッタ用ポスト電極１１ａは、エミッタ用ポスト電極用はんだ９ａにより半導体チップ１のエミッタ電極に接合される。インターポーザ１７のゲート用ポスト電極１１ｂは、ゲート用ポスト電極用はんだ９ｂにより半導体チップ１のゲート電極に接合される。この接合により、プリント回路基板１９は、インターポーザ１７を介して、半導体チップ１のエミッタ電極及びゲート電極に電気的に接続される。

同様に、エミッタ用銅パターン２１ａは、はんだや焼結材等の接合材２５ａによりインターポーザ１８のエミッタ用銅パターン１６ａに接合される。ゲート用銅パターン２１ｂは、はんだや焼結材等の接合材２５ｂによりインターポーザ１８のゲート用銅パターン１６ｂに接合される。
以後、インターポーザ１８のエミッタ用ポスト電極１２ａは、エミッタ用ポスト電極用はんだ１０ａにより半導体チップ２のエミッタ電極に接合される。インターポーザ１８のゲート用ポスト電極１２ｂは、ゲート用ポスト電極用はんだ１０ｂにより半導体チップ２のゲート電極に接合される。この接合により、プリント回路基板１９は、インターポーザ１８を介して、半導体チップ２のエミッタ電極及びゲート電極に電気的に接続される。
なお、絶縁回路基板６及びインターポーザ１７、１８は、ｕ相、ｖ相、ｗ相の各回路にそれぞれ設けられる。

（電力用半導体モジュールの製造工程）
次に、電力用半導体モジュール１００Ａの製造工程を説明する。
図２に示すように、まず、絶縁回路基板６が用意される。続いて、絶縁回路基板６の銅板４上に半導体チップ１、２をはんだ７、８により接合する。
次に、半導体チップ１、２それぞれのエミッタ電極及びゲート電極に、インターポーザ１７、１８をエミッタ用ポスト電極用はんだ９ａ、１０ａ、及びゲート用ポスト電極用はんだ９ｂ、１０ｂにより接合する。
図３に示すように、インターポーザ１７、１８を、はんだ等によりプリント回路基板１９に接合する。

（比較例）
次に、以前に考えられた電力用半導体モジュールと本発明の一実施形態に係る電力用半導体モジュール１００Ａとを比較した場合を例にして図４、図５、図６を参照して説明する。以前に考えられた電力用半導体モジュールについて、本発明の一実施形態に係る電力用半導体モジュールと同一部分については、同一符号を付して詳細な説明を省略する。

図５（ａ）に示すように、以前の電力用半導体モジュールでは、絶縁回路基板６の銅板４上に２個の半導体チップ１２０、１２１を搭載している。半導体チップ１２０、１２１の上面には、プリント回路基板２００に設けられるエミッタ用ポスト電極１２４ａ、１２５ａとゲート用ポスト電極１２４ｂ、１２５ｂを接合する、エミッタ用ポスト電極用はんだ１２２ａ、１２３ａとゲート用ポスト電極用はんだ１２２ｂ、１２３ｂが塗布されている。
図５（ｂ）に示すように、半導体チップ１２０、１２１の搭載位置精度が高ければ、狙い通りの位置に接合される。
ところが、図６（ａ）に示すように、例えば絶縁回路基板６の銅板４上に搭載される半導体チップ１３０の位置が想定よりずれていた場合、図６（ｂ）に示すように、エミッタ用ポスト電極用はんだ１３１とゲート用ポスト電極用はんだ１３２の位置もずれる。

一実施形態では、図４に示すように、半導体チップ２の搭載位置が、半導体チップ１、２のエミッタ電極及びゲート電極が並ぶ方向（図４中Ｙ軸方向）に距離ｙずれた場合、エミッタ用ポスト電極用はんだ１０ａとゲート用ポスト電極用はんだ１０ｂは、半導体チップ２がずれた位置に応じて塗布される。また、インターポーザ１８も同様に、半導体チップ２がずれた位置に応じて搭載される。
ただし、プリント回路基板１９は、本来の位置であるインターポーザ１７の位置に合わせて搭載されるため、インターポーザ１８とプリント回路基板１９の相対位置はずれるが、ゲート用銅パターン１６ｂゲート用銅パターン２１ｂは重なる箇所があるため、電気接続上の問題は無い。

（一実施形態の作用効果）
以上のように上記実施形態によれば、インターポーザ１７、１８を半導体チップ１、２ごとに備えることで、半導体チップ１、２とプリント回路基板１９との相対的位置ずれの影響を回避できる。これにより、半導体チップ１、２を複数設置した場合の組立性向上が可能となる。

また、上記実施形態によれば、プリント回路基板１９のエミッタ用銅パターン２０ａ、２１ａの幅をインターポーザ１７、１８のエミッタ用銅パターン１５ａ、１６ａの幅より大きくすることで、半導体チップ１、２のエミッタ電極をエミッタ用銅パターン２０ａ、２１ａに確実に接続することができる。また、プリント回路基板１９のゲート用銅パターン２０ｂ、２１ｂの幅をインターポーザ１７、１８のゲート用銅パターン１５ｂ、１６ｂの幅より大きくすることで、半導体チップ１、２のゲート電極をゲート用銅パターン２０ｂ、２１ｂに確実に接続することができる。

また、上記実施形態によれば、プリント回路基板１９のエミッタ用銅パターン２１ａとゲート用銅パターン２１ｂとの距離を、インターポーザ１８のエミッタ用銅パターン１６ａとゲート用銅パターン１６ｂとの間の距離より長くすることで、インターポーザ１８とプリント回路基板１９との相対位置がずれたとしても、エミッタ用銅パターン２１ａとエミッタ用銅パターン１６ａ、ゲート用銅パターン２１ｂとゲート用銅パターン１６ｂは重なる箇所があるため、半導体チップ１、２とプリント回路基板１９との間を確実に電気接続できる。

さらに、上記実施形態によれば、インターポーザ１７、１８において、それぞれの絶縁層１３、１４の互いに向かい合う端部が、エミッタ用銅パターン１５ａ及びゲート用銅パターン１６ｂより突出しているので、半導体チップ１、２とプリント回路基板１９との相対的位置ずれがおきても、絶縁層１３、１４の端部同士がぶつかることになるため、大きく位置ずれを起こすことはない。

（その他の実施形態）
上記のように、本発明は一実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、変形例が明らかとなろう。
例えば、図７に示すように、半導体チップ１、２のゲート電極が絶縁回路基板６の端部側、つまり外側に設けられる電力用半導体モジュール１００Ｂにも適用可能である。この電力用半導体モジュール１００Ｂにおいて、プリント回路基板１９のエミッタ用銅パターン２０ａ、２１ａを１個のエミッタ用銅パターンに集積化することもできる。このようにすれば、部品点数を削減可能となる。

上記実施形態では、エミッタ用ポスト電極１１ａ、１２ａ、及びゲート用ポスト電極１１ｂ、１２ｂを、ピン形状として説明したが、銅箔であってもよい。
さらに、上記実施形態では、半導体チップ１、２がＩＧＢＴ又はＭＯＳＦＥＴであることを説明したが、半導体チップ１、２のゲート絶縁膜は、シリコン酸化膜（ＳｉＯ₂膜）に限定されるものではなく、他の絶縁膜であってもよい。ゲート絶縁膜としてＳｉＯ₂膜以外の絶縁膜を用いたＭＯＳＦＥＴは、ＭＩＳ（ｍｅｔａｌ ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴと呼んでもよい。ＭＩＳＦＥＴは、ＭＯＳＦＥＴを含む、より包括的な絶縁ゲート型トランジスタを意味する。

１、１ｕ、１ｖ、１ｗ、２、２ｕ、２ｖ、２ｗ、１２０、１２１、１３０ 半導体チップ
３、１３、１４、１０１ 絶縁層
４、５、１０２、１０３ 銅板
６ 絶縁回路基板
７、８、１０５、１０７ はんだ
９ａ、１０ａ エミッタ用ポスト電極用はんだ
９ｂ、１０ｂ ゲート用ポスト電極用はんだ
１１ａ、１２ａ、１２４ａ、１２５ａ エミッタ用ポスト電極
１１ｂ、１２ｂ、１２５ｂ、１２５ｂ ゲート用ポスト電極
１５ａ、１６ａ エミッタ用銅パターン（主電極用回路層）
２０ａ、２１ａ エミッタ用銅パターン（第１導電板）
１５ｂ、１６ｂ ゲート用銅パターン（制御電極用回路層）
２０ｂ、２１ｂ ゲート用銅パターン（第２導電板）
１７、１８ インターポーザ
２２ａ、２３ａ 第１貫通孔
２２ｂ、２３ｂ 第２貫通孔
２４ａ、２４ｂ、２５ａ、２５ｂ 接合材
１９、２００ プリント回路基板
４１、４１ｕ、４１ｖ、４１ｗ 出力端子
４２ 正端子
４３ 負端子
５０ インバータ回路
１００Ａ、１００Ｂ 電力用半導体モジュール
１０４ 絶縁基板
１０６ パワー半導体チップ
１０９ プリント基板
１２７ 封止樹脂

Claims (10)

1. 絶縁板及び回路板を有する積層基板と、
   それぞれおもて面及び裏面を有し、前記おもて面に主電極及び制御電極を有し、前記裏面が前記回路板に固定された複数の半導体チップと、
   前記積層基板の前記半導体チップの搭載面側と対向して配置され、前記対向する面側に第１導電板及び第２導電板を有するプリント回路基板と、
   前記複数の半導体チップのそれぞれと前記プリント回路基板との間にそれぞれ配置された複数のインターポーザと、
   を備え、
   前記複数のインターポーザのそれぞれは、前記主電極を前記第１導電板に電気的に接続し、前記制御電極を前記第２導電板に電気的に接続する、電力用半導体モジュール。
2. 前記プリント回路基板と前記複数のインターポーザは、接合材により接合される請求項１に記載の電力用半導体モジュール。
3. 前記接合材は、はんだ及び焼結材の少なくともいずれかを含む請求項２に記載の電力用半導体モジュール。
4. 前記インターポーザは、
   絶縁層と、
   前記絶縁層のプリント回路基板側と対向する面に設けられ前記第１導電板に接続される主電極用回路層と、
   前記主電極及び前記制御電極が並ぶ方向において、前記主電極用回路層と離間して設けられ前記第２導電板に接続される制御電極用回路層と、
   前記絶縁層の前記半導体チップ側と対向する面に設けられ前記主電極に接続される第１ポスト電極と、
   前記絶縁層の前記半導体チップ側と対向する面に設けられ前記制御電極に接続される第２ポスト電極と
   を有し、
   前記主電極用回路層と前記第１ポスト電極との間は、前記絶縁層を貫通する第１貫通孔を介して導電接続され、
   前記制御電極用回路層と前記第２ポスト電極との間は、前記絶縁層を貫通する第２貫通孔を介して導電接続されている、請求項１から３のいずれか１項に記載の電力用半導体モジュール。
5. 前記主電極及び前記制御電極が並ぶ方向における前記第１導電板の幅は、前記主電極用回路層の幅より大きい、請求項４に記載の電力用半導体モジュール。
6. 前記主電極及び前記制御電極が並ぶ方向における前記第２導電板の幅は、前記制御電極用回路層の幅より大きい、請求項４または５に記載の電力用半導体モジュール。
7. 前記主電極及び前記制御電極が並ぶ方向における前記第１導電板と前記第２導電板との間の距離は、前記主電極用回路層と前記制御電極用回路層との間の距離より長い、請求項４から６のいずれか１項に記載の電力用半導体モジュール。
8. 前記複数のインターポーザの隣り合う絶縁層の対向する端部が、前記主電極用回路層及び前記制御電極用回路層よりも突出している、請求項４から７のいずれか１項に記載の電力用半導体モジュール。
9. 前記第１ポスト電極及び前記第２ポスト電極は、ピンまたは銅箔である、請求項４から８のいずれか１項に記載の電力用半導体モジュール。
10. 絶縁板及び回路板を有する積層基板の上面に、主電極及び制御電極を有する半導体チップを搭載する工程と、
    複数の半導体チップのそれぞれの前記主電極及び前記制御電極に複数のインターポーザのそれぞれを電気的に接続する工程と、
    前記複数のインターポーザを、前記積層基板の前記半導体チップの搭載面側と対向する面側に第１導電板及び第２導電板を有するプリント回路基板に接合して、前記主電極を前記第１導電板に電気的に接続し、前記制御電極を前記第２導電板に電気的に接続する工程と、
    を含む電力用半導体モジュールの製造方法。

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