WO2023201830A1 - 一种显示面板及显示装置 - Google Patents

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WO2023201830A1
WO2023201830A1 PCT/CN2022/094374 CN2022094374W WO2023201830A1 WO 2023201830 A1 WO2023201830 A1 WO 2023201830A1 CN 2022094374 W CN2022094374 W CN 2022094374W WO 2023201830 A1 WO2023201830 A1 WO 2023201830A1
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area
display area
display
dummy conductive
pattern
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PCT/CN2022/094374
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English (en)
French (fr)
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牛艳芬
王瑞芳
陈勇
Original Assignee
武汉华星光电半导体显示技术有限公司
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
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    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/88—Dummy elements, i.e. elements having non-functional features

Definitions

  • the present application relates to the field of display technology, and specifically to a display panel and a display device.
  • Active-matrix Organic Light Emitting Diode Active-matrix Organic Light Emitting Diode (AMOLED) display panels have gradually replaced LCD (Liquid Crystal Display) and become a new generation of display technology due to their display advantages such as high contrast, wide color gamut, and low power consumption.
  • LCD Liquid Crystal Display
  • the O-Cut screen is formed by setting an opening area 10 ⁇ in the display panel and setting a camera at a position corresponding to the opening area 10 ⁇ . way to increase the screen-to-body ratio.
  • the perforated screen will also be provided with a transition area 20' between the perforated area 10' and the display area 30'.
  • the transition area 20' needs to be provided with a packaging structure to isolate water and oxygen, and also needs to be provided with data.
  • This application provides a display panel and a display device, which can effectively improve the uneven brightness problem in the area where the data winding is located when the screen is on, and improve the display quality.
  • the display panel and display device of the present application adopt the following technical solutions.
  • the present application provides a display panel.
  • the display panel includes an opening area and a display area surrounding the opening area.
  • the display area includes: a first display area and a third display area surrounding the first display area.
  • Two display areas, the first display area is provided with a plurality of data connection lines, each of the data connection lines connects two data lines extending in the same direction and located on both sides of the opening area;
  • the first display area is further provided with a plurality of first dummy conductive patterns, and the plurality of first dummy conductive patterns are evenly distributed in the gap area between adjacent data connection lines.
  • the first display area includes a plurality of first pixel areas arranged in an array, and a first combination pattern formed by each of the data connection lines and each of the first dummy conductive patterns is formed by each of the first pixel areas.
  • a plurality of first sub-patterns are defined and formed;
  • the second display area includes a plurality of second pixel areas arranged in an array, and the display panel further includes a plurality of second virtual conductive patterns arranged in an array in the second display area,
  • the second combined pattern formed by each of the second dummy conductive patterns is defined by each of the second pixel areas to form a plurality of second sub-patterns, wherein each of the second pixel areas is composed of two adjacent pieces of the data Lines and two scan lines are formed by crossing each other, the shape and area of the first pixel area are the same as the shape and area of the second pixel area, and the patterns of the first sub-pattern and the second sub-pattern are similar. Degree ⁇ 70%.
  • each of the first dummy conductive patterns has a first voltage; each of the second dummy conductive patterns has a second voltage; wherein the first voltage is equal to the second voltage.
  • the display panel further includes a VDD signal line, and each of the first dummy conductive patterns and each of the second dummy conductive patterns are electrically connected to the VDD signal line.
  • the first dummy conductive pattern, the second dummy conductive pattern and the data connection line are arranged on the same layer.
  • the display area is provided with a first transparent conductive layer, and the first dummy conductive pattern, the second dummy conductive pattern, and the data connection line are formed by patterning the first transparent conductive layer.
  • the display area array is provided with a plurality of thin film transistors and a plurality of pixel units.
  • the thin film transistors are located under the first transparent conductive layer and include source electrodes and drain electrodes;
  • the pixel units are located at the above the first transparent conductive layer and including an anode;
  • the first transparent conductive layer further includes a plurality of transfer lines located in the first display area and the second display area, and the transfer lines are respectively connected to the anode and the drain through via holes. Polar electrical connection; wherein, the first dummy conductive pattern and the second dummy conductive pattern are spaced apart from the transfer line.
  • the minimum distance between the first virtual conductive pattern and the adjacent transfer line is ⁇ 3 ⁇ m; the first virtual conductive pattern and the adjacent data
  • the minimum distance between connecting lines is ⁇ 3 ⁇ m.
  • the display area is further provided with a second transparent conductive layer, the second transparent conductive layer is located between the thin film transistor and the first transparent conductive layer, wherein the second transparent conductive layer includes The patterned structure is electrically connected to the VDD signal line, and the first dummy conductive pattern and the second dummy conductive pattern are electrically connected to the patterned structure through via holes.
  • the data connection line includes a first fold line part, a second fold line part and a third fold line part connected in sequence, and the second fold line part is perpendicular to the first fold line part and the third fold line part respectively.
  • the present application also provides a display device, which includes an optical element and any of the above display panels.
  • the display panel includes a display side and a non-display side, and the optical element is disposed on the display panel.
  • the non-display side of the display panel is arranged corresponding to the opening area.
  • the present application provides a display panel and a display device.
  • a plurality of first virtual conductive patterns are evenly arranged in the gap area between adjacent data connection lines, so that the slits between adjacent data connection lines become It is more irregular, thereby weakening the grating diffraction phenomenon caused by the regular arrangement of data connection lines, reducing the probability of mura problems in the display panel when the screen is bright, and improving the display quality.
  • Figure 1 is a schematic plan view of an aperture screen in the prior art.
  • FIG. 2 is a schematic plan view of a display panel provided by an embodiment of the present application.
  • FIG. 3 is a schematic plan view of a data connection line provided by an embodiment of the present application.
  • Figure 4 is a partial enlarged view of position A in Figure 3.
  • FIG. 5 is a partial schematic diagram of the first display area provided by an embodiment of the present application.
  • FIG. 6 is a partial schematic diagram of the second display area provided by an embodiment of the present application.
  • FIG. 7 is another partial schematic diagram of the first display area provided by an embodiment of the present application.
  • FIG. 8 is another partial schematic diagram of the second display area provided by the embodiment of the present application.
  • FIG. 9 is a schematic diagram of the film layer structure of the display area of the display panel provided by the embodiment of the present application.
  • Figure 10 is a schematic plan view of the first transparent conductive layer in the display area of the prior art (left) and the present application (right).
  • the present application provides a display panel.
  • the display panel includes an opening area and a display area surrounding the opening area.
  • the display area includes: a first display area and a second display area surrounding the first display area.
  • the first display area is provided with a plurality of data connection lines, each of the data connection lines connects two data lines extending in the same direction and located on both sides of the opening area; wherein, the first display area
  • the area is also provided with a plurality of first dummy conductive patterns, and the plurality of first dummy conductive patterns are evenly distributed in the gap area between adjacent data connection lines.
  • a plurality of first virtual conductive patterns are evenly arranged in the gap area between adjacent data connection lines (ie, data windings), thereby making the slits between adjacent data connection lines more precise. Irregularity greatly reduces the area of the slit, thereby weakening the grating diffraction phenomenon caused by the regular arrangement of data connection lines, reducing the probability of mura problems in the display panel when the screen is bright, and improving the display quality.
  • FIG. 2 is a schematic plan view of a display panel provided by an embodiment of the present application.
  • the display panel is, for example, an AMOLED display panel.
  • the display panel includes an opening area 10 , a transition area 20 surrounding the opening area 10 , and a display area 30 surrounding the transition area 20 .
  • this application does not limit the type of the display panel.
  • the display panel can also be a liquid crystal display panel, a QLED display panel, etc.
  • the display panel includes a display side and a non-display side, and the opening area 10 is provided with a through hole or a blind hole for realizing a light transmission function so that external ambient light can pass through the display panel.
  • the display side passes through the opening area 10 with higher efficiency, thereby reaching the non-display side of the display panel.
  • an optical element can be disposed on the non-display side of the display panel, and the optical element can be disposed corresponding to the opening area 10 , so that the optical element can achieve better performance. Photosensitive function.
  • the transition area 20 is used to set up a packaging structure to prevent external water and oxygen from entering the display area 30 from the opening area 10 and affecting the display quality of the display panel.
  • the display area 30 includes a first display area 31 and a second display area 32 surrounding the first display area 31. Both the first display area 31 and the second display area 32 are provided with There are pixel units arranged in an array, and the pixel units are used to implement display functions. Specifically, the first display area 31 includes a plurality of first pixel areas, and the pixel units of the first display area 31 are correspondingly arranged on each of the first pixel areas; the second display area 32 includes There are a plurality of second pixel areas, and the pixel units of the second display area 32 are correspondingly arranged on each of the second pixel areas.
  • the display panel may further include a non-display area, and the non-display area may surround the outside of the display area 30 .
  • FIG. 3 is a schematic plan view of a data connection line provided by an embodiment of the present application
  • FIG. 4 is a partial enlarged view of position A in FIG. 3
  • the first display area 31 is provided with a plurality of data connection lines 40 .
  • Each data connection line 40 connects two data connection lines 40 extending in the same direction and located on both sides of the opening area 10 .
  • the data lines on both sides are specifically used to connect the data lines located on the upper and lower sides of the opening area 10 shown in Figure 2, so that the data lines located on both sides of the opening area 10 can overlap each other to ensure data signals.
  • the width of the transition area 20 can be reduced to achieve a narrow-frame display effect.
  • the data connection line 40 includes a first folding line part 01 , a second folding line part 02 and a third folding line part 03 connected in sequence.
  • the second folding line part 02 is perpendicular to the first folding line part 01 respectively.
  • One end of the first folded line portion 01 is electrically connected to the data line located on one side of the opening area 10, and the other end of the first folded line portion 01 is electrically connected to the second folded line portion 03.
  • One end of the folded line portion 02 is electrically connected, one end of the third folded line portion 03 is electrically connected to the data line on the other side of the opening area 10 , and the other end of the third folded line portion 03 is electrically connected to the second The other end of the folded line portion 02 is electrically connected.
  • FIG. 5 is a partial schematic diagram of the first display area provided by the embodiment of the present application.
  • the first display area 31 is also provided with a plurality of first dummy conductive patterns 50, and the plurality of first dummy conductive patterns 50 are evenly distributed on the adjacent data connections. within the gap area between lines 40.
  • a plurality of first dummy conductive patterns 50 are evenly arranged in the gap area between adjacent data connection lines 40, so that the slits between adjacent data connection lines 40 become more irregular, The area of the slit is greatly reduced, thereby weakening the grating diffraction phenomenon caused by the regular arrangement of the data connection lines 40, reducing the probability of mura problems in the display panel when the screen is on, and improving the display quality.
  • FIG. 6 is a partial schematic diagram of the second display area 32 provided by an embodiment of the present application. Referring to FIG. 6 , in order to solve the mura problem when the display panel is turned off, in the display panel provided by the present application, in the second display area 32 A second dummy conductive pattern 70 is also provided.
  • the first display area 31 includes a plurality of first pixel areas 1001 arranged in an array.
  • each of the data connection lines 40 and each of the The first combined pattern 100 formed by the first dummy conductive pattern 50 is defined by each first pixel area 1001 to form a plurality of first sub-patterns 1002.
  • Each of the first sub-patterns 1002 is composed of four first dummy conductive patterns. Four parts of the pattern 50 and a part of the data connection line 40 are composed together;
  • the second display area 32 includes a plurality of second pixel areas 2001 arranged in an array, and the display panel also includes a second pixel area 2001 arranged in an array.
  • a plurality of second dummy conductive patterns 70 are arranged in an array in the display area 32.
  • the second combined pattern 200 formed by each of the second dummy conductive patterns 70 is defined by each of the second pixel areas 2001 to form a plurality of second sub-patterns 2002.
  • Each second sub-pattern 2002 is composed of five parts of four second dummy conductive patterns 70, wherein each second pixel area 2001 is crossed by two adjacent data lines and two scan lines. It is defined that the shape and area of the first pixel area 1001 are the same as the shape and area of the second pixel area 2001, and the pattern similarity between the first sub-pattern 1002 and the second sub-pattern 2002 is ⁇ 70 %.
  • the second dummy conductive pattern 70 in the second display area 32 by setting the second dummy conductive pattern 70 in the second display area 32, and taking one pixel area as a unit, the first sub-pattern 1002 in the first pixel area 1001 and the second pixel
  • the similarity of the second sub-pattern 2002 in the area 2001 is ⁇ 70%, so that the similarity between the second combination pattern 200 of the second display area 32 and the first combination pattern 100 of the first display area 31 can be improved and tend to Consistent, thereby improving the screen-off mura problem of the display panel.
  • the pattern similarity between the first sub-pattern 1002 and the second sub-pattern 2002 means that when the first pixel area 1001 completely overlaps the second pixel area 2001, the first sub-pattern 1002 and The ratio of the area of the overlapping portion of the second sub-pattern 2002 to the area of the first sub-pattern 1002.
  • FIG. 7 is another partial schematic diagram of the first display area provided by the embodiment of the present application
  • FIG. 8 is another partial schematic diagram of the second display area provided by the embodiment of the present application.
  • the data connection line 40 includes a plurality of first units 41 and a plurality of second units 42 , and two adjacent first units 41 are connected through one second unit 42 , and the length of the first unit 41 in the data line extension direction is the same as the length of the first dummy conductive pattern 50 in the data line extension direction
  • the second dummy conductive pattern 70 includes a first portion 71 and a second portion 72 , wherein the first portion 71 has the same shape as the first unit 41 , and the second portion 72 has the same shape as the first dummy conductive pattern 50 .
  • the first portion 71 has the same area as the first unit 41
  • the second portion 72 has the same area as the first dummy conductive pattern 50 . Since the first portion 71 has the same shape and area as the first unit 41 , and the second portion 72 has the same shape and area as the first dummy conductive pattern 50 , therefore, the second display area 32 can be The similarity between the second combination pattern 200 and the first combination pattern 100 in the first display area 31 increases and becomes consistent, thereby improving the screen-off mura problem of the display panel.
  • each of the first dummy conductive patterns 50 has a first voltage
  • each of the second dummy conductive patterns 70 has a second voltage
  • the first voltage is equal to the second voltage.
  • the conductive pattern 70, the first dummy conductive pattern 50 and the second dummy conductive pattern 70 are all conductive. In circuit design, the design of large-area floating dummy conductive patterns is prone to the problem of electrostatic explosion.
  • the first dummy conductive pattern 50 and the second dummy conductive pattern 70 are electrically connected to a voltage terminal, so that the voltage on each of the first dummy conductive patterns 50 is connected to each of the third dummy conductive patterns.
  • the voltages on the two virtual conductive patterns 70 are equal, thereby playing a role in electrostatic protection.
  • the display panel further includes a VDD signal line, and each of the first dummy conductive patterns 50 and each of the second dummy conductive patterns 70 is electrically connected to the VDD signal line, so that each of the The first dummy conductive pattern 50 and each of the second dummy conductive patterns 70 have the same voltage.
  • the first dummy conductive pattern 50 , the second dummy conductive pattern 70 and the data connection line 40 are arranged in the same layer, so that the first dummy conductive pattern 50 , the second dummy conductive pattern 70
  • the pattern 70 and the data connection line 40 can be formed through a film forming process, thereby reducing the manufacturing cost of the display panel.
  • FIG. 9 is a schematic diagram of the film layer structure of the display area of the display panel provided by the embodiment of the present application.
  • the display panel includes: a first base substrate 101, a first buffer layer 102, a second base substrate 103, a second buffer layer 104, an active layer 105, a first gate insulating layer 106, A gate layer 107, a second gate insulating layer 108, a second gate layer 109, an interlayer insulating layer 110, a first source and drain layer 111, a first planar layer 112, a second source and drain layer 113, and Two flattening layers 114, a second transparent conductive layer 115, a third flattening layer 116, a first transparent conductive layer 117, a fourth flattening layer 118, a third transparent conductive layer 119, an anode layer 120, and a pixel definition layer 121, the pixel
  • the definition layer 121 is formed with a plurality
  • Figure 10 is a schematic plan view of the first transparent conductive layer in the display area of the prior art (left) and the present application (right).
  • the first transparent conductive layer 117 of the present application includes data connection lines 40 and first dummy conductive patterns 50 .
  • the first dummy conductive pattern 50 is disposed in the gap area between the adjacent data connection lines 40 in the area 31 , thereby effectively reducing the area of the gap area between the adjacent data connection lines 40 and eliminating or weakening the gap area.
  • the two dummy conductive patterns 70 include a first part 71, a second part 72, a third part 73, a fourth part 74 and a fifth part 75.
  • One end of the first part 71 is connected to one end of the fourth part 74, so One end of the second part 72 is connected to one end of the third part 73, two ends of the fifth part 75 are connected to the other end of the first part 71 and the other end of the second part 72 respectively, and
  • the first portion 71 has the same shape and area as the first unit 41
  • the second portion 72 has the same shape and area as the first dummy conductive pattern 50 . Therefore, the first transparent conductive layer can be 117
  • the similarity of the pattern designs in the first display area 31 and the second display area 32 is improved and becomes consistent, thereby improving the screen-off mura problem of the display panel.
  • the display area 30 array is provided with multiple thin film transistors and multiple pixel units.
  • the thin film transistor is, for example, a double-gate thin film transistor.
  • the active layer 105 is used to form a channel region, a source region and a drain region of the thin film transistor.
  • the first gate layer 107 and the The second gate electrode layer 109 is used to form the first gate electrode and the second gate electrode of the thin film transistor respectively, and the first source and drain layer 111 is used to form the source electrode and the drain electrode of the thin film transistor.
  • the pixel unit includes an anode electrically connected to the drain of the thin film transistor, an organic light-emitting layer covering the anode layer 120, and a cathode covering the organic light-emitting layer, wherein the anode layer 120 used to form the anode.
  • anode in this application can also be replaced by a cathode, and the drain can also be Replace with anode.
  • the thin film transistor is located below the first transparent conductive layer 117; the pixel unit is located above the first transparent conductive layer 117; the first transparent conductive layer 117 also includes a A plurality of transfer lines 60 in the first display area 31 and the second display area 32, the transfer lines 60 are electrically connected to the anode and the drain electrode respectively through via holes; wherein, the third A dummy conductive pattern 50 and the second dummy conductive pattern 70 are spaced apart from the transfer line 60 .
  • the minimum distance between the first dummy conductive pattern 50 and the adjacent transfer line 60 is ⁇ 3 ⁇ m;
  • the minimum distance between adjacent data connection lines 40 is ⁇ 3 ⁇ m.
  • This structure can reduce the load of the VDD signal line electrically connected to the first transparent conductive layer 117, reduce static electricity generated by disposing the first dummy conductive pattern 50, and reduce the risk of electrostatic explosion.
  • the minimum distance between the first dummy conductive pattern 50 and the adjacent transfer line 60 is equal to the minimum distance between the first dummy conductive pattern 50 and the adjacent data connection line 40 .
  • the structure of the adapter line 60 of the first display area 31 is the same as the structure of the adapter line 60 of the second display area 32 .
  • the adapter line 60 of the first display area 31 includes a first adapter line.
  • the second display area 32 also includes the first and second adapter lines of the same structural design.
  • the second transparent conductive layer 115 is located between the thin film transistor and the first transparent conductive layer 117 , wherein the first transparent conductive layer 117 includes a component electrically connected to the VDD signal line.
  • the patterned structure, the first dummy conductive pattern 50 and the second dummy conductive pattern 70 are electrically connected to the patterned structure through via holes, that is, the patterned structure is connected to the patterned structure.
  • the electrical signals connected to the first dummy conductive pattern 50 and the second dummy conductive pattern 70 are the same.
  • the patterned structure in the second transparent conductive layer 115 can function as a shielding electrode to prevent crosstalk between the first transparent conductive layer 117 and the electrodes or traces below the patterned structure. Display quality.
  • the present application also provides a display device, which includes an optical element and any of the above display panels.
  • the display panel includes a display side and a non-display side, and the optical element is disposed on the display panel.
  • the non-display side of the display panel is disposed corresponding to the opening area 10 .
  • the present application provides a display panel and a display device.
  • the display panel includes an opening area and a display area surrounding the opening area.
  • the display area includes: a first display area and a display area surrounding the first display area.
  • the first display area is provided with a plurality of data connection lines. Each of the data connection lines connects two data lines extending in the same direction and located on both sides of the opening area. ;
  • the first display area is further provided with a plurality of first dummy conductive patterns, and the plurality of first dummy conductive patterns are evenly distributed in the gap area between adjacent data connection lines.
  • a plurality of first virtual conductive patterns are evenly arranged in the gap area between adjacent data connection lines, thereby making the slits between adjacent data connection lines more irregular and reducing the The area of the slit further weakens the grating diffraction phenomenon caused by the regular arrangement of data connection lines, reduces the probability of mura problems in the display panel when the screen is bright, and improves the display quality.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

一种显示面板及显示装置，显示面板包括开孔区（10）和显示区（30），显示区（30）包括：第一显示区（31）和第二显示区（32），第一显示区（31）设置有多条数据连接线（40），每条数据连接线（40）连接两条沿同一方向延伸且分别位于开孔区（10）两侧的数据线，第一显示区（31）还设置有多个第一虚拟导电图案（50），多个第一虚拟导电图案（50）均匀分布于相邻数据连接线（40）之间的间隙区域内。

Description

一种显示面板及显示装置 技术领域
本申请涉及显示技术领域，具体涉及一种显示面板及显示装置。
 背景技术
有源矩阵有机发光二极管（Active-matrix Organic Light Emitting Diode，AMOLED）显示面板因其高对比度、广色域、低功耗等显示方面的优点，已逐渐取代LCD（Liquid Crystal Display），成为新一代显示技术。
随着显示技术的不断发展，窄边框技术逐渐成为吸引用户群体的一大亮点技术。如图1所示，作为窄边框技术中的一种，开孔（O-Cut）屏是通过在显示面板中设置开孔区10`，并在对应所述开孔区10`的位置设置摄像头的方式来提高屏占比的。其中，所述开孔屏在开孔区10`和显示区30`之间还会设置一过渡区20`，所述过渡区20`需要设置封装结构以隔绝水氧，还需要设置数据（data）绕线以连接开孔区10`上下两侧的数据线，这使得所述过渡区20`的线路设计密集且复杂，总体宽度难以收窄，造成显示区30`和开孔区10`之间的黑边区域较大。
为了减小过渡区20`的宽度，研发人员开发出将data绕线设置到显示区30`的显示架构，但此种显示架构中，data绕线的图案设计十分规律，在显示面板的亮屏状态下，会产生光栅衍射现象，造成亮屏状态下data绕线所在区域的亮度不均，即业界所称的mura现象，严重影响显示质量，此问题亟待解决。
 技术问题
本申请提供一种显示面板及显示装置，能够有效改善亮屏状态下data绕线所在区域的亮度不均问题，提高显示质量。
 技术解决方案
为了实现上述目的，本申请的所述显示面板及显示装置采取了以下技术方案。
一方面，本申请提供一种显示面板，所述显示面板包括开孔区，围绕所述开孔区的显示区，所述显示区包括：第一显示区和围绕所述第一显示区的第二显示区，所述第一显示区设置有多条数据连接线，每条所述数据连接线连接两条沿同一方向延伸且分别位于所述开孔区两侧的数据线；
其中，所述第一显示区还设置有多个第一虚拟导电图案，多个所述第一虚拟导电图案均匀分布于相邻所述数据连接线之间的间隙区域内。
可选的，所述第一显示区包括阵列设置的多个第一像素区，各所述数据连接线和各所述第一虚拟导电图案形成的第一组合图案被各所述第一像素区限定形成多个第一子图案；所述第二显示区包括阵列设置的多个第二像素区，所述显示面板还包括在所述第二显示区阵列设置的多个第二虚拟导电图案，各所述第二虚拟导电图案形成的第二组合图案被各所述第二像素区限定形成多个第二子图案，其中，每个所述第二像素区由相邻的两条所述数据线、两条扫描线交叉限定形成，所述第一像素区的形状、面积与所述第二像素区的形状、面积相同，且所述第一子图案和所述第二子图案的图案相似度≥70%。
可选的，各所述第一虚拟导电图案具有第一电压；各所述第二虚拟导电图案具有第二电压；其中，所述第一电压等于所述第二电压。
可选的，所述显示面板还包括VDD信号线，各所述第一虚拟导电图案和各所述第二虚拟导电图案均与所述VDD信号线电性连接。
可选的，所述第一虚拟导电图案、所述第二虚拟导电图案与所述数据连接线同层设置。
可选的，所述显示区设置有第一透明导电层，所述第一虚拟导电图案、所述第二虚拟导电图案、所述数据连接线由所述第一透明导电层图案化所形成。
可选的，所述显示区阵列设置有多个薄膜晶体管和多个像素单元，所述薄膜晶体管位于所述第一透明导电层的下方，并包括源极和漏极；所述像素单元位于所述第一透明导电层的上方，并包括阳极；
其中，所述第一透明导电层还包括位于所述第一显示区和所述第二显示区的多个转接线，所述转接线通过过孔连接的方式分别与所述阳极和所述漏极电性连接；其中，所述第一虚拟导电图案、所述第二虚拟导电图案均与所述转接线间隔设置。
可选的，在所述第一显示区内，所述第一虚拟导电图案与相邻的所述转接线之间的最小距离≥3μm；所述第一虚拟导电图案与相邻的所述数据连接线之间的最小距离≥3μm。
可选的，所述显示区还设置有第二透明导电层，所述第二透明导电层位于所述薄膜晶体管和所述第一透明导电层之间，其中，所述第二透明导电层包括与所述VDD信号线电性连接的图案化结构，所述第一虚拟导电图案、所述第二虚拟导电图案分别通过过孔连接的方式与所述图案化结构电性连接。
可选的，所述数据连接线包括顺序连接的第一折线部、第二折线部和第三折线部，所述第二折线部分别垂直于所述第一折线部和所述第三折线部。
另一方面，本申请还提供一种显示装置，所述显示装置包括光学元件和上述任一项所述的显示面板，所述显示面板包括显示侧和非显示侧，所述光学元件设置于所述显示面板的非显示侧，并与所述开孔区对应设置。
 有益效果
本申请提供一种显示面板及显示装置，本申请通过在相邻数据连接线之间的间隙区域内均匀设置多个第一虚拟导电图案，从而使相邻数据连接线之间的狭缝变得更加不规则，进而减弱了因数据连接线规律排列所造成的光栅衍射现象，降低了显示面板在亮屏状态下出现mura问题的几率，提高了显示质量。
 附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中的开孔屏的平面示意图。
图2为本申请实施例提供的显示面板的平面示意图。
图3为本申请实施例提供的数据连接线的平面示意图。
图4为图3中A处的局部放大图。
图5为本申请实施例提供的第一显示区的局部示意图。
图6为本申请实施例提供的第二显示区的局部示意图。
图7为本申请实施例提供的第一显示区的另一局部示意图。
图8为本申请实施例提供的第二显示区的另一局部示意图。
图9为本申请实施例提供的显示面板的显示区的膜层结构示意图。
图10为现有技术（左）与本申请（右）显示区的第一透明导电层的平面示意图。
 本发明的实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制本申请。在本申请中，在未作相反说明的情况下，使用的方位词如“上”和“下”通常是指装置实际使用或工作状态下的上和下，具体为附图中的图面方向；而“内”和“外”则是针对装置的轮廓而言的。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。以下分别进行详细说明，需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。
本申请提供一种显示面板，所述显示面板包括开孔区，围绕所述开孔区的显示区，所述显示区包括：第一显示区和围绕所述第一显示区的第二显示区，所述第一显示区设置有多条数据连接线，每条所述数据连接线连接两条沿同一方向延伸且分别位于所述开孔区两侧的数据线；其中，所述第一显示区还设置有多个第一虚拟导电图案，多个所述第一虚拟导电图案均匀分布于相邻所述数据连接线之间的间隙区域内。
本申请通过在相邻所述数据连接线（即data绕线）之间的间隙区域内均匀设置多个第一虚拟导电图案，从而使相邻所述数据连接线之间的狭缝变得更加不规则，大大减小了所述狭缝的面积，进而减弱了因数据连接线规律排列所造成的光栅衍射现象，降低了所述显示面板在亮屏状态下出现mura问题的几率，提高了显示质量。
具体的，图2为本申请实施例提供的显示面板的平面示意图。如图2所示，所述显示面板例如为AMOLED显示面板，所述显示面板包括开孔区10，围绕所述开孔区10的过渡区20，围绕所述过渡区20的显示区30。当然，本申请对所述显示面板的类型不作限制，所述显示面板还可以为液晶显示面板、QLED显示面板等。
本实施例中，所述显示面板包括显示侧和非显示侧，所述开孔区10设置有通孔或盲孔，用于实现透光功能，以使外界环境光能够从所述显示面板的显示侧以较高的效率穿过所述开孔区10，从而到达所述显示面板的非显示侧。相应的，在整机装置中，可以在所述显示面板的非显示侧设置一光学元件，并使所述光学元件与所述开孔区10对应设置，从而使所述光学元件实现较佳的感光功能。
本实施例中，所述过渡区20用于设置封装结构，以避免外界水氧从所述开孔区10进入所述显示区30，影响显示面板的显示质量。
本实施例中，所述显示区30包括第一显示区31和围绕所述第一显示区31的第二显示区32，所述第一显示区31和所述第二显示区32上均设置有阵列排布的像素单元，所述像素单元用于实现显示功能。具体的，所述第一显示区31包括多个第一像素区，所述第一显示区31的所述像素单元对应设置在各个所述第一像素区上；所述第二显示区32包括多个第二像素区，所述第二显示区32的所述像素单元对应设置在各个所述第二像素区上。
本实施例中，所述显示面板还可以包括非显示区，所述非显示区可以围绕于所述显示区30的外侧。
图3为本申请实施例提供的数据连接线的平面示意图；图4为图3中A处的局部放大图。结合图3和图4所示，所述第一显示区31设置有多条数据连接线40，每条所述数据连接线40连接两条沿同一方向延伸且分别位于所述开孔区10两侧的数据线，具体用于连接位于图2所示的所述开孔区10上下两侧的数据线，从而使位于所述开孔区10两侧的数据线实现相互搭接，保证数据信号的正常传输，且由于所述数据连接线40设置在所述显示区30，从而能够缩减所述过渡区20的宽度，实现窄边框的显示效果。
继续参照图3，所述数据连接线40包括顺序连接的第一折线部01、第二折线部02和第三折线部03，所述第二折线部02分别垂直于所述第一折线部01和所述第三折线部03，所述第一折线部01的一端与位于所述开孔区10一侧的数据线电性连接，所述第一折线部01的另一端与所述第二折线部02的一端电性连接，所述第三折线部03的一端与所述开孔区10另一侧的数据线电性连接，所述第三折线部03的另一端与所述第二折线部02的另一端电性连接。
由图3和图4可知，位于所述第一显示区31的数据连接线40按照一定规律有序排列。图5为本申请实施例提供的第一显示区的局部示意图，参照图5，为避免有序排列的所述数据连接线40造成光栅衍射现象，降低显示面板在亮屏状态下出现mura问题的几率，本申请提供的所述显示面板中，所述第一显示区31还设置有多个第一虚拟导电图案50，多个所述第一虚拟导电图案50均匀分布于相邻所述数据连接线40之间的间隙区域内。本申请通过在相邻所述数据连接线40之间的间隙区域内均匀设置多个第一虚拟导电图案50，从而使相邻所述数据连接线40之间的狭缝变得更加不规则，大大减小了所述狭缝的面积，进而减弱了因数据连接线40规律排列所造成的光栅衍射现象，降低了所述显示面板在亮屏状态下出现mura问题的几率，提高了显示质量。
另外，由上述内容可知，所述第一显示区31设置有所述数据连接线40和所述第一虚拟导电图案50，而在进行面板设计时，当所述第一显示区31和所述第二显示区32的图案化设计不一致、密度差异较大时，则容易导致显示面板在熄屏状态下的mura问题。图6为本申请实施例提供的第二显示区32的局部示意图，参照图6，为解决显示面板熄屏状态下的mura问题，本申请提供的显示面板中，在所述第二显示区32还设置有第二虚拟导电图案70。
具体的，参照图5和图6，所述第一显示区31包括阵列设置的多个第一像素区1001，在所述第一显示区31内，各所述数据连接线40和各所述第一虚拟导电图案50形成的第一组合图案100被各所述第一像素区1001限定形成多个第一子图案1002，每个所述第一子图案1002由四个所述第一虚拟导电图案50的四个部分和一个所述数据连接线40的其中一部分共同组成；所述第二显示区32包括阵列设置的多个第二像素区2001，所述显示面板还包括在所述第二显示区32阵列设置的多个第二虚拟导电图案70，各所述第二虚拟导电图案70形成的第二组合图案200被各所述第二像素区2001限定形成多个第二子图案2002，每个第二子图案2002由四个第二虚拟导电图案70的五个部分共同组成，其中，每个所述第二像素区2001由相邻的两条所述数据线、两条扫描线交叉限定形成，所述第一像素区1001的形状、面积与所述第二像素区2001的形状、面积相同，且所述第一子图案1002和所述第二子图案2002的图案相似度≥70%。本申请通过在所述第二显示区32设置第二虚拟导电图案70，并以一个像素区为单位，使所述第一像素区1001内的所述第一子图案1002与所述第二像素区2001内的第二子图案2002的相似度≥70%，从而能够使第二显示区32的第二组合图案200与第一显示区31的第一组合图案100的相似度提高，并趋于一致，从而能够改善所述显示面板的熄屏mura问题。具体的，所述第一子图案1002和所述第二子图案2002的图案相似度指所述第一像素区1001完全重合于所述第二像素区2001时，所述第一子图案1002与所述第二子图案2002重叠部分的面积，与所述第一子图案1002的面积的比值。
进一步的，图7为本申请实施例提供的第一显示区的另一局部示意图；图8为本申请实施例提供的第二显示区的另一局部示意图。结合图5-图8所示，所述数据连接线40包括多个第一单元41和多个第二单元42，相邻两个所述第一单元41通过一所述第二单元42相连接，且所述第一单元41在数据线延伸方向上的长度与所述第一虚拟导电图案50在数据线延伸方向上的长度相同；所述第二虚拟导电图案70包括第一部分71和第二部分72，其中，所述第一部分71与所述第一单元41的形状相同，所述第二部分72与所述第一虚拟导电图案50的形状相同。进一步的，所述第一部分71与所述第一单元41的面积相同，所述第二部分72与所述第一虚拟导电图案50的面积相同。由于所述第一部分71与所述第一单元41的形状、面积相同，所述第二部分72与所述第一虚拟导电图案50的形状、面积相同，因此，能够使第二显示区32的第二组合图案200与第一显示区31的第一组合图案100的相似度提高，并趋于一致，从而能够改善所述显示面板的熄屏mura问题。
本实施例中，各所述第一虚拟导电图案50具有第一电压；各所述第二虚拟导电图案70具有第二电压；其中，所述第一电压等于第二电压。具体的，由于所述第一显示区31的相邻所述数据连接线40之间的间隙区域内阵列设置有第一虚拟导电图案50，且第二显示区32阵列设置有多个第二虚拟导电图案70，所述第一虚拟导电图案50和所述第二虚拟导电图案70均具有导电性，在电路设计中，大面积的浮置虚拟导电图案设计容易出现静电炸伤的问题，为避免该问题，本申请将所述第一虚拟导电图案50与所述第二虚拟导电图案70与一电压端电性连接，从而使各所述第一虚拟导电图案50上的电压与各所述第二虚拟导电图案70上的电压相等，从而起到静电防护的作用。
本实施例中，所述显示面板还包括VDD信号线，各所述第一虚拟导电图案50和各所述第二虚拟导电图案70均与所述VDD信号线电性连接，从而使各所述第一虚拟导电图案50与各所述第二虚拟导电图案70具有相同的电压。
本实施例中，所述第一虚拟导电图案50、所述第二虚拟导电图案70与所述数据连接线40同层设置，从而使所述第一虚拟导电图案50、所述第二虚拟导电图案70与所述数据连接线40能够通过一道成膜工艺所形成，降低所述显示面板的生产制造成本。
下面对显示面板的膜层结构作进一步的说明。图9为本申请实施例提供的显示面板的显示区的膜层结构示意图。参照图9，所述显示面板包括：第一衬底基板101、第一缓冲层102、第二衬底基板103、第二缓冲层104、有源层105、第一栅极绝缘层106、第一栅极层107、第二栅极绝缘层108、第二栅极层109、层间绝缘层110、第一源漏极层111、第一平坦层112、第二源漏极层113、第二平坦层114、第二透明导电层115、第三平坦层116、第一透明导电层117、第四平坦层118、第三透明导电层119、阳极层120、像素定义层121，所述像素定义层121形成有多个像素定义开口1211。其中，所述第一虚拟导电图案50、所述第二虚拟导电图案70与所述数据连接线40由所述第一透明导电层117图案化所形成。
图10为现有技术（左）与本申请（右）显示区的第一透明导电层的平面示意图。结合图7-图10所示，在所述第一显示区31中，本申请的第一透明导电层117包括数据连接线40和第一虚拟导电图案50，本申请通过在所述第一显示区31相邻所述数据连接线40之间的间隙区域内设置所述第一虚拟导电图案50，从而能够有效减小相邻所述数据连接线40之间的间隙区域的面积，消除或减弱因数据连接线40规律走线形成的狭缝所导致的光栅衍射的问题；在所述第二显示区32中，本申请的第一透明导电层117包括第二虚拟导电图案70，所述第二虚拟导电图案70包括第一部分71、第二部分72、第三部分73、第四部分74和第五部分75，所述第一部分71的一端与所述第四部分74的一端相连接，所述第二部分72的一端与所述第三部分73的一端相连接，所述第五部分75的两端分别与所述第一部分71的另一端、第二部分72的另一端相连接，且所述第一部分71与所述第一单元41的形状、面积相同，所述第二部分72与所述第一虚拟导电图案50的形状、面积相同，因此，能够使所述第一透明导电层117在所述第一显示区31和所述第二显示区32的图案设计的相似度提高，并趋于一致，从而能够改善所述显示面板的熄屏mura问题。
继续参照图7-图10，本实施例中，所述显示区30阵列设置有多个薄膜晶体管和多个像素单元。具体的，所述薄膜晶体管例如为双栅薄膜晶体管，所述有源层105用于形成所述薄膜晶体管的沟道区、源极区和漏极区，所述第一栅极层107和所述第二栅极层109分别用于形成所述薄膜晶体管的第一栅极和第二栅极，所述第一源漏极层111用于形成所述薄膜晶体管的源极和漏极。所述像素单元包括与所述薄膜晶体管的漏极电性连接的阳极，覆盖于所述阳极层120上的有机发光层，和覆盖于所述有机发光层的阴极，其中，所述阳极层120用于形成所述阳极。需要说明的是，在不同的显示面板架构中，由于源极与漏极、阳极与阴极在某种情况下是可以相互转换的，因此，本申请中阳极还可以替换为阴极，漏极还可以替换为阳极。
本实施例中，所述薄膜晶体管位于所述第一透明导电层117的下方；所述像素单元位于所述第一透明导电层117的上方；所述第一透明导电层117还包括位于所述第一显示区31和所述第二显示区32的多个转接线60，所述转接线60通过过孔连接的方式分别与所述阳极和所述漏极电性连接；其中，所述第一虚拟导电图案50、所述第二虚拟导电图案70均与所述转接线60间隔设置。
本实施例中，在所述第一显示区31内，所述第一虚拟导电图案50与相邻的所述转接线60之间的最小距离≥3μm；所述第一虚拟导电图案50与相邻的所述数据连接线40之间的最小距离≥3μm。此种结构能够降低与所述第一透明导电层117电性连接的VDD信号线的负载，并减少因设置所述第一虚拟导电图案50而产生的静电，降低产生静电炸伤的风险。进一步的，所述第一虚拟导电图案50与相邻的所述转接线60之间的最小距离等于所述第一虚拟导电图案50与相邻的所述数据连接线40之间的最小距离。
本实施例中，所述第一显示区31的转接线60的结构与所述第二显示区32的转接线60的结构相同，所述第一显示区31的转接线60包括第一转接线和第二转接线，相应的，所述第二显示区32也包括相同结构设计的第一转接线和第二转接线。
本实施例中，所述第二透明导电层115位于所述薄膜晶体管和所述第一透明导电层117之间，其中，所述第一透明导电层117包括与所述VDD信号线电性连接的图案化结构，所述第一虚拟导电图案50、所述第二虚拟导电图案70分别通过过孔连接的方式与所述图案化结构电性连接，也即，所述图案化结构与所述第一虚拟导电图案50、所述第二虚拟导电图案70接入的电信号相同。所述第二透明导电层115中的所述图案化结构可以起到屏蔽电极的作用，防止所述第一透明导电层117与所述图案化结构下方的电极或走线之间产生串扰，影响显示质量。
另一方面，本申请还提供一种显示装置，所述显示装置包括光学元件和上述任一项所述的显示面板，所述显示面板包括显示侧和非显示侧，所述光学元件设置于所述显示面板的非显示侧，并与所述开孔区10对应设置。
综上所述，本申请提供一种显示面板及显示装置，所述显示面板包括开孔区，围绕所述开孔区的显示区，所述显示区包括：第一显示区和围绕所述第一显示区的第二显示区，所述第一显示区设置有多条数据连接线，每条所述数据连接线连接两条沿同一方向延伸且分别位于所述开孔区两侧的数据线；其中，所述第一显示区还设置有多个第一虚拟导电图案，多个所述第一虚拟导电图案均匀分布于相邻所述数据连接线之间的间隙区域内。本申请通过在相邻所述数据连接线之间的间隙区域内均匀设置多个第一虚拟导电图案，从而使相邻所述数据连接线之间的狭缝变得更加不规则，减小了狭缝的面积，进而减弱了因数据连接线规律排列所造成的光栅衍射现象，降低了所述显示面板在亮屏状态下出现mura问题的几率，提高了显示质量。
以上对本申请实施例所提供的一种显示面板及显示装置进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (20)

  1. 一种显示面板，其中，所述显示面板包括开孔区，围绕所述开孔区的显示区，所述显示区包括：第一显示区和围绕所述第一显示区的第二显示区，所述第一显示区设置有多条数据连接线，每条所述数据连接线连接两条沿同一方向延伸且分别位于所述开孔区两侧的数据线；
    其中，所述第一显示区还设置有多个第一虚拟导电图案，多个所述第一虚拟导电图案均匀分布于相邻所述数据连接线之间的间隙区域内。
  2. 根据权利要求1所述的显示面板，其中，所述第一显示区包括阵列设置的多个第一像素区，各所述数据连接线和各所述第一虚拟导电图案形成的第一组合图案被各所述第一像素区限定形成多个第一子图案；所述第二显示区包括阵列设置的多个第二像素区，所述显示面板还包括在所述第二显示区阵列设置的多个第二虚拟导电图案，各所述第二虚拟导电图案形成的第二组合图案被各所述第二像素区限定形成多个第二子图案，其中，每个所述第二像素区由相邻的两条所述数据线、两条扫描线交叉限定形成，所述第一像素区的形状、面积与所述第二像素区的形状、面积相同，且所述第一子图案和所述第二子图案的图案相似度≥70%。
  3. 根据权利要求2所述的显示面板，其中，各所述第一虚拟导电图案具有第一电压；各所述第二虚拟导电图案具有第二电压；其中，所述第一电压等于所述第二电压。
  4. 根据权利要求3所述的显示面板，其中，所述显示面板还包括VDD信号线，各所述第一虚拟导电图案和各所述第二虚拟导电图案均与所述VDD信号线电性连接。
  5. 根据权利要求4所述的显示面板，其中，所述第一虚拟导电图案、所述第二虚拟导电图案与所述数据连接线同层设置。
  6. 根据权利要求5所述的显示面板，其中，所述显示区设置有第一透明导电层，所述第一虚拟导电图案、所述第二虚拟导电图案、所述数据连接线由所述第一透明导电层图案化所形成。
  7. 根据权利要求6所述的显示面板，其中，所述显示区阵列设置有多个薄膜晶体管和多个像素单元，所述薄膜晶体管位于所述第一透明导电层的下方，并包括源极和漏极；所述像素单元位于所述第一透明导电层的上方，并包括阳极；
    其中，所述第一透明导电层还包括位于所述第一显示区和所述第二显示区的多个转接线，所述转接线通过过孔连接的方式分别与所述阳极和所述漏极电性连接；其中，所述第一虚拟导电图案、所述第二虚拟导电图案均与所述转接线间隔设置。
  8. 根据权利要求7所述的显示面板，其中，在所述第一显示区内，所述第一虚拟导电图案与相邻的所述转接线之间的最小距离≥3μm；所述第一虚拟导电图案与相邻的所述数据连接线之间的最小距离≥3μm。
  9. 根据权利要求6所述的显示面板，其中，所述显示区还设置有第二透明导电层，所述第二透明导电层位于所述薄膜晶体管和所述第一透明导电层之间，其中，所述第二透明导电层包括与所述VDD信号线电性连接的图案化结构，所述第一虚拟导电图案、所述第二虚拟导电图案分别通过过孔连接的方式与所述图案化结构电性连接。
  10. 根据权利要求1所述的显示面板，其中，所述数据连接线包括顺序连接的第一折线部、第二折线部和第三折线部，所述第二折线部分别垂直于所述第一折线部和所述第三折线部。
  11. 一种显示装置，其中，包括光学元件和显示面板，其中，所述显示面板包括开孔区，围绕所述开孔区的显示区，所述显示区包括：第一显示区和围绕所述第一显示区的第二显示区，所述第一显示区设置有多条数据连接线，每条所述数据连接线连接两条沿同一方向延伸且分别位于所述开孔区两侧的数据线；
    其中，所述第一显示区还设置有多个第一虚拟导电图案，多个所述第一虚拟导电图案均匀分布于相邻所述数据连接线之间的间隙区域内；
    其中，所述显示面板包括显示侧和非显示侧，所述光学元件设置于所述显示面板的非显示侧，并与所述开孔区对应设置。
  12. 根据权利要求11所述的显示装置，其中，所述第一显示区包括阵列设置的多个第一像素区，各所述数据连接线和各所述第一虚拟导电图案形成的第一组合图案被各所述第一像素区限定形成多个第一子图案；所述第二显示区包括阵列设置的多个第二像素区，所述显示面板还包括在所述第二显示区阵列设置的多个第二虚拟导电图案，各所述第二虚拟导电图案形成的第二组合图案被各所述第二像素区限定形成多个第二子图案，其中，每个所述第二像素区由相邻的两条所述数据线、两条扫描线交叉限定形成，所述第一像素区的形状、面积与所述第二像素区的形状、面积相同，且所述第一子图案和所述第二子图案的图案相似度≥70%。
  13. 根据权利要求12所述的显示装置，其中，各所述第一虚拟导电图案具有第一电压；各所述第二虚拟导电图案具有第二电压；其中，所述第一电压等于所述第二电压。
  14. 根据权利要求13所述的显示装置，其中，所述显示面板还包括VDD信号线，各所述第一虚拟导电图案和各所述第二虚拟导电图案均与所述VDD信号线电性连接。
  15. 根据权利要求14所述的显示装置，其中，所述第一虚拟导电图案、所述第二虚拟导电图案与所述数据连接线同层设置。
  16. 根据权利要求15所述的显示装置，其中，所述显示区设置有第一透明导电层，所述第一虚拟导电图案、所述第二虚拟导电图案、所述数据连接线由所述第一透明导电层图案化所形成。
  17. 根据权利要求16所述的显示装置，其中，所述显示区阵列设置有多个薄膜晶体管和多个像素单元，所述薄膜晶体管位于所述第一透明导电层的下方，并包括源极和漏极；所述像素单元位于所述第一透明导电层的上方，并包括阳极；
    其中，所述第一透明导电层还包括位于所述第一显示区和所述第二显示区的多个转接线，所述转接线通过过孔连接的方式分别与所述阳极和所述漏极电性连接；其中，所述第一虚拟导电图案、所述第二虚拟导电图案均与所述转接线间隔设置。
  18. 根据权利要求17所述的显示装置，其中，在所述第一显示区内，所述第一虚拟导电图案与相邻的所述转接线之间的最小距离≥3μm；所述第一虚拟导电图案与相邻的所述数据连接线之间的最小距离≥3μm。
  19. 根据权利要求16所述的显示装置，其中，所述显示区还设置有第二透明导电层，所述第二透明导电层位于所述薄膜晶体管和所述第一透明导电层之间，其中，所述第二透明导电层包括与所述VDD信号线电性连接的图案化结构，所述第一虚拟导电图案、所述第二虚拟导电图案分别通过过孔连接的方式与所述图案化结构电性连接。
  20. 根据权利要求11所述的显示装置，其中，所述数据连接线包括顺序连接的第一折线部、第二折线部和第三折线部，所述第二折线部分别垂直于所述第一折线部和所述第三折线部。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008146051A (ja) * 2007-11-22 2008-06-26 Toshiba Matsushita Display Technology Co Ltd Ｅｌ表示装置
CN106601712A (zh) * 2015-10-20 2017-04-26 力成科技股份有限公司 载体衬底
JP2019144589A (ja) * 2019-04-29 2019-08-29 株式会社半導体エネルギー研究所 液晶表示装置
CN111710257A (zh) * 2020-06-02 2020-09-25 嘉兴驭光光电科技有限公司 衍射抑制显示屏以及移动终端设备
CN112885876A (zh) * 2021-01-18 2021-06-01 武汉华星光电半导体显示技术有限公司 显示装置
CN113707092A (zh) * 2021-09-10 2021-11-26 武汉华星光电半导体显示技术有限公司 显示面板及电子装置
CN215896403U (zh) * 2021-09-18 2022-02-22 北京小米移动软件有限公司 显示面板及显示装置
CN114300509A (zh) * 2020-10-08 2022-04-08 三星显示有限公司 显示面板和显示设备

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104035248A (zh) * 2014-06-30 2014-09-10 上海中航光电子有限公司 一种阵列基板及液晶显示装置
KR102476563B1 (ko) * 2015-12-01 2022-12-12 엘지디스플레이 주식회사 표시장치
CN106094359B (zh) * 2016-08-19 2019-07-23 京东方科技集团股份有限公司 显示面板及显示装置
CN108735094A (zh) * 2018-07-25 2018-11-02 武汉华星光电技术有限公司 显示面板
CN110767714B (zh) * 2019-03-25 2022-03-08 昆山国显光电有限公司 透明阵列基板、透明显示面板、显示面板及显示终端
CN110021646B (zh) * 2019-03-27 2021-06-22 武汉华星光电半导体显示技术有限公司 显示面板及显示装置
CN110070820A (zh) * 2019-04-23 2019-07-30 厦门天马微电子有限公司 一种显示面板、其驱动方法及显示装置
CN111951687B (zh) * 2020-08-31 2022-06-28 京东方科技集团股份有限公司 一种显示面板及显示装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008146051A (ja) * 2007-11-22 2008-06-26 Toshiba Matsushita Display Technology Co Ltd Ｅｌ表示装置
CN106601712A (zh) * 2015-10-20 2017-04-26 力成科技股份有限公司 载体衬底
JP2019144589A (ja) * 2019-04-29 2019-08-29 株式会社半導体エネルギー研究所 液晶表示装置
CN111710257A (zh) * 2020-06-02 2020-09-25 嘉兴驭光光电科技有限公司 衍射抑制显示屏以及移动终端设备
CN114300509A (zh) * 2020-10-08 2022-04-08 三星显示有限公司 显示面板和显示设备
CN112885876A (zh) * 2021-01-18 2021-06-01 武汉华星光电半导体显示技术有限公司 显示装置
CN113707092A (zh) * 2021-09-10 2021-11-26 武汉华星光电半导体显示技术有限公司 显示面板及电子装置
CN215896403U (zh) * 2021-09-18 2022-02-22 北京小米移动软件有限公司 显示面板及显示装置

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