WO2023199642A1 - 光検出装置及び電子機器 - Google Patents

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electrode
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    • H10F39/80—Constructional details of image sensors
    • H10F39/807—Pixel isolation structures

Definitions

  • the present technology (technology according to the present disclosure) relates to a photodetection device and an electronic device.
  • a semiconductor substrate for example, a semiconductor substrate, a photoelectric conversion unit formed on the semiconductor substrate that generates and accumulates a charge according to the amount of received light, and a surface of the semiconductor substrate opposite to the light incident surface (hereinafter also referred to as the "surface") ) side, and a transfer gate formed on the surface side of the semiconductor substrate to transfer the charges accumulated in the photoelectric conversion section to the FD.
  • a device has been proposed (for example, see Patent Document 1).
  • An object of the present disclosure is to provide a photodetection device and electronic equipment that can increase the amount of charge that can be accumulated in a photoelectric conversion section.
  • the photodetection device of the present disclosure includes (a) a semiconductor substrate, (b) a photoelectric conversion section formed on the semiconductor substrate that generates and accumulates a charge according to the amount of received light, and (c) an electric charge generated by the photoelectric conversion section. (d) a transfer gate that transfers the charges accumulated by the photoelectric conversion section to the charge holding section, and (e) the photoelectric conversion section is continuous in the thickness direction of the semiconductor substrate. and (f) a p-type semiconductor region containing a p-type impurity formed in a region that is in contact with the p-type semiconductor region and containing an n-type impurity formed continuously in the thickness direction of the semiconductor substrate.
  • the n-type semiconductor region has a constant impurity concentration in the thickness direction of the semiconductor substrate; and (h) the transfer gate has an impurity concentration that is constant in the thickness direction of the semiconductor substrate;
  • a vertical gate electrode that reaches deeper than the end of the n-type semiconductor region located from the first surface, which is the surface closer to the holding part, to the second surface, which is the surface opposite to the first surface.
  • the electronic device of the present disclosure includes (a) a semiconductor substrate, (b) a photoelectric conversion section formed on the semiconductor substrate that generates and accumulates charges according to the amount of received light, and (c) a photoelectric conversion section that stores charges generated in the photoelectric conversion section. (d) a charge retention section to hold the charge; and a transfer gate for transferring the charge accumulated by the photoelectric conversion section to the charge retention section; (e) the photoelectric conversion section is formed continuously in the thickness direction of the semiconductor substrate. (f) a p-type semiconductor region containing p-type impurities; and (f) an n-type semiconductor region containing n-type impurities formed in a region in contact with the p-type semiconductor region and continuously formed in the thickness direction of the semiconductor substrate.
  • the n-type semiconductor region has a constant impurity concentration in the thickness direction of the semiconductor substrate, and (h) the transfer gate is located on the side closer to the charge retention portion of the two surfaces of the semiconductor substrate.
  • a photodetecting device having a vertical gate electrode extending from a first surface, which is a surface, to a depth deeper than an end of an n-type semiconductor region located on a second surface, which is a surface opposite to the first surface. The main point is to be prepared.
  • FIG. 1 is a diagram showing the overall configuration of a solid-state imaging device according to a first embodiment.
  • 2 is a diagram illustrating a cross-sectional configuration of the solid-state imaging device taken along line A-A' in FIG. 1.
  • FIG. 3 is a diagram showing a cross-sectional configuration of the solid-state imaging device taken along line B-B' in FIG. 2.
  • FIG. 3 is a diagram showing a potential distribution in a photoelectric conversion section.
  • 5 is a diagram showing the potential at the position of line CC' in FIG. 4.
  • FIG. 5 is a diagram showing the potential at the position of line D-D' in FIG. 4.
  • FIG. FIG. 3 is a diagram showing a potential distribution in a photoelectric conversion section.
  • FIG. 8 is a diagram showing the potential at the position of line E-E' in FIG. 7.
  • FIG. FIG. 3 is a diagram showing a potential distribution in a photoelectric conversion section.
  • 10 is a diagram showing the potential at the position of line FF' in FIG. 9.
  • FIG. 10 is a diagram showing the potential at the position of line GG' in FIG. 9.
  • FIG. 3 is a diagram showing a cross-sectional configuration of a solid-state imaging device according to a second embodiment.
  • 13 is a diagram showing a cross-sectional configuration of the solid-state imaging device taken along line H-H' in FIG. 12.
  • FIG. This is a potential distribution when the potential of the buried electrode is in a LOW state.
  • FIG. 3 is a diagram showing the potential when viewed from the thickness direction of a semiconductor substrate.
  • FIG. 7 is a diagram showing a cross-sectional configuration of a solid-state imaging device according to a modification.
  • 18 is a diagram showing a cross-sectional configuration of the solid-state imaging device taken along line II' in FIG. 17.
  • FIG. 3 is a diagram showing a potential distribution in a photoelectric conversion section.
  • FIG. 3 is a diagram showing a potential distribution in a photoelectric conversion section.
  • 21 is a diagram showing potential distributions in regions K, L, M, and N in FIG. 20.
  • FIG. 21 is a diagram showing potential distributions in regions K, L, M, and N in FIG.
  • FIG. 21 is a diagram showing potential distributions in regions K, L, M, and N in FIG. 20.
  • FIG. 7 is a diagram showing a cross-sectional configuration of a solid-state imaging device according to a modification.
  • FIG. 7 is a diagram showing a cross-sectional configuration of a solid-state imaging device according to a modification.
  • FIG. 3 is a diagram showing the potential when viewed from the thickness direction of a semiconductor substrate.
  • FIG. 3 is a diagram showing the potential when viewed from the thickness direction of a semiconductor substrate.
  • FIG. 3 is a diagram showing the potential when viewed from the thickness direction of a semiconductor substrate.
  • FIG. 3 is a diagram showing the potential when viewed from the thickness direction of a semiconductor substrate.
  • FIG. 7 is a diagram schematically showing the configuration of an electronic device according to a third embodiment.
  • FIGS. 1 to 30 An example of a photodetection device and an electronic device according to an embodiment of the present disclosure will be described below with reference to FIGS. 1 to 30. Embodiments of the present disclosure will be described in the following order. Note that the present disclosure is not limited to the following examples. Furthermore, the effects described in this specification are merely examples and are not limiting, and other effects may also be present.
  • First embodiment Solid-state imaging device 1-1 Overall configuration of solid-state imaging device 1-2 Configuration of main parts 2.
  • Second embodiment Solid-state imaging device 2-1 Configuration of main parts 2-2 Modification example 3.
  • Third embodiment Application example to electronic equipment
  • FIG. 1 is a diagram showing the overall configuration of a solid-state imaging device 1 according to the first embodiment.
  • the solid-state imaging device 1 in FIG. 1 is a back-illuminated CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • CMOS Complementary Metal Oxide Semiconductor
  • the solid-state imaging device 1 (1002) captures image light (incident light) from a subject through a lens group 1001, and calculates the amount of incident light formed on the imaging surface in pixel units.
  • the solid-state imaging device 1 includes a pixel region 2, a vertical drive circuit 3, a column signal processing circuit 4, a horizontal drive circuit 5, an output circuit 6, and a control circuit 7. .
  • the pixel region 2 includes a plurality of pixels 9 arranged in a two-dimensional array on a semiconductor substrate 8.
  • the pixel 9 includes the photoelectric conversion section 21 shown in FIGS. 2 and 3 and a plurality of pixel transistors. Examples of the plurality of pixel transistors include a transfer transistor, a reset transistor, an amplification transistor, and a selection transistor.
  • the vertical drive circuit 3 is configured by, for example, a shift register, selects a desired pixel drive wiring 10, supplies pulses for driving the pixels 9 to the selected pixel drive wiring 10, and drives each pixel 9 in rows.
  • the vertical drive circuit 3 sequentially selectively scans each pixel 9 in the pixel area 2 in the vertical direction row by row, and generates a pixel signal based on the signal charge generated in the photoelectric conversion section 21 of each pixel 9 according to the amount of light received. , are supplied to the column signal processing circuit 4 through the vertical signal line 11.
  • the column signal processing circuit 4 is arranged, for example, for each column of pixels 9, and performs signal processing such as noise removal on the signals output from the pixels 9 for one row for each pixel column.
  • the column signal processing circuit 4 performs signal processing such as CDS (Correlated Double Sampling) and AD (Analog Digital) conversion to remove fixed pattern noise specific to pixels.
  • the horizontal drive circuit 5 is configured by, for example, a shift register, and sequentially outputs horizontal scanning pulses to the column signal processing circuits 4 to select each of the column signal processing circuits 4 in turn, and selects each of the column signal processing circuits 4 from each of the column signal processing circuits 4 in turn.
  • the pixel signal subjected to signal processing is output to the horizontal signal line 12.
  • the output circuit 6 performs signal processing on pixel signals sequentially supplied from each of the column signal processing circuits 4 through the horizontal signal line 12 and outputs the processed pixel signals.
  • signal processing for example, buffering, black level adjustment, column variation correction, various digital signal processing, etc. can be used.
  • the control circuit 7 generates clock signals and control signals that serve as operating standards for the vertical drive circuit 3, column signal processing circuit 4, horizontal drive circuit 5, etc., based on the vertical synchronization signal, horizontal synchronization signal, and master clock signal. generate. Then, the control circuit 7 outputs the generated clock signal and control signal to the vertical drive circuit 3, column signal processing circuit 4, horizontal drive circuit 5, and the like.
  • FIG. 2 is a diagram showing a cross-sectional configuration of the solid-state imaging device 1 taken along line AA' in FIG.
  • FIG. 3 is a diagram showing a cross-sectional configuration of the solid-state imaging device 1 taken along line BB' in FIG.
  • the solid-state imaging device 1 includes a light-receiving layer 15 in which a semiconductor substrate 8, a light shielding film 13, and a planarization film 14 are laminated in this order.
  • back surface S1 On the surface of the light-receiving layer 15 on the flattening film 14 side (hereinafter also referred to as "back surface S1"), a plurality of microlenses 16 arranged in a two-dimensional array are arranged so as to correspond to each pixel 9. has been done. Further, a wiring layer 17 is arranged on the surface of the light-receiving layer 15 on the semiconductor substrate 8 side (hereinafter also referred to as "surface S2").
  • the semiconductor substrate 8 is made of, for example, a p-type silicon (Si) substrate.
  • a trench portion 18 is formed in the semiconductor substrate 8 so as to surround the region of each pixel 9 .
  • Trench portion 18 is formed to penetrate semiconductor substrate 8 .
  • a sidewall film 19 is formed on the inner wall surface of the trench portion 18 to cover the inner wall surface.
  • silicon oxide (SiO 2 ) can be used as the material of the sidewall film 19, for example.
  • a filler 20 is embedded inside the trench portion 18 .
  • the filler 20 for example, doped polysilicon can be used.
  • a rectangular photoelectric conversion section 21 is formed in a region of the semiconductor substrate 8 surrounded by the trench section 18 on the light-receiving surface (hereinafter also referred to as "back surface S3") side of the semiconductor substrate 8.
  • back surface S3 the light-receiving surface
  • p-type semiconductor regions hereinafter referred to as “ (also referred to as “p+ region 22") and an n-type semiconductor region (hereinafter also referred to as "n+ region 23”) containing a high concentration of n-type impurity.
  • p-type impurity and the n-type impurity for example, boron (B) and phosphorus (P) can be used.
  • front-side p+ regions 24 p-type semiconductor regions containing p-type impurities at a high concentration are provided on each of the front surface S2 side and the back surface S3 side of the photoelectric conversion section 21 to suppress dark current. Also referred to as “back side p+ region 25”) is formed.
  • P+ region 22 is formed in a region in contact with trench portion 18 and is continuously formed in the thickness direction of semiconductor substrate 8 .
  • the p+ region 22 is formed from the front surface S2 side to the back surface S3 side of the semiconductor substrate 8, and has a constant width Wp from the front surface S2 side to the back surface S3 side.
  • the impurity concentration of the p+ region 22 is constant in the thickness direction of the semiconductor substrate 8. For example, the difference in impurity concentration at each part within p+ region 22 is 10% or less.
  • the n+ region 23 is formed in a region in contact with the p+ region 22, and is continuously formed in the thickness direction of the semiconductor substrate 8.
  • the n+ region 23 is formed from the front side p+ region 24 to the back side p+ region 25, and has a constant width Wn from the front side p+ region 24 side to the back side p+ region 25 side.
  • the n+ region 23 has a constant impurity concentration in the thickness direction of the semiconductor substrate 8 (in other words, the n+ region 23 has a constant resistance value at each part in the thickness direction of the semiconductor substrate 8).
  • the difference in impurity concentration at each part within the n+ region 23 is 10% or less (more preferably 5% or less).
  • the photoelectric conversion section 21 mainly configures a photodiode using a pn junction, which is a junction surface between the p+ region 22 and the n+ region 23, and performs photoelectric conversion to generate charges according to the amount of received light. Further, the photoelectric conversion unit 21 accumulates charges generated by photoelectric conversion in the electrostatic capacitance (junction capacitance) generated at the pn junction between the p+ region 22 and the n+ region 23.
  • the inside of the semiconductor substrate 8 is formed from the inside of the trench portion 18.
  • a method of doping impurities can be adopted. Examples of methods for doping with impurities include solid phase diffusion, plasma doping, and ion implantation.
  • a method of forming the p+ region 22 for example, a method of forming a fixed charge film having a negative charge on the inner wall surface of the trench portion 18 can be adopted. Examples of the material of the fixed charge film include oxides or nitrides containing at least one element of hafnium (Hf), aluminum (Al), zirconium (Zr), tantalum (Ta), and titanium (Ti).
  • the n+ region 23 of the photoelectric conversion unit 21 is continuous in the thickness direction of the semiconductor substrate 8 so as to be in contact with the p+ region 22, and further, the impurity
  • the configuration was such that the concentration was constant.
  • the same pn junction can be formed at each part in the thickness direction of the semiconductor substrate 8, and as shown in FIGS.
  • the depth of the potential can be made approximately the same as the depth of the potential on the surface S4 side (the root side of the vertical gate electrode 31), as shown in FIGS. 4 and 6. 4 to 6 illustrate the case where the potential peak is 1.5V. Therefore, the amount of charge (saturated charge amount Qs) that can be accumulated in the photoelectric conversion section 21 can be increased.
  • FIG. 4 is a diagram showing the potential distribution in the photoelectric conversion section 21.
  • FIG. 5 is a diagram showing the potential at the position of the line CC' in FIG. 4.
  • FIG. 6 is a diagram showing the potential at the position of line DD' in FIG. 4.
  • a vertical transistor 26 is formed in the region on the surface S2 side of the semiconductor substrate 8.
  • the vertical transistor 26 includes a floating diffusion (in a broad sense, a "charge holding section”; hereinafter also referred to as "FD27") and a transfer gate 28.
  • the FD 27 is constituted by a highly concentrated n-type impurity region, and holds charges transferred from the photoelectric conversion section 21 to the FD 27 by the transfer transistor (transfer gate 28). That is, the charge generated by the photoelectric conversion unit 21 is held.
  • the transfer gate 28 is a gate of a transfer transistor that transfers the charge generated by the photoelectric conversion unit 21 to the FD 27.
  • the transfer gate 28 is formed within the semiconductor substrate 8 with a gate insulating film 29 interposed therebetween.
  • the transfer gate 28 includes a flat surface electrode 30 formed to protrude onto the surface S2 of the semiconductor substrate 8 and a vertical gate electrode 31 extending from the surface electrode 30 in the thickness direction of the semiconductor substrate 8. are doing.
  • the vertical gate electrode 31 extends from the front surface S2 of the semiconductor substrate 8 to a depth deeper than the end portion 32 of the n+ region 23 located on the back surface S3 side. That is, the vertical gate electrode 31 has two surfaces of the semiconductor substrate 8, from the surface S2 (first surface), which is the surface closer to the FD 27, to the back surface S3 (second surface), which is the surface farther from the surface S2. ) side of the n+ region 23 (to the depth of the p+ region 25).
  • the transfer gate 28 extends from the top surface S2 of the semiconductor substrate 8 to a depth deeper than the end 32 of the n+ region 23 located on the back surface S3 side.
  • This is the configuration used.
  • the vertical gate electrode 31 side is You can deepen your potential.
  • FIG. 7 a case is illustrated in which the potential on the vertical gate electrode 31 side is set to 2.0V or the like. Therefore, it is possible to form a potential gradient that horizontally transfers the charges accumulated in the photoelectric conversion section 21 to the region on the vertical gate electrode 31 side.
  • FIG. 7 is a diagram showing the potential distribution in the photoelectric conversion section 21.
  • FIG. 8 is a diagram showing the potential at the position of line E-E' in FIG. 7.
  • FIG. 2 and 3 illustrate the case where the vertical gate electrode 31 is one buried electrode that reaches deeper from the front surface S2 of the semiconductor substrate 8 than the end of the n+ region 23 located on the back surface S3 side. are doing. Furthermore, an impurity region 33 containing p-type impurities is formed around the vertical gate electrode 31 (embedded electrode 31) so as to cover the peripheral surface of the embedded electrode 31. In the impurity region 33, the impurity concentration on the back surface S3 side of the semiconductor substrate 8 is higher than the impurity concentration on the front surface S2 side. As a result, by setting the potential of the vertical gate electrode 31 to a HIGH state, as shown in FIG. The depth of the potential can be made deeper than the depth of the potential on the back surface S3 side.
  • the impurity concentration of the impurity region 33 may be configured to change continuously or may be changed stepwise (a configuration in which it changes discontinuously).
  • FIG. 9 is a diagram showing the potential distribution in the photoelectric conversion section 21.
  • FIG. 10 is a diagram showing the potential at the position of line F-F' in FIG.
  • FIG. 11 is a diagram showing the potential at the position of line GG' in FIG.
  • a potential gradient that vertically transfers charges to the surface S2 side of the semiconductor substrate 8 is not formed in the photoelectric conversion unit 21, and FIGS.
  • the depth of the potential on the back surface S3 side of the photoelectric conversion section 21 was made to be approximately the same as the depth of the potential on the front surface S4 side (the root side of the vertical gate electrode 31). Therefore, the amount of charge (saturated charge amount Qs) that can be accumulated in the photoelectric conversion section 21 as a whole can be increased.
  • the potential on the vertical gate electrode 31 side is was deepened to form a potential gradient. Therefore, the charges accumulated in the photoelectric conversion section 21 can be horizontally transferred to the region on the vertical gate electrode 31 side.
  • the potential of the vertical gate electrode 31 is set to a HIGH state, as shown in FIG.
  • the depth of the potential is set to be deeper than the depth of the potential on the back surface S3 side. Therefore, the charge horizontally transferred to the vertical gate electrode 31 (buried electrode 31) side can be vertically transferred to the FD 27 along the vertical gate electrode 31 (buried electrode 31). Thereby, the charges generated by the photoelectric conversion section 21 can be held in the FD 27.
  • FIG. 12 is a diagram showing a cross-sectional configuration of a solid-state imaging device 1 according to the second embodiment.
  • FIG. 13 is a diagram showing a cross-sectional configuration of the solid-state imaging device 1 taken along line HH' in FIG. 12.
  • parts corresponding to those in FIGS. 2 and 3 are designated by the same reference numerals, and redundant explanation will be omitted.
  • FIGS. 12 and 13 illustrate a case where two embedded electrodes 34 and 35 are used as the two or more embedded electrodes.
  • Each of the embedded electrodes 34 and 35 is the same prismatic electrode that is spaced apart from each other in a direction perpendicular to the thickness direction of the semiconductor substrate 8.
  • Each of the buried electrodes 34 and 35 reaches deeper than the end 32 of the n+ region 23 located on the back surface S3 side of the semiconductor substrate 8.
  • an impurity region 36 containing p-type impurities is formed between the buried electrodes 34 and 35.
  • the impurity concentration on the front surface S2 side of the semiconductor substrate 8 is higher than the impurity concentration on the back surface S3 side.
  • the impurity concentration of the impurity region 36 may be configured to change continuously or may be changed stepwise (a configuration in which it changes discontinuously).
  • the impurity forming the impurity region 33 may affect the photoelectric conversion section 21, and the potential of the photoelectric conversion section 21 may fluctuate.
  • the potential in the region near the vertical gate electrode 31 does not become deeper than the potential in the region on the back surface S3 side of the impurity region 33. Therefore, as shown in FIG. 7, in the region on the back surface S3 side of the photoelectric conversion section 21, the potential in the region near the vertical gate electrode 31 becomes shallow (1.7 V in FIG. 7), and the amount of charge that can be accumulated decreases. There is a possibility that it will be reduced.
  • an impurity region for forming a potential gradient for vertical charge transfer is not formed around the vertical gate electrode 31, and as shown in FIG.
  • an impurity region 36 is formed between the buried electrodes 34 and 35 forming the vertical gate electrode 31.
  • a potential gradient can be formed that causes the charges horizontally transferred to the buried electrodes 34 and 35 to be vertically transferred to the FD 27. Furthermore, it is possible to suppress fluctuations in the potential of the photoelectric conversion section 21 due to impurities in the impurity region 36.
  • the potential of each part of the region on the side of the buried electrodes 34 and 35 in the photoelectric conversion section 21 is the same (1.8V). Therefore, the reduction in the amount of charge that can be accumulated in the photoelectric conversion section 21 can be suppressed, and the reduction in the amount of saturated charge Qs can be suppressed.
  • 14 and 15 are diagrams showing the potential distribution in the photoelectric conversion section 21. FIG.
  • FIG. 14 shows the potential distribution when the potentials of the embedded electrodes 34 and 35 are in the LOW state
  • FIG. 15 shows the potential distribution when the potentials of the embedded electrodes 34 and 35 are in the HIGH state.
  • FIG. 16 is a diagram showing the potential when viewed from the thickness direction of the semiconductor substrate 8. In FIG. 16, the buried electrodes 34 and 35 are drawn larger than in other figures.
  • FIG. 12 an example is shown in which two or more embedded electrodes 34 and 35 have the same prismatic shape (same length and constant distance), but other It is also possible to adopt the following configuration.
  • the structure may include at least a first electrode 37 that reaches deep and a second electrode 38 that reaches from the surface S2 of the semiconductor substrate 8 to a shallower depth than the first electrode 37.
  • the second electrode 38 is located on the other diagonal.
  • FIG. 18 is a diagram showing a cross-sectional configuration of the solid-state imaging device 1 taken along line II' in FIG. 17. Further, the potential distribution in the photoelectric conversion section 21 is as shown in FIG. 19.
  • the surface electrodes 30 shown in FIG. Surface electrodes 39 and 40 are formed. Thereby, the potentials of the first electrode 37 and the second electrode 38 can be individually controlled via the surface electrodes 39 and 40.
  • the potentials of the surface electrodes 39 and 40 are brought to a HIGH state, thereby bringing the potentials of both the first electrode 37 and the second electrode 38 to a HIGH state.
  • the potential on the first electrode 37 side and the second electrode 38 side becomes deeper in the photoelectric conversion unit 21, and charges are transferred to the first electrode 37 side and the second electrode 38 side.
  • a potential gradient for horizontal transfer is formed, and the charges accumulated in the photoelectric conversion section 21 (area K in FIG.
  • FIG. 21 is a diagram showing potential distributions in regions K, L, M, and N in FIG. 20. Subsequently, by setting only the potential of the surface electrode 39 to a LOW state, only the potential of the first electrode 37 is brought to a LOW state, and the potential of the second electrode 38 is maintained to be HIGH. Then, as shown in FIG.
  • the potential on the back surface S3 side of the semiconductor substrate 8 becomes shallow between the first electrodes 37 and between the second electrodes 38, and the charge on the back surface S3 side (region L side in FIG. 20) becomes shallower. It is vertically transferred to the surface S2 side (region M side in FIG. 20). As a result, charges are accumulated in a region between the first electrodes 37 and between the second electrodes 38 on the surface S2 side (region M side in FIG. 20). Subsequently, the potential of the surface electrode 40 is also brought to a LOW state, thereby bringing the potentials of both the first electrode 37 and the second electrode 38 to a LOW state. Then, as shown in FIG. 23, the charges on the surface S2 side (region M side in FIG. 20) are transferred to the FD 27 (region N in FIG. 20). This allows efficient vertical transfer of charges.
  • the distance between the buried electrodes 34 and 35 on the back surface S3 side of the semiconductor substrate 8 may be made larger than the distance between the buried electrodes 34 and 35 on the front surface S2 side.
  • the embedded electrodes 34 and 35 are shaped like a truncated cone with the upper part cut off.
  • the potential between the buried electrodes 34 and 35 becomes deeper as the distance between the buried electrodes 34 and 35 becomes smaller, and becomes shallower as the distance becomes larger. Therefore, according to the configuration shown in FIG. 24, a potential gradient for vertical charge transfer can be formed such that the potential becomes deeper from the back surface S3 side to the front surface S2 side of the semiconductor substrate 8.
  • the outer periphery of the photoelectric conversion unit 21 is rectangular and two or more embedded electrodes 34 and 35 are prismatic, but other configurations are possible. It can also be adopted.
  • the outer periphery of the photoelectric conversion section 21 may have an n-gon shape (n is an integer of 4 or more) when viewed from the thickness direction of the semiconductor substrate 8. Examples include rectangle and octagon.
  • FIG. 25 illustrates a case where the outer periphery of the photoelectric conversion unit 21 has an octagonal shape. Further, as shown in FIGS.
  • each of the two or more embedded electrodes 34, 35, 41, 42 is connected to the photoelectric conversion unit 21 from the corner of the n-gon. It may be arranged in a position that does not overlap with the straight line extending to the center of the line. As a result, charges accumulated near the corners of the n-gonal photoelectric conversion section 21 can be horizontally transferred linearly to the area between the embedded electrodes 34, 35, 41, and 42, making horizontal charge transfer more efficient. It can be carried out. Note that although FIGS. 26 and 27 illustrate a case in which the outer periphery of the photoelectric conversion unit 21 is rectangular in shape, it may be in another n-gon shape (n is an integer of 4 or more) such as an octagon.
  • the cross-sectional shape of the two or more embedded electrodes 34, 35, 41, 42 in a cross section perpendicular to the thickness direction of the semiconductor substrate 8 is, for example, circular or rectangular. shape or triangular shape can be adopted.
  • any one of the two or more embedded electrodes 34, 35, 41, 42 is connected from the corner of the n-gon (n is an integer of 4 or more) to the center of the photoelectric conversion section 21.
  • the cross-sectional shape of the embedded electrodes 34 and 35 can be circular, rectangular, or triangular.
  • the present technology can also be applied to light detection devices in general, including distance measuring sensors that measure distance, also called ToF (Time of Flight) sensors.
  • distance measuring sensors that measure distance
  • ToF Time of Flight
  • a distance measurement sensor emits illumination light toward an object, detects the reflected light that is reflected back from the object's surface, and measures the flight from the time the illumination light is emitted until the reflected light is received. This is a sensor that calculates the distance to an object based on time.
  • the light-receiving pixel structure of this distance measurement sensor the structure of the pixel 9 described above can be adopted.
  • FIG. 30 is a diagram illustrating an example of a schematic configuration of an imaging device (video camera, digital still camera, etc.) as an electronic device to which the present technology is applied.
  • the imaging device 1000 includes a lens group 1001, a solid-state imaging device 1002 (solid-state imaging device 1 according to the first embodiment), a DSP (Digital Signal Processor) circuit 1003, and a frame memory 1004. , a monitor 1005, and a memory 1006.
  • DSP circuit 1003, frame memory 1004, monitor 1005, and memory 1006 are interconnected via bus line 1007.
  • a lens group 1001 guides incident light (image light) from a subject to a solid-state imaging device 1002, and forms an image on a light-receiving surface (pixel region) of the solid-state imaging device 1002.
  • the solid-state imaging device 1002 is composed of the CMOS image sensor of the first embodiment described above.
  • the solid-state imaging device 1002 converts the amount of incident light focused on the light receiving surface by the lens group 1001 into an electric signal for each pixel, and supplies the electrical signal to the DSP circuit 1003 as a pixel signal.
  • the DSP circuit 1003 performs predetermined image processing on pixel signals supplied from the solid-state imaging device 1002. Then, the DSP circuit 1003 supplies the image signal after image processing to the frame memory 1004 in units of frames, and causes the frame memory 1004 to temporarily store the image signal.
  • the monitor 1005 is composed of a panel display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel.
  • the monitor 1005 displays an image (moving image) of the subject based on pixel signals for each frame temporarily stored in the frame memory 1004.
  • the memory 1006 consists of a DVD, flash memory, etc.
  • the memory 1006 reads out and records pixel signals in frame units temporarily stored in the frame memory 1004.
  • the electronic device to which the solid-state imaging device 1 can be applied is not limited to the imaging device 1000, but can also be applied to other electronic devices.
  • the solid-state imaging device 1 according to the first embodiment is used as the solid-state imaging device 1002
  • other configurations may also be adopted.
  • a configuration may be adopted in which another photodetection device to which the present technology is applied, such as the solid-state imaging device 1 according to the second embodiment or the solid-state imaging device 1 according to the modification example.
  • the present technology can also have the following configuration.
  • the photoelectric conversion section is formed in a p-type semiconductor region containing a p-type impurity continuously formed in the thickness direction of the semiconductor substrate, and in a region in contact with the p-type semiconductor region, and an n-type semiconductor region containing an n-type impurity formed continuously in the direction,
  • the n-type semiconductor region has a constant impurity concentration in the thickness direction of the semiconductor substrate
  • the transfer gate is arranged from a first surface, which is a surface closer to the charge holding section, of the two surfaces of the semiconductor substrate, to a second surface, which is a surface opposite to the first surface.
  • the vertical gate electrode is two or more buried electrodes extending from the first surface of the semiconductor substrate in the thickness direction of the semiconductor substrate.
  • an impurity region containing a p-type impurity formed between the two or more buried electrodes The photodetection device according to (2), wherein the impurity region has a higher impurity concentration on the first surface side of the semiconductor substrate than on the second surface side.
  • the two or more buried electrodes include a first electrode that extends from the first surface of the semiconductor substrate to a depth deeper than the end of the n-type semiconductor region, and a first electrode that extends from the first surface of the semiconductor substrate to a depth deeper than the end of the n-type semiconductor region. at least a second electrode reaching a depth shallower than the electrode; As described in (2) above, comprising a plurality of surface electrodes that are individually formed at the ends of the first surface side of each of the first electrode and the second electrode, and are formed so as to protrude from the surface of the semiconductor substrate. photodetection device.
  • the outer periphery of the photoelectric conversion section has an n-gon shape (n is an integer of 4 or more);
  • n is an integer of 4 or more;
  • each of the two or more embedded electrodes is arranged at a position that does not overlap with a straight line extending from the corner of the n-gon to the center of the photoelectric conversion section.
  • the vertical gate electrode is one buried electrode that reaches deeper than the end of the n-type semiconductor region from the first surface of the semiconductor substrate, an impurity region containing a p-type impurity formed to cover the peripheral surface of the buried electrode,
  • the photoelectric conversion section includes a transfer gate that transfers charges to the charge holding section, and the photoelectric conversion section includes a p-type semiconductor region containing a p-type impurity formed continuously in the thickness direction of the semiconductor substrate, and a p-type semiconductor region containing a p-type impurity.
  • An electronic device comprising: a photodetecting device having a vertical gate electrode that reaches deeper than an end of the n-type semiconductor region located on the second surface side.
  • SYMBOLS 1 Solid-state imaging device, 2... Pixel area, 3... Vertical drive circuit, 4... Column signal processing circuit, 5... Horizontal drive circuit, 6... Output circuit, 7... Control circuit, 8... Semiconductor substrate, 9... Pixel, 10 ... Pixel drive wiring, 11... Vertical signal line, 12... Horizontal signal line, 13... Light shielding film, 14... Flattening film, 15... Light receiving layer, 16... Micro lens, 17... Wiring layer, 18... Trench portion, 19... Sidewall film, 20... Filler, 21... Photoelectric conversion portion, 22... P+ region, 23... N+ region, 24... Front side p+ region, 25... Back side p+ region, 26... Vertical transistor, 27... FD, 28... Transfer gate, 29...

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Abstract

光電変換部に蓄積できる電荷量を増大可能な光検出装置を提供する。半導体基板と、半導体基板に形成され、受光量に応じた電荷を生成して蓄積する光電変換部と、光電変換部で生成された電荷を保持する電荷保持部と、光電変換部が蓄積した電荷を電荷保持部に転送する転送ゲートと、を備えるようにした。そして、光電変換部は、半導体基板の厚さ方向に連続して形成されたｐ型の不純物を含むｐ型半導体領域と、ｐ型半導体領域と接する領域に形成され、半導体基板の厚さ方向に連続して形成されたｎ型の不純物を含むｎ型半導体領域と、を有する構成とした。ここで、ｎ型半導体領域は、半導体基板の厚さ方向においてｎ型の不純物の不純物濃度を一定とした。また、転送ゲートは、半導体基板の表面から、半導体基板の裏面側に位置するｎ型半導体領域の端部よりも深くまで達している縦型ゲート電極を有する構成とした。

Description

光検出装置及び電子機器
　本技術（本開示に係る技術）は、光検出装置及び電子機器に関する。
　従来、例えば、半導体基板と、半導体基板に形成され、受光量に応じた電荷を生成して蓄積する光電変換部と、半導体基板の光入射面と反対側の面（以下、「表面」とも呼ぶ）側に形成されたフローティングディフュージョン（以下、「ＦＤ」とも呼ぶ）と、半導体基板の表面側に形成され、光電変換部に蓄積された電荷をＦＤに転送する転送ゲートと、を備えた光検出装置が提案されている（例えば、特許文献１参照。）。
特開２０１８－１４８１１６号公報
　特許文献１に記載の光検出装置を実現するためには、ＦＤへの電荷の転送時に、光電変換部の光入射面側に蓄積された電荷が転送ゲート側（表面側）に移動するように、光電変換部内に光入射面側から表面側に向かって深くなるポテンシャル勾配を形成する必要がある。しかし、このようなポテンシャル勾配を形成した場合、光電変換部の光入射面側のポテンシャルの深さが、表面側のポテンシャルの深さよりも浅くなってしまう。そのため、光電変換部全体として蓄積できる電荷量（飽和電荷量Ｑｓ）が低下する可能性があった。
　本開示は、光電変換部に蓄積できる電荷量を増大可能な光検出装置及び電子機器を提供することを目的とする。
　本開示の光検出装置は、（ａ）半導体基板と、（ｂ）半導体基板に形成され、受光量に応じた電荷を生成して蓄積する光電変換部と、（ｃ）光電変換部で生成された電荷を保持する電荷保持部と、（ｄ）光電変換部が蓄積した電荷を電荷保持部に転送する転送ゲートと、を備え、（ｅ）光電変換部は、半導体基板の厚さ方向に連続して形成されたｐ型の不純物を含むｐ型半導体領域と、（ｆ）ｐ型半導体領域と接する領域に形成され、半導体基板の厚さ方向に連続して形成されたｎ型の不純物を含むｎ型半導体領域と、を有し、（ｇ）ｎ型半導体領域は、半導体基板の厚さ方向において不純物濃度が一定であり、（ｈ）転送ゲートは、半導体基板の２つの面のうちの電荷保持部に近い側の面である第１面から、第１面と反対側の面である第２面側に位置するｎ型半導体領域の端部よりも深くまで達している縦型ゲート電極を有することを要旨とする。
　本開示の電子機器は、（ａ）半導体基板、（ｂ）半導体基板に形成され、受光量に応じた電荷を生成して蓄積する光電変換部、（ｃ）光電変換部で生成された電荷を保持する電荷保持部、（ｄ）及び光電変換部が蓄積した電荷を電荷保持部に転送する転送ゲートを備え、（ｅ）光電変換部は、半導体基板の厚さ方向に連続して形成されたｐ型の不純物を含むｐ型半導体領域と、（ｆ）ｐ型半導体領域と接する領域に形成され、半導体基板の厚さ方向に連続して形成されたｎ型の不純物を含むｎ型半導体領域と、を有し、（ｇ）ｎ型半導体領域は、半導体基板の厚さ方向において不純物濃度が一定であり、（ｈ）転送ゲートは、半導体基板の２つの面のうちの電荷保持部に近い側の面である第１面から、第１面と反対側の面である第２面側に位置するｎ型半導体領域の端部よりも深くまで達している縦型ゲート電極を有する光検出装置を備えたことを要旨とする。
第１の実施形態に係る固体撮像装置の全体構成を示す図である。 図１のＡ－Ａ’線で破断した場合の、固体撮像装置の断面構成を示す図である。 図２のＢ－Ｂ’線で破断した場合の、固体撮像装置の断面構成を示す図である。 光電変換部におけるポテンシャル分布を示す図である。 図４のＣ－Ｃ’線の位置におけるポテンシャルを示す図である。 図４のＤ－Ｄ’線の位置におけるポテンシャルを示す図である。 光電変換部におけるポテンシャル分布を示す図である。 図７のＥ－Ｅ’線の位置におけるポテンシャルを示す図である。 光電変換部におけるポテンシャル分布を示す図である。 図９のＦ－Ｆ’線の位置におけるポテンシャルを示す図である。 図９のＧ－Ｇ’線の位置におけるポテンシャルを示す図である。 第２の実施形態に係る固体撮像装置の断面構成を示す図である。 図１２のＨ－Ｈ’線で破断した場合の、固体撮像装置の断面構成を示す図である。 埋め込み電極の電位がＬＯＷ状態の場合のポテンシャル分布である。 埋め込み電極の電位がＨＩＧＨ状態の場合のポテンシャル分布である。 半導体基板の厚さ方向から見た場合のポテンシャルを示す図である。 変形例に係る固体撮像装置の断面構成を示す図である。 図１７のＩ－Ｉ’線で破断した場合の、固体撮像装置の断面構成を示す図である。 光電変換部におけるポテンシャル分布を示す図である。 光電変換部におけるポテンシャル分布を示す図である。 図２０の領域Ｋ、Ｌ、Ｍ、Ｎにおけるポテンシャル分布を示す図である。 図２０の領域Ｋ、Ｌ、Ｍ、Ｎにおけるポテンシャル分布を示す図である。 図２０の領域Ｋ、Ｌ、Ｍ、Ｎにおけるポテンシャル分布を示す図である。 変形例に係る固体撮像装置の断面構成を示す図である。 変形例に係る固体撮像装置の断面構成を示す図である。 半導体基板の厚さ方向から見た場合のポテンシャルを示す図である。 半導体基板の厚さ方向から見た場合のポテンシャルを示す図である。 半導体基板の厚さ方向から見た場合のポテンシャルを示す図である。 半導体基板の厚さ方向から見た場合のポテンシャルを示す図である。 第３の実施形態に係る電子機器の概略構成示す図である。
　以下に、本開示の実施形態に係る光検出装置及び電子機器の一例を、図１～図３０を参照しながら説明する。本開示の実施形態は以下の順序で説明する。なお、本開示は以下の例に限定されるものではない。また、本明細書に記載された効果は例示であって限定されるものではなく、また他の効果があってもよい。
１．第１の実施形態：固体撮像装置
　１－１　固体撮像装置の全体の構成
　１－２　要部の構成
２．第２の実施形態：固体撮像装置
　２－１　要部の構成
　２－２　変形例
３．第３の実施形態：電子機器への応用例
〈１．第１の実施形態：固体撮像装置〉
［１－１　固体撮像装置の全体の構成］
　本開示の第１の実施形態に係る固体撮像装置１（広義には「光検出装置」）について説明する。図１は、第１の実施形態に係る固体撮像装置１の全体構成を示す図である。
　図１の固体撮像装置１は、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである。図３０に示すように、固体撮像装置１（１００２）はレンズ群１００１を介して、被写体からの像光（入射光）を取り込み、撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
　図１に示すように、固体撮像装置１は、画素領域２と、垂直駆動回路３と、カラム信号処理回路４と、水平駆動回路５と、出力回路６と、制御回路７とを備えている。
　画素領域２は、半導体基板８上において、二次元アレイ状に配列された複数の画素９を有している。画素９は、図２及び図３に示した光電変換部２１と、複数の画素トランジスタとを有している。複数の画素トランジスタとしては、例えば、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、及び選択トランジスタが挙げられる。
　垂直駆動回路３は、例えば、シフトレジスタによって構成され、所望の画素駆動配線１０を選択し、選択した画素駆動配線１０に画素９を駆動するためのパルスを供給し、各画素９を行単位で駆動する。即ち、垂直駆動回路３は、画素領域２の各画素９を行単位で順次垂直方向に選択走査し、各画素９の光電変換部２１において受光量に応じて生成した信号電荷に基づく画素信号を、垂直信号線１１を通してカラム信号処理回路４に供給する。
　カラム信号処理回路４は、例えば、画素９の列毎に配置されており、１行分の画素９から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路４は画素固有の固定パターンノイズを除去するためのＣＤＳ(Correlated Double Sampling：相関二重サンプリング)及びＡＤ(Analog Digital)変換等の信号処理を行う。
　水平駆動回路５は、例えば、シフトレジスタによって構成され、水平走査パルスをカラム信号処理回路４に順次出力して、カラム信号処理回路４の各々を順番に選択し、カラム信号処理回路４の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
　出力回路６は、カラム信号処理回路４の各々から水平信号線１２を通して、順次に供給される画素信号に対し信号処理を行って出力する。信号処理としては、例えば、バファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
　制御回路７は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路３、カラム信号処理回路４、及び水平駆動回路５等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路７は、生成したクロック信号や制御信号を、垂直駆動回路３、カラム信号処理回路４、及び水平駆動回路５等に出力する。
［１－２　要部の構成］
　次に、固体撮像装置１の詳細構造について説明する。図２は、図１のＡ－Ａ’線で破断した場合の、固体撮像装置１の断面構成を示す図である。また、図３は、図２のＢ－Ｂ’線で破断した場合の、固体撮像装置１の断面構成を示す図である。
　図２に示すように、固体撮像装置１は、半導体基板８、遮光膜１３及び平坦化膜１４がこの順に積層されてなる受光層１５が配置されている。また、受光層１５の平坦化膜１４側の面（以下、「裏面Ｓ１」とも呼ぶ）には、各画素９に対応するように、二次元アレイ状に配列された複数のマイクロレンズ１６が配置されている。さらに、受光層１５の半導体基板８側の面（以下、「表面Ｓ２」とも呼ぶ）には、配線層１７が配置されている。
　半導体基板８は、例えば、ｐ型のシリコン（Si）基板によって構成されている。半導体基板８には、各画素９の領域を取り囲むように、トレンチ部１８が形成されている。トレンチ部１８は、半導体基板８を貫通して形成されている。トレンチ部１８の内壁面には、その内壁面を覆う側壁膜１９が形成されている。側壁膜１９の材料としては、例えば、シリコン酸化物(SiO2)を採用できる。また、トレンチ部１８の内部には、充填剤２０が埋め込まれている。充填剤２０としては、例えば、ドープドポリシリコンを採用できる。
　また、トレンチ部１８で取り囲まれた半導体基板８の領域のうち、半導体基板８の受光面（以下、「裏面Ｓ３」とも呼ぶ）側の領域には、矩形状の光電変換部２１が形成されている。光電変換部２１には、図２及び図３に示すように、トレンチ部１８側から光電変換部２１の中央部側に順に、高濃度のｐ型の不純物を含むｐ型半導体領域（以下、「ｐ＋領域２２」とも呼ぶ）と、高濃度のｎ型の不純物を含むｎ型半導体領域（以下「ｎ＋領域２３」とも呼ぶ）とが形成されている。ｐ型の不純物、ｎ型の不純物としては、例えば、ボロン(B)、リン（P）を採用できる。また、光電変換部２１の表面Ｓ２側及び裏面Ｓ３側のそれぞれには、暗電流が抑制されるように、高濃度のｐ型の不純物を含むｐ型半導体領域（以下「表面側ｐ＋領域２４」「裏面側ｐ＋領域２５」とも呼ぶ）が形成されている。
　ｐ＋領域２２は、トレンチ部１８と接する領域に形成され、半導体基板８の厚さ方向に連続して形成されている。ｐ＋領域２２は、半導体基板８の表面Ｓ２側から裏面Ｓ３側まで形成されており、表面Ｓ２側から裏面Ｓ３側にわたって幅Ｗpが一定となっている。また、ｐ＋領域２２は、半導体基板８の厚さ方向において不純物濃度が一定となっている。例えば、ｐ＋領域２２内の各部における不純物の濃度の差が１０％以下となっている。
　また、ｎ＋領域２３は、ｐ＋領域２２と接する領域に形成され、半導体基板８の厚さ方向に連続して形成されている。ｎ＋領域２３は、表面側ｐ＋領域２４から裏面側ｐ＋領域２５まで形成されており、表面側ｐ＋領域２４側から裏面側ｐ＋領域２５側にわたって幅Ｗnが一定となっている。また、ｎ＋領域２３は、半導体基板８の厚さ方向において不純物濃度が一定となっている（言い換えると、ｎ＋領域２３は、半導体基板８の厚さ方向の各部において抵抗値が一定となっている、ということもできる）。例えば、ｎ＋領域２３内の各部における不純物の濃度の差が１０％以下（より好ましくは、５％以下）となっている。そして、光電変換部２１は、主にｐ＋領域２２とｎ＋領域２３との接合面であるｐｎ接合によってフォトダイオードを構成し、光電変換を行って、受光量に応じた電荷を生成する。また、光電変換部２１は、ｐ＋領域２２とｎ＋領域２３とのｐｎ接合部分に生じる静電容量（接合容量）に光電変換で生成した電荷を蓄積する。
　ｐ＋領域２２及びｎ＋領域２３の形成方法としては、例えば、半導体基板８にトレンチ部１８を形成した後、側壁膜１９や充填剤２０の形成前に、トレンチ部１８の内部側から半導体基板８内に不純物をドープする方法を採用できる。不純物をドープする方法としては、例えば、固相拡散法、プラズマドーピング、イオンインプラント注入法が挙げられる。また、ｐ＋領域２２の形成方法としては、例えば、トレンチ部１８の内壁面に、負の電荷を有する固定電荷膜を形成する方法を採用することもできる。固定電荷膜の材料としては、例えば、ハフニウム（Hf）、アルミニウム（Al）、ジルコニウム（Zr）、タンタル（Ta）及びチタン（Ti）の少なくとも１つの元素を含む酸化物又は窒化物が挙げられる。
　このように、第１の実施形態では、光電変換部２１のｎ＋領域２３を、ｐ＋領域２２と接するように半導体基板８の厚さ方向に連続し、さらに、半導体基板８の厚さ方向において不純物濃度が一定である構成とした。これにより、光電変換部２１において、半導体基板８の厚さ方向の各部において同一のｐｎ接合部分を形成することができ、図４及び図５に示すように、光電変換部２１の裏面Ｓ３側におけるポテンシャルの深さを、図４及び図６に示すように、表面Ｓ４側（縦型ゲート電極３１の根元側）におけるポテンシャルの深さと同程度とすることができる。図４～図６では、ポテンシャルのピークを１．５Ｖとした場合を例示している。それゆえ、光電変換部２１に蓄積できる電荷量（飽和電荷量Ｑｓ）を増大することができる。図４は、光電変換部２１におけるポテンシャル分布を示す図である。また、図５は、図４のＣ－Ｃ’線の位置におけるポテンシャルを示す図である。また、図６は図４のＤ－Ｄ’線の位置におけるポテンシャルを示す図である。
　また、トレンチ部１８で取り囲まれた半導体基板８の領域のうち、半導体基板８の表面Ｓ２側の領域には、縦型トランジスタ２６が形成されている。縦型トランジスタ２６は、フローティングディフュージョン（広義には「電荷保持部」。以下、「ＦＤ２７」とも呼ぶ）と、転送ゲート２８とを有している。ＦＤ２７は、高濃度のｎ型の不純物領域によって構成され、転送トランジスタ（転送ゲート２８）によって光電変換部２１からＦＤ２７に転送された電荷を保持する。即ち、光電変換部２１で生成された電荷を保持する。
　また、転送ゲート２８は、光電変換部２１で生成された電荷をＦＤ２７に転送する転送トランジスタのゲートである。転送ゲート２８は、半導体基板８内にゲート絶縁膜２９を介して形成されている。転送ゲート２８は、半導体基板８の表面Ｓ２に張り出すように形成された平板状の表面電極３０と、表面電極３０から半導体基板８の厚さ方向に延びている縦型ゲート電極３１とを有している。縦型ゲート電極３１は、半導体基板８の表面Ｓ２から、裏面Ｓ３側に位置するｎ＋領域２３の端部３２よりも深くまで達している。即ち縦型ゲート電極３１は、半導体基板８の２つの面のうちのＦＤ２７に近い側の面である表面Ｓ２（第１面）から、表面Ｓ２から遠い側の面である裏面Ｓ３（第２面）側に位置するｎ＋領域２３の端部３２よりも深く（ｐ＋領域２５の深さ）まで達している。
　このように、第１の実施形態では、転送ゲート２８が、半導体基板８の表面Ｓ２から、裏面Ｓ３側に位置するｎ＋領域２３の端部３２よりも深くまで達している縦型ゲート電極３１を用いる構成とした。これにより、ＦＤ２７への電荷の転送時には、縦型ゲート電極３１の電位をＨＩＧＨ状態とすることで、図７及び図８に示すように、光電変換部２１内において、縦型ゲート電極３１側のポテンシャルを深くすることができる。図７では、縦型ゲート電極３１側のポテンシャルを２．０Ｖ等とした場合を例示している。それゆえ、光電変換部２１に蓄積されていた電荷を縦型ゲート電極３１側の領域に水平転送させるポテンシャル勾配を形成できる。図７は、光電変換部２１におけるポテンシャル分布を示す図である。また図８は図７のＥ－Ｅ’線の位置におけるポテンシャルを示す図である。
　図２及び図３では、縦型ゲート電極３１は、半導体基板８の表面Ｓ２から、裏面Ｓ３側に位置するｎ＋領域２３の端部よりも深くまで達している１つの埋め込み電極である場合を例示している。また、縦型ゲート電極３１（埋め込み電極３１）の周囲には、埋め込み電極３１の周面を覆うように、ｐ型の不純物を含む不純物領域３３が形成されている。不純物領域３３は、半導体基板８の裏面Ｓ３側の不純物の濃度が、表面Ｓ２側の不純物の濃度よりも高くなっている。これにより、縦型ゲート電極３１の電位をＨＩＧＨ状態とすることで、図７に示すように、埋め込み電極３１の周囲において、半導体基板８の表面Ｓ２側（縦型ゲート電極３１の根元側）におけるポテンシャルの深さを、裏面Ｓ３側におけるポテンシャルの深さよりも深くすることができる。それゆえ、埋め込み電極３１の周囲に、埋め込み電極３１側に水平転送された電荷をＦＤ２７に垂直転送させるポテンシャル勾配を形成することができる。不純物領域３３の不純物の濃度は、連続的に変化する構成としてもよいし、段階的に変化する構成（非連続的に変化する構成）としてもよい。
　ここで、例えば、図９に示すように、光電変換部２１内に、電荷を半導体基板８の表面Ｓ２側に垂直転送させるポテンシャル勾配を形成する構成とした場合、図９及び図１０に示すように、光電変換部２１の表面Ｓ４側（縦型ゲート電極３１の根元側）におけるポテンシャルの深さよりも、図９及び図１１に示すように、裏面Ｓ３側におけるポテンシャルの深さが浅くなってしまう。それゆえ、光電変換部２１全体として蓄積できる電荷量（飽和電荷量Ｑｓ）が低下する可能性がある。図９は、光電変換部２１におけるポテンシャル分布を示す図である。図１０は、図９のＦ－Ｆ’線の位置におけるポテンシャルを示す図である。図１１は、図９のＧ－Ｇ’線の位置におけるポテンシャルを示す図である。
　これに対し、本実施形態に係る固体撮像装置１では、光電変換部２１内に、電荷を半導体基板８の表面Ｓ２側に垂直転送させるポテンシャル勾配を形成せず、図４，図５及び図６に示すように、光電変換部２１の裏面Ｓ３側におけるポテンシャルの深さを、表面Ｓ４側（縦型ゲート電極３１の根元側）におけるポテンシャルの深さと同程度とした。それゆえ、光電変換部２１全体として蓄積できる電荷量（飽和電荷量Ｑｓ）を増大できる。
　また、ＦＤ２７への電荷の転送時には、縦型ゲート電極３１の電位をＨＩＧＨ状態とすることで、図７及び図８に示すように、光電変換部２１内において、縦型ゲート電極３１側のポテンシャルを深くして、ポテンシャル勾配を形成するようにした。それゆえ、光電変換部２１に蓄積されていた電荷を縦型ゲート電極３１側の領域に水平転送できる。
　また、縦型ゲート電極３１の電位をＨＩＧＨ状態とすることで、図７に示すように、埋め込み電極３１の周囲において、半導体基板８の表面Ｓ２側（縦型ゲート電極３１の根元側）におけるポテンシャルの深さを、裏面Ｓ３側におけるポテンシャルの深さよりも深くするようにした。それゆえ、縦型ゲート電極３１（埋め込み電極３１）側に水平転送された電荷を、縦型ゲート電極３１（埋め込み電極３１）に沿ってＦＤ２７に垂直転送できる。これにより、光電変換部２１で生成された電荷をＦＤ２７に保持させることができる。
〈２．第２の実施形態：固体撮像装置〉
［２－１　要部の構成］
　次に、本開示の第２の実施形態に係る固体撮像装置１について説明する。第２の実施形態に係る固体撮像装置１の全体構成は、図１と同様であるから図示を省略する。図１２は、第２の実施形態に係る固体撮像装置１の断面構成を示す図である。図１３は、図１２のＨ－Ｈ’線で破断した場合の、固体撮像装置１の断面構成を示す図である。図１２及び図１３において、図２、図３に対応する部分には同一符号を付し重複説明を省略する。
　第２の実施形態では、縦型ゲート電極３１として、図１２及び図１３に示すように、半導体基板８の表面Ｓ２から、半導体基板８の厚さ方向に延びている２以上の埋め込み電極を用いる点が、第１の実施形態と異なっている。図１２及び図１３では、２以上の埋め込み電極として、２つの埋め込み電極３４,３５を用いる場合を例示している。埋め込み電極３４,３５のそれぞれは、半導体基板８の厚さ方向と直交する方向に互いに離して配置された、同一の角柱状の電極である。埋め込み電極３４,３５それぞれは、半導体基板８の裏面Ｓ３側に位置するｎ＋領域２３の端部３２よりも深くまで達している。
　また、埋め込み電極３４,３５間には、ｐ型の不純物を含む不純物領域３６が形成されている。不純物領域３６は、半導体基板８の表面Ｓ２側の不純物の濃度が裏面Ｓ３側の不純物の濃度よりも高くなっている。不純物領域３６の不純物の濃度は、連続的に変化する構成としてもよいし、段階的に変化する構成（非連続的に変化する構成）としてもよい。
　ここで、第１の実施形態の図２に示した固体撮像装置１では、電荷の垂直転送用のポテンシャル勾配を形成するための不純物領域３３を、縦型ゲート電極３１の周面を覆うように形成した。そのため、不純物領域３３を形成する不純物が光電変換部２１に影響を及ぼし、光電変換部２１のポテンシャルが変動する可能性がある。光電変換部２１の裏面Ｓ３側の領域において、縦型ゲート電極３１近傍の領域のポテンシャルは、不純物領域３３の裏面Ｓ３側の領域のポテンシャル以上に深くならない。それゆえ、図７に示すように、光電変換部２１の裏面Ｓ３側の領域において、縦型ゲート電極３１近傍の領域のポテンシャルが浅くなり（図７では、１．７Ｖ）、蓄積できる電荷量が低減する可能性がある。
　これに対し、第２の実施形態に係る固体撮像装置１では、縦型ゲート電極３１の周囲に、電荷の垂直転送用のポテンシャル勾配を形成するための不純物領域を形成せず、図１２,図１３及び図１４に示すように、縦型ゲート電極３１を構成する埋め込み電極３４,３５の間に不純物領域３６を形成するようにした。これにより、ＦＤ２７への電荷の転送時には、埋め込み電極３４,３５の電位をＨＩＧＨ状態とすることで、図１５に示すように、埋め込み電極３４,３５の間において、半導体基板８の表面Ｓ２側（縦型ゲート電極３１の根元側）におけるポテンシャルの深さを、裏面Ｓ３側におけるポテンシャルの深さよりも深くすることができる。そのため、図１６に示すように、埋め込み電極３４,３５側に水平転送された電荷をＦＤ２７に垂直転送させるポテンシャル勾配を形成できる。また、不純物領域３６の不純物によって光電変換部２１のポテンシャルが変動することを抑制できる。図１５では、光電変換部２１における埋め込み電極３４,３５側の領域の各部のポテンシャルが同一（１．８Ｖ）となっている。それゆえ、光電変換部２１に蓄積できる電荷量の低減を抑制でき、飽和電荷量Ｑｓの低減を抑制できる。図１４及び図１５は、光電変換部２１におけるポテンシャル分布を示す図であり、図１４は、埋め込み電極３４,３５の電位がＬＯＷ状態の場合のポテンシャル分布であり、図１５は、ＨＩＧＨ状態の場合のポテンシャル分布である。図１６は、半導体基板８の厚さ方向から見た場合のポテンシャルを示す図である。図１６では埋め込み電極３４,３５を他の図よりも大きく描いた。
［２－２　変形例］
（１）なお、第２の実施形態では、図１２に示すように、２以上の埋め込み電極３４,３５を同一の角柱状（長さ同一・離間距離一定）とする例を示したが、他の構成を採用することもできる。例えば、図１２に示した２以上の埋め込み電極３４,３５は、図１７及び図１８に示すように、半導体基板８の表面Ｓ２から、裏面Ｓ３側に位置するｎ＋領域２３の端部３２よりも深くまで達している第１電極３７と、半導体基板８の表面Ｓ２から第１電極３７よりも浅い深さまで達している第２電極３８と、を少なくとも含む構成としてもよい。ここで、図１７及び図１８では、第１電極３７及び第２電極３８を２つずつ有し、それらが２×２のマトリックス状に配置され、マトリックスの一方の対角線上に第１電極３７が位置し、他方の対角線上に第２電極３８が位置する場合を例示している。図１８は、図１７のＩ－Ｉ’線で破断した場合の、固体撮像装置１の断面構成を示す図である。また、光電変換部２１におけるポテンシャル分布は、図１９に示すような分布になる。
　また、図１７では、図１２に示した表面電極３０が、第１電極３７及び第２電極３８それぞれの表面Ｓ２側の端部に個別に形成され、半導体基板８の表面Ｓ２に張り出すように形成された表面電極３９,４０となっている。これにより、表面電極３９,４０を介して、第１電極３７及び第２電極３８それぞれの電位を個別に制御可能となっている。ＦＤ２７への電荷の転送時には、まず、表面電極３９,４０の電位をＨＩＧＨ状態とすることで、第１電極３７及び第２電極３８の両方の電位をＨＩＧＨ状態とする。すると、図２０及び図２１に示すように、光電変換部２１内において、第１電極３７側及び第２電極３８側のポテンシャルが深くなり、電荷を第１電極３７側及び第２電極３８側に水平転送させるポテンシャル勾配が形成され、光電変換部２１（図２０の領域Ｋ）に蓄積されている電荷が第１電極３７間及び第２電極３８間（図２０の領域Ｌ，Ｍ）のそれぞれに転送される。これにより、第１電極３７間及び第２電極３８間の半導体基板８の厚さ方向の各部それぞれに電荷が溜まる。図２１は、図２０の領域Ｋ、Ｌ、Ｍ、Ｎにおけるポテンシャル分布を示す図である。続いて、表面電極３９の電位のみＬＯＷ状態とすることで、第１電極３７の電位のみＬＯＷ状態とし、第２電極３８の電位をＨＩＧＨに維持する。すると、図２２に示すように、第１電極３７間及び第２電極３８間において、半導体基板８の裏面Ｓ３側のポテンシャルが浅くなって、裏面Ｓ３側（図２０の領域Ｌ側）の電荷が表面Ｓ２側（図２０の領域Ｍ側）に垂直転送される。これにより、第１電極３７間及び第２電極３８間の表面Ｓ２側（図２０の領域Ｍ側）の領域に電荷が溜まる。続いて、表面電極４０の電位もＬＯＷ状態とすることで、第１電極３７及び第２電極３８の両方の電位をＬＯＷ状態とする。すると、図２３に示すように、表面Ｓ２側（図２０の領域Ｍ側）の電荷がＦＤ２７（図２０の領域Ｎ）へ転送される。これにより電荷の垂直転送を効率的に行うことができる。
（２）また、例えば、図２４に示すように、半導体基板８の裏面Ｓ３側における埋め込み電極３４,３５間の距離を表面Ｓ２側における埋め込み電極３４,３５間の距離よりも大きくする構成としてもよい。例えば、埋め込み電極３４,３５の形状を、円錐の上部を切り取った円錐台状とする。ここで、埋め込み電極３４,３５間のポテンシャルは、埋め込み電極３４,３５間の距離が小さくなると深くなり、距離が大きくなると浅くなる。それゆえ、図２４に示した構成によれば、半導体基板８の裏面Ｓ３側から表面Ｓ２側に向かうほどポテンシャルが深くなるように、電荷の垂直転送用のポテンシャル勾配を形成できる。
（３）また、第２の実施形態では、光電変換部２１の外周の形状を矩形状とし、また、２以上の埋め込み電極３４,３５を角柱状とする例を示したが、他の構成を採用することもできる。例えば、図２５に示すように、半導体基板８の厚さ方向から見た場合に、光電変換部２１の外周の形状を、ｎ角形（ｎは４以上の整数）とする構成としてもよい。例えば、矩形、八角形が挙げられる。図２５では、光電変換部２１の外周の形状が八角形である場合を例示している。また図２６及び図２７に示すように、半導体基板８の厚さ方向から見た場合に、２以上の埋め込み電極３４,３５,４１,４２のそれぞれを、ｎ角形の角部から光電変換部２１の中心部に伸ばした直線と重ならない位置に配置する構成としてもよい。これにより、ｎ角形の光電変換部２１の角部付近に蓄積された電荷を埋め込み電極３４,３５,４１,４２の間の領域に直線的に水平転送でき、電荷の水平転送をより効率的に行うことができる。なお、図２６及び図２７では、光電変換部２１の外周の形状が矩形である場合を例示しているが、八角形等、他のｎ角形（ｎは４以上の整数）の形状でもよい。
　図２６及び図２７に示した構成とする場合、半導体基板８の厚さ方向と直交する断面において、２以上の埋め込み電極３４,３５,４１,４２の断面形状としては、例えば、円形状、矩形状又は三角形状を採用できる。なお、図２８及び図２９に示すように、２以上の埋め込み電極３４,３５,４１,４２の何れかが、ｎ角形（ｎは４以上の整数）の角部から光電変換部２１の中心部に伸ばした直線と重なる位置に配置された構成である場合にも、埋め込み電極３４,３５の断面形状として、円形状、矩形状又は三角形状を採用できる。
（４）また、本技術は、上述したイメージセンサとしての固体撮像装置１の他、ＴｏＦ（Time of Flight）センサとも呼ばれる距離を測定する測距センサ等も含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射され返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの受光画素構造として、上述した画素９の構造を採用することができる。
〈３．第３の実施形態：固体撮像装置〉
　本開示に係る技術（本技術）は、各種の電子機器に適用されてもよい。
　図３０は、本技術を適用した電子機器としての撮像装置（ビデオカメラ、デジタルスチルカメラ等）の概略的な構成の一例を示す図である。
　図３０に示すように、撮像装置１０００は、レンズ群１００１と、固体撮像装置１００２（第１の実施形態に係る固体撮像装置１）と、ＤＳＰ(Digital Signal Processor)回路１００３と、フレームメモリ１００４と、モニタ１００５と、メモリ１００６とを備えている。ＤＳＰ回路１００３、フレームメモリ１００４、モニタ１００５及びメモリ１００６は、バスライン１００７を介して相互に接続されている。
　レンズ群１００１は、被写体からの入射光（像光）を固体撮像装置１００２に導き、固体撮像装置１００２の受光面（画素領域）に結像させる。
　固体撮像装置１００２は、上述した第１の実施の形態のＣＭＯＳイメージセンサからなる。固体撮像装置１００２は、レンズ群１００１によって受光面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号としてＤＳＰ回路１００３に供給する。
　ＤＳＰ回路１００３は、固体撮像装置１００２から供給される画素信号に対して所定の画像処理を行う。そして、ＤＳＰ回路１００３は、画像処理後の画像信号をフレーム単位でフレームメモリ１００４に供給し、フレームメモリ１００４に一時的に記憶させる。
　モニタ１００５は、例えば、液晶パネルや、有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなる。モニタ１００５は、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号に基づいて、被写体の画像（動画）を表示する。
　メモリ１００６は、ＤＶＤ、フラッシュメモリ等からなる。メモリ１００６は、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号を読み出して記録する。
　なお、固体撮像装置１を適用できる電子機器としては、撮像装置１０００に限られるものではなく、他の電子機器にも適用することができる。また、固体撮像装置１００２として、第１の実施形態に係る固体撮像装置１を用いる構成としたが、他の構成を採用することもできる。例えば、第２の実施形態に係る固体撮像装置１、変形例に係る固体撮像装置１等、本技術を適用した他の光検出装置を用いる構成としてもよい。
　なお、本技術は、以下のような構成も取ることができる。
（１）
　半導体基板と、
　前記半導体基板に形成され、受光量に応じた電荷を生成して蓄積する光電変換部と、
　前記光電変換部で生成された電荷を保持する電荷保持部と、
　前記光電変換部が蓄積した電荷を前記電荷保持部に転送する転送ゲートと、を備え、
　前記光電変換部は、前記半導体基板の厚さ方向に連続して形成されたｐ型の不純物を含むｐ型半導体領域と、前記ｐ型半導体領域と接する領域に形成され、前記半導体基板の厚さ方向に連続して形成されたｎ型の不純物を含むｎ型半導体領域と、を有し、
　前記ｎ型半導体領域は、前記半導体基板の厚さ方向において不純物濃度が一定であり、
　前記転送ゲートは、前記半導体基板の２つの面のうちの前記電荷保持部に近い側の面である第１面から、前記第１面と反対側の面である第２面側に位置する前記ｎ型半導体領域の端部よりも深くまで達している縦型ゲート電極を有する
　光検出装置。
（２）
　前記縦型ゲート電極は、前記半導体基板の前記第１面から、前記半導体基板の厚さ方向に延びている２以上の埋め込み電極である
　前記（１）に記載の光検出装置。
（３）
　前記２以上の埋め込み電極の間に形成されたｐ型の不純物を含む不純物領域を備え、
　前記不純物領域は、前記半導体基板の前記第１面側の不純物の濃度が、前記第２面側の不純物の濃度よりも高くなっている
　前記（２）に記載の光検出装置。
（４）
　前記２以上の埋め込み電極は、前記半導体基板の前記第１面から前記ｎ型半導体領域の前記端部よりも深くまで達している第１電極と、前記半導体基板の前記第１面から前記第１電極よりも浅い深さまで達している第２電極と、を少なくとも含み、
　前記第１電極及び前記第２電極それぞれの前記第１面側の端部に個別に形成され、前記半導体基板の表面に張り出すように形成された複数の表面電極を備える
　前記（２）に記載の光検出装置。
（５）
　前記半導体基板の厚さ方向から見た場合に、前記光電変換部の外周の形状は、ｎ角形（ｎは４以上の整数）であり、
　前記半導体基板の厚さ方向から見た場合に、前記２以上の埋め込み電極のそれぞれは、前記ｎ角形の角部から前記光電変換部の中心部に伸ばした直線と重ならない位置に配置されている
　前記（２）に記載の光検出装置。
（６）
　前記縦型ゲート電極は、前記半導体基板の前記第１面から前記ｎ型半導体領域の前記端部よりも深くまで達している１つの埋め込み電極であり、
　前記埋め込み電極の周面を覆うように形成されたｐ型の不純物を含む不純物領域を備え、
　前記不純物領域は、前記半導体基板の前記第１面側の不純物の濃度が、前記第２面側の不純物の濃度よりも高くなっている
　前記（１）に記載の光検出装置。
（７）
　半導体基板、前記半導体基板に形成され、受光量に応じた電荷を生成して蓄積する光電変換部、前記光電変換部で生成された電荷を保持する電荷保持部、及び前記光電変換部が蓄積した電荷を前記電荷保持部に転送する転送ゲートを備え、前記光電変換部は、前記半導体基板の厚さ方向に連続して形成されたｐ型の不純物を含むｐ型半導体領域と、前記ｐ型半導体領域と接する領域に形成され、前記半導体基板の厚さ方向に連続して形成されたｎ型の不純物を含むｎ型半導体領域と、を有し、前記ｎ型半導体領域は、前記半導体基板の厚さ方向において不純物濃度が一定であり、前記転送ゲートは、前記半導体基板の２つの面のうちの前記電荷保持部に近い側の面である第１面から、前記第１面と反対側の面である第２面側に位置する前記ｎ型半導体領域の端部よりも深くまで達している縦型ゲート電極を有する光検出装置を備えた
　電子機器。
１…固体撮像装置、２…画素領域、３…垂直駆動回路、４…カラム信号処理回路、５…水平駆動回路、６…出力回路、７…制御回路、８…半導体基板、９…画素、１０…画素駆動配線、１１…垂直信号線、１２…水平信号線、１３…遮光膜、１４…平坦化膜、１５…受光層、１６…マイクロレンズ、１７…配線層、１８…トレンチ部、１９…側壁膜、２０…充填剤、２１…光電変換部、２２…ｐ＋領域、２３…ｎ＋領域、２４…表面側ｐ＋領域、２５…裏面側ｐ＋領域、２６…縦型トランジスタ、２７…ＦＤ、２８…転送ゲート、２９…ゲート絶縁膜、３０…表面電極、３１…縦型ゲート電極，埋め込み電極、３２…端部、３３…不純物領域、３４，３５…埋め込み電極、３６…不純物領域、３７…第１電極、３８…第２電極、３９，４０…表面電極、１０００…撮像装置、１００１…レンズ群、１００２…固体撮像装置、１００３…ＤＳＰ回路、１００４…フレームメモリ、１００５…モニタ、１００６…メモリ、１００７…バスライン

Claims (7)

  1. 　半導体基板と、
    　前記半導体基板に形成され、受光量に応じた電荷を生成して蓄積する光電変換部と、
    　前記光電変換部で生成された電荷を保持する電荷保持部と、
    　前記光電変換部が蓄積した電荷を前記電荷保持部に転送する転送ゲートと、を備え、
    　前記光電変換部は、前記半導体基板の厚さ方向に連続して形成されたｐ型の不純物を含むｐ型半導体領域と、前記ｐ型半導体領域と接する領域に形成され、前記半導体基板の厚さ方向に連続して形成されたｎ型の不純物を含むｎ型半導体領域と、を有し、
    　前記ｎ型半導体領域は、前記半導体基板の厚さ方向において不純物濃度が一定であり、
    　前記転送ゲートは、前記半導体基板の２つの面のうちの前記電荷保持部に近い側の面である第１面から、前記第１面と反対側の面である第２面側に位置する前記ｎ型半導体領域の端部よりも深くまで達している縦型ゲート電極を有する
    　光検出装置。
  2. 　前記縦型ゲート電極は、前記半導体基板の前記第１面から、前記半導体基板の厚さ方向に延びている２以上の埋め込み電極である
    　請求項１に記載の光検出装置。
  3. 　前記２以上の埋め込み電極の間に形成されたｐ型の不純物を含む不純物領域を備え、
    　前記不純物領域は、前記半導体基板の前記第１面側の不純物の濃度が、前記第２面側の不純物の濃度よりも高くなっている
    　請求項２に記載の光検出装置。
  4. 　前記２以上の埋め込み電極は、前記半導体基板の前記第１面から前記ｎ型半導体領域の前記端部よりも深くまで達している第１電極と、前記半導体基板の前記第１面から前記第１電極よりも浅い深さまで達している第２電極と、を少なくとも含み、
    　前記第１電極及び前記第２電極それぞれの前記第１面側の端部に個別に形成され、前記半導体基板の表面に張り出すように形成された複数の表面電極を備える
    　請求項２に記載の光検出装置。
  5. 　前記半導体基板の厚さ方向から見た場合に、前記光電変換部の外周の形状は、ｎ角形（ｎは４以上の整数）であり、
    　前記半導体基板の厚さ方向から見た場合に、前記２以上の埋め込み電極のそれぞれは、前記ｎ角形の角部から前記光電変換部の中心部に伸ばした直線と重ならない位置に配置されている
    　請求項２に記載の光検出装置。
  6. 　前記縦型ゲート電極は、前記半導体基板の前記第１面から前記ｎ型半導体領域の前記端部よりも深くまで達している１つの埋め込み電極であり、
    　前記埋め込み電極の周面を覆うように形成されたｐ型の不純物を含む不純物領域を備え、
    　前記不純物領域は、前記半導体基板の前記第１面側の不純物の濃度が、前記第２面側の不純物の濃度よりも高くなっている
    　請求項１に記載の光検出装置。
  7. 　半導体基板、前記半導体基板に形成され、受光量に応じた電荷を生成して蓄積する光電変換部、前記光電変換部で生成された電荷を保持する電荷保持部、及び前記光電変換部が蓄積した電荷を前記電荷保持部に転送する転送ゲートを備え、前記光電変換部は、前記半導体基板の厚さ方向に連続して形成されたｐ型の不純物を含むｐ型半導体領域と、前記ｐ型半導体領域と接する領域に形成され、前記半導体基板の厚さ方向に連続して形成されたｎ型の不純物を含むｎ型半導体領域と、を有し、前記ｎ型半導体領域は、前記半導体基板の厚さ方向において不純物濃度が一定であり、前記転送ゲートは、前記半導体基板の２つの面のうちの前記電荷保持部に近い側の面である第１面から、前記第１面と反対側の面である第２面側に位置する前記ｎ型半導体領域の端部よりも深くまで達している縦型ゲート電極を有する光検出装置を備えた
    　電子機器。
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