WO2023193181A1 - 像素驱动电路、显示基板和显示装置 - Google Patents

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WO2023193181A1
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赵旭亮
朱健超
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京东方科技集团股份有限公司
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    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element

Definitions

  • a plurality of reference connection lines are arranged along the second direction, the reference connection lines include at least a portion extending along the first direction, and each of the reference connection lines is coupled to the plurality of reference signal lines respectively.
  • Figure 4 is a schematic layout diagram of the active layer and the first conductive layer in Figure 3;
  • At least part of the orthographic projection of the first shielding part 201 on the substrate is located on the adjacent first plate C11, the second plate C12, and the third plate Between the orthographic projection of at least one of C21 and the fourth electrode plate C22 on the substrate and the orthographic projection of the data line DA on the substrate.
  • the reference connection lines 31 include at least a portion extending along the first direction.
  • Each of the reference connection lines 31 is respectively connected to the plurality of reference signal lines.
  • Ref coupling. Part A1 in FIG. 21 illustrates the connection point between the reference signal line Ref and the reference connection line 31 .
  • the twenty-first via hole Via21 is used to connect the seventh conductive connection part 47 and the sixth conductive connection part 46 .
  • the twenty-second via hole Via22 is used to connect the data line DA and the first conductive connection part 41 .
  • the twenty-third via hole Via23 is used to connect the second shielding part 202 and the power line VDD.
  • the second control line EM the scanning line GA, the gate pattern, the first plate C11 and the fourth plate C22 along the The first direction is arranged in order.
  • the first shielding pattern can shield the influence between the data line and the N1 node, and reduce the crosstalk between the data line and the N1 node.
  • the first shielding pattern can shield the influence between the data line and the N2 node, and reduce the crosstalk between the data line and the N2 node.

Abstract

一种像素驱动电路、显示基板和显示装置。像素驱动电路，用于驱动发光元件（F1），像素驱动电路中，驱动子电路（10）的第一端与电源线（VDD）耦接；补偿子电路（11）分别与扫描线（GA），驱动子电路（10）的控制端，以及驱动子电路（10）的第二端耦接；耦合子电路（12）的第一端与驱动子电路（10）的控制端耦接；存储子电路（13）的第一端与耦合子电路（12）的第二端耦接；数据写入子电路（14）分别与存储子电路（13）的第二端，数据线（DA），以及复位线（Rst）耦接；第一复位子电路（15）分别与复位线（Rst），初始化信号线（Init），驱动子电路（10）的控制端，以及耦合子电路（12）的第二端耦接；第一保持子电路（16）分别与扫描线（GA），耦合子电路（12）的第二端，以及初始化信号线（Init）耦接；第二保持子电路（17）分别与第一控制线（EM'），基准信号线（Ref）和存储子电路（13）的第二端耦接。

Description

像素驱动电路、显示基板和显示装置 技术领域
本公开涉及显示技术领域，尤其涉及一种像素驱动电路、显示基板和显示装置。
背景技术
有机发光二极管显示器在具有良好柔韧性的同时，还具有轻薄、功耗低、响应速度快、视角宽等优点，被广泛应用于各个领域。而且随着显示技术的发展，市场上对高帧频、高分辨率显示面板需求越来越大，有机发光二极管显示器逐渐向着高帧频、高分辨率方向发展。
发明内容
本公开的目的在于提供一种像素驱动电路、显示基板和显示装置。
为了实现上述目的，本公开提供如下技术方案：
本公开的第一方面提供一种像素驱动电路，用于驱动发光元件，所述像素驱动电路包括：
驱动子电路，所述驱动子电路的第一端与电源线耦接；
补偿子电路，分别与扫描线，所述驱动子电路的控制端，以及所述驱动子电路的第二端耦接；用于在所述扫描线的控制下，控制导通或断开所述驱动子电路的控制端和第二端之间的电连接；
耦合子电路，所述耦合子电路的第一端与所述驱动子电路的控制端耦接；
存储子电路，所述存储子电路的第一端与所述耦合子电路的第二端耦接；
数据写入子电路，分别与所述存储子电路的第二端，数据线，以及复位线耦接；用于在所述复位线的控制下，控制导通或断开所述存储子电路的第二端和所述数据线之间的电连接；
第一复位子电路，分别与所述复位线，初始化信号线，所述驱动子电路的控制端，以及所述耦合子电路的第二端耦接；用于在所述复位线的控制下，控制导通或断开所述初始化信号线与所述驱动子电路的控制端之间的电连接，控制导通或断开所述初始化信号线与所述耦合子电路的第二端之间的电 连接；
第一保持子电路，分别与所述扫描线，所述耦合子电路的第二端，以及所述初始化信号线耦接；用于在所述扫描线的控制下，控制导通或断开所述耦合子电路的第二端与所述初始化信号线之间的电连接；
第二保持子电路，分别与第一控制线，基准信号线和所述存储子电路的第二端耦接；用于在所述第一控制线的控制下，控制导通或断开所述基准信号线与所述存储子电路的第二端之间的电连接。
可选的，所述像素驱动电路还包括：
发光控制子电路，分别与所述驱动子电路的第二端，所述发光元件和第二控制线耦接；用于在所述第二控制线的控制下，控制导通或断开所述驱动子电路的第二端与所述发光元件之间的电连接。
可选的，所述像素驱动电路还包括：
第二复位子电路，分别与所述扫描线，所述发光元件和所述初始化信号线耦接；用于在所述扫描线的控制下，控制导通或断开所述发光元件与所述初始化信号线之间的电连接。
可选的，所述耦合子电路包括第一电容，所述存储子电路包括第二电容，所述数据写入子电路包括第一晶体管，所述补偿子电路包括第二晶体管，所述驱动子电路包括第三晶体管，所述第一复位子电路包括第四晶体管和第五晶体管，所述第二复位子电路包括第六晶体管，所述第一保持子电路包括第七晶体管，所述发光控制子电路包括第八晶体管，所述第二保持子电路包括第九晶体管；
所述第一晶体管的栅极与所述复位线耦接，所述第一晶体管的第一极与所述数据线耦接，所述第一晶体管的第二极与所述第二电容的第二端耦接；
所述第二晶体管的栅极与所述扫描线耦接，所述第二晶体管的第一极与所述第三晶体管的第二极耦接，所述第二晶体管的第二极与所述第三晶体管的栅极耦接；
所述第三晶体管的第一极与所述电源线耦接；
所述第一电容的第一端与所述第三晶体管的栅极耦接，所述第二电容的第一端与所述第一电容的第二端耦接；
所述第四晶体管的栅极与所述复位线耦接，所述第四晶体管的第一极与所述初始化信号线耦接，所述第四晶体管的第二极与所述第三晶体管的栅极耦接；
所述第五晶体管的栅极与所述复位线耦接，所述第五晶体管的第一极与所述初始化信号线耦接，所述第五晶体管的第二极与所述第一电容的第二端耦接；
所述第六晶体管的栅极与所述扫描线耦接，所述第六晶体管的第一极与所述初始化信号线耦接，所述第六晶体管的第二极与所述发光元件耦接；
所述第七晶体管的栅极与扫描线耦接，所述第七晶体管的第一极与所述初始化信号线耦接，所述第七晶体管的第二极与所述第一电容的第二端耦接；
所述第八晶体管的栅极与所述第二控制线耦接，所述第八晶体管的第一极与所述第三晶体管的第二极耦接，所述第八晶体管的第二极与所述发光元件耦接；
所述第九晶体管的栅极与所述第一控制线耦接，所述第九晶体管的第一极与所述基准信号线耦接，所述第九晶体管的第二极与所述第二电容的第二端耦接。
基于上述像素驱动电路的技术方案，本公开的第二方面提供一种显示基板，包括多个上述像素驱动电路；所述像素驱动电路包括第一电容和第三晶体管，所述第一电容包括相对设置的第一极板和第二极板，所述第一极板复用为所述第三晶体管的栅极；
所述显示基板包括：
多条数据线，所述数据线包括沿第一方向延伸的至少部分，所述数据线在所述显示基板的基底上的正投影，与所述第一极板在所述基底上的正投影沿第二方向排列，所述第一方向与所述第二方向相交；
多个第一屏蔽图形，所述第一屏蔽图形在所述基底上的正投影的至少部分，位于所述数据线在所述基底上的正投影，和所述第一极板在所述基底上的正投影之间；和/或，
所述第一屏蔽图形在所述基底上的正投影的至少部分，位于所述数据线在所述基底上的正投影，和所述第二极板在所述基底上的正投影之间。
可选的，所述像素驱动电路还包括第二电容，所述第二电容包括相对设置的第三极板和第四极板，所述第三极板与所述第二极板耦接；
所述第三极板和所述第二极板沿所述第一方向排列；
所述第一屏蔽图形在所述基底上的正投影的至少部分，位于所述数据线在所述基底上的正投影，和所述第三极板在所述基底上的正投影之间；和/或，
所述第一屏蔽图形在所述基底上的正投影的至少部分，位于所述数据线在所述基底上的正投影，和所述第四极板在所述基底上的正投影之间。
可选的，所述第一屏蔽图形包括相耦接的第一屏蔽部分和第二屏蔽部分，所述第一屏蔽部分和所述第二屏蔽部分沿所述第二方向排列，所述数据线在所述基底上的正投影的至少部分，位于所述第一屏蔽部分在所述基底上的正投影和所述第二屏蔽部分在所述基底上的正投影之间；
所述第一屏蔽部分在所述基底上的正投影的至少部分，位于与其相邻的所述第一电容和所述第二电容中的至少一个在所述基底上的正投影，与所述数据线在所述基底上的正投影之间；和/或，
所述第二屏蔽部分在所述基底上的正投影的至少部分，位于与其相邻的所述第一电容和所述第二电容中的至少一个在所述基底上的正投影，与所述数据线在所述基底上的正投影之间。
可选的，所述显示基板还包括第二导电连接部和数据线；所述像素驱动电路还包括第一晶体管，所述第一晶体管的第一极与对应的数据线耦接，所述第一晶体管的第二极通过对应的所述第二导电连接部与所述第四极板耦接；所述第二导电连接部位于沿所述第二方向相邻的所述第一屏蔽图形之间。
可选的，所述显示基板还包括第三导电连接部和第五导电连接部；所述像素驱动电路还包括第二晶体管和第三晶体管，第二晶体管的第二极通过第三导电连接部与所述第三晶体管的栅极耦接，所述第五晶体管的第二极通过第五导电连接部与第二极板耦接；
所述第三导电连接部位于沿所述第二方向相邻的所述第一屏蔽图形之间，第五导电连接部位于沿所述第二方向相邻的所述第一屏蔽图形之间。
可选的，所述显示基板还包括：
多条屏蔽线，所述屏蔽线包括沿所述第二方向延伸的至少部分；
所述多个像素驱动电路划分为多行像素驱动电路，所述屏蔽线在所述基底上的正投影，与对应的一行像素驱动电路中的各第一极板靠近第四极板的边缘在所述基底上的正投影至少部分交叠。
可选的，所述多个第一屏蔽图形划分为多行第一屏蔽图形，所述屏蔽线与对应的一行第一屏蔽图形分别耦接。
可选的，所述显示基板包括电源线，所述第一屏蔽图形与所述电源线耦接。
可选的，所述第一屏蔽图形，所述屏蔽线与所述第三导电连接部同层设置。
可选的，所述显示基板还包括复位线，所述屏蔽线和所述复位线沿所述第一方向排列；所述第三导电连接部和所述第五导电连接部均位于所述屏蔽线和所述复位线之间。
可选的，所述显示基板还包括：
多个第二屏蔽图形，所述第二屏蔽图形包括沿所述第一方向延伸的至少部分，所述第二屏蔽图形在所述基底上的正投影，与所述数据线在所述基底上的正投影至少部分交叠。
可选的，所述显示基板还包括多条第二控制线；沿所述第二方向位于同一行的第二屏蔽图形，分别与对应的一条第二控制线耦接。
可选的，沿所述第二方向位于同一行的第二屏蔽图形，与对应的一条第二控制线形成为一体结构。
可选的，所述显示基板还包括电源线和初始化信号线，所述第二屏蔽图形与所述电源线耦接或与所述初始化信号线耦接。
可选的，所述显示基板还包括：
沿所述第一方向排列的多条初始化信号线，所述初始化信号线包括沿所述第二方向延伸的至少部分；
沿所述第二方向排列的多条初始连接线，所述初始连接线包括沿所述第一方向延伸的至少部分，每条所述初始连接线分别与所述多条初始化信号线耦接。
可选的，所述显示基板还包括：
沿所述第一方向排列的多条基准信号线，所述基准信号线包括沿所述第二方向延伸的至少部分；
沿所述第二方向排列的多条基准连接线，所述基准连接线包括沿所述第一方向延伸的至少部分，每条所述基准连接线分别与所述多条基准信号线耦接。
可选的，所述初始连接线与所述基准连接线沿所述第二方向交替设置；
所述多个像素驱动电路划分为多列像素驱动电路，每列像素驱动电路对应一条所述初始连接线或者对应一条所述基准连接线；
所述初始连接线在所述基底上的正投影，与对应的一列像素驱动电路中的第二极板在所述基底上的正投影至少部分交叠；和/或，
所述基准连接线在所述基底上的正投影，与对应的一列像素驱动电路中的第二极板在所述基底上的正投影至少部分交叠。
可选的，所述显示基板还包括多条复位线，所述复位线包括沿所述第二方向延伸的至少部分，所述复位线与所述第三导电连接部同层设置。
可选的，所述像素驱动电路包括第二晶体管，第四晶体管，第五晶体管和第七晶体管，所述第二晶体管，第四晶体管，第五晶体管和第七晶体管采用双栅结构。
基于上述显示基板的技术方案，本公开的第二方面提供一种显示装置，包括上述显示基板。
附图说明
此处所说明的附图用来提供对本公开的进一步理解，构成本公开的一部分，本公开的示意性实施例及其说明用于解释本公开，并不构成对本公开的不当限定。在附图中：
图1为本公开实施例提供的像素驱动电路的电路结构图；
图2为本公开实施例提供的像素驱动电路的驱动时序图；
图3为本公开实施例提供的像素驱动电路的布局示意图；
图4为图3中有源层和第一导电层的布局示意图；
图5为图3中第二导电层的布局示意图；
图6为图3中第三导电层的布局示意图；
图7为图3中第四导电层的布局示意图；
图8为图3中第一导电层和第二导电层和第三导电层的布局示意图；
图9为图3中第一导电层和第二导电层和第四导电层的布局示意图；
图10为图3中第一导电层和第二导电层和第三导电层和第四导电层的布局示意图；
图11为本公开实施例提供的2行4列像素驱动电路的布局示意图；
图12为本公开实施例提供的2行6列像素驱动电路中有源层的布局示意图；
图13为本公开实施例提供的2行6列像素驱动电路中第一导电层的布局示意图；
图14为本公开实施例提供的2行6列像素驱动电路中第二导电层的布局示意图；
图15为本公开实施例提供的2行6列像素驱动电路中层间绝缘层上形成的过孔的位置示意图；
图16为本公开实施例提供的2行6列像素驱动电路中第三导电层的布局示意图；
图17为本公开实施例提供的2行6列像素驱动电路中第一平坦层上形成的过孔的位置示意图；
图18为本公开实施例提供的2行6列像素驱动电路中钝化层上形成的过孔的位置示意图；
图19为本公开实施例提供的2行6列像素驱动电路中第四导电层的布局示意图；
图20为本公开实施例提供的2行6列像素驱动电路中第二平坦层上形成的过孔的位置示意图；
图21为本公开实施例提供的1行3列像素驱动电路中第二导电层和第三导电层和第四导电层；
图22为本公开实施例提供的像素驱动电路中过孔的布局示意图；
图23为本公开实施例提供的像素驱动电路中层间绝缘层上形成的过孔的示意图；
图24为本公开实施例提供的像素驱动电路中第一平坦层上形成的过孔的位置示意图；
图25为本公开实施例提供的像素驱动电路中第二平坦层上形成的过孔的位置示意图。
具体实施方式
为了进一步说明本公开实施例提供的像素驱动电路、显示基板和显示装置，下面结合说明书附图进行详细描述。
随着显示产品的分辨率和帧频的提高，扫描行周期变短，制约了显示产品中像素驱动电路阈值电压检获的检获和补偿精度。
请参阅图1和图2，本公开实施例提供了一种像素驱动电路，用于驱动发光元件，所述像素驱动电路包括：
驱动子电路10，所述驱动子电路10的第一端与电源线VDD耦接；
补偿子电路11，分别与扫描线GA，所述驱动子电路10的控制端，以及所述驱动子电路10的第二端耦接；用于在所述扫描线GA的控制下，控制导通或断开所述驱动子电路10的控制端和第二端之间的电连接；
耦合子电路12，所述耦合子电路12的第一端与所述驱动子电路10的控制端耦接；
存储子电路13，所述存储子电路13的第一端与所述耦合子电路12的第二端耦接；
数据写入子电路14，分别与所述存储子电路13的第二端，数据线DA，以及复位线Rst耦接；用于在所述复位线Rst的控制下，控制导通或断开所述存储子电路13的第二端和所述数据线DA之间的电连接；
第一复位子电路15，分别与所述复位线Rst，初始化信号线Init，所述驱动子电路10的控制端，以及所述耦合子电路12的第二端耦接；用于在所述复位线Rst的控制下，控制导通或断开所述初始化信号线Init与所述驱动 子电路10的控制端之间的电连接，控制导通或断开所述初始化信号线Init与所述耦合子电路12的第二端之间的电连接；
第一保持子电路16，分别与所述扫描线GA，所述耦合子电路12的第二端，以及所述初始化信号线Init耦接；用于在所述扫描线GA的控制下，控制导通或断开所述耦合子电路12的第二端与所述初始化信号线Init之间的电连接；
第二保持子电路17，分别与第一控制线EM’，基准信号线Ref和所述存储子电路13的第二端耦接；用于在所述第一控制线EM’的控制下，控制导通或断开所述基准信号线Ref与所述存储子电路13的第二端之间的电连接。
请参阅图1和图2，在一些实施例中，所述像素驱动电路还包括：
发光控制子电路18，分别与所述驱动子电路10的第二端，所述发光元件F1和第二控制线EM耦接；用于在所述第二控制线EM的控制下，控制导通或断开所述驱动子电路10的第二端与所述发光元件之间的电连接。发光元件F1的阴极与负电源线VSS耦接。
请参阅图1和图2，在一些实施例中，所述像素驱动电路还包括：
第二复位子电路19，分别与所述扫描线GA，所述发光元件和所述初始化信号线Init耦接；用于在所述扫描线GA的控制下，控制导通或断开所述发光元件与所述初始化信号线Init之间的电连接。
所述像素驱动电路的一个工作周期包括：复位写入阶段P1，阈值电压检获阶段P2和发光阶段P3。
在所述复位写入阶段P1：所述复位线Rst写入的复位信号处于有效电平(例如低电平)，在所述复位信号的作用下，第一复位子电路15控制导通所述初始化信号线Init与所述驱动子电路10的控制端(定义为N1节点)之间的电连接，控制导通所述初始化信号线Init与所述耦合子电路12的第二端(定义为N2节点)之间的电连接；实现对所述驱动子电路10的控制端的复位，以及对所述耦合子电路12的第二端的复位。在所述复位信号的作用下，数据写入子电路14控制导通所述存储子电路13的第二端(定义为N3节点)和所述数据线DA之间的电连接，将所述数据线DA提供的数据信号写入至所述存储子电路13的第二端。在所述复位写入阶段P1，所述N1节点的电位为 Vinit，所述N2节点的电位为Vinit，所述N3节点的电位为Vdt。Vinit为初始化信号线Init传输的初始信号的电压值。Vdt为数据信号的电压值。
在所述阈值电压检获阶段P2：所述扫描线GA写入的扫描信号处于有效电平(例如低电平)，在所述扫描信号的作用下，所述补偿子电路11控制导通所述驱动子电路10的控制端和第二端之间的电连接，所述第一保持子电路16控制导通所述耦合子电路12的第二端与所述初始化信号线Init之间的电连接，所述第二复位子电路19控制导通所述发光元件与所述初始化信号线Init之间的电连接。在所述阈值电压检获阶段P2，所述N1节点的电位为Vdd-|Vth|，所述N2节点的电位为Vinit，所述N3节点的电位为Vdt。Vdd为电源线VDD传输的电源信号的电压值。Vth为驱动子电路10包括的驱动晶体管的阈值电压。
在所述发光阶段P3：所述第一控制线EM’写入的第一发光控制信号处于有效电平(例如低电平)，在所述第一发光控制信号的作用下，所述第二保持子电路17控制导通所述基准信号线Ref与所述存储子电路13的第二端之间的电连接；所述第二控制线EM写入的第二发光控制信号处于有效电平(例如低电平)，在所述第二发光控制信号的作用下，所述发光控制子电路18控制导通所述驱动子电路10的第二端与所述发光元件之间的电连接。在所述发光阶段P3，所述N1节点的电位为Vdd-|Vth|+Vref-Vdt，所述N2节点的电位为Vinit+Vref-Vdt，所述N3节点的电位为Vref。Vref为基准信号线Ref传输的基准信号的电压值。
在所述发光阶段P3，驱动所述发光元件发光的驱动电路为：
I＝k(Vgs-Vth) 2，k为常数，Vgs为驱动子电路10包括的驱动晶体管的栅源电压。
最终得到：I＝k(Vref-Vdt) 2。
根据上述像素驱动电路的具体结构可知，本公开实施例提供的像素驱动电路中，在所述复位写入阶段P1实现数据信号的写入，该过程即数据信号的刷新过程。在所述阈值电压检获阶段P2实现阈值电压的检获。因此，本公开实施例提供的像素驱动电路将数据信号的刷新过程，与阈值电压的检获过程分离为两个独立的过程，使得阈值电压的检获过程不受行扫描周期的限制， 可以通过延长检获过程的时间实现较理想的对存储子电路13的充电率和阈值电压检获精度，能够在满足高刷新率(即高帧频)的同时，保证阈值电压的检获时间充足。
本公开实施例提供的像素驱动电路中，通过控制刷新过程时间较短，有利于所述像素驱动电路应用的显示产品实现高分辨率和高帧频。
本公开实施例提供的像素驱动电路中，使得所述发光元件的驱动电流仅与基准信号和数据信号相关，避免了阈值电压对驱动电流产生影响。
请参阅图1，图2和图4，在一些实施例中，所述耦合子电路12包括第一电容C1，所述存储子电路13包括第二电容C2，所述数据写入子电路14包括第一晶体管T1，所述补偿子电路11包括第二晶体管T2，所述驱动子电路10包括第三晶体管T3，所述第一复位子电路15包括第四晶体管T4和第五晶体管T5，所述第二复位子电路19包括第六晶体管T6，所述第一保持子电路16包括第七晶体管T7，所述发光控制子电路18包括第八晶体管T8，所述第二保持子电路17包括第九晶体管T9；
所述第一晶体管T1的栅极与所述复位线Rst耦接，所述第一晶体管T1的第一极与所述数据线DA耦接，所述第一晶体管T1的第二极与所述第二电容C2的第二端耦接；
所述第二晶体管T2的栅极与所述扫描线GA耦接，所述第二晶体管T2的第一极与所述第三晶体管T3的第二极耦接，所述第二晶体管T2的第二极与所述第三晶体管T3的栅极T3-g耦接；
所述第三晶体管T3的第一极与所述电源线VDD耦接；
所述第一电容C1的第一端与所述第三晶体管T3的栅极T3-g耦接，所述第二电容C2的第一端与所述第一电容C1的第二端耦接；
所述第四晶体管T4的栅极与所述复位线Rst耦接，所述第四晶体管T4的第一极与所述初始化信号线Init耦接，所述第四晶体管T4的第二极与所述第三晶体管T3的栅极T3-g耦接；
所述第五晶体管T5的栅极与所述复位线Rst耦接，所述第五晶体管T5的第一极与所述初始化信号线Init耦接，所述第五晶体管T5的第二极与所述第一电容C1的第二端耦接；
所述第六晶体管T6的栅极与所述扫描线GA耦接，所述第六晶体管T6的第一极与所述初始化信号线Init耦接，所述第六晶体管T6的第二极与所述发光元件耦接；
所述第七晶体管T7的栅极与扫描线GA耦接，所述第七晶体管T7的第一极与所述初始化信号线Init耦接，所述第七晶体管T7的第二极与所述第一电容C1的第二端耦接；
所述第八晶体管T8的栅极与所述第二控制线EM耦接，所述第八晶体管T8的第一极与所述第三晶体管T3的第二极耦接，所述第八晶体管T8的第二极与所述发光元件耦接；
所述第九晶体管T9的栅极与所述第一控制线EM’耦接，所述第九晶体管T9的第一极与所述基准信号线Ref耦接，所述第九晶体管T9的第二极与所述第二电容C2的第二端耦接。
示例性的，所述第一晶体管T1至所述第九晶体管T9均为P型晶体管，但不仅限于此。
在所述复位写入阶段P1：所述复位线Rst写入的复位信号处于有效电平(例如低电平)，在所述复位信号的作用下，第四晶体管T4控制导通所述初始化信号线Init与所述第三晶体管T3的栅极T3-g(定义为N1节点)之间的电连接，第五晶体管T5控制导通所述初始化信号线Init与所述第一电容C1的第二端(定义为N2节点)之间的电连接；实现对所述第三晶体管T3的栅极T3-g的复位，以及对所述第一电容C1的第二端的复位。在所述复位信号的作用下，第一晶体管T1控制导通所述第二电容C2的第二端(定义为N3节点)和所述数据线DA之间的电连接，将所述数据线DA提供的数据信号写入至所述第二电容C2的第二端。在所述复位写入阶段P1，所述N1节点的电位为Vinit，所述N2节点的电位为Vinit，所述N3节点的电位为Vdt。
在所述阈值电压检获阶段P2：所述扫描线GA写入的扫描信号处于有效电平(例如低电平)，在所述扫描信号的作用下，所述第二晶体管T2控制导通所述第三晶体管T3的栅极T3-g和第二极之间的电连接，所述第七晶体管T7控制导通所述第一电容C1的第二端与所述初始化信号线Init之间的电连接，所述第六晶体管T6控制导通所述发光元件与所述初始化信号线Init之 间的电连接。在所述阈值电压检获阶段P2，所述N1节点的电位为Vdd-|Vth|，所述N2节点的电位为Vinit，所述N3节点的电位为Vdt。
在所述发光阶段P3：所述第一控制线EM’写入的第一发光控制信号处于有效电平(例如低电平)，在所述第一发光控制信号的作用下，所述第九晶体管T9控制导通所述基准信号线Ref与所述存储子电路13的第二端之间的电连接；所述第二控制线EM写入的第二发光控制信号处于有效电平(例如低电平)，在所述第二发光控制信号的作用下，所述第八晶体管T8控制导通所述第三晶体管T3的第二极与所述发光元件之间的电连接。在所述发光阶段P3，所述N1节点的电位为Vdd-|Vth|+Vref-Vdt，所述N2节点的电位为Vinit+Vref-Vdt，所述N3节点的电位为Vref。在所述发光阶段P3，驱动所述发光元件发光的驱动电路为：I＝k(Vgs-Vth) 2，最终得到：I＝k(Vref-Vdt) 2。
上述实施例提供的像素驱动电路中，在所述复位写入阶段P1实现数据信号的写入，该过程即数据信号的刷新过程。在所述阈值电压检获阶段P2实现阈值电压的检获。因此，上述实施例提供的像素驱动电路将数据信号的刷新过程，与阈值电压的检获过程分离为两个独立的过程，使得阈值电压的检获过程不受行扫描周期的限制，可以通过延长检获过程的时间实现较理想的对存储子电路13的充电率和阈值电压检获精度，能够在满足高刷新率(即高帧频)的同时，保证阈值电压的检获时间充足。
上述实施例提供的像素驱动电路中，通过控制刷新过程时间较短，有利于所述像素驱动电路应用的显示产品实现高分辨率和高帧频。
上述实施例提供的像素驱动电路中，使得所述发光元件的驱动电流仅与基准信号和数据信号相关，避免了阈值电压对驱动电流产生影响。
如图3至图10，图16所示，本公开实施例还提供了一种显示基板，包括上述实施例提供的多个像素驱动电路；所述像素驱动电路包括第一电容C1和第三晶体管T3，所述第一电容C1包括相对设置的第一极板C11和第二极板C12，所述第一极板C11复用为所述第三晶体管T3的栅极T3-g；
所述显示基板包括：
多条数据线DA，所述数据线DA包括沿第一方向延伸的至少部分，所述 数据线DA在所述显示基板的基底上的正投影，与所述第一极板C11在所述基底上的正投影沿第二方向排列，所述第一方向与所述第二方向相交；
多个第一屏蔽图形20，所述第一屏蔽图形20在所述基底上的正投影的至少部分，位于所述数据线DA在所述基底上的正投影，和所述第一极板C11在所述基底上的正投影之间。
如图11至图20所示，示例性的，所述显示基板包括多个子像素，所述多个子像素包括的多个像素驱动电路50呈阵列分布。所述多个像素驱动电路50划分为多行像素驱动电路和多列像素驱动电路。所述多行像素驱动电路沿第一方向排列，每行像素驱动电路包括沿第二方向排列的多个像素驱动电路。所述多列像素驱动电路沿第二方向排列，每列像素驱动电路包括沿第一方向排列的多个像素驱动电路。示例性的，所述第一方向和所述第二方向相交。例如：所述第一方向包括纵向，所述第二方向包括横向。
示例性的，所述子像素包括像素驱动电路和发光元件。所述像素驱动电路与所述发光元件的阳极耦接，用于为发光元件提供驱动信号，驱动发光元件发光。
值得注意，图15为图11中层间绝缘层上形成的过孔的位置示意图；图17为图11中第一平坦层上形成的过孔的位置示意图；图18为图11中钝化层上形成的过孔的位置示意图；图20为图11中第二平坦层上形成的过孔的位置示意图。
示例性的，所述第三晶体管T3作为所述像素驱动电路中的驱动晶体管。所述第一极板C11复用为所述第三晶体管T3的栅极T3-g，作为所述N1节点。
示例性的，所述第一极板C11在所述基底上的正投影，与所述第二极板C12在所述基底上的正投影至少部分交叠。
示例性的，所述多条数据线DA沿所述第二方向排列。所述多条数据线DA与所述多列像素驱动电路一一对应，所述数据线DA与对应的一列像素驱动电路中的各第一晶体管T1的第一极分别电连接，用于提供数据信号。
示例性的，所述多个第一屏蔽图形20与所述多条数据线DA一一对应，所述第一屏蔽图形20在所述基底上的正投影的至少部分，位于所述数据线DA在所述基底上的正投影，和与所述数据线DA相邻的所述第一极板C11在 所述基底上的正投影之间。
如图21所示，示例性的，沿所述第二方向，相邻的第一屏蔽图形20之间间隔至少一个子像素。沿所述第二方向，相邻两个第二极板C12或者相邻的两个第三极板C21之间具有一个第一屏蔽图形20。
根据上述显示基板的具体结构可知，本公开实施例提供的显示基板中，通过设置所述第一屏蔽图形20在所述基底上的正投影的至少部分，位于所述数据线DA在所述基底上的正投影和所述第一极板C11在所述基底上的正投影之间，和/或，设置所述第一屏蔽图形在所述基底上的正投影的至少部分，位于所述数据线在所述基底上的正投影，和所述第二极板在所述基底上的正投影之间，使得所述第一屏蔽图形20能够屏蔽数据线DA与N1节点之间的影响，降低所述数据线DA与N1节点之间的串扰。
如图3至图10，图16和图21所示，在一些实施例中，所述第一屏蔽图形20在所述基底上的正投影的至少部分，位于所述数据线DA在所述基底上的正投影，和所述第二极板C12在所述基底上的正投影之间。
示例性的，所述第一屏蔽图形20在所述基底上的正投影，与所述第二极板C12在所述基底上的正投影部分交叠。
示例性的，所述第一晶体管T1包括第一有源层，所述第一屏蔽图形20在所述基底上的正投影，与所述第一有源层在所述基底上的正投影部分交叠。
示例性的，所述第一有源层形成所述第一晶体管T1包括的第一沟道部分，所述第一屏蔽图形20在所述基底上的正投影，与所述第一沟道部分在所述基底上的正投影部分交叠。
示例性的，所述第一屏蔽图形20在所述基底上的正投影，与所述第一晶体管T1的栅极在所述基底上的正投影部分交叠。
所述第二极板C12即上述N2节点，上述设置所述第一屏蔽图形20在所述基底上的正投影的至少部分，位于所述数据线DA在所述基底上的正投影，和所述第二极板C12在所述基底上的正投影之间，使得所述第一屏蔽图形20能够屏蔽数据线DA与N2节点之间的影响，降低所述数据线DA与N2节点之间的串扰。
如图3至图10，图16所示，在一些实施例中，所述像素驱动电路还包 括第二电容C2，所述第二电容C2包括相对设置的第三极板C21和第四极板C22，所述第三极板C21与所述第二极板C12耦接；
所述第三极板C21和所述第二极板C12沿所述第一方向排列；
所述第一屏蔽图形20在所述基底上的正投影的至少部分，位于所述数据线DA在所述基底上的正投影，和所述第三极板C21在所述基底上的正投影之间；和/或，所述第一屏蔽图形20在所述基底上的正投影的至少部分，位于所述数据线DA在所述基底上的正投影，和所述第四极板C22在所述基底上的正投影之间。
示例性的，所述第三极板C21在所述基底上的正投影，与所述第四极板C22在所述基底上的正投影至少部分交叠。
示例性的，所述第三极板C21与所述第二极板C12形成为一体结构。所述第二极板C12和所述第三极板C21作为所述N2节点。
示例性的，所述第四极板C22与所述第一极板C11同层同材料设置。所述第四极板C22与所述第一极板C11沿所述第一方向排列。
示例性的，所述第一屏蔽图形20在所述基底上的正投影，与所述第三极板C21在所述基底上的正投影部分交叠。所述第一屏蔽图形20在所述基底上的正投影，与所述第四极板C22在所述基底上的正投影部分交叠。
上述设置所述第一屏蔽图形20在所述基底上的正投影的至少部分，位于所述数据线DA在所述基底上的正投影，和所述第三极板C21在所述基底上的正投影之间，使得所述第一屏蔽图形20能够屏蔽数据线DA与N2节点之间的影响，降低所述数据线DA与N2节点之间的串扰。
所述第四极板C22即上述N3节点，上述设置所述第一屏蔽图形20在所述基底上的正投影的至少部分，位于所述数据线DA在所述基底上的正投影，和所述第四极板C22在所述基底上的正投影之间，使得所述第一屏蔽图形20能够屏蔽数据线DA与N3节点之间的影响，降低所述数据线DA与N3节点之间的串扰。
如图3至图10，图16和图21所示，在一些实施例中，所述第一屏蔽图形20包括相耦接的第一屏蔽部分201和第二屏蔽部分202，所述第一屏蔽部分201和所述第二屏蔽部分202沿所述第二方向排列，所述数据线DA在所述 基底上的正投影的至少部分，位于所述第一屏蔽部分201在所述基底上的正投影和所述第二屏蔽部分202在所述基底上的正投影之间；
所述第一屏蔽部分201在所述基底上的正投影的至少部分，位于与其相邻的所述第一电容C1和所述第二电容C2中的至少一个在所述基底上的正投影，与所述数据线DA在所述基底上的正投影之间；和/或，所述第二屏蔽部分202在所述基底上的正投影的至少部分，位于与其相邻的所述第一电容C1和所述第二电容C2中的至少一个在所述基底上的正投影，与所述数据线DA在所述基底上的正投影之间。
需要说明，所述第一屏蔽部分201相邻的所述第一电容C1和所述第二电容C2是指：所述第一屏蔽部分201沿第二方向距离最近的所述第一电容C1和所述第二电容C2。所述第二屏蔽部分202相邻的所述第一电容C1和所述第二电容C2是指：所述第二屏蔽部分202沿第二方向距离最近的所述第一电容C1和所述第二电容C2。
示例性的，所述第一屏蔽部分201和所述第二屏蔽部分202形成为一体结构。
示例性的，所述第一屏蔽部分201和所述第二屏蔽部分202共同形成为类似n型结构。所述第一屏蔽图形20在所述基底上的正投影，与所述数据线DA在所述基底上的正投影至少部分交叠。
示例性的，所述第一屏蔽部分201在所述基底上的正投影的至少部分，位于与其相邻的所述第一极板C11，所述第二极板C12，所述第三极板C21和所述第四极板C22中的至少一个在所述基底上的正投影，与所述数据线DA在所述基底上的正投影之间。
示例性的，所述第二屏蔽部分202在所述基底上的正投影的至少部分，位于与其相邻的所述第一极板C11，所述第二极板C12，所述第三极板C21和所述第四极板C22中的至少一个在所述基底上的正投影，与所述数据线DA在所述基底上的正投影之间。
上述实施例提供的显示基板中，可以扩大上述数据线DA与其相邻的N1节点，N2节点，N3节点之间的距离。
上述实施例提供的显示基板中，通过设置所述第一屏蔽图形20包括第一 屏蔽部分201和第二屏蔽部分202，使得所述第一屏蔽部分201和所述第二屏蔽部分202能够在所述数据线DA的左右两侧，均实现屏蔽所述数据线DA与所述N1节点，N2节点，N3节点之间的串扰。
如图3，图4，图6和图16所示，在一些实施例中，所述显示基板还包括第二导电连接部42和数据线DA；所述像素驱动电路还包括第一晶体管T1，所述第一晶体管T1的第一极与对应的数据线DA耦接，所述第一晶体管T1的第二极通过对应的所述第二导电连接部42与所述第四极板C22耦接；所述第二导电连接部42位于沿所述第二方向相邻的所述第一屏蔽图形20之间。
上述设置方式有利于更好的屏蔽所述数据线DA与N3节点之间的串扰。
如图3，图4，图6和图16所示，在一些实施例中，所述显示基板还包括第三导电连接部43和第五导电连接部45；所述像素驱动电路还包括第二晶体管T2和第三晶体管T3，第二晶体管T2的第二极通过第三导电连接部43与所述第三晶体管T3的栅极耦接，所述第五晶体管T5的第二极通过第五导电连接部45与第二极板C12耦接；所述第三导电连接部43位于沿所述第二方向相邻的所述第一屏蔽图形20之间，第五导电连接部45位于沿所述第二方向相邻的所述第一屏蔽图形20之间。
上述设置方式有利于更好的屏蔽所述数据线DA对所述第三导电连接部43和第五导电连接部45的串扰。
如图3至图10，图16所示，在一些实施例中，所述显示基板还包括：
多条屏蔽线21，所述屏蔽线21包括沿所述第二方向延伸的至少部分；
所述多个像素驱动电路划分为多行像素驱动电路，所述屏蔽线21在所述基底上的正投影，与对应的一行像素驱动电路中的各第一极板C11靠近第四极板C22的边缘在所述基底上的正投影至少部分交叠。
示例性的，所述多条屏蔽线21沿所述第一方向排列。所述多条屏蔽线21与所述多行像素驱动电路一一对应。
示例性的，所述屏蔽线21在所述基底上的正投影，与对应的一行像素驱动电路中的各第二极板C12靠近第三极板C21的边缘在所述基底上的正投影至少部分交叠。
上述设置方式有效屏蔽了所述第一电容C1和所述第二电容C2之间的串 扰。
如图3，图4和图6所示，在一些实施例中，所述显示基板还包括复位线Rst，所述屏蔽线21和所述复位线Rst沿所述第一方向排列；所述第三导电连接部43和所述第五导电连接部45均位于所述屏蔽线21和所述复位线Rst之间。
上述布局方式能够在保证屏蔽效果的同时，降低所述像素电路的布局难度。
如图16所示，所述第一屏蔽图形20还包括第三屏蔽部分203，所述第三屏蔽部分203在所述基底上的正投影，位于所述数据线DA在所述基底上的正投影和第五导电连接部45之间。
上述设置方式有利于更好的屏蔽所述数据线DA对第五导电连接部45的串扰。
值得注意，所述屏蔽线21与沿所述第二方向位于同一行的所述第一屏蔽图形20分别耦接，所述第一屏蔽图形20与所述电源线耦接，能够使得传输电源信号的结构整体形成为网格状，有利于降低电源信号的loading，提升显示基板整体的显示均一性。
所述屏蔽线21与所述第一屏蔽图形20的连接位置可以根据实际需要设置，只需能够保证像素驱动电路的正常工作性能即可。所述屏蔽线21可以做成直线形状或者波浪形状，或者也可以分段设置。
所述屏蔽线和所述第一屏蔽图形也可以不接入电源信号。示例性的，可以将所述屏蔽线和所述第一屏蔽图形与复位线Rst耦接，接入复位信号，这样同样可以实现屏蔽效果。
如图3至图10，图16所示，在一些实施例中，所述多个第一屏蔽图形20划分为多行第一屏蔽图形20，所述屏蔽线21与对应的一行第一屏蔽图形20分别耦接。
示例性的，所述多行第一屏蔽图形20与所述多行像素驱动电路一一对应。
示例性的，所述屏蔽线21与对应的一行第一屏蔽图形20中，各第一屏蔽图形20包括的第一屏蔽部分201和第二屏蔽部分202分别耦接。
示例性的，所述屏蔽线21与对应的一行第一屏蔽图形20中，各第一屏蔽图形20包括的第一屏蔽部分201和第二屏蔽部分202均形成为一体结构。
示例性的，同一行第一屏蔽图形20中，相邻的第一屏蔽图形20与其耦接的屏蔽线21之间形成两个环绕结构，一个环绕结构在所述基底上的正投影，围绕所述第一电容C1在所述基底上的正投影的至少部分；另一个环绕结构在所述基底上的正投影，围绕所述第二电容C2在所述基底上的正投影的至少部分。
上述设置方式有效屏蔽了所述第一电容C1和所述第二电容C2之间的串扰。
如图3至图10，图16和图19所示，在一些实施例中，所述显示基板包括电源线VDD，所述第一屏蔽图形20与所述电源线VDD耦接。
示例性的，所述显示基板包括多条电源线VDD，所述多条电源线VDD与所述多列像素驱动电路一一对应，所述电源线VDD与对应的一列像素驱动电路中各像素驱动电路包括的驱动晶体管的第一极分别耦接。
示例性的，所述电源线VDD用于传输稳定的电源信号。
示例性的，所述第二屏蔽部分202在所述基底上的正投影，与所述电源线VDD在所述基底上的正投影具有交叠区域，所述第二屏蔽部分202与所述电源线VDD在所述交叠区域耦接。
示例性的，沿所述第一方向，相邻的所述第二屏蔽部分202可以通过导电结构连接，靠近所述显示基板边框区域的所述第二屏蔽部分202可以与位于边框区域的电源总线耦接，接收电源信号。
将所述第一屏蔽图形20与所述电源线VDD耦接，使得所述第一屏蔽图形20上具有稳定的电源信号，有利于提升屏蔽效果。
如图3至图10，图16所示，在一些实施例中，所述第一屏蔽图形20，所述屏蔽线21与所述第三导电连接部43同层设置。
如图3至图10，图16所示，在一些实施例中，设置所述第一屏蔽图形20，所述屏蔽线21与所述第三导电连接部43均采用所述显示基板中的第三导电层制作。
上述设置方式有利于降低所述第一屏蔽图形20的电阻，降低电源线VDD 传输电源信号时的负载。同时保证了所述第一屏蔽图形20具有足够的布局空间，降低了第一屏蔽图形20的布局难度。
如图6所示，在一些实施例中，所述显示基板还包括复位线Rst，所述屏蔽线21和所述复位线Rst沿所述第一方向排列；所述第三导电连接部43和所述第五导电连接部45均位于所述屏蔽线21和所述复位线Rst之间。
如图3至图10，图13所示，在一些实施例中，所述显示基板还包括：
多个第二屏蔽图形22，所述第二屏蔽图形22包括沿所述第一方向延伸的至少部分，所述第二屏蔽图形22在所述基底上的正投影，与所述数据线DA在所述基底上的正投影至少部分交叠。
示例性的，所述多个第二屏蔽图形22与显示基板中的多个像素驱动电路一一对应，所述第二屏蔽图形22在所述基底上的正投影，与其对应的像素驱动电路耦接的数据线DA在所述基底上的正投影至少部分交叠。
示例性的，所述第二屏蔽图形22在所述基底上的正投影的至少部分，位于所述第一屏蔽部分201在所述基底上的正投影，与所述第二屏蔽部分202在所述基底上的正投影之间。
上述设置所述显示基板还包括所述第二屏蔽图形22，使得所述第二屏蔽图形22能够进一步屏蔽所述数据线DA与所述N1节点，所述N2节点和所述N3节点之间的影响。
如图3至图10，图13所示，在一些实施例中，所述显示基板还包括多条第二控制线EM；沿所述第二方向位于同一行的第二屏蔽图形22，分别与对应的一条第二控制线EM耦接。
示例性的，所述多条第二控制线EM与所述多行像素驱动电路一一对应，所述第二控制线EM与对应的一行像素驱动电路中各像素驱动电路包括的第八晶体管T8的栅极分别耦接。
示例性的，所述像素驱动电路中第八晶体管T8的栅极耦接的第二控制线EM，复用为沿所述第一方向相邻的像素驱动电路中第九晶体管T9耦接的第一控制线EM’。
上述设置沿所述第二方向位于同一行的第二屏蔽图形22，分别与对应的一条第二控制线EM耦接，使得所述第二屏蔽图形22具有与所述第二控制线 EM相同的电位，避免了所述第二屏蔽图形22处于浮空状态，影响像素驱动电路的稳定性。
在一些实施例中，所述第二屏蔽图形22在所述基底上的正投影，被其对应的像素驱动电路耦接的数据线DA在所述基底上的正投影完全覆盖。
在一些实施例中，所述第二屏蔽图形22在所述基底上的正投影，与其对应的像素驱动电路耦接的数据线DA在所述基底上的正投影不交叠。
在一些实施例中，所述显示基板还包括电源线VDD和初始化信号线Init，所述第二屏蔽图形22与所述电源线VDD耦接或与所述初始化信号线Init耦接。
在一些实施例中，所述第二屏蔽图形与显示基板中的电源线耦接，使得所述第二屏蔽图形具有与所述电源信号相同的电位，避免了所述第二屏蔽图形处于浮空状态，影响像素驱动电路的稳定性。
在一些实施例中，所述第二屏蔽图形与显示基板中的初始化信号线耦接，使得所述第二屏蔽图形具有与所述初始化信号相同的电位，避免了所述第二屏蔽图形处于浮空状态，影响像素驱动电路的稳定性。
如图3至图10，图13所示，在一些实施例中，沿所述第二方向位于同一行的第二屏蔽图形22，与对应的一条第二控制线EM形成为一体结构。
示例性的，所述第二屏蔽图形22和所述第二控制线EM均采用所述显示基板中的第一导电层制作。
上述设置方式使得所述第二屏蔽图形22与所述第二控制线EM能够在同一次构图工艺中同时形成，有利于简化显示基板的制作工艺流程。
如图3至图10，图11，图14，图19和图21所示，在一些实施例中，所述显示基板还包括：
沿所述第一方向排列的多条初始化信号线Init，所述初始化信号线Init包括沿所述第二方向延伸的至少部分；
沿所述第二方向排列的多条初始连接线30，所述初始连接线30包括沿所述第一方向延伸的至少部分，每条所述初始连接线30分别与所述多条初始化信号线Init耦接。图21中的A2部分示意了初始化信号线Init和初始连接线30的连接处。
示例性的，所述多条初始化信号线Init与所述多行像素驱动电路一一对应，属于同一个像素驱动电路中的第四晶体管T4，第五晶体管T5，第六晶体管T6和第七晶体管T7，与对应的同一条初始化信号线Init耦接。
上述设置所述显示基板包括所述多条初始化信号线Init和所述多条初始连接线30，使得所述多条初始化信号线Init和所述多条初始连接线30形成为网格状结构，有效缩小了所述初始化信号线Init在传输初始化信号时的loading和IR Drop。
如图3至图10，图11，图14，图19和图21所示，在一些实施例中，所述显示基板还包括：
沿所述第一方向排列的多条基准信号线Ref，所述基准信号线Ref包括沿所述第二方向延伸的至少部分；
沿所述第二方向排列的多条基准连接线31，所述基准连接线31包括沿所述第一方向延伸的至少部分，每条所述基准连接线31分别与所述多条基准信号线Ref耦接。图21中的A1部分示意了基准信号线Ref和基准连接线31的连接处。
示例性的，所述多条基准信号线Ref与所述多行像素驱动电路一一对应，所述基准信号线Ref与其对应的一行像素驱动电路中各像素驱动电路包括的第九晶体管T9分别耦接。
上述设置所述显示基板包括所述多条基准信号线Ref和所述多条基准连接线31，使得所述多条基准信号线Ref和所述多条基准连接线31形成为网格状结构，有效缩小了所述基准信号线Ref在传输基准信号时的loading和IR Drop。所述像素驱动电路驱动发光元件的驱动电流与所述基准信号相关，上述降低loading和IR Drop的效果，有利于优化数据线DA传输的数据信号的数据范围。
如图3至图10，图11，图14，图19和图21所示，在一些实施例中，所述初始连接线30与所述基准连接线31沿所述第二方向交替设置；
所述多个像素驱动电路划分为多列像素驱动电路，每列像素驱动电路对应一条所述初始连接线30或者对应一条所述基准连接线31；
所述初始连接线30在所述基底上的正投影，与对应的一列像素驱动电路 中的第二极板C12在所述基底上的正投影至少部分交叠；和/或，
所述基准连接线31在所述基底上的正投影，与对应的一列像素驱动电路中的第二极板C12在所述基底上的正投影至少部分交叠。
示例性的，所述初始连接线30在所述基底上的正投影，与对应的一列像素驱动电路中的第一极板C11在所述基底上的正投影不交叠。
示例性的，所述初始连接线30在所述基底上的正投影，与对应的一列像素驱动电路中的第三极板C21在所述基底上的正投影至少部分交叠。
示例性的，所述初始连接线30在所述基底上的正投影，与对应的一列像素驱动电路中的第四极板C22在所述基底上的正投影至少部分交叠。
示例性的，所述基准连接线31在所述基底上的正投影，与对应的一列像素驱动电路中的第一极板C11在所述基底上的正投影不交叠。
示例性的，所述基准连接线31在所述基底上的正投影，与对应的一列像素驱动电路中的第三极板C21在所述基底上的正投影至少部分交叠。
示例性的，所述基准连接线31在所述基底上的正投影，与对应的一列像素驱动电路中的第四极板C22在所述基底上的正投影至少部分交叠。
按照上述方式布局所述基准连接线31和所述初始连接线30，有效降低了所述基准连接线31和所述初始连接线30的布局难度。
如图6所示，在一些实施例中，所述显示基板还包括多条复位线Rst，所述复位线Rst包括沿所述第二方向延伸的至少部分，所述复位线Rst与所述第三导电连接部43同层设置。
如图3至图10，图16所示，在一些实施例中，所述显示基板还包括多条复位线Rst，所述复位线Rst包括沿所述第二方向延伸的至少部分，所述复位线Rst采用所述显示基板中的第三导电层制作。
示例性的，所述多条复位线Rst与所述多行像素驱动电路一一对应，属于同一个像素驱动电路的第一晶体管T1，第四晶体管T4和第五晶体管T5分别与对应的所述复位线Rst耦接。
上述设置所述复位线Rst采用所述显示基板中的第三导电层制作，有效减小了所述复位线Rst的电阻，降低了显示基板中第一导电层整体的loading和IR Drop。
如图3至图10，在一些实施例中，所述像素驱动电路包括第二晶体管T2，第四晶体管T4，第五晶体管T5和第七晶体管T7，所述第二晶体管T2，第四晶体管T4，第五晶体管T5和第七晶体管T7采用双栅结构。
上述设置所述第二晶体管T2，第四晶体管T4，第五晶体管T5和第七晶体管T7采用双栅结构，有利于改善N1节点和N2节点的漏电情况。
更详细地说，所述显示基板包括沿远离所述基底的方向依次层叠设置的有源层，第一栅极绝缘层，第一导电层，第二栅极绝缘层，第二导电层，层间绝缘层，第三导电层，第一平坦层，第四导电层，第二平坦层，阳极层，发光功能层，阴极层和封装层。所述显示基板还可以包括位于所述第一平坦层和所述第四导电层之间的钝化层。
示例性的，所述第一导电层包括第一栅金属层，所述第二导电层包括第二栅金属层，所述第三导电层包括第一源漏金属层，所述第四导电层包括第二源漏金属层。
所述有源层用于形成：所述第一晶体管T1包括的第一有源层，所述第一晶体管T1包括的第二有源层，所述第三晶体管T3包括的第三有源层，所述第四晶体管T4包括的第四有源层，所述第五晶体管T5包括的第五有源层，所述第六晶体管T6包括的第六有源层，所述第七晶体管T7包括的第七有源层，所述第八晶体管T8包括的第八有源层，所述第九晶体管T9包括的第九有源层。
所述第一导电层用于形成：所述第一晶体管T1的栅极，所述第二晶体管T2的栅极，所述第三晶体管T3的栅极T3-g(即所述第一极板C11)，所述第四晶体管T4的栅极，所述第五晶体管T5的栅极，所述第六晶体管T6的栅极，所述第七晶体管T7的栅极，所述第八晶体管T8的栅极，所述第九晶体管T9的栅极，扫描线GA，第二控制线EM，第四极板C22，第二屏蔽图形22。
所述第二导电层用于形成：初始化信号线Init，基准信号线Ref，第二极板C12，第三极板C21。
第三导电层用于形成：第一导电连接部41，第二导电连接部42，第三导电连接部43，第四导电连接部44，第五导电连接部45，第六导电连接部46，第八导电连接部48，第九导电连接部49。
所述第一晶体管T1的第一极通过第一导电连接部41与对应的数据线DA耦接。所述第一晶体管T1的第二极通过第二导电连接部42与所述第四极板C22耦接。第二晶体管T2的第二极通过第三导电连接部43与所述第三晶体管T3的栅极T3-g耦接。所述第三晶体管T3的第一极通过第二屏蔽部分202与电源线VDD耦接。第四晶体管T4的第一极，第五晶体管T5的第一极，第六晶体管T6的第一极和第七晶体管T7的第一极形成为一体结构，通过第四导电连接部44与初始化信号线Init耦接。第五晶体管T5的第二极通过第五导电连接部45与第二极板C12耦接，第六晶体管T6的第二极依次通过第六导电连接部46和第七导电连接部47与对应的发光元件的阳极耦接。第八晶体管T8的第一极通过第八导电连接部48与第三晶体管T3的第二极耦接。第九晶体管T9的第一极通过第九导电连接部49与基准信号线Ref耦接。第九晶体管T9的第二极通过所述第二导电连接部42与复用的第二控制线EM耦接。
如图6所示，第一导电连接部41包括条形结构，第一导电连接部41的至少部分沿所述第一方向延伸，所述第一导电连接部41在所述第二方向上的宽度不均匀，所述第一导电连接部41连接数据线DA的一端在所述第二方向上的宽度，大于所述第一导电连接部41连接第一晶体管T1的第一极的一端在所述第二方向上的宽度。
第二导电连接部42包括条形结构，第二导电连接部42的至少部分沿所述第一方向延伸，第二导电连接部42在所述第二方向上的宽度均匀。
第三导电连接部43包括条形结构，第三导电连接部43包括沿所述第一方向延伸的部分和沿第三方向延伸的部分，所述第三方向与所述第一方向和所述第二方向均相交。
第四导电连接部44包括条形结构，第四导电连接部44的至少部分沿所述第二方向延伸，第四导电连接部44在所述第一方向上的宽度均匀。
第五导电连接部45包括条形结构，第五导电连接部45包括沿所述第一方向延伸的部分和沿第四方向延伸的部分，所述第四方向与所述第一方向，所述第二方向和第三方向均相交。
第六导电连接部46包括条形结构，第六导电连接部46的至少部分沿所 述第一方向延伸，所述第六导电连接部46在所述第二方向上的宽度不均匀。
第八导电连接部48包括条形结构，第八导电连接部48的至少部分沿所述第一方向延伸。
第九导电连接部49包括条形结构，第九导电连接部49的至少部分沿所述第二方向延伸。
上述条形结构的各导电连接部中，用于与其他导电结构连接的端部的宽度均较宽，以保证连接的信赖性。
第四导电层用于形成：第七导电连接部47，电源线VDD，数据线DA，初始连接线30，基准连接线31。
第七导电连接部47包括条形结构，第七导电连接部47的至少部分沿所述第一方向延伸。
如图23所示，为图3中层间绝缘层上形成的过孔的位置示意图。如图3，图4，图22和图23所示，第一过孔Via1用于连接第九导电连接部49和第九晶体管T9的第一极。第二过孔Via2用于连接第六晶体管T6的第二极(或第八晶体管T8的第二极)和第六导电连接部42。第三过孔Via3用于连接第八晶体管T8的第一极和第八导电连接部48。第四过孔Via4用于连接第九导电连接部49和基准信号线Ref。第五过孔Via5用于连接第四导电连接部44和第七晶体管T7的第一极(或者第六晶体管T6的第一极，或者第五晶体管T5的第一极，或者第四晶体管T4的第一极)。第六过孔Via6用于连接第四导电连接部44和初始化信号线Init。第七过孔Via7用于连接第八导电连接部48和第三晶体管T3的第二极(或者第二晶体管T2的第二极)。第八过孔Via8用于连接复位线Rst和第一晶体管T1的栅极(或者第四晶体管T4的栅极，或者第五晶体管T5的栅极)。第九过孔Via9用于连接第四晶体管T4的第二极和第三导电连接部43。第十过孔Via10用于连接第五晶体管T5的第二极和第五导电连接部45。第十一过孔Via11用于连接第五导电连接部45和第二极板C12。第十二过孔Via12用于连接第一晶体管T1的第一极和第一导电连接部41。第十三过孔Via13用于连接第三导电连接部43和第一极板C11。第十四过孔Via14用于连接第二导电连接部42和第一晶体管T1的第二极。第十五过孔Via15用于连接第三晶体管T3的第一极和第二屏蔽部分202。 第十六过孔Via16用于连接第二导电连接部42和第九晶体管T9的第二极。第十七过孔Via17用于连接第二导电连接部42和第四极板C22。
第一过孔Via1，第二过孔Via2，第三过孔Via3和第四过孔Via4在基底上的正投影位于第二控制线EM在基底上的正投影和基准信号线Ref在基底上的正投影之间。第五过孔Via5，第六过孔Via6和第七过孔Via7在基底上的正投影位于扫描线GA在基底上的正投影和初始化信号线Init在基底上的正投影之间。第九过孔Via9和第十过孔Via10在基底上的正投影位于复位线Rst在基底上的正投影和第四晶体管T4的栅极(或者第五晶体管T5的栅极)在基底上的正投影之间。需要说明，第四晶体管T4的栅极，第五晶体管T5的栅极和第一晶体管T1的栅极形成为一体结构，如标记T-g。第十一过孔Via11和第十三过孔Via13在基底上的正投影位于第四晶体管T4的栅极(或者第五晶体管T5的栅极)在基底上的正投影和屏蔽线21在基底上的正投影之间。第十四过孔Via14，第十五过孔Via15，第十六过孔Via16和第十七过孔Via17在基底上的正投影位于屏蔽线21在基底上的正投影和沿第一方向相邻下一行子像素连接的第二控制线EM在基底上的正投影之间。
如图24所示，为图3中第一平坦层上形成的过孔的位置示意图。如图3，图4，图22和图24所示，第十八过孔Via18用于连接第七导电连接部47和第六导电连接部46。第十九过孔Via19用于连接数据线DA和第一导电连接部41。第二十过孔Via20用于连接第二屏蔽部分202和电源线VDD。
第十八过孔Via18在基底上的正投影位于第二控制线EM在基底上的正投影和基准信号线Ref在基底上的正投影之间。第十九过孔Via19在基底上的正投影和第十二过孔Via12在基底上的正投影相邻。第二十过孔Via20在基底上的正投影位于屏蔽线21在基底上的正投影和沿第一方向相邻下一行子像素连接的第二控制线EM在基底上的正投影之间。
如图25所示，为图3中钝化层上形成的过孔的位置示意图。第二十一过孔Via21在所述基底上的正投影与所述第十八过孔Via18在所述基底上的正投影至少部分重叠。第二十二过孔Via22在所述基底上的正投影与第十九过孔Via19在所述基底上的正投影至少部分重叠。第二十三过孔Via23在所述基底上的正投影与第二十过孔Via20在所述基底上的正投影至少部分重叠。
第二十一过孔Via21用于连接第七导电连接部47和第六导电连接部46。第二十二过孔Via22用于连接数据线DA和第一导电连接部41。第二十三过孔Via23用于连接第二屏蔽部分202和电源线VDD。
如图20所示，为图3中第二平坦层上形成的过孔的位置示意图。第二十四过孔Via24用于连接第七导电连接部47和相应的阳极图形。
如图21和17所示，第二十五过孔Via25位于A2处的虚线框内，第二十五过孔Via25用于连接初始连接线30和第四导电连接部44。第二十六过孔Via26位于A1处的虚线框内，第二十六过孔Via26用于连接基准连接线31和第九导电连接部49。
如图18所示，第二十七过孔Via27在所述基底上的正投影与第二十五过孔Via25在所述基底上的正投影至少部分重叠。第二十八过孔Via28在所述基底上的正投影与第二十六过孔Via26在所述基底上的正投影至少部分重叠。第二十七过孔Via27用于连接初始连接线30和第四导电连接部44。第二十八过孔Via28用于连接基准连接线31和第九导电连接部49。
如图4所示，在一些实施例中，第九晶体管T9包括的有源层为独立的有源层。第一晶体管T1包括的有源层为独立的有源层。第二晶体管T2至第八晶体管T8包括的有源层均形成为一体结构。
如图4所示，在一些实施例中，第三晶体管T3包括的沟道部分的形状可选为I字形。当然也可以设置为其他形状，例如：S型或者几字形，但不仅限于此。
如图4所示，在一些实施例中，所述第一晶体管T1对应的有源层包括两部分，一部分沿所述第二方向位于所述第一极板C11的一侧，另一部分在所述基底上的正投影，位于所述第一极板C11在所述基底上的正投影和第四极板C22在所述基底上的正投影之间。
如图4所示，在一些实施例中，所述第一晶体管T1对应的有源层，与所述第三晶体管T3对应的有源层沿所述第二方向排列。
如图4所示，在一些实施例中，所述第二晶体管T2对应的有源层，以及第四晶体管T4对应的有源层至第九晶体管T9对应的有源层，均沿所述第一方向位于所述第三晶体管T3对应的有源层的同一侧。在同一个像素驱动电路 中：第四晶体管T4对应的有源层和第五晶体管T5对应的有源层最靠近所述第三晶体管T3对应的有源层；第八晶体管T8对应的有源层最远离所述第三晶体管T3对应的有源层；第二晶体管T2对应的有源层和第六晶体管T6对应的有源层，均位于第八晶体管T8对应的有源层和第四晶体管T4对应的有源层之间；第七晶体管T7对应的有源层，第六晶体管T6对应的有源层，以及第二晶体管T2对应的有源层沿所述第二方向依次排列。
如图3和图4所示，在一些实施例中，第四晶体管T4的栅极，第五晶体管T5的栅极，以及第一晶体管T1的栅极形成为一体结构的栅极图形。该栅极图形包括沿第一方向延伸的部分和沿第二方向延伸的部分，沿第一方向延伸的部分中的至少部分作为第一晶体管T1的栅极，沿第二方向延伸的部分作为第四晶体管T4的栅极和第五晶体管T5的栅极。该栅极图形与复位线Rst耦接。
如图4所示，在一些实施例中，在同一个像素驱动电路中：第二控制线EM，扫描线GA，所述栅极图形，第一极板C11和第四极板C22沿所述第一方向依次排列。
如图5所示，在一些实施例中，在同一个像素驱动电路中：基准信号线Ref，所述初始化信号线Init，第二极板C12，以及第三极板C21沿所述第一方向依次排列。
本公开实施例还提供了一种显示装置，包括上述实施例提供的显示基板。
上述实施例提供的显示基板中，通过设置所述第一屏蔽图形在所述基底上的正投影的至少部分，位于所述数据线在所述基底上的正投影，和所述第一极板在所述基底上的正投影之间，使得所述第一屏蔽图形能够屏蔽数据线与N1节点之间的影响，降低所述数据线与N1节点之间的串扰。
上述实施例提供的显示基板中，通过设置所述第一屏蔽图形在所述基底上的正投影的至少部分，位于所述数据线在所述基底上的正投影，和所述第二极板在所述基底上的正投影之间，使得所述第一屏蔽图形能够屏蔽数据线与N2节点之间的影响，降低所述数据线与N2节点之间的串扰。
上述实施例提供的显示基板中，通过设置所述第一屏蔽图形在所述基底上的正投影的至少部分，位于所述数据线在所述基底上的正投影，和所述第 三极板在所述基底上的正投影之间，使得所述第一屏蔽图形能够屏蔽数据线与N2节点之间的影响，降低所述数据线与N2节点之间的串扰。
上述实施例提供的显示基板中，通过设置所述第一屏蔽图形在所述基底上的正投影的至少部分，位于所述数据线在所述基底上的正投影，和所述第四极板在所述基底上的正投影之间，使得所述第一屏蔽图形能够屏蔽数据线与N3节点之间的影响，降低所述数据线与N3节点之间的串扰。
本公开实施例提供的显示装置在包括上述显示基板时，同样具有上述有意效果，此处不再赘述。
需要说明的是，所述显示装置可以为：电视、显示器、数码相框、手机、平板电脑等任何具有显示功能的产品或部件，其中，所述显示装置还包括柔性电路板、印刷电路板和背板等。
需要说明，信号线沿X方向延伸是指：信号线包括主要部分和与所述主要部分连接的次要部分，所述主要部分是线、线段或条形状体，所述主要部分沿X方向延展，且所述主要部分沿X方向延展的长度大于次要部分沿其它方向伸展的长度。
需要说明的是，本公开实施例的“同层”可以指的是处于相同结构层上的膜层。或者例如，处于同层的膜层可以是采用同一成膜工艺形成用于形成特定图形的膜层，然后利用同一掩模板通过一次构图工艺对该膜层图案化所形成的层结构。根据特定图形的不同，一次构图工艺可能包括多次曝光、显影或刻蚀工艺，而形成的层结构中的特定图形可以是连续的也可以是不连续的。这些特定图形还可能处于不同的高度或者具有不同的厚度。
在本公开各方法实施例中，所述各步骤的序号并不能用于限定各步骤的先后顺序，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，对各步骤的先后变化也在本公开的保护范围之内。
需要说明，本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于方法实施例而言，由于其基本相似于产品实施例，所以描述得比较简单，相关之处参见产品实施例的部分说明即可。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属 领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”、“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (24)

  1. 一种像素驱动电路，用于驱动发光元件，所述像素驱动电路包括：
    驱动子电路，所述驱动子电路的第一端与电源线耦接；
    补偿子电路，分别与扫描线，所述驱动子电路的控制端，以及所述驱动子电路的第二端耦接；用于在所述扫描线的控制下，控制导通或断开所述驱动子电路的控制端和第二端之间的电连接；
    耦合子电路，所述耦合子电路的第一端与所述驱动子电路的控制端耦接；
    存储子电路，所述存储子电路的第一端与所述耦合子电路的第二端耦接；
    数据写入子电路，分别与所述存储子电路的第二端，数据线，以及复位线耦接；用于在所述复位线的控制下，控制导通或断开所述存储子电路的第二端和所述数据线之间的电连接；
    第一复位子电路，分别与所述复位线，初始化信号线，所述驱动子电路的控制端，以及所述耦合子电路的第二端耦接；用于在所述复位线的控制下，控制导通或断开所述初始化信号线与所述驱动子电路的控制端之间的电连接，控制导通或断开所述初始化信号线与所述耦合子电路的第二端之间的电连接；
    第一保持子电路，分别与所述扫描线，所述耦合子电路的第二端，以及所述初始化信号线耦接；用于在所述扫描线的控制下，控制导通或断开所述耦合子电路的第二端与所述初始化信号线之间的电连接；
    第二保持子电路，分别与第一控制线，基准信号线和所述存储子电路的第二端耦接；用于在所述第一控制线的控制下，控制导通或断开所述基准信号线与所述存储子电路的第二端之间的电连接。
  2. 根据权利要求1所述的像素驱动电路，其中，所述像素驱动电路还包括：
    发光控制子电路，分别与所述驱动子电路的第二端，所述发光元件和第二控制线耦接；用于在所述第二控制线的控制下，控制导通或断开所述驱动子电路的第二端与所述发光元件之间的电连接。
  3. 根据权利要求2所述的像素驱动电路，其中，所述像素驱动电路还包 括：
    第二复位子电路，分别与所述扫描线，所述发光元件和所述初始化信号线耦接；用于在所述扫描线的控制下，控制导通或断开所述发光元件与所述初始化信号线之间的电连接。
  4. 根据权利要求3所述的像素驱动电路，其中，所述耦合子电路包括第一电容，所述存储子电路包括第二电容，所述数据写入子电路包括第一晶体管，所述补偿子电路包括第二晶体管，所述驱动子电路包括第三晶体管，所述第一复位子电路包括第四晶体管和第五晶体管，所述第二复位子电路包括第六晶体管，所述第一保持子电路包括第七晶体管，所述发光控制子电路包括第八晶体管，所述第二保持子电路包括第九晶体管；
    所述第一晶体管的栅极与所述复位线耦接，所述第一晶体管的第一极与所述数据线耦接，所述第一晶体管的第二极与所述第二电容的第二端耦接；
    所述第二晶体管的栅极与所述扫描线耦接，所述第二晶体管的第一极与所述第三晶体管的第二极耦接，所述第二晶体管的第二极与所述第三晶体管的栅极耦接；
    所述第三晶体管的第一极与所述电源线耦接；
    所述第一电容的第一端与所述第三晶体管的栅极耦接，所述第二电容的第一端与所述第一电容的第二端耦接；
    所述第四晶体管的栅极与所述复位线耦接，所述第四晶体管的第一极与所述初始化信号线耦接，所述第四晶体管的第二极与所述第三晶体管的栅极耦接；
    所述第五晶体管的栅极与所述复位线耦接，所述第五晶体管的第一极与所述初始化信号线耦接，所述第五晶体管的第二极与所述第一电容的第二端耦接；
    所述第六晶体管的栅极与所述扫描线耦接，所述第六晶体管的第一极与所述初始化信号线耦接，所述第六晶体管的第二极与所述发光元件耦接；
    所述第七晶体管的栅极与扫描线耦接，所述第七晶体管的第一极与所述初始化信号线耦接，所述第七晶体管的第二极与所述第一电容的第二端耦接；
    所述第八晶体管的栅极与所述第二控制线耦接，所述第八晶体管的第一 极与所述第三晶体管的第二极耦接，所述第八晶体管的第二极与所述发光元件耦接；
    所述第九晶体管的栅极与所述第一控制线耦接，所述第九晶体管的第一极与所述基准信号线耦接，所述第九晶体管的第二极与所述第二电容的第二端耦接。
  5. 一种显示基板，包括多个如权利要求1～4中任一项所述的像素驱动电路；所述像素驱动电路包括第一电容和第三晶体管，所述第一电容包括相对设置的第一极板和第二极板，所述第一极板复用为所述第三晶体管的栅极；
    所述显示基板包括：
    多条数据线，所述数据线包括沿第一方向延伸的至少部分，所述数据线在所述显示基板的基底上的正投影，与所述第一极板在所述基底上的正投影沿第二方向排列，所述第一方向与所述第二方向相交；
    多个第一屏蔽图形，所述第一屏蔽图形在所述基底上的正投影的至少部分，位于所述数据线在所述基底上的正投影，和所述第一极板在所述基底上的正投影之间；和/或，
    所述第一屏蔽图形在所述基底上的正投影的至少部分，位于所述数据线在所述基底上的正投影，和所述第二极板在所述基底上的正投影之间。
  6. 根据权利要求5所述的显示基板，其中，所述像素驱动电路还包括第二电容，所述第二电容包括相对设置的第三极板和第四极板，所述第三极板与所述第二极板耦接；
    所述第三极板和所述第二极板沿所述第一方向排列；
    所述第一屏蔽图形在所述基底上的正投影的至少部分，位于所述数据线在所述基底上的正投影，和所述第三极板在所述基底上的正投影之间；和/或，
    所述第一屏蔽图形在所述基底上的正投影的至少部分，位于所述数据线在所述基底上的正投影，和所述第四极板在所述基底上的正投影之间。
  7. 根据权利要求6所述的显示基板，其中，所述第一屏蔽图形包括相耦接的第一屏蔽部分和第二屏蔽部分，所述第一屏蔽部分和所述第二屏蔽部分沿所述第二方向排列，所述数据线在所述基底上的正投影的至少部分，位于 所述第一屏蔽部分在所述基底上的正投影和所述第二屏蔽部分在所述基底上的正投影之间；
    所述第一屏蔽部分在所述基底上的正投影的至少部分，位于与其相邻的所述第一电容和所述第二电容中的至少一个在所述基底上的正投影，与所述数据线在所述基底上的正投影之间；和/或，
    所述第二屏蔽部分在所述基底上的正投影的至少部分，位于与其相邻的所述第一电容和所述第二电容中的至少一个在所述基底上的正投影，与所述数据线在所述基底上的正投影之间。
  8. 根据权利要求7所述的显示基板，其中，所述显示基板还包括第二导电连接部和数据线；所述像素驱动电路还包括第一晶体管，所述第一晶体管的第一极与对应的数据线耦接，所述第一晶体管的第二极通过对应的所述第二导电连接部与所述第四极板耦接；所述第二导电连接部位于沿所述第二方向相邻的所述第一屏蔽图形之间。
  9. 根据权利要求7所述的显示基板，其中，所述显示基板还包括第三导电连接部和第五导电连接部；所述像素驱动电路还包括第二晶体管和第三晶体管，第二晶体管的第二极通过第三导电连接部与所述第三晶体管的栅极耦接，所述第五晶体管的第二极通过第五导电连接部与第二极板耦接；
    所述第三导电连接部位于沿所述第二方向相邻的所述第一屏蔽图形之间，第五导电连接部位于沿所述第二方向相邻的所述第一屏蔽图形之间。
  10. 根据权利要求9所述的显示基板，其中，所述显示基板还包括：
    多条屏蔽线，所述屏蔽线包括沿所述第二方向延伸的至少部分；
    所述多个像素驱动电路划分为多行像素驱动电路，所述屏蔽线在所述基底上的正投影，与对应的一行像素驱动电路中的各第一极板靠近第四极板的边缘在所述基底上的正投影至少部分交叠。
  11. 根据权利要求10所述的显示基板，其中，所述多个第一屏蔽图形划分为多行第一屏蔽图形，所述屏蔽线与对应的一行第一屏蔽图形分别耦接。
  12. 根据权利要求11所述的显示基板，其中，所述显示基板包括电源线，所述第一屏蔽图形与所述电源线耦接。
  13. 根据权利要求11所述的显示基板，所述第一屏蔽图形，所述屏蔽线 与所述第三导电连接部同层设置。
  14. 根据权利要求10所述的显示基板，其中，所述显示基板还包括复位线，所述屏蔽线和所述复位线沿所述第一方向排列；所述第三导电连接部和所述第五导电连接部均位于所述屏蔽线和所述复位线之间。
  15. 根据权利要求5所述的显示基板，其中，所述显示基板还包括：
    多个第二屏蔽图形，所述第二屏蔽图形包括沿所述第一方向延伸的至少部分，所述第二屏蔽图形在所述基底上的正投影，与所述数据线在所述基底上的正投影至少部分交叠。
  16. 根据权利要求15所述的显示基板，其中，所述显示基板还包括多条第二控制线；沿所述第二方向位于同一行的第二屏蔽图形，分别与对应的一条第二控制线耦接。
  17. 根据权利要求16所述的显示基板，其中，沿所述第二方向位于同一行的第二屏蔽图形，与对应的一条第二控制线形成为一体结构。
  18. 根据权利要求15所述的显示基板，其中，所述显示基板还包括电源线和初始化信号线，所述第二屏蔽图形与所述电源线耦接或与所述初始化信号线耦接。
  19. 根据权利要求5所述的显示基板，其中，所述显示基板还包括：
    沿所述第一方向排列的多条初始化信号线，所述初始化信号线包括沿所述第二方向延伸的至少部分；
    沿所述第二方向排列的多条初始连接线，所述初始连接线包括沿所述第一方向延伸的至少部分，每条所述初始连接线分别与所述多条初始化信号线耦接。
  20. 根据权利要求19所述的显示基板，其中，所述显示基板还包括：
    沿所述第一方向排列的多条基准信号线，所述基准信号线包括沿所述第二方向延伸的至少部分；
    沿所述第二方向排列的多条基准连接线，所述基准连接线包括沿所述第一方向延伸的至少部分，每条所述基准连接线分别与所述多条基准信号线耦接。
  21. 根据权利要求20所述的显示基板，其中，所述初始连接线与所述基 准连接线沿所述第二方向交替设置；
    所述多个像素驱动电路划分为多列像素驱动电路，每列像素驱动电路对应一条所述初始连接线或者对应一条所述基准连接线；
    所述初始连接线在所述基底上的正投影，与对应的一列像素驱动电路中的第二极板在所述基底上的正投影至少部分交叠；和/或，
    所述基准连接线在所述基底上的正投影，与对应的一列像素驱动电路中的第二极板在所述基底上的正投影至少部分交叠。
  22. 根据权利要求9所述的显示基板，其中，所述显示基板还包括多条复位线，所述复位线包括沿所述第二方向延伸的至少部分，所述复位线与所述第三导电连接部同层设置。
  23. 根据权利要求5所述的显示基板，其中，所述像素驱动电路包括第二晶体管，第四晶体管，第五晶体管和第七晶体管，所述第二晶体管，第四晶体管，第五晶体管和第七晶体管采用双栅结构。
  24. 一种显示装置，包括如权利要求5～23中的任一项所述的显示基板。
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