WO2023182194A1 - 半導体基板の製造方法および製造装置 - Google Patents

半導体基板の製造方法および製造装置 Download PDF

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WO2023182194A1
WO2023182194A1 PCT/JP2023/010518 JP2023010518W WO2023182194A1 WO 2023182194 A1 WO2023182194 A1 WO 2023182194A1 JP 2023010518 W JP2023010518 W JP 2023010518W WO 2023182194 A1 WO2023182194 A1 WO 2023182194A1
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nitride semiconductor
light
semiconductor
growth
manufacturing
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PCT/JP2023/010518
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優太 青木
剛 神川
敏洋 小林
博道 吉川
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京セラ株式会社
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    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/38—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2015—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate the substrate being of crystalline semiconductor material, e.g. lattice adaptation, heteroepitaxy

Definitions

  • the present disclosure relates to a method and apparatus for manufacturing a semiconductor substrate.
  • Patent Document 1 discloses a method of forming a GaN-based semiconductor layer on a GaN-based substrate or a different type of substrate (for example, a sapphire substrate) using the ELO (Epitaxial Lateral Overgrowth) method.
  • a method for manufacturing a semiconductor substrate includes a step of preparing a template substrate including a base substrate and having a growth suppression region and first and second seed regions, and a first nitride semiconductor portion from the first seed region. a step of growing a second nitride semiconductor portion from the second seed region above the growth suppressing region; a step of irradiating a semiconductor substrate including a semiconductor section with first light; a step of receiving second light from the semiconductor substrate; and a step of irradiating the first and second nitride semiconductor sections before the first and second nitride semiconductor sections meet. 2. A step of stopping the growth of the nitride semiconductor portion is performed.
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor substrate according to this embodiment.
  • 3 is a flowchart showing a method for manufacturing a semiconductor substrate according to the present embodiment.
  • FIG. 2 is a cross-sectional view showing a method for manufacturing a semiconductor substrate according to the present embodiment.
  • 1 is a cross-sectional view showing the configuration of a semiconductor substrate of this embodiment.
  • 2 is a graph showing changes in reflectance of a semiconductor substrate over time (when the wavelengths of the first light are 405 nm and 633 nm). It is a graph which shows the relationship between the inclination angle of an inclination area
  • 3 is a graph showing temporal changes in gap widths of first and second nitride semiconductor parts.
  • FIG. 2 is a cross-sectional view showing an example of the shape of a nitride semiconductor portion having an inclined region. It is a graph showing a change in reflectance of a semiconductor substrate over time. It is a graph showing a change in reflectance of a semiconductor substrate over time. 11 is a graph showing the vicinity of the inflection point in FIG. 10.
  • FIG. 3 is a cross-sectional view showing changes in shape of side facets of each of the first and second nitride semiconductor parts. It is a top view showing an example of a mask.
  • FIG. 3 is a cross-sectional view showing an example of the configuration of a base substrate.
  • FIG. 3 is a cross-sectional view showing an example of the configuration of a base portion.
  • FIG. 7 is a cross-sectional view showing another example of the method for manufacturing a semiconductor substrate according to the present embodiment.
  • FIG. 1 is a schematic diagram showing the configuration of a semiconductor substrate manufacturing apparatus according to the present embodiment. 1 is a cross-sectional view showing a method for manufacturing a semiconductor substrate according to Example 1.
  • FIG. 3 is a cross-sectional view showing a method for manufacturing a semiconductor device according to Example 2.
  • FIG. 3 is a schematic diagram showing the configuration of a semiconductor substrate manufacturing apparatus according to Example 3.
  • FIG. FIG. 2 is a cross-sectional view showing a method for manufacturing a semiconductor substrate according to the present embodiment.
  • FIG. 1 is a cross-sectional view showing the structure of a semiconductor substrate according to this embodiment.
  • a semiconductor substrate 10 semiconductor wafer
  • a semiconductor substrate TS semiconductor wafer
  • the first nitride semiconductor section 8F is arranged above the growth suppression region SP from the first seed region 4F
  • the second nitride semiconductor section 8S is arranged above the growth suppression region SP from the second seed region 4S.
  • the template substrate TS has a mask portion 5 and a mask pattern 6 having a first opening K1 and a second opening K2 on a base substrate BS.
  • the upper surface of the mask portion 5 is a growth suppression region SP, and a first seed region 4F overlapping with the first opening K1 and a second seed region 4F overlapping with the second opening K2 are located on the upper surface of the base substrate BS. You can leave it there.
  • the first and second nitride semiconductor parts 8F and 8S are adjacent to each other with a gap GP in between.
  • the first and second seed regions 4F and 4S will be collectively referred to as seed region 4
  • the first and second openings K1 and K2 will be collectively referred to as opening K
  • the first and second nitride semiconductor regions 8F and 8S will be collectively referred to as seed region 4. It may be collectively referred to as nitride semiconductor section 8.
  • the nitride semiconductor portion 8 may be a nitride semiconductor layer.
  • the nitride semiconductor portion 8 contains a nitride semiconductor as a main material.
  • a GaN-based semiconductor is a semiconductor containing gallium atoms (Ga) and nitrogen atoms (N), and typical examples include GaN, AlGaN, AlGaInN, and InGaN.
  • the nitride semiconductor portion 8 may be doped (for example, n-type including a donor) or non-doped.
  • a semiconductor substrate means a substrate containing a nitride semiconductor, and the base substrate BS may include a semiconductor other than a nitride semiconductor (for example, a silicon-based semiconductor) or a non-semiconductor.
  • the base substrate BS and the mask pattern 6 are sometimes referred to as a template substrate TS.
  • the nitride semiconductor section 8 can be formed using the ELO (Epitaxial Lateral Overgrowth) method starting from the seed region 4 (the region exposed from the opening K on the upper surface of the base substrate BS). Seed region 4 may be a region that serves as a starting point for growth of nitride semiconductor portion 8 .
  • the thickness direction of the nitride semiconductor portion 8 may be the c-axis direction ( ⁇ 0001> direction).
  • the opening K has a longitudinal shape, and its width direction may be in the a-axis direction ( ⁇ 11-20> direction) of the nitride semiconductor portion 8.
  • the direction from the base substrate BS to the nitride semiconductor section 8 is "upward.” Viewing an object with a line of sight parallel to the normal direction of the semiconductor substrate 10 (including perspectively viewing) is sometimes referred to as "planar viewing.”
  • FIG. 2 is a flowchart showing the method for manufacturing a semiconductor substrate of this embodiment.
  • FIG. 3 is a cross-sectional view showing the method for manufacturing a semiconductor substrate of this embodiment.
  • the method for manufacturing a semiconductor substrate of this embodiment includes preparing a template substrate TS that includes a base substrate BS and has a growth suppression region SP and first and second seed regions 4F and 4S.
  • the first nitride semiconductor portion 8F is grown from the first seed region 4F above the growth suppression region SP
  • the second nitride semiconductor portion 8S is grown from the second seed region 4S to suppress the growth of the growth suppression region SP.
  • a process of receiving the second light L2 and a process of stopping the growth of the first and second nitride semiconductor parts 8F and 8S before the first and second nitride semiconductor parts 8F and 8S meet are performed.
  • the template substrate TS has a mask portion 5 and a mask pattern 6 having a first opening K1 and a second opening K2 on a base substrate BS, and the upper surface of the mask portion 5 is a growth suppression region SP.
  • the upper surface of the BS may include a first seed region 4F that overlaps with the first opening K1 and a second seed region 4F that overlaps with the second opening K2.
  • the step of receiving the second light L2 can be performed by, for example, a detector including an optical sensor.
  • the growth of the first and second nitride semiconductor parts 8F and 8S can be stopped by stopping the supply of at least part of the raw material (described later).
  • the first light L1 may be irradiated onto the first and second nitride semiconductor parts 8F and 8S and the upper surface of the mask part 5 (growth suppression region SP).
  • the second light L2 includes light reflected from the first light L1 on the top surface of the first and second nitride semiconductor parts 8F and 8S, and light reflected from the top surface of the mask part 5 of the first light L1. It's okay.
  • the ratio of the incident light intensity and the reflected light intensity on the upper surface of the nitride semiconductor section 8 is the ratio of the incident light intensity and the reflected light intensity on the upper surface of the mask section 5 (the reflectance of the mask section). may be different from The timing for stopping the growth of the first and second nitride semiconductor parts 8F and 8S may be determined using the second light L2. Even if the reflectance (reflectance of the semiconductor substrate), which is the ratio of the intensity of the second light L2 to the intensity of the first light L1, or the intensity of the second light L2 (second light intensity) is detected in chronological order, good.
  • FIG. 4 is a cross-sectional view showing the structure of the semiconductor substrate of this embodiment.
  • FIG. 5 is a graph showing the change in reflectance of the semiconductor substrate over time (when the wavelengths of the first light are 405 nm and 633 nm).
  • the upper surface of the nitride semiconductor section 8 includes an inclined region as shown in FIG. 4, the first and second nitride semiconductor sections 8F and Growth of 8S may be stopped.
  • a slope area SA is formed on the upper surface of the nitride semiconductor part 8 by growing both ends of the nitride semiconductor part 8 thinner than the central part, the reflected light at the slope area SA is different from the first light L1.
  • the tilting reduces the luminous flux of the second light L2 detected by the detector, the reflectance of the semiconductor substrate 10 decreases as the nitride semiconductor portion 8 grows, as shown in FIG. Therefore, the growth of the first and second nitride semiconductor parts 8F and 8S is stopped at the timing when the reflectance of the semiconductor substrate 10 (the ratio of the intensity of the second light L2 to the intensity of the first light L1) falls below a threshold value.
  • the width of the gap GP can be controlled to a desired value.
  • FIG. 6 is a graph showing the relationship between the tilt angle of the tilted region and the reflectance. As shown in FIG. 6, it can be seen that as the tilt angle of the tilt area SA increases, the (detected) reflectance decreases. Although reflectance is used in FIG. 5, the present invention is not limited to this.
  • the intensity of the first light may be kept constant, and the growth of the first and second nitride semiconductor parts 8F and 8S may be stopped at the timing when the intensity of the second light L2 falls below a threshold value.
  • FIG. 7 is a graph showing temporal changes in the gap width of the first and second nitride semiconductor parts.
  • the gap width of the first and second nitride semiconductor parts 8F and 8S is calculated in chronological order using the reflectance of the semiconductor substrate 10, and the gap width reaches a specified value.
  • the growth of the first and second nitride semiconductor parts 8F and 8S may be stopped.
  • the gap width may be calculated in time series using the intensity of the second light L2.
  • the gap width when the growth of the first and second nitride semiconductor parts 8F and 8S is stopped may be smaller than three times the width of each opening K.
  • FIG. 8 is a cross-sectional view showing an example of the shape of a nitride semiconductor portion having an inclined region.
  • the thickness of the part (center) above the opening K is s1
  • the thickness of the edge is s2
  • the width of the opening K is s3
  • s2 0.5 to 5 ⁇ m
  • s3 5 to 20 ⁇ m
  • s4 10 to 50 ⁇ m
  • ⁇ 0.5 to It can be set to 2.0 degrees.
  • the thickness of the mask portion 5 can be, for example, 50 nm to 5 ⁇ m or 70 nm to 700 nm.
  • FIG. 9 is a graph showing changes in reflectance of a semiconductor substrate over time.
  • the nitride semiconductor part 8 When the upper surface of the nitride semiconductor part 8 is not inclined (flat) as shown in FIG. 3, as the first and second nitride semiconductor parts 8F and 8S grow on the mask part 5, the nitride semiconductor part The reflectance becomes more dominant. Therefore, for example, if the reflectance of the nitride semiconductor section 8 is greater than the reflectance of the mask section 5, the reflectance of the semiconductor substrate 10 increases. Therefore, when the upper surface of the nitride semiconductor section 8 is not inclined, as shown in FIG. 9, the first and second nitride semiconductor sections 8F and Growth of 8S may be stopped.
  • FIG. 10 is a graph showing changes in reflectance of a semiconductor substrate over time.
  • FIG. 11 is a graph showing the vicinity of the inflection point in FIG.
  • the slope area SA is formed on the upper surface of the nitride semiconductor section 8 and the reflectance (detected) decreases as the growth progresses, as shown in FIGS. Since the trend of the reflectance profile may change (for example, the reflectance changes from a decreasing trend to an increasing trend) immediately before the second nitride semiconductor parts 8F and 8S meet, the width of the gap GP can be adjusted using this phenomenon. can be controlled to a desired value.
  • the growth of the first and second nitride semiconductor parts 8F and 8S may be stopped at the timing when a trend change appears (is recognized) in the reflectance of the semiconductor substrate 10. For example, it may be determined that a change in trend has occurred when the minimum value within a unit period changes from decreasing to increasing.
  • the unit period may be set to a value depending on the characteristics of the semiconductor substrate 10 and the first light L1.
  • FIG. 12 is a cross-sectional view showing changes in shape of side facets of the first and second nitride semiconductor parts.
  • the side surface 8Z may form an acute angle with respect to the mask portion 5, and the side surface 8Z may change from being perpendicular to the mask portion 5 to overhanging the mask portion 5.
  • the side surface 8Z Before stopping the growth of the first and second nitride semiconductor parts 8F and 8S, the side surface 8Z, which is generated in each nitride semiconductor part 8 and overhangs the upper surface of the mask part 5, may be enlarged.
  • the width of the gap GP after the growth is stopped can be, for example, 2 ⁇ m or less.
  • the gap width is controlled by the film formation time, the film formation rate will vary depending on the opening width, the characteristics of the manufacturing equipment, etc., and the timing of stopping the growth of the nitride semiconductor region may be too early or too late, resulting in production problems. There was a problem that the yield decreased.
  • the manufacturing yield is, for example, the rate at which nitride semiconductor parts satisfying compliance conditions regarding dislocation density (defect density), aspect ratio, etc. are manufactured.
  • light reflected on the surface of the nitride semiconductor part 8 and light reflected from the mask part 5 are used to generate light reflected from the surface of the nitride semiconductor part 8 during growth using light having a wavelength (for example, 405 nm) that is absorbed by the nitride semiconductor part 8 at the growth temperature.
  • the wavelength of the first light L1 may be included in the wavelength range of 395 to 415 nm. Note that as the first light L1, light having a wavelength (for example, 633 nm, 950 nm) that passes through the nitride semiconductor at the growth temperature may be used.
  • the first light L1 may be a laser beam.
  • the absorption coefficient of the first light L1 under the growth temperature may be 10 times or more the absorption coefficient of the first light L1 at room temperature.
  • the bandgap of the nitride semiconductor portion 8 at the growth temperature may be smaller than the bandgap (3.4 eV in the case of GaN) of the nitride semiconductor portion 8 at room temperature (for example, 20° C.).
  • the wavelength of the first light L1 may be set according to the bandgap of the nitride semiconductor portion 8 under the growth temperature.
  • the width of the mask portion 5 may be 20 [ ⁇ m] or more, with the a-axis direction of the nitride semiconductor portion 8 being the width direction of the mask portion 5 and the opening K.
  • the ratio of the thickness of the mask portion 5 to the width of the opening K may be 3.0 or less.
  • FIG. 13 is a plan view showing an example of a mask pattern.
  • the first and second openings K1 and K2 of the mask pattern 6 are growth start openings that expose the first and second seed regions 4F and 4S and start the growth of the first and second nitride semiconductor parts 8F and 8S.
  • the mask portion 5 may function as a selective growth mask (deposition suppression mask) for laterally growing the nitride semiconductor portion 8.
  • the opening K is a portion of the mask pattern 6 where the mask portion 5 is not formed (non-formed portion), and does not need to be surrounded by the mask portion 5.
  • a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, a silicon oxynitride film (SiON), a titanium nitride (TiNx) film, etc. can be used as the mask portion 5.
  • the openings K have a longitudinal shape, and a plurality of openings K may be arranged periodically in the ⁇ 11-20> direction (a-axis direction) of the nitride semiconductor section 8.
  • the width of the opening K may be approximately 0.2 ⁇ m to 20 ⁇ m. As the width of the opening K becomes smaller, the number of threading dislocations propagating from the opening K to the nitride semiconductor section 8 decreases.
  • the nitride semiconductor portion 8 can be easily peeled off in a post process (described later).
  • a laminated film containing the above materials for example, at least two of silicon oxide, silicon nitride, and silicon oxynitride can also be used.
  • the first and second openings K1 and K2 may be arranged in the ⁇ 11-20> direction (a-axis direction) of the nitride semiconductor section 8, and the first and third openings K1 and K2 may be arranged in the ⁇ 11-20> direction (a-axis direction) of the nitride semiconductor section 8.
  • K3 may be arranged in the ⁇ 1-100> direction (m-axis direction) of the nitride semiconductor section 8.
  • FIG. 14 is a cross-sectional view showing an example of the structure of the base substrate.
  • the base substrate BS may include the main substrate 1 which is a different substrate having a different lattice constant from the nitride semiconductor portion 8 .
  • the nitride semiconductor portion 8 may include a GaN-based semiconductor, and the main substrate 1, which is a different type of substrate, may be a silicon substrate.
  • the heterogeneous substrate include, in addition to a silicon substrate, a sapphire (Al 2 O 3 ) substrate, a silicon carbide (SiC) substrate, and the like.
  • the plane orientation of the main substrate 1 is, for example, the (111) plane of a silicon substrate, the (0001) plane of a sapphire substrate, or the 6H-SiC (0001) plane of a SiC substrate. These are just examples, and any substrate and surface orientation may be used as long as the nitride semiconductor portion 8 can be grown by the ELO method.
  • the base substrate BS includes the main substrate 1 and an underlying portion UB on the main substrate 1, and the nitride semiconductor portion 8 may be grown from the upper surface (seed region 4) of the underlying portion UB exposed in the opening K.
  • Base portion UB may include a nitride semiconductor.
  • the base substrate BS may be composed of a free-standing single crystal substrate such as GaN or SiC (for example, a wafer cut from a bulk crystal), and the mask pattern 6 may be arranged on the single crystal substrate.
  • FIG. 15 is a cross-sectional view showing an example of the structure of the base portion.
  • the base portion UB may include at least one of a buffer portion 2 and a seed portion 3.
  • the base portion UB may be composed of the seed portion 3, or the base portion UB may be composed of the buffer portion 2 and the seed portion 3.
  • a GaN-based semiconductor AlN, SiC, etc.
  • a seed portion 3 a nitride semiconductor (for example, a GaN-based semiconductor) can be used.
  • FIG. 16 is a cross-sectional view showing another method of manufacturing a semiconductor substrate according to this embodiment.
  • a buffer section 2 may be provided so as to cover the mask pattern 6.
  • a highly reactive AlGaN film can be used for the buffer section 2.
  • the upper surface of the buffer section 2 (AlGaN film) includes a growth suppression region SP overlapping with the mask section 5 in plan view, a first seed region 4F overlapping with the first opening K1 in plan view, and a second seed region SP in plan view. It includes a second seed region 4S overlapping with the opening K2.
  • a region located above the mask section 5 has low crystallinity and therefore functions as a growth suppressing region SP.
  • the regions located above the first and second openings K1 and K2 (above the exposed portion of the base substrate BS) have high crystallinity and therefore function as the first and second seed regions 4F and 4S.
  • FIG. 17 is a schematic diagram showing the configuration of a semiconductor substrate manufacturing apparatus according to this embodiment.
  • the semiconductor substrate manufacturing apparatus 20 includes a stage 21 on which a template substrate TS including a base substrate BS, a growth suppression region and a seed region is placed, and a nitride semiconductor portion 8 placed on the template substrate TS.
  • a raw material supply device 22 that supplies raw materials for growing the semiconductor substrate TS and the semiconductor substrate 10 including the nitride semiconductor portion being grown is irradiated with the first light L1, and a second light emitted from the semiconductor substrate 10.
  • the raw material supply device 22 is arranged so that the growth of the first and second nitride semiconductor portions 8F and 8S is stopped before the optical device 23 that receives L2 and the first and second nitride semiconductor portions 8F and 8S meet. and a control device 24 for controlling.
  • the control device 24 may be capable of at least one of wired communication and wireless communication with the optical device 23.
  • the control device 24 may use the second light L2 to determine the timing for stopping the supply of at least some of the raw materials to the raw material supply device 22.
  • a semiconductor substrate manufacturing apparatus 20 is provided with a chamber 25 including a stage SG, a flow channel 27 passing through the chamber 25, and a heating device 26 for heating the chamber 25, and the semiconductor substrate 10 is disposed within the flow channel 27.
  • the control device 24 may use the second light L2 to determine the timing at which the heating device 26 stops high-temperature heating (1000 degrees or higher).
  • Optical device 23 may be located outside chamber 25.
  • the chamber 25 may be provided with a window 28 through which the first light L1 and the second light L2 are transmitted.
  • the stage 21 may perform a rotation operation (with the axis in the normal direction of the template substrate TS as the rotation axis).
  • the raw material supply device 22 causes the raw material gas to flow horizontally (in a direction parallel to the upper surface of the template substrate) into the flow channel 27, and is exhausted horizontally, but the present invention is not limited thereto.
  • the source gas can also be made to flow vertically (in the normal direction of the template substrate TS).
  • the control device 24 detects the gap width of the first and second nitride semiconductor parts 8F and 8S in time series using reflectance, which is the ratio of the intensity of the second light L2 to the intensity of the first light L1. Even if the raw material supply device 22 is instructed to stop supplying at least part of the raw material (for example, trimethyl gallium when the nitride semiconductor portion 8 is a GaN crystal) when the gap width reaches a specified value, good. Alternatively, the heating device 26 may be instructed to stop high-temperature heating.
  • the control device 24 may be configured to control at least one of the raw material supply device 22 and the heating device 26 by executing a program stored on a built-in memory, a communicable communication device, or an accessible network, for example. , this program, and a recording medium in which this program is stored are also included in this embodiment.
  • FIG. 18 is a cross-sectional view showing a method for manufacturing a semiconductor substrate according to Example 1.
  • a base portion UB containing a nitride semiconductor is formed on the main substrate 1, and a mask pattern 6 including a plurality of striped mask portions 5 is provided on the base portion UB.
  • the mask portion 5 is made of a silicon nitride film with a thickness of 100 nm and a width of 52 ⁇ m, and the m-axis direction of the nitride semiconductor portion 8 is the longitudinal direction.
  • the pitch of the stripes in the mask portion 5 is 55 ⁇ m.
  • a resist stripe pattern is formed by photolithography on a base substrate BS on which a nitride semiconductor film is formed as a base portion UB.
  • a silicon nitride film having a thickness of 100 nm is formed over the entire surface by sputtering.
  • the silicon nitride film is patterned by a lift-off method to form a mask pattern 6 (stripe pattern).
  • the nitride semiconductor portion 8 is grown on the mask pattern 6 by metal organic chemical vapor deposition (MOCVD) using, for example, trimethyl gallium (TMG) and ammonia (NH 3 ) (ELO method).
  • MOCVD metal organic chemical vapor deposition
  • an initial growth portion 8p is formed above the base portion UB (seed region) exposed in the openings K1 and K2.
  • the growth conditions at this time are referred to as first conditions.
  • the growth conditions are adjusted just before the edge of the initial growth part 8p rides on the top surface of the mask part 5 (at the stage where it is in contact with the upper end of the side surface of the mask part 5), or immediately after the edge rides on the top surface of the mask part 5. Start the transition (from the first condition to the second condition).
  • Example 1 the first conditions (conditions giving priority to vertical growth) were as follows. Growth temperature (set temperature): 1100° C., growth pressure: 10 kPa, ammonia flow rate: 7.5 slm, trimethyl gallium flow rate: 3 sccm. Further, the second condition (condition giving priority to lateral growth) was set as follows. Growth temperature (set temperature): 1175° C., growth pressure: 10 kPa, ammonia flow rate: 7.5 slm, trimethyl gallium flow rate: 11 sccm.
  • the initial growth portion 8p serves as a starting point for the lateral growth of the nitride semiconductor portion 8.
  • the initial growth layer 8p can be formed to have a thickness of, for example, 30 nm to 1000 nm, 50 nm to 400 nm, or 70 nm to 350 nm.
  • the nitride semiconductor parts 8 grown laterally in opposite directions from two adjacent openings K do not contact (meet) each other on the mask part 5 and have a gap GP. Internal stress can be reduced. Thereby, cracks and defects (dislocations) occurring in the nitride semiconductor portion 8 can be reduced. This effect is particularly effective when the main substrate 1 is a different type of substrate.
  • the width of the gap GP can be, for example, 10 ⁇ m or less, 5 ⁇ m or less, 3 ⁇ m or less, or 2 ⁇ m or less.
  • the part located above the initial growth part 8p becomes a dislocation inheritance part with many threading dislocations
  • the part (wing part) above the mask part 5 has a threading dislocation density lower than that of the dislocation inheritance part. becomes a low-defect part YS where the defect is 1/10 or less.
  • a threading dislocation is a dislocation (defect) that extends in the nitride semiconductor portion 8 in its c-axis direction ( ⁇ 0001> direction).
  • the threading dislocation density of the low defect portion YS can be, for example, 5 ⁇ 10 6 [pieces/cm 2 ] or less.
  • the light emitting part is formed above the low defect part YS (so as to overlap with the low defect part YS in plan view).
  • Department can be arranged.
  • the ratio (W1/d1) of the size W1 in the a-axis direction to the thickness d1 can be, for example, 2.0 or more. If the method of Example 1 is used, W1/d1 can be set to 1.5 or more, 2.0 or more, 4.0 or more, 5.0 or more, 7.0 or more, or 10.0 or more. It has been found that by setting W1/d1 to 1.5 or more, it becomes easier to divide the nitride semiconductor portion 8 in a subsequent process (for example, a division process in which the cross section becomes an m-plane). Further, the internal stress of the nitride semiconductor portion 8 is reduced, and the warpage of the semiconductor substrate 10 is reduced.
  • the nitride semiconductor section 8 (including the initial growth section 8p) shown in FIG. 18 can be a nitride semiconductor crystal (for example, a GaN crystal, an AlGaN crystal, an InGaN crystal, or an InAlGaN crystal).
  • the width of the mask portion 5 may be 20 ⁇ m or more, further 30 ⁇ m or more, 50 ⁇ m or more, or 70 ⁇ m or more.
  • FIG. 19 is a cross-sectional view showing a method for manufacturing a semiconductor element according to Example 2.
  • a step of forming a compound semiconductor section 9 and electrodes D1 and D2 on the semiconductor substrate 10 and a step of forming a nitride semiconductor section 8, a compound semiconductor section 9, and electrodes D1 and D2 are shown.
  • the mask portion 5 may be removed by wet etching or the like.
  • the nitride semiconductor portion 8 may be an n-type semiconductor crystal.
  • the compound semiconductor portion 9 may include a GaN-based semiconductor.
  • the compound semiconductor section 9 may include an active section (for example, an active layer such as a quantum well structure) and a p-type semiconductor section, or may include an n-type semiconductor section (for example, a regrowth layer, an n-type contact layer) under the active section. good.
  • the active part of the compound semiconductor part 9 includes a light emitting part
  • the light emitting part can be arranged above the low defect part YS (so as to overlap with the low defect part YS in plan view). Thereby, luminous efficiency can be increased.
  • the electrode D1 located above the low defect portion YS may be an anode, and the electrode D2 may be a cathode.
  • the support substrate SK may have a conductive pad in contact with the bonding layer H1 and a conductive pad in contact with the bonding layer H2.
  • the bonding layers H1 and H2 may be formed of a solder material.
  • the elongated laminate EB may be divided into a plurality of parts (by cutting in the transverse direction); in this case, the nitride semiconductor portion 8 and the compound semiconductor The dividing step may be performed by cleaving the portion 9 (for example, m-plane cleavage in which the cleavage plane is the m-plane).
  • end face coating formation of a reflective mirror film
  • the stacked body EB is transferred from the base substrate BS to the support substrate SK, but the present invention is not limited to this. It may be transferred from the base substrate BS to a tape or the like one or more times.
  • the semiconductor element SD may function as an LED (light emitting diode) element or a semiconductor laser element.
  • the support ST may be a submount substrate.
  • Embodiment 2 includes electronic equipment (for example, a lighting device, a laser device, a display device, a measuring device, an information processing device, etc.) having the semiconductor element SD.
  • FIG. 20 is a schematic diagram showing the configuration of a semiconductor substrate manufacturing apparatus according to Example 3.
  • the semiconductor substrate manufacturing apparatus of Example 3 includes an imaging device 29 that images the surface (upper surface) of the semiconductor substrate 10 including the template substrate TS and the growing nitride semiconductor portion.
  • the imaging device 29 irradiates the semiconductor substrate 10 with first light L1 (illumination light for imaging), and emits second light L2 (light from the mask section 5 and light from the nitride semiconductor section 8) from the semiconductor substrate 10. You may accept it.
  • the control device 24 recognizes the gap width of the first and second nitride semiconductor parts 8F and 8S in chronological order using the image sent from the imaging device 29, and when the gap width reaches a specified value, , the raw material supply device 22 may be instructed to stop supplying at least part of the raw material (for example, trimethyl gallium when the nitride semiconductor portion 8 is a GaN crystal). Alternatively, the heating device 26 may be instructed to stop high-temperature heating.
  • the gap is recognized by light from the mask section 5. Therefore, the larger the difference between the reflectance of the mask portion 5 and the reflectance of the nitride semiconductor portion 8 with respect to the first light L1, the more clearly the gap can be photographed.
  • FIG. 21 is a cross-sectional view showing the method for manufacturing a semiconductor substrate of this embodiment.
  • a low defect portion YS wing portion YS located above the growth suppression region SP in the nitride semiconductor portion 8 may be grown so as to be separated from the growth suppression region SP.
  • the first and second nitride semiconductor portions 8F and 8F are grown using the first light L1 and the second light L2.
  • the width of the gap GP can be controlled to a desired value.
  • the seed region 4 (4F/4S) is located below the growth suppression region SP, but the present invention is not limited thereto.
  • the seed region 4 may be located flush with the growth suppression region SP, or may be located above it.

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Abstract

第１窒化物半導体部を第１シード領域部から成長抑制領域の上方に成長させるとともに、第２窒化物半導体部を第２シード領域から成長抑制領域の上方に成長させる工程と、テンプレート基板並びに成長中の第１および第２窒化物半導体部を含む半導体基板に第１光を照射する工程と、半導体基板からの第２光を受光する工程と、第１および第２窒化物半導体部が会合する前に第１および第２窒化物半導体部の成長を止める工程と、を含む。

Description

半導体基板の製造方法および製造装置
　本開示は、半導体基板の製造方法および製造装置に関する。
　特許文献１には、ＥＬＯ（Epitaxial Lateral Overgrowth）法を用いて、ＧａＮ系半導体層を、ＧａＮ系基板あるいは異種基板（例えば、サファイヤ基板）上に形成する手法が開示されている。
日本国特開２０１３－２５１３０４号公報
　本開示にかかる半導体基板の製造方法は、ベース基板を含み、成長抑制領域並びに第１および第２シード領域を有するテンプレート基板を準備する工程と、第１窒化物半導体部を前記第１シード領域から前記成長抑制領域の上方に成長させるとともに、第２窒化物半導体部を前記第２シード領域から前記成長抑制領域の上方に成長させる工程と、前記テンプレート基板並びに成長中の第１および第２窒化物半導体部を含む半導体基板に第１光を照射する工程と、前記半導体基板からの第２光を受光する工程と、前記第１および第２窒化物半導体部が会合する前に前記第１および第２窒化物半導体部の成長を止める工程とを行う。
本実施形態に係る半導体基板の構成を示す断面図である。 本実施形態の半導体基板の製造方法を示すフローチャートである。 本実施形態の半導体基板の製造方法を示す断面図である。 本実施形態の半導体基板の構成を示す断面図である。 半導体基板の反射率の時間変化を示すグラフ（第１光の波長が４０５ｎｍおよび６３３ｎｍである場合）である。 傾斜領域の傾斜角と反射率の関係を示すグラフである。 第１および第２窒化物半導体部のギャップ幅の時間的変化を示すグラフである。 傾斜領域を有する窒化物半導体部の形状例を示す断面図である。 半導体基板の反射率の時間変化を示すグラフである。 半導体基板の反射率の時間変化を示すグラフである。 図１０の変曲点付近を示すグラフである。 第１および第２窒化物半導体部それぞれのサイドファセットの形状変化を示す断面図である。 マスクの一例を示す平面図である。 ベース基板の構成例を示す断面図である。 下地部の構成例を示す断面図である。 本実施形態にかかる半導体基板の製造方法の別例を示す断面図である。 本実施形態に係る半導体基板の製造装置の構成を示す模式図である。 実施例１にかかる半導体基板の製造方法を示す断面図である。 実施例２にかかる半導体素子の製造方法を示す断面図である。 実施例３にかかる半導体基板の製造装置の構成を示す模式図である。 本実施形態の半導体基板の製造方法を示す断面図である。
　（半導体基板）
　図１は、本実施形態に係る半導体基板の構成を示す断面図である。図１に示すように、本実施形態に係る半導体基板１０（半導体ウエハー）は、ベース基板ＢＳを含み、成長抑制領域ＳＰ並びに第１および第２シード領域４Ｆ・４Ｓを有するテンプレート基板ＴＳと、第１シード領域４Ｆから成長抑制領域ＳＰの上方に配置された第１窒化物半導体部８Ｆと、第２シード領域４Ｓから成長抑制領域ＳＰの上方に配置された第２窒化物半導体部８Ｓとを含む。テンプレート基板ＴＳは、ベース基板ＢＳ上に、マスク部５並びに第１開口部Ｋ１および第２開口部Ｋ２を有するマスクパターン６を有する。マスク部５の上面が成長抑制領域ＳＰであり、ベース基板ＢＳの上面に、第１開口部Ｋ１と重なる第１シード領域４Ｆと、第２開口部Ｋ２と重なる第２シード領域４Ｆとが位置していてもよい。第１および第２窒化物半導体部８Ｆ・８Ｓは、ギャップＧＰを介して隣り合う。以下では、第１および第２シード領域４Ｆ・４Ｓの総称をシード領域４、第１および第２開口部Ｋ１・Ｋ２の総称を開口部Ｋ、第１および第２窒化物半導体部８Ｆ・８Ｓの総称を窒化物半導体部８とすることがある。窒化物半導体部８が窒化物半導体層であってもよい。
　窒化物半導体部８は主材料として窒化物半導体を含む。窒化物半導体は、例えば、ＡｌｘＧａyＩｎｚＮ（０≦ｘ≦１；０≦ｙ≦１；０≦ｚ≦１；ｘ＋ｙ＋ｚ＝１）と表すことができ、具体例として、ＧａＮ系半導体、ＡｌＮ（窒化アルミニウム）、ＩｎＡｌＮ（窒化インジウムアルミニウム）、ＩｎＮ（窒化インジウム）を挙げることができる。ＧａＮ系半導体とは、ガリウム原子（Ｇａ）および窒素原子（Ｎ）を含む半導体であり、典型的な例として、ＧａＮ、ＡｌＧａＮ、ＡｌＧａＩｎＮ、ＩｎＧａＮを挙げることができる。
　窒化物半導体部８は、ドープ型（例えば、ドナーを含むｎ型）でもノンドープ型でもよい。半導体基板とは、窒化物半導体を含む基板という意味であり、ベース基板ＢＳが窒化物半導体以外の半導体（例えば、シリコン系半導体）あるいは非半導体を含んでいてもよい。ベース基板ＢＳおよびマスクパターン６を含めてテンプレート基板ＴＳと呼ぶことがある。
　窒化物半導体部８は、シード領域４（ベース基板ＢＳ上面における開口部Ｋから露出した領域）を起点として、ＥＬＯ（Epitaxial Lateral Overgrowth）法によって形成することができる。シード領域４は、窒化物半導体部８の成長の起点となる領域であってもよい。窒化物半導体部８の厚み方向はｃ軸方向（＜０００１＞方向）であってもよい。開口部Ｋは長手形状であり、その幅方向は窒化物半導体部８のａ軸方向（＜１１－２０＞方向）であってもよい。半導体基板１０では、ベース基板ＢＳから窒化物半導体部８への向きを「上向き」とする。半導体基板１０の法線方向と平行な視線で対象物を視る（透視的な場合を含む）ことを「平面視」と呼ぶことがある。
　（半導体基板の製造方法）
　図２は、本実施形態の半導体基板の製造方法を示すフローチャートである。図３は、本実施形態の半導体基板の製造方法を示す断面図である。図２～図３に示すように、本実施形態の半導体基板の製造方法は、ベース基板ＢＳを含み、成長抑制領域ＳＰ並びに第１および第２シード領域４Ｆ・４Ｓを有するテンプレート基板ＴＳを準備する工程と、第１窒化物半導体部８Ｆを第１シード領域４Ｆから成長抑制領域ＳＰの上方に成長させるとともに、第２窒化物半導体部８Ｓを第２シード領域４Ｓから前記成長抑制領域ＳＰの成長抑制領域ＳＰの上方に成長させる工程と、テンプレート基板ＴＳ並びに成長中の第１および第２窒化物半導体部８Ｆ・８Ｓを含む半導体基板１０に第１光Ｌ１を照射する工程と、半導体基板１０からの第２光Ｌ２を受光する工程と、第１および第２窒化物半導体部８Ｆ・８Ｓが会合する前に第１および第２窒化物半導体部８Ｆ・８Ｓの成長を止める工程とを行う。テンプレート基板ＴＳは、ベース基板ＢＳ上に、マスク部５並びに第１開口部Ｋ１および第２開口部Ｋ２を有するマスクパターン６を有し、マスク部５の上面が成長抑制領域ＳＰであり、ベース基板ＢＳの上面に、第１開口部Ｋ１と重なる第１シード領域４Ｆと、第２開口部Ｋ２と重なる第２シード領域４Ｆとが含まれていてもよい。
　第２光Ｌ２を受光する工程は、例えば光センサを含むディテクタによって行うことができる。第１および第２窒化物半導体部８Ｆ・８Ｓに対しては、原料の少なくとも一部の供給を停止することでその成長を止めることができる（後述）。
　第１光Ｌ１は、第１および第２窒化物半導体部８Ｆ・８Ｓ並びにマスク部５の上面（成長抑制領域ＳＰ）に照射されてもよい。第２光Ｌ２には、第１光Ｌ１の第１および第２窒化物半導体部８Ｆ・８Ｓの上面での反射光と、第１光Ｌ１のマスク部５の上面での反射光とが含まれてもよい。
　窒化物半導体部８の上面における入射光強度および反射光強度の比（窒化物半導体部の反射率）は、マスク部５の上面における入射光強度および反射光強度の比（マスク部の反射率）と異なっていてもよい。第２光Ｌ２を用いて第１および第２窒化物半導体部８Ｆ・８Ｓの成長を停止させるタイミングを決定してもよい。第１光Ｌ１の強度に対する第２光Ｌ２の強度の比である反射率（半導体基板の反射率）、あるいは第２光Ｌ２の強度（第２光強度）を時系列に沿って検出してもよい。
　図４は本実施形態の半導体基板の構成を示す断面図である。図５は、半導体基板の反射率の時間変化を示すグラフ（第１光の波長が４０５ｎｍおよび６３３ｎｍである場合）である。図４のように窒化物半導体部８の上面に傾斜領域が含まれる場合に、半導体基板１０の反射率あるいは第２光強度が閾値を下回るタイミングで、第１および第２窒化物半導体部８Ｆ・８Ｓの成長を停止させてもよい。窒化物半導体部８の両端部が中央部よりも薄く成長することで窒化物半導体部８の上面に傾斜領域ＳＡが形成される場合、傾斜領域ＳＡでの反射光が第１光Ｌ１に対して傾いて、ディテクタで検知される第２光Ｌ２の光束が減少するため、図５のように、窒化物半導体部８の成長に伴って半導体基板１０の反射率が低下していく。そこで、半導体基板１０の反射率（第１光Ｌ１の強度に対する第２光Ｌ２の強度の比）が閾値を下回るタイミングで、第１および第２窒化物半導体部８Ｆ・８Ｓの成長を停止させることで、ギャップＧＰの幅を所望の値に制御することができる。
　図６は、傾斜領域の傾斜角と反射率の関係を示すグラフである。図６に示すように、傾斜領域ＳＡの傾斜角が大きくなるのに伴って（検出される）反射率が低下することがわかる。図５では反射率を用いているがこれに限定されない。例えば第１光の強度を一定とし、第２光Ｌ２の強度が閾値を下回るタイミングで、第１および第２窒化物半導体部８Ｆ・８Ｓの成長を停止させてもよい。
　図７は、第１および第２窒化物半導体部のギャップ幅の時間的変化を示すグラフである。図５～図７に示すように、半導体基板１０の反射率を用いて第１および第２窒化物半導体部８Ｆ・８Ｓのギャップ幅を時系列に沿って算出し、ギャップ幅が規定値に達したときに、第１および第２窒化物半導体部８Ｆ・８Ｓの成長を停止させてもよい。第２光Ｌ２の強度を用いてギャップ幅を時系列に沿って算出してもよい。第１および第２窒化物半導体部８Ｆ・８Ｓの成長を止めたときのこれらのギャップ幅が、各開口部Ｋの幅の３倍よりも小さくてもよい。
　図８は、傾斜領域を有する窒化物半導体部の形状例を示す断面図である。窒化物半導体部８について、開口部Ｋ上の部分（中央部）の厚みをｓ１、エッジの厚みをｓ２、開口Ｋの幅をｓ３、開口部Ｋからエッジまでの距離をｓ４、傾斜領域ＳＡの傾斜角をθ、ｔａｎθ＝（ｓ１－ｓ２）／ｓ４として、例えば、ｓ１＝１～７μｍ、ｓ２＝０．５～５μｍ、ｓ３＝５～２０μｍ、ｓ４＝１０～５０μｍ、θ＝０．５～２．０度とすることができる。マスク部５の厚みは、例えば５０ｎｍ～５μｍ、７０ｎｍ～７００ｎｍとすることができる。
　図９は、半導体基板の反射率の時間変化を示すグラフである。図３のように窒化物半導体部８の上面が傾斜しない（フラットである）場合、第１および第２窒化物半導体部８Ｆ・８Ｓがマスク部５上に成長するに伴って窒化物半導体部８の反射率の方が支配的になる。したがって、例えば、窒化物半導体部８の反射率がマスク部５の反射率よりも大きければ、半導体基板１０の反射率は上昇する。そこで、窒化物半導体部８の上面が傾斜しない場合は、図９のように、半導体基板１０の反射率あるいは第２光強度が閾値を上回るタイミングで、第１および第２窒化物半導体部８Ｆ・８Ｓの成長を停止させてもよい。
　図１０は、半導体基板の反射率の時間変化を示すグラフである。図１１は、図１０の変曲点付近を示すグラフである。図８に示すように、窒化物半導体部８の上面に傾斜領域ＳＡが形成され、成長が進むにつれて（検出される）反射率が低下する場合、図１０および図１１のように、第１および第２窒化物半導体部８Ｆ・８Ｓが会合する直前に反射率プロファイルのトレンドが変化する（例えば、反射率が減少トレンドから増加トレンドに転じる）ことがあるため、この現象を用いてギャップＧＰの幅を所望の値に制御することができる。すなわち、半導体基板１０の反射率にトレンドの変化が現れる（認められる）タイミングで、第１および第２窒化物半導体部８Ｆ・８Ｓの成長を停止させてもよい。例えば、単位期間内の極小値が減少から増加に転じることをもってトレンドの変化が現れたと判定してもよい。単位期間は、半導体基板１０および第１光Ｌ１の特性に応じた値に設定してよい。
　第１および第２窒化物半導体部８Ｆ・８Ｓが接近すると、それぞれのサイドファセットの形状が変化し、これによって反射率に変曲点が生じるものと考えられる。図１２は、第１および第２窒化物半導体部それぞれのサイドファセットの形状変化を示す断面図である。図１２に示すように、マスク部５に対して鋭角をなす側面８Ｚが生じ、その側面８Ｚがマスク部５に対して直角なす状態を経てオーバーハングする状態に変化してもよい。第１および第２窒化物半導体部８Ｆ・８Ｓの成長を止める前に、各窒化物半導体部８に生じた、マスク部５の上面に対してオーバーハングする側面８Ｚが拡大してもよい。これにより、第１および第２窒化物半導体部８Ｆ・８Ｓの成長を止めたときに、各窒化物半導体部８は、マスク部５の上面に対してオーバーハングする側面８Ｚを有していてもよい。成長停止後のギャップＧＰの幅は、例えば２μｍ以下とすることができる。
　ＥＬＯ法で複数の窒化物半導体部を形成する場合、隣り合う２つの窒化物半導体部のギャップ幅を制御することが重要である。成膜時間でギャップ幅を制御した場合、開口幅、製造装置の特性等によって成膜レートがばらつくことに起因して窒化物半導体部の成長停止タイミングが早すぎたり遅すぎたりすることで、製造歩留まりが低下するという問題があった。製造歩留まりとは、例えば、転位密度（欠陥密度）、アスペクト比等に関する適合条件を満たす窒化物半導体部が製造されるレートである。
　本実施形態では、成長温度において窒化物半導体部８で吸収される波長の光（例えば、４０５ｎｍ）を用いて成長中の窒化物半導体部８の表面での反射光とマスク部５からの反射光とを検出することで、ベース基板ＢＳ内部の構造によらず横方向（ａ軸方向）の成長状態をモニターすることができる。第１光Ｌ１の波長は、３９５～４１５ｎｍの波長域に含まれてもよい。なお、第１光Ｌ１として、成長温度において窒化物半導体を透過する波長（例えば、６３３ｎｍ、９５０ｎｍ）の光を用いてもよい。第１光Ｌ１はレーザ光であってもよい。
　窒化物半導体部８は、成長温度下（例えば、１０００℃）における第１光Ｌ１の吸収係数が、室温下における第１光Ｌ１の吸収係数の１０倍以上であってもよい。窒化物半導体部８の成長温度下のバンドギャップは、窒化物半導体部８の室温下（例えば、２０℃）のバンドギャップ（ＧａＮの場合、３．４ｅＶ）よりも小さくてもよい。第１光Ｌ１の波長を、窒化物半導体部８の成長温度下のバンドギャップに応じて設定してもよい。
　窒化物半導体部８のａ軸方向をマスク部５および開口部Ｋの幅方向として、マスク部５の幅が２０〔μｍ〕以上であってもよい。開口部Ｋの幅に対するマスク部５の厚みの比が３．０以下であってもよい。
　図１３はマスクパターンの一例を示す平面図である。マスクパターン６の第１および第２開口部Ｋ１・Ｋ２は、第１および第２シード領域４Ｆ・４Ｓを露出させ、第１および第２窒化物半導体部８Ｆ・８Ｓの成長を開始させる成長開始開口として機能し、マスク部５が、窒化物半導体部８を横方向成長させる選択成長マスク（堆積抑制マスク）として機能してもよい。開口部Ｋはマスクパターン６におけるマスク部５がない部分（非形成部）であり、マスク部５に囲まれていなくてもよい。
　マスク部５として、酸化シリコン（ＳｉＯｘ）膜、窒化シリコン（ＳｉＮｘ）膜、酸窒化シリコン膜（ＳｉＯＮ）、窒化チタン（ＴｉＮｘ）膜等を用いることができる。開口部Ｋは長手形状であり、複数の開口部Ｋが、窒化物半導体部８の＜１１－２０＞方向（ａ軸方向）に周期的に配列されてもよい。開口部Ｋの幅は、０．２μｍ～２０μｍ程度であってもよい。開口部Ｋの幅が小さいほど、開口部Ｋから窒化物半導体部８に伝搬する貫通転位の数は減少する。また、後工程（後述）において窒化物半導体部８の剥離も容易になる。マスク部５には、上記材料（例えば、酸化シリコン、窒化シリコン、および酸窒化シリコンの少なくとも２つ）を含む積層膜を用いることもできる。
　マスクパターン６では、第１および第２開口部Ｋ１・Ｋ２が、窒化物半導体部８の＜１１－２０＞方向（ａ軸方向）に並んでいてもよく、第１および第３開口部Ｋ１・Ｋ３が、窒化物半導体部８の＜１－１００＞方向（ｍ軸方向）に並んでいてもよい。
　図１４は、ベース基板の構成例を示す断面図である。ベース基板ＢＳは、窒化物半導体部８と格子定数の異なる異種基板である主基板１を有してもよい。窒化物半導体部８がＧａＮ系半導体を含み、異種基板である主基板１がシリコン基板であってもよい。異種基板としては、シリコン基板のほかに、サファイア（Ａｌ２Ｏ３）基板、シリコンカーバイド（ＳｉＣ）基板等を挙げることができる。主基板１の面方位は、例えば、シリコン基板の（１１１）面、サファイア基板の（０００１）面、ＳｉＣ基板の６Ｈ－ＳｉＣ（０００１）面である。これらは例示であって、窒化物半導体部８をＥＬＯ法で成長させることができる基板および面方位であれば何でもよい。
　ベース基板ＢＳが、主基板１と主基板１上の下地部ＵＢとを含み、窒化物半導体部８は、開口部Ｋに露出する下地部ＵＢの上面（シード領域４）から成長してもよい。下地部ＵＢは、窒化物半導体を含んでもよい。ベース基板ＢＳが、ＧａＮ、ＳｉＣ等の自立型単結晶基板（例えば、バルク結晶から切り出されたウェハ）で構成され、単結晶基板上にマスクパターン６が配されていてもよい。
　図１５は、下地部の構成例を示す断面図である。下地部ＵＢは、バッファ部２およびシード部３の少なくとも一方を含んでもよい。下地部ＵＢがシード部３で構成されていてもよいし、下地部ＵＢがバッファ部２およびシード部３で構成されていてもよい。バッファ部２としては、ＧａＮ系半導体、ＡｌＮ、ＳｉＣ等を用いることができる。シード部３としては、窒化物半導体（例えば、ＧａＮ系半導体）を用いることができる。
　図１６は、本実施形態の別の半導体基板の製造方法を示す断面図である。図１６に示すように、テンプレート基板ＴＳにおいては、マスクパターン６を覆うようにバッファ部２を設けてもよい。バッファ部２には、反応性の高いＡｌＧａＮ膜を用いることができる。この場合、バッファ部２（ＡｌＧａＮ膜）の上面は、平面視でマスク部５と重なる成長抑制領域ＳＰと、平面視で第１開口部Ｋ１と重なる第１シード領域４Ｆと、平面視で第２開口部Ｋ２と重なる第２シード領域４Ｓとを含む。バッファ部２の上面（ＡｌＧａＮ膜表面）においては、マスク部５の上方に位置する領域は結晶性が低く、したがって成長抑制領域ＳＰとして機能する。一方、第１および第２開口部Ｋ１・Ｋ２の上方（ベース基板ＢＳの露出部の上方）に位置する領域は結晶性が高く、したがって第１および第２シード領域４Ｆ・４Ｓとして機能する。
　（半導体基板の製造装置）
　図１７は、本実施形態に係る半導体基板の製造装置の構成を示す模式図である。図１７に示すように、半導体基板の製造装置２０は、ベース基板ＢＳを含み、成長抑制領域およびシード領域を含むテンプレート基板ＴＳを載置するステージ２１と、テンプレート基板ＴＳ上に窒化物半導体部８を成長させるための原料を供給する原料供給装置２２と、テンプレート基板ＴＳおよび成長中の窒化物半導体部を含む半導体基板１０に第１光Ｌ１を照射し、かつ、半導体基板１０からの第２光Ｌ２を受光する光学装置２３と、前記第１および第２窒化物半導体部８Ｆ・８Ｓが会合する前に第１および第２窒化物半導体部８Ｆ・８Ｓの成長が止まるように原料供給装置２２を制御する制御装置２４とを含む。制御装置２４は、光学装置２３との間で有線通信および無線通信の少なくとも一方が可能であってもよい。制御装置２４は、第２光Ｌ２を用いて、原料供給装置２２に対して少なくとも一部の原料の供給を停止させるタイミングを決定してもよい。
　半導体基板の製造装置２０に、ステージＳＧを含むチャンバー２５と、チャンバー２５を通るフローチャネル２７と、チャンバー２５を加熱する加熱装置２６とが設けられ、半導体基板１０がフローチャネル２７内に配されてもよい。制御装置２４は、第２光Ｌ２を用いて、加熱装置２６に対して高温加熱（１０００度以上）を停止させるタイミングを決定してもよい。光学装置２３がチャンバー２５外に位置していてもよい。チャンバー２５に、第１光Ｌ１および第２光Ｌ２が透過するウィンド２８が設けられていてもよい。
　ステージ２１が回転動作（テンプレート基板ＴＳの法線方向の軸を回転軸とする）を行ってもよい。図１７では、原料供給装置２２が、フローチャネル２７内に原料ガスを横向き（テンプレート基板上面に平行な方向）に流し、横向きの排気としているが、これに限定されない。原料ガスを縦向き（テンプレート基板ＴＳの法線方向）に流すこともできる。
　制御装置２４は、第１光Ｌ１の強度に対する第２光Ｌ２の強度の比である反射率を用いて第１および第２窒化物半導体部８Ｆ・８Ｓのギャップ幅を時系列に沿って検出し、ギャップ幅が規定値に達したときに、原料供給装置２２に対して少なくとも一部の原料（例えば、窒化物半導体部８がＧａＮ結晶である場合はトリメチルガリウム）の供給停止を指示してもよい。また、加熱装置２６に対して高温加熱の停止を指示してもよい。
　制御装置２４は、例えば、内蔵メモリ、通信可能な通信装置、またはアクセス可能なネットワーク上に格納されたプログラムを実行することで原料供給装置２２および加熱装置２６の少なくとも１つを制御する構成でもよく、このプログラム、およびこのプログラムが格納された記録媒体等も本実施形態に含まれる。
　（実施例１）
　図１８は、実施例１にかかる半導体基板の製造方法を示す断面図である。図１８では、主基板１上に窒化物半導体を含む下地部ＵＢが形成され、下地部ＵＢ上に、複数のストライプ状のマスク部５を含むマスクパターン６が設けられている。マスク部５は、膜厚１００ｎｍ、幅５２μｍの窒化シリコン膜からなり、窒化物半導体部８のｍ軸方向を長手方向とする。マスク部５のストライプのピッチは５５μｍとしている。
　下地部ＵＢとして窒化物半導体膜が成膜されているベース基板ＢＳ上にフォトリソグラフィー技術によりレジストのストライプパターンを形成する。次に、スパッタ法により膜厚が１００ｎｍの窒化シリコン膜を全面成膜する。次に、リフトオフ法により窒化シリコン膜をパタニングし、マスクパターン６（ストライプパターン）とする。次いで、例えばトリメチルガリウム（ＴＭＧ）とアンモニア（ＮＨ３）を用いた有機金属気相成長（ＭＯＣＶＤ）により、マスクパターン６上に窒化物半導体部８を成長させる（ＥＬＯ法）。
　図１８では、開口部Ｋ１・Ｋ２に露出した下地部ＵＢ（シード領域）の上方に、初期成長部８ｐを形成する。このときの成長条件を第１条件とする。そして、初期成長部８ｐのエッジが、マスク部５の上面に乗りあがる直前（マスク部５の側面上端に接している段階）、またはマスク部５の上面に乗り上がった直後のタイミングで成長条件の（第１条件から第２条件への）移行を開始する。
　実施例１では、第１条件（縦方向成長を優先する条件）を以下とした。成長温度（設定温度）：１１００℃、成長圧力：１０ｋＰａ、アンモニア流量：７．５ｓｌｍ、トリメチルガリウム流量：３ｓｃｃｍ。また、第２条件（横方向成長を優先する条件）を以下とした。成長温度（設定温度）：１１７５℃、成長圧力：１０ｋＰａ、アンモニア流量：７．５ｓｌｍ、トリメチルガリウム流量：１１ｓｃｃｍ。
　初期成長部８ｐは、窒化物半導体部８の横方向成長の起点となる。初期成長層８ｐは、例えば、３０ｎｍ～１０００ｎｍあるいは５０ｎｍ～４００ｎｍ、または７０ｎｍ～３５０ｎｍの厚さに形成することができる。初期成長部８ｐがマスク部５からわずかに突出している状態から横方向成長させることで、窒化物半導体部８のｃ軸方向（厚み方向）への成長を抑え、窒化物半導体部８を高速にかつ高結晶性をもって横方向成長させることができ、消費原料も低減する。これにより、薄く広く低欠陥の窒化物半導体部８（ＧａＮ等の窒化物半導体の結晶体）を低コストで形成することができる。
　隣り合う２つの開口部Ｋから逆向きに横方向成長した窒化物半導体部８同士がマスク部５上で接触（会合）せず、ギャップ（間隙）ＧＰをもつことで、窒化物半導体部８の内部応力を低減することができる。これにより、窒化物半導体部８に生じるクラック、欠陥（転位）を低減することができる。この効果は、主基板１が異種基板である場合に特に効果的となる。ギャップＧＰの幅は、例えば、１０μｍ以下、５μｍ以下、３μｍ以下、または２μｍ以下とすることができる。
　窒化物半導体部８のうち、初期成長部８ｐ上に位置する部分は、貫通転位が多い転位継承部となり、マスク部５上の部分（ウィング部）は、転位継承部と比較して貫通転位密度が１／１０以下である低欠陥部ＹＳとなる。貫通転位とは、窒化物半導体部８中を、そのｃ軸方向（＜０００１＞方向）に延びる転位（欠陥）である。低欠陥部ＹＳの貫通転位密度は、例えば、５×１０６〔個／ｃｍ２〕以下とすることができる。後述のように、窒化物半導体部８の上方に発光部を含む活性部（活性層）を形成する場合は、低欠陥部ＹＳの上方に（平面視で低欠陥部ＹＳと重なるように）発光部を配することができる。
　低欠陥部ＹＳについては、厚みｄ１に対するａ軸方向のサイズＷ１の比（Ｗ１／ｄ１）を、例えば２．０以上とすることができる。実施例１の手法を用いれば、Ｗ１／ｄ１を、１．５以上、２．０以上、４．０以上、５．０以上、７．０以上、あるいは１０．０以上とすることができる。Ｗ１／ｄ１を、１．５以上とすることで、後工程において窒化物半導体部８の分割工程（例えば、断面がｍ面となる分割工程）が容易になることがわかっている。また、窒化物半導体部８の内部応力が低減し、半導体基板１０の反りが低減する。
　窒化物半導体部８のアスペクト比（厚みに対するＸ方向のサイズの比＝ＷＬ／ｄ１）は、３．５以上、５．０以上、６．０以上、８．０以上、１０以上、１５以上、２０以上、３０以上、あるいは５０以上とすることができる。また、実施例１の手法を用いれば、開口部ＫＳの幅ＷＫに対する窒化物半導体部８のＸ方向のサイズＷＬの比（ＷＬ／ＷＫ）を、３．５以上、５．０以上、６．０以上、８．０以上、１０以上、１５以上、２０以上、３０以上、あるいは５０以上とすることができ、低欠陥部の比率を高めることができる。図１８に示す窒化物半導体部８（初期成長部８ｐを含む）は、窒化物半導体結晶（例えば、ＧａＮ結晶、ＡｌＧａＮ結晶、ＩｎＧａＮ結晶、あるいはＩｎＡｌＧａＮ結晶）とすることができる。
　横成長初期の基板反射率においてはマスク部５（成長抑制領域）の反射率が支配的であるが、横成長が進むにつれて窒化物半導体部８の反射率が支配的となっていく。このため、マスク部５の幅が大きい場合は基板反射率の変化も大きくなり、横成長の制御精度が向上する。そのため、マスク部５の幅は２０μｍ以上であってもよく、さらに３０μｍ以上、５０μｍ以上、７０μｍ以上であってもよい。
　（実施例２）
　図１９は、実施例２にかかる半導体素子の製造方法を示す断面図である。図１９では、上述の半導体基板１０を準備した後に、半導体基板１０上に化合物半導体部９および電極Ｄ１・Ｄ２形成する工程と、窒化物半導体部８、化合物半導体部９および電極Ｄ１・Ｄ２を含む積層体ＥＢを、接合層Ｈ１・Ｈ２を介して支持基板ＳＫに接合する工程と、ベース基板ＢＳを剥離する工程と、支持基板ＳＫを複数の支持体ＳＴに個片化し、支持体ＳＴ上に積層体ＥＢが保持された半導体素子ＳＤを形成する工程とを含む。ベース基板ＢＳを剥離する前に、ウェットエッチング等によりマスク部５を除去してもよい。
　窒化物半導体部８がｎ型半導体結晶であってもよい。化合物半導体部９がＧａＮ系半導体を含んでいてもよい。化合物半導体部９は、活性部（例えば、量子井戸構造等の活性層）およびｐ型半導体部を含んでもよく、活性部下にｎ型半導体部（例えば、リグロース層、ｎ型コンタクト層）を含んでもよい。化合物半導体部９の活性部が発光部を含む場合は、低欠陥部ＹＳの上方に（平面視で低欠陥部ＹＳと重なるように）発光部を配することができる。これにより、発光効率を高めることができる。
　低欠陥部ＹＳの上方に位置する電極Ｄ１がアノード、電極Ｄ２がカソードであってもよい。支持基板ＳＫが、接合層Ｈ１と接する導電パッドおよび接合層Ｈ２と接する導電パッドを有していてもよい。接合層Ｈ１・Ｈ２がはんだ材で形成されていてもよい。支持基板ＳＫへの接合前あるいは接合時または接合後に、長手形状の積層体ＥＢを（短手方向の切断によって）複数に分割しておいてもよく、この場合、窒化物半導体部８および化合物半導体部９に対する劈開（例えば、劈開面がｍ面となるｍ面劈開）によって分割工程を行ってもよい。半導体レーザ素子とする場合は、劈開面であるｍ面に端面コート（反射鏡膜の形成）を行ってもよい。図１９では積層体ＥＢを、ベース基板ＢＳから支持基板ＳＫに転写しているが、これに限定されない。ベース基板ＢＳからテープ等に１回以上転写してもよい。
　半導体素子ＳＤは、ＬＥＤ（発光ダイオード）素子、半導体レーザ素子として機能してもよい。支持体ＳＴがサブマウント基板でもよい。実施例２には、半導体素子ＳＤを有する電子機器（例えば、照明装置、レーザ装置、表示装置、測定装置、情報処理装置等）が含まれる。
　（実施例３）
　図２０は、実施例３に係る半導体基板の製造装置の構成を示す模式図である。実施例３の半導体基板の製造装置は、テンプレート基板ＴＳおよび成長中の窒化物半導体部を含む半導体基板１０の表面（上面）を撮像する撮像装置２９を備える。撮像装置２９は、半導体基板１０に第１光Ｌ１（撮像用の照明光）を照射し、半導体基板１０から第２光Ｌ２（マスク部５からの光および窒化物半導体部８からの光）を受けてもよい。
　制御装置２４は、撮像装置２９から送られる画像を用いて、第１および第２窒化物半導体部８Ｆ・８Ｓのギャップ幅を時系列に沿って認識し、ギャップ幅が規定値に達したときに、原料供給装置２２に対して少なくとも一部の原料（例えば、窒化物半導体部８がＧａＮ結晶である場合はトリメチルガリウム）の供給停止を指示してもよい。また、加熱装置２６に対して高温加熱の停止を指示してもよい。
　ギャップはマスク部５からの光によって認識される。よって、第１光Ｌ１に対して、マスク部５の反射率と窒化物半導体部８の反射率との差が大きい方がギャップを鮮明に撮影することができる。
　図２１は、本実施形態の半導体基板の製造方法を示す断面図である。図２１に示すように、窒化物半導体部８のうち成長抑制領域ＳＰの上方にある低欠陥部ＹＳ（ウィング部ＹＳ）を、成長抑制領域ＳＰから離隔するように成長させてもよい。このように、ウィング部ＹＳが空隙Ｊを介して成長抑制領域ＳＰと向かい合うように成長する場合でも、第１光Ｌ１および第２光Ｌ２を用いて、第１および第２窒化物半導体部８Ｆ・８Ｓの成長を停止させることで、ギャップＧＰの幅を所望の値に制御することができる。図２１では、シード領域４（４Ｆ・４Ｓ）が成長抑制領域ＳＰに対して下側となる位置にあるがこれに限定されない。シード領域４は、成長抑制領域ＳＰに対して面一となる位置にあってもよく、上側となる位置にあってもよい。
　（附記事項）
　以上の開示は例示および説明を目的とするものであり、限定を目的とするものではない。これら例示および説明に基づけば、多くの変形形態が当業者にとって自明となるのであるから、これら変形形態も実施形態に含まれることに留意されたい。
　１　主基板
　３　シード部
　４Ｆ　第１シード領域
　４Ｓ　第２シード領域
　５　マスク部
　６　マスク（マスクパターン）
　８Ｆ　第１窒化物半導体部
　８Ｓ　第２窒化物半導体部
　１０　半導体基板
　２０　半導体基板の製造装置
　２２　原料供給装置
　２３　光学装置
　２４　制御装置
　ＳＰ　成長抑制領域
　ＢＳ　ベース基板
　ＵＢ　下地部
　ＴＳ　テンプレート基板
　Ｋ１　第１開口部
　Ｋ２　第２開口部
　ＳＡ　傾斜領域
　ＹＳ　低欠陥部

Claims (27)

  1. 　ベース基板を含み、成長抑制領域並びに第１および第２シード領域を有するテンプレート基板を準備する工程と、
    　第１窒化物半導体部を前記第１シード領域から前記成長抑制領域の上方に成長させるとともに、第２窒化物半導体部を前記第２シード領域から前記成長抑制領域の上方に成長させる工程と、
    　前記テンプレート基板並びに成長中の第１および第２窒化物半導体部を含む半導体基板に第１光を照射する工程と、
    　前記半導体基板からの第２光を受光する工程と、
    　前記第１および第２窒化物半導体部が会合する前に前記第１および第２窒化物半導体部の成長を止める工程とを行う、半導体基板の製造方法。
  2. 　前記第１光は、前記第１および第２窒化物半導体部並びに前記成長抑制領域に照射される、請求項１に記載の半導体基板の製造方法。
  3. 　前記第２光には、前記第１光の前記第１および第２窒化物半導体部上面での反射光と、前記第１光の前記成長抑制領域での反射光とが含まれる、請求項１または２に記載の半導体基板の製造方法。
  4. 　前記第１および第２窒化物半導体部の上面における前記第１光の入射光強度に対する反射光強度の比は、前記成長抑制領域における前記第１光の入射光強度に対する反射光強度の比と異なる、請求項２に記載の半導体基板の製造方法。
  5. 　前記第２光を用いて前記第１および第２窒化物半導体部の成長を停止させるタイミングを決定する、請求項１～４のいずれか１項に記載の半導体基板の製造方法。
  6. 　前記第１光の強度に対する前記第２光の強度の比である反射率、あるいは前記第２光の強度を時系列に沿って検出する、請求項５に記載の半導体基板の製造方法。
  7. 　各窒化物半導体部の上面に傾斜領域が形成される場合に、前記反射率あるいは前記第２光の強度が閾値を下回るタイミングで、前記第１および第２窒化物半導体部の成長を停止させる、請求項６に記載の半導体基板の製造方法。
  8. 　各窒化物半導体部の上面が傾斜しない場合に、前記反射率あるいは前記第２光の強度が閾値を上回るタイミングで、前記第１および第２窒化物半導体部の成長を停止させる、請求項６に記載の半導体基板の製造方法。
  9. 　前記反射率あるいは前記第２光の強度にトレンドの変化が認められたタイミングで、前記第１および第２窒化物半導体部の成長を停止させる、請求項６に記載の半導体基板の製造方法。
  10. 　各窒化物半導体部について、中央部の厚みよりも端部の方が厚みが小さい、請求項７に記載の半導体基板の製造方法。
  11. 　前記反射率を用いて前記第１および第２窒化物半導体部のギャップ幅を時系列に沿って検出し、前記ギャップ幅が規定値に達したときに、前記第１および第２窒化物半導体部の成長を停止させる、請求項６～１０のいずれか１項に記載の半導体基板の製造方法。
  12. 　前記第１および第２窒化物半導体部の成長を止めたときに、各窒化物半導体部は、前記成長抑制領域に対してオーバーハングする側面を有する、請求項２に記載の半導体基板の製造方法。
  13. 　前記第１および第２窒化物半導体部の成長を止める前に、各窒化物半導体部に生じた、前記成長抑制領域に対してオーバーハングする側面が拡大する、請求項１２に記載の半導体基板の製造方法。
  14. 　各窒化物半導体部の成長温度下において前記第１光が各窒化物半導体部に吸収される、請求項１～１３のいずれか１項に記載の半導体基板の製造方法。
  15. 　前記第１光の波長は、３９５～４１５ｎｍの波長域に含まれる、請求項１４に記載の半導体基板の製造方法。
  16. 　前記テンプレート基板は、前記マスク部並びに第１および第２開口部を含むマスクパターンを有し、
    　前記ベース基板の上面に、前記第１開口部と重なる前記第１シード領域と、前記第２開口部と重なる前記第２シード領域とが含まれる、請求項１に記載の半導体基板の製造方法。
  17. 　前記ベース基板はシリコン基板を有し、
    　前記窒化物半導体部はＧａＮ系半導体を含む、請求項１～１６のいずれか１項に記載の半導体基板の製造方法。
  18. 　前記第１および第２窒化物半導体部の成長を止めたときのこれらのギャップ幅が、各開口部の幅の３倍よりも小さい、請求項１～１７のいずれか１項に記載の半導体基板の製造方法。
  19. 　前記マスク部の幅が２０〔μｍ〕以上である、請求項１６に記載の半導体基板の製造方法。
  20. 　前記ベース基板は、主基板と、前記主基板上に位置する下地部とを含み、
    　前記下地部の上面に、前記第１開口部と重なる前記第１シード領域と、前記第２開口部と重なる前記第２シード領域とが含まれる、請求項１６に記載の半導体基板の製造方法。
  21. 　前記下地部は窒化物半導体を含む、請求項２０に記載の半導体基板の製造方法。
  22. 　前記下地部は、バッファ部およびシード部の少なくとも一方を含む、請求項２０または２１に記載の半導体基板の製造方法。
  23. 　前記主基板と前記窒化物半導体部との格子定数が異なる、請求項２０～２２のいずれか１項に記載の半導体基板の製造方法。
  24. 　ベース基板を含み、成長抑制領域並びに第１および第２シード領域を有するテンプレート基板を載置するステージと、
    　第１窒化物半導体部を前記第１シード領域から前記成長抑制領域の上方に成長させるとともに、第２窒化物半導体部を前記第２シード領域から前記成長抑制領域の上方に成長させるための原料を供給する原料供給装置と、
    　前記テンプレート基板並びに成長中の第１および第２窒化物半導体部を含む半導体基板に第１光を照射し、かつ前記半導体基板からの第２光を受光する光学装置と、
    　前記第１および第２窒化物半導体部が会合する前に前記第１および第２窒化物半導体部の成長が止まるように前記原料供給装置を制御する制御装置とを含む、半導体基板の製造装置。
  25. 　前記制御装置は、前記第２光を用いて前記原料供給装置に対して少なくとも一部の原料の供給を停止させるタイミングを決定する、請求項２４に記載の半導体基板の製造装置。
  26. 　前記制御装置は、前記第１光の強度に対する前記第２光の強度の比である反射率を用いて前記第１および第２窒化物半導体部のギャップ幅を時系列に沿って検出し、前記ギャップ幅が規定値に達したときに、前記原料供給装置に対して少なくとも一部の原料の供給停止を指示する、請求項２５に記載の半導体基板の製造装置。
  27. 　ベース基板を含み、成長抑制領域並びに第１および第２シード領域を有するテンプレート基板の上方に、第１窒化物半導体部を前記第１シード領域から前記成長抑制領域の上方に成長させるとともに、第２窒化物半導体部を前記第２シード領域から前記成長抑制領域の上方に成長させるための原料を供給する原料供給装置と、前記テンプレート基板並びに成長中の第１および第２窒化物半導体部を含む半導体基板に第１光を照射し、かつ前記半導体基板からの第２光を受光する光学装置との通信が可能であり、
    　前記第１および第２窒化物半導体部が会合する前にこれらの成長が止まるように前記原料供給装置を制御する、制御装置。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011066390A (ja) * 2009-08-20 2011-03-31 Pawdec:Kk 半導体素子の製造方法
US20120235115A1 (en) * 2011-01-24 2012-09-20 Applied Materials, Inc. Growth of iii-v led stacks using nano masks
JP2018520506A (ja) * 2015-05-15 2018-07-26 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ 窒素化合物半導体デバイスの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011066390A (ja) * 2009-08-20 2011-03-31 Pawdec:Kk 半導体素子の製造方法
US20120235115A1 (en) * 2011-01-24 2012-09-20 Applied Materials, Inc. Growth of iii-v led stacks using nano masks
JP2018520506A (ja) * 2015-05-15 2018-07-26 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ 窒素化合物半導体デバイスの製造方法

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