WO2023178515A1 - 显示面板的驱动方法及显示装置 - Google Patents

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WO2023178515A1
WO2023178515A1 PCT/CN2022/082286 CN2022082286W WO2023178515A1 WO 2023178515 A1 WO2023178515 A1 WO 2023178515A1 CN 2022082286 W CN2022082286 W CN 2022082286W WO 2023178515 A1 WO2023178515 A1 WO 2023178515A1
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WO
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clock signal
sub
gate
shift register
gate line
Prior art date
Application number
PCT/CN2022/082286
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English (en)
French (fr)
Inventor
杨涛
缪应蒙
陈东川
廖燕平
刘建涛
Original Assignee
京东方科技集团股份有限公司
北京京东方显示技术有限公司
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Publication date
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters

Definitions

  • the present disclosure relates to the field of display technology, and in particular to a driving method of a display panel and a display device.
  • Each pixel unit may include: multiple sub-pixels of different colors. By controlling the brightness corresponding to each sub-pixel, the desired display color is mixed to display a color image.
  • the current display frame is an odd-numbered display frame in multiple consecutive displays
  • the target display data includes display data corresponding to each sub-pixel in the first sub-pixel row group or the second sub-pixel row group. ;and / or,
  • the current display frame is an even-numbered display frame in multiple consecutive displays
  • the target display data includes display data corresponding to each sub-pixel in the first sub-pixel row group or the second sub-pixel row group.
  • loading a first gate scan signal to a gate line in the display panel includes:
  • the gate drive circuit includes a plurality of shift register units; the shift register unit has an output clock signal terminal;
  • the plurality of different first clock signals are divided into three clock signal groups; among the three adjacent gate line groups, the output clock signal end of the shift register unit corresponding to the first gate line group is coupled to the three adjacent gate line groups.
  • the output clock signal terminal of the shift register unit corresponding to the first clock signal group among the clock signal groups and the second gate line group is coupled to the second clock signal group among the three clock signal groups, and the third clock signal group is The output clock signal terminal of the shift register unit corresponding to each gate line group is coupled to the third clock signal group of the three clock signal groups.
  • the plurality of different first clock signals include 12 first clock signals; the 12 first clock signals are divided into three clock signal groups, and in each of the clock signal groups, each The effective pulses of the first clock signal are in the order of the first first clock signal, the third first clock signal, the second first clock signal and the fourth first clock signal in the clock signal group. appear in sequence;
  • the starting time of the valid pulse of the fourth first clock signal in the first clock signal group is before the starting time of the valid pulse of the first first clock signal in the second clock signal group; and , the starting time of the valid pulse of the fourth first clock signal in the second clock signal group is before the starting time of the valid pulse of the first first clock signal in the third clock signal group.
  • the phases of the first first clock signal and the fourth first clock signal are opposite.
  • the phase difference between the clock signals appearing in the same order in the first clock signal group and the second clock signal group is 2 ⁇ /3; the second clock signal group and the third clock signal group have a phase difference of 2 ⁇ /3.
  • the phases of clock signals appearing in the same order in a clock signal group differ by 2 ⁇ /3.
  • the shift register unit also has a control clock signal terminal; among the three adjacent gate line groups, the control clock signal terminal of the shift register unit corresponding to the first gate line group is coupled to The first clock signal in the first clock signal group, the control clock signal terminal of the shift register unit corresponding to the second gate line group is coupled to the first clock signal in the second clock signal group A first clock signal, the control clock signal terminal of the shift register unit corresponding to the third gate line group is coupled to the first first clock signal in the third clock signal group.
  • the shift register unit also has a control clock signal terminal; the driving method further includes:
  • the control clock signal terminal of the shift register unit corresponding to the first gate line group is coupled to the first of the plurality of different first clock control signals.
  • 1 first clock control signal the control clock signal terminal of the shift register unit corresponding to the second gate line group is coupled to the second first clock control signal among the plurality of different first clock control signals
  • the control clock signal end of the shift register unit corresponding to the third gate line group is coupled to the third first clock control signal among the plurality of different first clock control signals
  • the first first clock control signal has the same timing sequence as the first first clock signal in the first clock signal group, and the second first clock control signal has the same timing as the second clock signal.
  • the timing of the first first clock signal in the group is the same, and the timing of the third first clock control signal is the same as the timing of the first first clock signal in the third clock signal group.
  • a second gate scan signal is loaded to the gate line in the display panel, and a data voltage is loaded to the data line directly according to the original display data, so as to Charging each sub-pixel in the display panel with data voltage;
  • the difference between the starting time of the effective pulse of the second gate scanning signal loaded on each adjacent two gate lines is the same.
  • a controller configured to obtain the original display data of the current display frame; when determining to adopt the first driving mode, load a first gate scan signal to the gate line in the display panel, and perform the processing according to the original display data. Delete the target display data obtained after part of the data processing, and load the data voltage on the data lines in the display panel so that each sub-pixel in the display panel is charged with the data voltage;
  • the display panel includes a plurality of gate lines, and for at least one of the plurality of gate lines, the effective pulse of the first gate scanning signal loaded on the gate line is consistent with the adjacent gate line.
  • the controller includes: a system controller and a timing controller;
  • the system controller is configured to obtain the original display data of the current display frame; when it is determined to adopt the first driving mode, the target display data obtained by deleting part of the original display data is sent to the timing controller. ;
  • the timing controller is configured to send the received target display data to the source driving circuit
  • the source driving circuit is configured to load data voltages to data lines in the display panel according to received target display data.
  • the system controller is configured to obtain original display data of the current display frame; and send the original display data to the timing controller;
  • the timing controller is configured to, when determining to adopt the first driving mode, send the target display data obtained by deleting part of the original display data to the source driving circuit;
  • the source driving circuit is configured to load data voltages to data lines in the display panel according to received target display data.
  • the controller includes: a system controller and a timing controller;
  • the timing controller is configured to send the received original display data to the source driving circuit
  • the source driving circuit is configured to, when it is determined to adopt the first driving mode, perform target display data obtained by deleting part of the original display data, and modify the display panel according to the target display data.
  • the data lines are loaded with data voltage.
  • the display panel further includes: a gate driving circuit that receives multiple different first clock signals; the multiple different first clock signals are divided into three clock signal groups;
  • the gate driving circuit includes a plurality of shift register units; wherein one of the shift register units is coupled to a plurality of adjacent gate lines;
  • the output clock signal terminal of the first shift register unit is coupled to the first clock signal group of the three clock signal groups
  • the output clock signal terminal of the second shift register unit is coupled to the first clock signal group of the three clock signal groups.
  • the output clock signal terminal of the unit is coupled to the second clock signal group of the three clock signal groups
  • the output clock signal terminal of the third shift register unit is coupled to the third of the three clock signal groups.
  • the control clock signal terminal of the first shift register unit is coupled to the first first clock control signal among a plurality of different clock control signals.
  • the control clock signal terminal of the second shift register unit is coupled to the second first clock control signal among the plurality of different clock control signals
  • the control clock signal terminal of the third shift register unit is coupled to all The third first clock control signal among the plurality of different clock control signals.
  • the shift register unit includes:
  • a pull-up circuit is connected to the input signal terminal, the total pull-up node and the pull-down node of the shift register unit, the pull-up circuit is configured to provide the signal of the input signal terminal to the total pull-up node, and Pulling down the potential of the total pull-up node under the control of the potential of the pull-down node;
  • control circuit connected to the total pull-up node and the pull-down node, the control circuit being configured to control the potential of the pull-down node according to the potential of the total pull-up node;
  • a cascade circuit connected to the sum control clock signal terminal of the total pull-up node, the pull-down node and the shift register unit, the cascade circuit being configured to control the potential of the total pull-up node Provide a signal from the control clock signal terminal to the pull-down node, and pull down the potential under the control of the potential of the pull-down node;
  • N output circuits are respectively connected to the input signal terminal, the pull-down node and the N output clock signal terminals, N sub-pull-up nodes and N output signal terminals of the shift register unit, wherein the nth output The circuit is connected to the input signal terminal, the pull-down node, the n-th output signal terminal and the n-th pull-up node, and is configured to input the signal of the input signal terminal to the n-th pull-up node, in Provide the signal of the n-th output clock signal terminal to the n-th output signal terminal under the control of the potential of the n-th pull-up node, and pull down the potential of the n-th output signal terminal under the control of the potential of the pull-down node, Where N is an integer greater than 1, n is an integer and 1 ⁇ n ⁇ N.
  • the display panel further includes: a gate driving circuit that receives multiple different first clock signals; the multiple different first clock signals are divided into three clock signal groups;
  • the gate driving circuit includes a plurality of shift register units; wherein one of the shift register units is coupled to one gate line;
  • Multiple adjacent shift register units are used as a unit group; in each of the three adjacent unit groups, the output clock signal end of the shift register unit of the first unit group is coupled to the three clock signals.
  • the output clock signal terminal of the shift register unit of the first clock signal group and the second unit group in the group is coupled to the second clock signal group of the three clock signal groups, and the shift register unit of the third unit group
  • the output clock signal terminal of the bit register unit is coupled to the third clock signal group among the three clock signal groups.
  • the shift register unit includes: a pull-up circuit connected to an input signal terminal of the shift register unit, a total pull-up node and a pull-down node, the pull-up circuit is configured to A signal is provided to the total pull-up node and pulls down the potential of the total pull-up node under the control of the potential of the pull-down node;
  • control circuit connected to the total pull-up node and the pull-down node, the control circuit being configured to control the potential of the pull-down node according to the potential of the total pull-up node;
  • a cascade circuit connected to the sum control clock signal terminal of the total pull-up node, the pull-down node and the shift register unit, the cascade circuit being configured to control the potential of the total pull-up node Provide a signal from the control clock signal terminal to the pull-down node, and pull down the potential under the control of the potential of the pull-down node;
  • An output circuit is respectively connected to the input signal terminal, the pull-down node and the output clock signal terminal, the pull-up node and the output signal terminal of the shift register unit, and the output circuit is configured to convert the input signal
  • the signal from the terminal is input to the sub-pull-up node
  • the signal from the output clock signal terminal is provided to the output signal terminal under the control of the potential of the sub-pull-up node, and under the control of the potential of the pull-down node Pull down the potential of the output signal terminal.
  • the display panel includes:
  • a plurality of sub-pixels wherein the plurality of sub-pixels are divided into a plurality of sub-pixel groups; each of the sub-pixel groups includes two adjacent sub-pixels in the same row;
  • each sub-pixel row corresponds to two gate lines; one sub-pixel in the sub-pixel group is coupled to one of the corresponding two gate lines, and the other sub-pixel is coupled to the corresponding gate line.
  • a plurality of data lines wherein, a column of sub-pixel groups is provided between each two adjacent data lines, and for the two adjacent data lines, the first data line is coupled and provided between the two data lines.
  • Figure 1 is a schematic structural diagram of a display device in an embodiment of the present disclosure
  • Figure 3 is a schematic structural diagram of a gate drive circuit in an embodiment of the present disclosure.
  • Figure 6 is a schematic structural diagram of some sub-pixels in a display panel in an embodiment of the present disclosure.
  • Figure 9 is a schematic structural diagram of further sub-pixels in a display panel in an embodiment of the present disclosure.
  • Figure 12 is another signal timing diagram in an embodiment of the present disclosure.
  • Figure 16 is a schematic structural diagram of a shift register unit in an embodiment of the present disclosure.
  • the controller 400 can input a control signal to the gate drive circuit 110, thereby causing the gate drive circuit 110 to drive the gate line GA (for example, GA1, GA2, GA3, GA4, GA5, GA6, GA7, GA8, GA9, GA10, GA11, GA12) input signals to drive gate lines GA (for example, GA1, GA2, GA3, GA4, GA5, GA6, GA7, GA8, GA9, GA10, GA11, GA12).
  • the controller 400 can obtain the original display data of the picture to be displayed in the current display frame, and send the display data that needs to be displayed to the source driving circuit 120, so that the source driving circuit 120 can send the display data to the display panel according to the display data.
  • the data lines DA (for example, DA1, DA2, DA3, DA4, DA5, DA6, DA7) are loaded with data voltage, thereby charging the sub-pixels, so that the sub-pixels are charged with the corresponding data voltage to realize the screen display function.
  • multiple source driving circuits 120 may be provided, and different source driving circuits are coupled to different data lines.
  • two source driving circuits 120 may be provided, one source driving circuit 120 is coupled to half of the number of data lines, and the other source driving circuit 120 is coupled to the other half of the number of data lines.
  • there can also be three, four, or more source driving circuits 120 which can be designed and determined according to actual application requirements, and are not limited here.
  • the gate driving circuit can be arranged on both sides of the display panel as shown in Figure 1, and the gate driving circuits on both sides of the display panel can drive the same gate line together, or can only be provided on both sides of the display panel.
  • each pixel unit includes multiple sub-pixels.
  • the pixel unit may include red sub-pixels, green sub-pixels and blue sub-pixels, so that red, green and blue colors can be mixed to achieve color display.
  • the pixel unit may also include red sub-pixels, green sub-pixels, blue sub-pixels and white sub-pixels, so that red, green, blue and white colors can be mixed to achieve color display.
  • the luminous color of the sub-pixels in the pixel unit can be designed and determined according to the actual application environment, and is not limited here.
  • the blue sub-pixel B13 and the red sub-pixel R14 can be a sub-pixel group, and the blue sub-pixel B13 is coupled to the gate line GA2, and the red sub-pixel R14 is coupled to the gate line GA1.
  • the green sub-pixel G14 and the blue sub-pixel B14 can be a sub-pixel group, and the green sub-pixel G14 is coupled to the gate line GA2, and the blue sub-pixel B14 is coupled to the gate line GA1.
  • the red sub-pixel R21 and the green sub-pixel G21 can form a sub-pixel group, and the red sub-pixel R21 is coupled to the gate line GA4, and the green sub-pixel G21 is coupled to the gate line GA3.
  • the blue sub-pixel B21 and the red sub-pixel R22 can be a sub-pixel group, and the blue sub-pixel B21 is coupled to the gate line GA4, and the red sub-pixel R22 is coupled to the gate line GA3.
  • the green sub-pixel G22 and the blue sub-pixel B22 can be a sub-pixel group, and the green sub-pixel G22 is coupled to the gate line GA4, and the blue sub-pixel B22 is coupled to the gate line GA3.
  • the gray scale number of the liquid crystal display panel is 10 bits, so the three colors of red, green, and blue each have 1024 (that is, 2 10 ) gray scales, and these 1024 gray scale values are 0 to 1023 respectively.
  • the gray scale number of the liquid crystal display panel is 12 bits, so the three colors of red, green and blue respectively have 4096 (ie 2 12 ) gray scales, and these 4096 gray scale values are 0 to 4093 respectively.
  • the display panel may further include a plurality of clock signal lines, and the plurality of clock signal lines are coupled to the gate driving circuit. In this way, a corresponding clock signal can be input to the gate drive circuit through the clock signal line, thereby loading the gate line with a signal.
  • the display panel may further include 12 clock signal lines CK1 to CK12 , and the 12 clock signal lines CK1 to CK12 are coupled to the gate driving circuit 120 .
  • the gate drive circuit can be coupled to 12 clock signal lines CK1 ⁇ CK12.
  • the original display data of the current display frame can be obtained.
  • the second gate scanning signal can be loaded to the gate lines in the display panel, and directly based on the original display data, The data line is loaded with a data voltage, so that each sub-pixel in the display panel is charged with the data voltage.
  • the difference between the starting time of the effective pulse of the second gate scanning signal loaded on each two adjacent gate lines is the same.
  • the controller 400 can input multiple different second clock signals to the gate driving circuit in the display panel through the clock signal line, so as to use the effective pulses in the second clock signals as the effective pulses of the second gate scanning signal.
  • the signal timing diagram corresponding to the gate driving circuit shown in FIG. 3 is shown in FIG. 4 .
  • ck1_2 represents the second clock signal input to the clock signal line CK1
  • ck2_2 represents the second clock signal on the clock signal line CK2
  • ck3_2 represents the second clock signal on the clock signal line CK3
  • ck4_2 represents the clock signal line CK4.
  • the second clock signal, ck5_2 represents the second clock signal on the clock signal line CK5, ck6_2 represents the second clock signal on the clock signal line CK6, ck7_2 represents the second clock signal on the clock signal line CK7, ck8_2 represents the clock signal line
  • the second clock signal on CK8, ck9_2 represents the second clock signal on the clock signal line CK9
  • ck10_2 represents the second clock signal on the clock signal line CK10
  • ck11_2 represents the second clock signal on the clock signal line CK11
  • ck12_2 represents the clock A second clock signal on signal line CK12.
  • the signal ga1_2 transmitted on the gate line GA1 is high level, the transistor in the red sub-pixel R12 is turned on, and the data voltage D1 of the display data corresponding to the red sub-pixel R12 is loaded on the data line DA2, so that The red sub-pixel R12 inputs the target data voltage D1.
  • the signal ga2_2 on the gate line GA2 is high level, and the transistor in the red sub-pixel R11 is turned on.
  • the data voltage D1 is simultaneously input into the red sub-pixel R11 as a precharge voltage to precharge the red sub-pixel R11.
  • the signal ga2_2 transmitted on the gate line GA2 is high level, and the transistor in the red sub-pixel R11 is turned on.
  • the data line DA2 is loaded with the data voltage D2 corresponding to the display data of the red sub-pixel R11, so that the red sub-pixel R11 inputs the target data voltage D2.
  • the signal ga3_2 on the gate line GA3 is high level, the transistor in the red sub-pixel R22 is turned on, and the data voltage D2 is simultaneously input into the red sub-pixel R22 as a precharge voltage to The red sub-pixel R22 is precharged.
  • the signal ga4_2 on the gate line GA4 is high level, the transistor in the red sub-pixel R21 is turned on, and the data voltage D2 is simultaneously input into the red sub-pixel R21 as a precharge voltage to The red sub-pixel R21 is precharged.
  • the signal ga3_2 transmitted on the gate line GA3 is high level, and the transistor in the red sub-pixel R22 is turned on.
  • the data line DA2 is loaded with the data voltage D3 corresponding to the display data of the red sub-pixel R22, so that the red sub-pixel R22 inputs the target data voltage D3.
  • the signal ga4_2 on the gate line GA4 is high level, the transistor in the red sub-pixel R21 is turned on, and the data voltage D3 is simultaneously input into the red sub-pixel R21 as a precharge voltage to The red sub-pixel R21 is precharged.
  • the signal ga5_2 on the gate line GA5 is high level
  • the transistor in the red sub-pixel R32 is turned on
  • the data voltage D3 is simultaneously input into the red sub-pixel R32 as a precharge voltage to The red sub-pixel R32 is precharged.
  • the signal ga4_2 transmitted on the gate line GA4 is high level, and the transistor in the red sub-pixel R21 is turned on.
  • the data line DA2 is loaded with the data voltage D4 of the display data corresponding to the red sub-pixel R21, so that the red sub-pixel R21 inputs the target data voltage D4.
  • the signal ga5_2 on the gate line GA5 is high level, the transistor in the red sub-pixel R32 is turned on, and the data voltage D4 is simultaneously input into the red sub-pixel R32 as a precharge voltage to The red sub-pixel R32 is precharged.
  • the signal ga6_2 on the gate line GA6 is high level, the transistor in the red sub-pixel R31 is turned on, and the data voltage D4 is simultaneously input into the red sub-pixel R31 as a precharge voltage to The red sub-pixel R31 is precharged.
  • the signal ga5_2 transmitted on the gate line GA5 is high level, and the transistor in the red sub-pixel R32 is turned on.
  • the data line DA2 is loaded with the data voltage D5 corresponding to the display data of the red sub-pixel R32, so that the red sub-pixel R32 inputs the target data voltage D5.
  • the signal ga6_2 on the gate line GA6 is high level, the transistor in the red sub-pixel R31 is turned on, and the data voltage D5 is simultaneously input into the red sub-pixel R31 as a precharge voltage to The red sub-pixel R31 is precharged.
  • the signal ga7_2 on the gate line GA7 is high level
  • the transistor in the red sub-pixel R42 is turned on
  • the data voltage D5 is simultaneously input into the red sub-pixel R42 as a precharge voltage to The red sub-pixel R42 is precharged.
  • the signal ga8_2 on the gate line GA8 is high level, the transistor in the red sub-pixel R41 is turned on, and the data voltage D6 is simultaneously input into the red sub-pixel R41 as a precharge voltage to The red sub-pixel R41 is precharged.
  • the signal ga7_2 transmitted on the gate line GA7 is high level, and the transistor in the red sub-pixel R42 is turned on.
  • the data line DA2 is loaded with the data voltage D7 of the display data corresponding to the red sub-pixel R42, so that the red sub-pixel R42 inputs the target data voltage D7.
  • the signal ga8_2 on the gate line GA8 is high level, the transistor in the red sub-pixel R41 is turned on, and the data voltage D7 is simultaneously input into the red sub-pixel R41 as a precharge voltage to The red sub-pixel R41 is precharged. And precharge the subsequent red sub-pixels.
  • the signal ga8_2 transmitted on the gate line GA8 is high level, and the transistor in the red sub-pixel R41 is turned on.
  • the data line DA2 is loaded with the data voltage D8 corresponding to the display data of the red sub-pixel R41, so that the red sub-pixel R41 inputs the target data voltage D8. And precharge the subsequent red sub-pixels.
  • the original display data of the current display frame can be obtained.
  • the data lines in the display panel can be adjusted according to the original display data corresponding to the odd-numbered row sub-pixels in the current display frame.
  • the data voltage is loaded so that each sub-pixel in the display panel is charged with the data voltage.
  • the sub-pixels in the same column in two adjacent rows input the same data voltage.
  • the data voltage D1 represents the target data voltage corresponding to the red sub-pixel R12
  • the data voltage D2 represents the target data voltage corresponding to the red sub-pixel R11
  • the data voltage D5 represents the target data voltage corresponding to the red sub-pixel R32
  • the data voltage D6 represents the target data voltage corresponding to the red sub-pixel R31.
  • both the red sub-pixels R12 and R22 need to input the data voltage D1 as the target data voltage.
  • Both red sub-pixels R11 and R21 input data voltage D2 as the target data voltage.
  • Both red sub-pixels R32 and R42 input data voltage D5 as the target data voltage.
  • Both red sub-pixels R31 and R41 input data voltage D6 as the target data voltage.
  • the red sub-pixels R12 and R11 both input the data voltage D1 as the target data voltage.
  • the red sub-pixels R22 and R21 input data voltage D2 as the target data voltage.
  • Both red sub-pixels R32 and R31 input data voltage D5 as the target data voltage.
  • Both red sub-pixels R42 and R41 input data voltage D6 as the target data voltage.
  • Figure 7 is a schematic diagram of the target data voltage that needs to be input to the red sub-pixel.
  • Figure 8 is a diagram of the actual input voltage of the red sub-pixel when the second gate scan signal is used to drive the gate line row by row. Schematic diagram of target data voltage. It can be seen from this that if the second gate scanning signal is used to drive the gate lines row by row, the target data voltage charged in the sub-pixel will be misaligned.
  • embodiments of the present disclosure provide a driving method for a display panel, as shown in Figure 10, which may include the following steps:
  • the acquired original display data may include a one-to-one correspondence of each sub-pixel in the form of a digital signal carrying a data voltage with a corresponding gray scale value.
  • the grayscale value corresponding to each sub-pixel can be determined based on the display data of each sub-pixel.
  • the target data voltage corresponding to each sub-pixel can be obtained based on the determined gray scale value.
  • the signal ga1_1 represents the first gate scanning signal loaded on the gate line GA1
  • the signal ga2_1 represents the first gate scanning signal loaded on the gate line GA2
  • the signal ga3_1 represents the first gate scanning signal loaded on the gate line GA2 .
  • the first gate scan signal on line GA3, the signal ga4_1 represents the first gate scan signal loaded on the gate line GA4, the signal ga5_1 represents the first gate scan signal loaded on the gate line GA5, and the signal ga6_1 represents the first gate scan signal loaded on the gate line GA5.
  • the first gate scanning signal on the gate line GA6, the signal ga7_1 represents the first gate scanning signal loaded on the gate line GA7, and the signal ga8_1 represents the first gate scanning signal loaded on the gate line GA8.
  • high level is its effective pulse.
  • the gate line GA2 there is a first overlap duration t11 between the high level of the signal ga2_1 and the high level of the signal ga1_1, and there is a second overlap duration t11 between the high level of the signal ga2_1 and the high level of the signal ga3_1.
  • the overlap duration t21, the first overlap duration t11 and the second overlap duration t21 corresponding to the gate line GA2 are different.
  • the first overlapping duration t12 and the second overlapping duration t22 corresponding to the gate line GA3 are different.
  • the gate line GA4 there is a first overlapping duration t13 between the high level of the signal ga4_1 and the high level of the signal ga3_1, and there is a second overlapping duration t23 between the high level of the signal ga4_1 and the high level of the signal ga5_1.
  • the first overlapping duration t13 and the second overlapping duration t23 corresponding to the gate line GA4 are different.
  • the gate line GA5 For the gate line GA5, there is a first overlapping duration t14 between the high level of the signal ga5_1 and the high level of the signal ga4_1, and there is a second overlapping duration t24 between the high level of the signal ga5_1 and the high level of the signal ga6_1.
  • the first overlapping duration t14 and the second overlapping duration t24 corresponding to the gate line GA5 are different. The rest are the same and will not be repeated here.
  • the original display data when it is determined to adopt the first driving mode, the original display data can be deleted and partially processed to obtain the target display data, and the data lines in the display panel can be modified according to the target display data.
  • the data voltage is loaded so that each sub-pixel in the display panel is charged with the data voltage. This can increase the refresh frequency and improve display smoothness.
  • this driving mode can increase the charging rate of the display panel. Furthermore, by making the first overlapping duration and the second overlapping duration different, dislocations generated in the data voltage can be reduced and the display effect can be improved.
  • the controller may obtain the original display data of the current display frame; when determining to adopt the first driving mode, the controller may load the first gate scanning signal to the gate lines in the display panel, and convert the original display data to the original display data according to the first driving mode.
  • the target display data obtained after deleting part of the data and processing the data is loaded with data voltage on the data lines in the display panel, so that each sub-pixel in the display panel is charged with the data voltage.
  • the controller may include: a system controller and a timing controller; wherein the system controller may obtain the original display data of the current display frame; and when it is determined to adopt the first driving mode, delete part of the original display data.
  • the obtained target display data is sent to the timing controller.
  • the timing controller can send the received target display data to the source driving circuit.
  • the source driving circuit can load the data voltage to the data line in the display panel according to the received target display data. This can reduce the amount of display data transmission, reduce power consumption, and increase the transmission rate.
  • the controller may include: a system controller and a timing controller; wherein the system controller may obtain the original display data of the current display frame; and when it is determined to adopt the first driving mode, send the original display data to the timing controller. .
  • the timing controller may send the target display data obtained by deleting part of the original display data to the source driving circuit.
  • the source driving circuit can load the data voltage to the data line in the display panel according to the received target display data. This can reduce the amount of display data transmission, reduce power consumption, and increase the transmission rate.
  • the controller may include: a system controller and a timing controller; wherein the system controller may obtain the original display data of the current display frame when determining to adopt the first driving mode; and send the original display data to the timing control device. Furthermore, when the timing controller determines to adopt the first driving mode, it can send the received original display data to the source driving circuit. And, when determining to use the first driving mode, the source driving circuit can delete part of the original display data to obtain target display data, and load data voltages to the data lines in the display panel according to the target display data. This can reduce the amount of display data transmission, reduce power consumption, and increase the transmission rate.
  • system controller may be a System on Chip (SOC).
  • SOC System on Chip
  • system controller can also adopt other implementable structures, which are not limited here.
  • the first overlapping duration corresponding to the 2kth gate line is less than the second overlapping duration; where k is an integer greater than 0.
  • the second gate line GA2 corresponds to the first overlapping duration t11 and the second overlapping duration t21, and t11 ⁇ t21.
  • the fourth gate line GA4 corresponds to the first overlapping duration t13 and the second overlapping duration t23, and t13 ⁇ t23. The rest are analogous and will not be repeated here.
  • the first overlapping duration corresponding to the 2kth gate line can be made the same.
  • the first overlapping duration t11 corresponding to the second gate line GA2 and the first overlapping duration t13 corresponding to the fourth gate line GA4 are the same. The rest are analogous and will not be repeated here.
  • the second overlapping duration corresponding to the 2kth gate line can be made the same.
  • the second overlapping duration t21 corresponding to the second gate line GA2 and the second overlapping duration t23 corresponding to the fourth gate line GA4 are the same. The rest are analogous and will not be repeated here.
  • the second overlapping duration corresponding to the 2kth gate line can be an even multiple of the first overlapping duration.
  • the second overlapping duration corresponding to the 2kth gate line can be made twice the first overlapping duration.
  • the first overlap duration t11 and the first overlap duration t13 are both a duration of 1H (H represents the duration for which one row of sub-pixels is charged with the target data voltage).
  • the second overlap duration t21 and the second overlap duration t23 may both be 2H duration. The rest are analogous and will not be repeated here.
  • the second overlapping duration corresponding to the 2kth gate line can be determined to be a specific multiple of the first overlapping duration according to the needs of the actual application, which is not limited here.
  • the first overlap duration corresponding to the 2m+1th gate line is greater than the second overlap duration; where m is an integer greater than 0.
  • the third gate line GA3 corresponds to the first overlapping duration t12 and the second overlapping duration t22, and t12>t22.
  • the fifth gate line GA5 corresponds to the first overlapping duration t14 and the second overlapping duration t24, and t14>t24. The rest are analogous and will not be repeated here.
  • the first overlapping duration corresponding to the 2m+1th gate line can be made the same.
  • the first overlapping duration t12 corresponding to the third gate line GA3 and the first overlapping duration t14 corresponding to the fifth gate line GA5 are the same. The rest are analogous and will not be repeated here.
  • the second overlapping durations corresponding to the 2m+1th gate lines can be made the same.
  • the second overlapping duration t22 corresponding to the third gate line GA3 and the second overlapping duration t24 corresponding to the fifth gate line GA5 are the same. The rest are analogous and will not be repeated here.
  • the first overlapping duration corresponding to the 2m+1th gate line can be an even multiple of the second overlapping duration.
  • the first overlapping duration corresponding to the 2m+1th gate line can be made twice the second overlapping duration.
  • the first overlapping duration t12 and the first overlapping duration t14 are both 2H in duration.
  • the second overlapping duration t22 and the second overlapping duration t24 may both be 1H in duration. The rest are analogous and will not be repeated here.
  • the first overlapping duration corresponding to the 2m+1th gate line can be determined to be a specific multiple of the second overlapping duration according to the needs of the actual application, which is not limited here.
  • At least four gate lines can be used as a gate line group.
  • the starting time of the effective pulse of the first gate scanning signal loaded on the gate line in each gate line group is determined according to the gate line group.
  • the first grid line, the third grid line, the second grid line and the fourth grid line appear in sequence.
  • four gate lines are used as a gate line group, in which the gate lines GA1 to GA4 can be the first gate line group, and the gate lines GA5 to GA8 can be the second gate line group.
  • Line group, grid lines GA9 ⁇ GA12 are the third grid line group.
  • gate line GA1 serves as the first gate line
  • gate line GA3 serves as the third gate line
  • gate line GA2 serves as the second gate line
  • gate line GA4 serves as the fourth gate line, that is, The starting time of the effective pulse of the first gate scanning signal ga1_1 on the gate line GA1 appears first, and then the starting time of the effective pulse of the first gate scanning signal ga3_1 on the gate line GA3 appears. After that, the starting time of the effective pulse of the first gate scanning signal ga3_1 on the gate line GA2 appears. The starting time of the effective pulse of the first gate scanning signal ga2_1 appears, and then the starting time of the effective pulse of the first gate scanning signal ga4_1 on the gate line GA4 appears.
  • the sub-pixel array in the display panel is arranged into a plurality of sub-pixel rows and a plurality of sub-pixel columns.
  • Multiple sub-pixel rows may be divided into multiple sub-pixel row groups, and each sub-pixel row group includes sub-pixel rows spaced by N sub-pixel rows; N is an integer greater than 0.
  • the target display data includes display data corresponding to each sub-pixel in a sub-pixel row group.
  • the current display frame may be an odd-numbered display frame in multiple consecutive displays
  • the target display data may include display data corresponding to each sub-pixel in the first sub-pixel row group. That is, when the current display frame is an odd-numbered display frame in a plurality of consecutive displays, the target display data may include original display data corresponding to each sub-pixel in the odd-numbered rows of sub-pixels.
  • the target display data may include corresponding sub-pixels R11 to B14, sub-pixels R31 to B34, and sub-pixels R51 to B54. original display data.
  • the current display frame may be an odd-numbered display frame in multiple consecutive displays
  • the target display data may include display data corresponding to each sub-pixel in the second sub-pixel row group. That is, when the current display frame is an odd-numbered display frame in a plurality of consecutive displays, the target display data may include original display data corresponding to each sub-pixel in the even-numbered rows of sub-pixels.
  • the target display data may include corresponding sub-pixels R21 to B24, sub-pixels R41 to B44, and sub-pixels R61 to B64. original display data.
  • the current display frame may be an even-numbered display frame in multiple consecutive displays
  • the target display data may include display data corresponding to each sub-pixel in the first sub-pixel row group. That is, when the current display frame is an even-numbered display frame in a plurality of consecutive displays, the target display data may include original display data corresponding to each sub-pixel in the odd-numbered rows of sub-pixels.
  • the target display data may include corresponding sub-pixels R11 to B14, sub-pixels R31 to B34, and sub-pixels R51 to B54. original display data.
  • the current display frame may be an even-numbered display frame in multiple consecutive displays
  • the target display data may include display data corresponding to each sub-pixel in the second sub-pixel row group. That is, when the current display frame is an even-numbered display frame in a plurality of consecutive displays, the target display data may include original display data corresponding to each sub-pixel in the even-numbered rows of sub-pixels.
  • the target display data may include corresponding sub-pixels R21 to B24, sub-pixels R41 to B44, and sub-pixels R61 to B64. original display data.
  • the target display data may include the original display data corresponding to the odd-numbered row sub-pixels. 7 and 11 , the original display data corresponding to the red sub-pixels in the odd rows coupled to the data line DA2 is taken as an example.
  • the process of displaying images on the display panel can be described as follows.
  • the signal ga1_1 is high level, the transistor in the red sub-pixel R12 is turned on, and the data voltage D1 of the display data corresponding to the red sub-pixel R12 is loaded on the data line DA2, so that the red sub-pixel R12 inputs the target Data voltage D1.
  • the signal ga2_1 on the gate line GA2 is high level, and the transistor in the red sub-pixel R11 is turned on.
  • the data voltage D1 is input to the red sub-pixel R11 at the same time as a precharge voltage to precharge the red sub-pixel R11.
  • the time period corresponding to the precharge here is the time when the effective pulses of the signals ga2_1 and ga1_1 overlap, As shown in Figure 11, the overlap time corresponding to the high level in signals ga2_1 and ga1_1. And, in the data charging stage T21, the signal ga3_1 on the gate line GA3 is high level, the transistor in the red sub-pixel R22 is turned on, and the data voltage D1 is simultaneously input into the red sub-pixel R22 as a precharge voltage to The red sub-pixel R22 is precharged.
  • the time period corresponding to the precharge here is the time when the effective pulses of the signals ga3_1 and ga1_1 overlap. As shown in Figure 11, the overlap time corresponding to the high levels of the signals ga3_1 and ga1_1.
  • the signal ga3_1 on the gate line GA3 is high level, the transistor in the red sub-pixel R22 is turned on, and the data voltage D1 is simultaneously input into the red sub-pixel R22 as the target data voltage.
  • the signal ga2_1 is high level, and the transistor in the red sub-pixel R11 is turned on.
  • the data line DA2 is loaded with the data voltage D1 of the display data corresponding to the red sub-pixel R12, so that the red sub-pixel R11 inputs the data voltage D1 for precharging.
  • the signal ga4_2 on the gate line GA4 is high level, the transistor in the red sub-pixel R21 is turned on, and the data voltage D1 is simultaneously input into the red sub-pixel R21 as a precharge voltage to The red sub-pixel R21 is precharged.
  • the signal ga2_1 is high level, and the transistor in the red sub-pixel R22 is turned on.
  • the data line DA2 is loaded with the data voltage D2 corresponding to the display data of the red sub-pixel R11, so that the red sub-pixel R11 inputs the target data voltage D2. That is, for the effective pulse of the signal ga2_1, it includes the precharged data voltage D1 of the two stages T21 and T22 and the target data voltage D2 of the T23 stage.
  • the signal ga4_1 on the gate line GA4 is high level, the transistor in the red sub-pixel R21 is turned on, and the data voltage D2 is simultaneously input into the red sub-pixel R21 as a precharge voltage to The red sub-pixel R21 is precharged.
  • the signal ga5_1 on the gate line GA5 is high level, the transistor in the red sub-pixel R32 is turned on, and the data voltage D2 is simultaneously input into the red sub-pixel R32 as a precharge voltage to The red sub-pixel R32 is precharged.
  • the signal ga4_1 is high level, and the transistor in the red sub-pixel R21 is turned on.
  • the data line DA2 is loaded with the data voltage D2 of the display data corresponding to the red sub-pixel R11, so that the red sub-pixel R21 inputs the target data voltage D2.
  • the signal ga5_1 on the gate line GA5 is high level, the transistor in the red sub-pixel R32 is turned on, and the data voltage D2 is simultaneously input into the red sub-pixel R32 as a precharge voltage to The red sub-pixel R32 is precharged.
  • the signal ga7_1 on the gate line GA7 is high level
  • the transistor in the red sub-pixel R42 is turned on
  • the data voltage D2 is simultaneously input into the red sub-pixel R42 as a precharge voltage to The red sub-pixel R31 is precharged.
  • the signal ga7_1 is high level, and the transistor in the red sub-pixel R42 is turned on.
  • the data line DA2 is loaded with the data voltage D5 corresponding to the display data of the red sub-pixel R32, so that the red sub-pixel R42 inputs the target data voltage D5.
  • the signal ga6_1 on the gate line GA6 is high level, the transistor in the red sub-pixel R31 is turned on, and the data voltage D5 is simultaneously input into the red sub-pixel R31 as a precharge voltage to The red sub-pixel R31 is precharged.
  • the signal ga8_1 is high level, and the transistor in the red sub-pixel R41 is turned on.
  • the data line DA2 is loaded with the data voltage D6 corresponding to the display data of the red sub-pixel R31, so that the red sub-pixel R41 inputs the target data voltage D6. And precharge the subsequent red sub-pixels.
  • the driving method of the first gate scan signal provided by the present disclosure it is possible to fully charge each sub-pixel when the current display frame is the odd-numbered display frame in multiple consecutive displays. Enter the target data voltage, and make two adjacent sub-pixels in the same column share a target data voltage.
  • the target display data may include the original display data corresponding to the even-numbered rows of sub-pixels. 12 and 13 , the original display data corresponding to the red sub-pixels in the odd rows coupled to the data line DA2 is taken as an example.
  • the process of displaying images on the display panel can be described as follows.
  • the signal ga3_1 on the gate line GA3 is high level
  • the transistor in the red sub-pixel R22 is turned on
  • the data voltage D3 is simultaneously input into the red sub-pixel R22 as a precharge voltage to The red sub-pixel R22 is precharged.
  • the signal ga4_2 on the gate line GA4 is high level, the transistor in the red sub-pixel R21 is turned on, and the data voltage D3 is simultaneously input into the red sub-pixel R21 as a precharge voltage to The red sub-pixel R21 is precharged.
  • the signal ga2_1 is high level, and the transistor in the red sub-pixel R22 is turned on.
  • the data line DA2 is loaded with the data voltage D4 corresponding to the display data of the red sub-pixel R21, so that the red sub-pixel R11 inputs the target data voltage D4.
  • the signal ga4_1 on the gate line GA4 is high level, the transistor in the red sub-pixel R21 is turned on, and the data voltage D4 is simultaneously input into the red sub-pixel R21 as a precharge voltage to The red sub-pixel R21 is precharged.
  • the signal ga5_1 is high level, and the transistor in the red sub-pixel R32 is turned on.
  • the data line DA2 is loaded with the data voltage D7 corresponding to the display data of the red sub-pixel R42, so that the red sub-pixel R32 inputs the target data voltage D7.
  • the signal ga6_1 on the gate line GA6 is high level, the transistor in the red sub-pixel R31 is turned on, and the data voltage D7 is simultaneously input into the red sub-pixel R31 as a precharge voltage to The red sub-pixel R31 is precharged.
  • the signal ga7_1 on the gate line GA7 is high level
  • the transistor in the red sub-pixel R42 is turned on, and the data voltage D7 is simultaneously input into the red sub-pixel R42 as a precharge voltage to The red sub-pixel R42 is precharged.
  • the signal ga8_1 is high level, and the transistor in the red sub-pixel R41 is turned on.
  • the data line DA2 is loaded with the data voltage D8 corresponding to the display data of the red sub-pixel R41, so that the red sub-pixel R41 inputs the target data voltage D8. And precharge the subsequent red sub-pixels.
  • the driving method of the first gate scanning signal provided by the present disclosure it is possible to fully charge each sub-pixel when the current display frame is an even-numbered display frame in multiple consecutive displays. Enter the target data voltage, and make two adjacent sub-pixels in the same column share a target data voltage.
  • loading a first gate scan signal to a gate line in the display panel may include: inputting multiple different first clock signals to a gate drive circuit in the display panel to convert the first clock signal
  • the valid pulses in the signal are loaded onto the gate lines as valid pulses of the first gate scan signal.
  • the timing controller 200 inputs multiple different first clock signals to the gate driving circuit in the display panel through clock signal lines, so as to use the effective pulses in the first clock signals as the effective pulses of the first gate scanning signal. Pulses are loaded onto the gate lines, which can be driven in a non-progressive manner in the display panel to turn on the transistors in the sub-pixels.
  • the plurality of different first clock signals may include 12 first clock signals; the 12 first clock signals are divided into three clock signal groups, and in each clock signal group, each first clock signal The valid pulses of the clock signal appear sequentially in the order of the first first clock signal, the third first clock signal, the second first clock signal and the fourth first clock signal in the clock signal group. Furthermore, the starting time of the valid pulse of the fourth first clock signal in the first clock signal group is before the starting time of the valid pulse of the first first clock signal in the second clock signal group; and, The starting time of the valid pulse of the fourth first clock signal in the two clock signal groups is before the starting time of the valid pulse of the first first clock signal in the third clock signal group. For example, as shown in FIG.
  • the output clock signal terminals of the shift register units corresponding to the second gate line group and the fifth gate line group are coupled to the first clock signals ck5_1 ⁇ ck8_1 in the second clock signal group.
  • the output clock signal terminals of the shift register units corresponding to the third gate line group and the sixth gate line group are coupled to the first clock signals ck9_1 ⁇ ck12_1 in the third clock signal group.
  • the phases of the first first clock signal and the fourth first clock signal are opposite.
  • the phases of the first clock signals ck1_1 and ck4_1 are opposite.
  • the phases of the first clock signals ck5_1 and ck8_1 are opposite.
  • the phases of the first clock signals ck9_1 and ck12_1 are opposite.
  • the first valid pulse of the first clock signal ck1_1 in the first clock signal group appears first, and then, the first valid pulse of the first clock signal ck2_1 in the first clock signal group appears.
  • a valid pulse appears.
  • the first valid pulse of the first clock signal ck3_1 in the first clock signal group appears.
  • the first valid pulse of the first clock signal ck4_1 in the first clock signal group appears.
  • the first valid pulse of the first clock signal ck5_1 in the second clock signal group appears first, and then the first valid pulse of the first clock signal ck6_1 in the second clock signal group appears.
  • the second The first valid pulse of the first clock signal ck7_1 in the first clock signal group appears, and then the first valid pulse of the first clock signal ck8_1 in the second clock signal group appears.
  • the first clock signals ck1_1 and ck5_1 can be regarded as timing signals that appear in the same order
  • the first clock signals ck2_1 and ck6_1 can be regarded as timing signals that appear in the same order
  • the first clock signals ck3_1 and ck7_1 can be regarded as timing signals that appear in the same order.
  • the first clock signals ck4_1 and ck8_1 are regarded as timing signals appearing in the same order.
  • the first valid pulse of the first clock signal ck5_1 in the second clock signal group appears first, and then, the first valid pulse of the first clock signal ck6_1 in the second clock signal group appears, and then, The first valid pulse of the first clock signal ck7_1 in the second clock signal group appears, and then the first valid pulse of the first clock signal ck8_1 in the second clock signal group appears.
  • the first valid pulse of the first clock signal ck9_1 in the third clock signal group appears first, and then the first valid pulse of the first clock signal ck10_1 in the third clock signal group appears.
  • the third The first valid pulse of the first clock signal ck11_1 in the first clock signal group appears, and then the first valid pulse of the first clock signal ck12_1 in the third clock signal group appears.
  • the first clock signals ck5_1 and ck9_1 can be regarded as timing signals that appear in the same order
  • the first clock signals ck6_1 and ck10_1 can be regarded as timing signals that appear in the same order
  • the first clock signals ck7_1 and ck11_1 can be regarded as timing signals that appear in the same order.
  • the first clock signals ck8_1 and ck12_1 are regarded as timing signals appearing in the same order.
  • the first clock signal ck1_1 in the first clock signal group and the first clock signal ck5_1 in the second clock signal group may be clock signals that appear in the same order, and the first clock signal The phases of signals ck1_1 and ck5_1 differ by 2 ⁇ /3.
  • the first clock signal ck2_1 in the first clock signal group and the first clock signal ck6_1 in the second clock signal group may be clock signals that appear in the same order, and the phases of the first clock signals ck2_1 and ck6_1 differ by 2 ⁇ /3 .
  • the first clock signal ck3_1 in the first clock signal group and the first clock signal ck7_1 in the second clock signal group may be clock signals that appear in the same order, and the phases of the first clock signals ck3_1 and ck7_1 differ by 2 ⁇ /3 .
  • the first clock signal ck4_1 in the first clock signal group and the first clock signal ck8_1 in the second clock signal group may be clock signals that appear in the same order, and the phases of the first clock signals ck4_1 and ck8_1 differ by 2 ⁇ /3 .
  • the first clock signal ck5_1 in the second clock signal group and the first clock signal ck9_1 in the third clock signal group may be clock signals that appear in the same order, and the phases of the first clock signals ck5_1 and ck9_1 differ by 2 ⁇ /3 .
  • the first clock signal ck6_1 in the second clock signal group and the first clock signal ck10_1 in the third clock signal group may be clock signals that appear in the same order, and the phases of the first clock signals ck6_1 and ck10_1 differ by 2 ⁇ /3 .
  • the first clock signal ck7_1 in the second clock signal group and the first clock signal ck11_1 in the third clock signal group may be clock signals that appear in the same order, and the phases of the first clock signals ck7_1 and ck11_1 differ by 2 ⁇ /3 .
  • the first clock signal ck8_1 in the second clock signal group and the first clock signal ck12_1 in the third clock signal group may be clock signals that appear in the same order, and the phases of the first clock signals ck8_1 and ck12_1 differ by 2 ⁇ /3 .
  • the shift register unit also has a control clock signal terminal; among the three adjacent gate line groups, the control clock signal terminal of the shift register unit corresponding to the first gate line group is coupled to the first gate line group.
  • the first first clock signal in the second clock signal group, the control clock signal terminal of the shift register unit corresponding to the second gate line group is coupled to the first first clock signal in the second clock signal group,
  • the control clock signal end of the shift register unit corresponding to the three gate line groups is coupled to the first first clock signal in the third clock signal group.
  • the control clock signal terminals of the shift register units corresponding to the first gate line group and the fourth gate line group are coupled to the first clock signal ck1_1.
  • the control clock signal terminals of the shift register units corresponding to the second gate line group and the fifth gate line group are coupled to the first clock signal ck5_1.
  • the control clock signal terminals of the shift register units corresponding to the third gate line group and the sixth gate line group are coupled to the first clock signal ck9_1.
  • one shift register unit can be coupled to multiple adjacent gate lines. Moreover, among each of the three adjacent shift register units, the output clock signal terminal of the first shift register unit is coupled to the first clock signal group of the three clock signal groups, and the output clock signal terminal of the second shift register unit is coupled to the first clock signal group of the three clock signal groups. The output clock signal terminal is coupled to the second clock signal group of the three clock signal groups, and the output clock signal terminal of the third shift register unit is coupled to the third clock signal group of the three clock signal groups. For example, as shown in FIG. 14 and FIG.
  • the clock signal line CK1 can be loaded with the first clock signal ck1_1, the clock signal line CK2 can be loaded with the first clock signal ck2_1, and the clock signal line CK3 can be loaded with the first clock signal ck3_1.
  • the clock signal line CK11 is loaded with the first clock signal ck11_1, and the clock signal line CK12 is loaded with the first clock signal ck12_1.
  • one shift register unit is coupled to four adjacent gate lines. When four gate lines are used as one gate line group, one shift register unit can be coupled to one gate line group.
  • the shift register unit SR1 is coupled to the gate lines GA1 to GA4 respectively
  • the shift register unit SR2 is coupled to the gate lines GA5 to GA8 respectively
  • the shift register unit SR3 is coupled to the gate lines GA9 to GA12 respectively.
  • the unit SR4 is coupled to the gate lines GA13 to GA16 respectively
  • the shift register unit SR5 is coupled to the gate lines GA17 to GA20 respectively
  • the shift register unit SR6 is coupled to the gate lines GA21 to GA24 respectively.
  • the output clock signal terminals CLK_1 to CLK_4 of the shift register units SR1 and SR4 are coupled to the first clock signals ck1_1 to ck4_1 in the first clock signal group, and the output clock signal terminal CLK_1 is coupled to the first clock signal ck1_1 and is connected with The clock signal line CK1 is coupled, the output clock signal terminal CLK_2 is coupled to the first clock signal ck2_1 and coupled to the clock signal line CK2, the output clock signal terminal CLK_3 is coupled to the first clock signal ck3_1 and coupled to the clock signal line CK3, and the output The clock signal terminal CLK_4 is coupled to the first clock signal ck4_1 and coupled to the clock signal line CK4.
  • the output clock signal terminals CLK_1 to CLK_4 of the shift register units SR2 and SR5 are coupled to the first clock signals ck5_1 to ck8_1 in the second clock signal group, and the output clock signal terminal CLK_1 is coupled to the first clock signal ck5_1 and is connected with The clock signal line CK5 is coupled, the output clock signal terminal CLK_2 is coupled to the first clock signal ck6_1 and coupled to the clock signal line CK6, the output clock signal terminal CLK_3 is coupled to the first clock signal ck7_1 and coupled to the clock signal line CK7, and the output The clock signal terminal CLK_4 is coupled to the first clock signal ck8_1 and coupled to the clock signal line CK8.
  • the output clock signal terminals CLK_1 to CLK_4 of the shift register units SR3 and SR6 are coupled to the first clock signals ck9_1 to ck12_1 in the third clock signal group, and the output clock signal terminal CLK_1 is coupled to the first clock signal ck9_1 and is connected with The clock signal line CK9 is coupled, the output clock signal terminal CLK_2 is coupled to the first clock signal ck10_1 and coupled to the clock signal line CK10, the output clock signal terminal CLK_3 is coupled to the first clock signal ck11_1 and coupled to the clock signal line CK11, and the output The clock signal terminal CLK_4 is coupled to the first clock signal ck12_1 and coupled to the clock signal line CK12.
  • each shift register unit also has a control clock signal terminal. Moreover, among each of the three adjacent shift register units, the control clock signal terminal of the first shift register unit is coupled to the first first clock signal in the first clock signal group, and the second shift register unit The control clock signal terminal of the unit is coupled to the first first clock signal in the second clock signal group, and the control clock signal terminal of the third shift register unit is coupled to the first first clock signal in the third clock signal group. a clock signal.
  • the control clock signal terminal CLK_C of the shift register units SR1 and SR4 is coupled to the first clock signal ck1_1 in the first clock signal group and coupled to the clock signal line CK1.
  • control clock signal terminal CLK_C of the shift register units SR2 and SR5 is coupled to the first clock signal ck5_1 in the second clock signal group and coupled to the clock signal line CK5.
  • control clock signal terminal CLK_C of the shift register units SR3 and SR6 is coupled to the first clock signal ck9_1 in the third clock signal group and coupled to the clock signal line CK9.
  • the GAO_C of the previous shift register unit is coupled to the input signal terminal INP of the next shift register unit.
  • the GAO_C of the third shift register unit is coupled to the reset signal terminal RST_PU of the first shift register unit.
  • the shift register unit SR1 may output the first high level of the first clock signal ck1_1 to the gate line GA1 to generate a high level in the signal ga1_1. And the shift register unit SR1 may output the first high level of the first clock signal ck2_1 to the gate line GA2 to generate a high level in the signal ga2_1. And the shift register unit SR1 may output the first high level of the first clock signal ck3_1 to the gate line GA3 to generate a high level in the signal ga3_1. And the shift register unit SR1 may output the first high level of the first clock signal ck4_1 to the gate line GA4 to generate a high level in the signal ga4_1.
  • the shift register unit SR2 may output the first high level of the first clock signal ck5_1 to the gate line GA5 to generate a high level in the signal ga5_1. And the shift register unit SR2 may output the first high level of the first clock signal ck6_1 to the gate line GA6 to generate a high level in the signal ga6_1. And the shift register unit SR2 may output the first high level of the first clock signal ck7_1 to the gate line GA7 to generate a high level in the signal ga7_1. And the shift register unit SR2 may output the first high level of the first clock signal ck8_1 to the gate line GA8 to generate a high level in the signal ga8_1.
  • the shift register unit SR3 may output the first high level of the first clock signal ck9_1 to the gate line GA9 to generate a high level in the signal ga9_1. And the shift register unit SR3 may output the first high level of the first clock signal ck10_1 to the gate line GA10 to generate a high level in the signal ga10_1. And the shift register unit SR3 may output the first high level of the first clock signal ck11_1 to the gate line GA11 to generate a high level in the signal ga11_1. And the shift register unit SR3 may output the first high level of the first clock signal ck12_1 to the gate line GA12 to generate a high level in the signal ga12_1.
  • the shift register unit SR4 may output the second high level of the first clock signal ck1_1 to the gate line GA13 to generate a high level in the second gate scanning signal on the gate line GA13. And the shift register unit SR4 may output the second high level of the first clock signal ck2_1 to the gate line GA14 to generate a high level in the second gate scanning signal on the gate line GA14. And the shift register unit SR4 may output the second high level of the first clock signal ck3_1 to the gate line GA15 to generate a high level in the second gate scanning signal on the gate line GA15. And the shift register unit SR4 may output the second high level of the first clock signal ck4_1 to the gate line GA16 to generate a high level in the second gate scanning signal on the gate line GA16.
  • the shift register unit SR5 may output the second high level of the first clock signal ck5_1 to the gate line GA17 to generate a high level in the second gate scanning signal on the gate line GA17. And the shift register unit SR5 may output the second high level of the first clock signal ck6_1 to the gate line GA18 to generate a high level in the second gate scanning signal on the gate line GA18. And the shift register unit SR5 may output the second high level of the first clock signal ck7_1 to the gate line GA19 to generate a high level in the second gate scanning signal on the gate line GA19. And the shift register unit SR5 may output the second high level of the first clock signal ck8_1 to the gate line GA20 to generate a high level in the second gate scanning signal on the gate line GA20.
  • the shift register unit SR6 may output the second high level of the first clock signal ck9_1 to the gate line GA21 to generate a high level in the second gate scanning signal on the gate line GA21. And the shift register unit SR6 may output the second high level of the first clock signal ck10_1 to the gate line GA22 to generate a high level in the second gate scanning signal on the gate line GA22. And the shift register unit SR6 may output the second high level of the first clock signal ck11_1 to the gate line GA23 to generate a high level in the second gate scanning signal on the gate line GA23. And the shift register unit SR6 may output the second high level of the first clock signal ck12_1 to the gate line GA24 to generate a high level in the second gate scanning signal on the gate line GA24.
  • the pulse corresponding to the high level of the first clock signal can be an effective pulse
  • the pulse corresponding to the low level can be an invalid pulse.
  • the shift register outputs the low level of the first clock signal to generate a low level signal that controls the conduction of the transistor in the signal
  • the pulse corresponding to the low level of the first clock signal can be used as its effective pulse.
  • the pulse corresponding to the high level is regarded as its invalid pulse.
  • the signal timing diagram corresponding to the gate driving circuit shown in FIG. 15 is shown in FIG. 4 .
  • the shift register unit SR1 may output the first high level of the second clock signal ck1_2 to the gate line GA1 to generate a high level in the signal ga1_2.
  • the shift register unit SR1 may output the first high level of the second clock signal ck2_2 to the gate line GA2 to generate a high level in the signal ga2_2.
  • the shift register unit SR1 may output the first high level of the second clock signal ck3_2 to the gate line GA3 to generate a high level in the signal ga3_2.
  • the shift register unit SR1 may output the first high level of the second clock signal ck4_2 to the gate line GA4 to generate a high level in the signal ga4_2.
  • the shift register unit SR2 may output the first high level of the second clock signal ck5_2 to the gate line GA5 to generate a high level in the signal ga5_2. And the shift register unit SR2 may output the first high level of the second clock signal ck6_2 to the gate line GA6 to generate a high level in the signal ga6_2. And the shift register unit SR2 may output the first high level of the second clock signal ck7_2 to the gate line GA7 to generate a high level in the signal ga7_2. And the shift register unit SR2 may output the first high level of the second clock signal ck8_2 to the gate line GA8 to generate a high level in the signal ga8_2.
  • the shift register unit SR3 may output the first high level of the second clock signal ck9_2 to the gate line GA9 to generate a high level in the signal ga9_2. And the shift register unit SR3 may output the first high level of the second clock signal ck10_2 to the gate line GA10 to generate a high level in the signal ga10_2. And the shift register unit SR3 may output the first high level of the second clock signal ck11_2 to the gate line GA11 to generate a high level in the signal ga11_2. And the shift register unit SR3 may output the first high level of the second clock signal ck12_2 to the gate line GA12 to generate a high level in the signal ga12_2.
  • the shift register unit SR4 may output the second high level of the second clock signal ck1_2 to the gate line GA13 to generate a high level in the second gate scanning signal on the gate line GA13. And the shift register unit SR4 may output the second high level of the second clock signal ck2_2 to the gate line GA14 to generate a high level in the second gate scanning signal on the gate line GA14. And the shift register unit SR4 may output the second high level of the second clock signal ck3_2 to the gate line GA15 to generate a high level in the second gate scanning signal on the gate line GA15. And the shift register unit SR4 may output the second high level of the second clock signal ck4_2 to the gate line GA16 to generate a high level in the second gate scanning signal on the gate line GA16.
  • the shift register unit SR5 may output the second high level of the second clock signal ck5_2 to the gate line GA17 to generate a high level in the second gate scanning signal on the gate line GA17. And the shift register unit SR5 may output the second high level of the second clock signal ck6_2 to the gate line GA18 to generate a high level in the second gate scanning signal on the gate line GA18. And the shift register unit SR5 may output the second high level of the second clock signal ck7_2 to the gate line GA19 to generate a high level in the second gate scanning signal on the gate line GA19. And the shift register unit SR5 may output the second high level of the second clock signal ck8_2 to the gate line GA20 to generate a high level in the second gate scanning signal on the gate line GA20.
  • the shift register unit SR6 may output the second high level of the second clock signal ck9_2 to the gate line GA21 to generate a high level in the second gate scanning signal on the gate line GA21. And the shift register unit SR6 may output the second high level of the second clock signal ck10_2 to the gate line GA22 to generate a high level in the second gate scanning signal on the gate line GA22. And the shift register unit SR6 may output the second high level of the second clock signal ck11_2 to the gate line GA23 to generate a high level in the second gate scanning signal on the gate line GA23. And the shift register unit SR6 may output the second high level of the second clock signal ck12_2 to the gate line GA24 to generate a high level in the second gate scanning signal on the gate line GA24.
  • the pulse corresponding to the high level of the second clock signal can be an effective pulse, and the pulse corresponding to the low level can be an invalid pulse.
  • the shift register outputs the low level of the second clock signal to generate a low level signal that controls the conduction of the transistor in the signal
  • the pulse corresponding to the low level of the second clock signal can be used as its effective pulse.
  • the pulse corresponding to the high level is regarded as its invalid pulse.
  • the pull-up circuit 10 is connected to the input signal terminal INP, the overall pull-up node PU and the pull-down node PD of the shift register unit.
  • the pull-up circuit 10 is configured to provide the signal of the input signal terminal INP to the overall pull-up node PU, and in The potential of the pull-down node PD is controlled by the potential of the pull-down node PU.
  • the control circuit 20 is connected to the total pull-up node PU and the pull-down node PD, and is configured to control the potential of the pull-down node PD according to the potential of the total pull-up node PU.
  • the cascade circuit 30 is connected to the total pull-up node PU, the pull-down node PD, the GAO_C and the control clock signal terminal CLK_C of the shift register unit, and the cascade circuit 30 is configured to control the voltage under the control of the potential of the total pull-up node PU.
  • the signal of the clock signal terminal CLK_C is provided to GAO_C, and the potential of GAO_C is pulled down under the control of the potential of the pull-down node PD.
  • the N output circuits 40 are respectively connected to the input signal terminal INP, the pull-down node PD, and the N output clock signal terminals (for example, CLK_1 to CLK_N in FIG. 16 ) of the shift register unit, and N sub-pull-up nodes (for example, PU_1 to PU_N in Figure 16) and N output signal terminals (for example, GAO_1 to GAO_N in Figure 16).
  • the n-th output circuit 40_n is connected to the input signal terminal INP, the pull-down node PD, the n-th output signal terminal GAO_n and the n-th pull-up node PU_n, and is configured to input the signal of the input signal terminal INP to the n-th pull-up node.
  • N is an integer greater than 1
  • n is an integer and 1 ⁇ n ⁇ N.
  • 2 ⁇ N ⁇ 8, for example, N can be 2, 3, 4, 5 or 6.
  • the shift register unit includes 4 output circuits, 4 output clock signal terminals CLK1_1 ⁇ CLK1_4, 4 output signal terminals GAO_1 ⁇ GAO_4 and 4 pull-up nodes PU_1 ⁇ PU_4.
  • the four output circuits included in the shift register unit are respectively a first output circuit 40_1, a second output circuit 40_2, a third output circuit 40_3 and a fourth output circuit 40_4.
  • the shift register unit also includes first to fourth output clock signal terminals CLK_1 to CLK_4, first to fourth output signal terminals GAO_1 to GAO_4, and first to fourth output pull-up nodes PU_1 Node PU_2.
  • Each output circuit is connected to a corresponding output clock signal terminal, a corresponding output signal terminal, and a corresponding pull-up node.
  • the first output circuit 40_1 is connected to the first output clock signal terminal CLK_1, the first output signal terminal GAO_1 and the first output pull-up node PU_1
  • the second output circuit 40_2 is connected to the second output clock signal terminal CLK_2 and the second output signal terminal GAO_2 and the first output pull-up node PU_3, and so on.
  • the pull-up circuit 10 includes an eighteenth transistor M18 , a nineteenth transistor M19 and a twentieth transistor M20 .
  • the gate electrode and the first electrode of the eighteenth transistor M18 are connected to the input signal terminal INP, and the second electrode of the eighteenth transistor M18 is connected to the total pull-up node PU.
  • the input signal terminal INP can be connected to GAO_C, that is, the cascaded output terminal.
  • the gate electrode and the first electrode of the eighteenth transistor M18 are electrically connected together, or they may not be connected together.
  • the gate electrode is connected to GAO_C, and the first electrode connection can turn on the DC of the eighteenth transistor M18.
  • the signal such as the VGH signal, is not limited here.
  • the gate of the nineteenth transistor M19 is connected to the pull-down node, the first electrode of the nineteenth transistor M19 is connected to the reference signal terminal (for example, the first reference signal terminal LVGL) of the shift register unit, and the second terminal of the nineteenth transistor M19 pole is connected to the total pull-up node PU.
  • the gate of the twentieth transistor M20 is connected to the reset signal terminal RST_PU of the shift register unit.
  • the first electrode of the twentieth transistor M20 is connected to the reference signal terminal (for example, the first reference signal terminal LVGL).
  • the second pole is connected to the main pull-up node PU.
  • the control circuit 20 may include an eighth transistor M8 and a ninth transistor M9.
  • the gate electrode and the first electrode of the eighth transistor M8 are connected to the power signal terminal VDD of the shift register unit, and the second electrode of the eighth transistor M8 is connected to the pull-down node PD.
  • the gate of the ninth transistor M9 is connected to the total pull-up node PU, the first electrode of the ninth transistor M9 is connected to the reference signal terminal of the shift register unit (for example, the first reference signal terminal LVGL), and the second terminal of the ninth transistor M9 pole is connected to the pull-down node PD.
  • the input sub-circuit 401 may include a first transistor M1, a second transistor M2, a third transistor M3 and a fourth transistor M4 and a first Capacitor C1.
  • the gate electrode of the first transistor M1 and the first electrode of the first transistor M1 are connected to the input signal terminal INP, and the second electrode of the first transistor M1 is connected to the first partial pull-up node PU_1.
  • the gate of the second transistor M2 is connected to the first pull-up node PU_1, the first electrode of the second transistor M2 is connected to the first output clock signal terminal CLK_1, and the second electrode of the second transistor M2 is connected to the first output signal terminal.
  • GAO_1 the first output clock signal terminal
  • the gate electrode of the third transistor M3 is connected to the pull-down node PD, the first electrode of the third transistor M3 is connected to the reference signal terminal (for example, the first reference signal terminal LVGL) of the shift register unit, and the second electrode of the third transistor M3 is connected to the pull-down node PD.
  • the gate of the fourth transistor M4 is connected to the pull-down node PD, the first electrode of the fourth transistor M4 is connected to the reference signal terminal (for example, the second reference signal terminal VGL) of the shift register unit, and the second electrode of the fourth transistor M4 is connected to to the first output signal terminal GAO_1.
  • the first terminal of the first capacitor C1 is connected to the first pull-up node PU_1, and the second terminal of the first capacitor C1 is connected to the first output signal terminal GAO_1.
  • the second output circuit 40_2 has a similar structure to the first output circuit 40_1, except that it is connected to the second pull-up node PU_2, the second output clock signal terminal CLK_2 and the second output signal terminal GAO_2. As shown in FIG. 17, in the second output circuit 40_2, the gate electrode of the first transistor M1 and the first electrode of the first transistor M1 are connected to the input signal terminal INP, and the second electrode of the first transistor M1 is connected to the second terminal INP. Pull up node PU_2. The gate of the second transistor M2 is connected to the second pull-up node PU_2, the first electrode of the second transistor M2 is connected to the second output clock signal terminal CLK_2, and the second electrode of the second transistor M2 is connected to the second output signal terminal.
  • the first terminal of the first capacitor C1 is connected to the second pull-up node PU_2, and the second terminal of the first capacitor C1 is connected to the second output signal terminal GAO_2.
  • the gate of the third transistor M3 is connected to the pull-down node PD, the first electrode of the third transistor M3 is connected to the first reference signal terminal LVGL, and the second electrode of the third transistor M3 is connected to the second pull-up node PU_2.
  • the gate of the fourth transistor M4 is connected to the pull-down node PD, the first electrode of the fourth transistor M4 is connected to the second reference signal terminal VGL, and the second electrode of the fourth transistor M4 is connected to the second output signal terminal GAO_2.
  • the third output circuit 40_3 has a similar structure to the first output circuit 40_1, except that it is connected to the third pull-up node PU_3, the third output clock signal terminal CLK_3 and the third output signal terminal GAO_3.
  • the gate electrode of the first transistor M1 and the first electrode of the first transistor M1 are connected to the input signal terminal INP, and the second electrode of the first transistor M1 is connected to the third terminal INP.
  • the gate of the second transistor M2 is connected to the third pull-up node PU_3, the first electrode of the second transistor M2 is connected to the third output clock signal terminal CLK_3, and the second electrode of the second transistor M2 is connected to the third output signal terminal.
  • the first terminal of the first capacitor C1 is connected to the third pull-up node PU_3, and the second terminal of the first capacitor C1 is connected to the third output signal terminal GAO_3.
  • the gate of the third transistor M3 is connected to the pull-down node PD, the first electrode of the third transistor M3 is connected to the first reference signal terminal LVGL, and the second electrode of the third transistor M3 is connected to the third partial pull-up node PU_3.
  • the gate of the fourth transistor M4 is connected to the pull-down node PD, the first electrode of the fourth transistor M4 is connected to the second reference signal terminal VGL, and the second electrode of the fourth transistor M4 is connected to the third output signal terminal GAO_3.
  • the fourth output circuit 40_4 has a similar structure to the first output circuit 40_1, except that it is connected to the fourth pull-up node PU_4, the fourth output clock signal terminal CLK_4 and the fourth output signal terminal GAO_4. As shown in FIG. 17, in the fourth output circuit 40_4, the gate electrode of the first transistor M1 and the first electrode of the first transistor M1 are connected to the input signal terminal INP, and the second electrode of the first transistor M1 is connected to the fourth terminal INP. Pull up node PU_4. The gate of the second transistor M2 is connected to the fourth pull-up node PU_4, the first electrode of the second transistor M2 is connected to the fourth output clock signal terminal CLK_4, and the second electrode of the second transistor M2 is connected to the fourth output signal terminal.
  • the first terminal of the first capacitor C1 is connected to the fourth pull-up node PU_4, and the second terminal of the first capacitor C1 is connected to the fourth output signal terminal GAO_4.
  • the gate of the fourth transistor M3 is connected to the pull-down node PD, the first electrode of the fourth transistor M3 is connected to the first reference signal terminal LVGL, and the second electrode of the fourth transistor M3 is connected to the fourth partial pull-up node PU_4.
  • the gate of the fourth transistor M4 is connected to the pull-down node PD, the first electrode of the fourth transistor M4 is connected to the second reference signal terminal VGL, and the second electrode of the fourth transistor M4 is connected to the fourth output signal terminal GAO_4.
  • the output signal terminal GAO_1 of the shift register unit SR1 can output the signal ga1_1, and the output signal terminal GAO_2 can output the signal ga2_1, the output signal terminal GAO_3 can output the signal ga3_1, and the output signal terminal GAO_4 can output the signal ga4_1.
  • the output signal terminal GAO_1 of the shift register unit SR2 can output the signal ga5_1, the output signal terminal GAO_2 can output the signal ga6_1, the output signal terminal GAO_3 can output the signal ga7_1, and the output signal terminal GAO_4 can output the signal ga8_1.
  • the output signal terminal GAO_1 of the shift register unit SR3 can output the signal ga9_1, the output signal terminal GAO_2 can output the signal ga10_1, the output signal terminal GAO_3 can output the signal ga11_1, and the output signal terminal GAO_4 can output the signal ga12_1.
  • the rest are analogous and will not be repeated here.
  • the output signal terminal GAO_1 of the shift register unit SR1 can output the signal ga1_2, and the output signal terminal GAO_2 can output the signal ga2_2, the output signal terminal GAO_3 can output the signal ga3_2, and the output signal terminal GAO_4 can output the signal ga4_2.
  • the output signal terminal GAO_1 of the shift register unit SR2 can output the signal ga5_2, the output signal terminal GAO_2 can output the signal ga6_2, the output signal terminal GAO_3 can output the signal ga7_2, and the output signal terminal GAO_4 can output the signal ga8_2.
  • the output signal terminal GAO_1 of the shift register unit SR3 can output the signal ga9_2, the output signal terminal GAO_2 can output the signal ga10_2, the output signal terminal GAO_3 can output the signal ga11_2, and the output signal terminal GAO_4 can output the signal ga12_2.
  • the rest are analogous and will not be repeated here.
  • the gate drive circuit can realize the working process corresponding to the signal timing diagram shown in Figure 4 and Figure 14.
  • the specific process will not be described again here.
  • other shift register unit structures can also be used to implement the working processes corresponding to the signal timing diagrams shown in Figures 4 and 14, which are not limited here.
  • FIG. 18 The embodiments of the present disclosure provide other implementations, as shown in FIG. 18 , which are modified from the implementations in the above embodiments. Only the differences between this embodiment and the above-mentioned embodiment will be described below, and the similarities will not be described again.
  • control clock signal end of the shift register unit may also use a clock control signal set independently from the first clock signal to improve the corresponding timing signal.
  • the display panel further includes a plurality of clock control lines, and different clock control lines transmit different clock control signals.
  • the shift register unit also has a control clock signal terminal; the driving method also includes: while inputting a plurality of different first clock signals to the gate drive circuit in the display panel, also inputting to the control clock signal terminal of the gate drive circuit A plurality of different first clock control signals.
  • control clock signal end of the shift register unit corresponding to the first gate line group is coupled to the first first clock among the plurality of different first clock control signals.
  • control signal, the control clock signal terminal of the shift register unit corresponding to the second gate line group is coupled to the second first clock control signal among the plurality of different first clock control signals, and the control clock signal terminal of the shift register unit corresponding to the third gate line group is coupled to
  • the control clock signal terminal of the shift register unit is coupled to the third first clock control signal among the plurality of different first clock control signals.
  • the timing of the first first clock control signal is the same as that of the first first clock signal in the first clock signal group, and the timing of the second first clock control signal is the same as that of the first first clock signal in the second clock signal group.
  • the timing of the clock signals is the same, and the timing of the third first clock control signal is the same as that of the first first clock signal in the third clock signal group.
  • the display panel may include three clock control lines CKC1 ⁇ CKC3. Among them, the clock control line CKC1 transmits the first first clock control signal ckc1_1, the clock control line CKC2 transmits the second first clock control signal ckc2_1, and the clock control line CKC3 transmits the third first clock control signal ckc3_1.
  • control clock signal terminals of the shift register units SR1 and SR4 are coupled to the first first clock control signal ckc1_1, and the control clock signal terminals of the shift register units SR1 and SR4 are connected to the clock
  • the control line CKC1 is coupled.
  • the control clock signal terminals of the shift register units SR2 and SR5 are coupled to the second first clock control signal ckc2_1, and the control clock signal terminals of the shift register units SR2 and SR5 are coupled to the clock control line CKC2.
  • the control clock signal terminals of the shift register units SR3 and SR6 are coupled to the third first clock control signal ckc3_1, and the control clock signal terminals of the shift register units SR3 and SR6 are coupled to the clock control line CKC3.
  • the shift register unit SR2 may output the first high level of the first clock signal ck5_1 to the gate line GA5 to generate a high level in the signal ga5_1. And the shift register unit SR2 may output the first high level of the first clock signal ck6_1 to the gate line GA6 to generate a high level in the signal ga6_1. And the shift register unit SR2 may output the first high level of the first clock signal ck7_1 to the gate line GA7 to generate a high level in the signal ga7_1. And the shift register unit SR2 may output the first high level of the first clock signal ck8_1 to the gate line GA8 to generate a high level in the signal ga8_1.
  • the shift register unit SR3 may output the first high level of the first clock signal ck9_1 to the gate line GA9 to generate a high level in the signal ga9_1. And the shift register unit SR3 may output the first high level of the first clock signal ck10_1 to the gate line GA10 to generate a high level in the signal ga10_1. And the shift register unit SR3 may output the first high level of the first clock signal ck11_1 to the gate line GA11 to generate a high level in the signal ga11_1. And the shift register unit SR3 may output the first high level of the first clock signal ck12_1 to the gate line GA12 to generate a high level in the signal ga12_1.
  • the control clock signal end of the shift register unit may also use a clock control signal set independently from the first clock signal to improve the corresponding timing signal.
  • the display panel further includes a plurality of clock control lines, and different clock control lines transmit different clock control signals.
  • the display panel may include three clock control lines CKC1 ⁇ CKC3. Among them, the clock control line CKC1 transmits the first second clock control signal ckc1_2, the clock control line CKC2 transmits the second second clock control signal ckc2_2, and the clock control line CKC3 transmits the third second clock control signal ckc3_2.
  • a shift register unit may also be coupled to a gate line. Furthermore, a plurality of adjacent shift register units are used as a unit group; in each of the three adjacent unit groups, the output clock signal end of the shift register unit of the first unit group is coupled to one of the three clock signal groups. The output clock signal terminal of the first clock signal group and the shift register unit of the second unit group is coupled to the second clock signal group of the three clock signal groups, and the output clock signal terminal of the shift register unit of the third unit group is coupled to The output clock signal terminal is coupled to the third clock signal group among the three clock signal groups.
  • the GAO_C of the first shift register unit is coupled to the input signal terminal INP of the fifth shift register unit.
  • the GAO_C of the ninth shift register unit is coupled to the reset signal terminal RST_PU of the first shift register unit.
  • the output clock signal terminal CLK of the shift register unit SR8 is coupled to the first clock signal ck8_1 in the second clock signal group, that is, the output clock signal terminal CLK of the shift register unit SR8 is coupled to the clock signal line CK8.
  • the output clock signal terminal CLK of the shift register unit SR9 is coupled to the first clock signal ck9_1 in the third clock signal group, that is, the output clock signal terminal CLK of the shift register unit SR9 is coupled to the clock signal line CK9.
  • the output clock signal terminal CLK of the shift register unit SR10 is coupled to the first clock signal ck10_1 in the third clock signal group, that is, the output clock signal terminal CLK of the shift register unit SR10 is coupled to the clock signal line CK10.
  • the output clock signal terminal CLK of the shift register unit SR2 is coupled to the second clock signal ck2_2, that is, the output clock signal terminal CLK of the shift register unit SR2 is coupled to the clock signal line CK2.
  • the output clock signal terminal CLK of the shift register unit SR3 is coupled to the second clock signal ck3_2, that is, the output clock signal terminal CLK of the shift register unit SR3 is coupled to the clock signal line CK3.
  • the output clock signal terminal CLK of the shift register unit SR4 is coupled to the second clock signal ck4_2, that is, the output clock signal terminal CLK of the shift register unit SR4 is coupled to the clock signal line CK4.
  • the output clock signal terminal CLK of the shift register unit SR11 is coupled to the second clock signal ck11_2, that is, the output clock signal terminal CLK of the shift register unit SR11 is coupled to the clock signal line CK11.
  • the output clock signal terminal CLK of the shift register unit SR12 is coupled to the second clock signal ck12_2, that is, the output clock signal terminal CLK of the shift register unit SR12 is coupled to the clock signal line CK12.
  • the shift register unit may include: a pull-up circuit 10 , a control circuit 20 , a cascade circuit 30 and an output circuit 40 .
  • the cascade circuit 30 is connected to the total pull-up node PU, the pull-down node PD, the GAO_C and the control clock signal terminal CLK_C of the shift register unit, and the cascade circuit 30 is configured to control the voltage under the control of the potential of the total pull-up node PU.
  • the signal of the clock signal terminal CLK_C is provided to GAO_C, and the potential of GAO_C is pulled down under the control of the potential of the pull-down node PD.
  • the output circuit 40 is respectively connected to the input signal terminal INP, the pull-down node PD, and the output clock signal terminal CLK, the sub-pull-up node PU_1 and the output signal terminal GAO_O of the shift register unit.
  • the output circuit 40 is connected to the input signal terminal INP, the pull-down node PD, the output signal terminal GAO_O and the sub-pull-up node PU_1, and the output circuit 40 is configured to input the signal of the input signal terminal INP to the sub-pull-up node PU_1, on the sub-pull-up node PU_1.
  • the control circuit 20 may include an eighth transistor M8 and a ninth transistor M9.
  • the gate electrode and the first electrode of the eighth transistor M8 are connected to the power signal terminal VDD of the shift register unit, and the second electrode of the eighth transistor M8 is connected to the pull-down node PD.
  • the gate of the ninth transistor M9 is connected to the total pull-up node PU, the first electrode of the ninth transistor M9 is connected to the reference signal terminal of the shift register unit (for example, the first reference signal terminal LVGL), and the second terminal of the ninth transistor M9 pole is connected to the pull-down node PD.
  • the output signal terminal GAO of the shift register unit SR1 can output the signal ga1_1.
  • the output signal terminal GAO of the shift register unit SR2 can output the signal ga2_1.
  • the output signal terminal GAO of the shift register unit SR3 can output the signal ga3_1.
  • the output signal terminal GAO of the shift register unit SR9 can output the signal ga9_1.
  • the output signal terminal GAO of the shift register unit SR10 can output the signal ga10_1.
  • the output signal terminal GAO of the shift register unit SR11 can output the signal ga11_1.
  • the output signal terminal GAO of the shift register unit SR12 can output the signal ga12_1.
  • the rest are analogous and will not be repeated here.
  • the output signal terminal GAO of the shift register unit SR1 can output the signal ga1_2.
  • the output signal terminal GAO of the shift register unit SR2 can output the signal ga2_2.
  • the output signal terminal GAO of the shift register unit SR3 can output the signal ga3_2.
  • the output signal terminal GAO of the shift register unit SR9 can output the signal ga9_2.
  • the output signal terminal GAO of the shift register unit SR10 can output the signal ga10_2.
  • the output signal terminal GAO of the shift register unit SR11 can output the signal ga11_2.
  • the output signal terminal GAO of the shift register unit SR12 can output the signal ga12_2.
  • the rest are analogous and will not be repeated here.
  • the gate drive circuit can realize the working process corresponding to the signal timing diagram shown in Figure 4 and Figure 14.
  • the specific process will not be described again here.
  • other shift register unit structures can also be used to implement the working processes corresponding to the signal timing diagrams shown in Figures 4 and 14, which are not limited here.
  • embodiments of the present disclosure may be provided as methods, systems, or computer program products. Accordingly, the present disclosure may take the form of an entirely hardware embodiment, an entirely software embodiment, or an embodiment that combines software and hardware aspects. Furthermore, the present disclosure may take the form of a computer program product embodied on one or more computer-usable storage media (including, but not limited to, disk storage, CD-ROM, optical storage, etc.) having computer-usable program code embodied therein.
  • computer-usable storage media including, but not limited to, disk storage, CD-ROM, optical storage, etc.
  • These computer program instructions may also be loaded onto a computer or other programmable data processing device, causing a series of operating steps to be performed on the computer or other programmable device to produce computer-implemented processing, thereby executing on the computer or other programmable device.
  • Instructions provide steps for implementing the functions specified in a process or processes of a flowchart diagram and/or a block or blocks of a block diagram.

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Abstract

一种显示面板（100）的驱动方法及显示装置，驱动方法包括：获取当前显示帧的原始显示数据（S100）；在确定采用第一驱动模式时，向显示面板（100）中的栅线（GA，GA1~GA12）加载第一栅极扫描信号（GA1_1~GA12_1），并根据将原始显示数据进行删除部分数据处理后得到的目标显示数据，对显示面板（100）中的数据线（DA，DA1~DA7）加载数据电压，以使显示面板（100）中的各子像素充入数据电压（S200）；其中，针对多条栅线（GA，GA1~GA12）中的至少一条栅线（GA1，…，GA12），栅线（GA1，…，GA12）上加载的第一栅极扫描信号（GA1_1，…，GA12_1）的有效脉冲与相邻的上一条栅线（GA1，…，GA12）上加载的第一栅极扫描信号（GA1_1，…，GA12_1）的有效脉冲之间具有第一交叠时长（t11，t12，t13，t14，…），且栅线（GA1，…，GA12）上加载的第一栅极扫描信号（GA1_1，…，GA12_1）的有效脉冲与相邻的下一条栅线（GA1，…，GA12）上加载的第一栅极扫描信号（GA1_1，…，GA12_1）的有效脉冲之间具有第二交叠时长（t21，t22，t23，t24，…），第一交叠时长（t11，t12，t13，t14，…）与第二交叠时长（t21，t22，t23，t24，…）不同。

Description

显示面板的驱动方法及显示装置 技术领域
本公开涉及显示技术领域，特别涉及显示面板的驱动方法及显示装置。
背景技术
在诸如液晶显示器(Liquid Crystal Display，LCD)和有机发光二极管(Organic Light-Emitting Diode，OLED)显示器中，一般包括多个像素单元。每个像素单元可以包括：多个不同颜色的子像素。通过控制每个子像素对应的亮度，从而混合出所需显示的色彩来显示彩色图像。
发明内容
本公开实施例提供的显示面板的驱动方法，包括：
获取当前显示帧的原始显示数据；
在确定采用第一驱动模式时，向所述显示面板中的栅线加载第一栅极扫描信号，并根据将所述原始显示数据进行删除部分数据处理后得到的目标显示数据，对所述显示面板中的数据线加载数据电压，以使所述显示面板中的各子像素充入数据电压；
其中，所述显示面板包括多条所述栅线，针对多条所述栅线中的至少一条所述栅线，所述栅线上加载的第一栅极扫描信号的有效脉冲与相邻的上一条栅线上加载的第一栅极扫描信号的有效脉冲之间具有第一交叠时长，且所述栅线上加载的第一栅极扫描信号的有效脉冲与相邻的下一条栅线上加载的第一栅极扫描信号的有效脉冲之间具有第二交叠时长，所述第一交叠时长与所述第二交叠时长不同。
在一些示例中，针对第2k条栅线，所述第2k条栅线对应的第一交叠时长小于第二交叠时长；其中，k为大于0的整数。
在一些示例中，所述第2k条栅线对应的第一交叠时长相同；和/或，所述 第2k条栅线对应的第二交叠时长相同。
在一些示例中，所述第2k条栅线对应的第二交叠时长是第一交叠时长的偶数倍。
在一些示例中，针对第2m+1条栅线，所述第2m+1条栅线对应的第一交叠时长大于第二交叠时长；其中，m为大于0的整数。
在一些示例中，所述第2m+1条栅线对应的第一交叠时长相同；和/或，所述第2m+1条栅线对应的第二交叠时长相同。
在一些示例中，所述第2m+1条栅线对应的第一交叠时长是第二交叠时长的偶数倍。
在一些示例中，显示面板包括多条所述栅线，多条所述栅线中至少以4条栅线为一个栅线组，每一所述栅线组中的栅线上加载的第一栅极扫描信号的有效脉冲的开始时刻，按照所述栅线组中的第一条栅线、第三条栅线、第二条栅线以及第四条栅线的次序依次出现。
在一些示例中，所述显示面板包括多个子像素行；所述多个子像素行分为多个子像素行组，每个所述子像素行组包括间隔N个子像素行的子像素行；N为大于0的整数；
所述目标显示数据包括对应一个所述子像素行组中各子像素的显示数据。
在一些示例中，所述多个子像素行组包括第一子像素行组和第二子像素行组；所述第一子像素行组包括第奇数个子像素行，所述第二子像素行组包括第偶数个子像素行；
所述当前显示帧为连续的多个显示中的第奇数个显示帧，所述目标显示数据包括对应所述第一子像素行组或所述第二子像素行组中各子像素的显示数据；和/或，
所述当前显示帧为连续的多个显示中的第偶数个显示帧，所述目标显示数据包括对应所述第一子像素行组或所述第二子像素行组中各子像素的显示数据。
在一些示例中，同一列中相邻的两个子像素共用一个数据电压。
在一些示例中，所述向所述显示面板中的栅线加载第一栅极扫描信号，包括：
向所述显示面板中的栅极驱动电路输入多个不同的第一时钟信号，以将所述第一时钟信号中的有效脉冲作为所述第一栅极扫描信号的有效脉冲加载到所述栅线上。
在一些示例中，所述栅极驱动电路包括多个移位寄存器单元；所述移位寄存器单元具有输出时钟信号端；
所述多个不同的第一时钟信号分为三个时钟信号组；相邻的三个栅线组中，第一个栅线组对应的移位寄存器单元的输出时钟信号端耦接所述三个时钟信号组中的第一个时钟信号组，第二个栅线组对应的移位寄存器单元的输出时钟信号端耦接所述三个时钟信号组中的第二个时钟信号组，第三个栅线组对应的移位寄存器单元的输出时钟信号端耦接所述三个时钟信号组中的第三个时钟信号组。
在一些示例中，所述多个不同的第一时钟信号包括12个第一时钟信号；所述12个第一时钟信号分为三个时钟信号组，每一所述时钟信号组中，每个所述第一时钟信号的有效脉冲按照所述时钟信号组中的第1个第一时钟信号、第3个第一时钟信号、第2个第一时钟信号以及第4个第一时钟信号的次序依次出现；
所述第一个时钟信号组中的第4个第一时钟信号的有效脉冲的开始时刻位于所述第二个时钟信号组中的第1个第一时钟信号的有效脉冲的开始时刻之前；并且，所述第二个时钟信号组中的第4个第一时钟信号的有效脉冲的开始时刻位于所述第三个时钟信号组中的第1个第一时钟信号的有效脉冲的开始时刻之前。
在一些示例中，同一所述时钟信号组中，所述第1个第一时钟信号和所述第4个第一时钟信号的相位相反。
在一些示例中，所述第一个时钟信号组和所述第二个时钟信号组中同一次序出现的时钟信号的相位相差2π/3；所述第二个时钟信号组和所述第三个 时钟信号组中同一次序出现的时钟信号的相位相差2π/3。
在一些示例中，所述移位寄存器单元还具有控制时钟信号端；相邻的三个栅线组中，所述第一个栅线组对应的移位寄存器单元的控制时钟信号端耦接所述第一个时钟信号组中的第1个第一时钟信号，所述第二个栅线组对应的移位寄存器单元的控制时钟信号端耦接所述第二个时钟信号组中的第1个第一时钟信号，所述第三个栅线组对应的移位寄存器单元的控制时钟信号端耦接所述第三个时钟信号组中的第1个第一时钟信号。
在一些示例中，所述移位寄存器单元还具有控制时钟信号端；所述驱动方法还包括：
在向所述显示面板中的栅极驱动电路输入多个不同的第一时钟信号的同时，还向所述栅极驱动电路的控制时钟信号端输入多个不同的第一时钟控制信号。
在一些示例中，相邻的三个栅线组中，所述第一个栅线组对应的移位寄存器单元的控制时钟信号端耦接所述多个不同的第一时钟控制信号中的第1个第一时钟控制信号，所述第二个栅线组对应的移位寄存器单元的控制时钟信号端耦接所述多个不同的第一时钟控制信号中的第2个第一时钟控制信号，所述第三个栅线组对应的移位寄存器单元的控制时钟信号端耦接所述多个不同的第一时钟控制信号中的第3个第一时钟控制信号；
所述第1个第一时钟控制信号与所述第一个时钟信号组中的第1个第一时钟信号的时序相同，所述第2个第一时钟控制信号与所述第二个时钟信号组中的第1个第一时钟信号的时序相同，所述第3个第一时钟控制信号与所述第三个时钟信号组中的第1个第一时钟信号的时序相同。
在一些示例中，在确定采用第二驱动模式时，向所述显示面板中的栅线加载第二栅极扫描信号，并直接根据所述原始显示数据，对所述数据线加载数据电压，以使所述显示面板中的各子像素充入数据电压；
每相邻的两条栅线上加载的第二栅极扫描信号的有效脉冲的开始时刻之间的差值相同。
本公开实施例提供的显示装置，包括：
显示面板；
控制器，被配置为获取当前显示帧的原始显示数据；在确定采用第一驱动模式时，向所述显示面板中的栅线加载第一栅极扫描信号，并根据将所述原始显示数据进行删除部分数据处理后得到的目标显示数据，对所述显示面板中的数据线加载数据电压，以使所述显示面板中的各子像素充入数据电压；
其中，所述显示面板包括多条所述栅线，针对多条所述栅线中的至少一条所述栅线，所述栅线上加载的第一栅极扫描信号的有效脉冲与相邻的上一条栅线上加载的第一栅极扫描信号的有效脉冲之间具有第一交叠时长，且所述栅线上加载的第一栅极扫描信号的有效脉冲与相邻的下一条栅线上加载的第一栅极扫描信号的有效脉冲之间具有第二交叠时长，所述第一交叠时长与所述第二交叠时长不同。
在一些示例中，所述控制器包括：系统控制器和时序控制器；
所述系统控制器被配置为获取当前显示帧的原始显示数据；在确定采用第一驱动模式时，将所述原始显示数据进行删除部分数据处理后得到的目标显示数据发送给所述时序控制器；
所述时序控制器被配置为将接收到的目标显示数据发送给所述源极驱动电路；
所述源极驱动电路被配置为根据接收到的目标显示数据，对所述显示面板中的数据线加载数据电压。
在一些示例中，所述控制器包括：系统控制器和时序控制器；
所述系统控制器被配置为获取当前显示帧的原始显示数据；并将所述原始显示数据发送给所述时序控制器；
所述时序控制器被配置为在确定采用第一驱动模式时，将所述原始显示数据进行删除部分数据处理后得到的目标显示数据发送给所述源极驱动电路；
所述源极驱动电路被配置为根据接收到的目标显示数据，对所述显示面板中的数据线加载数据电压。
在一些示例中，所述控制器包括：系统控制器和时序控制器；
所述系统控制器被配置为获取当前显示帧的原始显示数据；并将所述原始显示数据发送给所述时序控制器；
所述时序控制器被配置为将接收到的所述原始显示数据发送给所述源极驱动电路；
所述源极驱动电路被配置为在确定采用第一驱动模式时，将所述原始显示数据进行删除部分数据处理后得到的目标显示数据，并根据所述目标显示数据，对所述显示面板中的数据线加载数据电压。
在一些示例中，所述显示面板还包括：接收多个不同的第一时钟信号的栅极驱动电路；所述多个不同的第一时钟信号分为三个时钟信号组；
所述栅极驱动电路包括多个移位寄存器单元；其中，一个所述移位寄存器单元耦接相邻的多条栅线；
每相邻的三个所述移位寄存器单元中，第一个移位寄存器单元的输出时钟信号端耦接所述三个时钟信号组中的第一个时钟信号组，第二个移位寄存器单元的输出时钟信号端耦接所述三个时钟信号组中的第二个时钟信号组，第三个移位寄存器单元的输出时钟信号端耦接所述三个时钟信号组中的第三个时钟信号组。
在一些示例中，每相邻的三个所述移位寄存器单元中，第一个移位寄存器单元的控制时钟信号端耦接所述第一个时钟信号组中的第1个第一时钟信号，第二个移位寄存器单元的控制时钟信号端耦接所述第二个时钟信号组中的第1个第一时钟信号，第三个移位寄存器单元的控制时钟信号端耦接所述第三个时钟信号组中的第1个第一时钟信号。
在一些示例中，每相邻的三个所述移位寄存器单元中，第一个移位寄存器单元的控制时钟信号端耦接多个不同的时钟控制信号中的第1个第一时钟控制信号，第二个移位寄存器单元的控制时钟信号端耦接所述多个不同的时钟控制信号中的第2个第一时钟控制信号，第三个移位寄存器单元的控制时钟信号端耦接所述多个不同的时钟控制信号中的第3个第一时钟控制信号。
在一些示例中，所述移位寄存器单元包括：
上拉电路，连接至所述移位寄存器单元的输入信号端、总上拉节点和下拉节点，所述上拉电路被配置为将输入信号端的信号提供至所述总上拉节点，并在所述下拉节点的电位的控制下下拉所述总上拉节点的电位；
控制电路，连接至所述总上拉节点和所述下拉节点，所述控制电路被配置为根据所述总上拉节点的电位来控制所述下拉节点的电位；
级联电路，连接至所述总上拉节点、所述下拉节点以及所述移位寄存器单元的和控制时钟信号端，所述级联电路被配置为在所述总上拉节点的电位的控制下将所述控制时钟信号端的信号提供至所述，以及在所述下拉节点的电位的控制下下拉所述的电位；
N个输出电路，分别连接至所述输入信号端、所述下拉节点以及所述移位寄存器单元的N个输出时钟信号端、N个分上拉节点和N个输出信号端，其中第n输出电路连接至所述输入信号端、所述下拉节点、第n输出信号端和第n分上拉节点，并且被配置为将所述输入信号端的信号输入至所述第n分上拉节点，在第n分上拉节点的电位的控制下将所述第n输出时钟信号端的信号提供至第n输出信号端，以及在所述下拉节点的电位的控制下下拉所述第n输出信号端的电位，其中N为大于1的整数，n为整数且1≤n≤N。
在一些示例中，所述显示面板还包括：接收多个不同的第一时钟信号的栅极驱动电路；所述多个不同的第一时钟信号分为三个时钟信号组；
所述栅极驱动电路包括多个移位寄存器单元；其中，一个所述移位寄存器单元耦接一条栅线；
以相邻的多个移位寄存器单元为一个单元组；每相邻的三个所述单元组中，第一个单元组的移位寄存器单元的输出时钟信号端耦接所述三个时钟信号组中的第一个时钟信号组，第二个单元组的移位寄存器单元的输出时钟信号端耦接所述三个时钟信号组中的第二个时钟信号组，第三个单元组的移位寄存器单元的输出时钟信号端耦接所述三个时钟信号组中的第三个时钟信号组。
在一些示例中，所述移位寄存器单元包括：上拉电路，连接至所述移位寄存器单元的输入信号端、总上拉节点和下拉节点，所述上拉电路被配置为将输入信号端的信号提供至所述总上拉节点，并在所述下拉节点的电位的控制下下拉所述总上拉节点的电位；
控制电路，连接至所述总上拉节点和所述下拉节点，所述控制电路被配置为根据所述总上拉节点的电位来控制所述下拉节点的电位；
级联电路，连接至所述总上拉节点、所述下拉节点以及所述移位寄存器单元的和控制时钟信号端，所述级联电路被配置为在所述总上拉节点的电位的控制下将所述控制时钟信号端的信号提供至所述，以及在所述下拉节点的电位的控制下下拉所述的电位；
输出电路，分别连接至所述输入信号端、所述下拉节点以及所述移位寄存器单元的输出时钟信号端、分上拉节点和输出信号端，所述输出电路被配置为将所述输入信号端的信号输入至所述分上拉节点，在所述分上拉节点的电位的控制下将所述输出时钟信号端的信号提供至所述输出信号端，以及在所述下拉节点的电位的控制下下拉所述输出信号端的电位。
在一些示例中，所述显示面板包括：
多个子像素；其中，所述多个子像素划分为多个子像素组；每个所述子像素组包括相同行中相邻的两个子像素；
多条栅线；其中，每一个子像素行对应两条栅线；所述子像素组中的一个子像素耦接对应的两条栅线中的一条栅线，另一个子像素耦接对应的两条栅线中的另一条栅线；
多条数据线；其中，每相邻两条所述数据线之间设置一列子像素组，且针对相邻的两条数据线，第一条数据线耦接设置于所述两条数据线之间的一列子像素组中靠近第二条数据线的一列子像素，所述第二条数据线耦接设置于所述两条数据线之间的一列子像素组中靠近所述第一条数据线的一列子像素。
附图说明
图1为本公开实施例中的显示装置的一些结构示意图；
图2为本公开实施例中的显示面板的一些结构示意图；
图3为本公开实施例中的栅极驱动电路的一些结构示意图；
图4为本公开实施例中的一些信号时序图；
图5为本公开实施例中的另一些信号时序图；
图6为本公开实施例中的显示面板中的子像素的一些结构示意图；
图7为本公开实施例中的显示面板中的子像素的另一些结构示意图；
图8为本公开实施例中的又一些信号时序图；
图9为本公开实施例中的显示面板中的子像素的又一些结构示意图；
图10为本公开实施例中的显示面板的驱动方法的流程图；
图11为本公开实施例中的又一些信号时序图；
图12为本公开实施例中的又一些信号时序图；
图13为本公开实施例中的显示面板中的子像素的又一些结构示意图；
图14为本公开实施例中的又一些信号时序图；
图15为本公开实施例中的栅极驱动电路的另一些结构示意图；
图16为本公开实施例中的移位寄存器单元的一些结构示意图；
图17为本公开实施例中的移位寄存器单元的一些具体结构示意图；
图18为本公开实施例中的栅极驱动电路的又一些结构示意图；
图19为本公开实施例中的又一些信号时序图；
图20为本公开实施例中的又一些信号时序图；
图21为本公开实施例中的栅极驱动电路的又一些结构示意图；
图22为本公开实施例中的移位寄存器单元的又一些结构示意图；
图23为本公开实施例中的移位寄存器单元的又一些具体结构示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公 开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。并且在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的耦接，而是可以包括电性的耦接，不管是直接的还是间接的。
需要注意的是，附图中各图形的尺寸和形状不反映真实比例，目的只是示意说明本公开内容。并且自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。
在本公开一些实施例中，参见图1以及图2所示，显示装置可以包括显示面板100和控制器400。其中，显示面板100可以包括多个阵列排布的像素单元。示例性地，每个像素单元包括多种不同颜色的子像素。每个子像素中可以包括晶体管和像素电极。例如，像素单元可以包括红色子像素，绿色子像素以及蓝色子像素，这样可以通过红绿蓝进行混色，以实现彩色显示。或者，像素单元也可以包括红色子像素，绿色子像素、蓝色子像素以及白色子像素，这样可以通过红绿蓝白进行混色，以实现彩色显示。当然，在实际应用中，像素单元中的子像素的发光颜色可以根据实际应用环境来设计确定，在此不作限定。下面以像素单元包括红色子像素，绿色子像素以及蓝色子像素为例进行说明。
在本公开一些实施例中，如图1与图2所示，多条栅线GA(例如，GA1～GA12)、多条数据线DA(例如，DA1、DA2、DA3、DA4、DA5、DA6、 DA7)、栅极驱动电路110以及源极驱动电路120。栅极驱动电路110分别与栅线GA(例如，GA1、GA2、GA3、GA4、GA5、GA6、GA7、GA8、GA9、GA10、GA11、GA12)耦接，源极驱动电路120可以分别与数据线DA(例如，DA1、DA2、DA3、DA4、DA5、DA6、DA7)耦接。其中，控制器400可以向栅极驱动电路110输入控制信号，从而使栅极驱动电路110向栅线GA(例如，GA1、GA2、GA3、GA4、GA5、GA6、GA7、GA8、GA9、GA10、GA11、GA12)输入信号，以驱动栅线GA(例如，GA1、GA2、GA3、GA4、GA5、GA6、GA7、GA8、GA9、GA10、GA11、GA12)。以及，控制器400可以在当前显示帧中获取待显示画面的原始显示数据，并向源极驱动电路120发送所需要显示的显示数据，可以使源极驱动电路120根据显示数据向显示面板中的数据线DA(例如，DA1、DA2、DA3、DA4、DA5、DA6、DA7)加载数据电压，从而对子像素充电，使子像素充入相应的数据电压，实现画面显示功能。
在本公开一些实施例中，源极驱动电路120可以设置为多个，不同源极驱动电路耦接不同的数据线。例如，如图1所示，源极驱动电路120可以设置为2个，其中一个源极驱动电路120耦接一半数量的数据线，另一个源极驱动电路120耦接另一半数量的数据线。当然，源极驱动电路120也可以设置3个、4个、或更多个，其可以根据实际应用的需求进行设计确定，在此不作限定。另外，需要说明的是，栅极驱动电路可以如图1所示设置为显示面板两侧设置，并且显示面板两侧的栅极驱动电路可以共同驱动同一条栅线，也可以仅仅在显示面板的一侧设置栅极驱动电路，或者也可以是显示面板两侧的栅极驱动电路分别驱动不同行子像素对应的栅线。本公开实施例中，显示面板中设置的栅极驱动电路的个数在此不做进一步的限定，其可以根据实际应用的需求进行确定。
在本公开一些实施例中，每个像素单元包括多个子像素。例如，像素单元可以包括红色子像素，绿色子像素以及蓝色子像素，这样可以通过红绿蓝进行混色，以实现彩色显示。或者，像素单元也可以包括红色子像素，绿色 子像素、蓝色子像素以及白色子像素，这样可以通过红绿蓝白进行混色，以实现彩色显示。当然，在实际应用中，像素单元中的子像素的发光颜色可以根据实际应用环境来设计确定，在此不作限定。
在本公开一些实施例中，如图2所示，可以使每一个子像素行对应两条栅线，这样可以使本公开中像素阵列排布为双栅结构，以减少一半的数据线(即包含相邻两列像素之间有的数据线，有的相邻两列像素之间不包括数据线)。例如，第一个子像素行对应栅线GA1、GA2，第二个子像素行对应栅线GA3、GA4，第三个子像素行对应栅线GA5、GA6，第四个子像素行对应栅线GA7、GA8，第五个子像素行对应栅线GA9、GA10，第六个子像素行对应栅线GA11、GA12。
在本公开一些实施例中，可以将显示面板中的多个子像素划分为多个子像素组，每个子像素组可以包括相同行中相邻的两个子像素。并且，子像素组中的一个子像素耦接对应的两条栅线中的一条栅线，另一个子像素耦接对应的两条栅线中的另一条栅线。示例性地，如图2所示，第一个子像素行中，可以使红色子像素R11和绿色子像素G11为一个子像素组，并且红色子像素R11耦接栅线GA2，绿色子像素G11耦接栅线GA1。可以使蓝色子像素B11和红色子像素R12为一个子像素组，并且蓝色子像素B11耦接栅线GA2，红色子像素R12耦接栅线GA1。可以使绿色子像素G12和蓝色子像素B12为一个子像素组，并且绿色子像素G12耦接栅线GA2，蓝色子像素B12耦接栅线GA1。可以使红色子像素R13和绿色子像素G13为一个子像素组，并且红色子像素R13耦接栅线GA2，绿色子像素G13耦接栅线GA1。可以使蓝色子像素B13和红色子像素R14为一个子像素组，并且蓝色子像素B13耦接栅线GA2，红色子像素R14耦接栅线GA1。可以使绿色子像素G14和蓝色子像素B14为一个子像素组，并且绿色子像素G14耦接栅线GA2，蓝色子像素B14耦接栅线GA1。
并且，第二个子像素行中，可以使红色子像素R21和绿色子像素G21为一个子像素组，并且红色子像素R21耦接栅线GA4，绿色子像素G21耦接栅 线GA3。可以使蓝色子像素B21和红色子像素R22为一个子像素组，并且蓝色子像素B21耦接栅线GA4，红色子像素R22耦接栅线GA3。可以使绿色子像素G22和蓝色子像素B22为一个子像素组，并且绿色子像素G22耦接栅线GA4，蓝色子像素B22耦接栅线GA3。可以使红色子像素R23和绿色子像素G23为一个子像素组，并且红色子像素R23耦接栅线GA4，绿色子像素G23耦接栅线GA3。可以使蓝色子像素B23和红色子像素R24为一个子像素组，并且蓝色子像素B23耦接栅线GA4，红色子像素R24耦接栅线GA3。可以使绿色子像素G24和蓝色子像素B24为一个子像素组，并且绿色子像素G24耦接栅线GA4，蓝色子像素B24耦接栅线GA3。其余子像素行同理划分子像素组，在此不作赘述。
在本公开一些实施例中，可以使每相邻两条数据线之间设置一列子像素组，且针对相邻的两条数据线，第一条数据线耦接设置于两条数据线之间的一列子像素组中靠近第二条数据线的一列子像素，或者说，与第一条数据线相邻的子像素，这些子像素是与第二条数据线耦接的，第二条数据线耦接设置于两条数据线之间的一列子像素组中靠近第一条数据线的一列子像素，或者说，与第二条数据线相邻的子像素，这些子像素是与第一条数据线耦接的。也可以说，相邻两列子像素设置在相邻两条数据线之间。这样可以降低源极驱动电路的功耗。示例性地，如图2所示，可以使数据线DA1和DA2之间设置第一列子像素组LX1，可以使数据线DA2和DA3之间设置第二列子像素组LX2，可以使数据线DA3和DA4之间设置第三列子像素组LX3，可以使数据线DA4和DA5之间设置第四列子像素组LX4，可以使数据线DA5和DA6之间设置第五列子像素组LX5，以及可以使数据线DA6和DA7之间设置第六列子像素组LX6。
在本公开一些实施例中，针对第一列子像素组LX1：数据线DA1耦接第一列子像素组LX1中靠近数据线DA2的一列子像素(即绿色子像素G11～G61)。数据线DA2耦接第一列子像素组LX1中靠近数据线DA1的一列子像素(即红色子像素R11～R61)。
在本公开一些实施例中，针对第二列子像素组LX2：数据线DA2耦接第二列子像素组LX2中靠近数据线DA3的一列子像素(即红色子像素R12～R62)。数据线DA3耦接第二列子像素组LX2中靠近数据线DA2的一列子像素(即蓝色子像素B11～B61)。
其余子像素组同理耦接数据线，在此不作赘述。
需要说明的是，本公开实施例中的显示面板可以为液晶显示面板。示例性地，液晶显示面板一般包括对盒的上基板和下基板，以及封装在上基板和下基板之间的液晶分子。在显示画面时，由于加载在各子像素的像素电极上的数据电压和公共电极上的公共电极电压之间具有电压差，该电压差可以形成电场，从而使液晶分子在该电场的作用下进行偏转。由于不同强度的电场使液晶分子的偏转程度不同，从而导致子像素的透过率不同，以使子像素实现不同灰阶的亮度，进而实现画面显示。当然，本公开实施例中的显示面板可以为OLED显示面板，在此不作限定。
灰阶，一般是将最暗与最亮之间的亮度变化区分为若干份，以便于进行屏幕亮度管控。例如，以显示的图像由红、绿、蓝三种颜色组成，其中每一个颜色都可以显现出不同的亮度级别，并且不同亮度层次的红、绿、蓝组合起来，可以形成不同的色彩。例如，液晶显示面板的灰阶位数为6bit，则红、绿、蓝这三种颜色分别具有64(即2 6)个灰阶，这64个灰阶值分别为0～63。液晶显示面板的灰阶位数为8bit，则红、绿、蓝这三种颜色分别具有256(即2 8)个灰阶，这256个灰阶值分别为0～255。液晶显示面板的灰阶位数为10bit，则红、绿、蓝这三种颜色分别具有1024(即2 10)个灰阶，这1024个灰阶值分别为0～1023。液晶显示面板的灰阶位数为12bit，则红、绿、蓝这三种颜色分别具有4096(即2 12)个灰阶，这4096个灰阶值分别为0～4093。
以一个子像素为例，Vcom代表公共电极电压。其中，在该子像素的像素电极中输入的数据电压大于公共电极电压Vcom时，可以使该子像素处的液晶分子为正极性，则该子像素中的数据电压对应的极性为正极性。在子像素的像素电极中输入的数据电压小于公共电极电压Vcom时，可以使该子像素 处的液晶分子为负极性，则该子像素中的数据电压对应的极性为负极性。例如，公共电极电压可以为8.3V，若在该子像素SPX的像素电极中输入了8.8V～16V的数据电压，可以使该子像素SPX处的液晶分子为正极性，则8.8V～16V的数据电压为对应正极性的数据电压。若在该子像素SPX的像素电极中输入了0.6V～7.8V的数据电压，可以使该子像素SPX处的液晶分子为负极性，则0.6V～7.8V的数据电压为对应负极性的数据电压。示例性地，以8bit的0～255灰阶为例，若在子像素SPX的像素电极中输入16V的数据电压时，该子像素SPX可以采用正极性的数据电压实现最大灰阶值(即255灰阶值)的亮度。若在子像素SPX的像素电极中输入0.6V的数据电压时，该子像素SPX可以采用负极性的数据电压实现最大灰阶值(即255灰阶值)的亮度。需要说明的是，0灰阶值的数据电压与公共电极电压之间可能具有电压差，例如，公共电极电压为8.3V，对应0灰阶值的正极性的数据电压可以为8.8V，对应0灰阶值的负极性的数据电压可以为7.8V。这样可以根据控制子像素对应的极性，使显示面板实现帧翻转方式、列翻转方式、行翻转方式、点翻转方式等。
当然，0灰阶值的数据电压与公共电极电压也可以相同。在实际应用中，可以根据实际应用的需要进行确定，在此不作限定。
在本公开一些实施例中，显示面板还可以包括多条时钟信号线，并且该多条时钟信号线与栅极驱动电路耦接。这样可以通过时钟信号线向栅极驱动电路输入相应的时钟信号，从而对栅线加载信号。示例性地，如图3所示，显示面板还可以包括12条时钟信号线CK1～CK12，该12条时钟信号线CK1～CK12与栅极驱动电路120耦接。示例性地，若显示面板采用单个栅极驱动电路设计，则该栅极驱动电路可以耦接12条时钟信号线CK1～CK12。若显示面板采用双栅极驱动电路设计，则每一个栅极驱动电路可以耦接12条时钟信号线CK1～CK12。需要说明的是，图3仅是以12条时钟信号线为例进行说明，在实际应用中，时钟信号线的具体数量可以根据实际应用的需求进行确定，在此不作限定，例如也可以是2的整数倍的其他数量的时钟信号线， 如2、4、6、8、10等等的条数的时钟信号线。
在本公开一些实施例中，可以获取当前显示帧的原始显示数据，在确定采用第二驱动模式时，可以向显示面板中的栅线加载第二栅极扫描信号，并直接根据原始显示数据，对数据线加载数据电压，以使显示面板中的各子像素充入数据电压。其中，每相邻的两条栅线上加载的第二栅极扫描信号的有效脉冲的开始时刻之间的差值相同。示例性地，控制器400可以通过时钟信号线向显示面板中的栅极驱动电路输入多个不同的第二时钟信号，以将第二时钟信号中的有效脉冲作为第二栅极扫描信号的有效脉冲加载到栅线上，从而可以逐行驱动显示面板中的栅线，以逐行打开子像素中的晶体管。并且，控制器400可以在当前显示帧中获取待显示画面的原始显示数据(该原始显示数据包括每一个子像素一一对应的携带有相应灰阶值的数据电压的数字信号形式。这样可以根据各子像素的显示数据，确定各子像素对应的灰阶值。这样可以根据确定出的灰阶值得到每个子像素对应的目标数据电压。)并将原始显示数据发送给源极驱动电路120，以使源极驱动电路120根据接收到的原始显示数据向显示面板中的数据线加载数据电压，从而对子像素充电，使各子像素充入相应的目标数据电压，实现画面显示功能。
在本公开一些实施例中，控制器400可以包括时序控制器200和系统控制器300。其中，系统控制器300可以在当前显示帧中获取待显示画面的原始显示数据(该原始显示数据包括每一个子像素一一对应的携带有相应灰阶值的数据电压的数字信号形式)，在确定采用第二驱动模式时，将该原始显示数据(即该原始显示数据包括每一个子像素一一对应的携带有相应灰阶值的数据电压的数字信号形式)发送给时序控制器200。时序控制器200通过时钟信号线向显示面板中的栅极驱动电路输入多个不同的第二时钟信号，以将第二时钟信号中的有效脉冲作为第二栅极扫描信号的有效脉冲加载到栅线上，从而可以逐行驱动显示面板中的栅线，以逐行打开子像素中的晶体管。并且，时序控制器200将原始显示数据发送给源极驱动电路120，以使源极驱动电路120根据接收到的原始显示数据向显示面板中的数据线加载数据电压，从而对 子像素充电，使各子像素充入相应的目标数据电压，实现画面显示功能。
在本公开一些实施例中，第二驱动模式时，图3所示的栅极驱动电路对应的信号时序图，如图4所示。其中，ck1_2代表输入到时钟信号线CK1上的第二时钟信号，ck2_2代表时钟信号线CK2上的第二时钟信号，ck3_2代表时钟信号线CK3上的第二时钟信号，ck4_2代表时钟信号线CK4上的第二时钟信号，ck5_2代表时钟信号线CK5上的第二时钟信号，ck6_2代表时钟信号线CK6上的第二时钟信号，ck7_2代表时钟信号线CK7上的第二时钟信号，ck8_2代表时钟信号线CK8上的第二时钟信号，ck9_2代表时钟信号线CK9上的第二时钟信号，ck10_2代表时钟信号线CK10上的第二时钟信号，ck11_2代表时钟信号线CK11上的第二时钟信号，ck12_2代表时钟信号线CK12上的第二时钟信号。
并且，信号ga1_2代表栅极驱动电路110输出到栅线GA1上的第二栅极扫描信号，信号ga2_2代表栅极驱动电路110输出到栅线GA2上的第二栅极扫描信号，……信号ga10_2代表栅极驱动电路110输出到栅线GA10上的第二栅极扫描信号，信号ga11_2代表栅极驱动电路110输出到栅线GA11上的第二栅极扫描信号，信号ga12_2代表栅极驱动电路110输出到栅线GA12上的第二栅极扫描信号。并且，以高电平对应的脉冲为第二栅极扫描信号的有效脉冲为例，第二栅极扫描信号ga1_2和ga2_2有效脉冲的开始时刻之间的差值，与第二栅极扫描信号ga2_2和ga3_2有效脉冲的开始时刻之间的差值相同。第二栅极扫描信号ga2_2和ga3_2有效脉冲的开始时刻之间的差值，与第二栅极扫描信号ga3_2和ga4_2有效脉冲的开始时刻之间的差值相同。第二栅极扫描信号ga4_2和ga5_2有效脉冲的开始时刻之间的差值，与第二栅极扫描信号ga5_2和ga6_2有效脉冲的开始时刻之间的差值相同。其余依次类推，在此不作赘述。
并且，栅极驱动电路包括多个移位寄存器单元；移位寄存器单元具有输出时钟信号端；输出时钟信号端与时钟信号线耦接，用于接收第二时钟信号。示例性地，栅极驱动电路110将第二时钟信号ck1_2的第一个高电平输出到栅 线GA1上，以产生信号ga1_2中的高电平。栅极驱动电路110将第二时钟信号ck2_2的第一个高电平输出到栅线GA2上，以产生信号ga2_2中的高电平。……栅极驱动电路110将第二时钟信号ck10_2的第一个高电平输出到栅线GA10上，以产生信号ga10_2中的高电平。栅极驱动电路110将第二时钟信号ck11_2的第一个高电平输出到栅线GA11上，以产生信号ga11_2中的高电平。栅极驱动电路110将第二时钟信号ck12_2的第一个高电平输出到栅线GA12上，以产生信号ga12_2中的高电平。也就是说，第二时钟信号的高电平对应的脉冲可以为其有效脉冲，低电平对应的脉冲可以为其无效脉冲。当然，在移位寄存器将第二时钟信号的低电平输出，以产生信号中控制晶体管导通的低电平信号时，可以将第二时钟信号的低电平对应的脉冲作为其有效脉冲，高电平对应的脉冲作为其无效脉冲。
结合图2至图6所示，以数据线DA2耦接的子像素为例，在采用第二驱动模式时，显示面板显示画面时的过程可以如下描述。
在数据充电阶段T11中，栅线GA1上传输的信号ga1_2为高电平，红色子像素R12中的晶体管导通，对数据线DA2加载红色子像素R12对应的显示数据的数据电压D1，以使红色子像素R12输入目标数据电压D1。以及，在数据充电阶段T11中，栅线GA2上的信号ga2_2为高电平，红色子像素R11中的晶体管导通。数据电压D1同时输入到红色子像素R11中，作为预充电电压，以对红色子像素R11进行预充电。以及，在数据充电阶段T11中，栅线GA3上的信号ga3_2为高电平，红色子像素R22中的晶体管导通，数据电压D1同时输入到红色子像素R22中，作为预充电电压，以对红色子像素R22进行预充电。
在数据充电阶段T12中，栅线GA2上传输的信号ga2_2为高电平，红色子像素R11中的晶体管导通。对数据线DA2加载红色子像素R11对应的显示数据的数据电压D2，以使红色子像素R11输入目标数据电压D2。以及，在数据充电阶段T12中，栅线GA3上的信号ga3_2为高电平，红色子像素R22中的晶体管导通，数据电压D2同时输入到红色子像素R22中，作为预充电电 压，以对红色子像素R22进行预充电。以及，在数据充电阶段T12中，栅线GA4上的信号ga4_2为高电平，红色子像素R21中的晶体管导通，数据电压D2同时输入到红色子像素R21中，作为预充电电压，以对红色子像素R21进行预充电。
在数据充电阶段T13中，栅线GA3上传输的信号ga3_2为高电平，红色子像素R22中的晶体管导通。对数据线DA2加载红色子像素R22对应的显示数据的数据电压D3，以使红色子像素R22输入目标数据电压D3。以及，在数据充电阶段T13中，栅线GA4上的信号ga4_2为高电平，红色子像素R21中的晶体管导通，数据电压D3同时输入到红色子像素R21中，作为预充电电压，以对红色子像素R21进行预充电。以及，在数据充电阶段T13中，栅线GA5上的信号ga5_2为高电平，红色子像素R32中的晶体管导通，数据电压D3同时输入到红色子像素R32中，作为预充电电压，以对红色子像素R32进行预充电。
在数据充电阶段T14中，栅线GA4上传输的信号ga4_2为高电平，红色子像素R21中的晶体管导通。对数据线DA2加载红色子像素R21对应的显示数据的数据电压D4，以使红色子像素R21输入目标数据电压D4。以及，在数据充电阶段T14中，栅线GA5上的信号ga5_2为高电平，红色子像素R32中的晶体管导通，数据电压D4同时输入到红色子像素R32中，作为预充电电压，以对红色子像素R32进行预充电。以及，在数据充电阶段T14中，栅线GA6上的信号ga6_2为高电平，红色子像素R31中的晶体管导通，数据电压D4同时输入到红色子像素R31中，作为预充电电压，以对红色子像素R31进行预充电。
在数据充电阶段T15中，栅线GA5上传输的信号ga5_2为高电平，红色子像素R32中的晶体管导通。对数据线DA2加载红色子像素R32对应的显示数据的数据电压D5，以使红色子像素R32输入目标数据电压D5。以及，在数据充电阶段T15中，栅线GA6上的信号ga6_2为高电平，红色子像素R31中的晶体管导通，数据电压D5同时输入到红色子像素R31中，作为预充电电 压，以对红色子像素R31进行预充电。以及，在数据充电阶段T15中，栅线GA7上的信号ga7_2为高电平，红色子像素R42中的晶体管导通，数据电压D5同时输入到红色子像素R42中，作为预充电电压，以对红色子像素R42进行预充电。
在数据充电阶段T16中，栅线GA6上传输的信号ga6_2为高电平，红色子像素R31中的晶体管导通。对数据线DA2加载红色子像素R31对应的显示数据的数据电压D6，以使红色子像素R31输入目标数据电压D6。以及，在数据充电阶段T16中，栅线GA7上的信号ga7_2为高电平，红色子像素R42中的晶体管导通，数据电压D6同时输入到红色子像素R42中，作为预充电电压，以对红色子像素R42进行预充电。以及，在数据充电阶段T16中，栅线GA8上的信号ga8_2为高电平，红色子像素R41中的晶体管导通，数据电压D6同时输入到红色子像素R41中，作为预充电电压，以对红色子像素R41进行预充电。
在数据充电阶段T17中，栅线GA7上传输的信号ga7_2为高电平，红色子像素R42中的晶体管导通。对数据线DA2加载红色子像素R42对应的显示数据的数据电压D7，以使红色子像素R42输入目标数据电压D7。以及，在数据充电阶段T17中，栅线GA8上的信号ga8_2为高电平，红色子像素R41中的晶体管导通，数据电压D7同时输入到红色子像素R41中，作为预充电电压，以对红色子像素R41进行预充电。并对后序的红色子像素进行预充电。
在数据充电阶段T18中，栅线GA8上传输的信号ga8_2为高电平，红色子像素R41中的晶体管导通。对数据线DA2加载红色子像素R41对应的显示数据的数据电压D8，以使红色子像素R41输入目标数据电压D8。并对后序的红色子像素进行预充电。
其余子像素的实施方式依次类推，直至整个显示面板中的子像素完成充入目标数据电压，在此不作赘述。
在本公开一些实施例中，可以获取当前显示帧的原始显示数据，在确定采用第一驱动模式时，可以在当前显示帧根据奇数行子像素对应的原始显示 数据，对显示面板中的数据线加载数据电压，以使显示面板中的各子像素充入数据电压。并且相邻两行中同一列的子像素输入相同的数据电压。例如，以数据线DA2耦接的子像素为例，如图7所示，数据电压D1代表红色子像素R12对应的目标数据电压，数据电压D2代表红色子像素R11对应的目标数据电压，数据电压D5代表红色子像素R32对应的目标数据电压，数据电压D6代表红色子像素R31对应的目标数据电压。其中，需要使红色子像素R12和R22均输入数据电压D1，以作为目标数据电压。红色子像素R11和R21均输入数据电压D2，以作为目标数据电压。红色子像素R32和R42均输入数据电压D5，以作为目标数据电压。红色子像素R31和R41均输入数据电压D6，以作为目标数据电压。
然而，在确定采用第一驱动模式时，若向显示面板中的栅线加载第二栅极扫描信号，结合图7与图8所示，以数据线DA2耦接的子像素为例，在采用第二栅极扫描信号逐行驱动栅线时，红色子像素R12和R11均输入数据电压D1，以作为目标数据电压。红色子像素R22和R21均输入数据电压D2，以作为目标数据电压。红色子像素R32和R31均输入数据电压D5，以作为目标数据电压。红色子像素R42和R41均输入数据电压D6，以作为目标数据电压。因此，结合图7与图9所示，图7为红色子像素所需要输入的目标数据电压的示意图，图8为采用第二栅极扫描信号逐行驱动栅线时，红色子像素实际输入的目标数据电压的示意图。由此可知，若采用第二栅极扫描信号逐行驱动栅线，会导致子像素中充入的目标数据电压出现错位的问题。
为了解决数据电压出现错位的问题，本公开实施例提供了显示面板的驱动方法，如图10所示，可以包括如下步骤：
S100、获取当前显示帧的原始显示数据。
示例性地，获取到的原始显示数据可以包括每一个子像素一一对应的携带有相应灰阶值的数据电压的数字信号形式。这样可以根据各子像素的显示数据，确定中各子像素对应的灰阶值。这样可以根据确定出的灰阶值得到每个子像素对应的目标数据电压。
S200、在确定采用第一驱动模式时，向显示面板中的栅线加载第一栅极扫描信号，并根据将原始显示数据进行删除部分数据处理后得到的目标显示数据，对显示面板中的数据线加载数据电压，以使显示面板中的各子像素充入数据电压。
在本公开一些实施例中，针对多条栅线中的至少一条栅线，栅线上加载的第一栅极扫描信号的有效脉冲与相邻的上一条栅线上加载的第一栅极扫描信号的有效脉冲之间具有第一交叠时长，且栅线上加载的第一栅极扫描信号的有效脉冲与相邻的下一条栅线上加载的第一栅极扫描信号的有效脉冲之间具有第二交叠时长，第一交叠时长与第二交叠时长不同。示例性地，结合图11所示，信号ga1_1代表加载到栅线GA1上的第一栅极扫描信号，信号ga2_1代表加载到栅线GA2上的第一栅极扫描信号，信号ga3_1代表加载到栅线GA3上的第一栅极扫描信号，信号ga4_1代表加载到栅线GA4上的第一栅极扫描信号，信号ga5_1代表加载到栅线GA5上的第一栅极扫描信号，信号ga6_1代表加载到栅线GA6上的第一栅极扫描信号，信号ga7_1代表加载到栅线GA7上的第一栅极扫描信号，信号ga8_1代表加载到栅线GA8上的第一栅极扫描信号。其中，高电平为其有效脉冲。示例性地，针对栅线GA2，信号ga2_1的高电平与信号ga1_1的高电平之间具有第一交叠时长t11，信号ga2_1的高电平与信号ga3_1的高电平之间具有第二交叠时长t21，栅线GA2对应的第一交叠时长t11和第二交叠时长t21不同。针对栅线GA3，信号ga3_1的高电平与信号ga2_1的高电平之间具有第一交叠时长t12，信号ga3_1的高电平与信号ga4_1的高电平之间具有第二交叠时长t22，栅线GA3对应的第一交叠时长t12和第二交叠时长t22不同。针对栅线GA4，信号ga4_1的高电平与信号ga3_1的高电平之间具有第一交叠时长t13，信号ga4_1的高电平与信号ga5_1的高电平之间具有第二交叠时长t23，栅线GA4对应的第一交叠时长t13和第二交叠时长t23不同。针对栅线GA5，信号ga5_1的高电平与信号ga4_1的高电平之间具有第一交叠时长t14，信号ga5_1的高电平与信号ga6_1的高电平之间具有第二交叠时长t24，栅线GA5对应的第一交叠时长t14 和第二交叠时长t24不同。其余同理，在此不作赘述。
本公开实施例提供的上述显示面板的驱动方法，在确定采用第一驱动模式时，可以将原始显示数据进行删除部分数据处理后得到目标显示数据，并根据目标显示数据对显示面板中的数据线加载数据电压，以使显示面板中的各子像素充入数据电压。这样可以提升刷新频率，提高显示流畅度，特别是对于高分辨率的产品，此种驱动模式可以增加显示面板的充电率。并且，通过使第一交叠时长与第二交叠时长不同，可以降低数据电压产生位错，提高显示效果。
在本公开一些实施例中，控制器可以获取当前显示帧的原始显示数据；在确定采用第一驱动模式时，可以向显示面板中的栅线加载第一栅极扫描信号，并根据将原始显示数据进行删除部分数据处理后得到的目标显示数据，对显示面板中的数据线加载数据电压，以使显示面板中的各子像素充入数据电压。示例性地，控制器可以包括：系统控制器和时序控制器；其中，系统控制器可以获取当前显示帧的原始显示数据；在确定采用第一驱动模式时，将原始显示数据进行删除部分数据处理后得到的目标显示数据发送给时序控制器。并且，时序控制器可以将接收到的目标显示数据发送给源极驱动电路。以及，源极驱动电路可以根据接收到的目标显示数据，对显示面板中的数据线加载数据电压。这样可以降低显示数据的传输量，降低功耗，提高传输速率。
示例性地，控制器可以包括：系统控制器和时序控制器；其中，系统控制器可以获取当前显示帧的原始显示数据；在确定采用第一驱动模式时，将原始显示数据发送给时序控制器。并且，时序控制器可以在确定采用第一驱动模式时，将原始显示数据进行删除部分数据处理后得到的目标显示数据发送给源极驱动电路。以及，源极驱动电路可以根据接收到的目标显示数据，对显示面板中的数据线加载数据电压。这样可以降低显示数据的传输量，降低功耗，提高传输速率。
示例性地，控制器可以包括：系统控制器和时序控制器；其中，系统控 制器可以在确定采用第一驱动模式时，获取当前显示帧的原始显示数据；并将原始显示数据发送给时序控制器。并且，时序控制器在确定采用第一驱动模式时，可以将接收到的原始显示数据发送给源极驱动电路。以及，源极驱动电路可以在确定采用第一驱动模式时，将原始显示数据进行删除部分数据处理后得到的目标显示数据，并根据目标显示数据，对显示面板中的数据线加载数据电压。这样可以降低显示数据的传输量，降低功耗，提高传输速率。
示例性地，系统控制器例如可以为系统级芯片(System on Chip，SOC)。当然，在实际应用中，系统控制器还可以采用其他可以实现的结构，在此不作限定。
在本公开一些实施例中，针对第2k条栅线，第2k条栅线对应的第一交叠时长小于第二交叠时长；其中，k为大于0的整数。示例性地，结合图2与图11所示，第2条栅线GA2对应第一交叠时长t11和第二交叠时长t21，且t11<t21。第4条栅线GA4对应第一交叠时长t13和第二交叠时长t23，且t13<t23。其余同理类推，在此不作赘述。
在本公开一些实施例中，可以使第2k条栅线对应的第一交叠时长相同。示例性地，结合图2与图11所示，第2条栅线GA2对应的第一交叠时长t11和第4条栅线GA4对应的第一交叠时长t13相同。其余同理类推，在此不作赘述。
在本公开一些实施例中，可以使第2k条栅线对应的第二交叠时长相同。示例性地，结合图2与图11所示，第2条栅线GA2对应的第二交叠时长t21和第4条栅线GA4对应的第二交叠时长t23相同。其余同理类推，在此不作赘述。
在本公开一些实施例中，可以使第2k条栅线对应的第二交叠时长是第一交叠时长的偶数倍。示例性地，结合图2与图11所示，可以使第2k条栅线对应的第二交叠时长是第一交叠时长的2倍。例如，第一交叠时长t11和第一交叠时长t13均为1H(H代表一行子像素充入目标数据电压的时长)的时长。第二交叠时长t21和第二交叠时长t23可以均为2H的时长。其余同理类推， 在此不作赘述。当然，在实际应用中，可以根据实际应用中的需求确定第2k条栅线对应的第二交叠时长是第一交叠时长的具体倍数，在此不作限定。
在本公开一些实施例中，针对第2m+1条栅线，第2m+1条栅线对应的第一交叠时长大于第二交叠时长；其中，m为大于0的整数。示例性地，结合图2与图11所示，第3条栅线GA3对应第一交叠时长t12和第二交叠时长t22，且t12>t22。第5条栅线GA5对应第一交叠时长t14和第二交叠时长t24，且t14>t24。其余同理类推，在此不作赘述。
在本公开一些实施例中，可以使第2m+1条栅线对应的第一交叠时长相同。示例性地，结合图2与图11所示，第3条栅线GA3对应的第一交叠时长t12和第5条栅线GA5对应的第一交叠时长t14相同。其余同理类推，在此不作赘述。
在本公开一些实施例中，可以使第2m+1条栅线对应的第二交叠时长相同。示例性地，结合图2与图11所示，第3条栅线GA3对应的第二交叠时长t22和第5条栅线GA5对应的第二交叠时长t24相同。其余同理类推，在此不作赘述。
在本公开一些实施例中，可以使第2m+1条栅线对应的第一交叠时长是第二交叠时长的偶数倍。示例性地，结合图2与图11所示，可以使第2m+1条栅线对应的第一交叠时长是第二交叠时长的2倍。例如，第一交叠时长t12和第一交叠时长t14均为2H的时长。第二交叠时长t22和第二交叠时长t24可以均为1H的时长。其余同理类推，在此不作赘述。当然，在实际应用中，可以根据实际应用中的需求确定第2m+1条栅线对应的第一交叠时长是第二交叠时长的具体倍数，在此不作限定。
在本公开一些实施例中，可以至少以4条栅线为一个栅线组，每一栅线组中的栅线上加载的第一栅极扫描信号的有效脉冲的开始时刻，按照栅线组中的第一条栅线、第三条栅线、第二条栅线以及第四条栅线的次序依次出现。示例性地，结合图2与图11所示，以4条栅线为一个栅线组，其中，栅线GA1～GA4可以为第一个栅线组，栅线GA5～GA8为第二个栅线组，栅线 GA9～GA12为第三个栅线组。在第一个栅线组中，栅线GA1作为第一条栅线，栅线GA3作为第三条栅线，栅线GA2作为第二条栅线，栅线GA4作为第四条栅线，即栅线GA1上的第一栅极扫描信号ga1_1的有效脉冲的开始时刻先出现，之后，栅线GA3上的第一栅极扫描信号ga3_1的有效脉冲的开始时刻出现，之后，栅线GA2上的第一栅极扫描信号ga2_1的有效脉冲的开始时刻出现，之后，栅线GA4上的第一栅极扫描信号ga4_1的有效脉冲的开始时刻出现。在第二个栅线组中，栅线GA5作为第一条栅线，栅线GA7作为第三条栅线，栅线GA6作为第二条栅线，栅线GA8作为第四条栅线，即栅线GA5上的第一栅极扫描信号ga5_1的有效脉冲的开始时刻先出现，之后，栅线GA7上的第一栅极扫描信号ga7_1的有效脉冲的开始时刻出现，之后，栅线GA6上的第一栅极扫描信号ga6_1的有效脉冲的开始时刻出现，之后，栅线GA8上的第一栅极扫描信号ga8_1的有效脉冲的开始时刻出现。其余同理类推，在此不作赘述。
示例性地，显示面板中的子像素阵列排布成多个子像素行和多个子像素列。多个子像素行可以分为多个子像素行组，每个子像素行组包括间隔N个子像素行的子像素行；N为大于0的整数。目标显示数据包括对应一个子像素行组中各子像素的显示数据。
示例性地，可以使N＝1，则每个子像素行组包括间隔1个子像素行的子像素行。即多个子像素行组可以包括第一子像素行组和第二子像素行组。其中，第一子像素行组包括第奇数个子像素行，第二子像素行组包括第偶数个子像素行。例如，结合图2所示，第一子像素行组包括：第一个子像素行R11～B14、第三个子像素行R31～B34、第五个子像素行R51～B54。第二子像素行组包括第二个子像素行R21～B24、第四个子像素行R41～B44、第六个子像素行R61～B64。
示例性地，当前显示帧可以为连续的多个显示中的第奇数个显示帧，目标显示数据可以包括对应第一子像素行组中各子像素的显示数据。即，在当前显示帧为连续的多个显示中的第奇数个显示帧时，目标显示数据可以包括 对应奇数行子像素中每一个子像素的原始显示数据。例如，结合图2所示，在当前显示帧为连续的多个显示中的第奇数个显示帧时，目标显示数据可以包括对应子像素R11～B14、子像素R31～B34以及子像素R51～B54的原始显示数据。
示例性地，当前显示帧可以为连续的多个显示中的第奇数个显示帧，目标显示数据可以包括对应第二子像素行组中各子像素的显示数据。即，在当前显示帧为连续的多个显示中的第奇数个显示帧时，目标显示数据可以包括对应偶数行子像素中每一个子像素的原始显示数据。例如，结合图2所示，在当前显示帧为连续的多个显示中的第奇数个显示帧时，目标显示数据可以包括对应子像素R21～B24、子像素R41～B44以及子像素R61～B64的原始显示数据。
示例性地，当前显示帧可以为连续的多个显示中的第偶数个显示帧，目标显示数据可以包括对应第一子像素行组中各子像素的显示数据。即，在当前显示帧为连续的多个显示中的第偶数个显示帧时，目标显示数据可以包括对应奇数行子像素中每一个子像素的原始显示数据。例如，结合图2所示，在当前显示帧为连续的多个显示中的第偶数个显示帧时，目标显示数据可以包括对应子像素R11～B14、子像素R31～B34以及子像素R51～B54的原始显示数据。
示例性地，当前显示帧可以为连续的多个显示中的第偶数个显示帧，目标显示数据可以包括对应第二子像素行组中各子像素的显示数据。即，在当前显示帧为连续的多个显示中的第偶数个显示帧时，目标显示数据可以包括对应偶数行子像素中每一个子像素的原始显示数据。例如，结合图2所示，在当前显示帧为连续的多个显示中的第偶数个显示帧时，目标显示数据可以包括对应子像素R21～B24、子像素R41～B44以及子像素R61～B64的原始显示数据。
示例性地，同一列中相邻的两个子像素共用一个数据电压。例如，在当前显示帧为连续的多个显示中的第偶数个显示帧时，目标显示数据可以包括 对应子像素R21～B24、子像素R41～B44以及子像素R61～B64的原始显示数据。则，子像素R11和子像素R21共用同一个数据电压，子像素R31和子像素R41共用同一个数据电压，子像素R51和子像素R61共用同一个数据电压。其余同理，在此不作赘述。
下面以在当前显示帧为连续的多个显示中的第1个显示帧F1时，目标显示数据可以包括第奇数行子像素对应的原始显示数据为例进行说明。其中，结合图7与图11，以数据线DA2耦接的奇数行中的红色子像素对应的原始显示数据为例。在采用第一驱动模式时，显示面板显示画面时的过程可以如下描述。
在数据充电阶段T21中，信号ga1_1为高电平，红色子像素R12中的晶体管导通，对数据线DA2加载红色子像素R12对应的显示数据的数据电压D1，以使红色子像素R12输入目标数据电压D1。以及，在数据充电阶段T21中，栅线GA2上的信号ga2_1为高电平，红色子像素R11中的晶体管导通。数据电压D1同时输入到红色子像素R11中，作为预充电电压，以对红色子像素R11进行预充电，这里预充电对应的时间阶段即为信号ga2_1与ga1_1，二者有效脉冲交叠的时间，如图11所示，信号ga2_1与ga1_1中的高电平对应的交叠时间。以及，在数据充电阶段T21中，栅线GA3上的信号ga3_1为高电平，红色子像素R22中的晶体管导通，数据电压D1同时输入到红色子像素R22中，作为预充电电压，以对红色子像素R22进行预充电，这里预充电对应的时间阶段即为信号ga3_1与ga1_1，二者有效脉冲交叠的时间，如图11所示，信号ga3_1与ga1_1高电平对应的交叠时间。
在数据充电阶段T22中，栅线GA3上的信号ga3_1为高电平，红色子像素R22中的晶体管导通，数据电压D1同时输入到红色子像素R22中，作为目标数据电压。以及，在数据充电阶段T22中，信号ga2_1为高电平，红色子像素R11中的晶体管导通。对数据线DA2加载红色子像素R12对应的显示数据的数据电压D1，以使红色子像素R11输入数据电压D1，进行预充电。以及，在数据充电阶段T22中，栅线GA4上的信号ga4_2为高电平，红色子 像素R21中的晶体管导通，数据电压D1同时输入到红色子像素R21中，作为预充电电压，以对红色子像素R21进行预充电。
在数据充电阶段T23中，信号ga2_1为高电平，红色子像素R22中的晶体管导通。对数据线DA2加载红色子像素R11对应的显示数据的数据电压D2，以使红色子像素R11输入目标数据电压D2。即对于信号ga2_1的有效脉冲而言，其包括T21和T22两个阶段的预充电的数据电压D1以及T23阶段的目标数据电压D2。以及，在数据充电阶段T23中，栅线GA4上的信号ga4_1为高电平，红色子像素R21中的晶体管导通，数据电压D2同时输入到红色子像素R21中，作为预充电电压，以对红色子像素R21进行预充电。以及，在数据充电阶段T23中，栅线GA5上的信号ga5_1为高电平，红色子像素R32中的晶体管导通，数据电压D2同时输入到红色子像素R32中，作为预充电电压，以对红色子像素R32进行预充电。
在数据充电阶段T24中，信号ga4_1为高电平，红色子像素R21中的晶体管导通。对数据线DA2加载红色子像素R11对应的显示数据的数据电压D2，以使红色子像素R21输入目标数据电压D2。以及，在数据充电阶段T24中，栅线GA5上的信号ga5_1为高电平，红色子像素R32中的晶体管导通，数据电压D2同时输入到红色子像素R32中，作为预充电电压，以对红色子像素R32进行预充电。以及，在数据充电阶段T24中，栅线GA7上的信号ga7_1为高电平，红色子像素R42中的晶体管导通，数据电压D2同时输入到红色子像素R42中，作为预充电电压，以对红色子像素R31进行预充电。
在数据充电阶段T25中，信号ga5_1为高电平，红色子像素R32中的晶体管导通。对数据线DA2加载红色子像素R32对应的显示数据的数据电压D5，以使红色子像素R32输入目标数据电压D5。以及，在数据充电阶段T25中，栅线GA6上的信号ga6_1为高电平，红色子像素R31中的晶体管导通，数据电压D5同时输入到红色子像素R31中，作为预充电电压，以对红色子像素R31进行预充电。以及，在数据充电阶段T25中，栅线GA7上的信号ga7_1为高电平，红色子像素R42中的晶体管导通，数据电压D5同时输入到红色子 像素R42中，作为预充电电压，以对红色子像素R42进行预充电。
在数据充电阶段T26中，信号ga7_1为高电平，红色子像素R42中的晶体管导通。对数据线DA2加载红色子像素R32对应的显示数据的数据电压D5，以使红色子像素R42输入目标数据电压D5。以及，在数据充电阶段T26中，栅线GA6上的信号ga6_1为高电平，红色子像素R31中的晶体管导通，数据电压D5同时输入到红色子像素R31中，作为预充电电压，以对红色子像素R31进行预充电。以及，在数据充电阶段T26中，栅线GA8上的信号ga8_1为高电平，红色子像素R41中的晶体管导通，数据电压D5同时输入到红色子像素R41中，作为预充电电压，以对红色子像素R41进行预充电。
在数据充电阶段T27中，信号ga6_1为高电平，红色子像素R31中的晶体管导通。对数据线DA2加载红色子像素R31对应的显示数据的数据电压D6，以使红色子像素R31输入目标数据电压D6。以及，在数据充电阶段T27中，栅线GA8上的信号ga8_1为高电平，红色子像素R41中的晶体管导通，数据电压D6同时输入到红色子像素R41中，作为预充电电压，以对红色子像素R41进行预充电。并对后序的红色子像素进行预充电。
在数据充电阶段T28中，信号ga8_1为高电平，红色子像素R41中的晶体管导通。对数据线DA2加载红色子像素R31对应的显示数据的数据电压D6，以使红色子像素R41输入目标数据电压D6。并对后序的红色子像素进行预充电。
其余子像素的实施方式依次类推，直至整个显示面板中的子像素完成充入目标数据电压，在此不作赘述。
因此，本公开实施例中，采用本公开提供的第一栅极扫描信号的驱动方式，可以实现在当前显示帧为连续的多个显示中的第奇数个显示帧时，对每一个子像素充入目标数据电压，并且使同一列中相邻的两个子像素共用一个目标数据电压。
下面以在当前显示帧为连续的多个显示中的第2个显示帧F2时，目标显示数据可以包括第偶数行子像素对应的原始显示数据为例进行说明。其中， 结合图12与图13，以数据线DA2耦接的奇数行中的红色子像素对应的原始显示数据为例。在采用第一驱动模式时，显示面板显示画面时的过程可以如下描述。
在数据充电阶段T21中，信号ga1_1为高电平，红色子像素R12中的晶体管导通，对数据线DA2加载红色子像素R22对应的显示数据的数据电压D3，以使红色子像素R12输入目标数据电压D3。以及，在数据充电阶段T21中，栅线GA2上的信号ga2_1为高电平，红色子像素R11中的晶体管导通。数据电压D3同时输入到红色子像素R11中，作为预充电电压，以对红色子像素R11进行预充电。以及，在数据充电阶段T21中，栅线GA3上的信号ga3_1为高电平，红色子像素R22中的晶体管导通，数据电压D3同时输入到红色子像素R22中，作为预充电电压，以对红色子像素R22进行预充电。
在数据充电阶段T22中，栅线GA3上的信号ga3_1为高电平，红色子像素R22中的晶体管导通，数据电压D3同时输入到红色子像素R22中，作为目标数据电压。以及，在数据充电阶段T22中，信号ga2_1为高电平，红色子像素R11中的晶体管导通。对数据线DA2加载红色子像素R12对应的显示数据的数据电压D3，以使红色子像素R11输入数据电压D2，进行预充电。以及，在数据充电阶段T22中，栅线GA4上的信号ga4_2为高电平，红色子像素R21中的晶体管导通，数据电压D3同时输入到红色子像素R21中，作为预充电电压，以对红色子像素R21进行预充电。
在数据充电阶段T23中，信号ga2_1为高电平，红色子像素R22中的晶体管导通。对数据线DA2加载红色子像素R21对应的显示数据的数据电压D4，以使红色子像素R11输入目标数据电压D4。以及，在数据充电阶段T23中，栅线GA4上的信号ga4_1为高电平，红色子像素R21中的晶体管导通，数据电压D4同时输入到红色子像素R21中，作为预充电电压，以对红色子像素R21进行预充电。以及，在数据充电阶段T23中，栅线GA5上的信号ga5_1为高电平，红色子像素R32中的晶体管导通，数据电压D4同时输入到红色子像素R32中，作为预充电电压，以对红色子像素R32进行预充电。
在数据充电阶段T24中，信号ga4_1为高电平，红色子像素R21中的晶体管导通。对数据线DA2加载红色子像素R21对应的显示数据的数据电压D4，以使红色子像素R21输入目标数据电压D4。以及，在数据充电阶段T24中，栅线GA5上的信号ga5_1为高电平，红色子像素R32中的晶体管导通，数据电压D4同时输入到红色子像素R32中，作为预充电电压，以对红色子像素R32进行预充电。以及，在数据充电阶段T24中，栅线GA7上的信号ga7_1为高电平，红色子像素R42中的晶体管导通，数据电压D4同时输入到红色子像素R42中，作为预充电电压，以对红色子像素R31进行预充电。
在数据充电阶段T25中，信号ga5_1为高电平，红色子像素R32中的晶体管导通。对数据线DA2加载红色子像素R42对应的显示数据的数据电压D7，以使红色子像素R32输入目标数据电压D7。以及，在数据充电阶段T25中，栅线GA6上的信号ga6_1为高电平，红色子像素R31中的晶体管导通，数据电压D7同时输入到红色子像素R31中，作为预充电电压，以对红色子像素R31进行预充电。以及，在数据充电阶段T25中，栅线GA7上的信号ga7_1为高电平，红色子像素R42中的晶体管导通，数据电压D7同时输入到红色子像素R42中，作为预充电电压，以对红色子像素R42进行预充电。
在数据充电阶段T26中，信号ga7_1为高电平，红色子像素R42中的晶体管导通。对数据线DA2加载红色子像素R42对应的显示数据的数据电压D7，以使红色子像素R42输入目标数据电压D7。以及，在数据充电阶段T26中，栅线GA6上的信号ga6_1为高电平，红色子像素R31中的晶体管导通，数据电压D7同时输入到红色子像素R31中，作为预充电电压，以对红色子像素R31进行预充电。以及，在数据充电阶段T26中，栅线GA8上的信号ga8_1为高电平，红色子像素R41中的晶体管导通，数据电压D7同时输入到红色子像素R41中，作为预充电电压，以对红色子像素R41进行预充电。
在数据充电阶段T27中，信号ga6_1为高电平，红色子像素R31中的晶体管导通。对数据线DA2加载红色子像素R41对应的显示数据的数据电压D8，以使红色子像素R31输入目标数据电压D8。以及，在数据充电阶段T27 中，栅线GA8上的信号ga8_1为高电平，红色子像素R41中的晶体管导通，数据电压D8同时输入到红色子像素R41中，作为预充电电压，以对红色子像素R41进行预充电。并对后序的红色子像素进行预充电。
在数据充电阶段T28中，信号ga8_1为高电平，红色子像素R41中的晶体管导通。对数据线DA2加载红色子像素R41对应的显示数据的数据电压D8，以使红色子像素R41输入目标数据电压D8。并对后序的红色子像素进行预充电。
其余子像素的实施方式依次类推，直至整个显示面板中的子像素完成充入目标数据电压，在此不作赘述。
因此，本公开实施例中，采用本公开提供的第一栅极扫描信号的驱动方式，可以实现在当前显示帧为连续的多个显示中的第偶数个显示帧时，对每一个子像素充入目标数据电压，并且使同一列中相邻的两个子像素共用一个目标数据电压。
在本公开一些实施例中，向显示面板中的栅线加载第一栅极扫描信号，可以包括：向显示面板中的栅极驱动电路输入多个不同的第一时钟信号，以将第一时钟信号中的有效脉冲作为第一栅极扫描信号的有效脉冲加载到栅线上。示例性地，时序控制器200通过时钟信号线向显示面板中的栅极驱动电路输入多个不同的第一时钟信号，以将第一时钟信号中的有效脉冲作为第一栅极扫描信号的有效脉冲加载到栅线上，从而可以采用非逐行方式驱动显示面板中的栅线，以打开子像素中的晶体管。
在本公开一些实施例中，可以使多个不同的第一时钟信号分为三个时钟信号组；其中，相邻的三个栅线组中，第一个栅线组对应的移位寄存器单元的输出时钟信号端耦接三个时钟信号组中的第一个时钟信号组，第二个栅线组对应的移位寄存器单元的输出时钟信号端耦接三个时钟信号组中的第二个时钟信号组，第三个栅线组对应的移位寄存器单元的输出时钟信号端耦接三个时钟信号组中的第三个时钟信号组。例如，结合图2所示，栅线GA1～GA4为第一个栅线组，栅线GA5～GA8为第二个栅线组，栅线GA9～GA12为第三 个栅线组。栅线GA13～GA16为第四个栅线组，栅线GA17～GA20为第五个栅线组，栅线GA21～GA24为第六个栅线组。第一个栅线组至第三个栅线组可以作为相邻的三个栅线组，第四个栅线组至第六个栅线组可以作为另一个相邻的三个栅线组。这样可以使第一个栅线组和第四个栅线组对应的移位寄存器单元的输出时钟信号端耦接第一个时钟信号组。使第二个栅线组和第五个栅线组对应的移位寄存器单元的输出时钟信号端耦接第二个时钟信号组。以及，使第三个栅线组和第六个栅线组对应的移位寄存器单元的输出时钟信号端耦接第三个时钟信号组。
在本公开一些实施例中，多个不同的第一时钟信号可以包括12个第一时钟信号；12个第一时钟信号分为三个时钟信号组，每一时钟信号组中，每个第一时钟信号的有效脉冲按照时钟信号组中的第1个第一时钟信号、第3个第一时钟信号、第2个第一时钟信号以及第4个第一时钟信号的次序依次出现。并且，第一个时钟信号组中的第4个第一时钟信号的有效脉冲的开始时刻位于第二个时钟信号组中的第1个第一时钟信号的有效脉冲的开始时刻之前；并且，第二个时钟信号组中的第4个第一时钟信号的有效脉冲的开始时刻位于第三个时钟信号组中的第1个第一时钟信号的有效脉冲的开始时刻之前。示例性地，结合图14所示，12个第一时钟信号分别为ck1_1～ck12_1。第一时钟信号ck1_1～ck4_1为第一个时钟信号组，第一时钟信号ck5_1～ck8_1为第二个时钟信号组，第一时钟信号ck9_1～ck12_1为第三个时钟信号组。在第一个时钟信号组中，ck1_1作为第1个第一时钟信号、ck3_1作为第3个第一时钟信号、ck2_1作为第2个第一时钟信号、ck4_1作为第4个第一时钟信号。在第二个时钟信号组中，ck5_1作为第1个第一时钟信号、ck7_1作为第3个第一时钟信号、ck6_1作为第2个第一时钟信号、ck8_1作为第4个第一时钟信号。在第三个时钟信号组中，ck9_1作为第1个第一时钟信号、ck11_1作为第3个第一时钟信号、ck10_1作为第2个第一时钟信号、ck12_1作为第4个第一时钟信号。这样可以使第一个栅线组和第四个栅线组对应的移位寄存器单元的输出时钟信号端耦接第一个时钟信号组中的第一时钟信号ck1_1～ ck4_1。使第二个栅线组和第五个栅线组对应的移位寄存器单元的输出时钟信号端耦接第二个时钟信号组中的第一时钟信号ck5_1～ck8_1。以及，使第三个栅线组和第六个栅线组对应的移位寄存器单元的输出时钟信号端耦接第三个时钟信号组中的第一时钟信号ck9_1～ck12_1。
在本公开一些实施例中，同一时钟信号组中，第1个第一时钟信号和第4个第一时钟信号的相位相反。示例性地，结合图14所示，第一时钟信号ck1_1和ck4_1的相位相反。第一时钟信号ck5_1和ck8_1的相位相反。第一时钟信号ck9_1和ck12_1的相位相反。
在本公开一些实施例中，第一个时钟信号组和第二个时钟信号组中同一次序出现的时钟信号的相位相差2π/3；第二个时钟信号组和第三个时钟信号组中同一次序出现的时钟信号的相位相差2π/3。需要说明的是，同一时钟信号组中，不同第一时钟信号的第一个有效脉冲出现的时间有先后次序，因此可以根据不同第一时钟信号的第一个有效脉冲在所在的时钟信号组中出现的时间的先后次序，来确定不同第一时钟信号在所在的时钟信号组中的次序。
示例性地，结合图14所示，第一个时钟信号组中的第一时钟信号ck1_1的第一个有效脉冲最先出现，之后，第一个时钟信号组中的第一时钟信号ck2_1的第一个有效脉冲出现，之后，第一个时钟信号组中的第一时钟信号ck3_1的第一个有效脉冲出现，之后，第一个时钟信号组中的第一时钟信号ck4_1的第一个有效脉冲出现。第二个时钟信号组中的第一时钟信号ck5_1的第一个有效脉冲最先出现，之后，第二个时钟信号组中的第一时钟信号ck6_1的第一个有效脉冲出现，之后，第二个时钟信号组中的第一时钟信号ck7_1的第一个有效脉冲出现，之后，第二个时钟信号组中的第一时钟信号ck8_1的第一个有效脉冲出现。则可以将第一时钟信号ck1_1和ck5_1作为同一次序出现的时序信号，将第一时钟信号ck2_1和ck6_1作为同一次序出现的时序信号，将第一时钟信号ck3_1和ck7_1作为同一次序出现的时序信号，将第一时钟信号ck4_1和ck8_1作为同一次序出现的时序信号。
以及，第二个时钟信号组中的第一时钟信号ck5_1的第一个有效脉冲最 先出现，之后，第二个时钟信号组中的第一时钟信号ck6_1的第一个有效脉冲出现，之后，第二个时钟信号组中的第一时钟信号ck7_1的第一个有效脉冲出现，之后，第二个时钟信号组中的第一时钟信号ck8_1的第一个有效脉冲出现。第三个时钟信号组中的第一时钟信号ck9_1的第一个有效脉冲最先出现，之后，第三个时钟信号组中的第一时钟信号ck10_1的第一个有效脉冲出现，之后，第三个时钟信号组中的第一时钟信号ck11_1的第一个有效脉冲出现，之后，第三个时钟信号组中的第一时钟信号ck12_1的第一个有效脉冲出现。则可以将第一时钟信号ck5_1和ck9_1作为同一次序出现的时序信号，将第一时钟信号ck6_1和ck10_1作为同一次序出现的时序信号，将第一时钟信号ck7_1和ck11_1作为同一次序出现的时序信号，将第一时钟信号ck8_1和ck12_1作为同一次序出现的时序信号。
示例性地，结合图14所示，第一个时钟信号组中的第一时钟信号ck1_1和第二个时钟信号组中的第一时钟信号ck5_1可以为同一次序出现的时钟信号，且第一时钟信号ck1_1和ck5_1的相位相差2π/3。第一个时钟信号组中的第一时钟信号ck2_1和第二个时钟信号组中的第一时钟信号ck6_1可以为同一次序出现的时钟信号，且第一时钟信号ck2_1和ck6_1的相位相差2π/3。第一个时钟信号组中的第一时钟信号ck3_1和第二个时钟信号组中的第一时钟信号ck7_1可以为同一次序出现的时钟信号，且第一时钟信号ck3_1和ck7_1的相位相差2π/3。第一个时钟信号组中的第一时钟信号ck4_1和第二个时钟信号组中的第一时钟信号ck8_1可以为同一次序出现的时钟信号，且第一时钟信号ck4_1和ck8_1的相位相差2π/3。第二个时钟信号组中的第一时钟信号ck5_1和第三个时钟信号组中的第一时钟信号ck9_1可以为同一次序出现的时钟信号，且第一时钟信号ck5_1和ck9_1的相位相差2π/3。第二个时钟信号组中的第一时钟信号ck6_1和第三个时钟信号组中的第一时钟信号ck10_1可以为同一次序出现的时钟信号，且第一时钟信号ck6_1和ck10_1的相位相差2π/3。第二个时钟信号组中的第一时钟信号ck7_1和第三个时钟信号组中的第一时钟信号ck11_1可以为同一次序出现的时钟信号，且第一时钟 信号ck7_1和ck11_1的相位相差2π/3。第二个时钟信号组中的第一时钟信号ck8_1和第三个时钟信号组中的第一时钟信号ck12_1可以为同一次序出现的时钟信号，且第一时钟信号ck8_1和ck12_1的相位相差2π/3。
在本公开一些实施例中，移位寄存器单元还具有控制时钟信号端；相邻的三个栅线组中，第一个栅线组对应的移位寄存器单元的控制时钟信号端耦接第一个时钟信号组中的第1个第一时钟信号，第二个栅线组对应的移位寄存器单元的控制时钟信号端耦接第二个时钟信号组中的第1个第一时钟信号，第三个栅线组对应的移位寄存器单元的控制时钟信号端耦接第三个时钟信号组中的第1个第一时钟信号。示例性地，结合图14所示，第一个栅线组和第四个栅线组对应的移位寄存器单元的控制时钟信号端耦接第一时钟信号ck1_1。第二个栅线组和第五个栅线组对应的移位寄存器单元的控制时钟信号端耦接第一时钟信号ck5_1。第三个栅线组和第六个栅线组对应的移位寄存器单元的控制时钟信号端耦接第一时钟信号ck9_1。
在本公开一些实施例中，可以使一个移位寄存器单元耦接相邻的多条栅线。并且，每相邻的三个移位寄存器单元中，第一个移位寄存器单元的输出时钟信号端耦接三个时钟信号组中的第一个时钟信号组，第二个移位寄存器单元的输出时钟信号端耦接三个时钟信号组中的第二个时钟信号组，第三个移位寄存器单元的输出时钟信号端耦接三个时钟信号组中的第三个时钟信号组。示例性地，结合图14与图15所示，可以对时钟信号线CK1加载第一时钟信号ck1_1，对时钟信号线CK2加载第一时钟信号ck2_1，对时钟信号线CK3加载第一时钟信号ck3_1，……对时钟信号线CK11加载第一时钟信号ck11_1，对时钟信号线CK12加载第一时钟信号ck12_1。并且，一个移位寄存器单元耦接相邻的4条栅线。在以4条栅线为一个栅线组时，可以使一个移位寄存器单元耦接一个栅线组。例如，移位寄存器单元SR1分别与栅线GA1～GA4耦接，移位寄存器单元SR2分别与栅线GA5～GA8耦接，移位寄存器单元SR3分别与栅线GA9～GA12耦接，移位寄存器单元SR4分别与栅线GA13～GA16耦接，移位寄存器单元SR5分别与栅线GA17～GA20耦接，移位 寄存器单元SR6分别与栅线GA21～GA24耦接。并且，移位寄存器单元SR1和SR4的输出时钟信号端CLK_1～CLK_4耦接第一个时钟信号组中的第一时钟信号ck1_1～ck4_1，且输出时钟信号端CLK_1耦接第一时钟信号ck1_1且与时钟信号线CK1耦接，输出时钟信号端CLK_2耦接第一时钟信号ck2_1且与时钟信号线CK2耦接，输出时钟信号端CLK_3耦接第一时钟信号ck3_1且与时钟信号线CK3耦接，输出时钟信号端CLK_4耦接第一时钟信号ck4_1且与时钟信号线CK4耦接。以及，移位寄存器单元SR2和SR5的输出时钟信号端CLK_1～CLK_4耦接第二个时钟信号组中的第一时钟信号ck5_1～ck8_1，且输出时钟信号端CLK_1耦接第一时钟信号ck5_1且与时钟信号线CK5耦接，输出时钟信号端CLK_2耦接第一时钟信号ck6_1且与时钟信号线CK6耦接，输出时钟信号端CLK_3耦接第一时钟信号ck7_1且与时钟信号线CK7耦接，输出时钟信号端CLK_4耦接第一时钟信号ck8_1且与时钟信号线CK8耦接。以及，移位寄存器单元SR3和SR6的输出时钟信号端CLK_1～CLK_4耦接第三个时钟信号组中的第一时钟信号ck9_1～ck12_1，且输出时钟信号端CLK_1耦接第一时钟信号ck9_1且与时钟信号线CK9耦接，输出时钟信号端CLK_2耦接第一时钟信号ck10_1且与时钟信号线CK10耦接，输出时钟信号端CLK_3耦接第一时钟信号ck11_1且与时钟信号线CK11耦接，输出时钟信号端CLK_4耦接第一时钟信号ck12_1且与时钟信号线CK12耦接。
在本公开一些实施例中，每个移位寄存器单元还具有控制时钟信号端。并且，每相邻的三个移位寄存器单元中，第一个移位寄存器单元的控制时钟信号端耦接第一个时钟信号组中的第1个第一时钟信号，第二个移位寄存器单元的控制时钟信号端耦接第二个时钟信号组中的第1个第一时钟信号，第三个移位寄存器单元的控制时钟信号端耦接第三个时钟信号组中的第1个第一时钟信号。示例性地，结合图15所示，移位寄存器单元SR1和SR4的控制时钟信号端CLK_C耦接第一个时钟信号组中的第一时钟信号ck1_1且与时钟信号线CK1耦接。以及，移位寄存器单元SR2和SR5的控制时钟信号端CLK_C耦接第二个时钟信号组中的第一时钟信号ck5_1且与时钟信号线CK5 耦接。以及，移位寄存器单元SR3和SR6的控制时钟信号端CLK_C耦接第三个时钟信号组中的第一时钟信号ck9_1且与时钟信号线CK9耦接。
示例性地，如图15所示，每相邻的两个移位寄存器单元中，上一个移位寄存器单元的GAO_C与下一个移位寄存器单元的输入信号端INP耦接。每相邻的三个移位寄存器单元中，第三个移位寄存器单元的GAO_C与第一个移位寄存器单元的复位信号端RST_PU耦接。
示例性地，第二驱动模式时，图15所示的栅极驱动电路对应的信号时序图，如图14所示。移位寄存器单元SR1可以将第一时钟信号ck1_1的第一个高电平输出到栅线GA1上，以产生信号ga1_1中的高电平。以及移位寄存器单元SR1可以将第一时钟信号ck2_1的第一个高电平输出到栅线GA2上，以产生信号ga2_1中的高电平。以及移位寄存器单元SR1可以将第一时钟信号ck3_1的第一个高电平输出到栅线GA3上，以产生信号ga3_1中的高电平。以及移位寄存器单元SR1可以将第一时钟信号ck4_1的第一个高电平输出到栅线GA4上，以产生信号ga4_1中的高电平。
以及，移位寄存器单元SR2可以将第一时钟信号ck5_1的第一个高电平输出到栅线GA5上，以产生信号ga5_1中的高电平。以及移位寄存器单元SR2可以将第一时钟信号ck6_1的第一个高电平输出到栅线GA6上，以产生信号ga6_1中的高电平。以及移位寄存器单元SR2可以将第一时钟信号ck7_1的第一个高电平输出到栅线GA7上，以产生信号ga7_1中的高电平。以及移位寄存器单元SR2可以将第一时钟信号ck8_1的第一个高电平输出到栅线GA8上，以产生信号ga8_1中的高电平。
以及，移位寄存器单元SR3可以将第一时钟信号ck9_1的第一个高电平输出到栅线GA9上，以产生信号ga9_1中的高电平。以及移位寄存器单元SR3可以将第一时钟信号ck10_1的第一个高电平输出到栅线GA10上，以产生信号ga10_1中的高电平。以及移位寄存器单元SR3可以将第一时钟信号ck11_1的第一个高电平输出到栅线GA11上，以产生信号ga11_1中的高电平。以及移位寄存器单元SR3可以将第一时钟信号ck12_1的第一个高电平输出到栅线 GA12上，以产生信号ga12_1中的高电平。
以及，移位寄存器单元SR4可以将第一时钟信号ck1_1的第二个高电平输出到栅线GA13上，以产生栅线GA13上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR4可以将第一时钟信号ck2_1的第二个高电平输出到栅线GA14上，以产生栅线GA14上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR4可以将第一时钟信号ck3_1的第二个高电平输出到栅线GA15上，以产生栅线GA15上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR4可以将第一时钟信号ck4_1的第二个高电平输出到栅线GA16上，以产生栅线GA16上的第二栅极扫描信号中的高电平。
以及，移位寄存器单元SR5可以将第一时钟信号ck5_1的第二个高电平输出到栅线GA17上，以产生栅线GA17上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR5可以将第一时钟信号ck6_1的第二个高电平输出到栅线GA18上，以产生栅线GA18上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR5可以将第一时钟信号ck7_1的第二个高电平输出到栅线GA19上，以产生栅线GA19上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR5可以将第一时钟信号ck8_1的第二个高电平输出到栅线GA20上，以产生栅线GA20上的第二栅极扫描信号中的高电平。
以及，移位寄存器单元SR6可以将第一时钟信号ck9_1的第二个高电平输出到栅线GA21上，以产生栅线GA21上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR6可以将第一时钟信号ck10_1的第二个高电平输出到栅线GA22上，以产生栅线GA22上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR6可以将第一时钟信号ck11_1的第二个高电平输出到栅线GA23上，以产生栅线GA23上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR6可以将第一时钟信号ck12_1的第二个高电平输出到栅线GA24上，以产生栅线GA24上的第二栅极扫描信号中的高电平。
也就是说，第一时钟信号的高电平对应的脉冲可以为其有效脉冲，低电平对应的脉冲可以为其无效脉冲。当然，在移位寄存器将第一时钟信号的低 电平输出，以产生信号中控制晶体管导通的低电平信号时，可以将第一时钟信号的低电平对应的脉冲作为其有效脉冲，高电平对应的脉冲作为其无效脉冲。
示例性地，第一驱动模式时，图15所示的栅极驱动电路对应的信号时序图，如图4所示。移位寄存器单元SR1可以将第二时钟信号ck1_2的第一个高电平输出到栅线GA1上，以产生信号ga1_2中的高电平。以及移位寄存器单元SR1可以将第二时钟信号ck2_2的第一个高电平输出到栅线GA2上，以产生信号ga2_2中的高电平。以及移位寄存器单元SR1可以将第二时钟信号ck3_2的第一个高电平输出到栅线GA3上，以产生信号ga3_2中的高电平。以及移位寄存器单元SR1可以将第二时钟信号ck4_2的第一个高电平输出到栅线GA4上，以产生信号ga4_2中的高电平。
以及，移位寄存器单元SR2可以将第二时钟信号ck5_2的第一个高电平输出到栅线GA5上，以产生信号ga5_2中的高电平。以及移位寄存器单元SR2可以将第二时钟信号ck6_2的第一个高电平输出到栅线GA6上，以产生信号ga6_2中的高电平。以及移位寄存器单元SR2可以将第二时钟信号ck7_2的第一个高电平输出到栅线GA7上，以产生信号ga7_2中的高电平。以及移位寄存器单元SR2可以将第二时钟信号ck8_2的第一个高电平输出到栅线GA8上，以产生信号ga8_2中的高电平。
以及，移位寄存器单元SR3可以将第二时钟信号ck9_2的第一个高电平输出到栅线GA9上，以产生信号ga9_2中的高电平。以及移位寄存器单元SR3可以将第二时钟信号ck10_2的第一个高电平输出到栅线GA10上，以产生信号ga10_2中的高电平。以及移位寄存器单元SR3可以将第二时钟信号ck11_2的第一个高电平输出到栅线GA11上，以产生信号ga11_2中的高电平。以及移位寄存器单元SR3可以将第二时钟信号ck12_2的第一个高电平输出到栅线GA12上，以产生信号ga12_2中的高电平。
以及，移位寄存器单元SR4可以将第二时钟信号ck1_2的第二个高电平输出到栅线GA13上，以产生栅线GA13上的第二栅极扫描信号中的高电平。 以及移位寄存器单元SR4可以将第二时钟信号ck2_2的第二个高电平输出到栅线GA14上，以产生栅线GA14上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR4可以将第二时钟信号ck3_2的第二个高电平输出到栅线GA15上，以产生栅线GA15上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR4可以将第二时钟信号ck4_2的第二个高电平输出到栅线GA16上，以产生栅线GA16上的第二栅极扫描信号中的高电平。
以及，移位寄存器单元SR5可以将第二时钟信号ck5_2的第二个高电平输出到栅线GA17上，以产生栅线GA17上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR5可以将第二时钟信号ck6_2的第二个高电平输出到栅线GA18上，以产生栅线GA18上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR5可以将第二时钟信号ck7_2的第二个高电平输出到栅线GA19上，以产生栅线GA19上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR5可以将第二时钟信号ck8_2的第二个高电平输出到栅线GA20上，以产生栅线GA20上的第二栅极扫描信号中的高电平。
以及，移位寄存器单元SR6可以将第二时钟信号ck9_2的第二个高电平输出到栅线GA21上，以产生栅线GA21上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR6可以将第二时钟信号ck10_2的第二个高电平输出到栅线GA22上，以产生栅线GA22上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR6可以将第二时钟信号ck11_2的第二个高电平输出到栅线GA23上，以产生栅线GA23上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR6可以将第二时钟信号ck12_2的第二个高电平输出到栅线GA24上，以产生栅线GA24上的第二栅极扫描信号中的高电平。
也就是说，第二时钟信号的高电平对应的脉冲可以为其有效脉冲，低电平对应的脉冲可以为其无效脉冲。当然，在移位寄存器将第二时钟信号的低电平输出，以产生信号中控制晶体管导通的低电平信号时，可以将第二时钟信号的低电平对应的脉冲作为其有效脉冲，高电平对应的脉冲作为其无效脉冲。
在本公开一些实施例中，如图16所示，移位寄存器单元可以包括：上拉电路10、控制电路20、级联电路30和N个输出电路40。
上拉电路10连接至移位寄存器单元的输入信号端INP、总上拉节点PU和下拉节点PD，上拉电路10被配置为将输入信号端INP的信号提供至总上拉节点PU，并在下拉节点PD的电位的控制下下拉总上拉节点PU的电位。
控制电路20连接至总上拉节点PU和下拉节点PD，控制电路20被配置为根据总上拉节点PU的电位来控制下拉节点PD的电位。
级联电路30连接至总上拉节点PU、下拉节点PD以及移位寄存器单元的GAO_C和控制时钟信号端CLK_C，级联电路30被配置为在总上拉节点PU的电位的控制下，将控制时钟信号端CLK_C的信号提供至GAO_C，以及在下拉节点PD的电位的控制下下拉GAO_C的电位。
N个输出电路40分别连接至输入信号端INP、下拉节点PD，以及移位寄存器单元的N个输出时钟信号端(例如，图16中的CLK_1至CLK_N)、N个分上拉节点(例如，图16中的PU_1至PU_N)和N个输出信号端(例如，图16中的GAO_1至GAO_N)。第n输出电路40_n连接至输入信号端INP、下拉节点PD、第n输出信号端GAO_n和第n分上拉节点PU_n，并且被配置为将输入信号端INP的信号输入至第n分上拉节点PU_n，在第n分上拉节点PU_n的电位的控制下将第n输出时钟信号端CLK_n的信号提供至第n输出信号端GAO_n，以及在下拉节点PD的电位的控制下下拉第n输出信号端GAO_n的电位。这里，N为大于1的整数，n为整数且1≤n≤N。在一些实施例中，2≤N≤8，例如，N可以为2、3、4、5或6。
在本公开一些实施例中，可以使N＝4，这样可以使一个栅极驱动电路与4条栅线耦接。则移位寄存器单元包括4个输出电路、4个输出时钟信号端CLK1_1～CLK1_4、4个输出信号端GAO_1～GAO_4和4个分上拉节点PU_1～PU_4。如图17所示，移位寄存器单元包括的4个输出电路分别为第一输出电路40_1、第二输出电路40_2、第三输出电路40_3和第四输出电路40_4。移位寄存器单元还包括第一输出时钟信号端CLK_1至第四输出时钟信号端 CLK_4、第一输出信号端GAO_1至第四输出信号端GAO_4、第一输出上拉结点PU_1至第四输出上拉结点PU_2。每个输出电路连接一个相应的输出时钟信号端、一个相应的输出信号端以及一个相应的分上拉节点。例如，第一输出电路40_1连接第一输出时钟信号端CLK_1、第一输出信号端GAO_1和第一输出上拉结点PU_1，第二输出电路40_2连接第二输出时钟信号端CLK_2、第二输出信号端GAO_2和第一输出上拉结点PU_3，以此类推。
在本公开一些实施例中，如图17所示，上拉电路10包括第十八晶体管M18、第十九晶体管M19和第二十晶体管M20。第十八晶体管M18的栅极和其第一极连接至输入信号端INP，第十八晶体管M18的第二极连接至总上拉节点PU。可选的，对于级联的多个移位寄存器单元而言，输入信号端INP可以与GAO_C，即级联输出端连接。当然，本实施例中第十八晶体管M18的栅极和第一极电连接到一起，也可以是二者不连接一起，例如栅极连接GAO_C，第一极连接可以开启第十八晶体管的直流信号，例如是VGH信号，在此不做限定。第十九晶体管M19的栅极连接至下拉节点，第十九晶体管M19的第一极连接至移位寄存器单元的参考信号端(例如第一参考信号端LVGL)，第十九晶体管M19的第二极连接至总上拉节点PU。第二十晶体管M20的栅极连接至移位寄存器单元的复位信号端RST_PU，第二十晶体管M20的第一极连接至参考信号端(例如第一参考信号端LVGL)，第二十晶体管M20的第二极连接至总上拉节点PU。
在本公开一些实施例中，如图17所示，控制电路20可以包括第八晶体管M8和第九晶体管M9。第八晶体管M8的栅极和其第一极连接至移位寄存器单元的电源信号端VDD，第八晶体管M8的第二极连接至下拉节点PD。第九晶体管M9的栅极连接至总上拉节点PU，第九晶体管M9的第一极连接至移位寄存器单元的参考信号端(例如第一参考信号端LVGL)，第九晶体管M9的第二极连接至下拉节点PD。
在本公开一些实施例中，如图17所示，级联电路30可以包括第二十二晶体管M22、第二十三晶体管M23和第二电容C2。第二十二晶体管M22的 栅极连接至总上拉节点PU，第二十二晶体管M22的第一极连接至控制时钟信号端CLK_C，第二十二晶体管M22的第二极连接至GAO_C。第二十三晶体管M23的栅极连接至下拉节点PD，第二十三晶体管M23的第一极连接至移位寄存器单元的参考信号端(例如第一参考信号端LVGL)，第二十三晶体管M23的第二极连接至GAO_C。第二电容C2的第一端连接至第二十二晶体管M22的栅极，第二电容C2的第二端连接至GAO_C。
在本公开一些实施例中，如图17所示，在第一输出电路40_1中，输入子电路401可以包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4和第一电容C1。第一晶体管M1的栅极和第一晶体管M1的第一极连接至输入信号端INP，第一晶体管M1的第二极连接至第一分上拉节点PU_1。第二晶体管M2的栅极连接至第一分上拉节点PU_1，第二晶体管M2的第一极连接至第一输出时钟信号端CLK_1，第二晶体管M2的第二极连接至第一输出信号端GAO_1。第三晶体管M3的栅极连接至下拉节点PD，第三晶体管M3的第一极连接至移位寄存器单元的参考信号端(例如第一参考信号端LVGL)，第三晶体管M3的第二极连接至第一分上拉节点PU_1。第四晶体管M4的栅极连接至下拉节点PD，第四晶体管M4的第一极连接至移位寄存器单元的参考信号端(例如第二参考信号端VGL)，第四晶体管M4的第二极连接至第一输出信号端GAO_1。第一电容C1的第一端连接至第一分上拉节点PU_1，第一电容C1的第二端连接至第一输出信号端GAO_1。
第二输出电路40_2具有与第一输出电路40_1类似的结构，区别在于其连接第二分上拉节点PU_2、第二输出时钟信号端CLK_2和第二输出信号端GAO_2。如图17所示，在第二输出电路40_2中，第一晶体管M1的栅极和第一晶体管M1的第一极连接至输入信号端INP，第一晶体管M1的第二极连接至第二分上拉节点PU_2。第二晶体管M2的栅极连接至第二分上拉节点PU_2，第二晶体管M2的第一极连接至第二输出时钟信号端CLK_2，第二晶体管M2的第二极连接至第二输出信号端GAO_2。第一电容C1的第一端连接至第二分上拉节点PU_2，第一电容C1的第二端连接至第二输出信号端 GAO_2。第三晶体管M3的栅极连接至下拉节点PD，第三晶体管M3的第一极连接至第一参考信号端LVGL，第三晶体管M3的第二极连接至第二分上拉节点PU_2。第四晶体管M4的栅极连接至下拉节点PD，第四晶体管M4的第一极连接至第二参考信号端VGL，第四晶体管M4的第二极连接至第二输出信号端GAO_2。
第三输出电路40_3具有与第一输出电路40_1类似的结构，区别在于其连接第三分上拉节点PU_3、第三输出时钟信号端CLK_3和第三输出信号端GAO_3。如图17所示，在第三输出电路40_3中，第一晶体管M1的栅极和第一晶体管M1的第一极连接至输入信号端INP，第一晶体管M1的第二极连接至第三分上拉节点PU_3。第二晶体管M2的栅极连接至第三分上拉节点PU_3，第二晶体管M2的第一极连接至第三输出时钟信号端CLK_3，第二晶体管M2的第二极连接至第三输出信号端GAO_3。第一电容C1的第一端连接至第三分上拉节点PU_3，第一电容C1的第二端连接至第三输出信号端GAO_3。第三晶体管M3的栅极连接至下拉节点PD，第三晶体管M3的第一极连接至第一参考信号端LVGL，第三晶体管M3的第二极连接至第三分上拉节点PU_3。第四晶体管M4的栅极连接至下拉节点PD，第四晶体管M4的第一极连接至第二参考信号端VGL，第四晶体管M4的第二极连接至第三输出信号端GAO_3。
第四输出电路40_4具有与第一输出电路40_1类似的结构，区别在于其连接第四分上拉节点PU_4、第四输出时钟信号端CLK_4和第四输出信号端GAO_4。如图17所示，在第四输出电路40_4中，第一晶体管M1的栅极和第一晶体管M1的第一极连接至输入信号端INP，第一晶体管M1的第二极连接至第四分上拉节点PU_4。第二晶体管M2的栅极连接至第四分上拉节点PU_4，第二晶体管M2的第一极连接至第四输出时钟信号端CLK_4，第二晶体管M2的第二极连接至第四输出信号端GAO_4。第一电容C1的第一端连接至第四分上拉节点PU_4，第一电容C1的第二端连接至第四输出信号端GAO_4。第四晶体管M3的栅极连接至下拉节点PD，第四晶体管M3的第一 极连接至第一参考信号端LVGL，第四晶体管M3的第二极连接至第四分上拉节点PU_4。第四晶体管M4的栅极连接至下拉节点PD，第四晶体管M4的第一极连接至第二参考信号端VGL，第四晶体管M4的第二极连接至第四输出信号端GAO_4。
结合图14、图15与图17所示，在对栅极驱动电路输入图14所示的信号时序时，移位寄存器单元SR1的输出信号端GAO_1可以输出信号ga1_1，输出信号端GAO_2可以输出信号ga2_1，输出信号端GAO_3可以输出信号ga3_1，输出信号端GAO_4可以输出信号ga4_1。移位寄存器单元SR2的输出信号端GAO_1可以输出信号ga5_1，输出信号端GAO_2可以输出信号ga6_1，输出信号端GAO_3可以输出信号ga7_1，输出信号端GAO_4可以输出信号ga8_1。移位寄存器单元SR3的输出信号端GAO_1可以输出信号ga9_1，输出信号端GAO_2可以输出信号ga10_1，输出信号端GAO_3可以输出信号ga11_1，输出信号端GAO_4可以输出信号ga12_1。其余同理类推，在此不作赘述。
结合图4、图15与图17所示，在对栅极驱动电路输入图4所示的信号时序时，移位寄存器单元SR1的输出信号端GAO_1可以输出信号ga1_2，输出信号端GAO_2可以输出信号ga2_2，输出信号端GAO_3可以输出信号ga3_2，输出信号端GAO_4可以输出信号ga4_2。移位寄存器单元SR2的输出信号端GAO_1可以输出信号ga5_2，输出信号端GAO_2可以输出信号ga6_2，输出信号端GAO_3可以输出信号ga7_2，输出信号端GAO_4可以输出信号ga8_2。移位寄存器单元SR3的输出信号端GAO_1可以输出信号ga9_2，输出信号端GAO_2可以输出信号ga10_2，输出信号端GAO_3可以输出信号ga11_2，输出信号端GAO_4可以输出信号ga12_2。其余同理类推，在此不作赘述。
本公开实施例中，通过结合上述移位寄存器单元，可以使栅极驱动电路实现图4和图14所示的信号时序图对应的工作过程，具体过程在此不作赘述。当然，在实际应用中，还可以采用其他移位寄存器单元的结构，以实现图4和图14所示的信号时序图对应的工作过程，在此不作限定。
本公开实施例提供了另一些实施方式，如图18所示，其针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在本公开一些实施例中，移位寄存器单元的控制时钟信号端还可以采用与第一时钟信号相互独立设置的时钟控制信号来提高相应时序的信号。示例性地，显示面板还包括多条时钟控制线，不同时钟控制线传输不同的时钟控制信号。移位寄存器单元还具有控制时钟信号端；驱动方法还包括：在向显示面板中的栅极驱动电路输入多个不同的第一时钟信号的同时，还向栅极驱动电路的控制时钟信号端输入多个不同的第一时钟控制信号。
示例性地，相邻的三个栅线组中，第一个栅线组对应的移位寄存器单元的控制时钟信号端耦接多个不同的第一时钟控制信号中的第1个第一时钟控制信号，第二个栅线组对应的移位寄存器单元的控制时钟信号端耦接多个不同的第一时钟控制信号中的第2个第一时钟控制信号，第三个栅线组对应的移位寄存器单元的控制时钟信号端耦接多个不同的第一时钟控制信号中的第3个第一时钟控制信号。第1个第一时钟控制信号与第一个时钟信号组中的第1个第一时钟信号的时序相同，第2个第一时钟控制信号与第二个时钟信号组中的第1个第一时钟信号的时序相同，第3个第一时钟控制信号与第三个时钟信号组中的第1个第一时钟信号的时序相同。例如，如图18与图19所示，显示面板可以包括3条时钟控制线CKC1～CKC3。其中，时钟控制线CKC1传输第1个第一时钟控制信号ckc1_1，时钟控制线CKC2传输第2个第一时钟控制信号ckc2_1，时钟控制线CKC3传输第3个第一时钟控制信号ckc3_1。第1个第一时钟控制信号ckc1_1与第一时钟信号ck1_1的时序相同，第2个第一时钟控制信号ckc2_1与第一时钟信号ck5_1的时序相同，第3个第一时钟控制信号ckc3_1与第一时钟信号ck9_1的时序相同。
在本公开一些实施例中，在第二驱动模式时，每相邻的三个移位寄存器单元中，第一个移位寄存器单元的控制时钟信号端耦接多个不同的时钟控制信号中的第1个第一时钟控制信号，第二个移位寄存器单元的控制时钟信号 端耦接多个不同的时钟控制信号中的第2个第一时钟控制信号，第三个移位寄存器单元的控制时钟信号端耦接多个不同的时钟控制信号中的第3个第一时钟控制信号。例如，如图18与图19所示，移位寄存器单元SR1和SR4的控制时钟信号端耦接第1个第一时钟控制信号ckc1_1，且移位寄存器单元SR1和SR4的控制时钟信号端与时钟控制线CKC1耦接。移位寄存器单元SR2和SR5的控制时钟信号端耦接第2个第一时钟控制信号ckc2_1，且移位寄存器单元SR2和SR5的控制时钟信号端与时钟控制线CKC2耦接。移位寄存器单元SR3和SR6的控制时钟信号端耦接第3个第一时钟控制信号ckc3_1，且移位寄存器单元SR3和SR6的控制时钟信号端与时钟控制线CKC3耦接。
示例性地，如图18所示，每相邻的两个移位寄存器单元中，上一个移位寄存器单元的GAO_C与下一个移位寄存器单元的输入信号端INP耦接。每相邻的三个移位寄存器单元中，第三个移位寄存器单元的GAO_C与第一个移位寄存器单元的复位信号端RST_PU耦接。
示例性地，第二驱动模式时，结合图17至图19所示，移位寄存器单元SR1可以将第一时钟信号ck1_1的第一个高电平输出到栅线GA1上，以产生信号ga1_1中的高电平。以及移位寄存器单元SR1可以将第一时钟信号ck2_1的第一个高电平输出到栅线GA2上，以产生信号ga2_1中的高电平。以及移位寄存器单元SR1可以将第一时钟信号ck3_1的第一个高电平输出到栅线GA3上，以产生信号ga3_1中的高电平。以及移位寄存器单元SR1可以将第一时钟信号ck4_1的第一个高电平输出到栅线GA4上，以产生信号ga4_1中的高电平。
以及，移位寄存器单元SR2可以将第一时钟信号ck5_1的第一个高电平输出到栅线GA5上，以产生信号ga5_1中的高电平。以及移位寄存器单元SR2可以将第一时钟信号ck6_1的第一个高电平输出到栅线GA6上，以产生信号ga6_1中的高电平。以及移位寄存器单元SR2可以将第一时钟信号ck7_1的第一个高电平输出到栅线GA7上，以产生信号ga7_1中的高电平。以及移位寄存器单元SR2可以将第一时钟信号ck8_1的第一个高电平输出到栅线GA8上， 以产生信号ga8_1中的高电平。
以及，移位寄存器单元SR3可以将第一时钟信号ck9_1的第一个高电平输出到栅线GA9上，以产生信号ga9_1中的高电平。以及移位寄存器单元SR3可以将第一时钟信号ck10_1的第一个高电平输出到栅线GA10上，以产生信号ga10_1中的高电平。以及移位寄存器单元SR3可以将第一时钟信号ck11_1的第一个高电平输出到栅线GA11上，以产生信号ga11_1中的高电平。以及移位寄存器单元SR3可以将第一时钟信号ck12_1的第一个高电平输出到栅线GA12上，以产生信号ga12_1中的高电平。
以及，移位寄存器单元SR4可以将第一时钟信号ck1_1的第二个高电平输出到栅线GA13上，以产生栅线GA13上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR4可以将第一时钟信号ck2_1的第二个高电平输出到栅线GA14上，以产生栅线GA14上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR4可以将第一时钟信号ck3_1的第二个高电平输出到栅线GA15上，以产生栅线GA15上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR4可以将第一时钟信号ck4_1的第二个高电平输出到栅线GA16上，以产生栅线GA16上的第二栅极扫描信号中的高电平。
以及，移位寄存器单元SR5可以将第一时钟信号ck5_1的第二个高电平输出到栅线GA17上，以产生栅线GA17上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR5可以将第一时钟信号ck6_1的第二个高电平输出到栅线GA18上，以产生栅线GA18上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR5可以将第一时钟信号ck7_1的第二个高电平输出到栅线GA19上，以产生栅线GA19上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR5可以将第一时钟信号ck8_1的第二个高电平输出到栅线GA20上，以产生栅线GA20上的第二栅极扫描信号中的高电平。
以及，移位寄存器单元SR6可以将第一时钟信号ck9_1的第二个高电平输出到栅线GA21上，以产生栅线GA21上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR6可以将第一时钟信号ck10_1的第二个高电平输出到 栅线GA22上，以产生栅线GA22上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR6可以将第一时钟信号ck11_1的第二个高电平输出到栅线GA23上，以产生栅线GA23上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR6可以将第一时钟信号ck12_1的第二个高电平输出到栅线GA24上，以产生栅线GA24上的第二栅极扫描信号中的高电平。
在本公开一些实施例中，移位寄存器单元的控制时钟信号端还可以采用与第一时钟信号相互独立设置的时钟控制信号来提高相应时序的信号。示例性地，显示面板还包括多条时钟控制线，不同时钟控制线传输不同的时钟控制信号。例如，如图18与图20所示，显示面板可以包括3条时钟控制线CKC1～CKC3。其中，时钟控制线CKC1传输第1个第二时钟控制信号ckc1_2，时钟控制线CKC2传输第2个第二时钟控制信号ckc2_2，时钟控制线CKC3传输第3个第二时钟控制信号ckc3_2。
在本公开一些实施例中，在第一驱动模式时，每相邻的三个移位寄存器单元中，第一个移位寄存器单元的控制时钟信号端耦接多个不同的时钟控制信号中的第1个第二时钟控制信号，第二个移位寄存器单元的控制时钟信号端耦接多个不同的时钟控制信号中的第2个第二时钟控制信号，第三个移位寄存器单元的控制时钟信号端耦接多个不同的时钟控制信号中的第3个第二时钟控制信号。例如，如图18与图20所示，移位寄存器单元SR1和SR4的控制时钟信号端耦接第1个第二时钟控制信号ckc1_2，且移位寄存器单元SR1和SR4的控制时钟信号端与时钟控制线CKC1耦接。移位寄存器单元SR2和SR5的控制时钟信号端耦接第2个第二时钟控制信号ckc2_2，且移位寄存器单元SR2和SR5的控制时钟信号端与时钟控制线CKC2耦接。移位寄存器单元SR3和SR6的控制时钟信号端耦接第3个第二时钟控制信号ckc3_2，且移位寄存器单元SR3和SR6的控制时钟信号端与时钟控制线CKC3耦接。
示例性地，第一驱动模式时，结合图17、图18以及图20所示，移位寄存器单元SR1可以将第二时钟信号ck1_2的第一个高电平输出到栅线GA1上，以产生信号ga1_2中的高电平。以及移位寄存器单元SR1可以将第二时钟信 号ck2_2的第一个高电平输出到栅线GA2上，以产生信号ga2_2中的高电平。以及移位寄存器单元SR1可以将第二时钟信号ck3_2的第一个高电平输出到栅线GA3上，以产生信号ga3_2中的高电平。以及移位寄存器单元SR1可以将第二时钟信号ck4_2的第一个高电平输出到栅线GA4上，以产生信号ga4_2中的高电平。
以及，移位寄存器单元SR2可以将第二时钟信号ck5_2的第一个高电平输出到栅线GA5上，以产生信号ga5_2中的高电平。以及移位寄存器单元SR2可以将第二时钟信号ck6_2的第一个高电平输出到栅线GA6上，以产生信号ga6_2中的高电平。以及移位寄存器单元SR2可以将第二时钟信号ck7_2的第一个高电平输出到栅线GA7上，以产生信号ga7_2中的高电平。以及移位寄存器单元SR2可以将第二时钟信号ck8_2的第一个高电平输出到栅线GA8上，以产生信号ga8_2中的高电平。
以及，移位寄存器单元SR3可以将第二时钟信号ck9_2的第一个高电平输出到栅线GA9上，以产生信号ga9_2中的高电平。以及移位寄存器单元SR3可以将第二时钟信号ck10_2的第一个高电平输出到栅线GA10上，以产生信号ga10_2中的高电平。以及移位寄存器单元SR3可以将第二时钟信号ck11_2的第一个高电平输出到栅线GA11上，以产生信号ga11_2中的高电平。以及移位寄存器单元SR3可以将第二时钟信号ck12_2的第一个高电平输出到栅线GA12上，以产生信号ga12_2中的高电平。
以及，移位寄存器单元SR4可以将第二时钟信号ck1_2的第二个高电平输出到栅线GA13上，以产生栅线GA13上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR4可以将第二时钟信号ck2_2的第二个高电平输出到栅线GA14上，以产生栅线GA14上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR4可以将第二时钟信号ck3_2的第二个高电平输出到栅线GA15上，以产生栅线GA15上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR4可以将第二时钟信号ck4_2的第二个高电平输出到栅线GA16上，以产生栅线GA16上的第二栅极扫描信号中的高电平。
以及，移位寄存器单元SR5可以将第二时钟信号ck5_2的第二个高电平输出到栅线GA17上，以产生栅线GA17上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR5可以将第二时钟信号ck6_2的第二个高电平输出到栅线GA18上，以产生栅线GA18上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR5可以将第二时钟信号ck7_2的第二个高电平输出到栅线GA19上，以产生栅线GA19上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR5可以将第二时钟信号ck8_2的第二个高电平输出到栅线GA20上，以产生栅线GA20上的第二栅极扫描信号中的高电平。
以及，移位寄存器单元SR6可以将第二时钟信号ck9_2的第二个高电平输出到栅线GA21上，以产生栅线GA21上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR6可以将第二时钟信号ck10_2的第二个高电平输出到栅线GA22上，以产生栅线GA22上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR6可以将第二时钟信号ck11_2的第二个高电平输出到栅线GA23上，以产生栅线GA23上的第二栅极扫描信号中的高电平。以及移位寄存器单元SR6可以将第二时钟信号ck12_2的第二个高电平输出到栅线GA24上，以产生栅线GA24上的第二栅极扫描信号中的高电平。
本公开实施例提供了又一些实施方式，如图18所示，其针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在本公开一些实施例中，也可以使一个移位寄存器单元耦接一条栅线。并且，以相邻的多个移位寄存器单元为一个单元组；每相邻的三个单元组中，第一个单元组的移位寄存器单元的输出时钟信号端耦接三个时钟信号组中的第一个时钟信号组，第二个单元组的移位寄存器单元的输出时钟信号端耦接三个时钟信号组中的第二个时钟信号组，第三个单元组的移位寄存器单元的输出时钟信号端耦接三个时钟信号组中的第三个时钟信号组。
示例性地，如图21所示，每相邻的五个移位寄存器单元中，第一个移位寄存器单元的GAO_C与第五个移位寄存器单元的输入信号端INP耦接。每 相邻的九个移位寄存器单元中，第九个移位寄存器单元的GAO_C与第一个移位寄存器单元的复位信号端RST_PU耦接。
示例性地，如图21与图14所示，每一个移位寄存器单元耦接一条栅线。可以将相邻的4个移位寄存器单元为一个单元组，即移位寄存器单元SR1～SR4为一个单元组，移位寄存器单元SR5～SR8为一个单元组，移位寄存器单元SR9～SR12为一个单元组。并且，在采用第一驱动模式时，移位寄存器单元SR1的输出时钟信号端CLK与第一个时钟信号组中的第一时钟信号ck1_1耦接，即移位寄存器单元SR1的输出时钟信号端CLK与时钟信号线CK1耦接。移位寄存器单元SR2的输出时钟信号端CLK与第一个时钟信号组中的第一时钟信号ck2_1耦接，即移位寄存器单元SR2的输出时钟信号端CLK与时钟信号线CK2耦接。移位寄存器单元SR3的输出时钟信号端CLK与第一个时钟信号组中的第一时钟信号ck3_1耦接，即移位寄存器单元SR3的输出时钟信号端CLK与时钟信号线CK3耦接。移位寄存器单元SR4的输出时钟信号端CLK与第一个时钟信号组中的第一时钟信号ck4_1耦接，即移位寄存器单元SR4的输出时钟信号端CLK与时钟信号线CK4耦接。移位寄存器单元SR5的输出时钟信号端CLK与第二个时钟信号组中的第一时钟信号ck5_1耦接，即移位寄存器单元SR5的输出时钟信号端CLK与时钟信号线CK5耦接。移位寄存器单元SR6的输出时钟信号端CLK与第二个时钟信号组中的第一时钟信号ck6_1耦接，即移位寄存器单元SR6的输出时钟信号端CLK与时钟信号线CK6耦接。移位寄存器单元SR7的输出时钟信号端CLK与第二个时钟信号组中的第一时钟信号ck7_1耦接，即移位寄存器单元SR7的输出时钟信号端CLK与时钟信号线CK7耦接。移位寄存器单元SR8的输出时钟信号端CLK与第二个时钟信号组中的第一时钟信号ck8_1耦接，即移位寄存器单元SR8的输出时钟信号端CLK与时钟信号线CK8耦接。移位寄存器单元SR9的输出时钟信号端CLK与第三个时钟信号组中的第一时钟信号ck9_1耦接，即移位寄存器单元SR9的输出时钟信号端CLK与时钟信号线CK9耦接。移位寄存器单元SR10的输出时钟信号端CLK与第三个时钟信号组中的第一时钟信 号ck10_1耦接，即移位寄存器单元SR10的输出时钟信号端CLK与时钟信号线CK10耦接。移位寄存器单元SR11的输出时钟信号端CLK与第三个时钟信号组中的第一时钟信号ck11_1耦接，即移位寄存器单元SR11的输出时钟信号端CLK与时钟信号线CK11耦接。移位寄存器单元SR12的输出时钟信号端CLK与第三个时钟信号组中的第一时钟信号ck12_1耦接，即移位寄存器单元SR12的输出时钟信号端CLK与时钟信号线CK12耦接。
示例性地，如图21与图4所示，每一个移位寄存器单元耦接一条栅线。可以将相邻的4个移位寄存器单元为一个单元组，即移位寄存器单元SR1～SR4为一个单元组，移位寄存器单元SR5～SR8为一个单元组，移位寄存器单元SR9～SR12为一个单元组。并且，在采用第二驱动模式时，移位寄存器单元SR1的输出时钟信号端CLK与第二时钟信号ck1_2耦接，即移位寄存器单元SR1的输出时钟信号端CLK与时钟信号线CK1耦接。移位寄存器单元SR2的输出时钟信号端CLK与第二时钟信号ck2_2耦接，即移位寄存器单元SR2的输出时钟信号端CLK与时钟信号线CK2耦接。移位寄存器单元SR3的输出时钟信号端CLK与第二时钟信号ck3_2耦接，即移位寄存器单元SR3的输出时钟信号端CLK与时钟信号线CK3耦接。移位寄存器单元SR4的输出时钟信号端CLK与第二时钟信号ck4_2耦接，即移位寄存器单元SR4的输出时钟信号端CLK与时钟信号线CK4耦接。移位寄存器单元SR5的输出时钟信号端CLK与第二时钟信号ck5_2耦接，即移位寄存器单元SR5的输出时钟信号端CLK与时钟信号线CK5耦接。移位寄存器单元SR6的输出时钟信号端CLK与第二时钟信号ck6_2耦接，即移位寄存器单元SR6的输出时钟信号端CLK与时钟信号线CK6耦接。移位寄存器单元SR7的输出时钟信号端CLK与第二时钟信号ck7_2耦接，即移位寄存器单元SR7的输出时钟信号端CLK与时钟信号线CK7耦接。移位寄存器单元SR8的输出时钟信号端CLK与第二时钟信号ck8_2耦接，即移位寄存器单元SR8的输出时钟信号端CLK与时钟信号线CK8耦接。移位寄存器单元SR9的输出时钟信号端CLK与第二时钟信号ck9_2耦接，即移位寄存器单元SR9的输出时钟信号端CLK与时钟信 号线CK9耦接。移位寄存器单元SR10的输出时钟信号端CLK与第二时钟信号ck10_2耦接，即移位寄存器单元SR10的输出时钟信号端CLK与时钟信号线CK10耦接。移位寄存器单元SR11的输出时钟信号端CLK与第二时钟信号ck11_2耦接，即移位寄存器单元SR11的输出时钟信号端CLK与时钟信号线CK11耦接。移位寄存器单元SR12的输出时钟信号端CLK与第二时钟信号ck12_2耦接，即移位寄存器单元SR12的输出时钟信号端CLK与时钟信号线CK12耦接。
在本公开一些实施例中，如图22所示，移位寄存器单元可以包括：上拉电路10、控制电路20、级联电路30和输出电路40。
上拉电路10连接至移位寄存器单元的输入信号端INP、总上拉节点PU和下拉节点PD，上拉电路10被配置为将输入信号端INP的信号提供至总上拉节点PU，并在下拉节点PD的电位的控制下下拉总上拉节点PU的电位。
控制电路20连接至总上拉节点PU和下拉节点PD，控制电路20被配置为根据总上拉节点PU的电位来控制下拉节点PD的电位。
级联电路30连接至总上拉节点PU、下拉节点PD以及移位寄存器单元的GAO_C和控制时钟信号端CLK_C，级联电路30被配置为在总上拉节点PU的电位的控制下，将控制时钟信号端CLK_C的信号提供至GAO_C，以及在下拉节点PD的电位的控制下下拉GAO_C的电位。
输出电路40分别连接至输入信号端INP、下拉节点PD，以及移位寄存器单元的输出时钟信号端CLK、分上拉节点PU_1和输出信号端GAO_O。输出电路40连接至输入信号端INP、下拉节点PD、输出信号端GAO_O和分上拉节点PU_1，并且输出电路40被配置为将输入信号端INP的信号输入至分上拉节点PU_1，在分上拉节点PU_1的电位的控制下将输出时钟信号端CLK的信号提供至输出信号端GAO_O，以及在下拉节点PD的电位的控制下下拉输出信号端GAO_O的电位。
在本公开一些实施例中，如图23所示，上拉电路10包括第十八晶体管M18、第十九晶体管M19和第二十晶体管M20。第十八晶体管M18的栅极和 其第一极连接至输入信号端INP，第十八晶体管M18的第二极连接至总上拉节点PU。第十九晶体管M19的栅极连接至下拉节点，第十九晶体管M19的第一极连接至移位寄存器单元的参考信号端(例如第一参考信号端LVGL)，第十九晶体管M19的第二极连接至总上拉节点PU。第二十晶体管M20的栅极连接至移位寄存器单元的复位信号端RST_PU，第二十晶体管M20的第一极连接至参考信号端(例如第一参考信号端LVGL)，第二十晶体管M20的第二极连接至总上拉节点PU。
在本公开一些实施例中，如图23所示，控制电路20可以包括第八晶体管M8和第九晶体管M9。第八晶体管M8的栅极和其第一极连接至移位寄存器单元的电源信号端VDD，第八晶体管M8的第二极连接至下拉节点PD。第九晶体管M9的栅极连接至总上拉节点PU，第九晶体管M9的第一极连接至移位寄存器单元的参考信号端(例如第一参考信号端LVGL)，第九晶体管M9的第二极连接至下拉节点PD。
在本公开一些实施例中，如图23所示，级联电路30可以包括第二十二晶体管M22、第二十三晶体管M23和第二电容C2。第二十二晶体管M22的栅极连接至总上拉节点PU，第二十二晶体管M22的第一极连接至控制时钟信号端CLK_C，第二十二晶体管M22的第二极连接至GAO_C。第二十三晶体管M23的栅极连接至下拉节点PD，第二十三晶体管M23的第一极连接至移位寄存器单元的参考信号端(例如第一参考信号端LVGL)，第二十三晶体管M23的第二极连接至GAO_C。第二电容C2的第一端连接至第二十二晶体管M22的栅极，第二电容C2的第二端连接至GAO_C。
在本公开一些实施例中，如图23所示，输出电路40可以包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4和第一电容C1。第一晶体管M1的栅极和第一晶体管M1的第一极连接至输入信号端INP，第一晶体管M1的第二极连接至分上拉节点PU_1。第二晶体管M2的栅极连接至分上拉节点PU_1，第二晶体管M2的第一极连接至输出时钟信号端CLK_1，第二晶体管M2的第二极连接至输出信号端GAO。第三晶体管M3的栅极连 接至下拉节点PD，第三晶体管M3的第一极连接至移位寄存器单元的参考信号端(例如第一参考信号端LVGL)，第三晶体管M3的第二极连接至分上拉节点PU_1。第四晶体管M4的栅极连接至下拉节点PD，第四晶体管M4的第一极连接至移位寄存器单元的参考信号端(例如第二参考信号端VGL)，第四晶体管M4的第二极连接至输出信号端GAO。第一电容C1的第一端连接至分上拉节点PU_1，第一电容C1的第二端连接至输出信号端GAO。
结合图14、图21与图23所示，在对栅极驱动电路输入图14所示的信号时序时，移位寄存器单元SR1的输出信号端GAO可以输出信号ga1_1。移位寄存器单元SR2的输出信号端GAO可以输出信号ga2_1。移位寄存器单元SR3的输出信号端GAO可以输出信号ga3_1。……移位寄存器单元SR9的输出信号端GAO可以输出信号ga9_1。移位寄存器单元SR10的输出信号端GAO可以输出信号ga10_1。移位寄存器单元SR11的输出信号端GAO可以输出信号ga11_1。移位寄存器单元SR12的输出信号端GAO可以输出信号ga12_1。其余同理类推，在此不作赘述。
结合图4、图21与图23所示，在对栅极驱动电路输入图4所示的信号时序时，移位寄存器单元SR1的输出信号端GAO可以输出信号ga1_2。移位寄存器单元SR2的输出信号端GAO可以输出信号ga2_2。移位寄存器单元SR3的输出信号端GAO可以输出信号ga3_2。……移位寄存器单元SR9的输出信号端GAO可以输出信号ga9_2。移位寄存器单元SR10的输出信号端GAO可以输出信号ga10_2。移位寄存器单元SR11的输出信号端GAO可以输出信号ga11_2。移位寄存器单元SR12的输出信号端GAO可以输出信号ga12_2。其余同理类推，在此不作赘述。
本公开实施例中，通过结合上述移位寄存器单元，可以使栅极驱动电路实现图4和图14所示的信号时序图对应的工作过程，具体过程在此不作赘述。当然，在实际应用中，还可以采用其他移位寄存器单元的结构，以实现图4和图14所示的信号时序图对应的工作过程，在此不作限定。
本领域内的技术人员应明白，本公开的实施例可提供为方法、系统、或 计算机程序产品。因此，本公开可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本公开可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本公开是参照根据本公开实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
尽管已描述了本公开的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本公开范围的所有变更和修改。
显然，本领域的技术人员可以对本公开实施例进行各种改动和变型而不脱离本公开实施例的精神和范围。这样，倘若本公开实施例的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。

Claims (31)

  1. 一种显示面板的驱动方法，包括：
    获取当前显示帧的原始显示数据；
    在确定采用第一驱动模式时，向所述显示面板中的栅线加载第一栅极扫描信号，并根据将所述原始显示数据进行删除部分数据处理后得到的目标显示数据，对所述显示面板中的数据线加载数据电压，以使所述显示面板中的各子像素充入数据电压；
    其中，所述显示面板包括多条所述栅线，针对多条所述栅线中的至少一条所述栅线，所述栅线上加载的第一栅极扫描信号的有效脉冲与相邻的上一条栅线上加载的第一栅极扫描信号的有效脉冲之间具有第一交叠时长，且所述栅线上加载的第一栅极扫描信号的有效脉冲与相邻的下一条栅线上加载的第一栅极扫描信号的有效脉冲之间具有第二交叠时长，所述第一交叠时长与所述第二交叠时长不同。
  2. 如权利要求1所述的显示面板的驱动方法，其中，针对第2k条栅线，所述第2k条栅线对应的第一交叠时长小于第二交叠时长；其中，k为大于0的整数。
  3. 如权利要求2所述的显示面板的驱动方法，其中，所述第2k条栅线对应的第一交叠时长相同；和/或，所述第2k条栅线对应的第二交叠时长相同。
  4. 如权利要求3所述的显示面板的驱动方法，其中，所述第2k条栅线对应的第二交叠时长是第一交叠时长的偶数倍。
  5. 如权利要求1-4任一项所述的显示面板的驱动方法，其中，针对第2m+1条栅线，所述第2m+1条栅线对应的第一交叠时长大于第二交叠时长；其中，m为大于0的整数。
  6. 如权利要求5所述的显示面板的驱动方法，其中，所述第2m+1条栅线对应的第一交叠时长相同；和/或，所述第2m+1条栅线对应的第二交叠时长相同。
  7. 如权利要求6所述的显示面板的驱动方法，其中，所述第2m+1条栅线对应的第一交叠时长是第二交叠时长的偶数倍。
  8. 如权利要求1-7任一项所述的显示面板的驱动方法，其中，显示面板包括多条所述栅线，多条所述栅线中至少以4条栅线为一个栅线组，每一所述栅线组中的栅线上加载的第一栅极扫描信号的有效脉冲的开始时刻，按照所述栅线组中的第一条栅线、第三条栅线、第二条栅线以及第四条栅线的次序依次出现。
  9. 如权利要求1-8任一项所述的显示面板的驱动方法，其中，所述显示面板包括多个子像素行；所述多个子像素行分为多个子像素行组，每个所述子像素行组包括间隔N个子像素行的子像素行；N为大于0的整数；
    所述目标显示数据包括对应一个所述子像素行组中各子像素的显示数据。
  10. 如权利要求9所述的显示面板的驱动方法，其中，N＝1，所述多个子像素行组包括第一子像素行组和第二子像素行组；所述第一子像素行组包括第奇数个子像素行，所述第二子像素行组包括第偶数个子像素行；
    所述当前显示帧为连续的多个显示中的第奇数个显示帧，所述目标显示数据包括对应所述第一子像素行组或所述第二子像素行组中各子像素的显示数据；和/或，
    所述当前显示帧为连续的多个显示中的第偶数个显示帧，所述目标显示数据包括对应所述第一子像素行组或所述第二子像素行组中各子像素的显示数据。
  11. 如权利要求10所述的显示面板的驱动方法，其中，同一列中相邻的两个子像素共用一个数据电压。
  12. 如权利要求8-11任一项所述的显示面板的驱动方法，其中，所述向所述显示面板中的栅线加载第一栅极扫描信号，包括：
    向所述显示面板中的栅极驱动电路输入多个不同的第一时钟信号，以将所述第一时钟信号中的有效脉冲作为所述第一栅极扫描信号的有效脉冲加载到所述栅线上。
  13. 如权利要求12所述的显示面板的驱动方法，其中，所述栅极驱动电路包括多个移位寄存器单元；所述移位寄存器单元具有输出时钟信号端；
    所述多个不同的第一时钟信号分为三个时钟信号组；相邻的三个栅线组中，第一个栅线组对应的移位寄存器单元的输出时钟信号端耦接所述三个时钟信号组中的第一个时钟信号组，第二个栅线组对应的移位寄存器单元的输出时钟信号端耦接所述三个时钟信号组中的第二个时钟信号组，第三个栅线组对应的移位寄存器单元的输出时钟信号端耦接所述三个时钟信号组中的第三个时钟信号组。
  14. 如权利要求13所述的显示面板的驱动方法，其中，所述多个不同的第一时钟信号包括12个第一时钟信号；所述12个第一时钟信号分为三个时钟信号组，每一所述时钟信号组中，每个所述第一时钟信号的有效脉冲按照所述时钟信号组中的第1个第一时钟信号、第3个第一时钟信号、第2个第一时钟信号以及第4个第一时钟信号的次序依次出现；
    所述第一个时钟信号组中的第4个第一时钟信号的有效脉冲的开始时刻位于所述第二个时钟信号组中的第1个第一时钟信号的有效脉冲的开始时刻之前；并且，所述第二个时钟信号组中的第4个第一时钟信号的有效脉冲的开始时刻位于所述第三个时钟信号组中的第1个第一时钟信号的有效脉冲的开始时刻之前。
  15. 如权利要求14所述的显示面板的驱动方法，其中，同一所述时钟信号组中，所述第1个第一时钟信号和所述第4个第一时钟信号的相位相反。
  16. 如权利要求15所述的显示面板的驱动方法，其中，所述第一个时钟信号组和所述第二个时钟信号组中同一次序出现的时钟信号的相位相差2π/3；所述第二个时钟信号组和所述第三个时钟信号组中同一次序出现的时钟信号的相位相差2π/3。
  17. 如权利要求14-16任一项所述的显示面板的驱动方法，其中，所述移位寄存器单元还具有控制时钟信号端；相邻的三个栅线组中，所述第一个栅线组对应的移位寄存器单元的控制时钟信号端耦接所述第一个时钟信号组中 的第1个第一时钟信号，所述第二个栅线组对应的移位寄存器单元的控制时钟信号端耦接所述第二个时钟信号组中的第1个第一时钟信号，所述第三个栅线组对应的移位寄存器单元的控制时钟信号端耦接所述第三个时钟信号组中的第1个第一时钟信号。
  18. 如权利要求14-16任一项所述的显示面板的驱动方法，其中，所述移位寄存器单元还具有控制时钟信号端；所述驱动方法还包括：
    在向所述显示面板中的栅极驱动电路输入多个不同的第一时钟信号的同时，还向所述栅极驱动电路的控制时钟信号端输入多个不同的第一时钟控制信号。
  19. 如权利要求18所述的显示面板的驱动方法，其中，相邻的三个栅线组中，所述第一个栅线组对应的移位寄存器单元的控制时钟信号端耦接所述多个不同的第一时钟控制信号中的第1个第一时钟控制信号，所述第二个栅线组对应的移位寄存器单元的控制时钟信号端耦接所述多个不同的第一时钟控制信号中的第2个第一时钟控制信号，所述第三个栅线组对应的移位寄存器单元的控制时钟信号端耦接所述多个不同的第一时钟控制信号中的第3个第一时钟控制信号；
    所述第1个第一时钟控制信号与所述第一个时钟信号组中的第1个第一时钟信号的时序相同，所述第2个第一时钟控制信号与所述第二个时钟信号组中的第1个第一时钟信号的时序相同，所述第3个第一时钟控制信号与所述第三个时钟信号组中的第1个第一时钟信号的时序相同。
  20. 如权利要求1-19任一项所述的显示面板的驱动方法，其中，在确定采用第二驱动模式时，向所述显示面板中的栅线加载第二栅极扫描信号，并直接根据所述原始显示数据，对所述数据线加载数据电压，以使所述显示面板中的各子像素充入数据电压；
    每相邻的两条栅线上加载的第二栅极扫描信号的有效脉冲的开始时刻之间的差值相同。
  21. 一种显示装置，包括：
    显示面板；
    控制器，被配置为获取当前显示帧的原始显示数据；在确定采用第一驱动模式时，向所述显示面板中的栅线加载第一栅极扫描信号，并根据将所述原始显示数据进行删除部分数据处理后得到的目标显示数据，对所述显示面板中的数据线加载数据电压，以使所述显示面板中的各子像素充入数据电压；
    其中，所述显示面板包括多条所述栅线，针对多条所述栅线中的至少一条所述栅线，所述栅线上加载的第一栅极扫描信号的有效脉冲与相邻的上一条栅线上加载的第一栅极扫描信号的有效脉冲之间具有第一交叠时长，且所述栅线上加载的第一栅极扫描信号的有效脉冲与相邻的下一条栅线上加载的第一栅极扫描信号的有效脉冲之间具有第二交叠时长，所述第一交叠时长与所述第二交叠时长不同。
  22. 如权利要求21所述的显示装置，其中，所述控制器包括：系统控制器和时序控制器；
    所述系统控制器被配置为获取当前显示帧的原始显示数据；在确定采用第一驱动模式时，将所述原始显示数据进行删除部分数据处理后得到的目标显示数据发送给所述时序控制器；
    所述时序控制器被配置为将接收到的目标显示数据发送给所述源极驱动电路；
    所述源极驱动电路被配置为根据接收到的目标显示数据，对所述显示面板中的数据线加载数据电压。
  23. 如权利要求21所述的显示装置，其中，所述控制器包括：系统控制器和时序控制器；
    所述系统控制器被配置为获取当前显示帧的原始显示数据；并将所述原始显示数据发送给所述时序控制器；
    所述时序控制器被配置为在确定采用第一驱动模式时，将所述原始显示数据进行删除部分数据处理后得到的目标显示数据发送给所述源极驱动电路；
    所述源极驱动电路被配置为根据接收到的目标显示数据，对所述显示面 板中的数据线加载数据电压。
  24. 如权利要求21所述的显示装置，其中，所述控制器包括：系统控制器和时序控制器；
    所述系统控制器被配置为获取当前显示帧的原始显示数据；并将所述原始显示数据发送给所述时序控制器；
    所述时序控制器被配置为将接收到的所述原始显示数据发送给所述源极驱动电路；
    所述源极驱动电路被配置为在确定采用第一驱动模式时，将所述原始显示数据进行删除部分数据处理后得到的目标显示数据，并根据所述目标显示数据，对所述显示面板中的数据线加载数据电压。
  25. 如权利要求21-24任一项所述的显示装置，其中，所述显示面板还包括：接收多个不同的第一时钟信号的栅极驱动电路；所述多个不同的第一时钟信号分为三个时钟信号组；
    所述栅极驱动电路包括多个移位寄存器单元；其中，一个所述移位寄存器单元耦接相邻的多条栅线；
    每相邻的三个所述移位寄存器单元中，第一个移位寄存器单元的输出时钟信号端耦接所述三个时钟信号组中的第一个时钟信号组，第二个移位寄存器单元的输出时钟信号端耦接所述三个时钟信号组中的第二个时钟信号组，第三个移位寄存器单元的输出时钟信号端耦接所述三个时钟信号组中的第三个时钟信号组。
  26. 如权利要求25所述的显示装置，其中，每相邻的三个所述移位寄存器单元中，第一个移位寄存器单元的控制时钟信号端耦接所述第一个时钟信号组中的第1个第一时钟信号，第二个移位寄存器单元的控制时钟信号端耦接所述第二个时钟信号组中的第1个第一时钟信号，第三个移位寄存器单元的控制时钟信号端耦接所述第三个时钟信号组中的第1个第一时钟信号。
  27. 如权利要求25所述的显示装置，其中，每相邻的三个所述移位寄存器单元中，第一个移位寄存器单元的控制时钟信号端耦接多个不同的时钟控 制信号中的第1个第一时钟控制信号，第二个移位寄存器单元的控制时钟信号端耦接所述多个不同的时钟控制信号中的第2个第一时钟控制信号，第三个移位寄存器单元的控制时钟信号端耦接所述多个不同的时钟控制信号中的第3个第一时钟控制信号。
  28. 如权利要求26或27所述的显示装置，其中，所述移位寄存器单元包括：
    上拉电路，连接至所述移位寄存器单元的输入信号端、总上拉节点和下拉节点，所述上拉电路被配置为将输入信号端的信号提供至所述总上拉节点，并在所述下拉节点的电位的控制下下拉所述总上拉节点的电位；
    控制电路，连接至所述总上拉节点和所述下拉节点，所述控制电路被配置为根据所述总上拉节点的电位来控制所述下拉节点的电位；
    级联电路，连接至所述总上拉节点、所述下拉节点以及所述移位寄存器单元的和控制时钟信号端，所述级联电路被配置为在所述总上拉节点的电位的控制下将所述控制时钟信号端的信号提供至所述，以及在所述下拉节点的电位的控制下下拉所述的电位；
    N个输出电路，分别连接至所述输入信号端、所述下拉节点以及所述移位寄存器单元的N个输出时钟信号端、N个分上拉节点和N个输出信号端，其中第n输出电路连接至所述输入信号端、所述下拉节点、第n输出信号端和第n分上拉节点，并且被配置为将所述输入信号端的信号输入至所述第n分上拉节点，在第n分上拉节点的电位的控制下将所述第n输出时钟信号端的信号提供至第n输出信号端，以及在所述下拉节点的电位的控制下下拉所述第n输出信号端的电位，其中N为大于1的整数，n为整数且1≤n≤N。
  29. 如权利要求21-24任一项所述的显示装置，其中，所述显示面板还包括：接收多个不同的第一时钟信号的栅极驱动电路；所述多个不同的第一时钟信号分为三个时钟信号组；
    所述栅极驱动电路包括多个移位寄存器单元；其中，一个所述移位寄存器单元耦接一条栅线；
    以相邻的多个移位寄存器单元为一个单元组；每相邻的三个所述单元组中，第一个单元组的移位寄存器单元的输出时钟信号端耦接所述三个时钟信号组中的第一个时钟信号组，第二个单元组的移位寄存器单元的输出时钟信号端耦接所述三个时钟信号组中的第二个时钟信号组，第三个单元组的移位寄存器单元的输出时钟信号端耦接所述三个时钟信号组中的第三个时钟信号组。
  30. 如权利要求29所述的显示装置，其中，所述移位寄存器单元包括：上拉电路，连接至所述移位寄存器单元的输入信号端、总上拉节点和下拉节点，所述上拉电路被配置为将输入信号端的信号提供至所述总上拉节点，并在所述下拉节点的电位的控制下下拉所述总上拉节点的电位；
    控制电路，连接至所述总上拉节点和所述下拉节点，所述控制电路被配置为根据所述总上拉节点的电位来控制所述下拉节点的电位；
    级联电路，连接至所述总上拉节点、所述下拉节点以及所述移位寄存器单元的和控制时钟信号端，所述级联电路被配置为在所述总上拉节点的电位的控制下将所述控制时钟信号端的信号提供至所述，以及在所述下拉节点的电位的控制下下拉所述的电位；
    输出电路，分别连接至所述输入信号端、所述下拉节点以及所述移位寄存器单元的输出时钟信号端、分上拉节点和输出信号端，所述输出电路被配置为将所述输入信号端的信号输入至所述分上拉节点，在所述分上拉节点的电位的控制下将所述输出时钟信号端的信号提供至所述输出信号端，以及在所述下拉节点的电位的控制下下拉所述输出信号端的电位。
  31. 如权利要求21-30任一项所述的显示装置，其中，所述显示面板包括：
    多个子像素；其中，所述多个子像素划分为多个子像素组；每个所述子像素组包括相同行中相邻的两个子像素；
    多条栅线；其中，每一个子像素行对应两条栅线；所述子像素组中的一个子像素耦接对应的两条栅线中的一条栅线，另一个子像素耦接对应的两条栅线中的另一条栅线；
    多条数据线；其中，每相邻两条所述数据线之间设置一列子像素组，且针对相邻的两条数据线，第一条数据线耦接设置于所述两条数据线之间的一列子像素组中靠近第二条数据线的一列子像素，所述第二条数据线耦接设置于所述两条数据线之间的一列子像素组中靠近所述第一条数据线的一列子像素。
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