WO2023170817A1 - 電力変換装置 - Google Patents

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WO2023170817A1
WO2023170817A1 PCT/JP2022/010285 JP2022010285W WO2023170817A1 WO 2023170817 A1 WO2023170817 A1 WO 2023170817A1 JP 2022010285 W JP2022010285 W JP 2022010285W WO 2023170817 A1 WO2023170817 A1 WO 2023170817A1
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WO
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semiconductor
elements
power conversion
conversion device
semiconductor elements
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Application number
PCT/JP2022/010285
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English (en)
French (fr)
Inventor
勇希 伊藤
康滋 椋木
知洋 河原
Original Assignee
三菱電機株式会社
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Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/483—Converters with outputs that each can have more than two voltages levels
    • H02M7/487—Neutral point clamped inverters

Definitions

  • the present disclosure relates to a power conversion device.
  • Patent Document 1 discloses a power conversion device that outputs power at three levels of potential (upper potential, intermediate potential, and lower potential).
  • This power conversion device includes an upper potential semiconductor module containing at least one upper potential switching element, a lower potential semiconductor module containing at least one lower potential switching element, and an intermediate semiconductor module containing a plurality of intermediate switching elements. It is equipped with The breakdown voltage of the intermediate semiconductor module is configured to be higher than the breakdown voltage of the upper semiconductor module and the breakdown voltage of the lower semiconductor module.
  • One of the causes of failure in power conversion equipment is accidental failure of semiconductor elements due to neutrons derived from cosmic rays.
  • neutrons collide with a semiconductor element while a voltage is applied to the semiconductor element, the semiconductor element is destroyed.
  • SEB Single Event Burnout
  • a failure mode of a semiconductor element due to SEB includes an open failure of a semiconductor switching element included in the semiconductor element.
  • An open-circuit failure is a failure in which a semiconductor switching element does not turn on (remains off).
  • the withstand voltage of the intermediate semiconductor module is configured to be higher than the withstand voltage of the upper semiconductor module and the withstand voltage of the lower semiconductor module, so the breakdown withstand voltage due to SEB of the intermediate semiconductor module is can be increased.
  • an open circuit failure due to SEB occurs in at least one of the upper potential semiconductor module and the lower potential semiconductor module, the power conversion device will be unable to output the upper potential or the lower potential, so it will continue the power conversion operation. It becomes impossible to do so.
  • the present disclosure has been made to solve such problems, and the purpose of the present disclosure is to provide a power conversion device that can continue power conversion operation even in the event of an accidental failure caused by cosmic rays. be.
  • a power conversion device is provided between a DC positive bus, a DC negative bus, a DC neutral bus, and an AC line, and performs power conversion between DC power and AC power.
  • the power conversion device includes first to sixth semiconductor elements.
  • a first electrode of the first semiconductor element is connected to a DC positive bus bar.
  • the second semiconductor element has a first electrode connected to a second electrode of the first semiconductor element, and a second electrode connected to a DC neutral point bus.
  • the first electrode is connected to the DC neutral point bus.
  • the fourth semiconductor element the first electrode is connected to the third electrode of the third semiconductor element, and the second electrode is connected to the DC negative bus bar.
  • the first electrode of the fifth semiconductor element is connected to the first electrode of the second semiconductor element, and the second electrode is connected to the AC line.
  • the first electrode of the sixth semiconductor element is connected to the AC line, and the second electrode is connected to the second electrode of the third semiconductor element.
  • Each of the first to sixth semiconductor elements includes at least one semiconductor switching element and at least one diode each connected in antiparallel to the at least one semiconductor switching element.
  • the breakdown resistance of the first and fourth semiconductor elements to cosmic rays is higher than the breakdown resistance of the second and third semiconductor elements to cosmic rays.
  • the breakdown withstand capacities of the fifth and sixth semiconductor elements are higher than those of the first and fourth semiconductor elements.
  • FIG. 1 is a block diagram showing the configuration of an embodiment of a power conversion device according to the present disclosure.
  • FIG. 2 is a circuit diagram showing the configuration of a three-level circuit included in the power conversion device.
  • FIG. 3 is a diagram showing the hardware configuration of a control circuit.
  • FIG. 2 is a diagram schematically showing the relationship between the voltage applied to a semiconductor element and the failure rate due to SEB of the semiconductor element.
  • FIG. 2 is a diagram schematically showing the relationship between voltage applied to a semiconductor element and failure rate.
  • FIG. 2 is a diagram schematically showing the relationship between the voltage applied to a semiconductor element and the failure rate due to SEB of the semiconductor element.
  • FIG. 7 is a circuit diagram showing the configuration of a three-level circuit included in a power conversion device according to a fourth embodiment.
  • FIG. 3 is a diagram showing a functional configuration of a control circuit of the power conversion device.
  • FIG. 7 is a diagram illustrating the correlation between element temperature and failure rate of a fifth semiconductor element. It is a flowchart which shows an example of the procedure of the process which adjusts the number of objects of the switching element to switch.
  • 12 is a time chart illustrating an example of a procedure for changing a switching element that stops switching in a fifth semiconductor element.
  • 12 is a circuit diagram showing the configuration of a three-level circuit included in a power conversion device according to a seventh embodiment.
  • FIG. 1 is a diagram showing a functional configuration of a control circuit of the power conversion device.
  • FIG. 7 is a diagram illustrating the correlation between element temperature and failure rate of a fifth semiconductor element. It is a flowchart which shows an example of the procedure of the process which adjusts the number of objects of the switching element to switch.
  • 12 is a time chart illustrating an example of a procedure for changing a switching element that stops switching in a
  • FIG. 1 is a block diagram showing the configuration of an embodiment of a power conversion device according to the present disclosure.
  • power converter 100 is a three-level inverter that converts DC power from DC power supply 101 into three-phase AC power and supplies it to a load.
  • the load is, for example, a motor 180 mounted on an aircraft.
  • the motor 180 generates propulsion force for the aircraft using three-phase AC power supplied from the power converter 100.
  • the power converter 100 includes a DC positive bus 10, a DC neutral bus 20, a DC negative bus 30, capacitors 111, 112, AC lines 40U, 40V, 40W, a U-phase arm 50u, and a V-phase arm. 50v, a W-phase arm 50w, and a control circuit 60.
  • the DC power supply 101 supplies power from terminals P and N.
  • the DC positive bus 10 is connected to the terminal P, and the DC negative bus 30 is connected to the terminal N.
  • Capacitors 111 and 112 are connected in series between DC positive bus 10 and DC negative bus 30 to smooth the voltage between DC positive bus 10 and DC negative bus 30.
  • Capacitors 111 and 112 have the same rated capacity.
  • a DC neutral point bus 20 is connected to a neutral point C, which is a connection point between the capacitors 111 and 112.
  • the U-phase arm 50u, V-phase arm 50v, and W-phase arm 50w are provided in parallel between the DC positive bus 10 and the DC negative bus 30.
  • Each phase arm is constituted by a three-level circuit 50 shown in FIG.
  • FIG. 2 is a circuit diagram showing the configuration of the three-level circuit 50 included in the power conversion device 100.
  • three-level circuit 50 includes six semiconductor elements Q1 to Q6.
  • Each of the semiconductor elements Q1 to Q6 includes at least one semiconductor switching element (hereinafter also simply referred to as a "switching element") and at least one diode.
  • switching element semiconductor switching element
  • each semiconductor element includes one switching element and one diode. The switching element and the diode may be configured on one chip or may be configured on separate chips.
  • a MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • an IGBT Insulated Gate Bipolar Transistor
  • SiC-MOSFET Si (silicon)-MOSFET
  • SiC-IGBT Si-IGBT
  • GaN-HEMT High Electron Mobility Transistor
  • At least one diode is connected in antiparallel with at least one switching element, respectively.
  • the switching element is a MOSET
  • the diode can be configured by a parasitic diode (body diode) of the MOSFET.
  • the diode for example, a Si-diode, a SiC-diode, a SiC-SBD (Schottky Barrier Diode), etc. can be used.
  • the first electrode of the first semiconductor element Q1 is connected to the DC positive bus 10, and the second electrode is connected to the first electrode of the second semiconductor element Q2.
  • the first semiconductor element Q1 includes a switching element S1 and a diode D1.
  • the first electrode of the second semiconductor element Q2 is connected to the second electrode of the first semiconductor element Q1, and the second electrode is connected to the DC neutral point bus 20.
  • the second semiconductor element Q2 includes a switching element S2 and a diode D2.
  • the first electrode of the third semiconductor element Q3 is connected to the DC neutral point bus 20, and the second electrode is connected to the first electrode of the fourth semiconductor element Q4.
  • the third semiconductor element Q3 includes a switching element S3 and a diode D3.
  • the first electrode of the fourth semiconductor element Q3 is connected to the second electrode of the third semiconductor element Q3, and the second electrode is connected to the DC negative bus 30.
  • the fourth semiconductor element Q4 includes a switching element S4 and a diode D4.
  • the first electrode of the fifth semiconductor element Q5 is connected to the first electrode of the second semiconductor element Q2, and the second electrode is connected to the AC line 40.
  • the fifth semiconductor element Q5 includes a switching element S5 and a diode D5.
  • the first electrode of the sixth semiconductor element Q6 is connected to the AC line 40, and the second electrode is connected to the second electrode of the third semiconductor element Q3.
  • the sixth semiconductor element Q6 includes a switching element S6 and a diode D6.
  • diodes D1, D4, D5, and D6 function as freewheeling diodes (FWD).
  • Diodes D2 and D3 function as clamp diodes.
  • FIG. 3 is a diagram showing the hardware configuration of the control circuit 60.
  • the control circuit 60 includes a CPU (Central Processing Unit) 61, a RAM (Random Access Memory) 62, a ROM (Read Only Memory) 63, an I/F (Interface) device 64, and a memory. device 65.
  • the CPU 61, RAM 62, ROM 63, I/F device 64, and storage device 65 exchange various data via a communication bus 66.
  • the CPU 61 expands the program stored in the ROM 63 into the RAM 62 and executes it.
  • the program stored in the ROM 63 describes processes to be executed by the control circuit 60.
  • the I/F device 64 receives measurement data of various measurement values including GPS, altimeter, and thermometer, which will be described later. Further, the I/F device 64 transmits a control signal to each semiconductor element to control switching of each of the semiconductor elements Q1 to Q6.
  • the storage device 65 is a storage that stores various information, and stores information about each semiconductor element.
  • the storage device 65 also stores information regarding the failure rate of each semiconductor element with respect to SEB.
  • the storage device 65 is, for example, a hard disk drive (HDD) or a solid state drive (SSD).
  • all or part of the functions realized by the CPU 61 executing a program may be realized using a hard-wired circuit such as an integrated circuit.
  • a hard-wired circuit such as an integrated circuit.
  • it may be realized using an ASIC (Application Specific Integrated Circuit), an FPGA (Field-Programmable Gate Array), a CPLD (Complex Programmable Logic Device), or the like.
  • the three-level circuit 50 is configured to output three potentials to the AC line 40: a high potential (+Vdc), a neutral point potential (0), and a low potential (-Vdc).
  • the high potential (+Vdc) is the potential at terminal P
  • the neutral point potential (0) is the potential at neutral point C
  • the low potential (-Vdc) is the potential at terminal N.
  • the switching elements S1 and S5 of the first and fifth semiconductor elements Q1 and Q5 are turned on, and the switching elements S1 and S5 of the second, third, fourth and sixth semiconductor elements Q2, Control is performed to turn off switching elements S2, S3, S4, and S6 of Q3, Q4, and Q6.
  • the switching elements S2 and S5 of the second and fifth semiconductor elements Q2 and Q5 are turned on, or the switching of the third and sixth semiconductor elements Q3 and Q6 is performed. Control is performed to turn on elements S3 and S6.
  • the switching elements S4 and S6 of the fourth and sixth semiconductor elements Q4 and Q6 are turned on, and the switching elements S4 and S6 of the first, second, third and fifth semiconductor elements Q1 are turned on.
  • Q2, Q3, Q5 are controlled to turn off the switching elements S1, S2, S3, and S5.
  • One of the causes of failure in power conversion equipment is accidental failure of semiconductor elements due to neutrons derived from cosmic rays.
  • cosmic rays enter the Earth's atmosphere, they generate neutrons by colliding with the atmosphere.
  • these neutrons collide with a semiconductor element to which a voltage is applied, the semiconductor element may fail.
  • SEB Single Event Burnout
  • An open failure is a failure in which a switching element does not turn on (remains off). Note that the failure rate of a semiconductor device due to SEB increases as the voltage applied to the semiconductor device increases.
  • the power conversion device 100 may not be able to continue the power conversion operation. In this case, since the motor 180 cannot be driven, there is a concern that it will be difficult to obtain propulsion force for the aircraft. In order to stably obtain propulsion force for an aircraft, it is required that the power conversion operation of the power conversion device 100 can be continued even if an open failure due to SEB occurs.
  • the breakdown resistance against cosmic rays (hereinafter also referred to as "cosmic ray resistance") of the semiconductor elements Q1 to Q6 constituting the three-level circuit 50 will be described. ) to design.
  • the cosmic ray resistance of the first and fourth semiconductor elements Q1 and Q4 is made higher than the cosmic ray resistance of the second and third semiconductor elements Q2 and Q3. Furthermore, the cosmic ray resistance of the fifth and sixth semiconductor elements Q1 is made higher than the cosmic ray resistance of the first and fourth semiconductor elements Q1 and Q4.
  • the failure rate of a semiconductor element due to SEB when a certain voltage is applied decreases as the cosmic ray resistance of the semiconductor element increases. Therefore, when the voltages applied to the semiconductor elements Q1 to Q6 are equal to each other, the failure rate of the first and fourth semiconductor elements Q1 and Q4 is higher than the failure rate of the second and third semiconductor elements Q2 and Q3. It gets lower. The failure rates of the fifth and sixth semiconductor elements Q5 and Q6 are lower than the failure rates of the first and fourth semiconductor elements Q1 and Q4.
  • the cosmic ray resistance of the semiconductor elements Q1 to Q6 as described above, it is possible to continue the power conversion operation in the power conversion device 100 even in an environment where the amount of neutrons derived from cosmic rays is large. This means that even if an open circuit failure occurs in at least one of the second and third semiconductor elements Q2 and Q3, the first and fourth semiconductor elements have a lower failure rate than the second and third semiconductor elements Q2 and Q3. This is because the occurrence of open circuit failures is suppressed in the semiconductor elements Q1, Q4 and the fifth and sixth semiconductor elements Q5, Q6.
  • the three-level circuit can be activated by turning on the first and fifth semiconductor elements Q1 and Q5. 50 can output a high potential (+Vdc). Further, by turning on the fourth and sixth semiconductor elements Q4 and Q6, the three-level circuit 50 can output a low potential (-Vdc). That is, even in a situation where an open circuit failure occurs in the second and third semiconductor elements Q2 and Q3, the three-level circuit 50 can operate as a two-level circuit. As a result, the power conversion device 100 can continue the power conversion operation as a two-level inverter even in the event of an accidental failure due to cosmic rays.
  • the cosmic ray resistance of the semiconductor elements Q1 to Q6 is set in a magnitude relationship, so that all Compared to the configuration in which the cosmic ray resistance of the semiconductor elements Q1 to Q6 is increased, an increase in the cost of the power conversion device 100 can be suppressed.
  • Embodiment 2 In the first embodiment described above, a configuration has been described in which the cosmic ray resistance of the semiconductor elements Q1 to Q6 constituting the three-level circuit 50 has a magnitude relationship. In embodiments 2 to 4, a specific configuration of the three-level circuit 50 for realizing this configuration will be described.
  • FIG. 4 is a diagram schematically showing the relationship between the voltage applied to a semiconductor element and the failure rate due to SEB of the semiconductor element.
  • the vertical axis in FIG. 4 shows the failure rate, and the horizontal axis shows the applied voltage.
  • the failure rate can be calculated using, for example, an index called FIT (Failure-in-Time).
  • FIT is a unit representing failure rate, and represents how many failures occur within 10 to the 9th power time. The smaller the FIT, the lower the failure rate.
  • Each of the curves L1 and L2 shown in FIG. 4 shows the relationship between the applied voltage and the failure rate of the semiconductor element. According to these curves, the higher the voltage applied to the semiconductor element, the higher the failure rate of the semiconductor element.
  • the failure rate of a semiconductor element is correlated with the dielectric strength voltage of the semiconductor element.
  • a curve L1 shows the relationship between the applied voltage and failure rate of a semiconductor element having a first dielectric strength voltage.
  • a curve L2 shows the relationship between the applied voltage and the failure rate of a semiconductor element having the second dielectric strength voltage.
  • the second dielectric strength voltage is higher than the first dielectric strength voltage.
  • the failure rate when the voltage V1 is applied is lower for a semiconductor element with a higher dielectric strength voltage. Note that the correlation between the dielectric strength voltage and the failure rate of the semiconductor element shown in FIG. 4 remains unchanged regardless of the amount of neutrons irradiated to the semiconductor element.
  • the cosmic ray withstand capacity of the semiconductor elements Q1 to Q6 can be varied in magnitude. Establish a relationship.
  • FIG. 5 is a diagram schematically showing the relationship between the voltage applied to the semiconductor elements Q1 to Q6 and the failure rate.
  • the vertical axis in FIG. 5 shows the failure rate, and the horizontal axis shows the applied voltage.
  • a curve L3 shown in FIG. 5 shows the relationship between the applied voltage and failure rate of the second and third semiconductor elements Q2 and Q3.
  • a curve L4 shows the relationship between the applied voltage and failure rate of the first and fourth semiconductor elements Q1 and Q4.
  • a curve L5 shows the relationship between the applied voltage and failure rate of the fifth and sixth semiconductor elements Q5 and Q6. In any of the curves L3 to L5, the failure rate of the semiconductor element increases as the voltage applied to the semiconductor element increases.
  • the failure rates of the first and fourth semiconductor elements Q1 and Q4 are lower than the failure rates of the second and third semiconductor elements Q2 and Q3.
  • the failure rates of the fifth and sixth semiconductor elements Q5 and Q6 are lower than the failure rates of the first and fourth semiconductor elements Q1 and Q4.
  • the failure rates of the semiconductor elements Q1 to Q6 shown in FIG. 5 can be realized by establishing a magnitude relationship in the withstand voltages of the semiconductor elements Q1 to Q6. Specifically, the dielectric strength voltages of the first and fourth semiconductor elements Q1 and Q4 are made larger than the dielectric strength voltages of the second and third semiconductor elements Q2 and Q3. The dielectric strength voltages of the fifth and sixth semiconductor elements Q5 and Q6 are made larger than the dielectric strength voltages of the first and fourth semiconductor elements Q1 and Q4.
  • the above-mentioned magnitude relationship of the dielectric strength voltage can be realized by adjusting the thickness or doping concentration of the drift layer when the semiconductor elements Q1 to Q6 are all MOSFETs and have the same element area.
  • the drift layers of the fifth and sixth semiconductor elements Q5 and Q6 may be made thicker than the drift layers of the first and fourth semiconductor elements Q1 and Q4.
  • FIG. 6 is a diagram schematically showing the relationship between the voltage applied to a semiconductor element and the failure rate of the semiconductor element due to SEB.
  • the vertical axis in FIG. 6 shows the failure rate, and the horizontal axis shows the applied voltage.
  • Each of the curves L6 and L7 shown in FIG. 6 shows the relationship between the applied voltage and the failure rate of the semiconductor element.
  • the failure rate of a semiconductor element is also correlated with the element area of the semiconductor element.
  • a curve L6 shows the relationship between the applied voltage and the failure rate of the semiconductor element having the first element area.
  • a curve L7 shows the relationship between the applied voltage and the failure rate of the semiconductor element having the second element area. The second element area is smaller than the first element area.
  • the element areas of the first and fourth semiconductor elements Q1 and Q4 are made smaller than the element areas of the second and third semiconductor elements Q2 and Q3.
  • the element areas of the fifth and sixth semiconductor elements Q5 and Q6 are made smaller than the element areas of the first and fourth semiconductor elements Q1 and Q4.
  • the current (current density) per unit area of the semiconductor element may increase.
  • the on-resistance of the semiconductor element decreases, so the amount of change (dI/dt) in the short circuit current flowing through the semiconductor element increases.
  • the protective short circuit determines whether the current I is an overcurrent based on the amount of change (dI/dt) in the current I flowing through the source of the MOSFET, and outputs the determination result to the gate drive section of the MOSFET.
  • the configuration may include a control unit that performs the following steps. In this configuration, the control unit compares the amount of change in the current I with a predetermined threshold, and detects an overcurrent when the amount of change exceeds the threshold.
  • control unit does not perform overcurrent determination during the mask period.
  • This mask period is set so that no overcurrent is detected during a period in which the current I changes rapidly immediately after the MOSFET is turned on.
  • the threshold values in the short circuit protection circuits of the first and fourth semiconductor elements Q1 and Q4 are set to a lower value than the threshold values in the short circuit protection circuits of the second and third semiconductor elements Q2 and Q3.
  • the threshold values in the short circuit protection circuits of the fifth and sixth semiconductor elements Q5 and Q6 are set to a lower value than the threshold values in the short circuit protection circuits of the first and fourth semiconductor elements Q1 and Q4. According to this, it is possible to reliably interrupt overcurrent flowing through each of the semiconductor elements Q1 to Q6.
  • FIG. 7 is a circuit diagram showing the configuration of three-level circuit 50 included in power conversion device 200 according to the fourth embodiment.
  • the three-level circuit 50 shown in FIG. 7 has the same basic configuration as the three-level circuit 50 shown in FIG. 2, but the configuration of each of the semiconductor elements Q1 to Q6 is different.
  • the semiconductor devices Q1 to Q6 shown in FIG. 7 differ from the semiconductor devices Q1 to Q6 shown in FIG. 2 in that each semiconductor device includes a plurality of switching elements and a plurality of diodes.
  • the first semiconductor element Q1 includes three switching elements S11 to S13 connected in parallel, and three diodes D11 to D13 connected in antiparallel to the three switching elements S11 to S13, respectively. including.
  • the second semiconductor element Q2 includes two switching elements S21 and S22 connected in parallel, and two diodes D21 and D22 connected in antiparallel to the two switching elements S21 and S22, respectively.
  • the third semiconductor element Q3 includes two switching elements S31 and S32 connected in parallel, and two diodes D31 and D32 connected in antiparallel to the two switching elements S31 and S32, respectively.
  • the fourth semiconductor element Q4 includes three switching elements S41 to S43 connected in parallel, and three diodes D41 to D43 connected in antiparallel to the three switching elements S41 to S43, respectively.
  • the fifth semiconductor element Q5 includes four switching elements S51 to S54 connected in parallel and four diodes D51 to D55 connected in antiparallel to the four switching elements S51 to S54, respectively.
  • the sixth semiconductor element Q6 includes four switching elements S61 to S64 connected in parallel, and four diodes D61 to D64 connected in antiparallel to the four switching elements S61 to S64, respectively.
  • the number of switching elements included in each of the first and fourth semiconductor elements Q1 and Q4 is greater than the number of switching elements included in each of the second and third semiconductor elements Q2 and Q3. There are also many.
  • the number of switching elements included in each of the fifth and sixth semiconductor elements Q5 and Q6 is greater than the number of switching elements included in each of the first and fourth semiconductor elements. Note that the number of switching elements included in each of the semiconductor elements Q1 to Q6 is not limited to the number shown in FIG. 7, and may satisfy the above-described size relationship among the semiconductor elements Q1 to Q6.
  • the failure rate of the semiconductor element can be reduced. This is because even if an open circuit failure occurs in any one of the plurality of switching elements, switching of the semiconductor element can be continued using the remaining normal switching elements. As the number of switching elements connected in parallel is increased, the failure rate of the plurality of switching elements as a whole decreases, and therefore the failure rate of the semiconductor element can also be decreased.
  • the number of switching elements included in each of the first and fourth semiconductor elements Q1 and Q4 is set as the number of switching elements included in each of the second and third semiconductor elements Q2 and Q3.
  • the failure rate of the first and fourth semiconductor elements Q1 and Q4 is made higher than that of the second and third semiconductor elements Q2 and Q3.
  • the failure rate of the fifth and sixth semiconductor elements Q5 and Q6 is made higher than the failure rate of the first and fourth semiconductor elements Q1 and Q4.
  • the fourth embodiment by providing a magnitude relationship in the number of switching elements included in each of the semiconductor devices Q1 to Q6, a magnitude relationship is established in the cosmic ray resistance of the semiconductor devices Q1 to Q6. According to this, it is possible to construct a power conversion device that can continue power conversion operation even in the event of an accidental failure due to cosmic rays, using a semiconductor element constituted by a general-purpose switching element.
  • Embodiment 5 In the power conversion device 200 according to the fourth embodiment described above, power conversion can be performed by switching all of the plurality of switching elements connected in parallel in each of the semiconductor elements Q1 to Q6.
  • the number of switching elements to be switched among the plurality of switching elements connected in parallel may be changed in each of the semiconductor elements Q1 to Q6 depending on the state of the power conversion device 200.
  • Embodiment 5 describes a configuration in which the number of switching elements to be switched is changed in power conversion device 200 according to Embodiment 4 according to the environment in which power conversion device 200 is placed and the element temperature of each semiconductor element. do.
  • FIG. 8 is a diagram showing the functional configuration of the control circuit 60 of the power conversion device 200.
  • FIG. 8 shows a portion included in the control circuit 60 that controls switching of the fifth semiconductor element Q5.
  • the portions that control the switching of each of the other semiconductor elements Q1 to Q4 and Q6 also have a configuration similar to that shown in FIG. 8.
  • the control circuit 60 includes a GPS (Global Positioning System) 80, an altimeter 81, a calculator 82, a thermometer 84, a control section 88, four drive sections 90, and a timer 86.
  • GPS Global Positioning System
  • the GPS 80 measures the latitude and longitude of the current position of the power conversion device 200 and outputs the measured values to the calculator 82.
  • Altimeter 81 measures the altitude of the current position of power conversion device 200 and outputs the measured value to calculator 82 .
  • the GPS 80 and the altimeter 81 measure the latitude, longitude, and altitude of the aircraft in flight. Note that if the altitude of the power conversion device 200 can be calculated from the measured value of the GPS 80, the altimeter 81 is not necessary.
  • the computing unit 82 calculates the amount of neutrons at the current position of the power conversion device 200 based on the measurement values input from the GPS 80 and the altimeter 81.
  • the amount of neutrons is the number of neutrons per unit time and unit area, and changes depending on the latitude, longitude, and altitude of the current position of power conversion device 200.
  • EXPACS Excel-based Program for calculating Atmospheric Cosmic-ray Spectrum
  • EXPACS is a program that can calculate cosmic ray flux and its energy at any point in the atmosphere and at any time.
  • a neutron spectrum is data representing the number of neutrons present per unit time and unit area over a wide energy band of neutrons. From the neutron spectrum obtained by EXPACS, data indicating the dependence of the number of neutrons with arbitrary energy on latitude, longitude, and altitude can be obtained.
  • thermometer 84 measures the element temperature of the fifth semiconductor element Q5 and outputs the measured value to the control section 88.
  • the amount of neutrons at the current position of the power conversion device 200 is directly connected to the failure rate due to SEB of the fifth semiconductor element Q5. As the amount of neutrons increases, the failure rate of the fifth semiconductor element Q5 increases. For example, as the altitude of the power conversion device 200 increases, the amount of neutrons increases, so the failure rate of the fifth semiconductor element Q5 increases.
  • FIG. 9 is a diagram illustrating the correlation between the element temperature and failure rate of the fifth semiconductor element Q5.
  • the vertical axis in FIG. 9 shows the failure rate, and the horizontal axis shows the applied voltage.
  • FIG. 9 shows curves L8 and L9 showing the relationship between the element temperature and failure rate of the fifth semiconductor element Q5.
  • a curve L8 shows the relationship between the voltage applied to the fifth semiconductor element Q5 and the failure rate at the first element temperature.
  • a curve L9 shows the relationship between the voltage applied to the fifth semiconductor element Q5 and the failure rate at the second element temperature. The second element temperature is higher than the first element temperature.
  • the failure rate at the second element temperature is lower than the failure rate at the first element temperature.
  • the element temperature (junction temperature) increases, the dielectric strength voltage of the semiconductor element increases, and as the element temperature (junction temperature) decreases, the dielectric strength voltage of the semiconductor element decreases. Therefore, when the element temperature is high, the dielectric strength increases and the failure rate of the semiconductor element decreases. On the other hand, when the element temperature is low, the dielectric strength voltage decreases, and the failure rate of the semiconductor element increases. Note that the relationship between the element temperature (junction temperature) of the semiconductor element and the failure rate remains unchanged regardless of the altitude of the current position of the semiconductor element.
  • control unit 88 controls the fifth semiconductor element Q5 based on the amount of neutrons calculated by the arithmetic unit 82 and the measured value of the element temperature of the fifth semiconductor element Q5 by the thermometer 84. Controls switching of four switching elements S51 to S54.
  • the four drive units 90 are provided corresponding to the four switching elements S51 to S54, respectively.
  • Each drive section 90 generates a gate signal for driving the corresponding switching element according to a control signal given from the control section 88.
  • FIG. 10 is a flowchart illustrating an example of a procedure for adjusting the number of switching elements to be switched. A series of processes shown in this flowchart are executed by control circuit 60 at predetermined intervals while power conversion device 200 is in operation.
  • the control circuit 60 acquires measurement data of the latitude and longitude of the current position of the power conversion device 200 measured by the GPS 80, and the measurement data of the current position of the power conversion device 200 measured by the altimeter 81. Obtain measurement data of the altitude of the current position (step S01).
  • the control circuit 60 calculates the amount of neutrons at the current position of the power converter 200 using the acquired latitude, longitude, and altitude measurement data of the power converter 200 (step S02).
  • the control circuit 60 acquires measurement data of the element temperature of the fifth semiconductor element Q5 measured by the thermometer 84 (step S03).
  • the control circuit 60 determines the number of switching elements to be switched in the fifth semiconductor element Q5 using the neutron amount calculated in S02 and the measurement data of the element temperature acquired in S03.
  • control circuit 60 determines whether the element temperature of the fifth semiconductor element Q5 is lower than a predetermined threshold temperature (step S04). When the element temperature of the fifth semiconductor element Q5 is lower than the threshold temperature (when determining YES in S04), the control circuit 60 subsequently determines whether the number of switching elements currently being switched is 2 or more. (Step S05).
  • the control circuit 60 fixes one switching element among the switching elements currently switching in the OFF state. This causes the switching of the switching element to stop. That is, the control circuit 60 reduces the number of switching elements to be switched by one (step S06). On the other hand, if the number of switching elements currently being switched is 1 (NO determination in S05), the control circuit 60 maintains the number of switching elements being switched by skipping the process in S06. do.
  • the control circuit 60 determines the amount of neutrons calculated in S02 and the predetermined amount of neutrons. is compared with the threshold value (step S07).
  • the control circuit 60 determines whether the number of switching elements currently being switched is less than 4 (step S08). . If the number of switching elements currently being switched is less than 4 (when determining YES in S08), the control circuit 60 turns on one switching element that is in a stopped state to stop the switching of the switching element. Let it start. That is, the control circuit 60 increases the number of switching elements to be switched by one (step S09).
  • control circuit 60 maintains the number of switching elements by skipping the processes in S08 and S09.
  • the process of adjusting the number of switching elements to be switched in the fifth semiconductor element Q5 has been described; Similar processing can be performed on the second and third semiconductor elements Q2 and Q3. According to this, the failure rate of each of the semiconductor elements Q1 to Q6 can be reduced.
  • Embodiment 6 In the fifth embodiment described above, depending on the element temperature of the semiconductor element included in the power conversion device 200 according to the fourth embodiment, switching of some of the switching elements included in the semiconductor element is controlled. The process to stop it was explained. In the sixth embodiment, a process will be described in which, in this process, the switching element that stops switching is changed at a predetermined period.
  • FIG. 11 is a time chart showing an example of the procedure for changing the switching element that stops switching in the fifth semiconductor element Q5. In FIG. 11, it is assumed that switching of one of the four switching elements S51 to S54 included in the fifth semiconductor element Q5 is stopped.
  • the control circuit 60 changes the switching element that stops switching at every preset time according to the output signal of the timer 86 (see FIG. 8). Specifically, when time T1 starts at time t0, control circuit 60 switches switching elements S51, S52, and S53, and stops switching of switching element S54. Note that at time t0, the control circuit 60 activates the switching element S53 and then stops switching the switching element S54.
  • control circuit 60 switches switching elements S52, S53, and S54, and stops switching of switching element S51. Note that at time t1, the control circuit 60 starts the switching element S54, and then stops the switching of the switching element S51.
  • control circuit 60 switches switching elements S51, S53, and S54, and stops switching of switching element S52. Note that at time t2, the control circuit 60 starts the switching element S51, and then stops the switching of the switching element S52.
  • control circuit 60 switches switching elements S51, S52, and S54, and stops switching of switching element S53. Note that, at time t3, the control circuit 60 activates the switching element S52, and then stops the switching of the switching element S53.
  • the continuous operation time of each switching element can be shortened. This makes it possible to reduce deterioration of the switching elements, thereby reducing the failure rate of each switching element. Furthermore, the operating times of the plurality of switching elements can be made equal to each other.
  • FIG. 12 is a circuit diagram showing the configuration of three-level circuit 50 included in power conversion device 300 according to the seventh embodiment.
  • the three-level circuit 50 shown in FIG. 12 has the same basic configuration as the three-level circuit 50 shown in FIG. 7.
  • the three-level circuit 50 shown in FIG. 12 differs from the three-level circuit 50 shown in FIG. 7 in that it includes power modules M1 and M2.
  • the power module M1 incorporates second and third semiconductor elements Q2 and Q3. That is, the power module M1 includes four switching elements and four diodes (clamp diodes).
  • the power module M1 corresponds to an example of a "first semiconductor module".
  • the power module M2 incorporates fifth and sixth semiconductor elements Q5 and Q6. That is, the power module M2 includes eight switching elements and eight diodes (freewheeling diodes).
  • the power module M2 corresponds to an example of a "second semiconductor module".
  • the seventh embodiment by incorporating a plurality of semiconductor elements each having a plurality of switching elements into the same power module, it is possible to mount a plurality of semiconductor elements in the same power module.
  • the elements can be placed in close proximity. Therefore, it is possible to save space for mounting.
  • the power conversion device 300 can be downsized.

Abstract

第１および第２の半導体素子（Ｑ１，Ｑ２）は直流正母線（１０）と直流中性点母線（２０）との間に直列接続される。第３および第４の半導体素子（Ｑ３，Ｑ４）は直流中性点母線（２０）と直流負母線（３０）との間に直列接続される。第５および第６の半導体素子（Ｑ５，Ｑ６）は第１および第２の半導体素子（Ｑ１，Ｑ２）の接続点と第３および第４の半導体素子（Ｑ３，Ｑ４）の接続点との間に直列接続される。各半導体素子は、少なくとも１つの半導体スイッチング素子と、少なくとも１つのダイオードとを含む。第１および第４の半導体素子（Ｑ１，Ｑ４）の宇宙線に対する破壊耐量は、第２および第３の半導体素子（Ｑ２，Ｑ３）の宇宙線に対する破壊耐量よりも高い。第５および第６の半導体素子（Ｑ５，Ｑ６）の破壊耐量は、第１および第４の半導体素子（Ｑ１，Ｑ４）の破壊耐量よりも高い。

Description

電力変換装置
　本開示は、電力変換装置に関する。
　特開２０２１－６１６９２号公報（特許文献１）には、３つのレベルの電位（上位電位、中間電位および下位電位）の電力を出力する電力変換装置が開示されている。この電力変換装置は、少なくとも１つの上位電位スイッチング素子を内蔵する上位電位半導体モジュールと、少なくとも１つの下位電位スイッチング素子を内蔵する下位電位半導体モジュールと、複数の中間スイッチング素子を内蔵する中間半導体モジュールとを備えている。中間半導体モジュールの耐圧は、上位半導体モジュールの耐圧および下位半導体モジュールの耐圧よりも大きくなるように構成されている。
特開２０２１－６１６９２号公報
　電力変換装置の故障原因の１つとして、宇宙線由来の中性子による半導体素子の偶発故障がある。半導体素子に電圧が印加された状態において半導体素子に中性子が衝突すると、半導体素子が破壊される。このような現象は、ＳＥＢ（Single　Event　Burnout）と呼ばれている。
　ＳＥＢによる半導体素子の故障モードには、半導体素子に含まれる半導体スイッチング素子の開放故障がある。開放故障とは、半導体スイッチング素子がオンしない（オフしたままとなる）故障である。
　上記特許文献１に記載される電力変換装置では、中間半導体モジュールの耐圧が上位半導体モジュールの耐圧および下位半導体モジュールの耐圧よりも大きくなるように構成されているため、中間半導体モジュールのＳＥＢによる破壊耐量を高めることができる。しかしながら、上位電位半導体モジュールおよび下位電位半導体モジュールの少なくとも一方においてＳＥＢによる開放故障が発生した場合には、電力変換装置は、上位電位または下位電位を出力することができなくなるため、電力変換動作を継続することが不可能となる。
　本開示は、かかる課題を解決するためになされたものであり、本開示の目的は、宇宙線による偶発故障に対しても電力変換動作を継続することが可能な電力変換装置を提供することである。
　本開示のある局面では、電力変換装置は、直流正母線、直流負母線および直流中性点母線と交流ラインとの間に設けられ、直流電力および交流電力の間で電力変換を実行する。電力変換装置は、第１から第６の半導体素子を備える。第１の半導体素子は、第１の電極が直流正母線に接続される。第２の半導体素子は、第１の電極が第１の半導体素子の第２の電極に接続され、第２の電極が直流中性点母線に接続される。第３の半導体素子は、第１の電極が直流中性点母線に接続される。第４の半導体素子は、第１の電極が第３の半導体素子の第３の電極に接続され、第２の電極が直流負母線に接続される。第５の半導体素子は、第１の電極が第２の半導体素子の第１の電極に接続され、第２の電極が交流ラインに接続される。第６の半導体素子は、第１の電極が交流ラインに接続され、第２の電極が第３の半導体素子の第２の電極に接続される。第１から第６の半導体素子の各々は、少なくとも１つの半導体スイッチング素子と、少なくとも１つの半導体スイッチング素子にそれぞれ逆並列に接続された少なくとも１つのダイオードとを含む。第１および第４の半導体素子の宇宙線に対する破壊耐量は、第２および第３の半導体素子の宇宙線に対する破壊耐量よりも高い。第５および第６の半導体素子の破壊耐量は、第１および第４の半導体素子の破壊耐量よりも高い。
　本開示によれば、宇宙線による偶発故障に対しても電力変換動作を継続することが可能な電力変換装置を提供することができる。
本開示に従う電力変換装置の一実施の形態の構成を示すブロック図である。 電力変換装置に含まれる３レベル回路の構成を示す回路図である。 制御回路のハードウェア構成を示す図である。 半導体素子に印加される電圧と半導体素子のＳＥＢによる故障率との関係を模式的に示す図である。 半導体素子に印加される電圧と故障率との関係を模式的に示す図である。 半導体素子に印加される電圧と半導体素子のＳＥＢによる故障率との関係を模式的に示す図である。 実施の形態４に従う電力変換装置に含まれる３レベル回路の構成を示す回路図である。 電力変換装置の制御回路の機能構成を示す図である。 第５の半導体素子の素子温度と故障率との相関を説明する図である。 スイッチングさせるスイッチング素子の個数を調整する処理の手順の一例を示すフローチャートである。 第５の半導体素子において、スイッチングを停止させるスイッチング素子を変更する処理の手順の一例を示すタイムチャートである。 実施の形態７に従う電力変換装置に含まれる３レベル回路の構成を示す回路図である。
　以下、本開示の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分には同一符号を付してその説明は繰り返さない。
　実施の形態１．
　＜電力変換装置の構成＞
　図１は、本開示に従う電力変換装置の一実施の形態の構成を示すブロック図である。
　図１に示すように、実施の形態１に従う電力変換装置１００は、３レベルインバータであって、直流電源１０１からの直流電力を三相交流電力に変換して負荷に供給する。負荷は、例えば、航空機に搭載されたモータ１８０である。モータ１８０は、電力変換装置１００から供給される三相交流電力を用いて航空機の推進力を発生する。
　電力変換装置１００は、直流正母線１０と、直流中性点母線２０と、直流負母線３０と、コンデンサ１１１，１１２と、交流ライン４０Ｕ，４０Ｖ，４０Ｗと、Ｕ相アーム５０ｕと、Ｖ相アーム５０ｖと、Ｗ相アーム５０ｗと、制御回路６０とを備える。
　直流電源１０１は、端子Ｐ，Ｎから給電する。直流正母線１０は端子Ｐに接続され、直流負母線３０は端子Ｎに接続される。コンデンサ１１１，１１２は、直流正母線１０と直流負母線３０との間に直列に接続されて、直流正母線１０および直流負母線３０の間の電圧を平滑化する。コンデンサ１１１，１１２は、同一の定格容量を有している。コンデンサ１１１，１１２の接続点である中性点Ｃには、直流中性点母線２０が接続される。
　Ｕ相アーム５０ｕ、Ｖ相アーム５０ｖおよびＷ相アーム５０ｗは、直流正母線１０および直流負母線３０の間に並列に設けられる。各相アームは、図２に示す３レベル回路５０により構成される。
　図２は、電力変換装置１００に含まれる３レベル回路５０の構成を示す回路図である。
　図２に示すように、３レベル回路５０は、６個の半導体素子Ｑ１～Ｑ６を含む。半導体素子Ｑ１～Ｑ６の各々は、少なくとも１つの半導体スイッチング素子（以下、単に「スイッチング素子」とも称する）と、少なくとも１つのダイオードとを含む。図２の例では、各半導体素子は、１個のスイッチング素子および１個のダイオードを含んでいる。スイッチング素子およびダイオードは１チップで構成しても別々のチップで構成してもよい。
　本実施の形態では、スイッチング素子として、ＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Filed　Effect　Transistor）が用いられる。なお、スイッチング素子としては、ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）等を用いることができる。例えば、スイッチング素子には、ＳｉＣ（炭化ケイ素）－ＭＯＳＦＥＴ、Ｓｉ（シリコン）－ＭＯＳＦＥＴ、ＳｉＣ－ＩＧＢＴ、Ｓｉ－ＩＧＢＴ、ＧａＮ－ＨＥＭＴ（High　Electron　Mobility　Transistor）等を用いることができる。
　少なくとも１つのダイオードは、少なくとも１つのスイッチング素子とそれぞれ逆並列に接続される。なお、スイッチング素子がＭＯＳＥＴである場合には、ダイオードはＭＯＳＦＥＴの寄生ダイオード（ボディダイオード）によって構成することができる。ダイオードには、例えば、Ｓｉ－ダイオード、ＳｉＣ－ダイオード、ＳｉＣ－ＳＢＤ（Schottky　Barrier　Diode）等を用いることができる。
　第１の半導体素子Ｑ１は、第１の電極が直流正母線１０に接続され、第２の電極が第２の半導体素子Ｑ２の第１の電極に接続される。第１の半導体素子Ｑ１は、スイッチング素子Ｓ１と、ダイオードＤ１とを含む。
　第２の半導体素子Ｑ２は、第１の電極が第１の半導体素子Ｑ１の第２の電極に接続され、第２の電極が直流中性点母線２０に接続される。第２の半導体素子Ｑ２は、スイッチング素子Ｓ２と、ダイオードＤ２とを含む。
　第３の半導体素子Ｑ３は、第１の電極が直流中性点母線２０に接続され、第２の電極が第４の半導体素子Ｑ４の第１の電極に接続される。第３の半導体素子Ｑ３は、スイッチング素子Ｓ３と、ダイオードＤ３とを含む。
　第４の半導体素子Ｑ３は、第１の電極が第３の半導体素子Ｑ３の第２の電極に接続され、第２の電極が直流負母線３０に接続される。第４の半導体素子Ｑ４は、スイッチング素子Ｓ４と、ダイオードＤ４とを含む。
　第５の半導体素子Ｑ５は、第１の電極が第２の半導体素子Ｑ２の第１の電極に接続され、第２の電極が交流ライン４０に接続される。第５の半導体素子Ｑ５は、スイッチング素子Ｓ５と、ダイオードＤ５とを含む。
　第６の半導体素子Ｑ６は、第１の電極が交流ライン４０に接続され、第２の電極が第３の半導体素子Ｑ３の第２の電極に接続される。第６の半導体素子Ｑ６は、スイッチング素子Ｓ６と、ダイオードＤ６とを含む。
　なお、ダイオードＤ１，Ｄ４，Ｄ５，Ｄ６は還流ダイオード（ＦＷＤ：Freewheeling　Diode）として機能する。ダイオードＤ２，Ｄ３はクランプダイオードとして機能する。
　図１に戻って、制御回路６０は、電力変換装置１００における電力変換を制御する。図３は、制御回路６０のハードウェア構成を示す図である。図３に示すように、制御回路６０は、ＣＰＵ（Central　Processing　Unit）６１と、ＲＡＭ（Random　Access　Memory）６２と、ＲＯＭ（Read　Only　Memory）６３と、Ｉ／Ｆ（Interface）装置６４と、記憶装置６５とを含む。ＣＰＵ６１、ＲＡＭ６２、ＲＯＭ６３、Ｉ／Ｆ装置６４および記憶装置６５は、通信バス６６を通じて各種データを遣り取りする。
　ＣＰＵ６１は、ＲＯＭ６３に格納されているプログラムをＲＡＭ６２に展開して実行する。ＲＯＭ６３に格納されているプログラムには、制御回路６０によって実行される処理が記述されている。
　Ｉ／Ｆ装置６４は、後述するＧＰＳ、高度計および温度計を含む各種測定値の測定データを受信する。また、Ｉ／Ｆ装置６４は、半導体素子Ｑ１～Ｑ６の各々のスイッチングを制御するための制御信号を各半導体素子へ送信する。
　記憶装置６５は、各種情報を記憶するストレージであって、各半導体素子の情報を記憶する。また、記憶装置６５は、各半導体素子のＳＥＢに対する故障率に関する情報を記憶する。記憶装置６５は、例えば、ハードディスクドライブ（ＨＤＤ：Hard　Disk　Drive）またはソリッドステートドライブ（ＳＳＤ：Solid　State　Drive）等である。
　なお、ＣＰＵ６１がプログラムを実行することで実現される機能の全部または一部を、集積回路などのハードワイヤード回路（hard-wired　circuit）を用いて実現してもよい。例えば、ＡＳＩＣ（Application　Specific　Integrated　Circuit）、ＦＰＧＡ（Field-Programmable　Gate　Array）またはＣＰＬＤ（Complex　Programmable　Logic　Device）などを用いて実現してもよい。
　＜電力変換装置の動作＞
　次に、図２に示した３レベル回路５０の動作を説明する。
　３レベル回路５０は、高電位（＋Ｖｄｃ）、中性点電位（０）および低電位（－Ｖｄｃ）の３つの電位を交流ライン４０に出力するように構成される。高電位（＋Ｖｄｃ）は端子Ｐの電位であり、中性点電位（０）は中性点Ｃの電位であり、低電位（－Ｖｄｃ）は端子Ｎの電位である。
　高電位（＋Ｖｄｃ）を出力する期間では、第１および第５の半導体素子Ｑ１，Ｑ５のスイッチング素子Ｓ１，Ｓ５をオンさせ、かつ、第２、第３、第４および第６の半導体素子Ｑ２，Ｑ３，Ｑ４，Ｑ６のスイッチング素子Ｓ２，Ｓ３，Ｓ４，Ｓ６をオフさせる制御が行われる。
　中性点電位（０）を出力する期間では、第２および第５の半導体素子Ｑ２，Ｑ５のスイッチング素子Ｓ２，Ｓ５をオンさせる制御、または、第３および第６の半導体素子Ｑ３，Ｑ６のスイッチング素子Ｓ３，Ｓ６をオンさせる制御が行われる。
　低電位（－Ｖｄｃ）を出力する期間では、第４および第６の半導体素子Ｑ４，Ｑ６のスイッチング素子Ｓ４，Ｓ６をオンさせ、かつ、第１、第２、第３および第５の半導体素子Ｑ１，Ｑ２，Ｑ３，Ｑ５のスイッチング素子Ｓ１，Ｓ２，Ｓ３，Ｓ５をオフさせる制御が行われる。
　＜半導体素子の偶発故障＞
　次に、半導体素子の偶発故障について説明する。
　電力変換装置の故障原因の１つとして、宇宙線由来の中性子による半導体素子の偶発故障がある。宇宙線が地球の大気層に侵入したときに、大気と衝突することにより中性子を発生させる。この中性子が、電圧が印加されている状態の半導体素子に衝突した場合に、半導体素子が故障することがある。このような現象は、ＳＥＢ（Single　Event　Burnout）とも呼ばれている。
　ＳＥＢによる半導体素子の故障としては、半導体素子に含まれるスイッチング素子の開放故障が想定される。開放故障とは、スイッチング素子がオンしない（オフしたままとなる）故障である。なお、ＳＥＢによる半導体素子の故障率は、半導体素子に印加される電圧が大きくなるほど高くなる。
　図２に示した３レベル回路５０において、半導体素子Ｑ１～Ｑ６の何れか１つにＳＥＢによる開放故障が発生した場合には、電力変換装置１００が電力変換動作を継続できなくなる可能性がある。この場合、モータ１８０を駆動させることができなくなるため、航空機の推進力を得ることが困難となることが懸念される。航空機の推進力を安定的に得るためには、ＳＥＢによる開放故障が発生しても、電力変換装置１００の電力変換動作を継続できることが求められる。
　本実施の形態では、電力変換装置１００の電力変換動作の継続を実現する観点から、３レベル回路５０を構成する半導体素子Ｑ１～Ｑ６の宇宙線に対する破壊耐量（以下、「宇宙線耐量」とも称する）を設計する。
　具体的には、第１および第４の半導体素子Ｑ１，Ｑ４の宇宙線耐量を、第２および第３の半導体素子Ｑ２，Ｑ３の宇宙線耐量よりも高くする。さらに、第５および第６の半導体素子Ｑ１の宇宙線耐量を、第１および第４の半導体素子Ｑ１，Ｑ４の宇宙線耐量よりも高くする。
　ある電圧が印加されているときの半導体素子のＳＥＢによる故障率は、当該半導体素子の宇宙線耐量を高くするに従って低下する。したがって、半導体素子Ｑ１～Ｑ６に印加される電圧が互いに等しい場合には、第１および第４の半導体素子Ｑ１，Ｑ４の故障率は、第２および第３半導体素子Ｑ２，Ｑ３の故障率よりも低くなる。第５および第６の半導体素子Ｑ５，Ｑ６の故障率は、第１および第４の半導体素子Ｑ１，Ｑ４の故障率よりも低くなる。
　上記のように半導体素子Ｑ１～Ｑ６の宇宙線耐量を設計したことにより、宇宙線由来の中性子量が多くなる環境下においても、電力変換装置１００における電力変換動作を継続させることが可能となる。これは、第２および第３の半導体素子Ｑ２，Ｑ３の少なくとも一方に開放故障が発生した場合においても、第２および第３の半導体素子Ｑ２，Ｑ３よりも故障率が低い第１および第４の半導体素子Ｑ１，Ｑ４ならびに第５および第６の半導体素子Ｑ５，Ｑ６においては開放故障の発生が抑制されていることによる。
　より具体的には、第２および第３の半導体素子Ｑ２，Ｑ３に開放故障が生じている状況であっても、第１および第５の半導体素子Ｑ１，Ｑ５をオンさせることによって、３レベル回路５０は高電位（＋Ｖｄｃ）を出力することができる。また、第４および第６の半導体素子Ｑ４，Ｑ６をオンさせることによって、３レベル回路５０は低電位（－Ｖｄｃ）を出力することができる。すなわち、第２および第３の半導体素子Ｑ２，Ｑ３に開放故障が生じている状況であっても、３レベル回路５０は、２レベル回路として動作することができる。その結果、電力変換装置１００は、宇宙線による偶発故障に対しても２レベルインバータとして電力変換動作を継続することが可能となる。
　ここで、すべての半導体素子Ｑ１～Ｑ６の宇宙線耐量を均等に高くすることによっても、半導体素子Ｑ１～Ｑ６の開放故障を抑制して、電力変換装置１００における電力変換動作を継続させることが可能となる。ただし、半導体素子Ｑ１～Ｑ６のすべてに宇宙線耐量の高い半導体素子を用いるため、半導体素子のコストが嵩んでしまう。その結果、電力変換装置１００のコストを増大させることが懸念される。
　これに対して、実施の形態１では、上述したように、２レベル回路としての動作を維持することができるように、半導体素子Ｑ１～Ｑ６の宇宙線耐量に大小関係を設けているため、すべての半導体素子Ｑ１～Ｑ６の宇宙線耐量を高くする構成に比べて、電力変換装置１００のコストの増大を抑えることができる。
　実施の形態２．
　上述した実施の形態１では、３レベル回路５０を構成する半導体素子Ｑ１～Ｑ６の宇宙線耐量に大小関係を設ける構成について説明した。実施の形態２から４では、この構成を実現するための３レベル回路５０の具体的構成について説明する。
　図４は、半導体素子に印加される電圧と半導体素子のＳＥＢによる故障率との関係を模式的に示す図である。図４の縦軸は故障率を示し、横軸は印加電圧を示す。故障率は、例えば、ＦＩＴ（Failure-in-Time）という指標を用いて算出することができる。ＦＩＴとは、故障率を表す単位であり、１０の９乗時間内に何個故障するかを表している。ＦＩＴが小さいほど、故障率が低いことを表している。
　図４中に示す曲線Ｌ１，Ｌ２の各々は、半導体素子の印加電圧と故障率との関係を示している。これらの曲線によると、半導体素子に印加される電圧が高くなるに従って、半導体素子の故障率は高くなる。
　ここで、半導体素子の故障率は、半導体素子の絶縁耐圧と相関がある。図４において、曲線Ｌ１は、第１の絶縁耐圧を有する半導体素子の印加電圧と故障率との関係を示している。曲線Ｌ２は、第２の絶縁耐圧を有する半導体素子の印加電圧と故障率との関係を示している。第２の絶縁耐圧は、第１の絶縁耐圧よりも大きい。
　曲線Ｌ１と曲線Ｌ２とを比較すると、電圧Ｖ１が印加されているときの故障率は、絶縁耐圧が大きい半導体素子ほど低くなる。なお、図４に示される半導体素子の絶縁耐圧と故障率との相関は、半導体素子に照射される中性子量によらず不変である。
　なお、図４に示される絶縁耐圧が互いに異なる２つの半導体素子は、何れもＭＯＳＦＥＴであり、素子面積が互いに等しい場合を想定している。これら２つの半導体素子の違いは、ＭＯＳＦＥＴの耐圧を保持するドリフト層の厚さまたはドーピング濃度のみである。
　実施の形態２では、この半導体素子の絶縁耐圧と故障率との相関を利用して、半導体素子Ｑ１～Ｑ６の絶縁耐圧に大小関係を設けることによって、半導体素子Ｑ１～Ｑ６の宇宙線耐量に大小関係を設ける。
　図５は、半導体素子Ｑ１～Ｑ６に印加される電圧と故障率との関係を模式的に示す図である。図５の縦軸は故障率を示し、横軸は印加電圧を示す。
　図５中に示す曲線Ｌ３は、第２および第３の半導体素子Ｑ２，Ｑ３の印加電圧と故障率との関係を示している。曲線Ｌ４は、第１および第４の半導体素子Ｑ１，Ｑ４の印加電圧と故障率との関係を示している。曲線Ｌ５は、第５および第６の半導体素子Ｑ５，Ｑ６の印加電圧と故障率との関係を示している。曲線Ｌ３～Ｌ５の何れにおいても、半導体素子に印加される電圧が高くなるに従って、半導体素子の故障率は高くなっている。
　図５に示すように、電圧Ｖ１が印加されているとき、第１および第４の半導体素子Ｑ１，Ｑ４の故障率は、第２および第３の半導体素子Ｑ２，Ｑ３の故障率よりも低い。第５および第６の半導体素子Ｑ５，Ｑ６の故障率は、第１および第４の半導体素子Ｑ１，Ｑ４の故障率よりも低い。
　図５に示される半導体素子Ｑ１～Ｑ６の故障率は、半導体素子Ｑ１～Ｑ６の絶縁耐圧に大小関係を設けることによって実現することができる。具体的には、第１および第４の半導体素子Ｑ１，Ｑ４の絶縁耐圧を、第２および第３の半導体素子Ｑ２，Ｑ３の絶縁耐圧よりも大きくする。第５および第６の半導体素子Ｑ５，Ｑ６の絶縁耐圧を、第１および第４の半導体素子Ｑ１，Ｑ４の絶縁耐圧よりも大きくする。
　上述した絶縁耐圧の大小関係は、半導体素子Ｑ１～Ｑ６が何れもＭＯＳＦＥＴであって、素子面積が互いに等しい場合には、ドリフト層の厚みまたはドーピング濃度を調整することによって実現することができる。
　具体的には、ＭＯＳＦＥＴのドリフト層が厚いほど、絶縁耐圧が高くなるため、第１および第４の半導体素子Ｑ１，Ｑ４のドリフト層を第２および第３の半導体素子Ｑ２，Ｑ３のドリフト層よりも厚くし、かつ、第５および第６の半導体素子Ｑ５，Ｑ６のドリフト層を第１および第４の半導体素子Ｑ１，Ｑ４のドリフト層よりも厚くすればよい。
　あるいは、ＭＯＳＦＥＴのドリフト層のドーピング濃度が低いほど、絶縁耐圧が高くなるため、第１および第４の半導体素子Ｑ１，Ｑ４のドリフト層のドーピング濃度を第２および第３の半導体素子Ｑ２，Ｑ３のドリフト層のドーピング濃度よりも低くし、かつ、第５および第６の半導体素子Ｑ５，Ｑ６のドリフト層のドーピング濃度を第１および第４の半導体素子Ｑ１，Ｑ４のドリフト層のドーピング濃度よりも低くすればよい。
　実施の形態３．
　図６は、半導体素子に印加される電圧と半導体素子のＳＥＢによる故障率との関係を模式的に示す図である。図６の縦軸は故障率を示し、横軸は印加電圧を示す。
　図６中に示す曲線Ｌ６，Ｌ７の各々は、半導体素子の印加電圧と故障率との関係を示している。半導体素子の故障率は、半導体素子の素子面積とも相関がある。図６において、曲線Ｌ６は、第１の素子面積を有する半導体素子の印加電圧と故障率との関係を示している。曲線Ｌ７は、第２の素子面積を有する半導体素子の印加電圧と故障率との関係を示している。第２の素子面積は、第１の素子面積よりも小さい。
　曲線Ｌ６と曲線Ｌ７とを比較すると、電圧Ｖ１が印加されているときの故障率は、素子面積が小さい半導体素子ほど低くなる。これは、半導体素子の素子面積が小さくなるほど、半導体素子に照射される中性子量が減少することに起因する。
　実施の形態３では、図６に示した半導体素子の素子面積と故障率との相関を利用して、半導体素子Ｑ１～Ｑ６の素子面積に大小関係を設けることにより、半導体素子Ｑ１～Ｑ６の宇宙線耐量に大小関係を設ける。具体的には、第１および第４の半導体素子Ｑ１，Ｑ４の素子面積を、第２および第３の半導体素子Ｑ２，Ｑ３の素子面積よりも小さくする。第５および第６の半導体素子Ｑ５，Ｑ６の素子面積を、第１および第４の半導体素子Ｑ１，Ｑ４の素子面積よりも小さくする。
　なお、半導体素子の素子面積を小さくすることによって、半導体素子の単位面積当たりの電流（電流密度）が大きくなる場合がある。この場合、半導体素子の電流密度が大きくなるに従って、半導体素子のオン抵抗が小さくなるため、半導体素子に流れる短絡電流の変化量（ｄＩ／ｄｔ）が大きくなる。半導体素子に流れる過電流を遮断するためには、半導体素子に短絡保護回路を設けることが必要となる。
　保護短絡回路は、例えば、ＭＯＳＦＥＴのソースに流れる電流Ｉの変化量（ｄＩ／ｄｔ）に基づいて電流Ｉが過電流であるか否かを判定し、その判定結果をＭＯＳＦＥＴのゲート駆動部に出力する制御部を備える構成とすることができる。この構成では、制御部は、電流Ｉの変化量と予め定められた閾値とを比較し、当該変化量が閾値を超えたときに過電流を検出する。
　ただし、制御部は、マスク期間中は過電流の判定を行わないこととする。このマスク期間は、ＭＯＳＦＥＴをターンオンさせた直後の電流Ｉが急峻に変化する期間に過電流を検出しないように設定される。
　第１および第４の半導体素子Ｑ１，Ｑ４の短絡保護回路における閾値は、第２および第３の半導体素子Ｑ２，Ｑ３の短絡保護回路における閾値よりも低い値に設定される。第５および第６の半導体素子Ｑ５，Ｑ６の短絡保護回路における閾値は、第１および第４の半導体素子Ｑ１，Ｑ４の短絡保護回路における閾値よりも低い値に設定される。これによると、半導体素子Ｑ１～Ｑ６の各々に流れる過電流を確実に遮断することができる。
　実施の形態４．
　図７は、実施の形態４に従う電力変換装置２００に含まれる３レベル回路５０の構成を示す回路図である。
　図７に示す３レベル回路５０は、図２に示した３レベル回路５０と基本的構成が同じであるが、半導体素子Ｑ１～Ｑ６の各々の構成が異なる。図７に示す半導体素子Ｑ１～Ｑ６が図２に示した半導体素子Ｑ１～Ｑ６と異なる点は、各半導体素子が複数のスイッチング素子および複数のダイオードを有する点である。
　具体的には、第１の半導体素子Ｑ１は、並列接続された３個のスイッチング素子Ｓ１１～Ｓ１３と、３個のスイッチング素子Ｓ１１～Ｓ１３にそれぞれ逆並列に接続された３個のダイオードＤ１１～Ｄ１３とを含む。
　第２の半導体素子Ｑ２は、並列接続された２個のスイッチング素子Ｓ２１，Ｓ２２と、２個のスイッチング素子Ｓ２１，Ｓ２２にそれぞれ逆並列に接続された２個のダイオードＤ２１，Ｄ２２とを含む。
　第３の半導体素子Ｑ３は、並列接続された２個のスイッチング素子Ｓ３１，Ｓ３２と、２個のスイッチング素子Ｓ３１，Ｓ３２にそれぞれ逆並列に接続された２個のダイオードＤ３１，Ｄ３２とを含む。
　第４の半導体素子Ｑ４は、並列接続された３個のスイッチング素子Ｓ４１～Ｓ４３と、３個のスイッチング素子Ｓ４１～Ｓ４３にそれぞれ逆並列に接続された３個のダイオードＤ４１～Ｄ４３とを含む。
　第５の半導体素子Ｑ５は、並列接続された４個のスイッチング素子Ｓ５１～Ｓ５４と、４個のスイッチング素子Ｓ５１～Ｓ５４にそれぞれ逆並列に接続された４個のダイオードＤ５１～Ｄ５５とを含む。
　第６の半導体素子Ｑ６は、並列接続された４個のスイッチング素子Ｓ６１～Ｓ６４と、４個のスイッチング素子Ｓ６１～Ｓ６４にそれぞれ逆並列に接続された４個のダイオードＤ６１～Ｄ６４とを含む。
　図７に示すように、第１および第４の半導体素子Ｑ１，Ｑ４の各々に含まれるスイッチング素子の個数は、第２および第３の半導体素子Ｑ２，Ｑ３の各々に含まれるスイッチング素子の個数よりも多い。第５および第６の半導体素子Ｑ５，Ｑ６の各々に含まれるスイッチング素子の個数は、第１および第４の半導体素子の各々に含まれるスイッチング素子の個数よりも多い。なお、半導体素子Ｑ１～Ｑ６の各々に含まれるスイッチング素子の個数は、図７に示される個数に限定されず、半導体素子Ｑ１～Ｑ６の間で上述した大小関係を満たしていればよい。
　１つの半導体素子を、複数のスイッチング素子を並列接続して構成することにより、当該半導体素子の故障率を低下させることができる。これは、複数のスイッチング素子の何れか１つに開放故障が生じた場合においても、残りの正常なスイッチング素子によって半導体素子のスイッチングを継続させることができることによる。並列接続されるスイッチング素子の個数を増やすに従って、複数のスイッチング素子全体としての故障率が低下することから、半導体素子の故障率も低下させることができる。
　そこで、実施の形態４では、第１および第４の半導体素子Ｑ１，Ｑ４の各々に含まれるスイッチング素子の個数を、第２および第３の半導体素子Ｑ２，Ｑ３の各々に含まれるスイッチング素子の個数よりも多くすることにより、第１および第４の半導体素子Ｑ１，Ｑ４の故障率を、第２および第３の半導体素子Ｑ２，Ｑ３の故障率よりも高くする。第５および第６の半導体素子Ｑ５，Ｑ６の各々に含まれるスイッチング素子の個数を、第１および第４の半導体素子Ｑ１，Ｑ４の各々に含まれるスイッチング素子の個数よりも多くすることにより、第５および第６の半導体素子Ｑ５，Ｑ６の故障率を、第１および第４の半導体素子Ｑ１，Ｑ４の故障率よりも高くする。
　すなわち、実施の形態４では、半導体素子Ｑ１～Ｑ６の各々に含まれるスイッチング素子の個数に大小関係を設けることによって、半導体素子Ｑ１～Ｑ６の宇宙線耐量に大小関係を設ける。これによると、汎用のスイッチング素子により構成された半導体素子を用いて、宇宙線による偶発故障に対しても電力変換動作を継続することが可能な電力変換装置を構築することができる。
　実施の形態５．
　上述した実施の形態４に従う電力変換装置２００においては、半導体素子Ｑ１～Ｑ６の各々において、並列接続された複数のスイッチング素子のすべてをスイッチングさせることによって、電力変換を行うことができる。
　あるいは、電力変換装置２００の状態に応じて、半導体素子Ｑ１～Ｑ６の各々において、並列接続された複数のスイッチング素子のうちスイッチングさせるスイッチング素子の個数を変更する構成としてもよい。
　実施の形態５では、実施の形態４に従う電力変換装置２００において、電力変換装置２００の置かれた環境、および各半導体素子の素子温度に応じて、スイッチングさせるスイッチング素子の個数を変更する構成について説明する。
　図８は、電力変換装置２００の制御回路６０の機能構成を示す図である。図８には、制御回路６０に含まれる、第５の半導体素子Ｑ５のスイッチングを制御する部分が示されている。図示は省略するが、他の半導体素子Ｑ１～Ｑ４，Ｑ６の各々のスイッチングを制御する部分も図８に示す構成と同様の構成を有している。
　図８に示すように、制御回路６０は、ＧＰＳ（Global　Positioning　System）８０、高度計８１、演算器８２、温度計８４、制御部８８、４つの駆動部９０、およびタイマ８６を含む。
　ＧＰＳ８０は、電力変換装置２００の現在位置の緯度および経度を測定し、その測定値を演算器８２に出力する。高度計８１は、電力変換装置２００の現在位置の高度を測定し、その測定値を演算器８２に出力する。例えば、電力変換装置２００が航空機に搭載されている場合には、ＧＰＳ８０および高度計８１は、飛行中の航空機の緯度、経度および高度を測定する。なお、ＧＰＳ８０の測定値から電力変換装置２００の高度を算出できる場合には、高度計８１は不要である。
　演算器８２は、ＧＰＳ８０および高度計８１から入力された測定値に基づいて、電力変換装置２００の現在位置での中性子量を算出する。中性子量とは、単位時間および単位面積当たりの中性子の個数であり、電力変換装置２００の現在位置の緯度、経度および高度に依存して変化する。
　なお、高度、緯度および経度に依存した中性子のスペクトルは、例えば、ＥＸＰＡＣＳ（Excel-based　Program　for　calculating　Atmospheric　Cosmic-ray　Spectrum）を用いて算出することができる。ＥＸＰＡＣＳとは、大気中の任意の地点および時間における宇宙線フラックスおよびそのエネルギーを計算可能なプログラムである。中性子のスペクトルとは、中性子の持つ広いエネルギー帯に対して存在する中性子の単位時間および単位面積当たりの個数を表したデータである。ＥＸＰＡＣＳより得られた中性子のスペクトルから、任意のエネルギーを持つ中性子の個数の緯度、経度および高度の依存性を示すデータを取得することができる。
　温度計８４は、第５の半導体素子Ｑ５の素子温度を測定し、その測定値を制御部８８に出力する。
　電力変換装置２００の現在位置における中性子量は、第５の半導体素子Ｑ５のＳＥＢによる故障率に直結する。中性子量が多くなるに従って、第５の半導体素子Ｑ５の故障率は高くなる。例えば、電力変換装置２００の高度が高くなるに従って中性子量が多くなるため、第５の半導体素子Ｑ５の故障率は高くなる。
　その一方で、第５の半導体素子Ｑ５の故障率は、素子温度と相関がある。図９は、第５の半導体素子Ｑ５の素子温度と故障率との相関を説明する図である。図９の縦軸は故障率を示し、横軸は印加電圧を示す。
　図９には、第５の半導体素子Ｑ５の素子温度と故障率との関係を示す曲線Ｌ８，Ｌ９が示されている。曲線Ｌ８は、第１の素子温度のときの第５の半導体素子Ｑ５に印加される電圧と故障率との関係を示している。曲線Ｌ９は、第２の素子温度のときの第５の半導体素子Ｑ５に印加される電圧と故障率との関係を示している。第２の素子温度は、第１の素子温度よりも高い。
　図９に示すように、第５の半導体素子Ｑ５に電圧Ｖ１が印加されている場合、第２の素子温度のときの故障率は、第１の素子温度のときの故障率よりも低くなる。これは、一般的に素子温度（ジャンクション温度）が高くなるに従って半導体素子の絶縁耐圧が増加し、素子温度（ジャンクション温度）が低くなるに従って半導体素子の絶縁耐圧が低下することによる。したがって、素子温度が高いときには絶縁耐圧が増加するために、半導体素子の故障率が低下する。反対に、素子温度が低いときには絶縁耐圧が低下するために、半導体素子の故障率が上昇する。なお、この半導体素子の素子温度（ジャンクション温度）と故障率との関係は、半導体素子の現在位置の高度によらず不変である。
　図８に戻って、制御部８８は、演算器８２により算出された中性子量と、温度計８４による第５の半導体素子Ｑ５の素子温度の測定値とに基づいて、第５の半導体素子Ｑ５を構成する４つのスイッチング素子Ｓ５１～Ｓ５４のスイッチングを制御する。
　具体的には、４つの駆動部９０は、４個のスイッチング素子Ｓ５１～Ｓ５４にそれぞれ対応して設けられている。各駆動部９０は、制御部８８から与えられる制御信号に従って、対応するスイッチング素子を駆動するためのゲート信号を生成する。
　制御部８８は、中性子量および第５の半導体素子Ｑ５の素子温度に応じて、４個のスイッチング素子Ｓ５１～Ｓ５４のうちスイッチングさせるスイッチング素子の個数を変更する。図１０は、スイッチングさせるスイッチング素子の個数を調整する処理の手順の一例を示すフローチャートである。このフローチャートに示される一連の処理は、電力変換装置２００の運転中、予め定められた周期毎に制御回路６０により実行される。
　図１０に示すように、最初に、制御回路６０は、ＧＰＳ８０により測定された電力変換装置２００の現在位置の緯度および経度の測定データを取得するとともに、高度計８１により測定された電力変換装置２００の現在位置の高度の測定データを取得する（ステップＳ０１）。
　制御回路６０は、取得された電力変換装置２００の緯度、経度および高度の測定データを用いて、電力変換装置２００の現在位置での中性子量を算出する（ステップＳ０２）。
　制御回路６０は、温度計８４により測定された第５の半導体素子Ｑ５の素子温度の測定データを取得する（ステップＳ０３）。
　制御回路６０は、Ｓ０２で算出された中性子量およびＳ０３で取得された素子温度の測定データを用いて、第５の半導体素子Ｑ５においてスイッチングさせるスイッチング素子の個数を決定する。
　具体的には、制御回路６０は、第５の半導体素子Ｑ５の素子温度が予め定められた閾値温度よりも低いか否かを判定する（ステップＳ０４）。第５の半導体素子Ｑ５の素子温度が閾値温度よりも低い場合（Ｓ０４のＹＥＳ判定時）には、制御回路６０は、続いて、現在スイッチングしているスイッチング素子の個数が２以上であるか否かを判定する（ステップＳ０５）。
　現在スイッチングしているスイッチング素子の個数が２以上である場合（Ｓ０５のＹＥＳ判定時）には、制御回路６０は、スイッチングしているスイッチング素子のうち１個のスイッチング素子をオフ状態に固定することにより、当該スイッチング素子のスイッチングを停止させる。すなわち、制御回路６０は、スイッチングさせるスイッチング素子の個数を１個減らす（ステップＳ０６）。一方、現在スイッチングしているスイッチング素子の個数が１である場合（Ｓ０５のＮＯ判定時）には、制御回路６０は、Ｓ０６の処理をスキップすることにより、スイッチングしているスイッチング素子の個数を維持する。
　これに対して、Ｓ０４にて第５の半導体素子Ｑ５の素子温度が閾値温度以上である場合（Ｓ０４のＮＯ判定時）には、制御回路６０は、Ｓ０２で算出された中性子量と予め定められた閾値とを比較する（ステップＳ０７）。
　中性子量が閾値よりも多い場合（Ｓ０７のＹＥＳ判定時）には、制御回路６０は、続いて、現在スイッチングしているスイッチング素子の個数が４未満であるか否かを判定する（ステップＳ０８）。現在スイッチングしているスイッチング素子の個数が４未満である場合（Ｓ０８のＹＥＳ判定時）には、制御回路６０は、停止状態の１個のスイッチング素子をオンさせることにより、当該スイッチング素子のスイッチングを開始させる。すなわち、制御回路６０は、スイッチングさせるスイッチング素子の個数を１個増やす（ステップＳ０９）。
　一方、中性子量が閾値以下である場合（Ｓ０７のＮＯ判定時）には、制御回路６０は、Ｓ０８，０９の処理をスキップすることにより、スイッチングしているスイッチング素子の個数を維持する。
　図１０に示したフローチャートでは、第５の半導体素子Ｑ５の素子温度が閾値温度よりも低い場合には、スイッチングさせるスイッチング素子の個数を減らす制御が行われる。これによると、スイッチングさせるスイッチング素子の個数を減らすことによって、スイッチング中の各スイッチング素子に流れる電流が増えるため、当該スイッチング素子における発熱量が増加する。その結果、第５の半導体素子Ｑ５の素子温度が上昇する。この素子温度の上昇に伴って第５の半導体素子Ｑ５の絶縁耐圧が大きくなるために、第５の半導体素子Ｑ５の故障率が低下する。
　また、図１０に示したフローチャートでは、現在位置での中性子量が閾値を超える場合には、スイッチングさせるスイッチング素子の個数を増やす制御が行われる。これによると、中性子量が多くなり、各スイッチング素子の故障率が高くなる場面では、スイッチングさせるスイッチング素子の個数を増やすことにより、複数のスイッチング素子の何れかに開放故障が生じた場合においても、第５の半導体素子Ｑ５のスイッチングを継続させることができる。
　なお、実施の形態５では、第５の半導体素子Ｑ５においてスイッチングさせるスイッチング素子の個数を調整する処理について説明したが、第６の半導体素子Ｑ６、第１および第４の半導体素子Ｑ１，Ｑ４、ならびに第２および第３の半導体素子Ｑ２，Ｑ３においても同様の処理を行うことができる。これによると、半導体素子Ｑ１～Ｑ６の各々の故障率を低下させることができる。
　実施の形態６．
　上述した実施の形態５では、実施の形態４に従う電力変換装置２００に含まれる半導体素子の素子温度に応じて、当該半導体素子に含まれる複数のスイッチング素子のうちの一部のスイッチング素子のスイッチングを停止させる処理を説明した。実施の形態６では、この処理において、スイッチングを停止させるスイッチング素子を予め定められた周期で変更する処理について説明する。
　図１１は、第５の半導体素子Ｑ５において、スイッチングを停止させるスイッチング素子を変更する処理の手順の一例を示すタイムチャートである。図１１では、第５の半導体素子Ｑ５に含まれる４個のスイッチング素子Ｓ５１～Ｓ５４のうちの１個のスイッチング素子のスイッチングを停止させるものとする。
　制御回路６０は、タイマ８６（図８参照）の出力信号に従って、予め設定された時間毎に、スイッチングを停止させるスイッチング素子を変更する。具体的には、時刻ｔ０にて時間Ｔ１が開始すると、制御回路６０は、スイッチング素子Ｓ５１，Ｓ５２，Ｓ５３をスイッチングさせ、スイッチング素子Ｓ５４のスイッチングを停止させる。なお、時刻ｔ０にて、制御回路６０は、スイッチング素子Ｓ５３を起動させた後、スイッチング素子Ｓ５４のスイッチングを停止させる。
　時刻ｔ１にて時間Ｔ２が開始すると、制御回路６０は、スイッチング素子Ｓ５２，Ｓ５３，Ｓ５４をスイッチングさせ、スイッチング素子Ｓ５１のスイッチングを停止させる。なお、時刻ｔ１にて、制御回路６０は、スイッチング素子Ｓ５４を起動させた後、スイッチング素子Ｓ５１のスイッチングを停止させる。
　時刻ｔ２にて時間Ｔ３が開始すると、制御回路６０は、スイッチング素子Ｓ５１，Ｓ５３，Ｓ５４をスイッチングさせ、スイッチング素子Ｓ５２のスイッチングを停止させる。なお、時刻ｔ２にて、制御回路６０は、スイッチング素子Ｓ５１を起動させた後、スイッチング素子Ｓ５２のスイッチングを停止させる。
　時刻ｔ３にて時間Ｔ４が開始すると、制御回路６０は、スイッチング素子Ｓ５１，Ｓ５２，Ｓ５４をスイッチングさせ、スイッチング素子Ｓ５３のスイッチングを停止させる。なお、時刻ｔ３にて、制御回路６０は、スイッチング素子Ｓ５２を起動させた後、スイッチング素子Ｓ５３のスイッチングを停止させる。
　このように実施の形態６では、スイッチングを停止させるスイッチング素子を予め定められた周期で変更することにより、各スイッチング素子の連続運転時間を短くすることができる。これにより、スイッチング素子の劣化を低減することができるため、各スイッチング素子の故障率を低下させることができる。また、複数のスイッチング素子の運転時間を互いに等しくすることができる。
　実施の形態７．
　図１２は、実施の形態７に従う電力変換装置３００に含まれる３レベル回路５０の構成を示す回路図である。
　図１２に示す３レベル回路５０は、図７に示した３レベル回路５０と基本的構成が同じである。図１２に示す３レベル回路５０が図７に示した３レベル回路５０と異なる点は、パワーモジュールＭ１，Ｍ２を備える点である。
　具体的には、パワーモジュールＭ１は、第２および第３の半導体素子Ｑ２，Ｑ３を内蔵している。すなわち、パワーモジュールＭ１は、４個のスイッチング素子と４個のダイオード（クランプダイオード）とを内蔵している。パワーモジュールＭ１は「第１の半導体モジュール」の一実施例に対応する。
　パワーモジュールＭ２は、第５および第６の半導体素子Ｑ５，Ｑ６を内蔵している。すなわち、パワーモジュールＭ２は、８個のスイッチング素子と８個のダイオード（還流ダイオード）とを内蔵している。パワーモジュールＭ２は「第２の半導体モジュール」の一実施例に対応する。
　このように実施の形態７では、各々が複数のスイッチング素子を有する複数の半導体素子を同一のパワーモジュールに内蔵したことにより、複数の半導体素子を個別に実装する構成と比較して、複数の半導体素子を近接して配置することができる。そのため、実装の省スペース化が可能となる。また、電力変換装置３００を小型化することができる。
　さらに、各半導体素子を冷却するためのヒートシンクを取り付ける際には、パワーモジュールにヒートシンクを取り付ければよいため、組立の作業性を向上させることができる。また、パワーモジュールの入手性に優れる。
　なお、上述した実施の形態について、明細書内で言及されていない組み合わせを含めて、不都合または矛盾が生じない範囲内で、実施の形態で説明された構成を適宜組み合わせることは出願当初から予定されている。
　今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本開示により示される技術的範囲は、上記した実施の形態の説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１０　直流正母線、２０　直流中性点母線、３０　直流負母線、４０，４０ｕ，４０ｖ，４０ｗ　交流ライン、５０　３レベル回路、５０ｕ　Ｕ相アーム、５０ｖ　Ｖ相アーム、５０ｗ　Ｗ相アーム、６０　制御回路、６１　ＣＰＵ、６２　ＲＡＭ、６３　ＲＯＭ、６４　Ｉ／Ｆ装置、６５　記憶装置、６６　通信バス、８０　ＧＰＳ、８１　高度計、８２　演算器、８４　温度計、８６　タイマ、８８　制御部、９０　駆動部、１００，２００，３００　電力変換装置、１０１　直流電源、１１１，１１２　コンデンサ、１８０　モータ、Ｑ１～Ｑ６　半導体素子、Ｓ１～Ｓ５，Ｓ１１～Ｓ１３，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ４１～Ｓ４３，Ｓ５１～Ｓ５４，Ｓ６１～Ｓ６４　スイッチング素子、Ｄ１～Ｄ５，Ｄ１１～Ｄ１３，Ｄ２１，Ｄ２２，Ｄ３１，Ｄ３２，Ｄ４１～Ｄ４３，Ｄ５１～Ｄ５４，Ｄ６１～Ｄ６４　ダイオード、Ｍ１，Ｍ２　パワーモジュール。

Claims (11)

  1. 　直流正母線、直流負母線および直流中性点母線と交流ラインとの間に設けられ、直流電力および交流電力の間で電力変換を実行する電力変換装置であって、
    　第１の電極が前記直流正母線に接続された第１の半導体素子と、
    　第１の電極が前記第１の半導体素子の第２の電極に接続され、第２の電極が前記直流中性点母線に接続された第２の半導体素子と、
    　第１の電極が前記直流中性点母線に接続された第３の半導体素子と、
    　第１の電極が前記第３の半導体素子の第３の電極に接続され、第２の電極が前記直流負母線に接続された第４の半導体素子と、
    　第１の電極が前記第２の半導体素子の第１の電極に接続され、第２の電極が前記交流ラインに接続された第５の半導体素子と、
    　第１の電極が前記交流ラインに接続され、第２の電極が前記第３の半導体素子の第２の電極に接続された第６の半導体素子とを備え、
    　前記第１から第６の半導体素子の各々は、少なくとも１つの半導体スイッチング素子と、前記少なくとも１つの半導体スイッチング素子にそれぞれ逆並列に接続された少なくとも１つのダイオードとを含み、
    　前記第１および第４の半導体素子の宇宙線に対する破壊耐量は、前記第２および第３の半導体素子の宇宙線に対する破壊耐量よりも高く、
    　前記第５および第６の半導体素子の破壊耐量は、前記第１および第４の半導体素子の破壊耐量よりも高い、電力変換装置。
  2. 　前記第１および第４の半導体素子の絶縁耐圧は、前記第２および第３の半導体素子の絶縁耐圧よりも大きく、
    　前記第５および第６の半導体素子の絶縁耐圧は、前記第１および第４の半導体素子の絶縁耐圧よりも大きい、請求項１に記載の電力変換装置。
  3. 　前記第１および第４の半導体素子の素子面積は、前記第２および第３の半導体素子の素子面積よりも小さく、
    　前記第５および第６の半導体素子の素子面積は、前記第１および第４の半導体素子の素子面積よりも小さい、請求項１に記載の電力変換装置。
  4. 　前記少なくとも１つの半導体スイッチング素子は、各半導体スイッチング素子の第１の電極と第２の電極との間に並列接続された複数の半導体スイッチング素子を含み、
    　前記少なくとも１つのダイオードは、前記複数の半導体スイッチング素子にそれぞれ逆並列に接続された複数のダイオードを含み、
    　前記第１および第４の半導体素子に含まれる半導体スイッチング素子の個数は、前記第２および第３の半導体素子に含まれる半導体スイッチング素子の個数よりも多く、
    　前記第５および第６の半導体素子に含まれる半導体スイッチング素子の個数は、前記第１および第４の半導体素子に含まれる半導体スイッチング素子の個数よりも多い、請求項１に記載の電力変換装置。
  5. 　前記第１から第６の半導体素子を駆動して前記電力変換を制御する制御回路と、
    　前記電力変換の実行中における前記第１から第６の半導体素子の各々の素子温度を検出する温度検出器とをさらに備え、
    　前記制御回路は、前記第１から第６の半導体素子の各々において、前記温度検出器による前記素子温度の検出値に応じて、前記複数の半導体スイッチング素子のうちスイッチングさせる半導体スイッチング素子の個数を変更する、請求項４に記載の電力変換装置。
  6. 　前記制御回路は、前記素子温度の検出値が予め定められた閾値温度よりも低いときには、スイッチングしている半導体スイッチング素子の一部を停止させることにより、スイッチングさせる半導体スイッチング素子の個数を減らす、請求項５に記載の電力変換装置。
  7. 　前記第１から第６の半導体素子を駆動して前記電力変換を制御する制御回路と、
    　前記電力変換装置の高度、緯度および経度を示す位置情報を検出する位置検出器とをさらに備え、
    　前記制御回路は、前記第１から第６の半導体素子の各々において、前記位置検出器により検出される前記位置情報に応じて、前記複数の半導体スイッチング素子のうちスイッチングさせる半導体スイッチング素子の個数を変更する、請求項４に記載の電力変換装置。
  8. 　前記制御回路は、前記位置情報を用いて前記電力変換装置の前記宇宙線による故障率を算出し、算出された前記故障率が予め定められた閾値よりも高いときには、停止状態の半導体スイッチング素子を起動させることにより、スイッチングさせる半導体スイッチング素子の個数を増やす、請求項７に記載の電力変換装置。
  9. 　前記制御回路は、スイッチングを停止させる半導体スイッチング素子を予め定められた周期で変更する、請求項６または８に記載の電力変換装置。
  10. 　第１の半導体モジュールと、
    　第２の半導体モジュールとをさらに備え、
    　前記第１の半導体モジュールは、前記第２および第３の半導体素子を内蔵し、
    　前記第２の半導体モジュールは、前記第５および第６の半導体素子を内蔵する、請求項４に記載の電力変換装置。
  11. 　前記電力変換装置は、航空機に搭載されており、
    　前記第１から第６の半導体素子を駆動して前記電力変換を制御する制御回路と、
    　前記航空機の飛行中における前記第１から第６の半導体素子の各々の素子温度を検出する温度検出器と、
    　前記航空機の高度、緯度および経度を示す位置情報を検出する位置検出器とをさらに備え、
    　前記航空機の飛行中、前記制御回路は、前記温度検出器による前記素子温度の検出値および前記位置検出器により検出される前記位置情報の少なくとも一方に応じて、前記複数の半導体スイッチング素子のうちスイッチングさせる半導体スイッチング素子の個数を変更する、請求項４に記載の電力変換装置。
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