WO2023157676A1 - 電子部品及びその製造方法 - Google Patents

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WO2023157676A1
WO2023157676A1 PCT/JP2023/003593 JP2023003593W WO2023157676A1 WO 2023157676 A1 WO2023157676 A1 WO 2023157676A1 JP 2023003593 W JP2023003593 W JP 2023003593W WO 2023157676 A1 WO2023157676 A1 WO 2023157676A1
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敦 櫻井
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株式会社村田製作所
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Definitions

  • the present disclosure relates to electronic components and methods of manufacturing electronic components.
  • a wiring structure that secures electrical connection between layers through non-through via holes (Interstitial Via Holes, IVH) is widely used in order to mount elements constituting electronic circuits at high density. ing.
  • a method for manufacturing a multilayer substrate having such a wiring structure is described in Patent Document 1, for example.
  • an inner layer circuit board is produced by forming inner layer conductor circuits as electrode layers on both sides of an insulating base material.
  • insulating layers with copper foil are formed on both surfaces of the inner-layer circuit board.
  • the copper foil is etched to form openings in the copper foil, and the openings are irradiated with a laser to form via holes reaching the inner layer conductor circuits in the insulating layer.
  • the via hole is filled with an electroless plated metal as a via conductor.
  • a via hole is formed in an insulating layer to expose an electrode layer, and a via conductor is formed in the via hole.
  • the filling connects the electrode layer and the via conductor.
  • the electrode layer is made of, for example, a plated film, a sputtered film, or the like.
  • connection strength between the electrode layer and the via conductor is insufficient, for example, when stress occurs in the electronic component, peeling occurs at the interface between the electrode layer and the via conductor, resulting in a loss of conductivity between the electrode layer and the via conductor. There is a risk that it will not be possible to secure Therefore, the problem that the reliability of an electronic component falls may arise.
  • An object of the present disclosure is to improve the connection strength between electrode layers and via conductors and ensure the reliability of electronic components.
  • An electronic component includes a substrate, a first electrode layer, an insulating layer, a second electrode layer, and via conductors.
  • the first electrode layer is provided on the substrate.
  • the first electrode layer has a conductive filler and a binder containing the conductive filler.
  • the insulating layer is provided on the first electrode layer.
  • a via hole is formed in the insulating layer. The via hole penetrates the insulating layer in the stacking direction of the substrate, the first electrode layer, and the insulating layer.
  • the second electrode layer is provided on the insulating layer.
  • a via conductor is provided in the via hole.
  • a via conductor electrically connects the first electrode layer and the second electrode layer.
  • a portion of the first electrode layer that overlaps the via hole in top view includes a connection layer that is connected to the via conductor.
  • the content of the binder in the connection layer is smaller than the content of the binder in the portion of the first electrode layer located outside the via hole.
  • FIG. 1 is a cross-sectional view of an electronic component according to an embodiment.
  • FIG. 2 is a partially enlarged cross-sectional view of the electronic component shown in FIG.
  • FIG. 3 is a flow chart of the method for manufacturing an electronic component according to the embodiment.
  • FIG. 4A is a schematic diagram for explaining a method for manufacturing an electronic component.
  • FIG. 4B is a schematic diagram for explaining the method of manufacturing the electronic component.
  • FIG. 4C is a schematic diagram for explaining the method of manufacturing the electronic component.
  • FIG. 4D is a schematic diagram for explaining the method of manufacturing the electronic component.
  • FIG. 4E is a schematic diagram for explaining the method of manufacturing the electronic component.
  • FIG. 4F is a schematic diagram for explaining the method of manufacturing the electronic component.
  • FIG. 4A is a schematic diagram for explaining a method for manufacturing an electronic component.
  • FIG. 4B is a schematic diagram for explaining the method of manufacturing the electronic component.
  • FIG. 4C is a schematic diagram for explaining the method of manufacturing
  • FIG. 4G is a schematic diagram for explaining the method of manufacturing the electronic component.
  • FIG. 4H is a schematic diagram for explaining the method of manufacturing the electronic component.
  • FIG. 5 is a scanning electron microscope image of the surface of the electronic component according to the embodiment.
  • FIG. 6 is a scanning electron microscope image of another surface of the electronic component according to the embodiment.
  • FIG. 7 is a cross-sectional view of an electronic component according to a modification of the above embodiment.
  • An electronic component includes a substrate, a first electrode layer, an insulating layer, a second electrode layer, and via conductors.
  • the first electrode layer is provided on the substrate.
  • the first electrode layer has a conductive filler and a binder containing the conductive filler.
  • the insulating layer is provided on the first electrode layer.
  • a via hole is formed in the insulating layer. The via hole penetrates the insulating layer in the stacking direction of the substrate, the first electrode layer, and the insulating layer.
  • the second electrode layer is provided on the insulating layer.
  • a via conductor is provided in the via hole. A via conductor electrically connects the first electrode layer and the second electrode layer.
  • a portion of the first electrode layer that overlaps the via hole in top view includes a connection layer that is connected to the via conductor.
  • the content of the binder in the connection layer is smaller than the content of the binder in the portion of the first electrode layer located outside the via hole (first configuration).
  • the portion of the first electrode layer on the substrate that overlaps the via hole of the insulating layer in top view includes a connection layer that is connected to the via conductor. Since the content of the binder in the connection layer is relatively small, part of the via conductor can enter the gaps between the conductive fillers. Thereby, the connection layer is firmly connected to the via conductor, and the connection strength between the first electrode layer including the connection layer and the via conductor can be improved. Therefore, detachment between the first electrode layer and the via conductor is less likely to occur, and a decrease in conductivity due to detachment can be prevented. Therefore, the reliability of electronic components can be ensured.
  • connection layer the conductive fillers may be bonded to each other, and part of the via conductor may enter the gaps between the bonded conductive fillers (second configuration).
  • part of the via conductor enters the gap between the conductive fillers in the connection layer of the first electrode layer.
  • the contact area between the first electrode layer and the via conductor can be increased. Therefore, the wiring resistance between the first electrode layer and the via conductor can be reduced.
  • An electronic component includes a substrate, a first electrode layer, an insulating layer, a second electrode layer, and via conductors.
  • the first electrode layer is provided on the substrate.
  • the first electrode layer has a conductive filler and a binder containing the conductive filler.
  • the insulating layer is provided on the first electrode layer.
  • a via hole is formed in the insulating layer. The via hole penetrates the insulating layer in the stacking direction of the substrate, the first electrode layer, and the insulating layer.
  • the second electrode layer is provided on the insulating layer.
  • a via conductor is provided in the via hole.
  • a via conductor electrically connects the first electrode layer and the second electrode layer.
  • a portion of the first electrode layer that overlaps the via hole in top view includes a connection layer. In the connecting layer, the conductive fillers are bonded together.
  • the connection layer is connected to the via conductors by part of the via conductors entering the gaps between the combined conductive fillers (third configuration).
  • the portion of the first electrode layer on the substrate that overlaps the via hole of the insulating layer in top view includes a connection layer that is connected to the via conductor.
  • the conductive fillers are bonded to each other, and part of the via conductor enters the gaps between the bonded conductive fillers.
  • the connection layer is firmly connected to the via conductor, and the connection strength between the first electrode layer including the connection layer and the via conductor can be improved. Therefore, detachment between the first electrode layer and the via conductor is less likely to occur, and a decrease in conductivity due to detachment can be prevented. Therefore, the reliability of electronic components can be ensured.
  • the contact area between the first electrode layer and the via conductor can be increased, and the wiring resistance between the first electrode layer and the via conductor can be reduced. can be reduced.
  • a portion of the first electrode layer that overlaps the via hole in top view may further include a base layer.
  • a base layer is arranged between the connection layer and the substrate.
  • the binder content of the base layer is greater than the binder content of the connection layer (fourth configuration).
  • a base layer having a higher binder content than the connection layer is arranged between the connection layer and the substrate. This base layer can protect the substrate.
  • the conductive filler can have a melting point of 1100°C or less (fifth configuration).
  • pretreatment such as activation is performed on the surface on which the via conductor is formed.
  • This pretreatment is suitable for the metal species used as via conductors.
  • Via conductors are often made of metal having a melting point of 1100° C. or less, such as copper.
  • the conductive filler contained in the first electrode layer has a melting point of 1100° C. or lower. That is, the surface of the first electrode layer, which is the bottom surface of the via hole, is in a state suitable for conventional pretreatment. Therefore, the electronic component can be manufactured without significantly changing the conventional manufacturing process.
  • the content of the conductive filler may be 30 vol% or more and 80 vol% or less (sixth configuration).
  • the conductive filler is richly blended in the first electrode layer at a content of 30 vol% or more and 80 vol% or less. Therefore, good electrical conductivity can be ensured for the first electrode layer.
  • the first electrode layer may have a thickness of 10 ⁇ m or more and 40 ⁇ m or less (seventh configuration).
  • the thickness of the first electrode layer is 10 ⁇ m or more and 40 ⁇ m or less. Thereby, the electric resistance of the first electrode layer can be sufficiently reduced. Moreover, since the thickness of the first electrode layer is not too large, the first electrode layer can be easily formed on the substrate in the manufacturing process of the electronic component.
  • connection layer may have a surface roughness Rz of 1 ⁇ m or more and 10 ⁇ m or less (eighth configuration).
  • the surface roughness Rz of the connection layer is 1 ⁇ m or more and 10 ⁇ m or less.
  • the insulating layer may have a thickness of 20 ⁇ m or more and 50 ⁇ m or less (ninth configuration).
  • the thickness of the insulating layer is 20 ⁇ m or more and 50 ⁇ m or less. As a result, it is possible to prevent the electrical resistance of via holes provided in the insulating layer from increasing while ensuring the insulating properties of the insulating layer.
  • the insulating layer may be composed of an epoxy resin (tenth configuration).
  • the insulating layer between the electrode layers is made of epoxy resin.
  • Epoxy-based resins are suitable for the insulating layer because they can be easily processed with, for example, a laser and have relatively high insulating properties.
  • a via hole can have, for example, a circular cross section.
  • the diameter of the via hole on the first electrode layer side may be 40 ⁇ m or more and 120 ⁇ m or less (eleventh configuration).
  • the diameter of the via hole on the first electrode layer side is 40 ⁇ m or more and 120 ⁇ m or less. Therefore, the via conductor in the via hole can be more reliably connected to the connection layer of the first electrode layer.
  • the insulating layer is made of resin, for example.
  • the via conductor preferably includes an electroless plated layer and an electrolytic plated layer.
  • An electroless plating layer is provided on the sidewalls of the via holes.
  • An electrolytic plated layer is provided on the electroless plated layer (12th configuration).
  • an electroless plated layer is provided as a seed layer on the side wall of the via hole, and an electrolytic plated layer is superimposed on this electroless plated layer.
  • an electrolytic plating layer can be provided on the side wall of the via hole, and adhesion between the via conductor including the electrolytic plating layer and the insulating layer can be ensured.
  • the electronic component may further include a conductive layer provided between the substrate and the first electrode layer (13th configuration).
  • the conductive layer is, for example, a carbon layer containing carbon filler (14th configuration).
  • a method for manufacturing an electronic component includes steps of preparing a substrate, and applying a conductive paste containing a conductive filler and a binder in which the conductive filler is dispersed to the substrate to form a first electrode layer. forming an insulating layer on the first electrode layer; forming a second electrode layer on the insulating layer; forming a via hole in the insulating layer and partially removing the first electrode layer from the via hole; The step of exposing and heating the portion of the first electrode layer exposed from the via hole to melt the conductive filler and bond them together and burn the binder to form gaps between the conductive fillers to form a porous shape. and a step of forming a via conductor in the via hole after forming the porous layer on the first electrode layer (fifteenth configuration).
  • the conductive filler is melted and bonded to each other and the binder is burned in the portion, thereby creating a gap between the conductive filler.
  • a porous layer is formed in which gaps are generated between the layers.
  • the porous layer can be formed by irradiating the portion of the first electrode layer exposed from the via hole with a laser (sixteenth configuration).
  • the porous layer is formed by irradiating the portion of the first electrode layer exposed from the via hole with a laser.
  • the porous layer can be easily formed.
  • the laser preferably has a wavelength in the infrared region (17th configuration).
  • the first electrode layer is formed using a conductive paste containing a conductive filler and a binder.
  • a resin binder has a high infrared absorption rate and is easily processed by a laser having a wavelength in the infrared region.
  • a conductive filler such as a metal has a low absorption rate of infrared rays and is difficult to be processed by a laser having a wavelength in the infrared region.
  • the porous layer can be easily formed in the portion of the first electrode layer exposed from the via hole.
  • FIG. 1 is a cross-sectional view of an electronic component 100 according to this embodiment.
  • Electronic component 100 is a component that includes a wiring structure that ensures interlayer connection through via holes.
  • the electronic component 100 may be, for example, a multilayer substrate (package substrate) such as a component-embedded substrate or a part thereof.
  • electronic component 100 includes substrate 10 , first electrode layer 20 , insulating layer 30 , second electrode layer 40 and via conductors 50 .
  • the substrate 10, the first electrode layer 20, the insulating layer 30, and the second electrode layer 40 are laminated in this order.
  • the stacking direction of the substrate 10, the first electrode layer 20, the insulating layer 30, and the second electrode layer 40 is referred to as the vertical direction
  • the substrate 10 side is referred to as the bottom
  • the second electrode layer 40 side is referred to as the top.
  • the substrate 10 has a plate shape or a foil shape.
  • the substrate 10 is conductive and made of metal, for example. If the electronic component 100 is a component-embedded substrate or part thereof and includes a capacitor, the substrate 10 may be the anode of the capacitor.
  • substrate 10 is preferably made of a valve metal.
  • valve metals include simple metals such as aluminum, tantalum, niobium, titanium, and zirconium, and alloys containing at least one of these metals. It is particularly preferred that the valve metal is aluminum or an aluminum alloy.
  • the first electrode layer 20 is provided on the substrate 10 .
  • the first electrode layer 20 is arranged on one surface of the substrate 10 . If the substrate 10 is the anode of the capacitor, the first electrode layer 20 may be the cathode of the capacitor.
  • the first electrode layer 20 preferably has a thickness of 10 ⁇ m or more and 40 ⁇ m or less. The thickness of the first electrode layer 20 is the length of the first electrode layer 20 in the vertical direction.
  • the first electrode layer 20 contains conductive fillers 21 and a binder 22 .
  • the conductive fillers 21 are, for example, granular, flake-shaped, rod-shaped, or the like.
  • the conductive filler 21 has conductivity.
  • the conductive filler 21 may be a metal filler containing a metal such as copper, nickel, or silver as a main component, or may be a non-metal filler.
  • the conductive filler 21 has a melting point of 1100° C. or less, for example.
  • the conductive filler 21 is preferably a copper filler containing copper as a main component.
  • the binder 22 contains conductive filler 21 . That is, a large number of conductive fillers 21 are dispersed in the binder 22 .
  • binders used for known conductive adhesives can be appropriately selected and used.
  • the binder 22 is, for example, resin.
  • the binder 22 may be a thermosetting resin.
  • the insulating layer 30 is provided on the first electrode layer 20 .
  • the insulating layer 30 is arranged on the substrate 10 and the first electrode layer 20 so as to cover the entire first electrode layer 20 .
  • the insulating layer 30 preferably has a thickness of 20 ⁇ m or more and 50 ⁇ m or less. The thickness of the insulating layer 30 is the length of the insulating layer 30 in the vertical direction.
  • the insulating layer 30 is typically made of resin.
  • the insulating layer 30 can be made of thermosetting resin.
  • the insulating layer 30 is preferably made of epoxy resin.
  • epoxy resins include phenol-curing epoxy resins, cyanate ester/epoxy mixed resins, and phenol ester-curing epoxy resins.
  • a via hole 31 is formed in the insulating layer 30 .
  • the via hole 31 penetrates the insulating layer 30 in the stacking direction (vertical direction) of the substrate 10 , the first electrode layer 20 , and the insulating layer 30 .
  • the via hole 31 extends downward from the upper surface of the insulating layer 30 and reaches the first electrode layer 20 .
  • the opening area of the via hole 31 on the opposite side is larger than the opening area of the via hole 31 on the first electrode layer 20 side.
  • the via hole 31 is formed in a tapered shape in which the width gradually narrows toward the first electrode layer 20 in a cross-sectional view of the electronic component 100 including the central axis of the via hole 31 .
  • via hole 31 may have a constant width over the entirety of electronic component 100 in a cross-sectional view including the central axis of via hole 31 . That is, the opening area of the via hole 31 on the first electrode layer 20 side and the opening area of the via hole 31 on the opposite side may be substantially equal.
  • the via hole 31 can have, for example, a circular cross section.
  • the cross section of the via hole 31 is the cross section of the via hole 31 taken along a plane perpendicular to the central axis of the via hole 31 .
  • the diameter of the via hole 31 on the side of the first electrode layer 20 is preferably 40 ⁇ m or more and 120 ⁇ m or less.
  • the second electrode layer 40 is provided on the insulating layer 30 .
  • the second electrode layer 40 is provided around the via hole 31 on the surface of the insulating layer 30 opposite to the first electrode layer 20 .
  • the second electrode layer 40 has conductivity.
  • the second electrode layer 40 is made of metal, for example.
  • the second electrode layer 40 may be a metal film containing copper, silver, gold, or the like as a main component, for example.
  • the metal film is, for example, a plated film or a sputtered film.
  • the second electrode layer 40 may contain a conductive filler and a binder.
  • the via conductor 50 is provided inside the via hole 31 and electrically connects the first electrode layer 20 and the second electrode layer 40 .
  • via conductor 50 includes electroless plated layer 51 and electrolytic plated layer 52 .
  • the electroless plated layer 51 is directly provided on the side wall of the via hole 31 .
  • the electroless plated layer 51 is also provided on the first electrode layer 20 exposed from the lower opening of the via hole 31 and on the second electrode layer 40 formed on the insulating layer 30 . That is, the electroless plated layer 51 is continuously formed from the bottom of the via hole 31 to the upper surface of the insulating layer 30 so as to cover the first electrode layer 20 , sidewalls of the via hole 31 , and the second electrode layer 40 .
  • the electroless plated layer 51 is a metal film deposited by a chemical reaction. Although not particularly limited, the electroless plated layer 51 is preferably an electroless copper plated layer.
  • the electrolytic plated layer 52 is provided on the electroless plated layer 51 .
  • the electroplated layer 52 covers the entire electroless plated layer 51 .
  • the electrolytic plating layer 52 is a metal film deposited using electricity.
  • the electrolytic plated layer 52 is preferably an electrolytic copper plated layer.
  • a so-called filled via is used to connect the electrode layers 20 and 40 , and the via conductor 50 including the electroless plated layer 51 and the electrolytic plated layer 52 is filled in the via hole 31 .
  • via conductor 50 may be recessed along via hole 31 . That is, the electrode layers 20 and 40 may be connected by a so-called conformal via.
  • FIG. 2 is an enlarged view of the via hole 31 and its vicinity in the cross section of the electronic component 100 shown in FIG.
  • the first electrode layer 20, particularly the portion of the first electrode layer 20 corresponding to the via hole 31 will be described in detail with reference to FIG.
  • the portion of the first electrode layer 20 corresponding to the via hole 31 includes a connection layer 231 and a base layer 232 .
  • the via hole portion 23 is a portion of the first electrode layer 20 that overlaps with the via hole 31 when the electronic component 100 is viewed from above, and is a portion that is exposed from the via hole 31 when the via conductor 50 is not present.
  • the via hole portion 23 is arranged inside the via hole 31 when the first electrode layer 20 is viewed from the insulating layer 30 side.
  • Connection layer 231 is a layer arranged adjacent to via hole 31 and connected to a portion of via conductor 50 .
  • a base layer 232 is arranged between the connection layer 231 and the substrate 10 .
  • connection layer 231 and the base layer 232 each contain conductive fillers 21 .
  • the conductive fillers 21 are bonded to each other in the connection layer 231 . More specifically, in the connection layer 231, a plurality of conductive fillers 21 are melt-bonded to form a network structure.
  • the conductive fillers 21 overlap each other and are in contact with each other, but the conductive fillers 21 are not bonded to each other.
  • the conductive fillers 21 overlap and contact each other, but the conductive fillers 21 are not bonded to each other.
  • connection layer 231 of the via hole portion 23 contains less binder 22 than the base layer 232 and the non-via hole portion 24 .
  • the connection layer 231 may be substantially free of the binder 22 .
  • part of via conductor 50 enters the gap between conductive fillers 21 bonded to each other. That is, in the connection layer 231 , the gaps between the conductive fillers 21 are partially filled with the via conductors 50 instead of the binder 22 . Thereby, connection layer 231 is firmly connected to via conductor 50 .
  • the thickness (vertical length) of the connection layer 231 can be, for example, 1 ⁇ m or more and 30 ⁇ m or less.
  • the amount of the binder 22 contained in the connection layer 231 in the via hole portion 23 is less than the amount of the binder 22 contained in the base layer 232 .
  • the amount of the binder 22 contained in the connection layer 231 is less than the amount of the binder 22 contained in the non-via-hole portion 24 . That is, the content (vol %) of the binder 22 in the connection layer 231 is smaller than the content (vol %) of the binder 22 in each of the non-via-hole portions 24 and the base layer 232 .
  • V1/V2 is, for example, 0.95 or less.
  • V1/V0 is, for example, 0.95 or less.
  • the content of the conductive filler 21 in the non-via hole portion 24 is preferably 30 vol% or more and 80 vol% or less. Moreover, in the non-via-hole portion 24, the conductive filler 21 preferably has a particle size (average particle size) of 0.1 ⁇ m or more and 25.0 ⁇ m or less. The content of the conductive filler 21 in the base layer 232 of the via hole portion 23 may be 30 vol % or more and 80 vol % or less, like the non-via hole portion 24 . The average particle diameter of the conductive filler 21 in the base layer 232 may be 0.1 ⁇ m or more and 25.0 ⁇ m or less, like the non-via-hole portion 24 .
  • Each content (vol %) of the conductive filler 21 and the binder 22 in the via hole portion 23 can be measured using a cross-sectional image of the electronic component 100 .
  • an energy dispersive X-ray spectroscopy (SEM-EDX) elemental mapping image of a cross section including the central axis of the via hole 31 is obtained, and based on the area ratio of the binder 22 in this image, the connection layer 231 and the base layer 232
  • the binder 22 content can be obtained for each.
  • the content of the conductive filler 21 in the base layer 232 can be obtained based on the area ratio of the conductive filler 21 in the elemental mapping image of the cross section including the central axis of the via hole 31 .
  • the average particle size of the conductive filler 21 in the base layer 232 can be calculated using the elemental mapping image of the cross section including the central axis of the via hole 31 .
  • the content (vol %) of each of the conductive filler 21 and the binder 22 in the non-via-hole portion 24 can also be measured using a cross-sectional image of the electronic component 100 .
  • a cross-sectional elemental mapping image is obtained at a position sufficiently distant from the periphery of the via hole 31, and the content of the conductive filler 21 and the binder 22 can be obtained based on the area ratio of the binder 22 in this image.
  • the average particle size of the conductive filler 21 in the non-via-hole portion 24 can be calculated using the image.
  • the conductive filler 21 does not necessarily have to be spherical.
  • the connection layer 231 of the via hole portion 23 preferably has a surface roughness Rz of 1 ⁇ m or more and 10 ⁇ m or less. More specifically, the surface roughness Rz of the surface (upper surface) of the connection layer 231 on the side of the via hole 31 is preferably 1 ⁇ m or more and 10 ⁇ m or less.
  • the surface roughness Rz is the maximum height roughness specified in JIS B 0601:2013.
  • the surface roughness Rz of the non-via hole portion 24 is smaller than the surface roughness Rz of the connection layer 231 .
  • the surface roughness Rz can also be calculated based on cross-sectional elemental mapping images of the via hole portion 23 and the non-via hole portion 24, like the contents of the conductive filler 21 and the binder 22. FIG.
  • FIG. 3 is a flow chart of the method for manufacturing electronic component 100 .
  • 4A to 4H are schematic diagrams for explaining each step included in the manufacturing method.
  • the method of manufacturing the electronic component 100 comprises a step S1 of preparing a substrate 10, a step S2 of forming a first electrode layer 20 on the substrate 10, and an insulating layer 30 on the first electrode layer 20. a step S4 of forming a second electrode layer 40 on the insulating layer 30; a step S5 of forming via holes 31 in the insulating layer 30; and a step S6 of forming a porous layer in the first electrode layer 20. and a step S7 of forming the via conductor 50 in the via hole 31 .
  • Each step will be specifically described below.
  • a substrate 10 is prepared.
  • the substrate 10 has electrical conductivity.
  • Substrate 10 may be, for example, a metal foil.
  • a predetermined treatment may be applied to the substrate 10 according to its use.
  • the surface of the substrate 10 may be subjected to an anodizing treatment (chemical conversion treatment). .
  • anodizing treatment chemical conversion treatment
  • a dielectric layer made of an oxide film can be formed on the surface of the substrate 10 .
  • a conductive paste is applied onto the substrate 10 to form the first electrode layer 20.
  • the conductive paste contains the conductive filler 21 and binder 22 described above.
  • the conductive paste can be produced, for example, by blending the conductive filler 21 having a nominal average particle size of 0.1 ⁇ m or more and 25.0 ⁇ m or less into the binder 22 in a fluid state.
  • the content of the conductive filler 21 in the conductive paste is, for example, 30 vol% or more and 80 vol% or less.
  • the conductive paste is applied to a predetermined area on the substrate 10 by, for example, sponge transfer, screen printing, spray coating, dispenser, inkjet printing, or the like.
  • the conductive paste is applied on the substrate 10 with a thickness of, for example, 10 ⁇ m or more and 40 ⁇ m or less.
  • the first electrode layer 20 is formed by applying a conductive paste onto the substrate 10, drying it, and then firing the conductive paste.
  • the conductive paste is fired at a temperature (for example, about 200° C.) at which, for example, the binder 22 can be thermally cured and the conductive filler 21 does not melt.
  • an insulating layer 30 is formed on the first electrode layer 20.
  • a method for forming the insulating layer 30 is not particularly limited.
  • the insulating layer 30 made of film-like resin is prepared, and the insulating layer 30 is laminated on the substrate 10 with the first electrode layer 20 by using a vacuum laminator. After that, the laminate of the substrate 10, the first electrode layer 20, and the insulating layer 30 is heated at a predetermined temperature for a predetermined period of time to thermally cure the insulating layer 30. As shown in FIG.
  • the second electrode layer 40 is formed on the insulating layer 30.
  • a metal film 41 serving as a seed layer for the second electrode layer 40 may be formed on the surface of the insulating layer 30 as shown in FIG. 4D. good.
  • a portion of the metal film 41 can then be removed by photolithographic etching to form the second electrode layer 40 as shown in FIG. 4E. At this time, the portion of the metal film 41 where the via hole 31 is to be formed in the insulating layer 30 is also removed.
  • a via hole 31 is formed in the insulating layer 30 to partially expose the first electrode layer 20 through the via hole 31.
  • the via hole 31 penetrating the insulating layer 30 can be formed by processing the insulating layer 30 using a laser processing machine.
  • a laser for processing the insulating layer 30 is, for example, a CO 2 laser.
  • the laser preferably has a wavelength in the infrared region.
  • step S6 is carried out. 3 and 4G, in step S6, the portions of the first electrode layer 20 exposed from the via holes 31 are heated to melt and bond the conductive fillers 21, and the binder 22 is burned. Thereby, the porous layer 25 is formed in the portion of the first electrode layer 20 exposed from the via hole 31 .
  • the porous layer 25 is formed by irradiating the portion of the first electrode layer 20 exposed from the via hole 31 with a laser.
  • the porous layer 25 is formed by continuously irradiating the first electrode layer 20 with a laser after forming the via holes 31 in the insulating layer 30 with a laser.
  • the first electrode layer 20 is irradiated with a laser
  • the conductive fillers 21 that are just overlapping each other are melted and combined to form a network structure.
  • the binder 22 burns and disappears in the portion of the first electrode layer 20 irradiated with the laser. Therefore, gaps in which the binder 22 does not exist are formed between the conductive fillers 21 that are combined with each other to form a network structure.
  • the porous layer 25 is a layer in which such gaps are generated between the conductive fillers 21 to form a porous layer. Porous layer 25 preferably does not extend to substrate 10 .
  • the laser that irradiates the portion of the first electrode layer 20 exposed from the via hole 31 preferably has a wavelength in the infrared region. More preferably, the wavelength of the laser is 2000 nm or more and 20000 nm or less.
  • via conductors 50 are formed in the via holes 31 in step S7.
  • the side wall of the via hole 31, the portion of the first electrode layer 20 exposed from the via hole 31, and the surface of the second electrode layer 40 are electrolessly plated to form the electroless plated layer 51.
  • an electroplating layer 52 is formed on the electroless plating layer 51 by electroplating.
  • the via conductors 50 are formed in step S7, the via conductors 50 are fitted with the porous layer 25. More specifically, a part of the via conductor 50 enters a large number of gaps formed between the conductive fillers 21 in the porous layer 25 to fill these gaps. Thereby, the porous layer 25 becomes a connection layer 231 with the via conductor 50 .
  • the connection layer 231 firmly connects the via conductor 50 to the first electrode layer 20 .
  • FIG. 5 is a scanning electron microscope image (SEM image) of the surface of the non-via hole portion 24 of the first electrode layer 20 .
  • FIG. 6 is an SEM image of the surface of the connection layer 231 in the via hole portion 23 of the first electrode layer 20. As shown in FIG. As can be seen from FIGS. 5 and 6, in the connection layer 231, unlike the non-via-hole portion 24 in which the conductive fillers 21 simply overlap each other, the conductive fillers 21 are bonded to each other to form a network structure. There is In connection layer 231 , part of via conductor 50 enters the gaps between conductive fillers 21 having a network structure.
  • the first electrode layer 20 is firmly connected to the via conductors 50 by the connection layer 231, and the connection strength between the first electrode layer 20 and the via conductors 50 can be improved. Therefore, delamination between the first electrode layer 20 and the via conductors 50 is less likely to occur, and a decrease in conductivity due to delamination can be prevented. Therefore, the reliability of electronic component 100 can be ensured.
  • the contact area between the first electrode layer 20 and the via conductors 50 can be increased by inserting the via conductors 50 into the gaps between the conductive fillers 21 in the connection layer 231 of the first electrode layer 20 . Therefore, the wiring resistance between the first electrode layer 20 and the via conductors 50 can be reduced.
  • a base layer 232 is arranged between the connection layer 231 of the first electrode layer 20 and the substrate 10 .
  • the porous layer 25 that will eventually become the connection layer 231 is formed on the first electrode layer 20 with a laser
  • the first electrode layer 20 is processed so that the base layer 232 remains on the substrate 10 . Therefore, the substrate 10 can be protected from damage due to laser processing, for example.
  • the conductive filler 21 contained in the first electrode layer 20 is a filler having a melting point of 1100° C. or less, for example.
  • the conductive filler 21 is preferably a copper filler. This makes it possible to make the first electrode layer 20 suitable for a conventional manufacturing process assuming the use of a metal having a melting point of 1100° C. or less, such as copper, as a conductive material. Therefore, the electronic component 100 can be manufactured without significantly changing the conventional manufacturing process. Moreover, since the electrical resistance of the copper filler is relatively small, it is possible to ensure good electrical conductivity for the first electrode layer 20 .
  • the content of the conductive filler 21 in the first electrode layer 20 is preferably 30 vol% or more and 80 vol% or less. In this case, the conductive filler 21 is richly blended in the first electrode layer 20 . Therefore, good conductivity can be ensured for the first electrode layer 20 .
  • the thickness of the first electrode layer 20 is preferably 10 ⁇ m or more and 40 ⁇ m or less. Thereby, the electrical resistance of the first electrode layer 20 can be sufficiently reduced. Moreover, since the thickness of the first electrode layer 20 is not excessively large, it is easy to form the first electrode layer 20 on the substrate 10 in the manufacturing process of the electronic component 100 .
  • the surface roughness Rz of the connection layer 231 of the first electrode layer 20 is preferably 1 ⁇ m or more and 10 ⁇ m or less.
  • the thickness of the insulating layer 30 is preferably 20 ⁇ m or more and 50 ⁇ m or less. As a result, it is possible to prevent the electrical resistance of the via hole 31 penetrating the insulating layer 30 from increasing while ensuring the insulating properties of the insulating layer 30 .
  • the insulating layer 30 is preferably made of epoxy resin.
  • the insulating layer 30 may be made of, for example, a phenol curable epoxy resin, a cyanate ester/epoxy mixed resin, a phenol ester curable epoxy resin, or the like. These resins are easy to process with, for example, a laser, and have relatively high insulating properties.
  • the diameter of the via hole 31 on the side of the first electrode layer 20 is preferably 40 ⁇ m or more and 120 ⁇ m or less. Thereby, the via conductor 50 in the via hole 31 can be more reliably connected to the connection layer 231 of the first electrode layer 20 .
  • the insulating layer 30 is made of resin, for example.
  • via conductors 50 provided in via holes 31 of insulating layer 30 preferably include electroless plated layer 51 and electrolytic plated layer 52 .
  • electroless plated layer 51 as a seed layer on the side wall of via hole 31
  • electrolytic plated layer 52 can be connected to the side wall of via hole 31 through electroless plated layer 51 .
  • the portion of the first electrode layer 20 exposed from the via hole 31 is irradiated with, for example, a laser. Since the temperature of the processed surface can be well controlled in laser processing, the porous layer 25 can be easily formed by using a laser.
  • the first electrode layer 20 is formed using a conductive paste containing conductive fillers 21 and binders 22 .
  • the binder 22, which is a resin has a high infrared absorption rate and is easily processed by a laser having a wavelength in the infrared region.
  • the conductive filler 21 made of metal for example, has a low infrared absorption rate and is difficult to be processed by a laser having a wavelength in the infrared region. Therefore, when the portion of the first electrode layer 20 exposed from the via hole 31 is processed with a laser, the wavelength of the laser is preferably in the infrared region.
  • the binder 22 can be more reliably burned and lost, and the conductive filler 21 can be melted and bonded appropriately to facilitate A network structure can be formed. Therefore, the porous layer 25 suitable for fitting with the via conductor 50 can be easily formed in the portion of the first electrode layer 20 exposed from the via hole.
  • the substrate 10 can be used as the anode of the capacitor, and the first electrode layer 20 can be used as the cathode of the capacitor.
  • the substrate 10 may be used as a common anode, and the first electrode layers 20 may be provided as cathodes on both sides of the substrate 10 .
  • the capacity density of the capacitor can be doubled as compared with the case where the cathode is formed on one side of the substrate 10 .
  • Capacitors including substrate 10 and one or more first electrode layers 20 may be arranged in an array in electronic component 100 .
  • the substrate 10 and the first electrode layer 20 are not necessarily capacitor electrodes.
  • the electronic component 100 according to the present embodiment can be applied to any component as long as it includes a wiring structure that ensures interlayer connection through the via holes 31 .
  • a wiring structure including the substrate 10, the first electrode layer 20, the insulating layer 30, the second electrode layer 40, and the via conductors 50 can be provided, for example, on a multilayer substrate, more specifically an organic buildup substrate. A plurality of such wiring structures may be provided on the organic buildup substrate.
  • the first electrode layer 20, the insulating layer 30, and the second electrode layer 40 are laminated on the substrate 10 in this order.
  • electronic component 100 can also include layers other than first electrode layer 20 , insulating layer 30 , and second electrode layer 40 .
  • the electronic component 100 may include a conductive layer 60 provided between the substrate 10 and the first electrode layer 20, as shown in FIG.
  • the conductive layer 60 may be, for example, a carbon layer containing carbon filler.
  • the carbon layer can be formed by applying a binder containing a carbon filler to a predetermined area on the substrate 10 by sponge transfer, screen printing, spray coating, dispenser, inkjet printing, or the like.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

電子部品（１００）は、基板（１０）と、第１電極層（２０）と、絶縁層（３０）と、第２電極層（４０）と、ビア導体（５０）とを備える。第１電極層（２０）は、基板（１０）上に設けられている。第１電極層（２０）は、導電性フィラー（２１）と、導電性フィラー（２１）を含むバインダ（２２）とを有する。絶縁層（３０）は、第１電極層（２０）上に設けられている。絶縁層（３０）には、ビアホール（３１）が形成されている。ビアホール（３１）は、基板（１０）、第１電極層（２０）、及び絶縁層（３０）の積層方向に絶縁層（３０）を貫通する。第２電極層（４０）は、絶縁層（３０）上に設けられている。ビア導体（５０）は、ビアホール（３１）内に設けられている。ビア導体（５０）は、第１電極層（２０）と第２電極層（４０）とを電気的に接続する。第１電極層（２０）のうち上面視でビアホール（３１）と重なる部分は、接続層（２３１）を含む。接続層（２３１）のバインダ（２２）の含有率は、第１電極層（２０）のうちビアホール（３１）の外側に位置する部分のバインダ（２２）の含有率と比較して小さい。

Description

電子部品及びその製造方法
　本開示は、電子部品、及び電子部品の製造方法に関する。
　例えば、部品内蔵基板を含む多層基板では、電子回路を構成する素子を高密度に実装するため、非貫通ビアホール（Ｉｎｔｅｒｓｔｉｔｉａｌ　Ｖｉａ　Ｈｏｌｅ，ＩＶＨ）を通じて層間の電気的接続を確保する配線構造が広く用いられている。このような配線構造を有する多層基板の製造方法は、例えば特許文献１に記載されている。
　特許文献１の製造方法では、まず、絶縁基材の両面に電極層としての内層導体回路を形成して内層回路板を作製する。次に、内層導体回路の表面処理を行った後、内層回路板の両面上に銅箔付き絶縁層を形成する。続いて、銅箔をエッチング処理して銅箔に開口を形成し、この開口内にレーザーを照射して、内層導体回路に達するビアホールを絶縁層に形成する。その後、ビア導体としての無電解めっき金属をビアホール内に充填する。
特開２００１－１５６４５２号公報
　特許文献１に記載されているように、例えば多層基板等、非貫通ビアホールを含む電子部品を製造する際には、絶縁層にビアホールを形成して電極層を露出させ、ビアホール内にビア導体を充填することで電極層とビア導体とを接続している。電極層は、例えば、めっき膜やスパッタ膜等からなる。しかしながら、このような方法では、電極層とビア導体とを強固に接続することが難しい。電極層とビア導体との接続強度が不十分である場合、例えば電子部品に応力が発生したときに電極層とビア導体との界面で剥離が生じ、電極層とビア導体との間の導電性を確保できなくなるおそれがある。よって、電子部品の信頼性が低下するという問題が生じ得る。
　本開示は、電極層とビア導体との接続強度を向上させ、電子部品の信頼性を確保することを課題とする。
　本開示に係る電子部品は、基板と、第１電極層と、絶縁層と、第２電極層と、ビア導体とを備える。第１電極層は、基板上に設けられている。第１電極層は、導電性フィラーと、導電性フィラーを含むバインダとを有する。絶縁層は、第１電極層上に設けられている。絶縁層には、ビアホールが形成されている。ビアホールは、基板、第１電極層、及び絶縁層の積層方向に絶縁層を貫通する。第２電極層は、絶縁層上に設けられている。ビア導体は、ビアホール内に設けられている。ビア導体は、第１電極層と第２電極層とを電気的に接続する。第１電極層のうち上面視でビアホールと重なる部分は、ビア導体と接続される接続層を含む。接続層のバインダの含有率は、第１電極層のうちビアホールの外側に位置する部分のバインダの含有率と比較して小さい。
　本開示によれば、電極層とビア導体との接続強度を向上させることができる。そのため、電子部品の信頼性を確保することができる。
図１は、実施形態に係る電子部品の断面図である。 図２は、図１に示す電子部品の断面の部分拡大図である。 図３は、実施形態に係る電子部品の製造方法のフローチャートである。 図４Ａは、電子部品の製造方法を説明するための模式図である。 図４Ｂは、電子部品の製造方法を説明するための模式図である。 図４Ｃは、電子部品の製造方法を説明するための模式図である。 図４Ｄは、電子部品の製造方法を説明するための模式図である。 図４Ｅは、電子部品の製造方法を説明するための模式図である。 図４Ｆは、電子部品の製造方法を説明するための模式図である。 図４Ｇは、電子部品の製造方法を説明するための模式図である。 図４Ｈは、電子部品の製造方法を説明するための模式図である。 図５は、実施形態に係る電子部品の表面の走査電子顕微鏡画像である。 図６は、実施形態に係る電子部品の他の表面の走査電子顕微鏡画像である。 図７は、上記実施形態の変形例に係る電子部品の断面図である。
　実施形態に係る電子部品は、基板と、第１電極層と、絶縁層と、第２電極層と、ビア導体とを備える。第１電極層は、基板上に設けられている。第１電極層は、導電性フィラーと、導電性フィラーを含むバインダとを有する。絶縁層は、第１電極層上に設けられている。絶縁層には、ビアホールが形成されている。ビアホールは、基板、第１電極層、及び絶縁層の積層方向に絶縁層を貫通する。第２電極層は、絶縁層上に設けられている。ビア導体は、ビアホール内に設けられている。ビア導体は、第１電極層と第２電極層とを電気的に接続する。第１電極層のうち上面視でビアホールと重なる部分は、ビア導体と接続される接続層を含む。接続層のバインダの含有率は、第１電極層のうちビアホールの外側に位置する部分のバインダの含有率と比較して小さい（第１の構成）。
　第１の構成に係る電子部品において、基板上の第１電極層のうち上面視で絶縁層のビアホールと重なる部分は、ビア導体と接続される接続層を含んでいる。接続層では、バインダの含有率が比較的小さくなっているため、導電性フィラーの隙間にビア導体の一部が入り込むことができる。これにより、接続層がビア導体と強固に接続され、接続層を含む第１電極層とビア導体との接続強度を向上させることができる。そのため、第１電極層とビア導体との剥離が生じにくくなり、剥離に起因する導電性の低下を防止することができる。よって、電子部品の信頼性を確保することができる。
　接続層では、導電性フィラーが互いに結合し、結合した導電性フィラーの隙間にビア導体の一部が入り込んでいてもよい（第２の構成）。
　第２の構成によれば、第１電極層の接続層において導電性フィラーの隙間にビア導体の一部が入り込んでいる。これにより、第１電極層とビア導体との接触面積を増大させることができる。よって、第１電極層とビア導体との間の配線抵抗を低減することができる。
　他の実施形態に係る電子部品は、基板と、第１電極層と、絶縁層と、第２電極層と、ビア導体とを備える。第１電極層は、基板上に設けられている。第１電極層は、導電性フィラーと、導電性フィラーを含むバインダとを有する。絶縁層は、第１電極層上に設けられている。絶縁層には、ビアホールが形成されている。ビアホールは、基板、第１電極層、及び絶縁層の積層方向に絶縁層を貫通する。第２電極層は、絶縁層上に設けられている。ビア導体は、ビアホール内に設けられている。ビア導体は、第１電極層と第２電極層とを電気的に接続する。第１電極層のうち上面視でビアホールと重なる部分は、接続層を含む。接続層では、導電性フィラーが互いに結合している。接続層は、結合した導電性フィラーの隙間にビア導体の一部が入り込むことでビア導体と接続されている（第３の構成）。
　第３の構成に係る電子部品において、基板上の第１電極層のうち上面視で絶縁層のビアホールと重なる部分は、ビア導体と接続される接続層を含んでいる。接続層では、導電性フィラーが互いに結合し、結合した導電性フィラーの隙間にビア導体の一部が入り込んでいる。これにより、接続層がビア導体と強固に接続され、接続層を含む第１電極層とビア導体との接続強度を向上させることができる。そのため、第１電極層とビア導体との剥離が生じにくくなり、剥離に起因する導電性の低下を防止することができる。よって、電子部品の信頼性を確保することができる。また、導電性フィラーの隙間にビア導体の一部が入り込むことで、第１電極層とビア導体との接触面積を増大させることができ、第１電極層とビア導体との間の配線抵抗を低減することができる。
　第１電極層のうち上面視でビアホールと重なる部分は、さらに、基底層を含んでいてもよい。基底層は、接続層と基板との間に配置される。基底層のバインダの含有率は、接続層のバインダの含有率よりも大きい（第４の構成）。
　第４の構成によれば、接続層と基板との間には、接続層と比較してバインダの含有率が大きい基底層が配置されている。この基底層により、基板を保護することができる。
　導電性フィラーは、１１００℃以下の融点を有することができる（第５の構成）。
　一般に、絶縁層にビアホールを形成した後、ビア導体をビアホール内に導入する前に、ビア導体が形成される表面に対して活性化等の前処理を実施する。この前処理は、ビア導体として使用する金属種に適した処理となっている。ビア導体には、例えば銅等、１１００℃以下の融点を有する金属が用いられることが多い。これを考慮して、第５の構成では、第１電極層に含まれる導電性フィラーとして、１１００℃以下の融点を有するものが使用されている。すなわち、ビアホールの底面となる第１電極層の表面は、従来の前処理に適した状態となっている。よって、従来の製造工程を大きく変更することなく、電子部品を製造することができる。
　第１電極層のうちビアホールの外側に位置する部分において、導電性フィラーの含有率は、３０ｖｏｌ％以上、８０ｖｏｌ％以下であってもよい（第６の構成）。
　第６の構成では、第１電極層において、導電性フィラーが３０ｖｏｌ％以上、８０ｖｏｌ％以下の含有率でリッチに配合されている。よって、第１電極層について良好な導電性を確保することができる。
　第１電極層は、１０μｍ以上、４０μｍ以下の厚みを有していてもよい（第７の構成）。
　第７の構成では、第１電極層の厚みが１０μｍ以上、４０μｍ以下となっている。これにより、第１電極層の電気抵抗を十分に小さくすることができる。また、第１電極層の厚みが大き過ぎないため、電子部品の製造工程において、第１電極層を基板上に容易に形成することができる。
　接続層は、１μｍ以上、１０μｍ以下の表面粗さＲｚを有していてもよい（第８の構成）。
　第８の構成では、第１電極層において、接続層の表面粗さＲｚが１μｍ以上、１０μｍ以下となっている。これにより、接続層とビア導体との接触面積を確保することができ、第１電極層とビア導体との接続強度をより向上させることができる。また、第１電極層とビア導体との間の配線抵抗をより低減することができる。
　絶縁層は、２０μｍ以上、５０μｍ以下の厚みを有していてもよい（第９の構成）。
　第９の構成では、絶縁層の厚みが２０μｍ以上、５０μｍ以下となっている。これにより、絶縁層の絶縁性を確保する一方で、絶縁層に設けられたビアホールの電気抵抗が高くなるのを防止することができる。
　絶縁層は、エポキシ系樹脂で構成されていてもよい（第１０の構成）。
　第１０の構成では、電極層間の絶縁層がエポキシ系樹脂で構成されている。エポキシ系樹脂は、例えばレーザーによる加工が容易であり、且つ比較的高い絶縁性を有するため、絶縁層として好適である。
　ビアホールは、例えば、円形状の横断面を有することができる。この場合、ビアホールの第１電極層側の径は、４０μｍ以上、１２０μｍ以下であってもよい（第１１の構成）。
　第１１の構成では、ビアホールの第１電極層側の径が４０μｍ以上、１２０μｍ以下となっている。これにより、第１電極層の接続層に対し、ビアホール内のビア導体をより確実に接続することができる。
　絶縁層は、例えば樹脂で構成される。この場合、ビア導体は、無電解めっき層と、電解めっき層とを含むことが好ましい。無電解めっき層は、ビアホールの側壁上に設けられる。電解めっき層は、無電解めっき層上に設けられる（第１２の構成）。
　絶縁層が樹脂で構成されている場合、絶縁層に設けられたビアホールの側壁に直接電解めっき層を形成することは難しい。そこで、第１２の構成では、ビアホールの側壁上にシード層としての無電解めっき層を設け、この無電解めっき層上に電解めっき層を重ねている。これにより、ビアホールの側壁に電解めっき層を設けることができ、電解めっき層を含むビア導体と絶縁層との密着性を確保することができる。
　電子部品は、さらに、基板と第１電極層との間に設けられた導電層を備えていてもよい（第１３の構成）。導電層は、例えば、カーボンフィラーを含むカーボン層である（第１４の構成）。
　実施形態に係る電子部品の製造方法は、基板を準備する工程と、導電性フィラーと、導電性フィラーを分散させたバインダとを含む導電性ペーストを基板上に塗布して第１電極層を形成する工程と、第１電極層上に絶縁層を形成する工程と、絶縁層上に第２電極層を形成する工程と、絶縁層にビアホールを形成してビアホールから第１電極層の一部を露出させる工程と、第１電極層のうちビアホールから露出した部分を加熱し、導電性フィラーを溶融させ互いに結合させるとともにバインダを燃焼させて、導電性フィラーの間に隙間が生じて多孔状となった多孔層を形成する工程と、第１電極層に多孔層を形成した後、ビアホール内にビア導体を形成する工程と、を備える（第１５の構成）。
　実施形態に係る製造方法では、第１電極層のうちビアホールから露出した部分を加熱することにより、当該部分において、導電性フィラーを溶融させて互いに結合させるとともにバインダを燃焼させ、導電性フィラーの間に隙間が生じて多孔状となった多孔層を形成する。これにより、ビア導体を形成したとき、多孔層における導電性フィラー間の隙間にビア導体の一部を入り込ませて充填することができる。よって、第１電極層がビア導体と強固に接続され、第１電極層とビア導体との接続強度を向上させることができる。そのため、第１電極層とビア導体との剥離が生じにくくなり、剥離に起因する導電性の低下を防止することができる。したがって、製造される電子部品の信頼性を確保することができる。また、第１電極層に形成された多孔層にビア導体が入り込むことで第１電極層とビア導体との接触面積を増大させることができるため、第１電極層とビア導体との間の配線抵抗を低減することができる。
　上記製造方法では、第１電極層のうちビアホールから露出した部分に対し、レーザーを照射して多孔層を形成することができる（第１６の構成）。
　第１６の構成によれば、第１電極層のうちビアホールから露出した部分にレーザーを照射することで多孔層が形成される。レーザー加工の場合、加工表面の温度制御性が良好であるため、多孔層を容易に形成することができる。
　レーザーは、赤外線領域の波長を有することが好ましい（第１７の構成）。
　実施形態に係る製造方法において、第１電極層は、導電性フィラー及びバインダを含む導電性ペーストを用いて形成される。例えば樹脂であるバインダは、赤外線の吸収率が高く、赤外線領域の波長を有するレーザーによって加工されやすい。これに対して、例えば金属である導電性フィラーは、赤外線の吸収率が低く、赤外線領域の波長を有するレーザーによって加工されにくい。そのため、第１７の構成のように、赤外線領域の波長を有するレーザーを第１電極層に照射した場合、バインダをより確実に燃焼及び消失させられるだけでなく、導電性フィラーの適度な溶融及び結合を実現することができる。よって、第１電極層のうちビアホールから露出した部分において、容易に多孔層を形成することができる。
　以下、本開示の実施形態について、図面を参照しつつ説明する。各図において同一又は相当の構成については同一符号を付し、同じ説明を繰り返さない。
　［電子部品の構成］
　図１は、本実施形態に係る電子部品１００の断面図である。電子部品１００は、ビアホールによって層間接続を確保する配線構造を含む部品である。電子部品１００は、例えば、部品内蔵基板等の多層基板（パッケージ基板）又はその一部であってもよい。
　図１を参照して、電子部品１００は、基板１０と、第１電極層２０と、絶縁層３０と、第２電極層４０と、ビア導体５０とを備える。電子部品１００において、基板１０、第１電極層２０、絶縁層３０、及び第２電極層４０は、この順で積層されている。以下、説明の便宜上、基板１０、第１電極層２０、絶縁層３０、及び第２電極層４０の積層方向を上下方向といい、基板１０側を下、第２電極層４０側を上という場合がある。
　基板１０は、板状又は箔状を有している。基板１０は、導電性を有し、例えば金属で構成されている。電子部品１００が部品内蔵基板又はその一部であり、コンデンサを含んでいる場合、基板１０は、コンデンサの陽極であってもよい。例えば、基板１０が電解コンデンサの陽極として電子部品１００に設けられている場合、基板１０は、弁作用金属からなることが好ましい。弁作用金属としては、例えば、アルミニウム、タンタル、ニオブ、チタン、若しくはジルコニウム等の金属単体、又は、これらの金属のうち少なくとも１種を含む合金が挙げられる。弁作用金属は、アルミニウム又はアルミニウム合金であることが特に好ましい。
　第１電極層２０は、基板１０上に設けられている。図１に示す例では、基板１０の一方面上に第１電極層２０が配置されている。基板１０がコンデンサの陽極である場合、第１電極層２０は、コンデンサの陰極であってもよい。第１電極層２０は、１０μｍ以上、４０μｍ以下の厚みを有することが好ましい。第１電極層２０の厚みとは、上下方向における第１電極層２０の長さである。第１電極層２０は、導電性フィラー２１と、バインダ２２とを含んでいる。
　導電性フィラー２１は、例えば、粒状、フレーク状、棒状等を有する。導電性フィラー２１は、導電性を有している。導電性フィラー２１は、銅、ニッケル、銀等の金属を主成分とする金属フィラーであってもよいし、非金属フィラーであってもよい。導電性フィラー２１は、例えば、１１００℃以下の融点を有する。導電性フィラー２１は、好ましくは、銅を主たる成分とする銅フィラーである。
　バインダ２２は、導電性フィラー２１を含んでいる。すなわち、バインダ２２には、多数の導電性フィラー２１が分散されている。バインダ２２としては、公知の導電性接着剤に用いられるバインダを適宜選択して使用することができる。バインダ２２は、例えば樹脂である。バインダ２２は、熱硬化性の樹脂であってもよい。
　絶縁層３０は、第１電極層２０上に設けられている。図１に示す例において、絶縁層３０は、第１電極層２０の全体を覆うように、基板１０及び第１電極層２０上に配置されている。絶縁層３０は、２０μｍ以上、５０μｍ以下の厚みを有することが好ましい。絶縁層３０の厚みとは、上下方向における絶縁層３０の長さである。
　絶縁層３０は、典型的には樹脂で構成される。例えば熱硬化性の樹脂により、絶縁層３０を構成することができる。絶縁層３０は、エポキシ系樹脂で構成されることが好ましい。エポキシ系樹脂としては、例えば、フェノール硬化型エポキシ樹脂、シアネートエステル／エポキシ混合樹脂、フェノールエステル硬化型エポキシ樹脂等を挙げることができる。
　絶縁層３０には、ビアホール３１が形成されている。ビアホール３１は、基板１０、第１電極層２０、及び絶縁層３０の積層方向（上下方向）に絶縁層３０を貫通している。ビアホール３１は、絶縁層３０の上面から下方へと延び、第１電極層２０に達している。図１に示す例では、第１電極層２０側におけるビアホール３１の開口面積よりも、その反対側におけるビアホール３１の開口面積の方が大きくなっている。ビアホール３１は、ビアホール３１の中心軸を含む電子部品１００の断面視で、第１電極層２０に向かって徐々に幅が狭くなるテーパ状に形成されている。ただし、ビアホール３１は、ビアホール３１の中心軸を含む電子部品１００の断面視で、全体にわたって一定の幅を有していてもよい。すなわち、第１電極層２０側におけるビアホール３１の開口面積と、その反対側におけるビアホール３１の開口面積とが実質的に等しくてもよい。
　ビアホール３１は、例えば、円形状の横断面を有することができる。ビアホール３１の横断面とは、ビアホール３１の中心軸に対して垂直な平面で切断したときのビアホール３１の断面である。ビアホール３１の横断面が円形状をなす場合、ビアホール３１の第１電極層２０側の径は、４０μｍ以上、１２０μｍ以下であることが好ましい。
　第２電極層４０は、絶縁層３０上に設けられている。図１に示す例では、第２電極層４０は、第１電極層２０と反対側の絶縁層３０の表面において、ビアホール３１の周囲に設けられている。
　第２電極層４０は、導電性を有する。第２電極層４０は、例えば金属で構成されている。第２電極層４０は、例えば、銅、銀、又は金等を主成分とする金属膜であってもよい。金属膜は、例えば、めっき膜やスパッタ膜である。あるいは、第２電極層４０は、第１電極層２０と同様、導電性フィラーと、バインダとを含んでいてもよい。
　ビア導体５０は、ビアホール３１内に設けられ、第１電極層２０と第２電極層４０とを電気的に接続する。図１に示す例において、ビア導体５０は、無電解めっき層５１と、電解めっき層５２とを含んでいる。
　無電解めっき層５１は、ビアホール３１の側壁上に直接設けられている。無電解めっき層５１は、ビアホール３１の下側の開口から露出する第１電極層２０上、及び、絶縁層３０に形成された第２電極層４０上にも設けられている。すなわち、無電解めっき層５１は、第１電極層２０、ビアホール３１の側壁、及び第２電極層４０を覆うように、ビアホール３１の底部から絶縁層３０の上面まで連続して形成されている。無電解めっき層５１は、化学反応によって析出させた金属の皮膜である。特に限定されるものではないが、無電解めっき層５１は、無電解銅めっき層であることが好ましい。
　電解めっき層５２は、無電解めっき層５１上に設けられている。電解めっき層５２は、無電解めっき層５１の全体を覆っている。電解めっき層５２は、電気を用いて析出させた金属の皮膜である。特に限定されるものではないが、電解めっき層５２は、電解銅めっき層であることが好ましい。
　図１に示す例では、電極層２０，４０の接続にいわゆるフィルドビアが用いられ、無電解めっき層５１及び電解めっき層５２を含むビア導体５０がビアホール３１内に充填されている。しかしながら、ビア導体５０は、ビアホール３１に沿って凹んでいてもよい。すなわち、いわゆるコンフォーマルビアにより、電極層２０，４０が接続されていてもよい。
　図２は、図１に示す電子部品１００の断面のうち、ビアホール３１及びその近傍の部分を拡大した図である。以下、図２を参照して、第１電極層２０、特に第１電極層２０のうちビアホール３１に対応する部分について詳細に説明する。
　図２に示すように、第１電極層２０のうちビアホール３１に対応する部分、言い換えるとビアホール３１の真下に位置する部分（ビアホール部）２３は、接続層２３１と、基底層２３２とを含んでいる。ビアホール部２３は、第１電極層２０のうち、電子部品１００の上面視でビアホール３１と重なる部分であり、ビア導体５０がない場合にはビアホール３１から露出する部分である。ビアホール部２３は、第１電極層２０を絶縁層３０側から見たとき、ビアホール３１の内側に配置されている。接続層２３１は、ビアホール３１に隣接して配置され、ビア導体５０の一部と接続される層である。基底層２３２は、接続層２３１と基板１０との間に配置されている。
　接続層２３１及び基底層２３２は、それぞれ、導電性フィラー２１を含んでいる。しかしながら、導電性フィラー２１の状態は、接続層２３１と基底層２３２とで異なる。接続層２３１では、導電性フィラー２１が互いに結合している。より具体的には、接続層２３１では、複数の導電性フィラー２１が溶融結合し、ネットワーク構造となっている。一方、基底層２３２では、導電性フィラー２１同士が重なり合って接触しているが、導電性フィラー２１は互いに結合していない。また、第１電極層２０のうちビアホール３１の外側に位置する部分（非ビアホール部）２４でも、導電性フィラー２１同士が重なり合って接触しているが、導電性フィラー２１は互いに結合されていない。
　ビアホール部２３の基底層２３２では、重なり合う導電性フィラー２１の隙間にバインダ２２が充填されている。非ビアホール部２４でも、重なり合う導電性フィラー２１の隙間にバインダ２２が充填されている。一方、ビアホール部２３の接続層２３１では、基底層２３２及び非ビアホール部２４と比較してバインダ２２の量が少ない。接続層２３１には、バインダ２２が実質的に存在しなくてもよい。接続層２３１では、互いに結合した導電性フィラー２１の隙間にビア導体５０の一部が入り込んでいる。すなわち、接続層２３１では、バインダ２２に代えて、ビア導体５０の一部が導電性フィラー２１の隙間に充填されている。これにより、接続層２３１は、ビア導体５０と強固に接続されている。接続層２３１の厚み（上下方向の長さ）は、例えば、１μｍ以上、３０μｍ以下とすることができる。
　上述したように、ビアホール部２３において、接続層２３１に含まれるバインダ２２の量は、基底層２３２に含まれるバインダ２２の量よりも少ない。また、接続層２３１に含まれるバインダ２２の量は、非ビアホール部２４に含まれるバインダ２２の量よりも少ない。すなわち、接続層２３１のバインダ２２の含有率（ｖｏｌ％）は、非ビアホール部２４及び基底層２３２のそれぞれのバインダ２２の含有率（ｖｏｌ％）よりも小さい。接続層２３１のバインダ２２の含有率をＶ１、基底層２３２のバインダ２２の含有率をＶ２としたとき、Ｖ１／Ｖ２は、例えば０．９５以下である。接続層２３１のバインダ２２の含有率をＶ１、非ビアホール部２４のバインダ２２の含有率をＶ０としたとき、Ｖ１／Ｖ０は、例えば０．９５以下である。
　非ビアホール部２４における導電性フィラー２１の含有率は、３０ｖｏｌ％以上、８０ｖｏｌ％以下であることが好ましい。また、非ビアホール部２４において、導電性フィラー２１は、０．１μｍ以上、２５．０μｍ以下の粒径（平均粒径）を有することが好ましい。ビアホール部２３の基底層２３２における導電性フィラー２１の含有率は、非ビアホール部２４と同様、３０ｖｏｌ％以上、８０ｖｏｌ％以下であってもよい。基底層２３２における導電性フィラー２１の平均粒径は、非ビアホール部２４と同様、０．１μｍ以上、２５．０μｍ以下であってもよい。
　ビアホール部２３における導電性フィラー２１及びバインダ２２の各含有率（ｖｏｌ％）は、電子部品１００の断面の画像を用いて測定することができる。例えば、ビアホール３１の中心軸を含む断面のエネルギー分散型Ｘ線分光法（ＳＥＭ－ＥＤＸ）の元素マッピング像を取得し、この画像におけるバインダ２２の面積率に基づき、接続層２３１及び基底層２３２の各々についてバインダ２２の含有率を得ることができる。同様に、ビアホール３１の中心軸を含む断面の元素マッピング像における導電性フィラー２１の面積率に基づいて、基底層２３２における導電性フィラー２１の含有率を得ることができる。さらに、ビアホール３１の中心軸を含む断面の元素マッピング像を用いて、基底層２３２における導電性フィラー２１の平均粒径を算出することができる。
　非ビアホール部２４における導電性フィラー２１及びバインダ２２の各含有率（ｖｏｌ％）も、電子部品１００の断面の画像を用いて測定することができる。例えば、ビアホール３１の周縁から十分に離れた位置における断面の元素マッピング像を取得し、この画像におけるバインダ２２の面積率に基づいて、導電性フィラー２１及びバインダ２２の各含有率を得ることができる。また、当該画像を用いて、非ビアホール部２４における導電性フィラー２１の平均粒径を算出することができる。なお、導電性フィラー２１は、必ずしも球状でなくてもよい。
　ビアホール部２３の接続層２３１は、１μｍ以上、１０μｍ以下の表面粗さＲｚを有することが好ましい。より具体的には、接続層２３１のうちビアホール３１側の表面（上面）の表面粗さＲｚが１μｍ以上、１０μｍ以下であることが好ましい。表面粗さＲｚは、ＪＩＳ　Ｂ　０６０１：２０１３に規定される最大高さ粗さである。非ビアホール部２４の表面粗さＲｚは、接続層２３１の表面粗さＲｚよりも小さい。表面粗さＲｚについても、導電性フィラー２１及びバインダ２２の各含有率と同様、ビアホール部２３及び非ビアホール部２４の断面元素マッピング像に基づいて算出することができる。
　［電子部品の製造方法］
　次に、電子部品１００の製造方法の一例について、図３及び図４Ａ～図４Ｈを参照しつつ説明する。図３は、電子部品１００の製造方法のフローチャートである。図４Ａ～図４Ｈは、当該製造方法に含まれる各工程を説明するための模式図である。
　図３に示すように、電子部品１００の製造方法は、基板１０を準備する工程Ｓ１と、基板１０上に第１電極層２０を形成する工程Ｓ２と、第１電極層２０上に絶縁層３０を形成する工程Ｓ３と、絶縁層３０上に第２電極層４０を形成する工程Ｓ４と、絶縁層３０にビアホール３１を形成する工程Ｓ５と、第１電極層２０に多孔層を形成する工程Ｓ６と、ビアホール３１内にビア導体５０を形成する工程Ｓ７とを備える。以下、各工程について具体的に説明する。
　図３及び図４Ａを参照して、工程Ｓ１では、基板１０を準備する。上述したように、基板１０は、導電性を有している。基板１０は、例えば金属箔であってもよい。
　基板１０には、その用途に応じて所定の処理が施されてもよい。例えば、基板１０が電解コンデンサの陽極として使用される予定であり、基板１０が弁作用金属で構成されている場合、基板１０の表面に対して陽極酸化処理（化成処理）が施されてもよい。これにより、基板１０の表面に、酸化皮膜からなる誘電体層を形成することができる。
　図３及び図４Ｂを参照して、工程Ｓ２では、導電性ペーストを基板１０上に塗布して第１電極層２０を形成する。導電性ペーストは、上述した導電性フィラー２１及びバインダ２２を含んでいる。導電性ペーストは、例えば、公称平均粒径が０．１μｍ以上、２５．０μｍ以下の導電性フィラー２１を流動状態のバインダ２２に配合することで作製することができる。導電性ペーストにおける導電性フィラー２１の含有率は、例えば、３０ｖｏｌ％以上、８０ｖｏｌ％以下である。導電性ペーストは、例えば、スポンジ転写、スクリーン印刷、スプレー塗布、ディスペンサ、又はインクジェット印刷等により、基板１０上の所定の領域に塗布される。導電性ペーストは、例えば、１０μｍ以上、４０μｍ以下の厚みで基板１０上に塗布される。
　導電性ペーストを基板１０上に塗布して乾燥した後、この導電性ペーストを焼成することにより、第１電極層２０が形成される。導電性ペーストは、例えば、バインダ２２を熱硬化させることができ、且つ導電性フィラー２１が溶融しない温度（例えば２００℃程度）で焼成される。
　図３及び図４Ｃを参照して、工程Ｓ３では、第１電極層２０上に絶縁層３０を形成する。絶縁層３０を形成する方法は、特に限定されるものではない。例えば、フィルム状の樹脂である絶縁層３０を準備し、真空ラミネータを用いて絶縁層３０を第１電極層２０付きの基板１０上に積層する。その後、基板１０、第１電極層２０、及び絶縁層３０の積層体を所定温度で所定時間加熱して絶縁層３０を熱硬化させる。
　図３、図４Ｄ、及び図４Ｅを参照して、工程Ｓ４では、絶縁層３０上に第２電極層４０を形成する。例えば、絶縁層３０に電解めっき処理又は無電解めっき処理を施すことにより、図４Ｄに示すように、第２電極層４０のシード層としての金属膜４１を絶縁層３０の表面に形成してもよい。その後、フォトリソエッチングによって金属膜４１の一部を除去し、図４Ｅに示すように第２電極層４０を形成することができる。このとき、絶縁層３０のうちビアホール３１が形成される予定の部分の金属膜４１も除去される。
　図３及び図４Ｆを参照して、工程Ｓ５では、絶縁層３０にビアホール３１を形成してビアホール３１から第１電極層２０の一部を露出させる。例えば、レーザー加工機を用いて絶縁層３０を加工することにより、絶縁層３０を貫通するビアホール３１を形成することができる。絶縁層３０を加工するレーザーは、例えば、ＣＯ２レーザーである。レーザーは、赤外線領域の波長を有することが好ましい。
　工程Ｓ５に引き続き、工程Ｓ６が実施される。図３及び図４Ｇを参照して、工程Ｓ６では、第１電極層２０のうちビアホール３１から露出した部分を加熱して、導電性フィラー２１を溶融させ互いに結合させるとともに、バインダ２２を燃焼させる。これにより、第１電極層２０のうちビアホール３１から露出した部分に多孔層２５が形成される。
　工程Ｓ６では、第１電極層２０のうちビアホール３１から露出した部分に対し、レーザーを照射して多孔層２５を形成する。多孔層２５は、レーザーによって絶縁層３０にビアホール３１を形成した後、連続してレーザーを第１電極層２０に照射することによって形成される。第１電極層２０にレーザーが照射されると、互いに重なり合っていただけの導電性フィラー２１が溶融して結合し、ネットワーク構造を形成する。また、第１電極層２０のうちレーザーが照射された部分では、バインダ２２が燃焼して消失する。そのため、互いに結合してネットワーク構造となった導電性フィラー２１の間にバインダ２２が存在しない隙間が形成される。多孔層２５は、導電性フィラー２１の間にこのような隙間が生じて多孔状となった層である。多孔層２５は、基板１０まで達しないことが好ましい。
　工程Ｓ６において、第１電極層２０のうちビアホール３１から露出した部分に照射されるレーザーは、赤外線領域の波長を有することが好ましい。レーザーの波長は、２０００ｎｍ以上、２００００ｎｍ以下であることがより好ましい。
　図３及び図４Ｈを参照して、第１電極層２０に多孔層２５を形成した後、工程Ｓ７において、ビアホール３１内にビア導体５０を形成する。例えば、まず、ビアホール３１の側壁、第１電極層２０のうちビアホール３１から露出している部分、及び第２電極層４０の表面に無電解めっき処理を施して、無電解めっき層５１を形成する。次に、電解めっき処理により、無電解めっき層５１上に電解めっき層５２を形成する。
　工程Ｓ７においてビア導体５０を形成したとき、ビア導体５０は、多孔層２５と嵌合する。より具体的には、多孔層２５において導電性フィラー２１の間に形成された多数の隙間にビア導体５０の一部が入り込み、これらの隙間に充填される。これにより、多孔層２５は、ビア導体５０との接続層２３１となる。この接続層２３１により、ビア導体５０が第１電極層２０と強固に接続される。
　［効果］
　図５は、第１電極層２０の非ビアホール部２４の表面の走査電子顕微鏡画像（ＳＥＭ画像）である。図６は、第１電極層２０のビアホール部２３の接続層２３１の表面のＳＥＭ画像である。図５及び図６からもわかるように、接続層２３１では、導電性フィラー２１が互いに重なり合っているだけの非ビアホール部２４と異なり、導電性フィラー２１同士が互いに結合してネットワーク構造を形成している。接続層２３１では、ネットワーク構造となった導電性フィラー２１の隙間にビア導体５０の一部が入り込んでいる。この接続層２３１によって第１電極層２０がビア導体５０と強固に接続され、第１電極層２０とビア導体５０との接続強度を向上させることができる。そのため、第１電極層２０とビア導体５０との剥離が生じにくくなり、剥離に起因する導電性の低下を防止することができる。よって、電子部品１００の信頼性を確保することができる。
　また、第１電極層２０の接続層２３１において導電性フィラー２１の隙間にビア導体５０が入り込むことにより、第１電極層２０とビア導体５０との接触面積を増大させることもできる。よって、第１電極層２０とビア導体５０との間の配線抵抗を低減することができる。
　本実施形態において、第１電極層２０の接続層２３１と基板１０との間には、基底層２３２が配置されている。例えばレーザーにより、最終的に接続層２３１となる多孔層２５を第１電極層２０に形成する際、基板１０上に基底層２３２が残るように第１電極層２０が加工される。そのため、例えばレーザー加工による損傷から、基板１０を保護することができる。
　本実施形態において、第１電極層２０に含まれる導電性フィラー２１は、例えば１１００℃以下の融点を有するフィラーである。導電性フィラー２１は、銅フィラーであることが好ましい。これにより、第１電極層２０を、導電材料として、例えば銅等、１１００℃以下の融点を有する金属を使用することを想定した従来の製造工程に適したものとすることができる。よって、従来の製造工程を大きく変更することなく、電子部品１００を製造することができる。また、銅フィラーの電気抵抗は比較的小さいため、第１電極層２０について良好な導電性を確保することもできる。
　本実施形態において、第１電極層２０における導電性フィラー２１の含有率は、３０ｖｏｌ％以上、８０ｖｏｌ％以下であることが好ましい。この場合、第１電極層２０において導電性フィラー２１がリッチに配合されることになる。よって、第１電極層２０について良好な導電性を確保することができる。
　本実施形態において、第１電極層２０の厚みは、１０μｍ以上、４０μｍ以下であることが好ましい。これにより、第１電極層２０の電気抵抗を十分に小さくすることができる。また、第１電極層２０の厚みが過大でないため、電子部品１００の製造工程において、第１電極層２０を基板１０上に形成しやすい。
　本実施形態において、第１電極層２０の接続層２３１の表面粗さＲｚは、１μｍ以上、１０μｍ以下であることが好ましい。これにより、接続層２３１とビア導体５０との接触面積を適切に確保することができ、第１電極層２０とビア導体５０との接続強度をより向上させることができる。また、第１電極層２０とビア導体５０との間の配線抵抗をより低減することができる。
　本実施形態において、絶縁層３０の厚みは、２０μｍ以上、５０μｍ以下であることが好ましい。これにより、絶縁層３０の絶縁性を確保する一方で、絶縁層３０を貫通するビアホール３１の電気抵抗が高くなるのを防止することができる。
　本実施形態において、絶縁層３０は、エポキシ系樹脂で構成されることが好ましい。絶縁層３０は、例えば、フェノール硬化型エポキシ樹脂、シアネートエステル／エポキシ混合樹脂、フェノールエステル硬化型エポキシ樹脂等で構成されていてもよい。これらの樹脂は、例えばレーザーによる加工が容易であり、比較的高い絶縁性を有する。
　本実施形態において、ビアホール３１が円形状の横断面を有する場合、ビアホール３１の第１電極層２０側の径は、４０μｍ以上、１２０μｍ以下であることが好ましい。これにより、第１電極層２０の接続層２３１に対し、ビアホール３１内のビア導体５０をより確実に接続することができる。
　本実施形態において、絶縁層３０は、例えば樹脂で構成される。この場合、絶縁層３０のビアホール３１内に設けられるビア導体５０は、無電解めっき層５１と、電解めっき層５２とを含むことが好ましい。ビアホール３１の側壁上にシード層としての無電解めっき層５１を設けることにより、無電解めっき層５１を介してビアホール３１の側壁に電解めっき層５２を接続することができる。
　本実施形態において、第１電極層２０に多孔層２５を形成する際、第１電極層２０のうちビアホール３１から露出した部分には、例えばレーザーが照射される。レーザー加工では加工表面を良好に温度制御することができるため、レーザーを用いることで多孔層２５を容易に形成することができる。
　本実施形態において、第１電極層２０は、導電性フィラー２１と、バインダ２２とを含む導電性ペーストを用いて形成される。例えば樹脂であるバインダ２２は、赤外線の吸収率が高く、赤外線領域の波長を有するレーザーによって加工されやすい。これに対して、例えば金属である導電性フィラー２１は、赤外線の吸収率が低く、赤外線領域の波長を有するレーザーによって加工されにくい。そのため、第１電極層２０のうちビアホール３１から露出する部分をレーザーで加工する場合、このレーザーの波長は、赤外線領域の波長であることが好ましい。これにより、第１電極層２０のうちビアホール３１から露出する部分において、バインダ２２をより確実に燃焼及び消失させることができ、また、導電性フィラー２１の適度な溶融及び結合を実現して容易にネットワーク構造を形成することができる。よって、第１電極層２０のうちビアホールから露出した部分において、ビア導体５０との嵌合に適した多孔層２５を容易に形成することができる。
　本実施形態に係る電子部品１００では、例えば、基板１０をコンデンサの陽極とし、第１電極層２０をコンデンサの陰極とすることができる。例えば、基板１０を共通陽極とし、基板１０の両面に陰極としての第１電極層２０が設けられていてもよい。この場合、基板１０の片面に陰極を形成したときと比較して、コンデンサの容量密度を２倍に増大させることができる。基板１０及び１つ以上の第１電極層２０を含むコンデンサは、電子部品１００においてアレイ状に配置されていてもよい。
　ただし、基板１０及び第１電極層２０は、必ずしもコンデンサの電極でなくてもよい。本実施形態に係る電子部品１００は、ビアホール３１によって層間接続を確保する配線構造を含む部品であれば、どのようなものにも適用可能である。基板１０、第１電極層２０、絶縁層３０、第２電極層４０、及びビア導体５０を含む配線構造は、例えば多層基板、より具体的には有機ビルドアップ基板に設けることができる。当該配線構造は、有機ビルドアップ基板に複数設けられていてもよい。
　以上、本開示に係る実施形態について説明したが、本開示は上記実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて種々の変更が可能である。
　例えば、上記実施形態に係る電子部品１００では、第１電極層２０、絶縁層３０、及び第２電極層４０が基板１０上にこの順で積層されている。しかしながら、電子部品１００は、第１電極層２０、絶縁層３０、及び第２電極層４０以外の層を含むこともできる。電子部品１００は、図７に示すように、基板１０と第１電極層２０との間に設けられた導電層６０を含んでいてもよい。導電層６０は、例えば、カーボンフィラーを含むカーボン層であってもよい。カーボン層は、例えば、スポンジ転写、スクリーン印刷、スプレー塗布、ディスペンサ、又はインクジェット印刷等により、カーボンフィラーを含むバインダを基板１０上の所定の領域に塗布することで形成することができる。
　１００：電子部品
　１０：基板
　２０：第１電極層
　２１：導電性フィラー
　２２：バインダ
　２３：ビアホール部
　２３１：接続層
　２３２：基底層
　２４：非ビアホール部
　２５：多孔層
　３０：絶縁層
　３１：ビアホール
　４０：第２電極層
　４１：金属膜
　５０：ビア導体
　５１：無電解めっき層
　５２：電解めっき層
　６０：導電層

Claims (17)

  1. 　基板と、
    　前記基板上に設けられ、導電性フィラーと、前記導電性フィラーを含むバインダとを有する第１電極層と、
    　前記第１電極層上に設けられた絶縁層であって、前記基板、前記第１電極層、及び前記絶縁層の積層方向に前記絶縁層を貫通するビアホールが形成された前記絶縁層と、
    　前記絶縁層上に設けられた第２電極層と、
    　前記ビアホール内に設けられ、前記第１電極層と前記第２電極層とを電気的に接続するビア導体と、
    を備え、
    　前記第１電極層のうち上面視で前記ビアホールと重なる部分は、
    　前記ビア導体と接続される接続層であって、前記第１電極層のうち前記ビアホールの外側に位置する部分と比較して前記バインダの含有率が小さい前記接続層、
    を含む、電子部品。
  2. 　請求項１に記載の電子部品であって、
    　前記接続層では、前記導電性フィラーが互いに結合し、結合した前記導電性フィラーの隙間に前記ビア導体の一部が入り込んでいる、電子部品。
  3. 　基板と、
    　前記基板上に設けられ、導電性フィラーと、前記導電性フィラーを含むバインダとを有する第１電極層と、
    　前記第１電極層上に設けられた絶縁層であって、前記基板、前記第１電極層、及び前記絶縁層の積層方向に前記絶縁層を貫通するビアホールが形成された前記絶縁層と、
    　前記絶縁層上に設けられた第２電極層と、
    　前記ビアホール内に設けられ、前記第１電極層と前記第２電極層とを電気的に接続するビア導体と、
    を備え、
    　前記第１電極層のうち上面視で前記ビアホールと重なる部分は、
    　前記導電性フィラーが互いに結合し、結合した前記導電性フィラーの隙間に前記ビア導体の一部が入り込むことで前記ビア導体と接続された接続層、
    を含む、電子部品。
  4. 　請求項１から３のいずれか１項に記載の電子部品であって、
    　前記第１電極層のうち上面視で前記ビアホールと重なる部分は、さらに、
    　前記接続層と前記基板との間に配置された基底層、を含み、
    　前記基底層の前記バインダの含有率は、前記接続層の前記バインダの含有率よりも大きい、電子部品。
  5. 　請求項１から４のいずれか１項に記載の電子部品であって、
    　前記導電性フィラーは、１１００℃以下の融点を有する、電子部品。
  6. 　請求項１から５のいずれか１項に記載の電子部品であって、
    　前記第１電極層のうち前記ビアホールの外側に位置する部分において、前記導電性フィラーの含有率は、３０ｖｏｌ％以上、８０ｖｏｌ％以下である、電子部品。
  7. 　請求項１から６のいずれか１項に記載の電子部品であって、
    　前記第１電極層は、１０μｍ以上、４０μｍ以下の厚みを有する、電子部品。
  8. 　請求項１から７のいずれか１項に記載の電子部品であって、
    　前記接続層は、１μｍ以上、１０μｍ以下の表面粗さＲｚを有する、電子部品。
  9. 　請求項１から８のいずれか１項に記載の電子部品であって、
    　前記絶縁層は、２０μｍ以上、５０μｍ以下の厚みを有する、電子部品。
  10. 　請求項１から９のいずれか１項に記載の電子部品であって、
    　前記絶縁層は、エポキシ系樹脂で構成されている、電子部品。
  11. 　請求項１から１０のいずれか１項に記載の電子部品であって、
    　前記ビアホールは、円形状の横断面を有し、
    　前記ビアホールの前記第１電極層側の径は、４０μｍ以上、１２０μｍ以下である、電子部品。
  12. 　請求項１から１１のいずれか１項に記載の電子部品であって、
    　前記絶縁層は、樹脂で構成されており、
    　前記ビア導体は、前記ビアホールの側壁上に設けられた無電解めっき層と、前記無電解めっき層上に設けられた電解めっき層とを含む、電子部品。
  13. 　請求項１から１２のいずれか１項に記載の電子部品であって、さらに、
    　前記基板と前記第１電極層との間に設けられた導電層、
    を備える、電子部品。
  14. 　請求項１３に記載の電子部品であって、
    　前記導電層は、カーボンフィラーを含むカーボン層である、電子部品。
  15. 　電子部品の製造方法であって、
    　基板を準備する工程と、
    　導電性フィラーと、前記導電性フィラーを分散させたバインダとを含む導電性ペーストを前記基板上に塗布して第１電極層を形成する工程と、
    　前記第１電極層上に絶縁層を形成する工程と、
    　前記絶縁層上に第２電極層を形成する工程と、
    　前記絶縁層にビアホールを形成して前記ビアホールから前記第１電極層の一部を露出させる工程と、
    　前記第１電極層のうち前記ビアホールから露出した部分を加熱し、前記導電性フィラーを溶融させ互いに結合させるとともに前記バインダを燃焼させて、前記導電性フィラーの間に隙間が生じて多孔状となった多孔層を形成する工程と、
    　前記第１電極層に前記多孔層を形成した後、前記ビアホール内にビア導体を形成する工程と、
    を備える、製造方法。
  16. 　請求項１５に記載の製造方法であって、
    　前記第１電極層のうち前記ビアホールから露出した部分に対し、レーザーを照射して前記多孔層を形成する、製造方法。
  17. 　請求項１６に記載の製造方法であって、
    　前記レーザーは、赤外線領域の波長を有する、製造方法。
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* Cited by examiner, † Cited by third party
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JP2010123830A (ja) * 2008-11-21 2010-06-03 Panasonic Corp プリント配線板とその製造方法
JP2013183155A (ja) * 2012-03-05 2013-09-12 Fujifilm Corp パターン形成方法及びパターン形成基板の製造方法
JP2017139294A (ja) * 2016-02-02 2017-08-10 株式会社村田製作所 電子部品

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010123830A (ja) * 2008-11-21 2010-06-03 Panasonic Corp プリント配線板とその製造方法
JP2013183155A (ja) * 2012-03-05 2013-09-12 Fujifilm Corp パターン形成方法及びパターン形成基板の製造方法
JP2017139294A (ja) * 2016-02-02 2017-08-10 株式会社村田製作所 電子部品

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