WO2023151135A1 - 驱动电路及显示面板 - Google Patents

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WO2023151135A1
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李睿雄
陈金佳
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惠州华星光电显示有限公司
Tcl华星光电技术有限公司
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Definitions

  • the light-emitting diode display device in the prior art usually adopts the pulse width regulation dimming technology, and controls the display gray scale of the display element by controlling the driving current and the light-emitting time of the display element.
  • the short light-emitting time can display low gray scale.
  • Longer lighting time can display high gray scale.
  • the drive circuit of the light emitting diode display device can form a normal drive current
  • the minimum value of the conduction time of the path where the drive current is located is the minimum conduction time of the transistor, and the display time required for the realization of the minimum gray scale It is less than the minimum conduction time of the path where the driving current is located, so it may be difficult for the driving circuit to realize low gray scale display.
  • the first transistor is one of an N-type transistor and a P-type transistor
  • the second transistor is the other of an N-type transistor and a P-type transistor.
  • both the first transistor and the second transistor are N-type transistors, and the third transistor is a P-type transistor; or the first transistor and the second transistor are Both transistors are P-type transistors, and the third transistor is an N-type transistor.
  • the light-emitting device is connected in series to the light-emitting circuit;
  • the light-emitting control module is connected to the scan signal and the data signal, and connected in series to the light-emitting circuit, and the light-emitting control module is used to transmit the data signal under the control of the scan signal to the light-emitting device;
  • the gray-scale control module is connected in series with the light-emitting circuit, and the gray-scale control module is used to control the light-emitting circuit to be turned on or off;
  • the gray-scale control module includes a first transistor and a second Two transistors, the source and drain of the first transistor and the source and drain of the second transistor are connected in series to the light-emitting circuit; the time when the first transistor and the second transistor are turned on Partially overlapping so that the light-emitting duration of the light-emitting device is less than the minimum turn-on time of the first transistor or the second transistor;
  • the conduction time of the third transistor is equal to the conduction time of the first transistor or the second transistor.
  • FIG. 9 is a timing diagram of the driving circuit provided by the fourth embodiment of the present application.
  • FIG. 1 is a circuit diagram of a driving circuit provided in a first embodiment of the present application.
  • the driving circuit 10 provided by the embodiment of the present application includes a light emitting device D, a light emitting control module 101 and a grayscale control module 102.
  • the light emitting device D is connected in series to the light emitting circuit;
  • the data signal DATA is connected in series to the light-emitting circuit.
  • the light-emitting control module 101 is used to transmit the data signal DATA to the light-emitting device D under the control of the scanning signal SCAN; the gray-scale control module 102 is connected in series to the light-emitting circuit.
  • the turn-on time of the P-type transistor is greater than the turn-off time, and the driving circuit controls the light-emitting duration of the light-emitting device D according to the turn-on time of the N-type transistor. Since the turn-on condition of the P-type transistor is a gate input low level, and the turn-on condition of the N-type transistor is a gate input high level, such setting can reduce the energy consumption required by the control terminal.
  • the conduction time of the third transistor T3 is equal to the conduction time of the first transistor T1 or the second transistor T2.
  • both the first transistor T1 and the second transistor T2 are N-type transistors
  • the third transistor T3 is a P-type transistor; or both the first transistor T1 and the second transistor T2 are P-type transistors, and the third transistor T3 is an N-type transistor .
  • the third transistor T3 is turned on when the first transistor T1 and the second transistor T2 are turned on at the same time or before, and is turned off when the first transistor T1 or the second transistor T2 is turned off or after.
  • a control signal EM1 delays the input of the conduction signal, and the current can only be input to the light-emitting device D when the second control signal EM2 and the first control signal EM1 both input the conduction signal, so the light-emitting time of the light-emitting device D is equal to the second control signal EM2 and the first control signal EM1.
  • delaying the input conduction signal by the second control signal EM2 compared with the first control signal EM1 can further shorten the minimum light-emitting time under the premise of ensuring normal current, thereby ensuring low grayscale display, and further Improve the performance of the drive circuit.
  • the scan signal SCAN is at a high potential
  • the first control signal EM1 is at a low potential
  • the second control signal EM2 is at a high potential.
  • FIG. 12 is a schematic structural diagram of a backlight module provided by an embodiment of the present application.
  • the embodiment of the present application also provides a backlight module 100 , which includes data lines 20 , first control signal lines 30 , second control signal lines 40 , scanning lines 50 and the above-mentioned driving circuit 10 .
  • the data line 20 is used to provide data signals.
  • the first control signal line 30 is used for providing a first control signal.
  • the second control signal line 40 is used for providing a second control signal.
  • the scan lines 50 are used to provide scan signals.
  • the driving circuit 10 is connected to the data line 20 , the first control signal line 30 , the second control signal line 40 and the scanning line 50 .
  • the light emitting device D may be Mini-LED or Micro-LED.
  • the driving circuit 10 reference may be made to the above description of the driving circuit, and details are not repeated here.
  • FIG. 13 is a schematic structural diagram of a display panel provided by an embodiment of the present application.
  • the embodiment of the present application also provides a display panel 200, including a plurality of pixel units 210 arranged in an array, and each pixel unit 210 includes the driving circuit 10 described above, wherein the light emitting device D can be a Mini-LED, Micro-LEDs.
  • the light emitting device D can be a Mini-LED, Micro-LEDs.

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Abstract

一种驱动电路及显示面板，该驱动电路包括发光器件（D）、发光控制模块（101）以及灰阶控制模块（102），其中，灰阶控制模块（102）包括第一晶体管（T1）和第二晶体管（T2），第一晶体管（T1）和第二晶体管（T2）导通的时间部分重叠以实现发光器件（D）的发光时长小于第一晶体管（T1）或第二晶体管（T2）的最小导通时间。可以解决现有的驱动电路无法实现低灰阶显示的问题。

Description

驱动电路及显示面板 技术领域
本申请涉及显示技术领域，具体涉及一种驱动电路及显示面板。
 背景技术
目前调光技术主要有三种：脉冲宽度调节调光、模拟调光以及数字调光。市场上很多发光二极管显示装置都能够支持其中的一种或多种调光技术。脉冲宽度调节调光方式是一种利用简单的数字脉冲反复开关发光二极管显示装置的调光技术，只需要提供宽、窄不同的数字式脉冲，即可简单地实现改变输出电流，从而调节发光二极管的亮度。
现有技术的发光二极管显示装置通常采用脉冲宽度调节调光技术，通过控制驱动电流和显示元件的发光时长来控制显示元件的显示灰阶的，具体的，发光时长较短可显示低灰阶，发光时长较长可显示高灰阶。
然而，由于该发光二极管显示装置的驱动电路为了能够形成正常的驱动电流，驱动电流所在的通路的导通时长的最小值是晶体管的最小导通时间，而最小灰阶的实现所需要的显示时长小于驱动电流所在的通路的导通的最小时长，因此该驱动电路可能难以实现低灰阶的显示。
 技术问题
本申请提供一种驱动电路及显示面板，可以解决现有的驱动电路无法实现低灰阶显示的问题。
 技术解决方案
一方面，本申请实施例提供一种驱动电路，其包括：发光器件、发光控制模块以及灰阶控制模块，所述发光器件串接于发光回路；所述发光控制模块接入扫描信号以及数据信号，并串接于所述发光回路，所述发光控制模块用于在所述扫描信号的控制下输送所述数据信号至所述发光器件；所述灰阶控制模块串接于所述发光回路，所述灰阶控制模块用于控制所述发光回路导通或者截止；所述灰阶控制模块包括第一晶体管和第二晶体管，所述第一晶体管的源极与漏极以及所述第二晶体管的源极与漏极均串接于所述发光回路；其中，所述第一晶体管和所述第二晶体管导通的时间部分重叠以实现所述发光器件的发光时长小于所述第一晶体管或所述第二晶体管的最小导通时间。
可选地，在本申请的一些实施例中，所述第一晶体管为N型晶体管和P型晶体管中的一者，所述第二晶体管为N型晶体管和P型晶体管中的另一者。
可选地，在本申请的一些实施例中，在一预设周期内，所述P型晶体管的导通时间大于关闭时间，所述驱动电路根据所述N型晶体管的导通时间控制所述发光器件的发光时长。
可选地，在本申请的一些实施例中，所述第一晶体管的栅极接入第一控制信号，所述第二晶体管的栅极接入第二控制信号，所述第一控制信号与所述第二控制信号具有相位差。
可选地，在本申请的一些实施例中，所述第一控制信号的占空比与所述第二控制信号的占空比相等。
可选地，在本申请的一些实施例中，所述第一晶体管先于所述第二晶体管导通，所述第一晶体管先于所述第二晶体管关闭；或所述第二晶体管先于所述第一晶体管导通，所述第二晶体管先于所述第一晶体管关闭。
可选地，在本申请的一些实施例中，所述驱动电路还包括第三晶体管，所述第三晶体管的栅极与第三控制端电连接，所述第三晶体管的源极和漏极设置于第一电源端与其他模块之间。
可选地，在本申请的一些实施例中，所述第一晶体管以及所述第二晶体管均为N型晶体管，所述第三晶体管为P型晶体管；或所述第一晶体管以及所述第二晶体管均为P型晶体管，所述第三晶体管为N型晶体管。
可选地，在本申请的一些实施例中，所述第三晶体管在所述第一晶体管和所述第二晶体管同时导通之时或之前导通，在所述第一晶体管或所述第二晶体管关闭之时或之后关闭。
可选地，在本申请的一些实施例中，所述第三晶体管的导通时间等于所述第一晶体管或者所述第二晶体管的导通时间。
可选地，在本申请的一些实施例中，所述发光控制模块包括第四晶体管以及第五晶体管和存储电容；其中，所述第一晶体管的栅极与第一控制端电连接，所述第一晶体管的源极和漏极串接于所述发光回路；所述第二晶体管的栅极与第二控制端电连接，所述第二晶体管的源极和漏极串接于所述发光回路；所述第四晶体管的栅极与第四节点电连接，所述第四晶体管的源极和漏极串接于所述发光回路；所述第五晶体管的栅极与扫描端电连接，所述第五晶体管的源极和漏极中的一者与数据端电连接，所述第五晶体管的源极和漏极中的另一者与所述第四节点电连接；所述存储电容的一端与第四节点电连接，所述存储电容的另一端与第一电压端电连接。
另一方面，本申请提供一种显示面板，包括多个呈阵列排布的像素单元，所述像素单元包括驱动电路，所述驱动电路包括发光器件、发光控制模块以及灰阶控制模块，所述发光器件串接于发光回路；所述发光控制模块接入扫描信号以及数据信号，并串接于所述发光回路，所述发光控制模块用于在所述扫描信号的控制下输送所述数据信号至所述发光器件；所述灰阶控制模块串接于所述发光回路，所述灰阶控制模块用于控制所述发光回路导通或者截止；所述灰阶控制模块包括第一晶体管和第二晶体管，所述第一晶体管的源极与漏极以及所述第二晶体管的源极与漏极均串接于所述发光回路；所述第一晶体管和所述第二晶体管导通的时间部分重叠以实现所述发光器件的发光时长小于所述第一晶体管或所述第二晶体管的最小导通时间；其中，
所述第一晶体管为N型晶体管和P型晶体管中的一者，所述第二晶体管为N型晶体管和P型晶体管中的另一者；在一预设周期内，所述P型晶体管的导通时间大于关闭时间，所述驱动电路根据所述N型晶体管的导通时间控制所述发光器件的发光时长。
可选地，在本申请的一些实施例中，所述第一晶体管的栅极接入第一控制信号，所述第二晶体管的栅极接入第二控制信号，所述第一控制信号与所述第二控制信号具有相位差。
可选地，在本申请的一些实施例中，所述第一控制信号的占空比与所述第二控制信号的占空比相等。
可选地，在本申请的一些实施例中，所述第一晶体管先于所述第二晶体管导通，所述第一晶体管先于所述第二晶体管关闭；或所述第二晶体管先于所述第一晶体管导通，所述第二晶体管先于所述第一晶体管关闭。
可选地，在本申请的一些实施例中，所述驱动电路还包括第三晶体管，所述第三晶体管的栅极与第三控制端电连接，所述第三晶体管的源极和漏极设置于第一电源端与其他模块之间。
可选地，在本申请的一些实施例中，所述第一晶体管以及所述第二晶体管均为N型晶体管，所述第三晶体管为P型晶体管；或所述第一晶体管以及所述第二晶体管均为P型晶体管，所述第三晶体管为N型晶体管。
可选地，在本申请的一些实施例中，所述第三晶体管在所述第一晶体管和所述第二晶体管同时导通之时或之前导通，在所述第一晶体管或所述第二晶体管关闭之时或之后关闭。
可选地，在本申请的一些实施例中，所述第三晶体管的导通时间等于所述第一晶体管或者所述第二晶体管的导通时间。
可选地，在本申请的一些实施例中，所述发光控制模块包括第四晶体管以及第五晶体管和存储电容；其中，所述第一晶体管的栅极与第一控制端电连接，所述第一晶体管的源极和漏极串接于所述发光回路；所述第二晶体管的栅极与第二控制端电连接，所述第二晶体管的源极和漏极串接于所述发光回路；所述第四晶体管的栅极与第四节点电连接，所述第四晶体管的源极和漏极串接于所述发光回路；所述第五晶体管的栅极与扫描端电连接，所述第五晶体管的源极和漏极中的一者与数据端电连接，所述第五晶体管的源极和漏极中的另一者与所述第四节点电连接；所述存储电容的一端与第四节点电连接，所述存储电容的另一端与第一电压端电连接。
 有益效果
本申请提供一种驱动电路及显示面板，该驱动电路包括发光器件、发光控制模块以及灰阶控制模块，所述发光器件串接于发光回路；所述发光控制模块接入扫描信号以及数据信号，并串接于所述发光回路，所述发光控制模块用于在所述扫描信号的控制下输送所述数据信号至所述发光器件；所述灰阶控制模块串接于所述发光回路，所述灰阶控制模块用于控制所述发光回路导通或者截止；所述灰阶控制模块包括第一晶体管和第二晶体管，所述第一晶体管的源极与漏极以及所述第二晶体管的源极与漏极均串接于所述发光回路；其中，所述第一晶体管和所述第二晶体管导通的时间部分重叠以实现所述发光器件的发光时长小于所述第一晶体管或所述第二晶体管的最小导通时间。本申请提供的驱动电路，通过控制第一控制信号和第二控制信号之间的相位差，使第一晶体管和第二晶体管导通的时间部分重叠以实现发光器件的发光时长小于所述第一晶体管或所述第二晶体管的最小导通时间，可以解决现有的驱动电路无法实现低灰阶显示的问题。
 附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请第一实施例提供的驱动电路的电路图；
图2是本申请第一实施例提供的驱动电路的一种时序图；
图3是本申请第一实施例提供的驱动电路的另一种时序图；
图4是本申请第二实施例提供的驱动电路的电路图；
图5是本申请第二实施例提供的驱动电路的时序图；
图6是本申请第三实施例提供的驱动电路的电路图；
图7是本申请第三实施例提供的驱动电路的时序图；
图8是本申请第四实施例提供的驱动电路的电路图；
图9是本申请第四实施例提供的驱动电路的时序图；
图10是本申请第五实施例提供的驱动电路的电路图；
图11是本申请第五实施例提供的驱动电路的时序图；
图12为本申请实施例提供的背光模组的结构示意图；
图13为本申请实施例提供的显示面板的结构示意图。
 本发明的实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请实施例提供一种彩膜基板及显示面板，可以解决现有的显示面板出光效率低的问题。以下分别进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。另外，在本申请的描述中，术语“包括”是指“包括但不限于”。术语“第一”、“第二”、“第三”等仅仅作为标示使用，其用于区别不同对象，而不是用于描述特定顺序。
本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为源极、输出端为漏极。此外本申请实施例所采用的晶体管为N型晶体管或P型晶体管，其中，N型晶体管为在栅极为高电位时导通，在栅极为低电位时截止；P型晶体管为在栅极为低电位时导通，在栅极为高电位时截止。在本申请实施例中，发光器件D可以是Mini-LED、Micro-LED。
请参阅图1，图1是本申请第一实施例提供的驱动电路的电路图。如图1所示，本申请实施例提供的驱动电路10包括发光器件D、发光控制模块101以及灰阶控制模块102，发光器件D串接于发光回路；发光控制模块101接入扫描信号SCAN以及数据信号DATA，并串接于发光回路，发光控制模块101用于在扫描信号SCAN的控制下输送数据信号DATA至发光器件D；灰阶控制模块102串接于发光回路，灰阶控制模块102用于控制发光回路导通或者截止；灰阶控制模块102包括第一晶体管T1和第二晶体管T2，第一晶体管T1的源极与漏极以及第二晶体管T2的源极与漏极均串接于发光回路；其中，第一晶体管T1和第二晶体管T2导通的时间部分重叠以实现发光器件D的发光时长小于第一晶体管T1或第二晶体管T2的最小导通时间。需要说明的是，发光器件D可以为迷你发光二极管、微型发光二极管或有机发光二极管；发光器件D串接于第一电源端VDD与第二电源端VSS构成的发光回路。可以理解的是，为了实现更低灰阶的显示，通过将第一晶体管T1和第二晶体管T2的导通时间重叠，可以以小于单个晶体管的最小导通时间的导通时间来实现更低灰阶的显示。可根据需求，调整第一晶体管T1和第二晶体管T2导通时间的重叠程度，实现发光回路不同的导通时间。
在本申请实施例中，第一晶体管T1为N型晶体管和P型晶体管中的一者，第二晶体管T2为N型晶体管和P型晶体管中的另一者。
在本申请实施例中，在一预设周期内，P型晶体管的导通时间大于关闭时间，驱动电路根据N型晶体管的导通时间控制发光器件D的发光时长。由于P型晶体管的导通条件为栅极输入低电平，N型晶体管的导通条件为栅极输入高电平，如此设置可降低控制端所需的能耗。
在本申请实施例中，第一晶体管T1的栅极接入第一控制信号EM1，第二晶体管T2的栅极接入第二控制信号EM2，第一控制信号EM1与第二控制信号EM2具有相位差。
在本申请实施例中，驱动电路还包括第三晶体管T3，第三晶体管T3的栅极与第一控制端EM1电连接，第三晶体管T3的源极和漏极设置于第一电源端VDD与其他模块之间。具体地，如图1所示，第三晶体管T3的源极和漏极中的一者与第一电源端VDD电连接，第三晶体管T3的源极和漏极中的另一者与第一节点G1电连接。
在本申请实施例中，发光控制模块101包括第四晶体管T4以及第五晶体管T5和存储电容C；第四晶体管T4的源极和漏极串接于发光回路；第五晶体管T5的栅极与扫描端SCAN电连接，第五晶体管T5的源极和漏极中的一者与数据端DATA电连接，第五晶体管T5的源极和漏极中的另一者与第四节点G4电连接。具体地，如图1所示，第四晶体管T4的栅极与第四节点G4电连接，第四晶体管T4的源极和漏极中的一者与第一节点G1电连接，第四晶体管T4的源极和漏极中的另一者与第二节点G2电连接；第五晶体管T5的栅极与扫描端SCAN电连接，第五晶体管T5的源极和漏极中的一者与数据端DATA电连接，第五晶体管T5的源极和漏极中的另一者与第四节点G4电连接；存储电容C的一端与第四节点G4电连接，存储电容C的另一端与第一电压端Vcom电连接；发光器件D的阴极与第二电源端VSS电连接。其中，发光控制模块101也可以设置于第二晶体管T2与第二电源端VSS之间（图中未示出）。
在本申请实施例中，第一晶体管T1的栅极与第一控制端EM1电连接，第一晶体管T1的源极和漏极串接于发光回路；第二晶体管T2的栅极与第二控制端EM2电连接，第二晶体管T2的源极和漏极串接于发光回路。具体地，如图1所示，第一晶体管T1的栅极与第一控制端EM1电连接，第一晶体管T1的源极和漏极中的一者与第三节点G3电连接，第一晶体管T1的源极和漏极中的另一者与第二节点G2电连接；第二晶体管T2的栅极与第二控制端EM2电连接，第二晶体管T2的源极和漏极中的一者与第三节点G3电连接，第二晶体管T2的源极和漏极中的另一者与发光器件D的阳极电连接。
在本申请实施例中，第三晶体管T3的导通时间等于第一晶体管T1或者第二晶体管T2的导通时间。其中，第一晶体管T1以及第二晶体管T2均为N型晶体管，第三晶体管T3为P型晶体管；或第一晶体管T1以及第二晶体管T2均为P型晶体管，第三晶体管T3为N型晶体管。第三晶体管T3在第一晶体管T1和第二晶体管T2同时导通之时或之前导通，在第一晶体管T1或第二晶体管T2关闭之时或之后关闭。
需要说明的是，第一晶体管T1、第二晶体管T2、第三晶体管T3以及第四晶体管T4可以为低温多晶硅薄膜晶体管、氧化物半导体薄膜晶体管或非晶硅薄膜晶体管、场效应晶体管中的一种或者多种。进一步的，本申请实施例提供的驱动电路10中第一晶体管T1与第二晶体管T2为不同类型的晶体管，第三晶体管T3与第一晶体管T1为相同类型的晶体管。如图1所示，第一晶体管T1与第三晶体管T3为N型晶体管，第二晶体管T2为P型晶体管。
需要说明的是，第一电源端VDD和第二电源端VSS均用于输出一预设电压值。此外，在本申请实施例中，第一电源端VDD的电位大于第二电源端VSS的电位。具体的，第二电源端VSS的电位可以为接地端的电位。当然，可以理解地，第二电源端VSS的电位还可以为其它。
本申请实施例提供的驱动电路10，通过控制第一控制信号EM1和第二控制信号EM2之间的相位差，使第一晶体管T1与第二晶体管T2导通的时间部分重叠以实现发光器件D的发光时长小于第一晶体管T1或第二晶体管T2的最小导通时间，可以解决现有的驱动电路无法实现低灰阶显示的问题。
请参阅图2，图2是本申请第一实施例提供的驱动电路的一种时序图；如图2所示，第一控制信号EM1、第二控制信号EM2，数据信号DATA、扫描信号SCAN、相组合先后对应于数据写入阶段t1及发光阶段t2；也即，在一帧时间内，本申请实施例提供的驱动电路10的驱动控制时序包括数据写入阶段t1及发光阶段t2。其中，如图1和图2所示，第一晶体管T1为N型晶体管，第二晶体管T2为P型晶体管，且第一晶体管T1先于第二晶体管T2导通，第一晶体管T1先于第二晶体管T2关闭。
在本申请实施例中，第一控制信号EM1的占空比与第二控制信号EM2的占空比相等。第一晶体管T1和第二晶体管T2同时导通的时间小于6.7微秒。
需要说明的是，发光器件D在发光阶段t2发光。
具体的，在数据写入阶段t1，扫描信号SCAN为高电位，第一控制信号EM1为低电位，第二控制信号EM2为低电位。
具体的，在发光阶段t2，扫描信号SCAN为低电位，第一控制信号EM1为高电位，第二控制信号EM2为高电位。其中，第一控制信号EM1的导通时间早于第二控制信号EM2的导通时间，且第一控制信号EM1和第二控制信号EM2的导通时间相等，相当于第二控制信号EM2比第一控制信号EM1延迟输入导通信号，当第二控制信号EM2和第一控制信号EM1均输入导通信号时电流才能输入至发光器件D，因此发光器件D的发光时间为第二控制信号EM2和第一控制信号EM1同时导通的时间，这样就可以通过控制第二控制信号EM2的导通信号输入的时间来调整发光时间的长短。
具体的，当第二控制信号EM2的导通信号输入时长一定时，第二控制信号EM2的导通信号的输入延迟越短，发光时间相对越长，第二控制信号EM2的导通信号的输入延迟越长，发光时间相对越短。第二控制信号EM2比第一控制信号EM1延迟输入导通信号，实际的发光时间如EMand所示，发光时间缩短，适用于显示低灰阶。
本实施例的驱动电路中，通过第二控制信号EM2比第一控制信号EM1延迟输入导通信号可以使得在保证电流正常的前提下进一步缩短发光的最小时长，从而保证低灰阶的显示，进而提高驱动电路的性能。
具体的，第一电源端VDD和第二电源端VSS均为直流电压源。
作为本申请的一个具体实施方式，请参阅图3和图1，图3是本申请第一实施例提供的驱动电路的另一种时序图。如图1所示，第一晶体管T1与第二晶体管T2为N型晶体管，T2为P型晶体管。第一控制信号EM1与第二控制信号EM2具有相位差，且第一控制信号EM1的占空比与第二控制信号EM2的占空比不相等，如图3所示，第一控制信号EM1的占空比小于第二控制信号EM2的占空比。
作为本申请的一个具体实施方式，请参阅图4和图5，图4是本申请第二实施例提供的驱动电路的电路图；图5是本申请第二实施例提供的驱动电路的时序图。如图4所示，图4与图1的区别在于第一控制信号EM1与第三控制信号EM3之间具有相位差，其中，第三晶体管T3的栅极接入第三控制信号EM3。
如图5所示，第三晶体管T3的导通时间先于第一晶体管T1，第一晶体管T1的导通时间先于第二晶体管T2的导通时间。优选地，第一控制信号EM1的占空比与第二控制信号EM2的占空比以及第三控制信号EM3的占空比相等。具体地，第一晶体管T1、第二晶体管T2以及第三晶体管T3的导通时间也可以不相等。
在数据写入阶段t1，扫描信号SCAN为高电位，第一控制信号EM1为低电位，第二控制信号EM2为低电位，第三控制信号EM3为低电位。
具体的，在发光阶段t2，扫描信号SCAN为低电位，第一控制信号EM1为高电位，第二控制信号EM2为高电位，第三控制信号EM3为高电位。其中，第三晶体管T3的导通时间先于第一晶体管T1的导通时间，第一晶体管T1的导通时间先于第二晶体管T2的导通时间，发光器件D的发光时间为第三控制信号EM3、第二控制信号EM2和第一控制信号EM1同时导通的时间，由于第一控制信号EM1比第三控制信号EM3延迟导通、第二控制信号EM2比第一控制信号EM1延迟输入导通信号，实际的发光时间如EMand所示，发光时间缩短，适用于显示低灰阶。
本实施例的驱动电路中，通过第二控制信号EM2比第一控制信号EM1延迟输入导通信号可以使得在保证电流正常的前提下进一步缩短发光的最小时长，从而保证低灰阶的显示，进而提高驱动电路的性能。
作为本申请的一个具体实施方式，请参阅图6和图7，图6是本申请第三实施例提供的驱动电路的电路图；图7是本申请第三实施例提供的驱动电路的时序图。如图6所示，图6与图1的区别在于第一晶体管T1与第三晶体管T3为P型晶体管，第二晶体管T2为N型晶体管。其中，第一晶体管T1和第三晶体管T3的栅极均接入第一控制信号EM1。
如图7所示，第一晶体管T1的导通时间先于第二晶体管T2的导通时间。优选地，第一控制信号EM1的占空比与第二控制信号EM2的占空比相等。具体地，第一晶体管T1、第二晶体管T2导通时间也可以不相等。
在数据写入阶段t1，扫描信号SCAN为高电位，第一控制信号EM1为高电位，第二控制信号EM2为低电位。
具体的，在发光阶段t2，扫描信号SCAN为低电位，第一控制信号EM1为低电位，第二控制信号EM2为高电位。其中，第一控制信号EM1的导通时间早于第二控制信号EM2的导通时间，且第一控制信号EM1和第二控制信号EM2的导通时间相等，发光器件D的发光时间为第二控制信号EM2和第一控制信号EM1同时导通的时间，由于第二控制信号EM2比第一控制信号EM1延迟输入导通信号，实际的发光时间如EMand所示，发光时间缩短，适用于显示低灰阶。
本实施例的驱动电路中，通过第二控制信号EM2比第一控制信号EM1延迟输入导通信号可以使得在保证电流正常的前提下进一步缩短发光的最小时长，从而保证低灰阶的显示，进而提高驱动电路的性能。
作为本申请的一个具体实施方式，请参阅图8和图9，图8是本申请第四实施例提供的驱动电路的电路图；图9是本申请第四实施例提供的驱动电路的时序图。如图8所示，图8与图1的区别在于第二晶体管T2与第三晶体管T3为P型晶体管，第一晶体管T1为N型晶体管。其中，第二晶体管T2和第三晶体管T3的栅极均接入第二控制信号EM2。
如图9所示，第三晶体管T3的导通时间先于第一晶体管T1的导通时间。优选地，第二控制信号EM2的占空比与第一控制信号EM1的占空比相等。具体地，第三晶体管T3、第二晶体管T2导通时间也可以不相等。
在数据写入阶段t1，扫描信号SCAN为高电位，第一控制信号EM1为低电位，第二控制信号EM2为高电位。
具体的，在发光阶段t2，扫描信号SCAN为低电位，第一控制信号EM1为高电位，第二控制信号EM2为低电位。其中，第二控制信号EM2的导通时间早于第一控制信号EM1的导通时间，且第一控制信号EM1和第二控制信号EM2的导通时间相等，发光器件D的发光时间为第二控制信号EM2和第一控制信号EM1同时导通的时间，由于第二控制信号EM2比第一控制信号EM1延迟输入导通信号，实际的发光时间如EMand所示，发光时间缩短，适用于显示低灰阶。
本实施例的驱动电路中，通过第二控制信号EM2比第一控制信号EM1延迟输入导通信号可以使得在保证电流正常的前提下进一步缩短发光的最小时长，从而保证低灰阶的显示，进而提高驱动电路的性能。
作为本申请的一个具体实施方式，请参阅图10和图11，图10是本申请第五实施例提供的驱动电路的电路图；图11是本申请第五实施例提供的驱动电路的时序图。如图10所示，图10与图1的区别在于第一晶体管T1以及第二晶体管T2均为N型晶体管，第三晶体管T3为P型晶体管。其中，第一晶体管T1的栅极接入第一控制信号EM1，第二晶体管T2的栅极接入第二控制信号EM2，第三晶体管T3的栅极接入第三控制信号EM3。
如图11所示，第三晶体管T3的导通时间先于第一晶体管T1的导通时间，第一晶体管T1的导通时间先于第二晶体管T2的导通时间。优选地，第三控制信号EM3的占空比、第二控制信号EM2的占空比与第一控制信号EM1的占空比相等。具体地，第三晶体管T3、第二晶体管T2导通时间也可以不相等。
在数据写入阶段t1，扫描信号SCAN为高电位，第一控制信号EM1为低电位，第二控制信号EM2为低电位，第三控制信号EM3为高电位。
具体的，在发光阶段t2，扫描信号SCAN为低电位，第一控制信号EM1为高电位，第二控制信号EM2为高电位，第三控制信号EM3为低电位。其中，第三晶体管T3的导通时间先于第一晶体管T1的导通时间，第一晶体管T1的导通时间先于第二晶体管T2的导通时间，发光器件D的发光时间为第三控制信号EM3、第二控制信号EM2和第一控制信号EM1同时导通的时间，由于第一控制信号EM1比第三控制信号EM3延迟导通、第二控制信号EM2比第一控制信号EM1延迟输入导通信号，实际的发光时间如EMand所示，发光时间缩短，适用于显示低灰阶。
本实施例的驱动电路中，通过第二控制信号EM2比第一控制信号EM1延迟输入导通信号可以使得在保证电流正常的前提下进一步缩短发光的最小时长，从而保证低灰阶的显示，进而提高驱动电路的性能。
请参阅图12，图12为本申请实施例提供的背光模组的结构示意图。本申请实施例还提供一种背光模组100，其包括数据线20、第一控制信号线30、第二控制信号线40、扫描线50以及以上所述的驱动电路10。其中，数据线20用于提供数据信号。第一控制信号线30用于提供第一控制信号。第二控制信号线40用于提供第二控制信号。扫描线50用于提供扫描信号。驱动电路10与数据线20、第一控制信号线30、第二控制信号线40、扫描线50均连接。其中，发光器件D可以是Mini-LED、Micro-LED。驱动电路10具体可参照以上对该驱动电路的描述，在此不做赘述。
请参阅图13，图13为本申请实施例提供的显示面板的结构示意图。本申请实施例还提供一种显示面板200，包括多个呈阵列排布的像素单元210，每一像素单元210均包括以上所述的驱动电路10，其中，发光器件D可以是Mini-LED、Micro-LED。具体可参照以上对该驱动电路10的描述，在此不做赘述。
该显示面板可以为：电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上对本申请实施例所提供的一种驱动电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本申请的限制。

Claims (20)

  1. 一种驱动电路，其包括：
    发光器件，所述发光器件串接于发光回路；以及
    发光控制模块，所述发光控制模块接入扫描信号以及数据信号，并串接于所述发光回路，所述发光控制模块用于在所述扫描信号的控制下输送所述数据信号至所述发光器件；
    灰阶控制模块，所述灰阶控制模块串接于所述发光回路，所述灰阶控制模块用于控制所述发光回路导通或者截止；所述灰阶控制模块包括第一晶体管和第二晶体管，所述第一晶体管的源极与漏极以及所述第二晶体管的源极与漏极均串接于所述发光回路；其中，所述第一晶体管和所述第二晶体管导通的时间部分重叠以实现所述发光器件的发光时长小于所述第一晶体管或所述第二晶体管的最小导通时间。
  2. 根据权利要求1所述的发光器件驱动电路，其中，所述第一晶体管为N型晶体管和P型晶体管中的一者，所述第二晶体管为N型晶体管和P型晶体管中的另一者。
  3. 根据权利要求2所述的驱动电路，其中，在一预设周期内，所述P型晶体管的导通时间大于关闭时间，所述驱动电路根据所述N型晶体管的导通时间控制所述发光器件的发光时长。
  4. 根据权利要求2所述的驱动电路，其中，所述第一晶体管的栅极接入第一控制信号，所述第二晶体管的栅极接入第二控制信号，所述第一控制信号与所述第二控制信号具有相位差。
  5. 根据权利要求4所述的驱动电路，其中，所述第一控制信号的占空比与所述第二控制信号的占空比相等。
  6. 根据权利要求4所述的驱动电路，其中，所述第一晶体管先于所述第二晶体管导通，所述第一晶体管先于所述第二晶体管关闭；
    或所述第二晶体管先于所述第一晶体管导通，所述第二晶体管先于所述第一晶体管关闭。
  7. 根据权利要求1所述的驱动电路，其中，所述驱动电路还包括第三晶体管，所述第三晶体管的栅极与第三控制端电连接，所述第三晶体管的源极和漏极设置于第一电源端与其他模块之间。
  8. 根据权利要求7所述的驱动电路，其中，所述第一晶体管以及所述第二晶体管均为N型晶体管，所述第三晶体管为P型晶体管；
    或所述第一晶体管以及所述第二晶体管均为P型晶体管，所述第三晶体管为N型晶体管。
  9. 根据权利要求8所述的驱动电路，其中，所述第三晶体管在所述第一晶体管和所述第二晶体管同时导通之时或之前导通，在所述第一晶体管或所述第二晶体管关闭之时或之后关闭。
  10. 根据权利要求9所述的驱动电路，其中，所述第三晶体管的导通时间等于所述第一晶体管或者所述第二晶体管的导通时间。
  11. 根据权利要求1所述的驱动电路，其中，所述发光控制模块包括第四晶体管以及第五晶体管和存储电容；
    所述第一晶体管的栅极与第一控制端电连接，所述第一晶体管的源极和漏极串接于所述发光回路；
    所述第二晶体管的栅极与第二控制端电连接，所述第二晶体管的源极和漏极串接于所述发光回路；
    所述第四晶体管的栅极与第四节点电连接，所述第四晶体管的源极和漏极串接于所述发光回路；
    所述第五晶体管的栅极与扫描端电连接，所述第五晶体管的源极和漏极中的一者与数据端电连接，所述第五晶体管的源极和漏极中的另一者与所述第四节点电连接；
    所述存储电容的一端与第四节点电连接，所述存储电容的另一端与第一电压端电连接。
  12. 一种显示面板，其包括多个呈阵列排布的像素单元，所述像素单元包括驱动电路，所述驱动电路包括发光器件，所述发光器件串接于发光回路；
    发光控制模块，所述发光控制模块接入扫描信号以及数据信号，并串接于所述发光回路，所述发光控制模块用于在所述扫描信号的控制下输送所述数据信号至所述发光器件；
    灰阶控制模块，所述灰阶控制模块串接于所述发光回路，所述灰阶控制模块用于控制所述发光回路导通或者截止；所述灰阶控制模块包括第一晶体管和第二晶体管，所述第一晶体管的源极与漏极以及所述第二晶体管的源极与漏极均串接于所述发光回路；其中，所述第一晶体管和所述第二晶体管导通的时间部分重叠以实现所述发光器件的发光时长小于所述第一晶体管或所述第二晶体管的最小导通时间；其中，
    所述第一晶体管为N型晶体管和P型晶体管中的一者，所述第二晶体管为N型晶体管和P型晶体管中的另一者；在一预设周期内，所述P型晶体管的导通时间大于关闭时间，所述驱动电路根据所述N型晶体管的导通时间控制所述发光器件的发光时长。
  13. 根据权利要求12所述的显示面板，其中，所述第一晶体管的栅极接入第一控制信号，所述第二晶体管的栅极接入第二控制信号，所述第一控制信号与所述第二控制信号具有相位差。
  14. 根据权利要求13所述的显示面板，其中，所述第一控制信号的占空比与所述第二控制信号的占空比相等。
  15. 根据权利要求13所述的显示面板，其中，所述第一晶体管先于所述第二晶体管导通，所述第一晶体管先于所述第二晶体管关闭；
    或所述第二晶体管先于所述第一晶体管导通，所述第二晶体管先于所述第一晶体管关闭。
  16. 根据权利要求12所述的显示面板，其中，所述驱动电路还包括第三晶体管，所述第三晶体管的栅极与第三控制端电连接，所述第三晶体管的源极和漏极设置于第一电源端与其他模块之间。
  17. 根据权利要求16所述的显示面板，其中，所述第一晶体管以及所述第二晶体管均为N型晶体管，所述第三晶体管为P型晶体管；
    或所述第一晶体管以及所述第二晶体管均为P型晶体管，所述第三晶体管为N型晶体管。
  18. 根据权利要求17所述的显示面板，其中，所述第三晶体管在所述第一晶体管和所述第二晶体管同时导通之时或之前导通，在所述第一晶体管或所述第二晶体管关闭之时或之后关闭。
  19. 根据权利要求18所述的显示面板，其中，所述第三晶体管的导通时间等于所述第一晶体管或者所述第二晶体管的导通时间。
  20. 根据权利要求12所述的显示面板，其中，所述发光控制模块包括第四晶体管以及第五晶体管和存储电容；
    所述第一晶体管的栅极与第一控制端电连接，所述第一晶体管的源极和漏极串接于所述发光回路；
    所述第二晶体管的栅极与第二控制端电连接，所述第二晶体管的源极和漏极串接于所述发光回路；
    所述第四晶体管的栅极与第四节点电连接，所述第四晶体管的源极和漏极串接于所述发光回路；
    所述第五晶体管的栅极与扫描端电连接，所述第五晶体管的源极和漏极中的一者与数据端电连接，所述第五晶体管的源极和漏极中的另一者与所述第四节点电连接；
    所述存储电容的一端与第四节点电连接，所述存储电容的另一端与第一电压端电连接。
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