WO2023145441A1 - 光検出装置 - Google Patents

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semiconductor substrate
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dielectric multilayer
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由宇 椎原
英男 城戸
貴志 町田
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Sony Semiconductor Solutions Corp
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Definitions

  • the present disclosure relates to a photodetector, and more particularly to a photodetector that achieves both a shielding effect and heat resistance to a second-story pixel substrate and that can suppress parasitic photosensitivity in the second-story pixel substrate.
  • Patent Document 1 reports a structure that suppresses the propagation of electromagnetic waves and heat between elements formed on the upper and lower substrates in a CMOS image sensor in which multiple substrates are stacked, thereby suppressing deterioration of the characteristics of the elements.
  • Patent Document 1 a structure having a shield layer containing a conductive material between element layers, parasitics in a substrate that does not have a photoelectric conversion unit (hereinafter referred to as a second-level pixel substrate) It is disclosed that the photosensitivity (PLS) suppression and other electromagnetic noise propagation can be suppressed.
  • PLS photosensitivity
  • the structure in which a micro-sized structure with a high refractive index is provided in the insulating layer the total reflection of light at the interface between the structure and the insulating layer extends the optical path length and attenuates the light, resulting in parasitic It is disclosed that the photosensitivity can be suppressed.
  • a structure using a dielectric film having a refractive index intermediate between that of the insulating layer and that of the silicon substrate as an antireflection portion can suppress color mixture noise due to reflection on the silicon substrate.
  • the present disclosure has been made in view of such a situation, and is intended to achieve both a shielding effect and heat resistance to the second-layer pixel substrate and to suppress the parasitic light-receiving sensitivity in the second-layer pixel substrate. .
  • the photodetector of the first aspect of the present disclosure comprises: a first substrate including a first semiconductor substrate on which at least a photoelectric conversion unit is formed; a second substrate including a second semiconductor substrate on which active devices are formed; At least three layers of a first film using a dielectric material having a first refractive index and a second film using a dielectric material having a second refractive index lower than the first refractive index a dielectric multilayer film configured by alternately stacking the above and disposed between the first semiconductor substrate and the second semiconductor substrate.
  • a first substrate including a first semiconductor substrate on which at least a photoelectric conversion unit is formed, a second substrate including a second semiconductor substrate on which an active element is formed, and a first refractive element Alternating layers of at least three layers of a first film using a dielectric material having a refractive index and a second film using a dielectric material having a second refractive index lower than the first refractive index and a dielectric multilayer film disposed between the first semiconductor substrate and the second semiconductor substrate.
  • the photodetector of the second aspect of the present disclosure comprises a first substrate including a first semiconductor substrate on which at least a photoelectric conversion unit is formed; A second substrate including a second semiconductor substrate on which active elements are formed is laminated, The second substrate has a light shielding film on the second semiconductor substrate.
  • a first substrate including a first semiconductor substrate on which at least a photoelectric conversion portion is formed and a second substrate including a second semiconductor substrate on which an active element is formed are laminated.
  • a light shielding film is provided on the second semiconductor substrate of the second substrate.
  • the photodetector may be an independent device, or may be a module incorporated into another device.
  • FIG. 4 is a cross-sectional view schematically showing a first structural example of a pixel in the first embodiment;
  • FIG. It is a figure explaining the simulation result of a dielectric multilayer film.
  • 5A and 5B are diagrams for explaining a method of manufacturing a pixel of the first structural example of FIG. 4;
  • 5A and 5B are diagrams for explaining a method of manufacturing a pixel of the first structural example of FIG. 4;
  • FIG. 4 is a cross-sectional view schematically showing a second structural example of a pixel in the first embodiment
  • 8A and 8B are diagrams for explaining a method of manufacturing a pixel of the second structural example of FIG. 7
  • FIG. 7 is a cross-sectional view schematically showing a third structural example of the pixel in the first embodiment
  • 10A and 10B are diagrams for explaining a method of manufacturing a pixel of the third structural example of FIG. 9
  • FIG. 10 is a cross-sectional view schematically showing a fourth structural example of the pixel in the first embodiment
  • FIG. 12 is a cross-sectional view schematically showing a fifth structural example of the pixel in the first embodiment
  • FIG. 11 is a cross-sectional view schematically showing a sixth structural example of a pixel in the first embodiment;
  • FIG. 11 is a cross-sectional view schematically showing a seventh structural example of a pixel in the first embodiment;
  • FIG. 11 is a cross-sectional view schematically showing an eighth structural example of a pixel in the first embodiment;
  • FIG. 20 is a cross-sectional view schematically showing a ninth structural example of the pixel in the first embodiment;
  • 16A and 16B are diagrams illustrating a method of manufacturing a pixel in the eighth structural example of FIG. 15 and the ninth structural example of FIG. 16;
  • FIG. 10 is a diagram schematically showing a first structural example of a pixel in the second embodiment;
  • FIG. 11 is a cross-sectional view schematically showing a fifth structural example of a pixel in the second embodiment
  • FIG. 14 is an enlarged cross-sectional view of the vicinity of the gate electrode of the amplification transistor in the fifth structural example
  • FIG. 5 is a diagram showing another circuit configuration example of a pixel
  • It is a figure which shows the schematic structural example of the solid-state imaging device at the time of laminating
  • 1 is a block diagram showing a configuration example of an imaging device as an electronic device to which technology of the present disclosure is applied
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system
  • FIG. FIG. 4 is an explanatory diagram showing an example of installation positions of an outside information detection unit and an imaging unit;
  • the definitions of directions such as up and down in the following description are merely definitions for convenience of description, and do not limit the technical idea of the present disclosure. For example, if an object is observed after being rotated by 90°, the upper and lower sides are converted to the left and right when read, and if the object is observed after being rotated by 180°, the upper and lower sides are reversed and read.
  • FIG. 1 is a diagram showing a schematic configuration of a solid-state imaging device to which the technique of the present disclosure is applied.
  • the solid-state imaging device 1 in FIG. 1 shows the configuration of a CMOS image sensor, which is a kind of X-Y addressing solid-state imaging device, for example.
  • a CMOS image sensor is an image sensor manufactured by applying or partially using a CMOS process.
  • the solid-state imaging device 1 includes a pixel array section 11 and a peripheral circuit section.
  • the peripheral circuit section includes, for example, a vertical driving section 12, a column processing section 13, a horizontal driving section 14, and a system control section 15. FIG.
  • the solid-state imaging device 1 further includes a signal processing section 16 and a data storage section 17 .
  • the signal processing unit 16 and the data storage unit 17 may be mounted on the same substrate as the pixel array unit 11, the vertical driving unit 12, etc., or may be arranged on a separate substrate. Further, each process of the signal processing unit 16 and the data storage unit 17 may be executed by an external signal processing unit provided on a semiconductor chip different from the solid-state imaging device 1, such as a DSP (Digital Signal Processor) circuit. good.
  • DSP Digital Signal Processor
  • the pixel array section 11 has a configuration in which a plurality of pixels 21 are two-dimensionally arranged in rows and columns.
  • the row direction refers to the pixel rows of the pixel array section 11, that is, the horizontal arrangement direction
  • the column direction refers to the pixel columns of the pixel array section 11, that is, the vertical arrangement direction.
  • the pixel 21 has a photoelectric conversion unit that generates and accumulates electric charges according to the amount of received light, and a plurality of pixel transistors (so-called MOS transistors). A specific circuit configuration example of the pixel 21 will be described later with reference to FIG.
  • pixel drive wirings 22 as row signal lines are wired along the row direction for each pixel row, and vertical signal lines 23 as column signal lines are wired along the column direction for each pixel column. It is The pixel drive wiring 22 transmits drive signals for driving when reading out signals from the pixels 21 .
  • the pixel driving wiring 22 is shown as one wiring, but the number is not limited to one.
  • One end of the pixel driving wiring 22 is connected to an output terminal corresponding to each row of the vertical driving section 12 .
  • the vertical driving section 12 is composed of a shift register, an address decoder, etc., and drives each pixel of the pixel array section 11 simultaneously or in units of rows.
  • the vertical driving section 12 constitutes a driving section that controls the operation of each pixel of the pixel array section 11 together with the system control section 15 .
  • the vertical drive unit 12 generally has two scanning systems, a readout scanning system and a sweeping scanning system, although the specific configuration is not shown.
  • the readout scanning system sequentially selectively scans the pixels 21 of the pixel array section 11 row by row in order to read out signals from the pixels 21 .
  • a signal read out from the pixel 21 is an analog signal.
  • the sweep-scanning system performs sweep-scanning ahead of the read-out scanning by the exposure time for the read-out rows to be read-scanned by the read-out scanning system.
  • a so-called electronic shutter operation is performed by sweeping out (resetting) unnecessary charges by this sweeping scanning system.
  • the electronic shutter operation refers to an operation of discarding the charge in the photoelectric conversion unit and starting new exposure (starting charge accumulation).
  • the signal read out by the readout operation by the readout scanning system corresponds to the amount of light received after the immediately preceding readout operation or the electronic shutter operation.
  • a period from the readout timing of the previous readout operation or the sweep timing of the electronic shutter operation to the readout timing of the current readout operation is the exposure period of the pixel 21 .
  • a signal output from each pixel 21 in a pixel row selectively scanned by the vertical driving unit 12 is input to the column processing unit 13 through each vertical signal line 23 for each pixel column.
  • the column processing unit 13 performs predetermined signal processing on signals output from the pixels 21 of the selected row through the vertical signal lines 23 for each pixel column of the pixel array unit 11, and converts the pixel signals after the signal processing. hold temporarily.
  • the column processing unit 13 performs at least noise removal processing, such as CDS (Correlated Double Sampling) processing and DDS (Double Data Sampling) processing, as signal processing.
  • CDS Correlated Double Sampling
  • DDS Double Data Sampling
  • the CDS processing removes pixel-specific fixed pattern noise such as reset noise and variations in threshold values of amplification transistors in pixels.
  • the column processing unit 13 may be provided with, for example, an AD (analog-digital) conversion function to convert an analog pixel signal into a digital signal and output the digital signal.
  • AD analog-digital
  • the horizontal driving section 14 is composed of a shift register, an address decoder, etc., and selects unit circuits corresponding to the pixel columns of the column processing section 13 in order. By selective scanning by the horizontal driving section 14, pixel signals that have undergone signal processing for each unit circuit in the column processing section 13 are sequentially output.
  • the system control unit 15 includes a timing generator that generates various timing signals, and controls the vertical driving unit 12, the column processing unit 13, the horizontal driving unit 14, etc. based on the various timings generated by the timing generator. drive control.
  • the signal processing unit 16 has at least an arithmetic processing function, and performs various signal processing such as arithmetic processing on pixel signals output from the column processing unit 13 .
  • the data storage unit 17 temporarily stores data required for signal processing in the signal processing unit 16 .
  • the pixel signals that have undergone signal processing in the signal processing section 16 are converted into a predetermined format and output from the output section 18 to the outside of the apparatus.
  • FIG. 2 is a diagram showing a circuit configuration example of one pixel 21 provided in the pixel array section 11. As shown in FIG.
  • one pixel 21 is configured to include a photodiode PD, a transfer transistor TRG, a floating diffusion region FD, a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL.
  • the transfer transistor TRG, reset transistor RST, amplification transistor AMP, and selection transistor SEL are composed of, for example, N-type MOS transistors (MOS FETs).
  • the photodiode PD is a photoelectric conversion unit provided in the pixel 21, receives light from the subject, generates and accumulates charges according to the amount of light received by photoelectric conversion.
  • the photodiode PD has an anode terminal grounded and a cathode terminal connected to the floating diffusion region FD via the transfer transistor TRG.
  • the transfer transistor TRG is provided between the photodiode PD and the floating diffusion region FD. transfer to
  • the floating diffusion region FD is a voltage converter that converts the charge transferred from the photodiode PD via the transfer transistor TRG into an electric signal, for example, a voltage signal and outputs the signal.
  • the floating diffusion region FD is also connected to the source of the reset transistor RST and the gate of the amplification transistor AMP.
  • the reset transistor RST When the reset transistor RST is turned on by a reset drive signal supplied to its gate, the charges accumulated in the floating diffusion region FD are discharged to the drain (constant voltage source VDD), resetting the potential of the floating diffusion region FD. .
  • the amplification transistor AMP outputs a pixel signal according to the potential of the floating diffusion region FD. That is, the amplification transistor AMP forms a source follower circuit together with the constant current source 24 connected via the vertical signal line 23, and the pixel signal VSL indicating the level corresponding to the charge accumulated in the floating diffusion region FD is , is output from the amplification transistor AMP to the column processing unit 13 (FIG. 1) via the selection transistor SEL.
  • the constant current source 24 is provided in the column processing section 13, for example.
  • the selection transistor SEL is connected between the source of the amplification transistor AMP and the vertical signal line 23, and a selection drive signal is supplied to the gate of the selection transistor SEL.
  • the selection transistor SEL When the selection transistor SEL is turned on by the selection drive signal, the selection transistor SEL becomes conductive, and the pixel 21 provided with the selection transistor SEL is selected.
  • the pixel signal VSL output from the amplification transistor AMP is read out to the column processing section 13 via the vertical signal line 23 .
  • a transfer drive signal, a reset drive signal, and a selection drive signal supplied to the gates of the transfer transistor TRG, reset transistor RST, and selection transistor SEL are vertically driven by a row signal line corresponding to the pixel drive wiring 22 in FIG. It is transmitted from the unit 12 .
  • the transfer drive signal, the reset drive signal, and the selection drive signal are pulse signals whose high level state is an active state (on state) and whose low level state is an inactive state (off state).
  • the pixel 21 has the circuit configuration as described above.
  • each pixel 21 may have a shared pixel structure in which a plurality of pixels share a readout circuit.
  • a shared pixel structure for example, four pixels of 2 ⁇ 2, two pixels each in the row direction and the column direction, share the floating diffusion region FD, reset transistor RST, amplification transistor AMP, and selection transistor SEL.
  • a configuration in which the photodiode PD and the transfer transistor TRG are arranged for each pixel can be adopted. Note that the number of pixels in a shared unit is not limited to four pixels.
  • FIG. 3 is a cross-sectional view schematically showing a first structural example of the pixel 21 according to the first embodiment.
  • the pixel 21 of the first structural example is configured by stacking two substrates, a first-level pixel substrate 51 and a second-level pixel substrate 52 .
  • a dashed line in FIG. 3 indicates the joint surface between the first-level pixel substrate 51 and the second-level pixel substrate 52 .
  • the first-floor pixel substrate 51 is configured by laminating a semiconductor substrate 71, a wiring layer 72, and a dielectric multilayer film 73.
  • the second-floor pixel substrate 52 is configured by laminating a semiconductor substrate 81, a wiring layer 82 formed on one surface of the semiconductor substrate 81, and an insulating film 83 formed on the other surface of the semiconductor substrate 81.
  • the upper surface of the semiconductor substrate 71 on which the wiring layer 72 is formed is the front surface of the semiconductor substrate 71, and the surface opposite to the surface on which the wiring layer 72 is formed is It is the back surface of the semiconductor substrate 71 and is the light incident surface on which light is incident.
  • a color filter layer, an on-chip lens, and the like can be formed on the back surface of the semiconductor substrate 71 as necessary.
  • the upper surface of the semiconductor substrate 81 on which the wiring layer 82 is formed is the front surface of the semiconductor substrate 81
  • the surface on which the insulating film 83 is formed is the back surface of the semiconductor substrate 81. is. Therefore, the first-level pixel substrate 51 and the second-level pixel substrate 52 are bonded face-to-back in which the front surface side of the semiconductor substrate 71 and the back surface side of the semiconductor substrate 81 are bonded together.
  • the semiconductor substrate 71 is a substrate using, for example, silicon (Si) as a semiconductor material.
  • a photodiode PD is formed on the semiconductor substrate 71 for each pixel, and a transfer transistor TRG is formed at the interface with the wiring layer 72 .
  • At least the transfer transistor TRG is provided on the first-floor pixel substrate 51, but other pixel transistors may also be formed. In FIG. 3, only the gate electrode is illustrated for the transfer transistor TRG.
  • the photodiode PD is configured, for example, by forming an N-type semiconductor region, which is of a conductivity type different from the P-type, in the P-type semiconductor region (P-well layer) forming the semiconductor substrate 71 . Further, in the semiconductor substrate 71, for example, a pixel isolation portion for electrically isolating a semiconductor region including the photodiode PD in the pixel from the adjacent pixel is formed at the boundary portion with the adjacent pixel. is omitted.
  • the wiring layer 72 is composed of one or more layers of wiring 91 and an interlayer insulating film 92 .
  • the wiring 91 is made of, for example, metals such as copper (Cu), tungsten (W), aluminum (Al), and gold (Au), or conductive polysilicon heavily doped with boron (B), phosphorus (P), or the like. made of materials such as
  • the interlayer insulating film 92 is made of, for example, silicon oxide (SiO2). In the example of FIG. 3, the wiring 91 is formed in two layers in the wiring layer 72, but the wiring 91 may be formed in one layer or in three or more layers.
  • the dielectric multilayer film 73 includes a first film 101 using a dielectric material having a first refractive index n1 and a second refractive index n2 ( n1 > n 2 ) using a dielectric material are alternately laminated.
  • first film 101 with a higher refractive index will be referred to as a high refractive index film 101
  • the second film 102 with a lower refractive index will be referred to as a low refractive index film 102 in the following description.
  • the number of laminated layers of the high refractive index films 101 and the low refractive index films 102 laminated alternately is 12, but the dielectric multilayer film 73 may be formed by laminating at least three layers. Just do it.
  • the dielectric multilayer film 73 is formed over the entire light-receiving region of the pixel array section 11 in the planar direction. However, the dielectric multilayer film 73 is open in the regions where the through electrodes 103 and 104 electrically connecting the first-story pixel substrate 51 and the second-story pixel substrate 52 are arranged.
  • the dielectric material of the high refractive index film 101 and the low refractive index film 102 can be formed on the substrate by, for example, the CVD (Chemical Vapor Deposition) method, the sputtering method, the plating method, etc. Any material can be used as long as it can be controlled. In addition, it is desirable to use an insulating material in order to suppress short-circuit defects with the through electrodes 103 and 104 .
  • CVD Chemical Vapor Deposition
  • dielectric materials for the high refractive index film 101 and the low refractive index film 102 include silicon compounds such as SiOx, SiN, and SiC, polysilicon (polySi), amorphous silicon (a-Si), TiO2, Al2O3, Metal compounds including oxides or nitrides such as TiN can be used. These dielectric materials have high melting points and heat resistance.
  • the dielectric multilayer film 73 is configured by alternately stacking two types of films having different refractive indices, but may be configured by stacking three or more types of films.
  • the semiconductor substrate 81 is a substrate made up of, for example, a P-type semiconductor region using, for example, silicon (Si) as a semiconductor material.
  • a plurality of pixel transistors Tr are formed on the wiring layer 82 side surface, which is the front surface of the semiconductor substrate 81 .
  • These plurality of pixel transistors Tr are pixel transistors that are not provided on the first-floor pixel substrate 51 .
  • the pixel transistor formed on the first-level pixel substrate 51 is only the transfer transistor TRG, the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL are each formed on the second-level pixel substrate 52 as the pixel transistor Tr. be.
  • the reset transistor RST and the selection transistor SEL are formed on the second floor pixel substrate 52 as the pixel transistors Tr.
  • the through electrode 103 penetrates the semiconductor substrate 81 and the dielectric multilayer film 73, and connects predetermined wiring 111 of the second-level pixel substrate 52 and predetermined diffusion layers (not shown) of the semiconductor substrate 71 of the first-level pixel substrate 51. Connected.
  • the through electrode 103 and the dielectric multilayer film 73 are separated by an insulating film 105 .
  • the through-electrode 104 penetrates the semiconductor substrate 81 and the dielectric multilayer film 73 and connects the prescribed wiring 111 of the second-story pixel substrate 52 and the prescribed wiring 91 of the first-story pixel substrate 51 .
  • the through electrode 104 and the dielectric multilayer film 73 are separated by an insulating film 106 .
  • the wiring layer 82 is composed of one or more layers of wiring 111 and an interlayer insulating film 112 .
  • the number of layers of the wiring 111 is one for the sake of simplification.
  • the wiring 111 is formed of materials such as copper (Cu), tungsten (W), aluminum (Al), and gold (Au), for example.
  • the interlayer insulating film 112 is made of, for example, silicon oxide (SiO2).
  • the insulating film 83 formed on the back side of the semiconductor substrate 81 (lower side in FIG. 3) is made of, for example, silicon oxide (SiO2).
  • the solid-state imaging device 1 is configured by stacking the first-level pixel substrate 51 and the second-level pixel substrate 52 . At least a photodiode PD and a transfer transistor TRG provided for each pixel are formed on the first-floor pixel substrate 51 . Other pixel transistors Tr that are not formed on the first-level pixel substrate 51 are formed on the second-level pixel substrate 52 . When only one pixel transistor Tr is formed on the first-level pixel substrate 51, the pixel transistor Tr is the transfer transistor TRG, and the reset transistor RST, amplification transistor AMP, and selection transistor SEL are formed on the second-level pixel substrate. 52.
  • the high refractive index film 101 and the low refractive index film are interposed between the semiconductor substrate 71 of the first floor pixel substrate 51 and the semiconductor substrate 81 of the second floor pixel substrate 52.
  • a dielectric multilayer film 73 formed by laminating at least three layers of 102 is arranged.
  • the dielectric multilayer film 73 reflects light that is incident from the rear surface (lower surface in FIG. 3) of the semiconductor substrate 71 , which is the light incident surface, and passes through the wiring layer 72 to reach the second-level pixel substrate 52 .
  • FIG. 4 shows the result of simply estimating the light reflectance of the dielectric multilayer film 73 using the effective Fresnel coefficient method.
  • the inventor used titanium oxide (TiO2) as the high refractive index film 101 and silicon oxide (SiO2) as the low refractive index film 102, and formed an N layer (
  • the dielectric multilayer film 73 was configured with N>2), and the reflectance was calculated for each wavelength when light was vertically incident. It is assumed that the refractive index n is independent of wavelength.
  • the film thickness of the high refractive index film 101 is 70 nm, and the refractive index n1 of titanium oxide (TiO2) is approximately 2.7.
  • the film thickness of the low refractive index film 102 is 140 nm, and the refractive index n2 of silicon oxide (SiO2) is approximately 1.5.
  • the films above and below the dielectric multilayer film 73 are made of silicon oxide (SiO2), which is the same as the low refractive index film 102 .
  • the graph on the right side of FIG. 4 shows the simulation results of calculating the reflectance for each wavelength.
  • a high reflectance is obtained for light with long wavelengths, specifically light with a wavelength of 730 nm or more, which is not easily absorbed by silicon and is easily transmitted to the second-floor pixel substrate 52 .
  • the combination of dielectric materials and film thicknesses of the high refractive index film 101 and the low refractive index film 102 is not limited to this.
  • the dielectric multilayer film 73 blocks light that is incident from the back surface (bottom surface in FIG. 3) of the semiconductor substrate 71, which is the light incident surface, and passes through the wiring layer 72 to reach the second-level pixel substrate 52. can be reflected.
  • the transmittance of light to the second-story pixel substrate 52 can be reduced, so that the parasitic photosensitivity (PLS) in the second-story pixel substrate 52 can be suppressed.
  • the dielectric material forming the dielectric multilayer film 73 has heat resistance, a shield layer having both a shielding effect and heat resistance can be formed.
  • a photodiode PD is formed by forming an N-type semiconductor region on a semiconductor substrate 71 formed of a P-type semiconductor region, and then a transfer transistor TRG is formed. is formed. Then, the wiring layer 72 is formed by alternately laminating the wiring 91 and the interlayer insulating film 92 using the dual damascene method or the like on the surface on which the transfer transistor TRG is formed.
  • a dielectric multilayer film 73 is formed by alternately laminating high refractive index films 101 and low refractive index films 102 on the upper surface of the wiring layer 72 .
  • the number of laminated layers of the high refractive index film 101 and the low refractive index film 102 is three or more.
  • a method for forming the high refractive index film 101 and the low refractive index film 102 for example, a method such as a CVD method, a sputtering method, or a plating method can be used to form a film on a substrate and the film thickness can be accurately controlled during film formation. Adopted.
  • An insulating film for bonding to the semiconductor substrate 81 of the second-level pixel substrate 52 may be further formed on the upper surface of the dielectric multilayer film 73 .
  • the first floor pixel substrate 51 is completed by the state shown in FIG. 5B.
  • a semiconductor substrate 81 having an insulating film 83 formed on one surface of the substrate is prepared.
  • the semiconductor substrate 81 and the dielectric multilayer film 73 of the first-floor pixel substrate 51 are bonded by, for example, plasma bonding, the semiconductor substrate 81 is thinned as shown in FIG. become. Note that when an SOI (Silicon on Insulator) substrate is used as the semiconductor substrate 81, the thinning step is omitted.
  • SOI Silicon on Insulator
  • the dielectric multilayer film 73 was formed on the wiring layer 72 of the semiconductor substrate 71 on the first-level pixel substrate 51 side.
  • a dielectric multilayer film 73 may be formed on the insulating film 83 of the substrate 81 and bonded to the first floor pixel substrate 51 .
  • the bonding surface between the first-level pixel substrate 51 and the second-level pixel substrate 52 is the surface where the dielectric multilayer film 73 and the wiring layer 72 are in contact with each other, as shown in D of FIG.
  • a plurality of pixel transistors Tr are formed on the top surface (front surface) of the semiconductor substrate 81 bonded to the first-floor pixel substrate 51 .
  • These pixel transistors Tr correspond to, for example, a reset transistor RST, an amplification transistor AMP, or a selection transistor SEL.
  • through holes 151 and 152 that penetrate at least the semiconductor substrate 81 and the dielectric multilayer film 73 are formed.
  • Through-holes 151 and 152 correspond to regions where through-electrodes 103 and 104 are to be formed, respectively, and are formed by etching semiconductor substrate 81, dielectric multilayer film 73, wiring layer 72, and the like.
  • the through-hole 151 is formed to a depth reaching the semiconductor substrate 71 of the first-level pixel substrate 51
  • the through-hole 152 is formed to a depth reaching the wiring 91 of the wiring layer 72 of the first-level pixel substrate 51 .
  • an insulating film 112A is formed inside the formed through-holes 151 and 152 and above the surface of the semiconductor substrate 81 on which the pixel transistor Tr is formed, and then planarized. be.
  • through holes 161 and 162 are formed in regions corresponding to the through electrodes 103 and 104 by performing dry etching or the like from the upper surface of the insulating film 112A.
  • the portions of the insulating film 112A remaining around the through holes 161 and 162 correspond to the insulating films 105 and 106, respectively.
  • a metal material such as tungsten (W), which will become the through electrodes 103 and 104 is deposited inside the formed through holes 161 and 162 using the dual damascene method or the like.
  • tungsten (W) which will become the through electrodes 103 and 104 is deposited inside the formed through holes 161 and 162 using the dual damascene method or the like.
  • copper (Cu), etc., and interconnects 111 connected to the through holes 161 and 162 are formed on the upper surface of the insulating film 112A.
  • an insulating film is formed on the upper surface of the wiring 111, and a wiring layer 82 composed of the wiring 111 and the interlayer insulating film 112 is formed to complete the second-level pixel substrate 52, and the pixel structure shown in FIG. is completed.
  • the dielectric multilayer film 73 since the dielectric material forming the dielectric multilayer film 73 has heat resistance, the dielectric multilayer film 73 is After formation, active elements such as pixel transistors Tr can be formed on the second-level pixel substrate 52 . As a result, the flexibility of the process can be improved, and the solid-state imaging device 1 can be efficiently manufactured in a short period of time.
  • FIG. 7 is a cross-sectional view schematically showing a second structural example of the pixel 21 in the first embodiment.
  • insulating films 105 and 106 were formed around the peripheries of the through electrodes 103 and 104, respectively.
  • the insulating film 105 is not formed around the through electrode 103, and the through electrode 103 and the dielectric multilayer film 73 are in contact with each other.
  • the through electrode 104 does not have the insulating film 106 formed around the perimeter of the through electrode 104, and the through electrode 104 and the dielectric multilayer film 73 are in contact with each other.
  • the insulating films 105 and 106 inserted between the through electrode 103 or 104 and the dielectric multilayer film 73 are omitted, light can be further prevented from entering, the effect of suppressing parasitic light sensitivity in the second-story pixel substrate 52 can be further enhanced.
  • the state shown in A of FIG. 8 is the same as the state of A of FIG. 6 described in the manufacturing method of the pixel 21 of the first structural example. be done.
  • the semiconductor substrate 81 and the first floor pixel substrate 51 are bonded together, and a plurality of pixel transistors Tr are formed on the upper surface of the semiconductor substrate 81. state.
  • through holes 171 and 172 are formed through the semiconductor substrate 81 .
  • the through-holes 171 and 172 correspond to regions where the through-electrodes 103 and 104 are formed, respectively, and are formed to a depth reaching the dielectric multilayer film 73 of the first-level pixel substrate 51 .
  • an insulating film 112A is formed inside the formed through holes 171 and 172 and above the surface of the semiconductor substrate 81 on which the pixel transistor Tr is formed, and then planarized. be.
  • through holes 181 and 182 are formed in regions corresponding to the through electrodes 103 and 104 by performing dry etching or the like from the upper surface of the insulating film 112A.
  • a metal material for example, tungsten (W), which will become the through electrodes 103 and 104, is deposited inside the formed through holes 181 and 182 using the dual damascene method or the like.
  • copper (Cu), etc., and wiring 111 connected to each of the through holes 181 and 182 is formed on the upper surface of the insulating film 112A.
  • an insulating film is formed on the upper surface of the wiring 111, and a wiring layer 82 composed of the wiring 111 and the interlayer insulating film 112 is formed, thereby completing the second floor pixel substrate 52 and the pixel structure shown in FIG. is completed.
  • active elements such as the pixel transistor Tr can be formed on the second floor pixel substrate 52 after the dielectric multilayer film 73 is formed. .
  • the flexibility of the process can be improved, and the solid-state imaging device 1 can be efficiently manufactured in a short period of time.
  • FIG. 9 is a cross-sectional view schematically showing a third structural example of the pixel 21 in the first embodiment.
  • the third structural example shown in FIG. 9 differs from the first structural example shown in FIG.
  • the through electrode 103 in the first structural example of FIG. 3 is changed to a through electrode 103A.
  • the through electrode 103A penetrates the semiconductor substrate 81 and is connected to the wiring 201 .
  • the through electrode 104 in the first structural example of FIG. 3 is changed to a through electrode 104A.
  • the through electrode 104A penetrates the semiconductor substrate 81 and is connected to the wiring 202 .
  • the insulating film 105 is not formed around the perimeter of the through electrode 103A, and the through electrode 103A and the dielectric multilayer film 73 are in contact with each other.
  • the through electrode 104A does not have the insulating film 106 formed around the perimeter of the through electrode 104A, and the through electrode 104A and the dielectric multilayer film 73 are in contact with each other.
  • the wiring 201 is also connected to a predetermined diffusion layer (not shown) of the semiconductor substrate 71 by a contact wiring 211 .
  • the wiring 202 is also connected to a predetermined wiring 91 in the wiring layer 72 by a contact wiring 212 .
  • the dielectric multilayer film 73 is interposed between the semiconductor substrate 81 of the second-level pixel substrate 52 and the semiconductor substrate 71 of the first-level pixel substrate 51.
  • the wirings 201 to 203 are provided in the dielectric multilayer film 73, the aspect ratio of the through electrodes 103A and 104A is reduced, so the difficulty of forming the through electrodes can be reduced. Furthermore, since the diameters of the through electrodes 103A and 104A can be reduced, the area efficiency can be improved, and the total thickness of the solid-state imaging device 1 can be reduced.
  • a dielectric multilayer film 73 corresponding to a part of the finally formed dielectric multilayer film 73 is formed on the wiring layer 72 of the semiconductor substrate 71 on which the photodiode PD and the transfer transistor TRG are formed.
  • a body multilayer film 73X is formed.
  • the dielectric multilayer film 73X is formed of 7 layers, whereas the final dielectric multilayer film 73 is formed of 12 layers.
  • the regions of the dielectric multilayer film 73X where the wirings 201 to 203 are to be formed are etched to form trenches 231 to 233. Then, as shown in FIG. 10B, the regions of the dielectric multilayer film 73X where the wirings 201 to 203 are to be formed are etched to form trenches 231 to 233. Then, as shown in FIG. 10B, the regions of the dielectric multilayer film 73X where the wirings 201 to 203 are to be formed are etched to form trenches 231 to 233. Then, as shown in FIG.
  • contact wires 211 and 212 and wires 201 to 203 are formed using a dual damascene method or the like.
  • the remaining high refractive index films 101 and low refractive index films 102 are alternately formed on the upper surface of the layer in which the wirings 201 to 203 are formed. is completed.
  • the process after forming the first-floor pixel substrate 51 is the same as the manufacturing method of the first structural example described above. Specifically, the same steps as those from the step of C in FIG. 5 to the step of E in FIG. 6 are performed.
  • active elements such as the pixel transistor Tr can be formed on the second-level pixel substrate 52 after the dielectric multilayer film 73 is formed.
  • the flexibility of the process can be improved, and the manufacturing can be efficiently performed in a short period of time.
  • FIG. 11 is a cross-sectional view schematically showing a fourth structural example of the pixel 21 in the first embodiment.
  • the wiring layer 72 is arranged between the semiconductor substrate 71 and the dielectric multilayer film 73 .
  • a wiring layer 72 is formed on the .
  • the dielectric multilayer film 73 is arranged between the semiconductor substrate 71 and the wiring layer 72 .
  • An insulating film 241 is inserted between the dielectric multilayer film 73 and the semiconductor substrate 71 .
  • the through electrodes 103 and 104 in the first structural example of FIG. 3 are changed to through electrodes 103A and 104A in FIG.
  • the through electrode 103A penetrates through the semiconductor substrate 81 of the second-story pixel substrate 52 and is connected to the predetermined wiring 91 of the wiring layer 72 in common, but in the fourth structural example, the wiring layer 72 is a dielectric multilayer film.
  • the aspect ratios of the through electrodes 103A and 104A are smaller than those of the through electrodes 103 and 104 of the first structural example because they are arranged on the second floor pixel substrate 52 side of the through electrodes 73 .
  • penetrating electrodes 251 and 252 that penetrate the dielectric multilayer film 73 of the first-floor pixel substrate 51 are provided.
  • the through electrodes 251 and 252 connect the wiring 91 different from the wiring 91 to which the through electrodes 103A and 104A are connected, and the semiconductor substrate 71 of the first-floor pixel substrate 51, respectively.
  • the dielectric multilayer film 73 is provided between the semiconductor substrate 81 of the second-level pixel substrate 52 and the semiconductor substrate 71 of the first-level pixel substrate 51.
  • the aspect ratio of the through electrodes 103A and 104A is reduced, the diameter can be reduced, so that the area efficiency can be improved. Moreover, the degree of difficulty in forming the through electrodes can be reduced.
  • the dielectric multilayer film 73 is arranged at a position closer to the semiconductor substrate 71 of the first-floor pixel substrate 51, the reflection by the dielectric multilayer film 73 is closer to the semiconductor substrate 71 as indicated by the arrow in FIG. Since it occurs at a position, it is possible to prevent light from leaking into adjacent pixels and prevent color mixture.
  • FIG. 12 is a cross-sectional view schematically showing a fifth structural example of the pixel 21 in the first embodiment.
  • the arrangement of the wiring layer 72 and the dielectric multilayer film 73 of the first-floor pixel substrate 51 is changed compared to the first structural example shown in FIG. , was formed between the semiconductor substrate 71 and the wiring layer 72 .
  • the first wiring layer 72A and the second wiring layer 72B are formed on the first-level pixel substrate 51, and the dielectric multilayer film 73 is the first wiring layer. It is formed between the wiring layer 72A and the second wiring layer 72B.
  • the first wiring layer 72A includes one or more wiring layers 91A and an interlayer insulating film 92A, and is arranged between the semiconductor substrate 71 and the dielectric multilayer film 73.
  • the second wiring layer 72B includes one or more layers of wiring 91B and an interlayer insulating film 92B, and is formed between the dielectric multilayer film 73 and the semiconductor substrate 81 of the second-level pixel substrate 52.
  • the through-electrode 103A connects the prescribed wiring 111 of the second-story pixel substrate 52 and the prescribed wiring 91B of the second wiring layer 72B of the first-story pixel substrate 51 .
  • the through electrode 104A connects the prescribed wiring 111 of the second-story pixel substrate 52 and the prescribed wiring 91B of the second wiring layer 72B of the first-story pixel substrate 51 .
  • the wirings 111 and 91B connected to the through electrode 104A are different wirings from the wirings 111 and 91B connected to the through electrode 103A.
  • a through-electrode 271 penetrating through the dielectric multilayer film 73 is provided on the first-floor pixel substrate 51 .
  • the through electrode 271 connects a predetermined wiring 91A of the first wiring layer 72A and a predetermined wiring 91B of the second wiring layer 72B.
  • the transfer transistor TRG not only the transfer transistor TRG but also the amplification transistor AMP are formed on the first-floor pixel substrate 51 side as pixel transistors.
  • FIG. 12 illustration of the transfer transistor TRG is omitted, and the amplification transistor AMP is illustrated.
  • a gate electrode of the amplification transistor AMP is connected to a floating diffusion region FD (not shown) formed in the semiconductor substrate 71 by a predetermined wiring 281 formed in the first wiring layer 72A.
  • the dielectric multilayer film 73 is interposed between the semiconductor substrate 81 of the second-level pixel substrate 52 and the semiconductor substrate 71 of the first-level pixel substrate 51. By arranging them, the effect of suppressing the parasitic light receiving sensitivity and the effect of electromagnetic shielding can be achieved.
  • the aspect ratio of the through electrodes 103A and 104A is reduced, the diameter can be reduced, so that the area efficiency can be improved. Moreover, the degree of difficulty in forming the through electrodes can be reduced.
  • the wiring 281 between the floating diffusion region FD formed in the semiconductor substrate 71 and the gate electrode of the amplification transistor AMP is eliminated. Since the wiring length can be shortened, the photoelectric conversion efficiency can be increased.
  • FIG. 13 is a cross-sectional view schematically showing a sixth structural example of the pixel 21 in the first embodiment.
  • the through-electrode 103 penetrates the semiconductor substrate 81 and the dielectric multilayer film 73 and connects the predetermined wiring 111 of the second-story pixel substrate 52 and the diffusion layer 301 of the semiconductor substrate 71 of the first-story pixel substrate 51 .
  • No insulating film 105 is formed between the through electrode 103 and the dielectric multilayer film 73, and the through electrode 103 and the dielectric multilayer film 73 are in contact with each other.
  • the through electrode 104 penetrates the semiconductor substrate 81 and the dielectric multilayer film 73, and connects the predetermined wiring 111 of the second floor pixel substrate 52 and the gate electrode of the transfer transistor TRG of the first floor pixel substrate 51.
  • the insulating film 106 is not formed between the through electrode 104 and the dielectric multilayer film 73, and the through electrode 104 and the dielectric multilayer film 73 are in contact with each other.
  • the dielectric multilayer film 73 is interposed between the semiconductor substrate 81 of the second-level pixel substrate 52 and the semiconductor substrate 71 of the first-level pixel substrate 51.
  • a dielectric multilayer film 73 and an insulating film 241 are provided between the semiconductor substrate 81 of the second-level pixel substrate 52 and the semiconductor substrate 71 of the first-level pixel substrate 51, and the wiring layer 72 is omitted.
  • the overall thickness of the imaging device 1 can be reduced.
  • FIG. 14 is a cross-sectional view schematically showing a seventh structural example of the pixel 21 according to the first embodiment.
  • an insulating film 241 is formed on a semiconductor substrate 71 of a first-floor pixel substrate 51, and a first dielectric multilayer film 73A and a first wiring layer 72A are formed on the insulating film 241.
  • a second dielectric multilayer film 73B and a second wiring layer 72B are formed on the first wiring layer 72A.
  • the second wiring layer 72B of the 1st floor pixel substrate 51 and the insulating film 83 on the back surface of the semiconductor substrate 81 of the 2nd floor pixel substrate 52 are joined.
  • the dielectric multilayer film 73 formed of one layer in the first structural example and the like described above is replaced by the first dielectric multilayer film 73A and the second dielectric multilayer film in the seventh structural example of FIG. It has been changed to two layers of 73B.
  • the wiring layer 72 which was formed of one layer in the first structural example and the like described above, is changed to two layers, a first wiring layer 72A and a second wiring layer 72B, in the seventh structural example of FIG. It is The first dielectric multilayer film 73A is arranged between the semiconductor substrate 71 and the first wiring layer 72A, and the second dielectric multilayer film 73B is arranged between the first wiring layer 72A and the second wiring layer 72B. is placed between Each of the first dielectric multilayer film 73A and the second dielectric multilayer film 73B is configured by laminating at least three layers of a high refractive index film 101 and a low refractive index film 102.
  • the through-electrode 103A connects the prescribed wiring 111 of the second-story pixel substrate 52 and the prescribed wiring 91B of the second wiring layer 72B of the first-story pixel substrate 51 .
  • the through electrode 104A connects the prescribed wiring 111 of the second-story pixel substrate 52 and the prescribed wiring 91B of the second wiring layer 72B of the first-story pixel substrate 51 .
  • the wirings 111 and 91B connected to the through electrode 104A are different wirings from the wirings 111 and 91B connected to the through electrode 103A.
  • a through-electrode 321 penetrating through the first dielectric multilayer film 73A connects a predetermined diffusion layer (not shown) of the semiconductor substrate 71 of the first-level pixel substrate 51 and a predetermined wiring 91A of the first wiring layer 72A. are doing. No insulating film is formed between the through electrode 321 and the first dielectric multilayer film 73A, and the through electrode 321 and the first dielectric multilayer film 73A are in contact with each other.
  • a through electrode 322 penetrating through the first dielectric multilayer film 73A connects a prescribed diffusion layer (not shown) of the semiconductor substrate 71 of the first-level pixel substrate 51 and a prescribed wiring 91A of the first wiring layer 72A. are doing. No insulating film is formed between the through electrode 322 and the first dielectric multilayer film 73A, and the through electrode 322 and the first dielectric multilayer film 73A are in contact with each other.
  • the wiring 91A to which the through electrode 321 is connected is a different wiring from the wiring 91A to which the through electrode 322 is connected.
  • a through-electrode 323 passing through the second dielectric multilayer film 73B connects a predetermined wiring 91A of the first wiring layer 72A and a predetermined wiring 91B of the second wiring layer 72B.
  • No insulating film is formed between the through electrode 323 and the second dielectric multilayer film 73B, and the through electrode 323 and the second dielectric multilayer film 73B are in contact with each other.
  • the first dielectric multilayer is formed between the semiconductor substrate 81 of the second-level pixel substrate 52 and the semiconductor substrate 71 of the first-level pixel substrate 51.
  • the first dielectric multilayer film 73A and the second dielectric multilayer film 73B are arranged by dividing the dielectric multilayer film into two layers, the first dielectric multilayer film 73A and the second dielectric multilayer film 73B. 2, the aspect ratio of the through electrodes 321 to 323 penetrating through the dielectric multilayer film 73B is reduced. As a result, since the diameters of the through electrodes 321 to 323 can be reduced, the area efficiency can be improved. Moreover, the degree of difficulty in forming the through electrodes can be reduced.
  • FIG. 15 is a cross-sectional view schematically showing an eighth structural example of the pixel 21 according to the first embodiment.
  • the dielectric multilayer film 73 partially blocks the light incident on each pixel 21 of the pixel array section 11 in the plane direction. It is formed only in the region to be suppressed.
  • the region where light incidence is desired to be suppressed is, for example, a region corresponding to the diffusion layer formed on the semiconductor substrate 81 of the second-story pixel substrate 52 .
  • the interlayer insulating film 92 of the wiring layer 72 is formed in the region where the dielectric multilayer film 73 is not formed.
  • the region between the semiconductor substrate 81 of the second-story pixel substrate 52 and the semiconductor substrate 71 of the first-story pixel substrate 51 where light incidence is desired to be suppressed By arranging the dielectric multilayer film 73 in the region, the effect of suppressing the parasitic photosensitivity and the effect of electromagnetic shielding can be achieved.
  • the dielectric multilayer film 73 is not arranged in the region where light incidence does not need to be suppressed, and the light is not reflected (transmitted to the semiconductor substrate 81 of the second-floor pixel substrate 52). As a result, it is possible to prevent light from leaking into adjacent pixels and prevent color mixture.
  • FIG. 16 is a cross-sectional view schematically showing a ninth structural example of the pixel 21 according to the first embodiment.
  • a ninth structural example in FIG. 16 corresponds to a modification of the eighth structural example shown in FIG.
  • the dielectric multilayer film 73 is a part of the light receiving region of the pixel array section 11 in the plane direction, more specifically, the light incident on each pixel 21 of the pixel array section 11. was formed only for the region where it is desired to suppress .
  • An interlayer insulating film 92 is formed in a region where light incidence does not need to be suppressed.
  • the body multilayer film 73 has two regions with different lamination numbers in the planar direction.
  • the dielectric multilayer film 73 is formed with a smaller number of layers (four layers in this example) than in the areas where the light incidence of each pixel 21 does not need to be suppressed.
  • An insulating film 341 is formed in a region on the dielectric multilayer film 73 formed with a smaller number of laminations than the region where light incidence is desired to be suppressed, thereby filling a step due to a difference in the number of laminations.
  • the region between the semiconductor substrate 81 of the second-floor pixel substrate 52 and the semiconductor substrate 71 of the first-floor pixel substrate 51 where light incidence is desired to be suppressed By arranging the dielectric multilayer film 73 in the region, the effect of suppressing the parasitic photosensitivity and the effect of electromagnetic shielding can be achieved.
  • the dielectric multilayer film 73 is arranged with a smaller number of layers than in areas where the incidence of light is desired to be suppressed. As a result, it is possible to prevent light from leaking into adjacent pixels and prevent color mixture.
  • the state shown in A of FIG. 17 is the same as the state of B of FIG. 5 described in the manufacturing method of the pixel 21 of the first structural example. be done.
  • the state shown in A of FIG. 17 is a state in which the wiring layer 72 and the dielectric multilayer film 73 are formed on the semiconductor substrate 71 of the first floor pixel substrate 51 .
  • the number of layers of the high refractive index film 101 and the low refractive index film 102 of the dielectric multilayer film 73 is, for example, 12 layers.
  • FIG. 17B dry etching or the like is used to remove the dielectric multilayer film 73 other than the area where light incidence of each pixel 21 is desired to be suppressed.
  • An interlayer insulating film 92 is further laminated on the removed region using, for example, the CVD method, as shown in FIG. 17C.
  • An interlayer insulating film 92 is also formed on the upper surface of the dielectric multilayer film 73 and planarized to form the first floor pixel substrate 51 .
  • the first floor pixel substrate 51 After the first floor pixel substrate 51 is formed, it can be manufactured in the same manner as the manufacturing method of the pixel 21 of the first structural example. Specifically, the steps after C in FIG. 5 described in the first structural example are executed. For example, in the step of C of FIG. 5, the interlayer insulating film 92 of the wiring layer 72 of the first floor pixel substrate 51 and the insulating film 83 of the semiconductor substrate 81 of the second floor pixel substrate 52 side are joined. After joining the semiconductor substrate 81 on the second floor pixel substrate 52 side, a plurality of pixel transistors Tr, through electrodes 103 and 104, and the like are formed to complete the pixel 21 of the eighth structural example.
  • dry etching or the like is used to partially remove a portion of the dielectric multilayer film 73 other than the region where light incidence of each pixel 21 is desired to be suppressed.
  • the upper eight layers are removed in areas other than the area where light incidence is desired to be suppressed.
  • An insulating film 341 is formed on the removed region by plasma CVD, for example, as shown in FIG. 17E.
  • An insulating film 341 is also formed on the upper surface of the dielectric multilayer film 73 formed of 12 layers and planarized to form the first floor pixel substrate 51 .
  • the first floor pixel substrate 51 After the first floor pixel substrate 51 is formed, it can be manufactured in the same manner as the manufacturing method of the pixel 21 of the first structural example. Specifically, the steps after C in FIG. 5 described in the first structural example are executed. For example, the insulating film 341 on the upper surface of the dielectric multilayer film 73 of the first-story pixel substrate 51 and the insulating film 83 of the semiconductor substrate 81 on the second-story pixel substrate 52 side are bonded. After bonding, a plurality of pixel transistors Tr, through electrodes 103 and 104, and the like are formed to complete the pixel 21 of the ninth structural example.
  • active elements such as the pixel transistor Tr are formed on the second floor pixel substrate 52 after the dielectric multilayer film 73 is formed. Since it can be formed, the degree of freedom in the process can be improved, and the solid-state imaging device 1 can be efficiently manufactured in a short time.
  • the pixel 21 includes a first-floor pixel substrate 51 (first substrate) including a semiconductor substrate 71 on which at least a photodiode PD provided for each pixel is formed, and an active element such as a pixel transistor Tr. is laminated with a second-floor pixel substrate 52 (second substrate) including a semiconductor substrate 81 on which is formed.
  • a dielectric multilayer film 73 is formed between the semiconductor substrate 81 of the second-level pixel substrate 52 and the semiconductor substrate 71 of the first-level pixel substrate 51, at least in a region of each pixel 21 where light incidence is desired to be suppressed.
  • the dielectric multilayer film 73 can form a shield layer having both shielding effect and heat resistance. That is, it is possible to suppress parasitic photosensitivity in the second-story pixel substrate 52 .
  • a pixel structure is adopted in which a shield layer is provided on the semiconductor substrate so that the parasitic photosensitivity of the second-level pixel substrate can be suppressed.
  • FIG. 18 is a diagram schematically showing a first structural example of the pixel 21 according to the second embodiment.
  • FIG. 18 shows a cross-sectional view of the pixel 21 of the first structural example, and the left side of FIG. ) and a plan view along the line YY' (hereinafter referred to as a YY' plan view).
  • the pixel 21 of the first structural example is configured by laminating two substrates, a first-level pixel substrate 401 and a second-level pixel substrate 402 .
  • a dashed line in FIG. 18 indicates the bonding surface between the first-level pixel substrate 401 and the second-level pixel substrate 402 .
  • the first-floor pixel substrate 401 is configured by laminating a semiconductor substrate 421 and a wiring layer 422 .
  • the second floor pixel substrate 402 is configured by laminating a semiconductor substrate 431 and a wiring layer 432 .
  • the upper surface of the semiconductor substrate 421 on which the wiring layer 422 is formed in the cross-sectional view is the front surface of the semiconductor substrate 421, and the surface opposite to the surface on which the wiring layer 422 is formed.
  • the surface (bottom surface in FIG. 18) is the back surface of the semiconductor substrate 421 and is the light incident surface on which light is incident.
  • a color filter layer, an on-chip lens, and the like can be formed on the back surface of the semiconductor substrate 421 as necessary.
  • the upper surface of the semiconductor substrate 431 on which the wiring layer 432 is formed in the cross-sectional view is the front surface of the semiconductor substrate 431, and the surface bonded to the first-level pixel substrate 51 is the surface of the semiconductor substrate 431. It is the back surface of the semiconductor substrate 431 . Therefore, the first-level pixel substrate 401 and the second-level pixel substrate 402 are bonded face-to-back in which the front surface side of the semiconductor substrate 421 and the back surface side of the semiconductor substrate 431 are bonded together.
  • the semiconductor substrate 421 is a substrate using, for example, silicon (Si) as a semiconductor material.
  • a semiconductor substrate 421 an N-type semiconductor region 442, which is a semiconductor region of a second conductivity type different from the P-type, is formed in a P-type semiconductor region (P well layer) 441, which is a semiconductor region of a first conductivity type.
  • P well layer P-type semiconductor region
  • a pixel isolation portion 443 for electrically isolating the adjacent pixels is formed in the peripheral portion of the pixel 21 in the vicinity of the boundary with the adjacent pixel of the semiconductor substrate 421.
  • the pixel separating section 443 is made of, for example, an insulating film such as silicon oxide (SiO2), or a metal material such as copper (Cu), tungsten (W), or aluminum (Al).
  • N-type diffusion layer 444 which is a high-concentration N-type impurity region and a P-type diffusion layer 445 which is a high-concentration P-type impurity region. is formed.
  • a transfer transistor TRG is also formed.
  • the transfer transistor TRG has a vertical gate electrode 446 .
  • the vertical gate electrode 446 is dug to a depth reaching the N-type semiconductor region 442 formed deep in the semiconductor substrate 421 .
  • the N-type diffusion layer 444 functions as part of the floating diffusion region FD, and the charge generated in the photodiode PD transferred by the transfer transistor TRG is transferred to the second-story pixel substrate 402 via the N-type diffusion layer 444. is read out to
  • the P-type diffusion layer 445 is a well contact that supplies a fixed potential (eg ground or negative bias) to the P-type semiconductor region (P-well layer) 441 via the contact electrode 447 .
  • a fixed potential eg ground or negative bias
  • the wiring layer 422 includes not only the vertical gate electrode 446 and the contact electrode 447 of the transfer transistor TRG, but also one or more layers of wiring and the interlayer insulating film 451 .
  • the interlayer insulating film 451 is formed of, for example, a silicon oxide film (SiO2). In FIG. 18, one or more layers of wiring are omitted for the sake of space.
  • the semiconductor substrate 431 of the second-floor pixel substrate 402 is a substrate composed of, for example, a P-type semiconductor region using, for example, silicon (Si) as a semiconductor material.
  • a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL are formed on the wiring layer 432 side surface, which is the front surface of the semiconductor substrate 431.
  • the periphery of each of the reset transistor RST, amplification transistor AMP, and selection transistor SEL is isolated by STI (Shallow Trench Isolation) 471 .
  • a light shielding film 481 made of a metal material such as copper (Cu), tungsten (W), or aluminum (Al) is embedded at a predetermined depth in the semiconductor substrate 431 .
  • the light shielding film 481 is formed on the front surface side of the semiconductor substrate 431 at a position covering a charge holding portion such as a MIM (Metal-Insulator-Metal) capacitive element and an element including a pixel transistor such as an amplifying transistor AMP. It is formed in a plane area.
  • the light shielding film 481 blocks light that has passed through the semiconductor substrate 421 of the first-floor pixel substrate 401 and entered the semiconductor substrate 431 .
  • Insulating films 482 are arranged above and below the light shielding film 481 .
  • the insulating film 482 is composed of a single-layer or multi-layer oxide film using silicon oxide, hafnium oxide, zirconium oxide, aluminum oxide, titanium oxide, tantalum oxide, or the like, for example.
  • a vertical trench 483 is formed in a region that does not interfere with elements formed on the front surface side of the semiconductor substrate 431 . are connected to the light shielding film 481 and the insulating film 482 of the .
  • the light shielding film 481 in the semiconductor substrate 431 is connected to the wiring 491A through the embedded metal portion 484 embedded in the vertical trench 483 and the contact wiring 493 thereabove. Voltage is applied.
  • the vertical trench 483 is formed linearly as shown in the X-X' plan view, and is filled with an insulating film 485 except for the buried metal portion 484 connected to the contact wiring 493 .
  • the wiring layer 432 of the second-story pixel substrate 402 is composed of multiple layers of wiring 491 and interlayer insulating films 492 .
  • the wiring layer 432 is composed of four layers of wiring 491 including wirings 491A to 491D and an interlayer insulating film 492, but the number of wiring layers 491 is not limited to four.
  • a wiring 491A' formed in a predetermined region of the lowest layer in the wiring layer 432 is connected to the N-type diffusion layer 444 of the semiconductor substrate 421 of the first-floor pixel substrate 401 through the through via 501, and the contact wiring 502 is connected to the N-type diffusion layer 486 of the semiconductor substrate 431 of the second floor pixel substrate 402 via the .
  • the N-type diffusion layer 444 and the N-type diffusion layer 486 electrically connected via the wiring 491A' constitute the floating diffusion region FD.
  • the solid-state imaging device 1 is configured by stacking the first-level pixel substrate 401 and the second-level pixel substrate 402 . At least a photodiode PD and a transfer transistor TRG provided for each pixel are formed on the first-floor pixel substrate 401 . Other pixel transistors Tr not formed on the first-level pixel substrate 401, specifically, the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL, are formed on the second-level pixel substrate 402. FIG.
  • the light shielding film 481 is arranged inside the semiconductor substrate 431 of the second floor pixel substrate 402 .
  • the light shielding film 481 blocks light that is incident from the rear surface (lower surface in FIG. 18) of the semiconductor substrate 421 , which is the light incident surface, and is incident on the semiconductor substrate 431 of the second-story pixel substrate 402 .
  • the light-shielding film 481 is formed using a metal material, it can block noise such as surge, heat, and electromagnetism, so that the operation of the element can be stabilized.
  • the semiconductor substrate of the first-layer pixel substrate and the semiconductor substrate of the second-layer pixel substrate, which are bonded together face-to-back, are covered almost entirely with a solid layer.
  • the shield layer tends to have a parasitic capacitance with the wiring in the wiring layer of the first-level pixel substrate. If the wiring with the parasitic capacitance is, for example, the control wiring of the transfer transistor TRG, the parasitic capacitance reduces the read speed. Further, for example, if the wiring with the parasitic capacitance is the connection wiring of the floating diffusion region FD, the parasitic capacitance lowers the photoelectric conversion efficiency.
  • the light shielding film 481 is arranged inside the semiconductor substrate 431 of the second-level pixel substrate 402, the parasitic light with the wiring layer 422 of the first-level pixel substrate 401 A free wiring design for the wiring layer 422 of the first floor pixel substrate 401 is possible without worrying about the capacitance.
  • the first floor pixel substrate 401 shown in A of FIG. 19 is manufactured. Specifically, after forming the photodiode PD by forming the N-type semiconductor region 442 on the semiconductor substrate 421 formed of the P-type semiconductor region 441, the transfer transistor TRG, the N-type diffusion layer 444, and , a P-type diffusion layer 445 and the like are formed. An insulating film 551, not shown in FIG. 18, is formed on the front surface of the semiconductor substrate 421. As shown in FIG. A wiring layer 422 including one or more layers of wiring 552 and an interlayer insulating film 451 is formed on the upper surface of the insulating film 551 .
  • the interlayer insulating film 451 is formed of, for example, a silicon oxide film (SiO2).
  • the semiconductor substrate 431 of the second-story pixel substrate 402 is attached to the upper surface of the wiring layer 422 of the first-story pixel substrate 401 using, for example, plasma bonding. Then, as shown in FIG. 19C, the semiconductor substrate 431 is thinned to a predetermined thickness.
  • pixel transistors Tr such as a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL are formed on the thinned upper surface (front surface) of the semiconductor substrate 431.
  • An STI 471 is formed around each pixel transistor Tr to isolate each pixel transistor Tr.
  • a through hole 561 is formed by dry etching or the like at the formation position of the through via 501 that penetrates the semiconductor substrate 431 and electrically connects to the first-floor pixel substrate 401 . It is formed.
  • an insulating film 492A is buried inside the through-hole 561 using, for example, the CVD method, and the insulating film 492A is also formed on the upper side of the semiconductor substrate 431 with a predetermined thickness.
  • the insulating film 492A on the semiconductor substrate 431 is, for example, an SiO2 film and corresponds to part of the interlayer insulating film 492 forming the wiring layer 432.
  • the insulating film 492A above the semiconductor substrate 431 is planarized by CMP (Chemical Mechanical Polishing).
  • a silicon nitride film (SiN) 571 and a silicon oxide film (SiO2) 572 are laminated on the entire upper surface of the planarized insulating film 492A, and then a resist 573 is formed vertically. It is patterned so as to open the formation position of the trench 483 . Then, by performing dry etching using the patterned resist 573 as a mask, a vertical trench 574 is formed to a predetermined depth in the semiconductor substrate 431 .
  • an oxide film 485A is formed on the sidewalls of the vertical trenches 574 in the semiconductor substrate 431 by thermal oxidation or the like.
  • sidewalls 575 are formed on the sidewalls of the vertical trenches 574, and dry etching is performed using the sidewalls 575 as a mask, so that the bottom surface of the vertical trenches 574 has a predetermined depth. further dug up.
  • the sidewalls 575 are made of, for example, a silicon nitride film (SiN).
  • the side walls of the vertical trenches 574 deeper than the side walls 575 are etched in a direction parallel to the planar direction of the semiconductor substrate 431, that is, in the horizontal direction, thereby forming the horizontal trenches 581. is formed.
  • This etching in the horizontal direction can be performed by, for example, crystal anisotropic etching (wet etching) in which an alkaline aqueous solution is injected into the vertical trench 574 and the etching rate differs according to the crystal plane orientation of the semiconductor substrate 431 . can.
  • a silicon (111) substrate is used as the semiconductor substrate 431, and the lateral trench 581 is formed by performing crystal anisotropic etching in which the etching rate of the plane orientation (110) is sufficiently higher than that of the plane orientation (111).
  • the alkaline aqueous solution inorganic solutions such as KOH, NaOH, or CsOH can be applied, and organic solutions such as EDP (ethylenediaminepyrocatechol aqueous solution), N2H4 (hydrazine), NH4OH (ammonium hydroxide), or TMAH can be used. (tetramethylammonium hydroxide) and the like are applicable.
  • Etching in the lateral direction is stopped by the insulating film 492A in the through hole 561 as a stopper. The same applies to the left end of the lateral trench 581 (not shown).
  • sidewalls 575 of vertical trenches 574 are removed using wet etching or the like.
  • an insulating film 482 is formed on the inner peripheral surface (side surface) of the lateral trench 581, and an insulating film 485 is formed on the inner peripheral surface (side surface) of the vertical trench 574. , and a polysilicon 582 is embedded in the inner cavity.
  • the insulating film 482 on the inner peripheral surface of the lateral trench 581 is composed of, for example, an oxide film 482A using the ISSG oxidation method and an oxide film 482B using the atomic layer deposition (ALD) method. consists of two layers.
  • the oxide film 482A is, for example, a silicon oxide film (SiO2)
  • the oxide film 482B is, for example, a hafnium oxide film (HfO2).
  • HfO2 hafnium oxide film
  • other oxide films and film formation methods may be used, or a single layer film may be used.
  • the insulating film 485 is also composed of two layers of oxide films 485A and 485B.
  • the oxide film 485A is, for example, a silicon oxide film
  • the oxide film 485B is, for example, a hafnium oxide film.
  • the silicon oxide film 572 formed on the upper surface of the insulating film 492A is removed by CMP, and the upper surface of the silicon nitride film 571 is planarized.
  • the cavity above the semiconductor substrate 431 of the vertical trench 574 is filled with an insulating film 492B.
  • the insulating film 492B is, for example, an HDP (High Density Plasma) oxide film.
  • the silicon nitride film 571 on the insulating film 492A is removed by wet etching or the like, and then, as shown in FIG. Insulating films 492C are formed by stacking insulating films until the thickness exceeds that of the insulating film 492B.
  • a resist 591 is applied to the upper surface of the insulating film 492C and patterned so that the formation position of the vertical trench 574 is opened. Then, using the patterned resist 591 as a mask, etching is performed to a depth at which the polysilicon 582 in the vertical trench 574 is exposed, and a through hole 592 is formed.
  • the polysilicon 582 within the vertical trenches 574 and lateral trenches 581 is removed.
  • FIG. 22A copper (Cu), tungsten (W), aluminum (Al), or the like is added to the cavities in the vertical trenches 574 and the horizontal trenches 581 after the polysilicon 582 is removed.
  • a metal material is embedded.
  • tungsten is embedded in the vertical trench 574 and the horizontal trench 581 .
  • a light shielding film 481 is formed in the horizontal trench 581 in the semiconductor substrate 431 and an embedded metal portion 484 is formed in the vertical trench 574 .
  • a portion of the vertical trench 574 inside the semiconductor substrate 431 corresponds to the vertical trench 483 in FIG.
  • the metal material in the insulating film 492C above the semiconductor substrate 431 becomes the contact wiring 493.
  • through holes 593 are filled with a metal material such as tungsten (W) to form through vias 501 .
  • a metal material such as tungsten (W)
  • wirings 491A to 491D and an interlayer insulation film 492 are further formed on the insulation film 492C using the dual damascene method or the like to complete the wiring layer 432, and the second-level pixel substrate 402 is completed.
  • the pixel 21 shown in FIG. 18 is completed, which is configured by laminating two substrates, the pixel substrate 401 on the first floor and the pixel substrate 402 on the second floor.
  • the semiconductor substrate 431 of the second-story pixel substrate 402 is attached to the first-story pixel substrate 401, and the amplification transistor AMP is formed on the semiconductor substrate 431.
  • the light shielding film 481 is formed after forming the pixel transistors Tr such as the selection transistor SEL. As a result, it is possible to prevent misalignment between the element to be shielded and the light shielding film 481 .
  • the misalignment of the bonding causes the element to be shielded from light and the light shielding film 481 to be misaligned. may become weaker. According to the manufacturing method described above, it is possible to prevent such positional deviation and avoid deterioration of the light shielding performance.
  • FIG. 23 is a cross-sectional view schematically showing a second structural example of the pixel 21 according to the second embodiment.
  • FIG. 23 portions corresponding to those of the first structural example shown in FIG. 18 are denoted by the same reference numerals, and descriptions of those portions are omitted as appropriate, and different portions will be described. The same applies to the third and subsequent structural examples described below.
  • a layer composed of the light shielding film 481 of the second-story pixel substrate 402 and the insulating films 482 above and below it is embedded in the semiconductor substrate 431 .
  • the layers composed of the light shielding film 481 and the insulating films 482 above and below are arranged so that both upper and lower surfaces thereof are in contact with the same semiconductor substrate 431 .
  • a layer composed of the light shielding film 481 and the insulating films 482 above and below it is formed below the semiconductor substrate 431 .
  • the layer composed of the light shielding film 481 and the insulating films 482 above and below it is in contact with the semiconductor substrate 431 at its upper side and with the interlayer insulating film 451 of the wiring layer 422 of the first-floor pixel substrate 401 at its lower side. are placed in
  • the thickness of the semiconductor substrate 431 can be reduced.
  • the overall thickness of the second-level pixel substrate 402 can be reduced, so that the length (depth) of the through via 501 penetrating the semiconductor substrate 431 and electrically connecting to the first-level pixel substrate 401 is shortened. be able to.
  • parasitic photosensitivity can be suppressed by the light shielding film 481 arranged under the semiconductor substrate 431 of the second-floor pixel substrate 402, as in the first structural example. Further, since the light-shielding film 481 is formed using a metal material, it can block noise such as surge, heat, and electromagnetism, so that the operation of the element can be stabilized.
  • the thickness of the semiconductor substrate 431 can be made thin, and the length (depth) of the through via 501 can be shortened. , the photoelectric conversion efficiency can be improved.
  • FIG. 24 is a cross-sectional view schematically showing a third structural example of the pixel 21 according to the second embodiment.
  • portions corresponding to those of the first structural example shown in FIG. 18 are denoted by the same reference numerals, and descriptions of those portions will be omitted as appropriate, and different portions will be described.
  • a vertical trench 483 is formed from the front surface side of the semiconductor substrate 431 of the second-floor pixel substrate 402, and the embedded metal portion 484 and the insulating film 485 in the vertical trench 483 are semiconductor substrates. It was connected to a light shielding film 481 and an insulating film 482 formed inside the substrate 431 .
  • the vertical trench 483 is used for lateral etching for forming the horizontal trench 581 in which the light shielding film 481 is embedded, as described in the manufacturing method of the first structural example.
  • the vertical trench 483 and the metal portion 484 and the insulating film 485 embedded therein are omitted.
  • a wiring 491A located in the lowest layer of the wiring layer 432 is connected through a through via 601 to the P-type diffusion layer 445, which is a well contact.
  • the cavity in which the layer composed of the light shielding film 481 and the insulating film 482 above and below the light shielding film 481 is embedded uses a through hole opened to form the through via 501. It is formed by lateral etching.
  • the light shielding film 481 arranged in the semiconductor substrate 431 of the second-floor pixel substrate 402 can suppress the parasitic light sensitivity. Further, since the light-shielding film 481 is formed using a metal material, it can block noise such as surge, heat, and electromagnetism, so that the operation of the element can be stabilized.
  • the light shielding film 481 is arranged inside the semiconductor substrate 431 of the second floor pixel substrate 402, there is no need to worry about the parasitic capacitance with the wiring layer 422 of the first floor pixel substrate 401. This enables free wiring design for the wiring layer 422 of the first floor pixel substrate 401 .
  • FIG. 1 structure example A manufacturing method up to the state shown in FIG. 1 structure example. Specifically, after the 1st floor pixel substrate 401 is formed through the steps described in FIGS. 19A to 19D, the pixel transistor Tr is formed on the semiconductor substrate 431 bonded to the 1st floor pixel substrate 401. . Although the contact electrode 447 is formed on the P-type diffusion layer 445 in FIG. 19A of the first structural example, the contact electrode 447 is not formed in FIG. 25A.
  • trenches 661 and 662 are formed at the formation positions of through vias 501 and 601, respectively.
  • the trenches 661 and 662 are formed by dry etching, for example, to a predetermined depth that does not penetrate the semiconductor substrate 431 .
  • the trenches 661 and 662 are filled with an insulating film 492A using, for example, the CVD method, and the insulating film 492A is also formed on the semiconductor substrate 431 to a predetermined thickness. be done.
  • the insulating film 492A on the semiconductor substrate 431 is, for example, an SiO2 film and corresponds to part of the interlayer insulating film 492 forming the wiring layer 432. As shown in FIG.
  • the insulating film 492A on the semiconductor substrate 431 is planarized by CMP.
  • a resist 573 is applied to define the position where the through via 501 is to be formed. It is patterned to open. Then, using the patterned resist 573 as a mask, the semiconductor substrate 431 is dug to a predetermined depth by dry etching to form a vertical trench 671 .
  • an oxide film 485A is formed on the sidewalls of the vertical trenches 671 within the semiconductor substrate 431 by thermal oxidation or the like.
  • sidewalls 672 are formed on the sidewalls of the vertical trenches 671, and dry etching is performed using the sidewalls 672 as a mask, so that the bottom surfaces of the vertical trenches 671 are formed to a predetermined depth. further dug up.
  • the sidewalls 672 are made of, for example, a silicon nitride film (SiN).
  • the side walls of the vertical trenches 671 deeper than the side walls 672 are etched in the direction parallel to the planar direction of the semiconductor substrate 431, that is, in the horizontal direction, thereby forming the horizontal trenches 681.
  • This etching in the lateral direction can be performed by crystal anisotropic etching utilizing the property that the etching rate differs according to the crystal plane orientation, as in the manufacturing method of the first structural example.
  • the lateral etching is stopped by the insulating film 492A in the trench 662 as a stopper. The same applies to the right end of the lateral trench 681 (not shown).
  • sidewalls 672 of vertical trenches 671 are removed using wet etching or the like.
  • an insulating film 482 is formed on the inner peripheral surface (side surface) of the lateral trench 681, and an insulating film 485 is formed on the inner peripheral surface (side surface) of the vertical trench 671. , and polysilicon 682 is buried in the inner cavity.
  • the insulating film 482 on the inner peripheral surface of the lateral trench 681 is composed of two layers, for example, an oxide film 482A using the ISSG oxidation method and an oxide film 482B using the atomic layer deposition method.
  • the oxide film 482A is, for example, a silicon oxide film
  • the oxide film 482B is, for example, a hafnium oxide film.
  • the insulating film 485 is also composed of two layers of oxide films 485A and 485B.
  • the oxide film 485A is, for example, a silicon oxide film
  • the oxide film 485B is, for example, a hafnium oxide film.
  • the silicon oxide film 572 formed on the upper surface of the insulating film 492A is removed by CMP, and the upper surface of the silicon nitride film 571 is planarized.
  • the cavity above the semiconductor substrate 431 of the vertical trench 671 is filled with an insulating film 492B.
  • the insulating film 492B is, for example, an HDP oxide film.
  • the silicon nitride film 571 on the insulating film 492A is removed by wet etching or the like, and then buried in the vertical trench 671 as shown in FIG. Insulating films 492C are formed by stacking insulating films until the thickness exceeds that of the insulating film 492B.
  • a resist 691 is applied on the upper surface of the insulating film 492C and patterned so that the formation position of the vertical trench 671 is opened. Then, using the patterned resist 691 as a mask, etching is performed to a depth where the polysilicon 582 in the vertical trench 671 is exposed, and a through hole 692 is formed.
  • the cavities after the polysilicon 582 is removed are filled with a metal material such as copper, tungsten, or aluminum.
  • a metal material such as copper, tungsten, or aluminum.
  • tungsten is embedded in the cavities within the vertical trenches 671 and the horizontal trenches 681 .
  • a light shielding film 481 is formed in the horizontal trench 681 in the semiconductor substrate 431 and an embedded metal portion 484 is formed in the vertical trench 671 .
  • a resist 701 is applied on the insulating film 492C and patterned so that the formation positions of the through vias 501 and 601 are opened. Then, by performing dry etching using the patterned resist 701 as a mask, through holes 702 and 703 penetrating to the wiring layer 422 of the first-floor pixel substrate 401 are formed. Formation of the through hole 702 removes the embedded metal portion 484 and the insulating film 485 of the vertical trench 671 .
  • each of the through holes 702 and 703 is filled with an insulating film using, for example, the CVD method, and the upper surface of the insulating film 492C is planarized by CMP.
  • a resist 711 is applied on the insulating film 492C and patterned so that the formation positions of the through vias 501 and 601 are opened.
  • through holes 712 and 713 are formed until the N-type diffusion layer 444 and the P-type diffusion layer 445 of the semiconductor substrate 421 of the first-floor pixel substrate 401 are exposed. be.
  • through holes 712 and 713 are filled with a metal material such as tungsten to form through vias 501 and 601 .
  • the wiring layer 432 is completed by further forming the wirings 491A to 491D and the interlayer insulating film 492 on the insulating film 492C, and the second floor pixel substrate 402 is completed.
  • the pixel 21 shown in FIG. 24 is completed, which is configured by laminating two substrates, the pixel substrate 401 on the first floor and the pixel substrate 402 on the second floor.
  • the semiconductor substrate 431 of the second-floor pixel substrate 402 is attached to the first-floor pixel substrate 401, and the amplification transistor AMP is formed on the semiconductor substrate 431.
  • the light shielding film 481 is formed after forming the pixel transistors Tr such as the selection transistor SEL. As a result, it is possible to prevent misalignment between the element to be shielded and the light shielding film 481 .
  • the horizontal trench 681 is formed using the through hole for forming the through via 501 without providing the vertical trench for forming the horizontal trench 681 in which the light shielding film 481 is embedded. can be formed and a light shielding film 481 can be formed.
  • FIG. 29 is a cross-sectional view schematically showing a fourth structural example of the pixel 21 according to the second embodiment.
  • FIG. 29 parts corresponding to those in the first structural example shown in FIG. 18 are denoted by the same reference numerals, and descriptions of those parts are omitted as appropriate, and different parts will be described.
  • the STI 471 for isolating the elements such as the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL are arranged at the same depth. It was formed with thickness (thickness).
  • two regions STI471X and STI471Y are formed, and the STI471X and STI471Y have different depths.
  • the deeper STI 471Y is formed to a position deeper than the layer composed of the light shielding film 481 and the insulating films 482 above and below it. layers are in contact.
  • parasitic photosensitivity can be suppressed by the light shielding film 481 arranged under the semiconductor substrate 431 of the second-floor pixel substrate 402, as in the first structural example. Further, since the light-shielding film 481 is formed using a metal material, it can block noise such as surge, heat, and electromagnetism, so that the operation of the element can be stabilized.
  • the first-level pixel substrate 401 can be used without worrying about the parasitic capacitance with the wiring layer 422 of the first-level pixel substrate 401.
  • a free wiring design becomes possible for the wiring layer 422 of .
  • the pixel 21 of the fourth structural example can be basically manufactured by the same manufacturing method as that of the first structural example.
  • the etching is stopped by the STI 471Y.
  • the STI 471 Y can be used as an etching stopper for forming the lateral trench 581 .
  • FIG. 30 is a cross-sectional view schematically showing a fifth structural example of the pixel 21 according to the second embodiment.
  • portions corresponding to those of the first structural example shown in FIG. 18 are denoted by the same reference numerals, and description of those portions will be omitted as appropriate, and the description will focus on the different portions.
  • the fifth structural example shown in FIG. 30 differs from the first structural example shown in FIG. 18 in the structure of the amplification transistor AMP formed on the front surface side of the semiconductor substrate 431 of the second-story pixel substrate 402 . Therefore, the reset transistor RST and the amplification transistor AMP are shown on the front surface side of the semiconductor substrate 431 in the cross-sectional view on the right side of FIG.
  • the amplifying transistor AMP in the first structural example can be composed of, for example, a MOS transistor having a planar gate electrode.
  • the amplification transistor AMP in the fifth structural example is composed of a MOS transistor having a gate electrode 751 with a dug structure. Accordingly, as shown in the X-X' plan view, the planar arrangement of the amplification transistor AMP and the selection transistor SEL is also changed from that of the first structural example.
  • FIG. 31 is an enlarged cross-sectional view of the vicinity of the gate electrode 751 of the amplification transistor AMP in the fifth structural example.
  • a gate electrode 751 of the amplification transistor AMP is composed of a planar gate portion 751A on the upper surface of the semiconductor substrate 431 and a plurality of dug portions 751B dug into the semiconductor substrate 431 .
  • a gate insulating film 752 is formed on the side and bottom surfaces of the dug portion 751B, and an insulating film 753 is formed between the front surface of the semiconductor substrate 431 and the planar gate portion 751A.
  • the gate insulating film 752 and the insulating film 753 are made of, for example, a silicon oxide film (SiO2).
  • the amplification transistor AMP having the gate electrode 751 of such a dug structure can increase the effective gate width W by creating a current path away from the interface of the insulating film 753, thereby realizing low noise. can be done.
  • parasitic photosensitivity can be suppressed by the light shielding film 481 arranged in the semiconductor substrate 431 of the second-floor pixel substrate 402, as in the first structural example.
  • the light-shielding film 481 is formed using a metal material, it can block noise such as surge, heat, and electromagnetism, so that the operation of the element can be stabilized.
  • the light shielding film 481 is arranged inside the semiconductor substrate 431 of the second floor pixel substrate 402, there is no need to worry about the parasitic capacitance with the wiring layer 422 of the first floor pixel substrate 401. This enables free wiring design for the wiring layer 422 of the first floor pixel substrate 401 .
  • the pixel 21 according to the second embodiment described above includes a first-level pixel substrate 401 (first substrate) including a semiconductor substrate 421 on which at least a photodiode PD provided for each pixel is formed, and an active element such as an amplification transistor AMP. is laminated with a second-level pixel substrate 402 (second substrate) including a semiconductor substrate 431 on which is formed.
  • the pixel 21 has a light shielding film 481 on the semiconductor substrate 431 of the second floor pixel substrate 402 .
  • the light shielding film 481 can suppress the parasitic photosensitivity.
  • the light-shielding film 481 is formed using a metal material, it can block noise such as surge, heat, and electromagnetism, so that the operation of the element can be stabilized.
  • a free wiring design for the wiring layer 422 of the first-level pixel substrate 401 is possible without worrying about the parasitic capacitance with the wiring layer 422 of the first-level pixel substrate 401 .
  • FIG. 32 shows another circuit configuration example that can be employed as the pixel 21 of the pixel array section 11. As shown in FIG. 32
  • the pixel 21 in FIG. 32 has a configuration in which two paired capacitive elements are provided for each pixel, and the paired capacitive elements hold two signals of a reset level and a signal level to be AD-converted.
  • the pixel 21 is configured to include a photodiode PD, a transfer transistor TRG, a floating diffusion region FD, a reset transistor RST, an amplification transistor AMP, an ejection transistor OFG, and a selection transistor SEL. These elements are formed, for example, on the first floor pixel substrate.
  • the pixel 21 includes a current source transistor 801, a current source switch transistor 802, capacitive elements 803 and 804, capacitance selection transistors 805 and 806, a post-stage reset transistor 807, a post-stage amplification transistor 808, and a post-stage selection transistor 809. Configured. These elements are formed, for example, on a second-level pixel substrate.
  • MOS FET N-type MOS transistor
  • the photodiode PD is a photoelectric conversion unit provided in the pixel 21, receives light from the subject, generates and accumulates charges according to the amount of light received by photoelectric conversion.
  • the photodiode PD has an anode terminal grounded and a cathode terminal connected to the floating diffusion region FD via the transfer transistor TRG.
  • the transfer transistor TRG is provided between the photodiode PD and the floating diffusion region FD. transfer to
  • the floating diffusion region FD is a voltage converter that converts the charge transferred from the photodiode PD via the transfer transistor TRG into an electric signal, for example, a voltage signal and outputs the signal.
  • the floating diffusion region FD is also connected to the source of the switching transistor FDG and the gate of the amplifying transistor AMP.
  • the discharge transistor OFG is provided between the power supply voltage VDD and the photodiode PD. When turned on by a discharge signal supplied to the gate, the discharge transistor OFG drains unnecessary charges accumulated in the photodiode PD (constant voltage source VDD).
  • the reset transistor RST When the reset transistor RST is turned on by a reset drive signal supplied to its gate, the charges accumulated in the floating diffusion region FD are discharged to the drain (constant voltage source VDD), resetting the potential of the floating diffusion region FD. . Note that when the reset transistor RST is turned on, the switching transistor FDG is also turned on at the same time, and the additional capacitance subFD is also reset.
  • the switching transistor FDG switches the conversion efficiency by turning on and off the connection between the floating diffusion region FD and the additional capacitance subFD according to the capacitance switching signal supplied to the gate. Specifically, the vertical drive unit 12 turns on the switching transistor FDG to connect the floating diffusion region FD and the additional capacitance subFD, for example, when the incident light has a high illuminance and a large amount of light. As a result, more charges can be accumulated under high illuminance. On the other hand, when the incident light intensity is low and the illuminance is low, the vertical drive unit 12 turns off the switching transistor FDG to disconnect the additional capacitance subFD from the floating diffusion region FD. Thereby, conversion efficiency can be improved.
  • the amplification transistor AMP outputs a signal according to the potential of the floating diffusion region FD. That is, the amplification transistor AMP forms a source follower circuit together with the current source transistor 801, and a signal indicating the level corresponding to the charge accumulated in the floating diffusion region FD is input from the amplification transistor AMP to the select transistor SEL. Output to node 810 .
  • the drain of the amplification transistor AMP is supplied with the power supply voltage VDD during the exposure period performed simultaneously for all pixels, and the voltage (VDD-Vft-Vgs ) is supplied.
  • the voltage Vft is the amount of change in reset feedthrough of the reset transistor RST, and the voltage Vgs is the gate-source voltage of the amplification transistor AMP.
  • a switch 812 for switching between the power supply voltage VDD and the voltage (VDD-Vft-Vgs) is provided, for example, in the vertical driving section 12 .
  • the selection transistor SEL is connected between the connection point between the drain of the current source switch transistor 802 and the capacitance input node 810 and the source of the amplification transistor AMP, and the connection selection signal SW is applied to the gate of the selection transistor SEL. supplied.
  • the selection transistor SEL When the selection transistor SEL is turned on by the connection selection signal SW, the selection transistor SEL becomes conductive and is connected to the subsequent circuit such as the capacitive elements 803 and 804 .
  • the selection transistor SEL is controlled to be ON from immediately before the end of the exposure period until just before the start of readout of each pixel row, and connects the front-stage circuit formed on the first-stage pixel substrate and the rear-stage circuit formed on the second-stage pixel substrate.
  • the selection transistor SEL is controlled to be off during the readout period for reading out the signals held in the pair of capacitive elements 803 and 804, and the front-stage circuit formed on the first-stage pixel substrate is separated from the rear-stage circuit.
  • a current source transistor 801 is a current source transistor that forms a source follower circuit in the preceding stage together with the amplification transistor AMP, and a predetermined bias voltage VB is supplied to the gate.
  • the current source switch transistor 802 is a transistor for turning on and off the current source of the source follower circuit in the previous stage according to the switch signal PC supplied to the gate.
  • the current source switch transistor 802 causes a pair of capacitive elements 803 and 804 to hold (sample and hold) the two signals of the exposure operation and the reset level and the signal level during the global shutter operation performed simultaneously for all pixels. During the holding operation, it is controlled to be on, and the source follower circuit in the preceding stage is turned on. On the other hand, during the reading period in which the signal held in the pair of capacitive elements 803 and 804 is read out, the current source switch transistor 802 is controlled to be turned off, and the source follower circuit in the previous stage is turned off.
  • each of the capacitive elements 803 and 804 is commonly connected to the capacitive input node 810 .
  • the other end of the capacitor 803 is connected to the capacitor selection transistor 805 and the other end of the capacitor 804 is connected to the capacitor selection transistor 806 .
  • Capacitive elements 803 and 804 hold a predetermined voltage level output from amplifying transistor AMP. Assume that the storage capacity of the capacitive element 803 is C1, and the storage capacity of the capacitive element 804 is C2.
  • the capacitance selection transistor 805 selects the capacitance element 803 and connects it to the subsequent stage, and the capacitance selection transistor 806 selects the capacitance element 804 and connects it to the subsequent stage. More specifically, the capacitance selection transistor 805 connects the capacitance element 803 and the post-amplification transistor node 811 when turned on by the selection signal ⁇ r from the vertical driving section 12 . The capacitance selection transistor 806 connects the capacitance element 804 and the post-stage amplification transistor node 811 when turned on by the selection signal ⁇ s from the vertical driving section 12 .
  • the post-stage reset transistor 807 initializes the level of the post-stage amplification transistor node 811 to a predetermined potential VREG when turned on by the post-stage reset signal rstb from the vertical driving section 12 .
  • a potential different from the power supply voltage VDD (for example, a potential lower than the power supply voltage VDD) is set to the potential VREG.
  • the post-amplification transistor 808 forms a source follower circuit together with the constant current source 24 connected via the vertical signal line 23, amplifies the voltage level supplied to the post-amplification transistor node 811, and selects the post-selection transistor 809. output to the vertical signal line 23 via the When turned on by the rear selection signal selb from the vertical driving unit 12, the rear selection transistor 809 outputs the voltage level signal amplified by the rear amplification transistor 808 to the vertical signal line 23 as the pixel signal VSL.
  • the pixels 21 of the pixel array section 11 simultaneously perform the global shutter operation. Specifically, after the discharge transistor OFG is turned on to reset unnecessary charges in the photodiode PD, exposure is started, and charges corresponding to the amount of received light are generated and accumulated in the photodiode PD. Next, before the transfer transistor TRG is turned on to transfer the charge accumulated in the photodiode PD, the reset transistor RST and the switching transistor FDG are turned on to reset the floating diffusion region FD and the additional capacitance subFD.
  • the capacitance selection transistor 805 When the floating diffusion region FD is reset, the capacitance selection transistor 805 is turned on, and the potential of the floating diffusion region FD is read out and held (sampled and held) in the capacitance element 803 as a reset level (P-phase data) signal. .
  • the transfer transistor TRG and the capacitance selection transistor 806 are turned on, the charge accumulated in the photodiode PD is transferred to the floating diffusion region FD, and the potential of the floating diffusion region FD changes to the capacitance as a signal at the signal level (D-phase data). It is held (sampled and held) by element 804 .
  • each pixel 21 is selected row by row in the pixel array section 11, and the reset level and signal level signals held in the capacitive elements 803 and 804 of each pixel 21 are read out to the column processing section 13 row by row.
  • the capacitive elements 803 and 804 are formed on the second-story pixel substrate 52, and the dielectric multilayer film 73 suppresses light incident on the capacitative elements 803 and 804.
  • the capacitive elements 803 and 804 are formed on the second-level pixel substrate 402 , and the light-shielding film 481 suppresses light incident on the capacitive elements 803 and 804 . Therefore, parasitic photosensitivity is suppressed in both the first and second embodiments.
  • the solid-state imaging device 1 includes two substrates, the first-level pixel substrate 51 or 401 as the first substrate and the second-level pixel substrate 52 or 402 as the second substrate. was constructed by stacking
  • the solid-state imaging device 1 can also be configured by stacking three substrates.
  • FIG. 33 shows a schematic configuration example of the solid-state imaging device 1 when configured by stacking three substrates.
  • the solid-state imaging device 1 is configured by laminating three substrates, a first substrate 901, a second substrate 902, and a third substrate 903.
  • a pixel region 913 including a plurality of sensor pixels 912 is formed in the central portion of the first substrate 901 , and the vertical driving section 12 is formed around the pixel region 913 .
  • the sensor pixel 912 corresponds to, for example, a circuit formed on the first floor pixel substrate among the pixel circuits shown in FIG.
  • a readout circuit area 923 including a plurality of readout circuits 922 is formed in the central portion of the second substrate 902 , and the vertical driving section 12 is formed around the readout circuit area 923 .
  • the readout circuit 922 corresponds to, for example, the circuit formed on the second floor pixel substrate among the pixel circuits shown in FIG.
  • the vertical driving unit 12 may be formed only on the first substrate 901 or only on the second substrate 902 .
  • a column processing section 13, a horizontal driving section 14, and a system control section 15 are formed on the third substrate 903.
  • FIG. The first substrate 901 and the second substrate 902, and the second substrate 902 and the third substrate 903 are electrically connected by, for example, through vias or Cu--Cu metal bonding.
  • the solid-state imaging device 1 can be formed with the same chip size as before.
  • the solid-state imaging device 1 it is possible to provide the solid-state imaging device 1 with a smaller chip size.
  • FIG. 34 is a diagram showing a usage example of an image sensor using the solid-state imaging device 1 described above.
  • the solid-state imaging device 1 described above can be used as an image sensor in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-rays, for example, as follows.
  • ⁇ Devices that capture images for viewing purposes, such as digital cameras and mobile devices with camera functions.
  • Devices used for transportation such as in-vehicle sensors that capture images behind, around, and inside the vehicle, surveillance cameras that monitor running vehicles and roads, and ranging sensors that measure the distance between vehicles.
  • Devices used in home appliances such as TVs, refrigerators, air conditioners, etc., to take pictures and operate devices according to gestures ⁇ Endoscopes, devices that perform angiography by receiving infrared light, etc.
  • Equipment used for medical and healthcare purposes such as surveillance cameras for crime prevention and cameras for personal authentication
  • microscopes used for beauty such as microscopes used for beauty
  • Sports such as action cameras and wearable cameras for use in sports ⁇ Cameras, etc. for monitoring the condition of fields and crops , agricultural equipment
  • the technology of the present disclosure is not limited to application to solid-state imaging devices. That is, the technology of the present disclosure can be applied to an image capture unit (photoelectric conversion unit ) can be applied to general electronic equipment that uses a solid-state imaging device.
  • the solid-state imaging device may be formed as a single chip, or may be a module having an imaging function in which an imaging section and a signal processing section or an optical system are packaged together.
  • FIG. 35 is a block diagram showing a configuration example of an imaging device as an electronic device to which the technology of the present disclosure is applied.
  • An imaging device 1000 in FIG. 35 includes an optical unit 1001 including a lens group, a solid-state imaging device (imaging device) 1002 adopting the configuration of the solid-state imaging device 1 in FIG. Processor) circuit 1003 .
  • the imaging apparatus 1000 also includes a frame memory 1004 , a display unit 1005 , a recording unit 1006 , an operation unit 1007 and a power supply unit 1008 .
  • DSP circuit 1003 , frame memory 1004 , display section 1005 , recording section 1006 , operation section 1007 and power supply section 1008 are interconnected via bus line 1009 .
  • the optical unit 1001 captures incident light (image light) from a subject and forms an image on the imaging surface of the solid-state imaging device 1002 .
  • the solid-state imaging device 1002 converts the amount of incident light imaged on the imaging surface by the optical unit 1001 into an electric signal for each pixel, and outputs the electric signal as a pixel signal.
  • the solid-state imaging device 1002 the solid-state imaging device 1 having the pixels 21 according to the first embodiment or the second embodiment described above, that is, the dielectric multilayer film 73 or the light shielding film 481 is provided to reduce the parasitic light sensitivity.
  • a solid-state imaging device with suppressed pixels 21 can be used.
  • a display unit 1005 is composed of a thin display such as an LCD (Liquid Crystal Display) or an organic EL (Electro Luminescence) display, and displays moving images or still images captured by the solid-state imaging device 1002 .
  • a recording unit 1006 records a moving image or still image captured by the solid-state imaging device 1002 in a recording medium such as a hard disk or a semiconductor memory.
  • the operation unit 1007 issues operation commands for various functions of the imaging device 1000 under the user's operation.
  • a power supply unit 1008 appropriately supplies various power supplies as operating power supplies for the DSP circuit 1003, frame memory 1004, display unit 1005, recording unit 1006, and operation unit 1007 to these supply targets.
  • the solid-state imaging device 1 to which the first embodiment or the second embodiment is applied as the solid-state imaging device 1002 parasitic light sensitivity can be suppressed. Therefore, even in the imaging device 100 such as a video camera, a digital still camera, and a camera module for mobile equipment such as a mobile phone, it is possible to block noise such as surge, heat, and electromagnetism, and improve the image quality of the captured image. can.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 36 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an exterior information detection unit 12030, an interior information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 37 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • Forward images acquired by the imaging units 12101 and 12105 are mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 37 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided in the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the course of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the imaging unit 12031 the solid-state imaging device 1 having the pixels 21 according to the above-described first embodiment or second embodiment can be applied.
  • the first conductivity type is P-type
  • the second conductivity type is N-type
  • the solid-state imaging device using electrons as signal charges has been described.
  • the first conductivity type can be N-type
  • the second conductivity type can be P-type
  • each of the semiconductor regions described above can be composed of semiconductor regions of opposite conductivity types.
  • the present disclosure is not limited to application to a solid-state imaging device that detects the distribution of the incident light amount of visible light and images it as an image.
  • solid-state imaging devices physical quantity distribution detectors
  • fingerprint detection sensors that detect the distribution of other physical quantities such as pressure and capacitance and capture images.
  • the technology of the present disclosure is applicable not only to solid-state imaging devices, but also to semiconductor devices in general having other semiconductor integrated circuits.
  • the technique of this disclosure can take the following configurations.
  • a first substrate including a first semiconductor substrate on which at least a photoelectric conversion unit is formed; a second substrate including a second semiconductor substrate on which active devices are formed; At least three layers of a first film using a dielectric material having a first refractive index and a second film using a dielectric material having a second refractive index lower than the first refractive index
  • a photodetector comprising: a dielectric multilayer film configured by alternately stacking the above and arranged between the first semiconductor substrate and the second semiconductor substrate.
  • the first substrate further includes a first wiring layer, The photodetector according to (1), wherein the dielectric multilayer film is arranged between the first wiring layer and the first semiconductor substrate.
  • the first substrate has an insulating film between the first semiconductor substrate and the dielectric multilayer film, and does not include a wiring layer between the first semiconductor substrate and the dielectric multilayer film.
  • the first substrate further includes a first wiring layer and a second wiring layer, The photodetector according to (1), wherein the dielectric multilayer film is arranged between the first wiring layer and the second wiring layer.
  • the photodetector according to (1), wherein the dielectric multilayer film includes at least two layers of a first dielectric multilayer film and a second dielectric multilayer film.
  • the first substrate further includes a first wiring layer and a second wiring layer, The first dielectric multilayer film is arranged between the first semiconductor substrate and the first wiring layer, The photodetector according to (1), wherein the second dielectric multilayer film is arranged between the first wiring layer and the second wiring layer.
  • (11) further comprising a through electrode penetrating through the dielectric multilayer film, The photodetector according to (1), wherein the through electrode is configured to be in contact with the dielectric multilayer film.
  • the dielectric materials of the first film and the second film are composed of any of silicon compounds, polysilicon, amorphous silicon, or metal compounds containing oxides or nitrides (1) to ( 12) The photodetector according to any one of the items.
  • a second substrate including a second semiconductor substrate on which active elements are formed is laminated,
  • the photodetector, wherein the second substrate has a light shielding film on the second semiconductor substrate.
  • the second substrate has an amplification transistor as the active element, The photodetector according to any one of (14) to (18), wherein the amplification transistor has a recessed gate electrode structure. (20) The photodetector according to any one of (14) to (19), wherein the second substrate has, for each pixel, two capacitive elements that hold two signals to be AD-converted.
  • 1 solid-state imaging device 11 pixel array section, 21 pixels, 72 wiring layer, 72A first wiring layer, 72B second wiring layer, 73 dielectric multilayer film, 73A first dielectric multilayer film, 73B second Dielectric multilayer film, 81 semiconductor substrate, 82 wiring layer, 83 insulating film, 91 (91A, 91B) wiring, 92 (92A, 92B) interlayer insulating film, 100 imaging device, 101 first film (high refractive index film) , 102 second film (low refractive index film), 103, 103A through electrode, 104, 104A through electrode, 105 insulating film, 106 insulating film, 111 wiring, 112 interlayer insulating film, 151, 152, 161, 171, 181 through hole, 201 wiring, 202 wiring, 211 contact wiring, 212 contact wiring, 231 recess, 241 insulating film, 251, 271 through electrode, 281 wiring, 301 diffusion layer, 321 to 323 through electrode, 341 insulating

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Abstract

本開示は、２階画素基板への遮蔽効果と耐熱性を両立し、２階画素基板での寄生受光感度を抑制できるようにする光検出装置に関する。 光検出装置は、光電変換部が少なくとも形成された第１半導体基板を含む第１基板と、能動素子が形成された第２半導体基板を含む第２基板と、第１の屈折率を有する誘電体材料を用いた第１の膜と、第１の屈折率よりも低い第２の屈折率を有する誘電体材料を用いた第２の膜とを少なくとも３層以上交互に積層して構成され、第１半導体基板と第２半導体基板との間に配置された誘電体多層膜とを備える。本開示は、例えば入射光を受光して光電変換する画素を備える固体撮像装置等に適用できる。

Description

光検出装置
　本開示は、光検出装置に関し、特に、２階画素基板への遮蔽効果と耐熱性を両立し、２階画素基板での寄生受光感度を抑制できるようにした光検出装置に関する。
　特許文献１には、複数の基板が積層されたCMOSイメージセンサにおいて、上下の基板に形成された素子間での電磁波や熱の伝搬を抑制し、素子の特性劣化を抑制する構造が報告されている。
　特許文献１に記載されている構造のうち、素子層間に導電性材料を含むシールド層を有する構造によれば、光電変換部を有さない基板(以降、２階画素基板と称する)での寄生受光感度(PLS)抑制や、その他電磁ノイズの伝搬を抑制できることが開示されている。また、絶縁層内に微小サイズの高屈折率の構造物を設けた構造によれば、構造物と絶縁層界面で光が全反射することにより光路長が伸びて光が減衰することで、寄生受光感度を抑制できることが開示されている。また、絶縁層の屈折率とシリコン基板の屈折率の中間の屈折率を有する誘電体膜を反射防止部として利用した構造によれば、シリコン基板での反射による混色ノイズを抑制できることが開示されている。
国際公開第２０２０／２６２５８３号
　しかしながら、シールド層に導電性材料として金属を用いた構造では、融点の問題からシールド層形成後に素子形成や活性化のための熱処理ができない。そのため、素子形成後に貼り合わせを行う必要があるが、その場合、リードタイムが長くなるとともに、配線層が増加する。また、シールド層に耐熱性を有する非金属の導電性材料や強磁性体を用いた構造では、反射率および吸収率ともに不十分であり、遮蔽効果が低くなってしまう。微小サイズの高屈折率の構造物で光路長を伸ばした構成では、PLSの抑制効果が不十分であり、反射防止部を設ける構造では、２階画素基板への電磁遮蔽ができない。
　以上のように、２階画素基板への十分な遮蔽効果と耐熱性を両立するシールド層については、改善の余地がある。
　本開示は、このような状況に鑑みてなされたものであり、２階画素基板への遮蔽効果と耐熱性を両立し、２階画素基板での寄生受光感度を抑制できるようにするものである。
　本開示の第１の側面の光検出装置は、
　光電変換部が少なくとも形成された第１半導体基板を含む第１基板と、
　能動素子が形成された第２半導体基板を含む第２基板と、
　第１の屈折率を有する誘電体材料を用いた第１の膜と、前記第１の屈折率よりも低い第２の屈折率を有する誘電体材料を用いた第２の膜とを少なくとも３層以上交互に積層して構成され、前記第１半導体基板と前記第２半導体基板との間に配置された誘電体多層膜と
　を備える。
　本開示の第１の側面においては、光電変換部が少なくとも形成された第１半導体基板を含む第１基板と、能動素子が形成された第２半導体基板を含む第２基板と、第１の屈折率を有する誘電体材料を用いた第１の膜と、前記第１の屈折率よりも低い第２の屈折率を有する誘電体材料を用いた第２の膜とを少なくとも３層以上交互に積層して構成され、前記第１半導体基板と前記第２半導体基板との間に配置された誘電体多層膜とが設けられる。
　本開示の第２の側面の光検出装置は、
　光電変換部が少なくとも形成された第１半導体基板を含む第１基板と、
　能動素子が形成された第２半導体基板を含む第２基板とを積層して構成され、
　前記第２基板は、前記第２半導体基板に遮光膜を有する。
　本開示の第２の側面においては、光電変換部が少なくとも形成された第１半導体基板を含む第１基板と、能動素子が形成された第２半導体基板を含む第２基板とが積層されて構成され、前記第２基板の前記第２半導体基板には遮光膜が設けられる。
　光検出装置は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
本開示の技術を適用した固体撮像装置の概略構成を示す図である。 画素の回路構成例を示す図である。 第１実施の形態における画素の第１構造例を模式的に示した断面図である。 誘電体多層膜のシミュレーション結果を説明する図である。 図４の第１構造例の画素の製造方法を説明する図である。 図４の第１構造例の画素の製造方法を説明する図である。 第１実施の形態における画素の第２構造例を模式的に示した断面図である。 図７の第２構造例の画素の製造方法を説明する図である。 第１実施の形態における画素の第３構造例を模式的に示した断面図である。 図９の第３構造例の画素の製造方法を説明する図である。 第１実施の形態における画素の第４構造例を模式的に示した断面図である。 第１実施の形態における画素の第５構造例を模式的に示した断面図である。 第１実施の形態における画素の第６構造例を模式的に示した断面図である。 第１実施の形態における画素の第７構造例を模式的に示した断面図である。 第１実施の形態における画素の第８構造例を模式的に示した断面図である。 第１実施の形態における画素の第９構造例を模式的に示した断面図である。 図１５の第８構造例及び図１６の第９構造例における画素の製造方法を説明する図である。 第２実施の形態における画素の第１構造例を模式的に示した図である。 図１８の第１構造例の画素の製造方法を説明する図である。 図１８の第１構造例の画素の製造方法を説明する図である。 図１８の第１構造例の画素の製造方法を説明する図である。 図１８の第１構造例の画素の製造方法を説明する図である。 第２実施の形態における画素の第２構造例を模式的に示した断面図である。 第２実施の形態における画素の第３構造例を模式的に示した断面図である。 図２４の第３構造例の画素の製造方法を説明する図である。 図２４の第３構造例の画素の製造方法を説明する図である。 図２４の第３構造例の画素の製造方法を説明する図である。 図２４の第３構造例の画素の製造方法を説明する図である。 第２実施の形態における画素の第４構造例を模式的に示した断面図である。 第２実施の形態における画素の第５構造例を模式的に示した断面図である。 第５構造例における増幅トランジスタのゲート電極近傍を拡大した断面図である 画素のその他の回路構成例を示す図である。 ３枚の基板を積層して構成した場合の固体撮像装置の概略構成例を示す図である。 イメージセンサの使用例を説明する図である。 本開示の技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、添付図面を参照しながら、本開示の技術を実施するための形態（以下、実施の形態という）について説明する。説明は以下の順序で行う。
１．固体撮像装置の概略構成例
２．画素回路構成例
３．画素の第１実施の形態
　３．１　第１実施の形態に係る画素の第１構造例
　３．２　画素の第１構造例の製造方法
　３．３　第１実施の形態に係る画素の第２構造例
　３．４　画素の第２構造例の製造方法
　３．５　第１実施の形態に係る画素の第３構造例
　３．６　画素の第３構造例の製造方法
　３．７　第１実施の形態に係る画素の第４構造例
　３．８　第１実施の形態に係る画素の第５構造例
　３．９　第１実施の形態に係る画素の第６構造例
　３．１０　第１実施の形態に係る画素の第７構造例
　３．１１　第１実施の形態に係る画素の第８構造例
　３．１２　第１実施の形態に係る画素の第９構造例
　３．１３　画素の第８構造例及び第９構造例の製造方法
４．第１実施の形態に係る画素のまとめ
５．画素の第２実施の形態
　５．１　第２実施の形態に係る画素の第１構造例
　５．２　画素の第１構造例の製造方法
　５．３　第２実施の形態に係る画素の第２構造例
　５．４　第２実施の形態に係る画素の第３構造例
　５．５　画素の第３構造例の製造方法
　５．６　第２実施の形態に係る画素の第４構造例
　５．７　第２実施の形態に係る画素の第５構造例
６．第２実施の形態に係る画素のまとめ
７．画素回路のその他の構成例
８．３層基板構成例
９．イメージセンサの使用例
１０．電子機器への適用例
１１．光検出装置全般への適用
１２．移動体への応用例
　なお、以下の説明で参照する図面において、同一又は類似の部分には同一又は類似の符号を付すことにより重複説明を適宜省略する。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる。また、図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれる。
＜１．固体撮像装置の概略構成例＞
　図１は、本開示の技術を適用した固体撮像装置の概略構成を示す図である。
　図１の固体撮像装置１は、例えばX-Yアドレス方式の固体撮像装置の一種であるCMOSイメージセンサの構成を示している。CMOSイメージセンサとは、CMOSプロセスを応用して、または、部分的に使用して製造されるイメージセンサである。
　固体撮像装置１は、画素アレイ部１１と周辺回路部とを備える。周辺回路部は、例えば、垂直駆動部１２、カラム処理部１３、水平駆動部１４、及び、システム制御部１５を備える。
　固体撮像装置１は、さらに、信号処理部１６及びデータ格納部１７を備えている。信号処理部１６及びデータ格納部１７は、画素アレイ部１１、垂直駆動部１２等と同じ基板上に搭載しても構わないし、別の基板上に配置するようにしても構わない。また、信号処理部１６及びデータ格納部１７の各処理は、固体撮像装置１とは別の半導体チップに設けられた外部信号処理部、例えば、DSP（Digital Signal Processor）回路等で実行させてもよい。
　画素アレイ部１１は、複数の画素２１が行方向及び列方向の行列状に２次元配置された構成となっている。ここで、行方向とは、画素アレイ部１１の画素行、すなわち水平方向の配列方向を言い、列方向とは、画素アレイ部１１の画素列、すなわち垂直方向の配列方向を言う。
　画素２１は、受光した光量に応じた電荷を生成しかつ蓄積する光電変換部と、複数の画素トランジスタ（いわゆるMOSトランジスタ）を有する。なお、画素２１の具体的回路構成例については、図２を参照して後述する。
　また、画素アレイ部１１において、画素行ごとに行信号線としての画素駆動配線２２が行方向に沿って配線され、画素列ごとに列信号線としての垂直信号線２３が列方向に沿って配線されている。画素駆動配線２２は、画素２１から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動配線２２について１本の配線として示しているが、１本に限られるものではない。画素駆動配線２２の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。
　垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素を全画素同時あるいは行単位等で駆動する。垂直駆動部１２は、システム制御部１５とともに、画素アレイ部１１の各画素の動作を制御する駆動部を構成している。垂直駆動部１２は、具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する。
　読出し走査系は、画素２１から信号を読み出すために、画素アレイ部１１の画素２１を行単位で順に選択走査する。画素２１から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりも露光時間分だけ先行して掃出し走査を行う。
　この掃出し走査系による掃出し走査により、読出し行の画素２１の光電変換部から不要な電荷が掃き出されることによって各画素２１の光電変換部がリセットされる。そして、この掃出し走査系による不要電荷を掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことを言う。
　読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、画素２１における露光期間となる。
　垂直駆動部１２によって選択走査された画素行の各画素２１から出力される信号は、画素列ごとに垂直信号線２３の各々を通してカラム処理部１３に入力される。カラム処理部１３は、画素アレイ部１１の画素列ごとに、選択行の各画素２１から垂直信号線２３を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
　具体的には、カラム処理部１３は、信号処理として少なくとも、ノイズ除去処理、例えばCDS（Correlated Double Sampling；相関二重サンプリング）処理や、DDS（Double Data Sampling）処理を行う。例えば、CDS処理により、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１３にノイズ除去処理以外に、例えば、AD（アナログ－デジタル）変換機能を持たせ、アナログの画素信号をデジタル信号に変換して出力することも可能である。
　水平駆動部１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３において単位回路ごとに信号処理された画素信号が順番に出力される。
　システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動部１２、カラム処理部１３、及び、水平駆動部１４などの駆動制御を行う。
　信号処理部１６は、少なくとも演算処理機能を有し、カラム処理部１３から出力される画素信号に対して演算処理等の種々の信号処理を行う。データ格納部１７は、信号処理部１６での信号処理に当たって、その処理に必要なデータを一時的に格納する。信号処理部１６において信号処理された画素信号は、所定のフォーマットに変換され、出力部１８から装置外部へ出力される。
＜２．画素回路構成例＞
　図２は、画素アレイ部１１に設けられた１つの画素２１の回路構成例を示す図である。
　この例では、１つの画素２１は、フォトダイオードPD、転送トランジスタTRG、浮遊拡散領域FD、リセットトランジスタRST、増幅トランジスタAMP、及び、選択トランジスタSELを含むように構成される。転送トランジスタTRG、リセットトランジスタRST、増幅トランジスタAMP、及び、選択トランジスタSELは、例えば、N型のMOSトランジスタ（MOS FET）で構成されている。
　フォトダイオードPDは、画素２１に設けられた光電変換部であり、被写体からの光を受光して、その受光量に応じた電荷を光電変換により生成し、蓄積する。フォトダイオードPDは、アノード端子が接地されているとともに、カソード端子が転送トランジスタTRGを介して、浮遊拡散領域FDに接続されている。
　転送トランジスタTRGは、フォトダイオードPDと浮遊拡散領域FDとの間に設けられており、ゲートに供給される転送駆動信号によりオンされたとき、フォトダイオードPDに蓄積されている電荷を浮遊拡散領域FDに転送する。
　浮遊拡散領域FDは、転送トランジスタTRGを介してフォトダイオードPDから転送されてきた電荷を電気信号、例えば電圧信号に変換して出力する電圧変換部である。浮遊拡散領域FDは、リセットトランジスタRSTのソースと増幅トランジスタAMPのゲートにも接続されている。
　リセットトランジスタRSTは、ゲートに供給されるリセット駆動信号によりオンされたとき、浮遊拡散領域FDに蓄積されている電荷がドレイン（定電圧源VDD）に排出され、浮遊拡散領域FDの電位をリセットする。
　増幅トランジスタAMPは、浮遊拡散領域FDの電位に応じた画素信号を出力する。すなわち、増幅トランジスタAMPは、垂直信号線２３を介して接続されている定電流源２４とソースフォロワ回路を構成し、浮遊拡散領域FDに蓄積されている電荷に応じたレベルを示す画素信号VSLが、増幅トランジスタAMPから選択トランジスタSELを介してカラム処理部１３（図１）に出力される。定電流源２４は、例えば、カラム処理部１３に設けられている。
　選択トランジスタSELは、増幅トランジスタAMPのソースと垂直信号線２３との間に接続されており、選択トランジスタSELのゲートには、選択駆動信号が供給される。選択駆動信号により選択トランジスタSELがオンされると、選択トランジスタSELは導通状態となって選択トランジスタSELが設けられている画素２１が選択状態とされる。画素２１が選択状態とされると、増幅トランジスタAMPから出力される画素信号VSLが垂直信号線２３を介してカラム処理部１３に読み出される。
　転送トランジスタTRG、リセットトランジスタRST、及び選択トランジスタSELのゲートに供給される、転送駆動信号、リセット駆動信号、及び選択駆動信号は、図１の画素駆動配線２２に対応する行信号線により、垂直駆動部１２から伝送される。転送駆動信号、リセット駆動信号、及び選択駆動信号は、高レベルの状態がアクティブ状態（オンの状態）となり、低レベルの状態が非アクティブ状態（オフの状態）となるパルス信号である。
　画素２１は、以上のような回路構成を有する。
　なお、図２の回路構成は、画素アレイ部１１に用いることが可能な画素回路の一例であり、他の回路構成を用いることも可能である。例えば、各画素２１は、複数画素で読み出し回路を共有する共有画素構造とすることもできる。画素回路として共有画素構造が採用された場合、例えば、行方向および列方向に２画素ずつの２ｘ２の４画素で、浮遊拡散領域FD、リセットトランジスタRST、増幅トランジスタAMP、及び、選択トランジスタSELを共有し、フォトダイオードPDと転送トランジスタTRGを画素単位に配置する構成を採用することができる。なお、共有単位の画素数は、４画素に限られない。
　以下では、画素２１部分の基板垂直方向の構造について説明する。
＜３．画素の第１実施の形態＞
　初めに、画素２１において、屈折率の異なる２種類の誘電体膜を交互に積層して構成される誘電体多層膜を用いた第１実施の形態について説明する。
＜３．１　第１実施の形態に係る画素の第１構造例＞
　図３は、第１実施の形態における画素２１の第１構造例を模式的に示した断面図である。
　第１構造例の画素２１は、１階画素基板５１と２階画素基板５２の２枚の基板を積層して構成されている。図３の一点鎖線は、１階画素基板５１と２階画素基板５２との接合面を示している。
　１階画素基板５１は、半導体基板７１、配線層７２、及び、誘電体多層膜７３を積層して構成されている。２階画素基板５２は、半導体基板８１と、半導体基板８１の一方の面に形成された配線層８２と、半導体基板８１の他方の面に形成された絶縁膜８３とを積層して構成されている。
　１階画素基板５１については、配線層７２が形成された半導体基板７１の上側の面が、半導体基板７１のおもて面であり、配線層７２が形成された面と反対側の面が、半導体基板７１の裏面であり、光が入射される光入射面である。半導体基板７１の裏面には、必要に応じてカラーフィルタ層やオンチップレンズなどを形成することができる。
　２階画素基板５２については、配線層８２が形成された半導体基板８１の上側の面が、半導体基板８１のおもて面であり、絶縁膜８３が形成された面が、半導体基板８１の裏面である。したがって、１階画素基板５１と２階画素基板５２とは、半導体基板７１のおもて面側と半導体基板８１の裏面側とが貼り合わされた、いわゆるフェイストゥーバックで貼り合わされている。
　半導体基板７１は、半導体材料として例えばシリコン（Si）を用いた基板である。半導体基板７１には、画素単位にフォトダイオードPDが形成されるとともに、配線層７２との界面に、転送トランジスタTRGが形成されている。１階画素基板５１には、転送トランジスタTRGが少なくとも設けられるが、その他の画素トランジスタも形成されてもよい。図３において、転送トランジスタTRGについてはゲート電極のみが図示されている。
　フォトダイオードPDは、例えば、半導体基板７１を構成するP型の半導体領域（Pウェル層）内に、P型と異なる導電型であるN型の半導体領域を形成することにより構成されている。また、半導体基板７１には、例えば、隣接画素との境界部に、画素内のフォトダイオードPDを含む半導体領域を隣接画素と電気的に分離する画素分離部等が形成されているが、図３では省略されている。
　配線層７２は、１層以上の配線９１と層間絶縁膜９２とからなる。配線９１は、例えば、銅（Cu）、タングステン（Ｗ）、アルミニウム（Al）、金（Ａｕ）などの金属や、ホウ素（B）やリン（P）等を高濃度にドーピングした導電性ポリシリコンなどの材料で形成される。層間絶縁膜９２は、例えば、酸化シリコン（SiO2）などで形成される。図３の例では、配線９１が、配線層７２内に２層形成されているが、配線９１は１層でもよく、３層以上でもよい。
　誘電体多層膜７３は、第１の屈折率ｎ１を有する誘電体材料を用いた第１の膜１０１と、第１の屈折率ｎ１よりも低い第２の屈折率ｎ２（ｎ１＞ｎ２）を有する誘電体材料を用いた第２の膜１０２とを交互に積層して構成されている。以下では、簡単のため、屈折率が高い方の第１の膜１０１を高屈折率膜１０１と称し、屈折率が低い方の第２の膜１０２を低屈折率膜１０２と称して説明する。
　図３の例では、交互に積層された高屈折率膜１０１と低屈折率膜１０２の積層数が１２層であるが、誘電体多層膜７３は、少なくとも３層以上積層されて構成されていればよい。誘電体多層膜７３は、平面方向については、画素アレイ部１１の受光領域全面に形成されている。ただし、誘電体多層膜７３は、１階画素基板５１と２階画素基板５２とを電気的に接続する貫通電極１０３および１０４が配置されている領域については開口されている。
　高屈折率膜１０１および低屈折率膜１０２の誘電体材料は、例えば、CVD（Chemical Vapor Deposition）法やスパッタ法、メッキ法などで基板上に成膜可能かつ成膜時の膜厚を正確に制御可能な材料であればよい。また、貫通電極１０３および１０４とのショート不良抑制のため、絶縁性材料を用いることが望ましい。高屈折率膜１０１および低屈折率膜１０２の誘電体材料としては、例えば、SiOx, SiN, SiC等のシリコン化合物、ポリシリコン（polySi）、アモルファスシリコン（a-Si）、または、TiO2, Al2O3, TiN等の酸化物もしくは窒化物を含む金属化合物が使用可能である。これらの誘電体材料は、融点が高く、耐熱性を有している。
　なお、本実施の形態では、誘電体多層膜７３は、屈折率の異なる２種類の膜を交互に積層して構成するが、３種類以上の膜を積層して構成してもよい。
　半導体基板８１は、半導体材料として例えばシリコン（Si）を用いて、例えばP型の半導体領域で構成された基板である。半導体基板８１のおもて面である配線層８２側の面には、複数の画素トランジスタTrが形成されている。これら複数の画素トランジスタTrは、１階画素基板５１に設けられない画素トランジスタである。例えば、１階画素基板５１に形成される画素トランジスタが転送トランジスタTRGのみである場合、リセットトランジスタRST、増幅トランジスタAMP、及び、選択トランジスタSELそれぞれが、画素トランジスタTrとして２階画素基板５２に形成される。また例えば、１階画素基板５１に転送トランジスタTRG及び増幅トランジスタAMPが形成されている場合、リセットトランジスタRST及び選択トランジスタSELそれぞれが、画素トランジスタTrとして、２階画素基板５２に形成される。
　貫通電極１０３は、半導体基板８１および誘電体多層膜７３を貫通し、２階画素基板５２の所定の配線１１１と、１階画素基板５１の半導体基板７１の所定の拡散層（不図示）とを接続している。貫通電極１０３と誘電体多層膜７３との間は、絶縁膜１０５で分離されている。貫通電極１０４は、半導体基板８１および誘電体多層膜７３を貫通し、２階画素基板５２の所定の配線１１１と、１階画素基板５１の所定の配線９１とを接続している。貫通電極１０４と誘電体多層膜７３との間は、絶縁膜１０６で分離されている。
　配線層８２は、１層以上の配線１１１と層間絶縁膜１１２とからなる。図３では、簡単のため、配線１１１の層数を１層としているが、配線層８２内に配線１１１が複数層形成されてもよい。配線１１１は、例えば、銅（Cu）、タングステン（Ｗ）、アルミニウム（Al）、金（Ａｕ）などの材料で形成される。層間絶縁膜１１２は、例えば、酸化シリコン（SiO2）などで形成される。
　半導体基板８１の裏面側（図３の下側）に形成された絶縁膜８３は、例えば、酸化シリコン（SiO2）などで形成される。
　以上のように、固体撮像装置１は、１階画素基板５１と２階画素基板５２を積層して構成される。１階画素基板５１には、画素単位に設けられるフォトダイオードPDと転送トランジスタTRGが少なくとも形成される。２階画素基板５２には、１階画素基板５１に形成されない他の画素トランジスタTrが形成される。１階画素基板５１に形成される画素トランジスタTrが１つのみである場合、その画素トランジスタTrは転送トランジスタTRGとされ、リセットトランジスタRST、増幅トランジスタAMP、及び、選択トランジスタSELは、２階画素基板５２に形成される。
　第１実施の形態の画素２１の第１構造例においては、１階画素基板５１の半導体基板７１と２階画素基板５２の半導体基板８１との間に、高屈折率膜１０１と低屈折率膜１０２を少なくとも３層以上積層して構成した誘電体多層膜７３が配置されている。誘電体多層膜７３は、光入射面である半導体基板７１の裏面（図３の下面）から入射され、配線層７２を通過して２階画素基板５２へ抜けようとする光を反射させる。
　図４は、有効フレネル係数法を用いて誘電体多層膜７３の光反射率を簡易的に見積もった結果を示している。
　発明者は、高屈折率膜１０１として酸化チタン（TiO2）を用いて、低屈折率膜１０２として酸化シリコン（SiO2）を用いて、図４の左側の積層構造図に示されるようにN層（N＞２）で誘電体多層膜７３を構成し、光が垂直に入射した場合の波長ごとの反射率を計算した。なお、屈折率nは波長に依存しないと仮定する。また、高屈折率膜１０１の膜厚は７０nmとし、酸化チタン（TiO2）の屈折率ｎ１は約２．７である。低屈折率膜１０２の膜厚は１４０nmとし、酸化シリコン（SiO2）の屈折率ｎ２は約１．５である。誘電体多層膜７３の上下の膜は、低屈折率膜１０２と同じ酸化シリコン（SiO2）とした。
　図４の右側のグラフは、波長ごとの反射率を計算したシミュレーション結果を示している。
　シミュレーション結果では、シリコンに吸収されにくく２階画素基板５２へ透過しやすい長波長の光、具体的には７３０nm以上の光に対して、高い反射率が得られている。例えば、層数N=9では98%程度、N=11では99%以上の反射率が得られている。すなわち、膜厚と屈折率の組み合わせを制御することで光学バンドギャップが発生し、誘電体多層膜７３が長波長の光に対して高反射率ミラーとして機能することがわかる。なお、高屈折率膜１０１と低屈折率膜１０２の誘電体材料および膜厚の組み合わせは、この限りではない。
　このように、誘電体多層膜７３は、光入射面である半導体基板７１の裏面（図３の下面）から入射され、配線層７２を通過して２階画素基板５２へ抜けようとする光を反射させることができる。これにより、２階画素基板５２への光の透過率を低減させることができるので、２階画素基板５２での寄生受光感度(PLS)を抑制することができる。また、誘電体多層膜７３を構成する誘電体材料は耐熱性を有していることから、遮蔽効果と耐熱性を両立したシールド層を形成することができる。
＜３．２　画素の第１構造例の製造方法＞
　次に、図５および図６を参照して、図４に示した第１構造例の画素２１の製造方法について説明する。
　初めに、図５のAに示されるように、P型の半導体領域で形成された半導体基板７１に対して、N型の半導体領域を形成することによりフォトダイオードPDを形成した後、転送トランジスタTRGが形成される。そして、転送トランジスタTRGを形成した面上に、デュアルダマシン法等を用いて配線９１と層間絶縁膜９２とを交互に積層することにより、配線層７２が形成される。
　次に、図５のBに示されるように、配線層７２の上面に、高屈折率膜１０１および低屈折率膜１０２を交互に積層することにより、誘電体多層膜７３が形成される。高屈折率膜１０１および低屈折率膜１０２の積層数は３層以上とされる。高屈折率膜１０１および低屈折率膜１０２の形成方法としては、例えば、CVD法やスパッタ法、メッキ法など、基板上に成膜可能で、成膜時の膜厚を正確に制御できる方法が採用される。誘電体多層膜７３の上面に、２階画素基板５２の半導体基板８１と接合するための絶縁膜をさらに形成してもよい。
　図５のBに示される状態により、１階画素基板５１が完成する。
　次に、図５のCに示されるように、基板の一方の面に絶縁膜８３が形成された半導体基板８１が用意される。そして、半導体基板８１の絶縁膜８３と、１階画素基板５１の誘電体多層膜７３とが、例えばプラズマ接合などにより接合された後、図５のDに示されるように、半導体基板８１が薄肉化される。なお、半導体基板８１としてSOI（Silicon on Insulator）基板を用いた場合には、薄肉化の工程は省略される。
　上述した例では、１階画素基板５１側の半導体基板７１の配線層７２の上に誘電体多層膜７３を形成したが、図５のEに示されるように、２階画素基板５２側の半導体基板８１の絶縁膜８３の上に誘電体多層膜７３を形成し、１階画素基板５１と接合してもよい。この場合、１階画素基板５１と２階画素基板５２の接合面は、図５のDに示される状態の、誘電体多層膜７３と配線層７２とが接する面となる。
　次に、図６のAに示されるように、１階画素基板５１に貼り合わせた半導体基板８１の上面（おもて面）に、複数の画素トランジスタTrが形成される。これらの画素トランジスタTrは、例えば、リセットトランジスタRST、増幅トランジスタAMP、または、選択トランジスタSELなどに相当する。
　次に、図６のBに示されるように、半導体基板８１及び誘電体多層膜７３を少なくとも貫通する貫通孔１５１および１５２が形成される。貫通孔１５１および１５２は、それぞれ貫通電極１０３および１０４を形成する領域に対応しており、半導体基板８１、誘電体多層膜７３、配線層７２等をエッチングすることにより形成される。例えば、貫通孔１５１は、１階画素基板５１の半導体基板７１に到達する深さまで形成され、貫通孔１５２は、１階画素基板５１の配線層７２の配線９１に到達する深さまで形成される。
　次に、図６のCに示されるように、形成された貫通孔１５１および１５２の内部と、半導体基板８１の画素トランジスタTr形成面の上部に、絶縁膜１１２Aが形成された後、平坦化される。
　次に、図６のDに示されるように、貫通電極１０３および１０４に対応する領域に、絶縁膜１１２Aの上面からドライエッチング等を行うことにより、貫通孔１６１および１６２が形成される。貫通孔１６１および１６２の外周に残った絶縁膜１１２Aの部分が、それぞれ、絶縁膜１０５および１０６に相当する。
　次に、図６のEに示されるように、形成された貫通孔１６１および１６２それぞれの内部に、デュアルダマシン法等を用いて、貫通電極１０３および１０４となる金属材料、例えば、タングステン（Ｗ）や銅（Cu）などが埋め込まれるとともに、貫通孔１６１および１６２それぞれと接続される配線１１１が、絶縁膜１１２Aの上面に形成される。
　最後に、配線１１１の上面に絶縁膜を形成し、配線１１１と層間絶縁膜１１２とからなる配線層８２が形成されることにより、２階画素基板５２が完成し、図４に示した画素構造が完成する。
　以上の第１実施の形態の第１構造例の画素２１の製造方法によれば、誘電体多層膜７３を構成する誘電体材料が耐熱性を有していることから、誘電体多層膜７３を形成した後に、画素トランジスタTr等の能動素子を２階画素基板５２に形成することができる。これにより、プロセスの自由度を向上させることができ、固体撮像装置１を短時間で効率的に製造することができる。
＜３．３　第１実施の形態に係る画素の第２構造例＞
　図７は、第１実施の形態における画素２１の第２構造例を模式的に示した断面図である。
　図７において、図３に示した第１構造例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略し、相違する部分に着目して説明する。以下で後述する第３構造例以降についても同様とする。
　図３に示した第１構造例においては、貫通電極１０３および１０４の外周に、それぞれ、絶縁膜１０５および１０６が形成されていた。
　これに対して、図７の第２構造例では、貫通電極１０３の外周には絶縁膜１０５が形成されておらず、貫通電極１０３と誘電体多層膜７３とが接触して構成されている。貫通電極１０４についても同様に、貫通電極１０４の外周には絶縁膜１０６が形成されておらず、貫通電極１０４と誘電体多層膜７３とが接触して構成されている。
　第２構造例のその他の構造は、上述した第１構造例と同様である。
　以上の画素２１の第２構造例によれば、貫通電極１０３または１０４と、誘電体多層膜７３との間に挿入される絶縁膜１０５および１０６が省略されたことにより、２階画素基板５２への光の進入をさらに防止することができるので、２階画素基板５２での寄生受光感度抑制の効果をさらに高めることができる。
＜３．４　画素の第２構造例の製造方法＞
　次に、図８を参照して、図７に示した第２構造例の画素２１の製造方法について説明する。
　図８のAに示される状態は、第１構造例の画素２１の製造方法で説明した図６のAの状態と同一であり、この状態までは、第１構造例の製造方法と同様に形成される。図８のAに示される状態は、１階画素基板５１が形成された後、半導体基板８１と１階画素基板５１が貼り合わされ、半導体基板８１の上面に、複数の画素トランジスタTrが形成された状態である。
　次に、図８のBに示されるように、半導体基板８１を貫通する貫通孔１７１および１７２が形成される。貫通孔１７１および１７２は、それぞれ貫通電極１０３および１０４を形成する領域に対応し、１階画素基板５１の誘電体多層膜７３に到達する深さまで形成される。
　次に、図８のCに示されるように、形成された貫通孔１７１および１７２の内部と、半導体基板８１の画素トランジスタTr形成面の上部に、絶縁膜１１２Aが形成された後、平坦化される。
　次に、図８のDに示されるように、貫通電極１０３および１０４に対応する領域に、絶縁膜１１２Aの上面からドライエッチング等を行うことにより、貫通孔１８１および１８２が形成される。
　次に、図８のEに示されるように、形成された貫通孔１８１および１８２それぞれの内部に、デュアルダマシン法等を用いて、貫通電極１０３および１０４となる金属材料、例えば、タングステン（Ｗ）や銅（Cu）などが埋め込まれるとともに、貫通孔１８１および１８２それぞれと接続される配線１１１が絶縁膜１１２Aの上面に形成される。
　最後に、配線１１１の上面に絶縁膜を形成し、配線１１１と層間絶縁膜１１２とからなる配線層８２が形成されることにより、２階画素基板５２が完成し、図７に示した画素構造が完成する。
　以上の第１実施の形態の第２構造例の画素２１の製造方法においても、誘電体多層膜７３を形成した後に、画素トランジスタTr等の能動素子を２階画素基板５２に形成することができる。これにより、プロセスの自由度を向上させることができ、固体撮像装置１を短時間で効率的に製造することができる。
＜３．５　第１実施の形態に係る画素の第３構造例＞
　図９は、第１実施の形態における画素２１の第３構造例を模式的に示した断面図である。
　図９の第３構造例では、誘電体多層膜７３内の所定の深さ位置に、配線２０１乃至２０３が埋め込まれている点が、図３に示した第１構造例と異なる。これにより、図３の第１構造例における貫通電極１０３は、貫通電極１０３Aに変更されている。貫通電極１０３Aは、半導体基板８１を貫通して配線２０１に接続されている。同様に、図３の第１構造例における貫通電極１０４は、貫通電極１０４Aに変更されている。貫通電極１０４Aは、半導体基板８１を貫通して配線２０２に接続されている。
　誘電体多層膜７３の層では、貫通電極１０３Aの外周には絶縁膜１０５が形成されておらず、貫通電極１０３Aと誘電体多層膜７３とが接触して構成されている。貫通電極１０４Aについても同様に、貫通電極１０４Aの外周には絶縁膜１０６が形成されておらず、貫通電極１０４Aと誘電体多層膜７３とが接触して構成されている。
　配線２０１は、コンタクト配線２１１により、半導体基板７１の所定の拡散層（不図示）にも接続されている。配線２０２は、コンタクト配線２１２により、配線層７２内の所定の配線９１にも接続されている。
　第３構造例のその他の構造は、上述した第１構造例と同様である。
　以上の画素２１の第３構造例によれば、第１構造例と同様に、２階画素基板５２の半導体基板８１と１階画素基板５１の半導体基板７１との間に誘電体多層膜７３を配置したことにより、寄生受光感度の抑制効果および電磁遮蔽効果を奏することができる。
　また、誘電体多層膜７３内に配線２０１乃至２０３を設けたことにより、貫通電極１０３Aおよび１０４Aのアスペクト比が低減されるので、貫通電極形成の難易度を低下させることができる。さらに、貫通電極１０３Aおよび１０４Aの径を細くすることができるので、面積効率を向上させることができ、固体撮像装置１全体としての総厚を薄くすることができる。
＜３．６　画素の第３構造例の製造方法＞
　次に、図１０を参照して、図９に示した第３構造例の画素２１の製造方法について説明する。
　図１０のAに示されるように、フォトダイオードPD、転送トランジスタTRGが形成された半導体基板７１の配線層７２の上に、最終的に形成される誘電体多層膜７３の一部に相当する誘電体多層膜７３Xが形成される。図８のAの例では、最終的な誘電体多層膜７３全体が１２層で形成されるのに対して、誘電体多層膜７３Xは７層で形成されている。
　次に、図１０のBに示されるように、配線２０１乃至２０３が形成される誘電体多層膜７３Xの領域がエッチングされ、掘り込み部２３１乃至２３３が形成される。
　次に、図１０のCに示されるように、デュアルダマシン法等を用いて、コンタクト配線２１１および２１２と配線２０１乃至２０３が形成される。
　次に、図１０のDに示されるように、配線２０１乃至２０３が形成された層より上面に、残りの高屈折率膜１０１および低屈折率膜１０２が交互に形成され、１階画素基板５１が完成する。
　１階画素基板５１を形成した後の工程は、上述した第１構造例の製造方法と同様である。具体的には、図５のCの工程から図６のEの工程までと同様の工程が実行される。
　以上の第３構造例の画素２１の製造方法においても、誘電体多層膜７３を形成した後に、画素トランジスタTr等の能動素子を２階画素基板５２に形成することができる。これにより、プロセスの自由度を向上させることができ、効率的に短時間で製造することができる。
＜３．７　第１実施の形態に係る画素の第４構造例＞
　図１１は、第１実施の形態における画素２１の第４構造例を模式的に示した断面図である。
　図３に示した第１構造例においては、１階画素基板５１が、半導体基板７１の上に配線層７２が形成され、配線層７２の上に誘電体多層膜７３が形成されていた。換言すれば、半導体基板７１と誘電体多層膜７３との間に、配線層７２が配置される構成とされていた。
　これに対して、図１１の第４構造例においては、１階画素基板５１が、半導体基板７１の上に絶縁膜２４１を介して誘電体多層膜７３が形成され、誘電体多層膜７３の上に配線層７２が形成されている。換言すれば、半導体基板７１と配線層７２との間に、誘電体多層膜７３が配置されている。誘電体多層膜７３と半導体基板７１との間には、絶縁膜２４１が挿入されている。
　図３の第１構造例における貫通電極１０３および１０４は、図１１では貫通電極１０３Aおよび１０４Aに変更されている。貫通電極１０３Aは、２階画素基板５２の半導体基板８１を貫通し、配線層７２の所定の配線９１に接続されている点は共通するが、第４構造例では配線層７２が誘電体多層膜７３よりも２階画素基板５２側に配置されたことにより、貫通電極１０３Aおよび１０４Aのアスペクト比が、第１構造例の貫通電極１０３および１０４よりも低減されている。
　第４構造例では、１階画素基板５１の誘電体多層膜７３を貫通する貫通電極２５１および２５２が設けられている。貫通電極２５１および２５２は、それぞれ、貫通電極１０３Aおよび１０４Aが接続された配線９１とは異なる配線９１と、１階画素基板５１の半導体基板７１とを接続している。
　第４構造例のその他の構造は、上述した第１構造例と同様である。
　以上の画素２１の第４構造例によれば、第１構造例と同様に、２階画素基板５２の半導体基板８１と１階画素基板５１の半導体基板７１との間に誘電体多層膜７３を配置したことにより、寄生受光感度の抑制効果および電磁遮蔽効果を奏することができる。
　また、第４構造例では、貫通電極１０３Aおよび１０４Aのアスペクト比が低減されたことにより、径を細くすることができるので、面積効率を向上させることができる。また、貫通電極形成の難易度を低下させることができる。
　さらに、誘電体多層膜７３が１階画素基板５１の半導体基板７１により近い位置に配置されたことにより、図１１において矢印で示されるように、誘電体多層膜７３による反射が半導体基板７１により近い位置で起こるため、隣接画素への光の漏れ込みを防止し、混色を防止することができる。
＜３．８　第１実施の形態に係る画素の第５構造例＞
　図１２は、第１実施の形態における画素２１の第５構造例を模式的に示した断面図である。
　図１１に示した第４構造例においては、図３の第１構造例と比較して１階画素基板５１の配線層７２と誘電体多層膜７３の配置が入れ替えられ、誘電体多層膜７３が、半導体基板７１と配線層７２との間に形成されていた。
　これに対して、図１２の第５構造例においては、１階画素基板５１に、第１の配線層７２Aと第２の配線層７２Bとが形成され、誘電体多層膜７３が、第１の配線層７２Aと第２の配線層７２Bとの間に形成されている。第１の配線層７２Aは、１層以上の配線９１Aと層間絶縁膜９２Aとを含み、半導体基板７１と誘電体多層膜７３との間に配置されている。第２の配線層７２Bは、１層以上の配線９１Bと層間絶縁膜９２Bとを含み、誘電体多層膜７３と２階画素基板５２の半導体基板８１との間に形成されている。
　貫通電極１０３Aは、２階画素基板５２の所定の配線１１１と、１階画素基板５１の第２の配線層７２Bの所定の配線９１Bとを接続している。貫通電極１０４Aは、２階画素基板５２の所定の配線１１１と、１階画素基板５１の第２の配線層７２Bの所定の配線９１Bとを接続している。貫通電極１０４Aが接続する配線１１１および９１Bは、貫通電極１０３Aが接続する配線１１１および９１Bとは異なる配線である。
　１階画素基板５１には、誘電体多層膜７３を貫通する貫通電極２７１が設けられている。貫通電極２７１は、第１の配線層７２Aの所定の配線９１Aと、第２の配線層７２Bの所定の配線９１Bとを接続している。
　第５構造例においては、画素トランジスタとして、転送トランジスタTRGだけではなく、増幅トランジスタAMPも、１階画素基板５１側に形成されている。図１２では、転送トランジスタTRGの図示は省略されており、増幅トランジスタAMPが図示されている。増幅トランジスタAMPのゲート電極は、第１の配線層７２A内に形成された所定の配線２８１により、半導体基板７１に形成された浮遊拡散領域FD（不図示）と接続されている。
　第５構造例のその他の構造は、上述した第４構造例と同様である。
　以上の画素２１の第５構造例によれば、第４構造例と同様に、２階画素基板５２の半導体基板８１と１階画素基板５１の半導体基板７１との間に誘電体多層膜７３を配置したことにより、寄生受光感度の抑制効果および電磁遮蔽効果を奏することができる。
　また、第５構造例では、貫通電極１０３Aおよび１０４Aのアスペクト比が低減されたことにより、径を細くすることができるので、面積効率を向上させることができる。また、貫通電極形成の難易度を低下させることができる。
　さらに、１階画素基板５１側に、転送トランジスタTRGだけではなく、増幅トランジスタAMPも配置したことにより、半導体基板７１に形成された浮遊拡散領域FDと、増幅トランジスタAMPのゲート電極との配線２８１の配線長を短くすることができるので、光電変換効率を高くすることができる。
＜３．９　第１実施の形態に係る画素の第６構造例＞
　図１３は、第１実施の形態における画素２１の第６構造例を模式的に示した断面図である。
　図１３の第６構造例では、図３に示した第１構造例において１階画素基板５１に形成された配線層７２が絶縁膜２４１に置き換えられている。すなわち、第６構造例では、１階画素基板５１が、配線層７２を含まずに、半導体基板７１と誘電体多層膜７３との間に絶縁膜２４１を配置して構成されている。
　貫通電極１０３は、半導体基板８１および誘電体多層膜７３を貫通し、２階画素基板５２の所定の配線１１１と、１階画素基板５１の半導体基板７１の拡散層３０１とを接続している。貫通電極１０３と誘電体多層膜７３との間には絶縁膜１０５が形成されず、貫通電極１０３と誘電体多層膜７３とが接触している。
　貫通電極１０４は、半導体基板８１および誘電体多層膜７３を貫通し、２階画素基板５２の所定の配線１１１と、１階画素基板５１の転送トランジスタTRGのゲート電極とを接続している。貫通電極１０４と誘電体多層膜７３との間には絶縁膜１０６が形成されず、貫通電極１０４と誘電体多層膜７３とが接触している。
　第６構造例のその他の構造は、上述した第１構造例と同様である。
　以上の画素２１の第６構造例によれば、第１構造例と同様に、２階画素基板５２の半導体基板８１と１階画素基板５１の半導体基板７１との間に誘電体多層膜７３を配置したことにより、寄生受光感度の抑制効果および電磁遮蔽効果を奏することができる。
　また、２階画素基板５２の半導体基板８１と１階画素基板５１の半導体基板７１との間に、誘電体多層膜７３と絶縁膜２４１を有し、配線層７２については省略したことにより、固体撮像装置１全体としての総厚を薄くすることができる。
＜３．１０　第１実施の形態に係る画素の第７構造例＞
　図１４は、第１実施の形態における画素２１の第７構造例を模式的に示した断面図である。
　図１４の第７構造例では、１階画素基板５１の半導体基板７１上に絶縁膜２４１が形成され、絶縁膜２４１の上に第１の誘電体多層膜７３Aおよび第１の配線層７２Aが形成され、第１の配線層７２Aの上に第２の誘電体多層膜７３Bおよび第２の配線層７２Bが形成されている。１階画素基板５１の第２の配線層７２Bと、２階画素基板５２の半導体基板８１の裏面の絶縁膜８３とが接合されている。
　すなわち、上述した第１構造例等においては１層で形成されていた誘電体多層膜７３が、図１４の第７構造例では、第１の誘電体多層膜７３Aと第２の誘電体多層膜７３Bの２層に変更されている。また、上述した第１構造例等においては１層で形成されていた配線層７２が、図１４の第７構造例では、第１の配線層７２Aと第２の配線層７２Bの２層に変更されている。第１の誘電体多層膜７３Aは、半導体基板７１と第１の配線層７２Aとの間に配置され、第２の誘電体多層膜７３Bは、第１の配線層７２Aと第２の配線層７２Bとの間に配置されている。第１の誘電体多層膜７３Aと第２の誘電体多層膜７３Bのそれぞれは、高屈折率膜１０１と低屈折率膜１０２を少なくとも３層以上積層して構成されている。
　貫通電極１０３Aは、２階画素基板５２の所定の配線１１１と、１階画素基板５１の第２の配線層７２Bの所定の配線９１Bとを接続している。貫通電極１０４Aは、２階画素基板５２の所定の配線１１１と、１階画素基板５１の第２の配線層７２Bの所定の配線９１Bとを接続している。貫通電極１０４Aが接続する配線１１１および９１Bは、貫通電極１０３Aが接続する配線１１１および９１Bとは異なる配線である。
　第１の誘電体多層膜７３Aを貫通する貫通電極３２１は、１階画素基板５１の半導体基板７１の所定の拡散層（不図示）と、第１の配線層７２Aの所定の配線９１Aとを接続している。貫通電極３２１と第１の誘電体多層膜７３Aとの間には絶縁膜が形成されず、貫通電極３２１と第１の誘電体多層膜７３Aとが接触している。
　第１の誘電体多層膜７３Aを貫通する貫通電極３２２は、１階画素基板５１の半導体基板７１の所定の拡散層（不図示）と、第１の配線層７２Aの所定の配線９１Aとを接続している。貫通電極３２２と第１の誘電体多層膜７３Aとの間には絶縁膜が形成されず、貫通電極３２２と第１の誘電体多層膜７３Aとが接触している。貫通電極３２１が接続する配線９１Aは、貫通電極３２２が接続する配線９１Aとは異なる配線である。
　第２の誘電体多層膜７３Bを貫通する貫通電極３２３は、第１の配線層７２Aの所定の配線９１Aと、第２の配線層７２Bの所定の配線９１Bとを接続している。貫通電極３２３と第２の誘電体多層膜７３Bとの間には絶縁膜が形成されず、貫通電極３２３と第２の誘電体多層膜７３Bとが接触している。
　第７構造例のその他の構造は、上述した第１構造例と同様である。
　以上の画素２１の第７構造例によれば、第１構造例と同様に、２階画素基板５２の半導体基板８１と１階画素基板５１の半導体基板７１との間に第１の誘電体多層膜７３A及び第２の誘電体多層膜７３Bの２層を配置したことにより、寄生受光感度の抑制効果および電磁遮蔽効果を奏することができる。
　第７構造例においては、誘電体多層膜を第１の誘電体多層膜７３A及び第２の誘電体多層膜７３Bの２層に分けて配置したことにより、第１の誘電体多層膜７３A及び第２の誘電体多層膜７３Bを貫通する貫通電極３２１乃至３２３のアスペクト比が低減される。これにより、貫通電極３２１乃至３２３の径を細くすることができるので、面積効率を向上させることができる。また、貫通電極形成の難易度を低下させることができる。
＜３．１１　第１実施の形態に係る画素の第８構造例＞
　図１５は、第１実施の形態における画素２１の第８構造例を模式的に示した断面図である。
　図３に示した第１構造例においては、誘電体多層膜７３が、画素アレイ部１１の受光領域全面に形成されていた。
　これに対して、図１５の第８構造例においては、誘電体多層膜７３が、平面方向に関して画素アレイ部１１の各画素２１の一部、より具体的には、各画素２１において光入射を抑制したい領域のみに形成されている。光入射を抑制したい領域とは、例えば、２階画素基板５２の半導体基板８１に形成された拡散層に対応する領域などが挙げられる。受光領域全面に形成された第１構造例と比較して、誘電体多層膜７３が形成されていない領域には、配線層７２の層間絶縁膜９２が形成されている。
　第８構造例のその他の構造は、上述した第１構造例と同様である。
　以上の画素２１の第８構造例によれば、第１構造例と同様に、２階画素基板５２の半導体基板８１と１階画素基板５１の半導体基板７１との間の光入射を抑制したい領域に誘電体多層膜７３を配置したことにより、寄生受光感度の抑制効果および電磁遮蔽効果を奏することができる。
　光入射を抑制しなくてもよい領域には誘電体多層膜７３を配置せずに、光を反射させない（２階画素基板５２の半導体基板８１へ透過させる）。これにより、隣接画素への光の漏れ込みを防止し、混色を防止することができる。
＜３．１２　第１実施の形態に係る画素の第９構造例＞
　図１６は、第１実施の形態における画素２１の第９構造例を模式的に示した断面図である。
　図１６の第９構造例は、図１５に示した第８構造例の変形例に相当する。
　図１５に示した第８構造例においては、誘電体多層膜７３が、平面方向に関して画素アレイ部１１の受光領域の一部、より具体的には、画素アレイ部１１の各画素２１において光入射を抑制したい領域のみに対して形成されていた。光入射を抑制しなくてもよい領域については層間絶縁膜９２が形成されていた。
　これに対して、図１６の第９構造例では、各画素２１の光入射を抑制したい領域と、光入射を抑制しなくてもよい領域とで誘電体多層膜７３の積層数が異なり、誘電体多層膜７３が、平面方向に関して、異なる積層数の２つの領域を有している。各画素２１の光入射を抑制しなくてもよい領域では、光入射を抑制したい領域よりも少ない積層数（この例では４層）で誘電体多層膜７３が形成されている。光入射を抑制したい領域よりも少ない積層数で形成された誘電体多層膜７３上の領域には絶縁膜３４１が形成されることにより、積層数の違いによる段差が埋められている。
　第９構造例のその他の構造は、上述した第１構造例と同様である。
　以上の画素２１の第９構造例によれば、第１構造例と同様に、２階画素基板５２の半導体基板８１と１階画素基板５１の半導体基板７１との間の光入射を抑制したい領域に誘電体多層膜７３を配置したことにより、寄生受光感度の抑制効果および電磁遮蔽効果を奏することができる。
　光入射を抑制しなくてもよい領域には、光入射を抑制したい領域よりも少ない積層数で誘電体多層膜７３が配置される。これにより、隣接画素への光の漏れ込みを防止し、混色を防止することができる。
＜３．１３　画素の第８構造例及び第９構造例の製造方法＞
　次に、図１７を参照して、図１５の第８構造例及び図１６の第９構造例における画素２１の製造方法について説明する。
　初めに、図１５の第８構造例における画素２１の製造方法について説明する。
　図１７のAに示される状態は、第１構造例の画素２１の製造方法で説明した図５のBの状態と同一であり、この状態までは、第１構造例の製造方法と同様に形成される。図１７のAに示される状態は、１階画素基板５１の半導体基板７１上に、配線層７２と誘電体多層膜７３が形成された状態である。誘電体多層膜７３の高屈折率膜１０１および低屈折率膜１０２の積層数は、例えば１２層である。
　次に、図１７のBに示されるように、ドライエッチング等を用いて、各画素２１の光入射を抑制したい領域以外の誘電体多層膜７３が除去される。その除去された領域に、図１７のCに示されるように、例えばCVD法を用いて層間絶縁膜９２がさらに積層される。誘電体多層膜７３の上面にも層間絶縁膜９２が形成され、平坦化されることにより、１階画素基板５１が形成される。
　１階画素基板５１が形成された後は、第１構造例の画素２１の製造方法と同様に製造することができる。具体的には、第１構造例で説明した図５のC以降の工程が実行される。例えば、図５のCの工程では、１階画素基板５１の配線層７２の層間絶縁膜９２と、２階画素基板５２側の半導体基板８１の絶縁膜８３とが接合される。２階画素基板５２側の半導体基板８１を接合後、複数の画素トランジスタTr、貫通電極１０３および１０４などが形成され、第８構造例の画素２１が完成する。
　図１６の第９構造例における画素２１を製造する場合には、光入射を十分に抑制可能な積層数の誘電体多層膜７３を、配線層７２上の全面に形成した図１７のAに示される状態から、図１７のDに示される工程が実行される。
　図１７のDに示される工程では、ドライエッチング等を用いて、各画素２１の光入射を抑制したい領域以外の誘電体多層膜７３の一部が部分的に除去される。例えば、誘電体多層膜７３として交互に積層された高屈折率膜１０１および低屈折率膜１０２の１２層のうちの上側の８層が、光入射を抑制したい領域以外の領域において除去される。その除去された領域に、図１７のEに示されるように、例えばプラズマCVD法により、絶縁膜３４１が形成される。１２層で形成された誘電体多層膜７３の上面にも絶縁膜３４１が形成され、平坦化されることにより、１階画素基板５１が形成される。
　１階画素基板５１が形成された後は、第１構造例の画素２１の製造方法と同様に製造することができる。具体的には、第１構造例で説明した図５のC以降の工程が実行される。例えば、１階画素基板５１の誘電体多層膜７３上面の絶縁膜３４１と、２階画素基板５２側の半導体基板８１の絶縁膜８３とが接合される。接合後、複数の画素トランジスタTr、貫通電極１０３および１０４などが形成され、第９構造例の画素２１が完成する。
　以上の第１実施の形態の第８構造例及び第９構造例の画素２１の製造方法においても、誘電体多層膜７３を形成した後に、画素トランジスタTr等の能動素子を２階画素基板５２に形成することができるので、プロセスの自由度を向上させることができ、固体撮像装置１を短時間で効率的に製造することができる。
＜４．第１実施の形態に係る画素のまとめ＞
　上述した第１実施の形態に係る画素２１は、画素単位に設けられるフォトダイオードPDが少なくとも形成された半導体基板７１を含む１階画素基板５１（第１基板）と、画素トランジスタTr等の能動素子が形成された半導体基板８１を含む２階画素基板５２（第２基板）とを積層して構成される。また、画素２１は、２階画素基板５２の半導体基板８１と１階画素基板５１の半導体基板７１との間であって、各画素２１の少なくとも光入射を抑制したい領域に、誘電体多層膜７３を有する。誘電体多層膜７３を構成する誘電体材料は耐熱性を有していることから、誘電体多層膜７３によって、遮蔽効果と耐熱性を両立したシールド層を形成することができる。すなわち、２階画素基板５２での寄生受光感度を抑制することができる。
＜５．画素の第２実施の形態＞
　次に、画素２１において、上述した誘電体多層膜７３とは異なる構造を用いてシールド層を形成した第２実施の形態について説明する。
　第２実施の形態では、半導体基板にシールド層を設けることにより、２階画素基板での寄生受光感度を抑制できるようにした画素構造が採用される。
＜５．１　第２実施の形態に係る画素の第１構造例＞
　図１８は、第２実施の形態における画素２１の第１構造例を模式的に示した図である。
　図１８の右側には、第１構造例の画素２１の断面図が示されており、図１８の左側には、断面図のX-X’線における平面図（以下、X-X’平面図と称する。）と、Y-Y’線における平面図（以下、Y-Y’平面図と称する。）が示されている。
　第１構造例の画素２１は、１階画素基板４０１と２階画素基板４０２の２枚の基板を積層して構成されている。図１８の一点鎖線は、１階画素基板４０１と２階画素基板４０２との接合面を示している。
　１階画素基板４０１は、半導体基板４２１と配線層４２２を積層して構成されている。２階画素基板４０２は、半導体基板４３１と配線層４３２を積層して構成されている。
　１階画素基板４０１については、断面図において配線層４２２が形成された半導体基板４２１の上側の面が、半導体基板４２１のおもて面であり、配線層４２２が形成された面と反対側の面（図１８の下面）が、半導体基板４２１の裏面であり、光が入射される光入射面である。半導体基板４２１の裏面には、必要に応じてカラーフィルタ層やオンチップレンズなどを形成することができる。
　２階画素基板４０２については、断面図において配線層４３２が形成された半導体基板４３１の上側の面が、半導体基板４３１のおもて面であり、１階画素基板５１と接合された面が、半導体基板４３１の裏面である。したがって、１階画素基板４０１と２階画素基板４０２とは、半導体基板４２１のおもて面側と半導体基板４３１の裏面側とが貼り合わされた、いわゆるフェイストゥーバックで貼り合わされている。
　半導体基板４２１は、半導体材料として例えばシリコン（Si）を用いた基板である。半導体基板４２１には、第１導電型の半導体領域であるP型半導体領域（Pウェル層）４４１内に、P型と異なる第２導電型の半導体領域であるN型半導体領域４４２を形成することにより、PN接合を利用したフォトダイオードPDが画素単位に形成されている。
　断面図及びY-Y’平面図に示されるように、半導体基板４２１の隣接画素との境界近傍の画素２１の外周部には、隣接画素と電気的に分離する画素分離部４４３が形成されている。画素分離部４４３は、例えば、酸化シリコン（SiO2）などの絶縁膜、銅（Cu）、タングステン（Ｗ）、アルミニウム（Al）等の金属材料で構成される。
　半導体基板４２１のおもて面である配線層４２２との界面には、高濃度のN型不純物領域であるN型拡散層４４４、および、高濃度のP型不純物領域であるP型拡散層４４５が形成されている。また、転送トランジスタTRGも形成されている。転送トランジスタTRGは、縦型ゲート電極４４６を有する。縦型ゲート電極４４６は、半導体基板４２１の深部に形成されたN型半導体領域４４２に到達する深さまで掘り込まれて形成されている。
　N型拡散層４４４は、浮遊拡散領域FDの一部として機能し、転送トランジスタTRGによって転送された、フォトダイオードPDで生成された電荷が、N型拡散層４４４を介して、２階画素基板４０２へ読み出される。
　P型拡散層４４５は、コンタクト電極４４７を介してP型半導体領域（Pウェル層）４４１に固定電位（例えば、グランドまたは負バイアス）を供給するウェルコンタクトである。
　配線層４２２には、転送トランジスタTRGの縦型ゲート電極４４６やコンタクト電極４４７の他、１層以上の配線と層間絶縁膜４５１とが含まれる。層間絶縁膜４５１は、例えば、シリコン酸化膜（SiO2）などで形成される。図１８では、スペースの都合上、１層以上の配線が省略されている。
　２階画素基板４０２の半導体基板４３１は、半導体材料として例えばシリコン（Si）を用いて、例えばP型の半導体領域で構成された基板である。X-X’平面図に示されるように、半導体基板４３１のおもて面である配線層４３２側の面には、リセットトランジスタRST、増幅トランジスタAMP、及び、選択トランジスタSELそれぞれが形成されている。リセットトランジスタRST、増幅トランジスタAMP、及び、選択トランジスタSELそれぞれの周辺は、STI(Shallow Trench Isolation)４７１により分離されている。
　半導体基板４３１の所定の深さには、例えば、銅（Cu）、タングステン（Ｗ）、アルミニウム（Al）等の金属材料を用いて形成された遮光膜４８１が埋め込まれている。遮光膜４８１は、半導体基板４３１のおもて面側に形成された、MIM(Metal-Insulator-Metal)容量素子等の電荷保持部や、増幅トランジスタAMP等の画素トランジスタを含む素子を覆う位置の平面領域に形成されている。遮光膜４８１は、１階画素基板４０１の半導体基板４２１を通過して、半導体基板４３１に入射されてきた光を遮断する。遮光膜４８１の上下には、絶縁膜４８２が配置されている。絶縁膜４８２は、例えば、酸化シリコン、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタン、酸化タンタルなどを用いた、単層または多層の酸化膜で構成される。
　半導体基板４３１のおもて面側に形成された素子と干渉しない領域には縦トレンチ４８３が形成されており、縦トレンチ４８３内の埋め込み金属部４８４および絶縁膜４８５が、それぞれ、半導体基板４３１内の遮光膜４８１および絶縁膜４８２と接続されている。
　半導体基板４３１内の遮光膜４８１は、縦トレンチ４８３に埋め込まれた埋め込み金属部４８４と、その上部のコンタクト配線４９３を介して、配線４９１Aに接続されており、配線４９１Aから遮光膜４８１に所定の電圧が印加されている。
　縦トレンチ４８３は、X-X’平面図に示されるように直線状に形成され、コンタクト配線４９３と接続される埋め込み金属部４８４を除く内部が絶縁膜４８５で埋め込まれている。
　２階画素基板４０２の配線層４３２は、複数層の配線４９１と層間絶縁膜４９２とで構成されている。図１８の例では、配線層４３２は、配線４９１A乃至４９１Dを含む４層の配線４９１と層間絶縁膜４９２とで構成されているが、配線４９１の層数は４層に限られない。
　配線層４３２内の最下層の所定の領域に形成された配線４９１A’は、貫通ビア５０１を介して１階画素基板４０１の半導体基板４２１のN型拡散層４４４と接続されるとともに、コンタクト配線５０２を介して２階画素基板４０２の半導体基板４３１のN型拡散層４８６と接続されている。配線４９１A’を介して電気的に接続されたN型拡散層４４４及びN型拡散層４８６は、浮遊拡散領域FDを構成する。
　以上のように、固体撮像装置１は、１階画素基板４０１と２階画素基板４０２を積層して構成される。１階画素基板４０１には、画素単位に設けられるフォトダイオードPDと転送トランジスタTRGが少なくとも形成される。２階画素基板４０２には、１階画素基板４０１に形成されない他の画素トランジスタTr、具体的には、リセットトランジスタRST、増幅トランジスタAMP、及び、選択トランジスタSELが形成される。
　第２実施の形態の画素２１の第１構造例においては、２階画素基板４０２の半導体基板４３１内に遮光膜４８１が配置されている。遮光膜４８１は、光入射面である半導体基板４２１の裏面（図１８の下面）から入射され、２階画素基板４０２の半導体基板４３１へ入射された光を遮断する。これにより、半導体基板４３１のおもて面側に形成された素子、特に、浮遊拡散領域FDとしてのN型拡散層４８６や、MIM容量素子等の電荷保持部への光の入射を遮断することができ、寄生受光感度(PLS)を抑制することができる。また、遮光膜４８１は金属材料を用いて形成されていることから、サージ等のノイズ、熱、電磁気も遮断することができるので、素子の動作を安定させることができる。
　例えば、背景技術の特許文献１に記載されている構造のように、フェイストゥーバックで貼り合わせた１階画素基板の半導体基板と２階画素基板の半導体基板との間に、ほぼ一面全部にベタレイアウトにより、金属材料を用いてシールド層を形成した構造では、シールド層が、１階画素基板の配線層内の配線と寄生容量を持ちやすくなる。寄生容量が発生した配線が、例えば、転送トランジスタTRGの制御配線である場合には、寄生容量により、読み出しスピードが低下する。また例えば、寄生容量が発生した配線が、浮遊拡散領域FDの接続配線である場合には、寄生容量により、光電変換効率が低下する。
　第２実施の形態の画素２１の第１構造例においては、２階画素基板４０２の半導体基板４３１の内部に遮光膜４８１が配置されているため、１階画素基板４０１の配線層４２２との寄生容量を気にすることがなく、１階画素基板４０１の配線層４２２について自由な配線設計が可能となる。
＜５．２　画素の第１構造例の製造方法＞
　次に、図１９乃至図２２を参照して、図１８に示した第１構造例の画素２１の製造方法について説明する。
　初めに、図１９のAに示される１階画素基板４０１が製造される。具体的には、P型半導体領域４４１で形成された半導体基板４２１に対して、N型半導体領域４４２を形成することによりフォトダイオードPDを形成した後、転送トランジスタTRG、N型拡散層４４４、および、P型拡散層４４５等が形成される。半導体基板４２１のおもて面には、図１８では図示が省略されていた絶縁膜５５１が形成されている。絶縁膜５５１の上面には、１層以上の配線５５２と層間絶縁膜４５１とを含む配線層４２２が形成される。層間絶縁膜４５１は、例えば、シリコン酸化膜（SiO2）などで形成される。
　次に、図１９のBに示されるように、例えばプラズマ接合などを用いて、２階画素基板４０２の半導体基板４３１が、１階画素基板４０１の配線層４２２の上面に貼り合わされる。そして図１９のCに示されるように、半導体基板４３１が所定の厚みまで薄肉化される。
　次に、図１９のDに示されるように、薄肉化された半導体基板４３１の上面（おもて面）に、リセットトランジスタRST、増幅トランジスタAMP、選択トランジスタSEL等の画素トランジスタTrが形成される。各画素トランジスタTrの周囲にはSTI４７１が形成され、各画素トランジスタTrが分離される。
　次に、図１９のEに示されるように、半導体基板４３１を貫通して１階画素基板４０１と電気的に接続する貫通ビア５０１の形成位置に、貫通孔５６１が、ドライエッチング等を用いて形成される。
　次に、図１９のFに示されるように、貫通孔５６１の内部に例えばCVD法を用いて絶縁膜４９２Aが埋め込まれるとともに、半導体基板４３１の上側にも絶縁膜４９２Aが所定の厚みで形成される。半導体基板４３１上の絶縁膜４９２Aは、例えばSiO2膜であり、配線層４３２を構成する層間絶縁膜４９２の一部に相当する。半導体基板４３１上層の絶縁膜４９２Aは、CMP（Chemical Mechanical Polishing）により平坦化される。
　次に、図２０のAに示されるように、平坦化された絶縁膜４９２Aの上面全面に、シリコン窒化膜（SiN）５７１およびシリコン酸化膜（SiO2）５７２を積層した後、レジスト５７３が、縦トレンチ４８３の形成位置を開口させるようにパターニングされる。そして、パターニングされたレジスト５７３をマスクとしてドライエッチングを行うことにより、縦トレンチ５７４が、半導体基板４３１の所定の深さまで形成される。
　次に、図２０のBに示されるように、レジスト５７３が剥離された後、縦トレンチ５７４の半導体基板４３１内の側壁に、熱酸化法等により酸化膜４８５Aが形成される。
　次に、図２０のCに示されるように、縦トレンチ５７４の側壁に、サイドウォール５７５が形成され、サイドウォール５７５をマスクとしてドライエッチングを行うことにより、縦トレンチ５７４の底面が、所定の深さまでさらに掘り込まれる。サイドウォール５７５は、例えば、シリコン窒化膜（SiN）で形成される。
　次に、図２０のDに示されるように、縦トレンチ５７４のサイドウォール５７５より深い部分の側壁を、半導体基板４３１の平面方向と平行な方向、すなわち横方向へエッチングすることにより、横トレンチ５８１が形成される。この横方向のエッチングは、例えば、縦トレンチ５７４にアルカリ水溶液を注入し、半導体基板４３１の結晶面方位に応じてエッチングレートが異なる性質を利用した結晶異方性エッチング（ウェットエッチング）により行うことができる。例えば、半導体基板４３１としてシリコン（１１１）基板を用い、面方位（１１１）よりも面方位（１１０）のエッチングレートが十分に高くなる結晶異方性エッチングを行うことにより、横トレンチ５８１を形成することができる。アルカリ水溶液としては、無機溶液であればＫＯＨ，ＮａＯＨ，またはＣｓＯＨなどが適用可能であり、有機溶液であればＥＤＰ（エチレンジアミンピロカテコール水溶液），Ｎ2Ｈ4（ヒドラジン），ＮＨ4ＯＨ（水酸化アンモニウム），またはＴＭＡＨ（水酸化テトラメチルアンモニウム）などが適用可能である。横方向のエッチングは、貫通孔５６１内の絶縁膜４９２Aがストッパとなって停止する。不図示の横トレンチ５８１の左端についても同様である。
　次に、図２０のEに示されるように、縦トレンチ５７４のサイドウォール５７５が、ウェットエッチング等を用いて除去される。
　次に、図２０のFに示されるように、横トレンチ５８１の内周面（側面）に絶縁膜４８２を形成するとともに、縦トレンチ５７４の内周面（側面）に絶縁膜４８５を形成した後、さらにその内側の空洞部に、ポリシリコン５８２が埋め込まれる。
　図２０のFの例では、横トレンチ５８１の内周面の絶縁膜４８２が、例えばISSG酸化法を用いた酸化膜４８２Aと、原子層堆積（ALD：Atomic Layer Deposition）法を用いた酸化膜４８２Bの２層で構成されている。酸化膜４８２Aは、例えば、シリコン酸化膜（SiO2）とされ、酸化膜４８２Bは、例えば、ハフニウム酸化膜（HfO2）とされる。絶縁膜４８２の構成としては、その他の酸化膜および成膜方法を用いてもよいし、単層膜でもよい。絶縁膜４８５も、酸化膜４８５Aおよび４８５Bの２層で構成され、酸化膜４８５Aは、例えば、シリコン酸化膜とされ、酸化膜４８５Bは、例えば、ハフニウム酸化膜とされる。
　次に、図２１のAに示されるように、絶縁膜４９２Aの上面に形成されていたシリコン酸化膜５７２がCMPにより除去され、シリコン窒化膜５７１の上面が平坦化される。
　次に、図２１のBに示されるように、縦トレンチ５７４の半導体基板４３１より上方の空洞に、絶縁膜４９２Bが埋め込まれる。絶縁膜４９２Bは、例えば、HDP（High Density Plasma）酸化膜とされる。
　次に、図２１のCに示されるように、絶縁膜４９２A上のシリコン窒化膜５７１がウェットエッチング等を用いて除去された後、図２１のDに示されるように、縦トレンチ５７４に埋め込まれた絶縁膜４９２Bを超える厚みとなるまで絶縁膜が積み増しされることにより、絶縁膜４９２Cが形成される。
　次に、図２１のEに示されるように、絶縁膜４９２Cの上面にレジスト５９１が塗布され、縦トレンチ５７４の形成位置が開口されるようにパターニングされる。そして、パターニングされたレジスト５９１をマスクとして、縦トレンチ５７４内のポリシリコン５８２が露出する深さまでエッチングされ、貫通孔５９２が形成される。
　次に、図２１のFに示されるように、縦トレンチ５７４及び横トレンチ５８１内のポリシリコン５８２が除去される。
　次に、図２２のAに示されるように、ポリシリコン５８２が除去された後の縦トレンチ５７４及び横トレンチ５８１内の空洞に、銅（Cu）、タングステン（Ｗ）、アルミニウム（Al）等の金属材料が埋め込まれる。本実施の形態においては、例えば、タングステンが、縦トレンチ５７４及び横トレンチ５８１内に埋め込まれる。金属材料が埋め込まれることにより、半導体基板４３１内の横トレンチ５８１には遮光膜４８１が形成され、縦トレンチ５７４には埋め込み金属部４８４が形成される。縦トレンチ５７４の半導体基板４３１内部分は、図１８の縦トレンチ４８３に相当する。半導体基板４３１より上側の絶縁膜４９２C内の金属材料は、コンタクト配線４９３となる。
　次に、図２２のBに示されるように、貫通ビア５０１の形成位置を開口させるようにレジスト（不図示）をパターニングした後、ドライエッチングを行うことにより、１階画素基板４０１の半導体基板４２１のN型拡散層４４４まで貫通孔５９３が形成される。
　次に、図２２のCに示されるように、貫通孔５９３に、例えばタングステン（Ｗ）等の金属材料が埋め込まれることにより、貫通ビア５０１が形成される。さらに、絶縁膜４９２Cの上に、デュアルダマシン法等を用いて配線４９１A乃至４９１Dや層間絶縁膜４９２をさらに形成することにより配線層４３２が完成し、２階画素基板４０２が完成する。
　以上により、１階画素基板４０１と２階画素基板４０２の２枚の基板を積層して構成された図１８の画素２１が完成する。
　以上の第２実施の形態の第１構造例の画素２１の製造方法によれば、１階画素基板４０１に２階画素基板４０２の半導体基板４３１を貼り合わせ、半導体基板４３１上に、増幅トランジスタAMP、選択トランジスタSEL等の画素トランジスタTrを形成した後に、遮光膜４８１が形成される。これにより、遮光したい素子と遮光膜４８１の位置ずれを防止することができる。
　逆に言えば、遮光膜４８１を形成した後に、画素トランジスタTr等の素子を形成した半導体基板４３１を貼り合わせると、貼り合わせのずれにより、遮光したい素子と遮光膜４８１の位置ずれが起こり、遮光性が弱くなることがある。上述した製造方法によれば、そのような位置ずれを防止し、遮光性能劣化を回避することができる。
＜５．３　第２実施の形態に係る画素の第２構造例＞
　図２３は、第２実施の形態における画素２１の第２構造例を模式的に示した断面図である。
　図２３において、図１８に示した第１構造例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略し、相違する部分に着目して説明する。以下で後述する第３構造例以降についても同様とする。
　図１８に示した第１構造例では、２階画素基板４０２の遮光膜４８１と、その上下の絶縁膜４８２とからなる層が、半導体基板４３１内に埋め込まれて形成されていた。換言すれば、遮光膜４８１と、その上下の絶縁膜４８２とからなる層は、その上側と下側の両面が同一の半導体基板４３１に接するように配置されていた。
　これに対して、図２３の第２構造例においては、遮光膜４８１と、その上下の絶縁膜４８２とからなる層は、半導体基板４３１の下部に形成されている。換言すれば、遮光膜４８１と、その上下の絶縁膜４８２とからなる層は、その上側は半導体基板４３１に接し、下側は１階画素基板４０１の配線層４２２の層間絶縁膜４５１に接するように配置されている。
　遮光膜４８１を半導体基板４３１の下部に配置した場合、半導体基板４３１の厚みを薄くすることができる。これにより、２階画素基板４０２全体の厚みを薄くすることができるので、半導体基板４３１を貫通して１階画素基板４０１と電気的に接続する貫通ビア５０１の長さ（深さ）を短くすることができる。
　第２構造例のその他の構造は、上述した第１構造例と同様である。
　図２３の第２構造例によれば、第１構造例と同様に、２階画素基板４０２の半導体基板４３１の下部に配置された遮光膜４８１により、寄生受光感度を抑制することができる。また、遮光膜４８１は金属材料を用いて形成されていることから、サージ等のノイズ、熱、電磁気も遮断することができるので、素子の動作を安定させることができる。
　また、遮光膜４８１を２階画素基板４０２の半導体基板４３１の下部に配置したことにより、半導体基板４３１の厚みを薄く構成することができ、貫通ビア５０１の長さ（深さ）が短くなるので、光電変換効率を向上させることができる。
＜５．４　第２実施の形態に係る画素の第３構造例＞
　図２４は、第２実施の形態における画素２１の第３構造例を模式的に示した断面図である。
　図２４において、図１８に示した第１構造例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略し、相違する部分に着目して説明する。
　図１８に示した第１構造例では、２階画素基板４０２の半導体基板４３１のおもて面側から縦トレンチ４８３が形成され、縦トレンチ４８３内の埋め込み金属部４８４および絶縁膜４８５が、半導体基板４３１の内部に形成された遮光膜４８１および絶縁膜４８２に接続されていた。縦トレンチ４８３は、第１構造例の製造方法で説明したように、遮光膜４８１が埋め込まれる横トレンチ５８１を形成するための横方向のエッチングに利用された。
　これに対して、図２４の第３構造例においては、縦トレンチ４８３と、その内部に埋め込まれる金属部４８４および絶縁膜４８５が省略されている。配線層４３２の最下層に位置する配線４９１Aは、貫通ビア６０１を介して、ウェルコンタクトであるP型拡散層４４５と接続されている。
　第３構造例の製造方法については後述するが、遮光膜４８１と、その上下の絶縁膜４８２とからなる層が埋め込まれる空洞は、貫通ビア５０１を形成するために開口される貫通孔を利用した横方向のエッチングにより形成される。
　第３構造例のその他の構造は、上述した第１構造例と同様である。
　図２４の第３構造例によれば、第１構造例と同様に、２階画素基板４０２の半導体基板４３１内に配置された遮光膜４８１により、寄生受光感度を抑制することができる。また、遮光膜４８１は金属材料を用いて形成されていることから、サージ等のノイズ、熱、電磁気も遮断することができるので、素子の動作を安定させることができる。
　また、２階画素基板４０２の半導体基板４３１の内部に遮光膜４８１が配置されているため、１階画素基板４０１の配線層４２２との寄生容量を気にする必要がない。これにより、１階画素基板４０１の配線層４２２について自由な配線設計が可能となる。
＜５．５　画素の第３構造例の製造方法＞
　次に、図２５乃至図２８を参照して、図２４に示した第３構造例の画素２１の製造方法について説明する。
　図２５のAに示される状態、即ち、１階画素基板４０１の上に接合された半導体基板４３１の上面に、増幅トランジスタAMP等の画素トランジスタTrが形成されている状態までの製造方法は、第１構造例と同様である。具体的には、図１９のA乃至Dで説明した各工程により、１階画素基板４０１が形成された後、１階画素基板４０１と接合された半導体基板４３１に、画素トランジスタTrが形成される。第１構造例の図１９のAでは、P型拡散層４４５の上にコンタクト電極４４７が形成されていたが、図２５のAでは、コンタクト電極４４７は形成されない。
　次に、図２５のBに示されるように、貫通ビア５０１および６０１の形成位置に、それぞれ、トレンチ６６１および６６２が形成される。トレンチ６６１および６６２は、例えばドライエッチングにより、半導体基板４３１を貫通しない所定の深さで形成される。
　次に、図２５のCに示されるように、トレンチ６６１および６６２の内部に例えばCVD法を用いて絶縁膜４９２Aが埋め込まれるとともに、半導体基板４３１の上側にも絶縁膜４９２Aが所定の厚みで形成される。半導体基板４３１上の絶縁膜４９２Aは、例えばSiO2膜であり、配線層４３２を構成する層間絶縁膜４９２の一部に相当する。半導体基板４３１上層の絶縁膜４９２Aは、CMPにより平坦化される。
　次に、図２５のDに示されるように、平坦化された絶縁膜４９２Aの上面全面に、シリコン窒化膜５７１およびシリコン酸化膜５７２を積層した後、レジスト５７３が、貫通ビア５０１の形成位置を開口させるようにパターニングされる。そして、パターニングされたレジスト５７３をマスクとして、ドライエッチングにより半導体基板４３１の所定の深さまで掘り込まれ、縦トレンチ６７１が形成される。
　次に、図２５のEに示されるように、レジスト５７３が剥離された後、縦トレンチ６７１の半導体基板４３１内の側壁に、熱酸化法等により酸化膜４８５Aが形成される。
　次に、図２５のFに示されるように、縦トレンチ６７１の側壁に、サイドウォール６７２が形成され、サイドウォール６７２をマスクとしてドライエッチングを行うことにより、縦トレンチ６７１の底面が、所定の深さまでさらに掘り込まれる。サイドウォール６７２は、例えば、シリコン窒化膜（SiN）で形成される。
　次に、図２６のAに示されるように、縦トレンチ６７１のサイドウォール６７２より深い部分の側壁を、半導体基板４３１の平面方向と平行な方向、すなわち横方向へエッチングすることにより、横トレンチ６８１が形成される。この横方向のエッチングは、第１構造例の製造方法と同様に、結晶面方位に応じてエッチングレートが異なる性質を利用した結晶異方性エッチングにより行うことができる。横方向のエッチングは、トレンチ６６２内の絶縁膜４９２Aがストッパとなって停止する。不図示の横トレンチ６８１の右端についても同様である。
　次に、図２６のBに示されるように、縦トレンチ６７１のサイドウォール６７２が、ウェットエッチング等を用いて除去される。
　次に、図２６のCに示されるように、横トレンチ６８１の内周面（側面）に絶縁膜４８２を形成するとともに、縦トレンチ６７１の内周面（側面）に絶縁膜４８５を形成した後、さらにその内側の空洞部に、ポリシリコン６８２が埋め込まれる。
　図２６のCの例では、横トレンチ６８１の内周面の絶縁膜４８２が、例えばISSG酸化法を用いた酸化膜４８２Aと、原子層堆積法を用いた酸化膜４８２Bの２層で構成されている。酸化膜４８２Aは、例えばシリコン酸化膜とされ、酸化膜４８２Bは、例えばハフニウム酸化膜とされる。絶縁膜４８２の構成としては、その他の酸化膜および成膜方法を用いてもよいし、単層膜でもよい。絶縁膜４８５も、酸化膜４８５Aおよび４８５Bの２層で構成され、酸化膜４８５Aは、例えばシリコン酸化膜とされ、酸化膜４８５Bは、例えばハフニウム酸化膜とされる。
　次に、図２６のDに示されるように、絶縁膜４９２Aの上面に形成されていたシリコン酸化膜５７２がCMPにより除去され、シリコン窒化膜５７１の上面が平坦化される。
　次に、図２６のEに示されるように、縦トレンチ６７１の半導体基板４３１より上方の空洞に、絶縁膜４９２Bが埋め込まれる。絶縁膜４９２Bは、例えば、HDP酸化膜とされる。
　次に、図２６のFに示されるように、絶縁膜４９２A上のシリコン窒化膜５７１がウェットエッチング等を用いて除去された後、図２７のAに示されるように、縦トレンチ６７１に埋め込まれた絶縁膜４９２Bを超える厚みとなるまで絶縁膜が積み増しされることにより、絶縁膜４９２Cが形成される。
　次に、図２７のBに示されるように、レジスト６９１が絶縁膜４９２Cの上面に塗布され、縦トレンチ６７１の形成位置が開口されるようにパターニングされる。そして、パターニングされたレジスト６９１をマスクとして、縦トレンチ６７１内のポリシリコン５８２が露出する深さまでエッチングされ、貫通孔６９２が形成される。
　次に、図２７のCに示されるように、縦トレンチ６７１及び横トレンチ６８１内のポリシリコン５８２が除去される。
　次に、図２７のDに示されるように、ポリシリコン５８２が除去された後の空洞に、銅、タングステン、アルミニウム等の金属材料が埋め込まれる。本実施の形態においては、例えば、タングステンが、縦トレンチ６７１及び横トレンチ６８１内の空洞に埋め込まれる。金属材料が埋め込まれることにより、半導体基板４３１内の横トレンチ６８１には遮光膜４８１が形成され、縦トレンチ６７１には埋め込み金属部４８４が形成される。
　次に、図２７のEに示されるように、絶縁膜４９２Cの上にレジスト７０１が塗布され、貫通ビア５０１および６０１の形成位置が開口されるようにパターニングされる。そして、パターニングされたレジスト７０１をマスクとしてドライエッチングを行うことにより、１階画素基板４０１の配線層４２２まで貫通する貫通孔７０２および７０３が形成される。貫通孔７０２の形成により、縦トレンチ６７１の埋め込み金属部４８４および絶縁膜４８５が除去される。
　次に、図２７のFに示されるように、貫通孔７０２および７０３それぞれの内部に、例えばCVD法を用いて絶縁膜が埋め込まれ、絶縁膜４９２Cの上面がCMPにより平坦化される。
　次に、図２８のAに示されるように、絶縁膜４９２Cの上にレジスト７１１が塗布され、貫通ビア５０１および６０１の形成位置が開口されるようにパターニングされる。そして、パターニングされたレジスト７１１をマスクとしてドライエッチングを行うことにより、１階画素基板４０１の半導体基板４２１のN型拡散層４４４およびP型拡散層４４５が露出するまで貫通孔７１２および７１３が形成される。
　次に、図２８のBに示されるように、貫通孔７１２および７１３に、例えばタングステン等の金属材料が埋め込まれることにより、貫通ビア５０１および６０１が形成される。さらに、絶縁膜４９２Cの上に、配線４９１A乃至４９１Dや層間絶縁膜４９２をさらに形成することにより配線層４３２が完成し、２階画素基板４０２が完成する。
　以上により、１階画素基板４０１と２階画素基板４０２の２枚の基板を積層して構成された図２４の画素２１が完成する。
　以上の第２実施の形態の第３構造例の画素２１の製造方法によれば、１階画素基板４０１に２階画素基板４０２の半導体基板４３１を貼り合わせ、半導体基板４３１上に、増幅トランジスタAMP、選択トランジスタSEL等の画素トランジスタTrを形成した後に、遮光膜４８１が形成される。これにより、遮光したい素子と遮光膜４８１の位置ずれを防止することができる。
　第３構造例の画素２１の製造方法によれば、遮光膜４８１が埋め込まれる横トレンチ６８１を形成するための縦トレンチを設けずに、貫通ビア５０１形成用の貫通孔を用いて横トレンチ６８１を形成し、遮光膜４８１を形成することができる。
＜５．６　第２実施の形態に係る画素の第４構造例＞
　図２９は、第２実施の形態における画素２１の第４構造例を模式的に示した断面図である。
　図２９において、図１８に示した第１構造例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略し、相違する部分に着目して説明する。
　図１８に示した第１構造例では、２階画素基板４０２の半導体基板４３１のおもて面側において、リセットトランジスタRST、増幅トランジスタAMP、選択トランジスタSEL等の素子を分離するSTI４７１が、同一深さ（厚み）で形成されていた。
　これに対して、図２９の第４構造例においては、STI４７１XとSTI４７１Yの２つの領域が形成されており、STI４７１XとSTI４７１Yとは深さが異なる。深さが深い方のSTI４７１Yは、遮光膜４８１と、その上下の絶縁膜４８２とからなる層よりも深い位置まで形成され、STI４７１Yの側面には、遮光膜４８１とその上下の絶縁膜４８２とからなる層が接している。
　第４構造例のその他の構造は、上述した第１構造例と同様である。
　図２９の第４構造例によれば、第１構造例と同様に、２階画素基板４０２の半導体基板４３１の下部に配置された遮光膜４８１により、寄生受光感度を抑制することができる。また、遮光膜４８１は金属材料を用いて形成されていることから、サージ等のノイズ、熱、電磁気も遮断することができるので、素子の動作を安定させることができる。
　また、２階画素基板４０２の半導体基板４３１の内部に遮光膜４８１が配置されているので、１階画素基板４０１の配線層４２２との寄生容量を気にすることがなく、１階画素基板４０１の配線層４２２について自由な配線設計が可能となる。
　第４構造例の画素２１は、基本的に第１構造例と同様の製造方法で製造することができる。第１構造例の製造方法で説明した図２０のDの工程、すなわち、半導体基板４３１の横方向へのエッチングにより、横トレンチ５８１を形成する工程において、エッチングは、STI４７１Yにより停止する。第４構造例においては、STI４７１Yを、横トレンチ５８１を形成するエッチングのストッパとして利用することができる。
＜５．７　第２実施の形態に係る画素の第５構造例＞
　図３０は、第２実施の形態における画素２１の第５構造例を模式的に示した断面図である。
　図３０において、図１８に示した第１構造例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略し、相違する部分に着目して説明する。
　図３０の第５構造例は、２階画素基板４０２の半導体基板４３１のおもて面側に形成される増幅トランジスタAMPの構造が、図１８に示した第１構造例と異なる。そのため、図３０右側の断面図の半導体基板４３１のおもて面側には、リセットトランジスタRSTと増幅トランジスタAMPが示されている。
　第１構造例において増幅トランジスタAMPの構造については特に言及しなかったが、第１構造例の増幅トランジスタAMPは、例えば、平面型のゲート電極を有するMOSトランジスタで構成することができる。
　これに対して、第５構造例における増幅トランジスタAMPは、掘り込み構造のゲート電極７５１を有するMOSトランジスタで構成される。これにより、X-X’平面図に示されるように、増幅トランジスタAMP、及び、選択トランジスタSELの平面配置も、第１構造例から変更されている。
　図３１は、第５構造例における増幅トランジスタAMPのゲート電極７５１近傍を拡大した断面図である。
　増幅トランジスタAMPのゲート電極７５１は、半導体基板４３１上面の平面ゲート部７５１Aと、半導体基板４３１内に掘り込まれた複数の掘り込み部７５１Bとで構成される。掘り込み部７５１Bの側面および底面にはゲート絶縁膜７５２が形成され、半導体基板４３１のおもて面と平面ゲート部７５１Aとの間には、絶縁膜７５３が形成されている。ゲート絶縁膜７５２および絶縁膜７５３は、例えば、シリコン酸化膜（SiO2）で形成される。
　このような掘り込み構造のゲート電極７５１を有する増幅トランジスタAMPは、絶縁膜７５３の界面から離れたところに電流パスをつくることで実効ゲート幅Wを増大させることができ、低ノイズを実現することができる。
　第５構造例のその他の構造は、上述した第１構造例と同様である。
　図３０および図３１の第５構造例によれば、第１構造例と同様に、２階画素基板４０２の半導体基板４３１内に配置された遮光膜４８１により、寄生受光感度を抑制することができる。また、遮光膜４８１は金属材料を用いて形成されていることから、サージ等のノイズ、熱、電磁気も遮断することができるので、素子の動作を安定させることができる。
　また、２階画素基板４０２の半導体基板４３１の内部に遮光膜４８１が配置されているため、１階画素基板４０１の配線層４２２との寄生容量を気にする必要がない。これにより、１階画素基板４０１の配線層４２２について自由な配線設計が可能となる。
　さらに、増幅トランジスタAMPとして、掘り込み構造のゲート電極７５１を有するMOSトランジスタを採用したことにより、画素信号のノイズをより低減することができる。
＜６．第２実施の形態に係る画素のまとめ＞
　上述した第２実施の形態に係る画素２１は、画素単位に設けられるフォトダイオードPDが少なくとも形成された半導体基板４２１を含む１階画素基板４０１（第１基板）と、増幅トランジスタAMP等の能動素子が形成された半導体基板４３１を含む２階画素基板４０２（第２基板）とを積層して構成される。また、画素２１は、２階画素基板４０２の半導体基板４３１に遮光膜４８１を有する。この遮光膜４８１により、寄生受光感度を抑制することができる。また、遮光膜４８１は金属材料を用いて形成されていることから、サージ等のノイズ、熱、電磁気も遮断することができるので、素子の動作を安定させることができる。１階画素基板４０１の配線層４２２との寄生容量を気にすることがなく、１階画素基板４０１の配線層４２２について自由な配線設計が可能となる。
＜７．画素回路のその他の構成例＞
　図３２は、画素アレイ部１１の画素２１として採用可能なその他の回路構成例を示している。
　図３２の画素２１は、対となる２つの容量素子を画素毎に設け、それらの一対の容量素子に、AD変換の対象となるリセットレベルおよび信号レベルの２つの信号を保持させる構成を有する。
　具体的には、画素２１は、フォトダイオードPD、転送トランジスタTRG、浮遊拡散領域FD、リセットトランジスタRST、増幅トランジスタAMP、排出トランジスタOFG、及び、選択トランジスタSELを含むように構成される。これらの素子は、例えば、１階画素基板に形成される。
　また、画素２１は、電流源トランジスタ８０１、電流源スイッチトランジスタ８０２、容量素子８０３及び８０４、容量選択トランジスタ８０５及び８０６、後段リセットトランジスタ８０７、後段増幅トランジスタ８０８、並びに、後段選択トランジスタ８０９を含むように構成される。これらの素子は、例えば、２階画素基板に形成される。
　なお、画素２１内の各種の画素トランジスタには、例えば、N型のMOSトランジスタ（MOS FET）を用いることができる。この場合、ゲートに供給される駆動信号により画素トランジスタがオンされたときは、ドレインとソースが接続される閉状態である。
　フォトダイオードPDは、画素２１に設けられた光電変換部であり、被写体からの光を受光して、その受光量に応じた電荷を光電変換により生成し、蓄積する。フォトダイオードPDは、アノード端子が接地されているとともに、カソード端子が転送トランジスタTRGを介して、浮遊拡散領域FDに接続されている。
　転送トランジスタTRGは、フォトダイオードPDと浮遊拡散領域FDとの間に設けられており、ゲートに供給される転送駆動信号によりオンされたとき、フォトダイオードPDに蓄積されている電荷を浮遊拡散領域FDに転送する。
　浮遊拡散領域FDは、転送トランジスタTRGを介してフォトダイオードPDから転送されてきた電荷を電気信号、例えば電圧信号に変換して出力する電圧変換部である。浮遊拡散領域FDは、切替トランジスタFDGのソースと増幅トランジスタAMPのゲートにも接続されている。
　排出トランジスタOFGは、電源電圧VDDとフォトダイオードPDとの間に設けられており、ゲートに供給される排出信号によりオンされたとき、フォトダイオードPDに蓄積されている不要電荷をドレイン（定電圧源VDD）に排出する。
　リセットトランジスタRSTは、ゲートに供給されるリセット駆動信号によりオンされたとき、浮遊拡散領域FDに蓄積されている電荷がドレイン（定電圧源VDD）に排出され、浮遊拡散領域FDの電位をリセットする。なお、リセットトランジスタRSTがオンされるときには、切替トランジスタFDGも同時にオンされ、付加容量subFDもリセットされる。
　切替トランジスタFDGは、ゲートに供給される容量切替信号にしたがい、浮遊拡散領域FDと付加容量subFDとの接続をオンオフし、変換効率を切り替える。具体的には、垂直駆動部１２は、例えば、入射光の光量が多い高照度のとき、切替トランジスタFDGをオンさせ、浮遊拡散領域FDと付加容量subFDを接続する。これにより、高照度時に、より多くの電荷を蓄積することができる。一方、入射光の光量が少ない低照度のときには、垂直駆動部１２は、切替トランジスタFDGをオフして、付加容量subFDを浮遊拡散領域FDから切り離す。これにより、変換効率を上げることができる。
　増幅トランジスタAMPは、浮遊拡散領域FDの電位に応じた信号を出力する。すなわち、増幅トランジスタAMPは、電流源トランジスタ８０１とソースフォロワ回路を構成し、浮遊拡散領域FDに蓄積されている電荷に応じたレベルを示す信号が、増幅トランジスタAMPから選択トランジスタSELを介して容量入力ノード８１０に出力される。増幅トランジスタAMPのドレインには、全画素同時に実行される露光期間中は電源電圧VDDが供給され、一対の容量素子８０３及び８０４に保持された信号を読み出す読み出し期間中は電圧（VDD-Vft-Vgs）が供給される。電圧Vftは、リセットトランジスタRSTのリセットフィードスルーの変動量であり、電圧Vgsは、増幅トランジスタAMPのゲート－ソース間電圧である。電源電圧VDDと電圧（VDD-Vft-Vgs）とを切り替えるスイッチ８１２は、例えば、垂直駆動部１２に設けられている。
　選択トランジスタSELは、電流源スイッチトランジスタ８０２のドレインと容量入力ノード８１０との接続点と、増幅トランジスタAMPのソースとの間に接続されており、選択トランジスタSELのゲートには、接続選択信号SWが供給される。接続選択信号SWにより選択トランジスタSELがオンされると、選択トランジスタSELは導通状態となって、容量素子８０３及び８０４等の後段回路と接続される。選択トランジスタSELは、露光期間終了直前から各画素行の読み出し開始直前までオンに制御され、１階画素基板に形成された前段回路と２階画素基板に形成された後段回路とを接続する。一方、一対の容量素子８０３及び８０４に保持された信号を読み出す読み出し期間中は選択トランジスタSELがオフに制御され、１階画素基板に形成された前段回路が、後段回路から切り離される。
　電流源トランジスタ８０１は、増幅トランジスタAMPとともに前段のソースフォロワ回路を構成する電流源となるトランジスタであり、ゲートには、所定のバイアス電圧VBが供給される。
　電流源スイッチトランジスタ８０２は、ゲートに供給されるスイッチ信号PCにより、前段のソースフォロワ回路の電流源をオンオフするためのトランジスタである。電流源スイッチトランジスタ８０２は、全画素同時に実行されるグローバルシャッタ動作中、具体的には、露光動作とリセットレベルおよび信号レベルの２つの信号を一対の容量素子８０３及び８０４に保持（サンプルホールド）させる保持動作の期間中、オンに制御され、前段のソースフォロア回路がオン状態とされる。一方、一対の容量素子８０３及び８０４に保持された信号を読み出す読み出し期間中は、電流源スイッチトランジスタ８０２がオフに制御され、前段のソースフォロア回路がオフ状態とされる。
　容量素子８０３および８０４それぞれの一端は、容量入力ノード８１０に共通に接続されている。容量素子８０３の他端は容量選択トランジスタ８０５に接続され、容量素子８０４の他端は容量選択トランジスタ８０６に接続されている。容量素子８０３および８０４は、増幅トランジスタAMPから出力される所定の電圧レベルを保持する。容量素子８０３の蓄積容量をC1、容量素子８０４の蓄積容量をC2とする。
　容量選択トランジスタ８０５は、容量素子８０３を選択して後段と接続し、容量選択トランジスタ８０６は、容量素子８０４を選択して後段と接続する。より具体的には、容量選択トランジスタ８０５は、垂直駆動部１２からの選択信号Φrによりオンされたとき、容量素子８０３と後段増幅トランジスタノード８１１とを接続する。容量選択トランジスタ８０６は、垂直駆動部１２からの選択信号Φsによりオンされたとき、容量素子８０４と後段増幅トランジスタノード８１１とを接続する。
　後段リセットトランジスタ８０７は、垂直駆動部１２からの後段リセット信号rstbによりオンされたとき、後段増幅トランジスタノード８１１のレベルを所定の電位VREGに初期化する。電位VREGには、電源電圧VDDと異なる電位（例えば、電源電圧VDDより低い電位）が設定される。
　後段増幅トランジスタ８０８は、垂直信号線２３を介して接続されている定電流源２４とソースフォロワ回路を構成し、後段増幅トランジスタノード８１１に供給される電圧レベルを増幅して、後段選択トランジスタ８０９を介して垂直信号線２３に出力する。後段選択トランジスタ８０９は、垂直駆動部１２からの後段選択信号selbによりオンされたとき、後段増幅トランジスタ８０８により増幅された電圧レベルの信号を画素信号VSLとして垂直信号線２３に出力する。
　図３２の画素２１の動作について、簡単に説明する。
　初めに、画素アレイ部１１の全画素２１が、同時にグローバルシャッタ動作を行う。具体的には、排出トランジスタOFGをオンしてフォトダイオードPDの不要電荷をリセットした後、露光が開始され、受光量に応じた電荷がフォトダイオードPDに生成、蓄積される。次に、転送トランジスタTRGをオンしてフォトダイオードPDの蓄積電荷を転送する前に、リセットトランジスタRSTおよび切替トランジスタFDGがオンされ、浮遊拡散領域FDおよび付加容量subFDがリセットされる。浮遊拡散領域FDのリセットとともに容量選択トランジスタ８０５がオンされて、浮遊拡散領域FDの電位が読み出され、リセットレベル（P相データ）の信号として容量素子８０３に保持される（サンプルホールドされる）。次に、転送トランジスタTRGおよび容量選択トランジスタ８０６がオンされて、フォトダイオードPDの蓄積電荷が浮遊拡散領域FDに転送され、浮遊拡散領域FDの電位が、信号レベル（D相データ）の信号として容量素子８０４に保持される（サンプルホールドされる）。
　次に、画素アレイ部１１の行単位に各画素２１が選択され、各画素２１の容量素子８０３および８０４に保持されたリセットレベル及び信号レベルの信号が、行単位に、カラム処理部１３へ読み出される。
　上述した画素２１の第１実施の形態では、容量素子８０３および８０４が２階画素基板５２に形成され、誘電体多層膜７３によって、容量素子８０３および８０４への光入射が抑制される。画素２１の第２実施の形態では、容量素子８０３および８０４が２階画素基板４０２に形成され、遮光膜４８１によって、容量素子８０３および８０４への光入射が抑制される。従って、第１および第２実施の形態のいずれにおいても、寄生受光感度が抑制される。
＜８．３層基板構成例＞
　上述した第１および第２実施の形態では、固体撮像装置１が、第１基板としての１階画素基板５１または４０１と、第２基板としての２階画素基板５２または４０２の、２枚の基板を積層して構成されていた。
　しかしながら、固体撮像装置１は、３枚の基板を積層して構成することもできる。
　図３３は、３枚の基板を積層して構成した場合の固体撮像装置１の概略構成例を示している。
　固体撮像装置１は、第１基板９０１、第２基板９０２、および、第３基板９０３の３枚の基板を積層して構成されている。
　第１基板９０１には、中央部分に、複数のセンサ画素９１２を含む画素領域９１３が形成されており、画素領域９１３の周囲に、垂直駆動部１２が形成されている。センサ画素９１２は、例えば、図３２に示した画素回路のうち、１階画素基板に形成される回路に相当する。
　第２基板９０２には、中央部分に、複数の読み出し回路９２２を含む読み出し回路領域９２３が形成されており、読み出し回路領域９２３の周囲に、垂直駆動部１２が形成されている。読み出し回路９２２は、例えば、図３２に示した画素回路のうち、２階画素基板に形成される回路に相当する。なお、垂直駆動部１２は、第１基板９０１のみに形成されても、第２基板９０２のみに形成されてもよい。
　第３基板９０３には、カラム処理部１３、水平駆動部１４、及び、システム制御部１５が形成されている。第１基板９０１と第２基板９０２、および、第２基板９０２と第３基板９０３は、例えば、貫通ビアやCu-Cuの金属結合により電気的に接続される。
　以上のように３枚の基板を積層して構成することにより、画素数または画素回路が増大した場合でも、今までと同等のチップサイズで固体撮像装置１を形成することができる。あるいはまた、今までと同等の画素数または画素回路の場合には、チップサイズをより縮小した固体撮像装置１を提供することができる。
＜９．イメージセンサの使用例＞
　図３４は、上述の固体撮像装置１を用いたイメージセンサの使用例を示す図である。
　上述の固体撮像装置１は、イメージセンサとして、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜１０．電子機器への適用例＞
　本開示の技術は、固体撮像装置への適用に限られるものではない。即ち、本開示の技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール形態であってもよい。
　図３５は、本開示の技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
　図３５の撮像装置１０００は、レンズ群などからなる光学部１００１、図１の固体撮像装置１の構成が採用される固体撮像装置（撮像デバイス）１００２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路１００３を備える。また、撮像装置１０００は、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８も備える。DSP回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７および電源部１００８は、バスライン１００９を介して相互に接続されている。
　光学部１００１は、被写体からの入射光（像光）を取り込んで固体撮像装置１００２の撮像面上に結像する。固体撮像装置１００２は、光学部１００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置１００２として、上述した第１実施の形態または第２実施の形態に係る画素２１を有する固体撮像装置１、即ち、誘電体多層膜７３または遮光膜４８１を有することにより寄生受光感度を抑制した画素２１を有する固体撮像装置を用いることができる。
　表示部１００５は、例えば、LCD(Liquid Crystal Display)や有機EL(Electro Luminescence)ディスプレイ等の薄型ディスプレイで構成され、固体撮像装置１００２で撮像された動画または静止画を表示する。記録部１００６は、固体撮像装置１００２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
　操作部１００７は、ユーザによる操作の下に、撮像装置１０００が持つ様々な機能について操作指令を発する。電源部１００８は、DSP回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６および操作部１００７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　上述したように、固体撮像装置１００２として、上述し第１実施の形態または第２実施の形態を適用した固体撮像装置１を用いることで、寄生受光感度を抑制することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置１００においても、サージ等のノイズ、熱、電磁気を遮断し、撮像画像の高画質化を図ることができる。
＜１１．光検出装置全般への適用＞
　上述した例では、本開示の技術を、画像信号を出力する固体撮像装置へ適用した例について説明したが、本開示の技術は、固体撮像装置だけではなく、入射光を受光して光電変換する画素を備える光検出装置全般に適用することができる。例えば、アクティブ光として照射された赤外光を受光し、direct ToF方式またはindirect ToF方式により被写体までの距離を測定する測距システムの受光装置（測距センサ）にも適用することができる。また、CMOS型の固体撮像装置に限らず、CCD(Charge Coupled Device)型の固体撮像装置にも適用することができる。
＜１２．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図３６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３６に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３６の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３７は、撮像部１２０３１の設置位置の例を示す図である。
　図３７では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３７には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、撮像部１２０３１として、上述した第１実施の形態または第２実施の形態に係る画素２１を有する固体撮像装置１を適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、小型化しつつも、より見やすい撮影画像を得ることができたり、距離情報を取得することができる。また、得られた撮影画像や距離情報を用いて、ドライバの疲労を軽減したり、ドライバや車両の安全度を高めることが可能になる。
　上述した例では、第１導電型をP型、第２導電型をN型として、電子を信号電荷とした固体撮像装置について説明したが、本開示は正孔を信号電荷とする固体撮像装置にも適用することができる。すなわち、第１導電型をN型とし、第２導電型をP型として、前述の各半導体領域を逆の導電型の半導体領域で構成することができる。
　また、本開示は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やX線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。
　また、本開示の技術は、固体撮像装置に限らず、他の半導体集積回路を有する半導体装置全般に対して適用可能である。
　本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の技術の要旨を逸脱しない範囲において種々の変更が可能である。
　例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
　なお、本開示の技術は、以下の構成を取ることができる。
（１）
　光電変換部が少なくとも形成された第１半導体基板を含む第１基板と、
　能動素子が形成された第２半導体基板を含む第２基板と、
　第１の屈折率を有する誘電体材料を用いた第１の膜と、前記第１の屈折率よりも低い第２の屈折率を有する誘電体材料を用いた第２の膜とを少なくとも３層以上交互に積層して構成され、前記第１半導体基板と前記第２半導体基板との間に配置された誘電体多層膜と
　を備える光検出装置。
（２）
　前記第１基板は、第１の配線層をさらに含み、
　前記誘電体多層膜は、前記第１の配線層と前記第１半導体基板との間に配置されて構成される
　前記（１）に記載の光検出装置。
（３）
　前記第１基板は、前記第１半導体基板と前記誘電体多層膜との間に絶縁膜を有し、前記第１半導体基板と前記誘電体多層膜との間に配線層を含まずに構成される
　前記（１）に記載の光検出装置。
（４）
　前記第１基板は、第１の配線層と第２の配線層とをさらに含み、
　前記誘電体多層膜は、前記第１の配線層と前記第２の配線層との間に配置されて構成される
　前記（１）に記載の光検出装置。
（５）
　前記誘電体多層膜は、第１の誘電体多層膜と第２の誘電体多層膜の少なくとも２層を含む
　前記（１）に記載の光検出装置。
（６）
　前記第１基板は、第１の配線層と第２の配線層とをさらに含み、
　前記第１の誘電体多層膜は、前記第１半導体基板と前記第１の配線層との間に配置され、
　前記第２の誘電体多層膜は、前記第１の配線層と前記第２の配線層との間に配置されて構成される
　前記（１）に記載の光検出装置。
（７）
　前記第２基板は、AD変換の対象となる２つの信号を保持する２つの容量素子を画素毎に有する
　前記（１）乃至（６）のいずれかに記載の光検出装置。
（８）
　前記誘電体多層膜は、平面方向に関して、各画素の受光領域の一部のみに形成されている
　前記（１）に記載の光検出装置。
（９）
　前記誘電体多層膜は、平面方向に関して、異なる積層数の２つの領域を有する
　前記（１）に記載の光検出装置。
（１０）
　前記第１の膜と前記第２の膜の誘電体材料は、絶縁性材料である
　前記（１）乃至（９）のいずれかに記載の光検出装置。
（１１）
　前記誘電体多層膜を貫通する貫通電極をさらに備え、
　前記貫通電極は、前記誘電体多層膜と接触して構成されている
　前記（１）に記載の光検出装置。
（１２）
　前記誘電体多層膜内の所定の深さ位置に配線をさらに備え、
　前記配線は、前記誘電体多層膜と接触して構成されている
　前記（１）に記載の光検出装置。
（１３）
　前記第１の膜と前記第２の膜の誘電体材料は、シリコン化合物、ポリシリコン、アモルファスシリコン、または、酸化物もしくは窒化物を含む金属化合物のいずれかで構成される
　前記（１）乃至（１２）のいずれかに記載の光検出装置。
（１４）
　光電変換部が少なくとも形成された第１半導体基板を含む第１基板と、
　能動素子が形成された第２半導体基板を含む第２基板とを積層して構成され、
　前記第２基板は、前記第２半導体基板に遮光膜を有する
　光検出装置。
（１５）
　前記遮光膜は、前記第２半導体基板内に配置されている
　前記（１４）に記載の光検出装置。
（１６）
　前記遮光膜は、前記第２半導体基板の下部に前記第１基板の層間絶縁膜と接するように配置されている
　前記（１４）に記載の光検出装置。
（１７）
　前記遮光膜は、結晶異方性エッチングにより形成された横トレンチに金属材料が埋め込まれて構成される
　前記（１４）乃至（１６）のいずれかに記載の光検出装置。
（１８）
　前記横トレンチは、前記第１基板と前記第２基板とを貼り合わせ、前記能動素子を形成した後に前記第２半導体基板に形成された縦トレンチから、前記結晶異方性エッチングにより形成される
　前記（１７）に記載の光検出装置。
（１９）
　前記第２基板は、前記能動素子として増幅トランジスタを有し、
　前記増幅トランジスタは、掘り込み構造のゲート電極構造を有する
　前記（１４）乃至（１８）のいずれかに記載の光検出装置。
（２０）
　前記第２基板は、AD変換の対象となる２つの信号を保持する２つの容量素子を画素毎に有する
　前記（１４）乃至（１９）のいずれかに記載の光検出装置。
　１　固体撮像装置，　１１　画素アレイ部，　２１　画素，　７２　配線層，　７２A　第１の配線層，　７２B　第２の配線層，　７３　誘電体多層膜，　７３A　第１の誘電体多層膜，　７３B　第２の誘電体多層膜，　８１　半導体基板，　８２　配線層，　８３　絶縁膜，　９１(９１A,９１B)　配線，　９２(９２A,９２B)　層間絶縁膜，　１００　撮像装置，　１０１　第１の膜（高屈折率膜），　１０２　第２の膜（低屈折率膜），　１０３,１０３A　貫通電極，　１０４,１０４A　貫通電極，　１０５　絶縁膜，　１０６　絶縁膜，　１１１　配線，　１１２　層間絶縁膜，　１５１,１５２,１６１,１７１,１８１　貫通孔，　２０１　配線，　２０２　配線，　２１１　コンタクト配線，　２１２　コンタクト配線，　２３１　込み部，　２４１　絶縁膜，　２５１,２７１　貫通電極，　２８１　配線，　３０１　拡散層，　３２１乃至３２３　貫通電極，　３４１　絶縁膜，　４２１　半導体基板，　４２２　配線層，　４３１　半導体基板，　４３２　配線層，　４４２　N型半導体領域，　４４３　画素分離部，　４４４　N型拡散層，　４４５　P型拡散層，　４４６　縦型ゲート電極，　４４７　コンタクト電極，　４５１　層間絶縁膜，　４８１　遮光膜，　４８２　絶縁膜，　４８２A　酸化膜，　４８２B　酸化膜，　４８３　縦トレンチ，　４８４　埋め込み金属部，　４８５　絶縁膜，　４８５A　酸化膜，　４８５B　酸化膜，　４８６　N型拡散層，　４９１　配線，　４９１A,４９１A'　配線，　４９２　層間絶縁膜，　４９３　コンタクト配線，　５０１　貫通ビア，　５０２　コンタクト配線，　５５１　絶縁膜，　５５２　配線，　５６１　貫通孔，　５７１　シリコン窒化膜，　５７２　シリコン酸化膜，　５７４　縦トレンチ，　５７５　サイドウォール，　５８１　横トレンチ，　５８２　ポリシリコン，　５９２　貫通孔，　５９３　貫通孔，　６０１　貫通ビア，　６６１　トレンチ，　６６２　トレンチ，　６７１　縦トレンチ，　６７２　サイドウォール，　６８１　横トレンチ，　６８２　ポリシリコン，　６９２　貫通孔，　７０２　貫通孔，　７１２　貫通孔，　７５１　ゲート電極，　７５１A　平面ゲート部，　７５１B　掘り込み部，　１０００　撮像装置，　１００２　固体撮像装置

Claims (20)

  1. 　光電変換部が少なくとも形成された第１半導体基板を含む第１基板と、
    　能動素子が形成された第２半導体基板を含む第２基板と、
    　第１の屈折率を有する誘電体材料を用いた第１の膜と、前記第１の屈折率よりも低い第２の屈折率を有する誘電体材料を用いた第２の膜とを少なくとも３層以上交互に積層して構成され、前記第１半導体基板と前記第２半導体基板との間に配置された誘電体多層膜と
    　を備える光検出装置。
  2. 　前記第１基板は、第１の配線層をさらに含み、
    　前記誘電体多層膜は、前記第１の配線層と前記第１半導体基板との間に配置されて構成される
    　請求項１に記載の光検出装置。
  3. 　前記第１基板は、前記第１半導体基板と前記誘電体多層膜との間に絶縁膜を有し、前記第１半導体基板と前記誘電体多層膜との間に配線層を含まずに構成される
    　請求項１に記載の光検出装置。
  4. 　前記第１基板は、第１の配線層と第２の配線層とをさらに含み、
    　前記誘電体多層膜は、前記第１の配線層と前記第２の配線層との間に配置されて構成される
    　請求項１に記載の光検出装置。
  5. 　前記誘電体多層膜は、第１の誘電体多層膜と第２の誘電体多層膜の少なくとも２層を含む
    　請求項１に記載の光検出装置。
  6. 　前記第１基板は、第１の配線層と第２の配線層とをさらに含み、
    　前記第１の誘電体多層膜は、前記第１半導体基板と前記第１の配線層との間に配置され、
    　前記第２の誘電体多層膜は、前記第１の配線層と前記第２の配線層との間に配置されて構成される
    　請求項５に記載の光検出装置。
  7. 　前記第２基板は、AD変換の対象となる２つの信号を保持する２つの容量素子を画素毎に有する
    　請求項１に記載の光検出装置。
  8. 　前記誘電体多層膜は、平面方向に関して、各画素の受光領域の一部のみに形成されている
    　請求項１に記載の光検出装置。
  9. 　前記誘電体多層膜は、平面方向に関して、異なる積層数の２つの領域を有する
    　請求項１に記載の光検出装置。
  10. 　前記第１の膜と前記第２の膜の誘電体材料は、絶縁性材料である
    　請求項１に記載の光検出装置。
  11. 　前記誘電体多層膜を貫通する貫通電極をさらに備え、
    　前記貫通電極は、前記誘電体多層膜と接触して構成されている
    　請求項１に記載の光検出装置。
  12. 　前記誘電体多層膜内の所定の深さ位置に配線をさらに備え、
    　前記配線は、前記誘電体多層膜と接触して構成されている
    　請求項１に記載の光検出装置。
  13. 　前記第１の膜と前記第２の膜の誘電体材料は、シリコン化合物、ポリシリコン、アモルファスシリコン、または、酸化物もしくは窒化物を含む金属化合物のいずれかで構成される
    　請求項１に記載の光検出装置。
  14. 　光電変換部が少なくとも形成された第１半導体基板を含む第１基板と、
    　能動素子が形成された第２半導体基板を含む第２基板とを積層して構成され、
    　前記第２基板は、前記第２半導体基板に遮光膜を有する
    　光検出装置。
  15. 　前記遮光膜は、前記第２半導体基板内に配置されている
    　請求項１４に記載の光検出装置。
  16. 　前記遮光膜は、前記第２半導体基板の下部に前記第１基板の層間絶縁膜と接するように配置されている
    　請求項１４に記載の光検出装置。
  17. 　前記遮光膜は、結晶異方性エッチングにより形成された横トレンチに金属材料が埋め込まれて構成される
    　請求項１４に記載の光検出装置。
  18. 　前記横トレンチは、前記第１基板と前記第２基板とを貼り合わせ、前記能動素子を形成した後に前記第２半導体基板に形成された縦トレンチから、前記結晶異方性エッチングにより形成される
    　請求項１７に記載の光検出装置。
  19. 　前記第２基板は、前記能動素子として増幅トランジスタを有し、
    　前記増幅トランジスタは、掘り込み構造のゲート電極構造を有する
    　請求項１４に記載の光検出装置。
  20. 　前記第２基板は、AD変換の対象となる２つの信号を保持する２つの容量素子を画素毎に有する
    　請求項１４に記載の光検出装置。
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