WO2023142154A1 - 显示面板及显示装置 - Google Patents

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WO2023142154A1
WO2023142154A1 PCT/CN2022/075329 CN2022075329W WO2023142154A1 WO 2023142154 A1 WO2023142154 A1 WO 2023142154A1 CN 2022075329 W CN2022075329 W CN 2022075329W WO 2023142154 A1 WO2023142154 A1 WO 2023142154A1
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transistor
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odd
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PCT/CN2022/075329
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王选芸
戴超
秦芳
Original Assignee
武汉华星光电半导体显示技术有限公司
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters

Abstract

一种显示面板及显示装置，该显示面板包括栅极驱动电路(20)和多行像素电路(10)，通过在像素电路(10)中驱动晶体管(T1)的栅极电性连接至少一个氧化物薄膜晶体管，使得像素电路(10)具有低漏电特性的，能够实现像素电路(10)的低频驱动显示；在此基础上，拉长相邻两行像素电路(10)之间的显示时间间隔至半帧时间左右，进而实现了超低频驱动显示。

Description

显示面板及显示装置 技术领域
本申请涉及显示技术领域，具体涉及一种显示面板及显示装置。
 背景技术
随着多媒体的发展，显示装置变得越来越重要。相应地，对各种类型的显示装置的要求越来越高，尤其是智能手机领域，超高频驱动显示、低功耗驱动显示、低频驱动显示以及超低频（10Hz以下）驱动显示都是现阶段和未来的发展需求方向。
但是，现有技术难以实现超低频驱动显示，因此，有必要提出一种可以实现超低频驱动显示的显示面板。
需要注意的是，上述关于背景技术的介绍仅仅是为了便于清楚、完整地理解本申请的技术方案。因此，不能仅仅由于其出现在本申请的背景技术中，而认为上述所涉及到的技术方案为本领域所属技术人员所公知。
 技术问题
本申请提供一种显示面板及显示装置，以实现超低频显示的技术问题。
 技术解决方案
第一方面，本申请提供一种显示面板，其包括栅极驱动电路和多行像素电路，栅极驱动电路包括依次级联设置的奇数级栅极驱动单元和依次级联设置的偶数级栅极驱动单元；每行像素电路包括多个像素电路，其中，奇数行像素电路与对应的奇数级栅极驱动单元电性连接，偶数行像素电路与对应的偶数级栅极驱动单元电性连接；其中，像素电路包括驱动晶体管和至少一个氧化物薄膜晶体管，驱动晶体管的栅极与至少一个氧化物薄膜晶体管的源极/漏极中的一个电性连接。
在其中一些实施方式中，至少一个氧化物薄膜晶体管包括第一晶体管，第一晶体管的源极/漏极中的一个与驱动晶体管的栅极电性连接；像素电路还包括第二晶体管和第三晶体管，第二晶体管的源极/漏极中的一个与驱动晶体管的源极/漏极中的一个电性连接，第二晶体管的源极/漏极中的另一个与第一晶体管的源极/漏极中的另一个电性连接，第二晶体管的栅极与第N级栅极驱动单元的输出端电性连接，且第二晶体管为多晶硅薄膜晶体管；第三晶体管的源极/漏极中的一个与第一晶体管的源极/漏极中的另一个电性连接，第三晶体管的栅极与第N-2级栅极驱动单元的输出端电性连接，且第三晶体管为多晶硅薄膜晶体管。
在其中一些实施方式中，像素电路还包括第四晶体管，第四晶体管的源极/漏极的一个与第三晶体管的源极/漏极中的另一个电性连接并接入初始信号，第四晶体管的栅极与第N级栅极驱动单元的输出端或者第N-2级栅极驱动单元的输出端电性连接，且第四晶体管为多晶硅薄膜晶体管。
在其中一些实施方式中，至少一个氧化物薄膜晶体管包括第一晶体管和第二晶体管，第一晶体管的源极/漏极中的一个与驱动晶体管的栅极电性连接，第一晶体管的栅极与第N-2级栅极驱动单元电性连接，第一晶体管的源极/漏极中的一个接入初始信号；第二晶体管的源极/漏极中的一个与驱动晶体管的栅极电性连接，第二晶体管的源极/漏极中的另一个与驱动晶体管的源极/漏极中的一个电性连接，第二晶体管的栅极与第N级栅极驱动单元电性连接。
在其中一些实施方式中，奇数行像素电路或者偶数行像素电路中的一种在一帧的第一时间段中依次开始逐行显示，奇数行像素电路或者偶数行像素电路中的另一种在一帧的第二时间段中依次开始逐行显示；其中，第一时间段的开始时间早于第二时间段的开始时间。
在其中一些实施方式中，奇数级栅极驱动单元输出对应的奇数行扫描信号，偶数级栅极驱动单元输出对应的偶数行扫描信号；奇数级栅极驱动单元与奇数行像素电路电性连接以提供奇数行扫描信号至对应的奇数行像素电路，偶数级栅极驱动单元与偶数行像素电路电性连接以提供偶数行扫描信号至对应的偶数行像素电路；奇数行扫描信号或者偶数行扫描信号中的一种在一帧的第三时间段中依次具有一个脉冲的开始沿，奇数行扫描信号或者偶数行扫描信号中的另一种在一帧的第四时间段中依次具有一个脉冲的开始沿；其中，开始沿为上升沿或者下降沿中的一个；第三时间段的开始时间早于或者等于第四时间段的开始时间；且第四时间段的结束时间早于或者等于第一时间段的开始时间。
在其中一些实施方式中，奇数级栅极驱动单元用于根据第一起始信号输出对应的奇数行扫描信号，偶数级栅极驱动单元用于根据第二起始信号输出对应的偶数行扫描信号；其中，第一起始信号与第二起始信号的相位不同。
在其中一些实施方式中，显示面板设置有第一边框区、显示区以及第二边框区，显示区位于第一边框区与第二边框区之间；奇数级栅极单元、偶数级栅极单元均位于第一边框区或者第二边框区。
在其中一些实施方式中，显示面板设置有第一边框区、显示区以及第二边框区，显示区位于第一边框区与第二边框区之间；奇数级栅极单元位于第一边框区或者第二边框区中的一个，偶数级栅极单元位于第一边框区或者第二边框区中的另一个。
第二方面，本申请提供一种显示装置，其包括上述至少一实施方式中的显示面板。
 有益效果
本申请提供的显示面板及显示装置，通过在像素电路中驱动晶体管的栅极电性连接至少一个氧化物薄膜晶体管，使得像素电路具有低漏电特性的，可以较长时间保持像素电路中驱动晶体管的栅极电位，能够实现像素电路的低频驱动显示；在此基础上，配置奇数行像素电路或者偶数行像素电路中的一种、奇数行像素电路或者偶数行像素电路中的另一种在一帧的第一时间段、第二时间段中依次开始逐行显示，以拉长相邻两行像素电路之间的显示时间间隔至半帧时间左右，可以有效降低视觉上对相邻两行像素电路的亮度差异感知，减少或者消除了显示的闪烁现象，进而实现了显示面板或者显示装置的超低频驱动显示。
 附图说明
图1为本申请实施例提供的显示面板的第一种结构示意图。
图2为本申请实施例提供的显示面板的第二种结构示意图。
图3为改善前的显示时序示意图。
图4为图1或者图2所示显示面板的显示时序示意图。
图5为本申请实施例提供的改善前后的亮度对比示意图。
图6为本申请实施例提供的改善前后的亮度变化幅度对比示意图。
图7为本申请实施例提供的像素电路的第一种电路原理图。
图8为本申请实施例提供的像素电路的第二种电路原理图。
图9为本申请实施例提供的像素电路的第三种电路原理图。
图10为本申请实施例提供的像素电路的第四种电路原理图。
 本发明的实施方式
为使本申请的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本申请进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
有鉴于现有技术难以实现超低频显示的技术问题，本实施例提供了一种显示面板，请参阅图1至图10，如图1、图2以及图7至图10所示，该显示面板包括栅极驱动电路20和多行像素电路，例如，第一行像素电路11、第二行像素电路12、第三行像素电路13以及第四行像素电路14等等，每行像素电路包括多个像素电路10，多行像素电路包括奇数行像素电路和偶数行像素电路，其中，奇数行像素电路例如可以为第一行像素电路11、第三行像素电路13等等，偶数行像素电路例如可以为第二行像素电路12、第四行像素电路14等等。栅极驱动电路20包括依次级联设置的奇数级栅极驱动单元和依次级联设置的偶数级栅极驱动单元，例如，奇数级栅极驱动单元可以为第一栅极驱动单元21或者第三栅极驱动单元23，偶数级栅极驱动单元可以为第二栅极驱动单元22或者第四栅极驱动单元24；奇数行像素电路与对应的奇数级栅极驱动单元电性连接，偶数行像素电路与对应的偶数级栅极驱动单元电性连接；其中，像素电路10包括驱动晶体管T1和至少一个氧化物薄膜晶体管，驱动晶体管的栅极与至少一个氧化物薄膜晶体管的源极/漏极中的一个电性连接。
可以理解的是，本实施例提供的显示面板，通过在像素电路10中驱动晶体管T1的栅极电性连接至少一个氧化物薄膜晶体管，使得像素电路具有低漏电特性，可以较长时间保持像素电路10中驱动晶体管的栅极电位，能够实现像素电路10的低频驱动显示；在此基础上，配置奇数行像素电路或者偶数行像素电路中的一种、奇数行像素电路或者偶数行像素电路中的另一种在一帧的第一时间段、第二时间段中依次开始逐行显示，以拉长相邻两行像素电路之间的显示时间间隔至半帧时间左右，可以有效降低视觉上对相邻两行像素电路的亮度差异感知，减少或者消除了显示的闪烁现象，进而实现了显示面板或者显示装置的超低频驱动显示。
其中，至少一个氧化物薄膜晶体管可以为图7或者图8中所示的晶体管T8，或者也可以为图9中所示的晶体管T3、晶体管T4，或者还可以为图10中所示的晶体管T31、晶体管T41、晶体管T32、晶体管T42。
在其中一个实施例中，奇数行像素电路或者偶数行像素电路中的一种在一帧的第一时间段中依次开始逐行显示，奇数行像素电路或者偶数行像素电路中的另一种在一帧的第二时间段中依次开始逐行显示，且每个像素电路10在一帧中具有低漏电特性；其中，第一时间段的开始时间早于第二时间段的开始时间。
需要进行说明的是，一帧中的发光时间或者显示时间可以包括第一时间段和第二时间段，在第一时间段中，第一行像素电路11、第三行像素电路13等等奇数行像素电路可以依次逐行开始显示或者发光；在第二时间段中，第二行像素电路12、第四行像素电路14等等偶数行像素电路可以依次逐行开始显示或者发光。同理，在第一时间段中，第二行像素电路12、第四行像素电路14等等偶数行像素电路可以依次逐行开始显示或者发光；在第二时间段中，第一行像素电路11、第三行像素电路13等等奇数行像素电路可以依次逐行开始显示或者发光。可以理解的是，如此可以拉长相邻两行像素电路之间的开始显示或者发光的时间间隔，能够有效降低视觉上对相邻两行像素电路的亮度差异感知。
在其中一个实施例中，如图1或者图2所示，奇数级栅极驱动单元输出对应的奇数行扫描信号，偶数级栅极驱动单元输出对应的偶数行扫描信号；奇数级栅极驱动单元与奇数行像素电路电性连接以提供奇数行扫描信号至对应的奇数行像素电路，偶数级栅极驱动单元与偶数行像素电路电性连接以提供偶数行扫描信号至对应的偶数行像素电路；奇数行扫描信号或者偶数行扫描信号中的一种在一帧的第三时间段中依次具有一个脉冲的开始沿，奇数行扫描信号或者偶数行扫描信号中的另一种在一帧的第四时间段中依次具有一个脉冲的开始沿；其中，开始沿为上升沿或者下降沿中的一个；第三时间段的开始时间早于或者等于第四时间段的开始时间；且第四时间段的结束时间早于或者等于第一时间段的开始时间。
需要进行说明的是，一帧中的数据写入时间可以包括第三时间段和第四时间段，在一帧中，数据写入时间位于显示时间或者发光时间之前。各扫描信号中的每个脉冲对应一次数据信号的写入，每个脉冲的开始沿对应数据信号的开始写入时间。
可以理解的是，奇数行扫描信号依次具有一个脉冲的开始沿，可以依次写入数据信号至对应的奇数行像素电路；偶数行扫描信号依次具有一个脉冲的开始沿，可以依次写入数据信号至对应的偶数行像素电路。
在其中一个实施例中，如图1或者图2所示，奇数级栅极驱动单元例如可以为第一栅极驱动单元21、第三栅极驱动单元23等等，偶数级栅极驱动单元例如可以为第二栅极驱动单元22、第四栅极驱动单元24等等，奇数级栅极驱动单元用于根据第一起始信号输出对应的奇数行扫描信号，偶数级栅极驱动单元用于根据第二起始信号输出对应的偶数行扫描信号；其中，第一起始信号与第二起始信号的相位不同。
需要进行说明的是，在本实施中，第一栅极驱动单元21、第三栅极驱动单元23等等奇数级栅极驱动单元依次进行级联，在第一起始信号的控制下，可以通过奇数级栅极驱动单元控制输出的奇数行扫描信号的扫描时序；第二栅极驱动单元22、第四栅极驱动单元24等等偶数级栅极驱动单元依次进行级联，在第二起始信号的控制下，可以通过偶数级栅极驱动单元控制输出的偶数行扫描信号的扫描时序。如此便可以分别单独控制奇数行扫描信号的扫描时序、偶数行扫描信号的扫描时序，进而能够更好地实现相邻两行像素电路之间的显示时间间隔。
在其中一个实施例中，如图1所示，显示面板设置有第一边框区NA1、显示区AA以及第二边框区NA2，显示区AA位于第一边框区NA1与第二边框区NA2之间；奇数级栅极单元、偶数级栅极单元均位于第一边框区NA1或者第二边框区NA2。
在其中一个实施例中，如图2所示，显示面板设置有第一边框区NA1、显示区AA以及第二边框区NA2，显示区AA位于第一边框区NA1与第二边框区NA2之间；奇数级栅极单元位于第一边框区NA1或者第二边框区NA2中的一个，偶数级栅极单元位于第一边框区NA1或者第二边框区NA2中的另一个。
在其中一个实施例中，如图1或者图2所示，显示面板还包括多条扫描线例如扫描线SL1、扫描线SL2、扫描线SL3以及扫描线SL4等等，多条扫描线包括至少一奇数条扫描线和至少一偶数条扫描线，其中，奇数条扫描线例如可以为扫描线SL1、扫描线SL3等等，偶数条扫描线可以为扫描线SL2、扫描线SL4等等，一奇数条扫描线与对应的一奇数级栅极驱动单元电性连接、一奇数行像素电路与两个奇数条扫描线电性连接，一偶数条扫描线与对应的一偶数级栅极驱动单元电性连接、一偶数行像素电路与两个偶数条扫描线电性连接。
在其中一个实施例中，如图1或者图2以及图10所示，显示面板还包括多条用于传输数据信号的数据线DL，一数据线DL与两个不同列中的像素电路10电性连接，且分时写入数据信号至位于同一行中的两个像素电路10。
可以理解的是，在本实施例中，一数据线DL与两个不同列中的像素电路10电性连接，可以节省显示区AA内数据线DL的走线数量，提升显示面板的开口率。
如图3所示为改善前的显示时序示意图，在一帧的时间中，第N-2行像素电路、第N-1行像素电路、第N行像素电路、第N+1行像素电路、第N+2行像素电路等等依次逐行开始显示，两个相邻的行像素电路之间的显示时间间隔较短，亮度差异对比大，容易在视觉上感知到闪烁感，严重影响了超低频驱动显示情况下的画质。
上述实施例提供的显示面板的显示时序如图4所示，在一帧的时间中，第N-1行像素电路、第N+1行像素电路等等依次逐行开始显示，然后，第N-2行像素电路、第N行像素电路、第N+2行像素电路等等再依次逐行开始显示，如此可以拉长两个相邻的行像素电路之间的显示时间间隔，弱化视觉上的感知，减少或者消除了所能够感知到的闪烁感，进而能够实现超低频驱动显示，甚至能够支持1Hz下的超低频驱动显示。
如图5所示为改善前后的亮度测试情况，明显地，改善后的亮度测试情况优于改善前的亮度测试情况。
如图6所示为本申请实施例提供的改善前后的亮度变化幅度对比示意图，每幅小图中的横坐标用于表示时间，其单位为秒；纵坐标用于表示亮度，其单位为cd/m²或者nit。其中，图6中左上小图、右上小图以及左下小图均为改善前的亮度随时间变化情况，图6中的右下小图为改善后的亮度随时间变化情况。通过对比可知，右下小图相对于左上小图、右上小图以及左下小图中的任一个，其亮度变化的幅度明显较小。
在其中一个实施例中，如图7或者图8所示，至少一个氧化物薄膜晶体管包括第一晶体管，第一晶体管的源极/漏极中的一个与驱动晶体管T1的栅极电性连接；像素电路还包括第二晶体管和第三晶体管，第二晶体管的源极/漏极中的一个与驱动晶体管T1的源极/漏极中的一个电性连接，第二晶体管的源极/漏极中的另一个与第一晶体管的源极/漏极中的另一个电性连接，第二晶体管的栅极与第N级栅极驱动单元的输出端电性连接，且第二晶体管为多晶硅薄膜晶体管；第三晶体管的源极/漏极中的一个与第一晶体管的源极/漏极中的另一个电性连接，第三晶体管的栅极与第N-2级栅极驱动单元的输出端电性连接，且第三晶体管为多晶硅薄膜晶体管。
其中，第一晶体管可以为图7或者图8中所示的晶体管T8，第二晶体管可以为图7或者图8中所示的晶体管T3，第三晶体管可以为图7或者图8中所示的晶体管T4。第N级栅极驱动单元的输出端输出扫描信号Scan（n），第N-2级栅极驱动单元的输出端输出扫描信号Scan（n-2）。
在其中一个实施例中，像素电路还包括写入晶体管T2，写入晶体管T2的源极/漏极中的一个与驱动晶体管T1的源极/漏极中的另一个电性连接，写入晶体管T2的源极/漏极中的另一个接入数据信号Data，写入晶体管T2的栅极与第N级栅极驱动单元的输出端电性连接。
可以理解的是，在本实施例中，驱动晶体管T1的栅极仅连接第一晶体管的源极/漏极中的一个，可以有效降低驱动晶体管T1的栅极漏电流；而且配置第一晶体管为氧化物薄膜晶体管，可以进一步减少驱动晶体管T1的栅极漏电流，在数据信号Data写入至驱动晶体管T1的栅极之后更容易得到保持，以确保写入的数据信号Data更多地用于驱动晶体管T1的打开。
在其中一个实施例中，如图7所示，该像素电路还可以包括第三晶体管T4和第四晶体管T7，第三晶体管T4的源极/漏极中的一个与第一晶体管的源极/漏极中的另一个电性连接，第三晶体管T4的源极/漏极中的另一个与第四晶体管T7的源极/漏极中的一个电性连接并接入初始信号Vint，第三晶体管T4的栅极接入扫描信号Scan（n-2），第四晶体管T7的栅极与写入晶体管T2的栅极、第二晶体管的栅极电性连接并接入扫描信号Scan（n）。
在其中一个实施例中，如图8所示，该像素电路还可以包括第三晶体管T4和第四晶体管T7，第三晶体管T4的源极/漏极中的一个与第一晶体管的源极/漏极中的另一个、第四晶体管T7的源极/漏极中的一个电性连接，第三晶体管T4的源极/漏极中的另一个接入初始信号Vint，第三晶体管T4的栅极与第四晶体管T7的栅极电性连接并接入扫描信号Scan（n-2）。
在其中一个实施例中，如图7或者图8所示，该像素电路还可以包括晶体管T5、晶体管T6、发光器件D1以及存储电容Cst，晶体管T5的源极/漏极中的一个与存储电容Cst的一端电性连接并接入电源正信号ELVDD，存储电容Cst的另一端与驱动晶体管T1的栅极电性连接，晶体管T5的源极/漏极中的另一个与驱动晶体管T1的源极/漏极中的另一个电性连接，晶体管T6的源极/漏极中的一个与驱动晶体管T1的源极/漏极中的一个电性连接，晶体管T6的源极/漏极中的另一个与第四晶体管T7的源极/漏极中的另一个、发光器件D1的阳极电性连接，发光器件D1的阴极接入电源负信号ELVSS或者零电位信号，晶体管T5的栅极与晶体管T6的栅极、第一晶体管的栅极电性连接并接入发光控制信号EM。
其中，第二晶体管、第三晶体管T4、第四晶体管T7、写入晶体管T2、驱动晶体管T1、晶体管T5以及晶体管T6均可以为P沟道型薄膜晶体管，具体还可以为低温多晶硅薄膜晶体管。第一晶体管可以为N沟道型薄膜晶体管，具体还可以为金属氧化物薄膜晶体管，例如，铟镓锌氧化物薄膜晶体管。
在其中一个实施例中，如图9或者图10所示，至少一个氧化物薄膜晶体管可以包括第一晶体管和第二晶体管，第一晶体管的源极/漏极中的一个与驱动晶体管T1的栅极电性连接，第一晶体管的栅极与第N-2级栅极驱动单元电性连接，第一晶体管的源极/漏极中的一个接入初始信号Vint；第二晶体管的源极/漏极中的一个与驱动晶体管T1的栅极电性连接，第二晶体管的源极/漏极中的另一个与驱动晶体管T1的源极/漏极中的一个电性连接，第二晶体管的栅极与第N级栅极驱动单元电性连接。
其中，在本实施例中，第一晶体管可以为图9中所示的晶体管T4，第二晶体管可以为图9中所示的晶体管T3。第一晶体管也可以为图10中所示的晶体管T41，第二晶体管可以为图10中所示的晶体管T31。第一晶体管也可以为图10中所示的晶体管T42，第二晶体管可以为图10中所示的晶体管T32。
可以理解的是，在本实施例中，驱动晶体管T1的栅极虽然连接了第一晶体管的源极/漏极中的一个和第二晶体管的源极/漏极中的一个，但是，由于第二晶体管、第一晶体管均采用了氧化物薄膜晶体管，其同样可以有效降低驱动晶体管T1的栅极漏电流，在数据信号Data写入至驱动晶体管T1的栅极之后也可以得到保持，能够确保写入的数据信号Data更多地用于驱动晶体管T1的打开。
像素电路还包括写入晶体管T2，写入晶体管T2的源极/漏极中的一个与驱动晶体管T1的源极/漏极中的另一个电性连接，写入晶体管T2的源极/漏极中的另一个接入数据信号Data，第二晶体管与写入晶体管T2同步打开或者关闭。
需要进行说明的是，写入晶体管T2的栅极接入扫描信号PScan（n），第二晶体管的栅极接入扫描信号NScan（n），第一晶体管的栅极接入扫描信号NScan（n-2）。
如图9所示，该像素电路还可以包括晶体管T7，晶体管T7的源极/漏极中的一个与第一晶体管的源极/漏极中的另一个电性连接并接入初始信号Vint，晶体管T7的栅极与写入晶体管T2的栅极电性连接。
在其中一个实施例中，如图9所示，该像素电路还可以包括晶体管T5、晶体管T6、发光器件D1以及存储电容Cst，晶体管T5的源极/漏极中的一个与存储电容Cst的一端电性连接并接入电源正信号ELVDD，存储电容Cst的另一端与驱动晶体管T1的栅极电性连接，晶体管T5的源极/漏极中的另一个与驱动晶体管T1的源极/漏极中的另一个电性连接，晶体管T6的源极/漏极中的一个与驱动晶体管T1的源极/漏极中的一个电性连接，晶体管T6的源极/漏极中的另一个与晶体管T7的源极/漏极中的另一个、发光器件D1的阳极电性连接，发光器件D1的阴极接入电源负信号ELVSS或者零电位信号，晶体管T5的栅极与晶体管T6的栅极电性连接并接入发光控制信号EM。
其中，晶体管T4、晶体管T7、写入晶体管T2、驱动晶体管T1、晶体管T5以及晶体管T6可以均为P沟道型薄膜晶体管，具体还可以为低温多晶硅薄膜晶体管。第二晶体管、第一晶体管可以为N沟道型薄膜晶体管，具体还可以为金属氧化物薄膜晶体管，例如，铟镓锌氧化物薄膜晶体管。
在其中一个实施例中，如图10所示的像素电路包括两个如图9所示的像素电路，与图9所示不同的是，在图10中，同行相邻的两个像素电路可以分时复用一个数据信号Data，能够减少数据线的数量，提高显示面板的开口率。
具体地，晶体管Tmux1、晶体管Tmux2分别在信号Demux1、信号Demux2的控制下分时导通，能够将数据信号Data的一个脉冲分时写入至左右两个像素电路中，以此能够减少数据线的数量。
在其中一个实施例中，本实施例提供一种显示装置，其包括上述至少一实施例中的显示面板。
可以理解的是，本实施例提供的显示装置，通过在像素电路中驱动晶体管的栅极电性连接至少一个氧化物薄膜晶体管，使得像素电路具有低漏电特性，可以较长时间保持像素电路中驱动晶体管的栅极电位，能够实现像素电路的低频驱动显示；在此基础上，配置奇数行像素电路或者偶数行像素电路中的一种、奇数行像素电路或者偶数行像素电路中的另一种在一帧的第一时间段、第二时间段中依次开始逐行显示，以拉长相邻两行像素电路之间的显示时间间隔至半帧时间左右，可以有效降低视觉上对相邻两行像素电路的亮度差异感知，减少或者消除了显示的闪烁现象，进而实现了显示面板或者显示装置的超低频驱动显示。
可以理解的是，对本领域普通技术人员来说，可以根据本申请的技术方案及其发明构思加以等同替换或改变，而所有这些改变或替换都应属于本申请所附的权利要求的保护范围。

Claims (20)

  1. 一种显示面板，包括：
    栅极驱动电路，所述栅极驱动电路包括依次级联设置的奇数级栅极驱动单元和依次级联设置的偶数级栅极驱动单元；和
    多行像素电路，每行所述像素电路包括多个像素电路，其中，奇数行像素电路与对应的奇数级栅极驱动单元电性连接，偶数行像素电路与对应的偶数级栅极驱动单元电性连接；
    其中，所述像素电路包括驱动晶体管和至少一个氧化物薄膜晶体管，所述驱动晶体管的栅极与所述至少一个氧化物薄膜晶体管的源极/漏极中的一个电性连接。
  2. 根据权利要求1所述的显示面板，其中，所述至少一个氧化物薄膜晶体管包括第一晶体管，所述第一晶体管的源极/漏极中的一个与所述驱动晶体管的栅极电性连接；
    所述像素电路还包括：
    第二晶体管，所述第二晶体管的源极/漏极中的一个与所述驱动晶体管的源极/漏极中的一个电性连接，所述第二晶体管的源极/漏极中的另一个与所述第一晶体管的源极/漏极中的另一个电性连接，所述第二晶体管的栅极与第N级栅极驱动单元的输出端电性连接，且所述第二晶体管为多晶硅薄膜晶体管；和
    第三晶体管，所述第三晶体管的源极/漏极中的一个与所述第一晶体管的源极/漏极中的另一个电性连接，所述第三晶体管的栅极与第N-2级栅极驱动单元的输出端电性连接，且所述第三晶体管为多晶硅薄膜晶体管。
  3. 根据权利要求2所述的显示面板，其中，所述像素电路还包括第四晶体管，所述第四晶体管的源极/漏极的一个与所述第三晶体管的源极/漏极中的另一个电性连接并接入初始信号，所述第四晶体管的栅极与第N级栅极驱动单元的输出端或者第N-2级栅极驱动单元的输出端电性连接，且所述第四晶体管为多晶硅薄膜晶体管。
  4. 根据权利要求1所述的显示面板，其中，所述至少一个氧化物薄膜晶体管包括：
    第一晶体管，所述第一晶体管的源极/漏极中的一个与所述驱动晶体管的栅极电性连接，所述第一晶体管的栅极与第N-2级栅极驱动单元电性连接，所述第一晶体管的源极/漏极中的一个接入初始信号；和
    第二晶体管，所述第二晶体管的源极/漏极中的一个与所述驱动晶体管的栅极电性连接，所述第二晶体管的源极/漏极中的另一个与所述驱动晶体管的源极/漏极中的一个电性连接，所述第二晶体管的栅极与第N级栅极驱动单元电性连接。
  5. 根据权利要求1所述的显示面板，其中，所述奇数行像素电路或者所述偶数行像素电路中的一种在一帧的第一时间段中依次开始逐行显示，所述奇数行像素电路或者所述偶数行像素电路中的另一种在所述一帧的第二时间段中依次开始逐行显示；
    其中，所述第一时间段的开始时间早于所述第二时间段的开始时间。
  6. 根据权利要求5所述的显示面板，其中，所述奇数级栅极驱动单元输出对应的奇数行扫描信号，所述偶数级栅极驱动单元输出对应的偶数行扫描信号；所述奇数级栅极驱动单元与所述奇数行像素电路电性连接以提供所述奇数行扫描信号至对应的奇数行像素电路，所述偶数级栅极驱动单元与所述偶数行像素电路电性连接以提供所述偶数行扫描信号至对应的偶数行像素电路；
    所述奇数行扫描信号或者所述偶数行扫描信号中的一种在所述一帧的第三时间段中依次具有一个脉冲的开始沿，所述奇数行扫描信号或者所述偶数行扫描信号中的另一种在所述一帧的第四时间段中依次具有一个脉冲的开始沿；
    其中，所述开始沿为上升沿或者下降沿中的一个；所述第三时间段的开始时间早于或者等于所述第四时间段的开始时间；且所述第四时间段的结束时间早于或者等于所述第一时间段的开始时间。
  7. 根据权利要求6所述的显示面板，其中，所述奇数级栅极驱动单元用于根据第一起始信号输出对应的所述奇数行扫描信号，所述偶数级栅极驱动单元用于根据第二起始信号输出对应的所述偶数行扫描信号；
    其中，所述第一起始信号与所述第二起始信号的相位不同。
  8. 根据权利要求7所述的显示面板，其中，所述显示面板设置有第一边框区、显示区以及第二边框区，所述显示区位于所述第一边框区与所述第二边框区之间；所述奇数级栅极单元、所述偶数级栅极单元均位于所述第一边框区或者所述第二边框区。
  9. 根据权利要求7所述的显示面板，其中，所述显示面板设置有第一边框区、显示区以及第二边框区，所述显示区位于所述第一边框区与所述第二边框区之间；所述奇数级栅极单元位于所述第一边框区或者所述第二边框区中的一个，所述偶数级栅极单元位于所述第一边框区或者所述第二边框区中的另一个。
  10. 根据权利要求1所述的显示面板，其中，所述显示面板还包括多条用于传输数据信号的数据线，一数据线与两个不同列中的像素电路电性连接，且分时写入数据信号至位于同一行中的两个像素电路。
  11. 一种显示装置，包括如权利要求1所述的显示面板。
  12. 根据权利要求11所述的显示装置，其中，所述显示面板还包括至少一奇数条扫描线和至少一偶数条扫描线；其中，一奇数条扫描线与对应的一奇数级栅极驱动单元电性连接，一奇数行像素电路与两个奇数条扫描线电性连接；一偶数条扫描线与对应的一偶数级栅极驱动单元电性连接，一偶数行像素电路与两个偶数条扫描线电性连接。
  13. 根据权利要求12所述的显示装置，其中，所述至少一个氧化物薄膜晶体管包括第一晶体管，所述第一晶体管的源极/漏极中的一个与所述驱动晶体管的栅极电性连接；
    所述像素电路还包括：
    第二晶体管，所述第二晶体管的源极/漏极中的一个与所述驱动晶体管的源极/漏极中的一个电性连接，所述第二晶体管的源极/漏极中的另一个与所述第一晶体管的源极/漏极中的另一个电性连接，所述第二晶体管的栅极与第N级栅极驱动单元的输出端电性连接，且所述第二晶体管为多晶硅薄膜晶体管；和
    第三晶体管，所述第三晶体管的源极/漏极中的一个与所述第一晶体管的源极/漏极中的另一个电性连接，所述第三晶体管的栅极与第N-2级栅极驱动单元的输出端电性连接，且所述第三晶体管为多晶硅薄膜晶体管。
  14. 根据权利要求13所述的显示装置，其中，所述像素电路还包括第四晶体管，所述第四晶体管的源极/漏极的一个与所述第三晶体管的源极/漏极中的另一个电性连接并接入初始信号，所述第四晶体管的栅极与第N级栅极驱动单元的输出端或者第N-2级栅极驱动单元的输出端电性连接，且所述第四晶体管为多晶硅薄膜晶体管。
  15. 根据权利要求12所述的显示装置，其中，所述至少一个氧化物薄膜晶体管包括：
    第一晶体管，所述第一晶体管的源极/漏极中的一个与所述驱动晶体管的栅极电性连接，所述第一晶体管的栅极与第N-2级栅极驱动单元电性连接，所述第一晶体管的源极/漏极中的一个接入初始信号；和
    第二晶体管，所述第二晶体管的源极/漏极中的一个与所述驱动晶体管的栅极电性连接，所述第二晶体管的源极/漏极中的另一个与所述驱动晶体管的源极/漏极中的一个电性连接，所述第二晶体管的栅极与第N级栅极驱动单元电性连接。
  16. 根据权利要求12所述的显示装置，其中，所述奇数行像素电路或者所述偶数行像素电路中的一种在一帧的第一时间段中依次开始逐行显示，所述奇数行像素电路或者所述偶数行像素电路中的另一种在所述一帧的第二时间段中依次开始逐行显示；
    其中，所述第一时间段的开始时间早于所述第二时间段的开始时间。
  17. 根据权利要求16所述的显示装置，其中，所述奇数级栅极驱动单元输出对应的奇数行扫描信号，所述偶数级栅极驱动单元输出对应的偶数行扫描信号；所述奇数级栅极驱动单元与所述奇数行像素电路电性连接以提供所述奇数行扫描信号至对应的奇数行像素电路，所述偶数级栅极驱动单元与所述偶数行像素电路电性连接以提供所述偶数行扫描信号至对应的偶数行像素电路；
    所述奇数行扫描信号或者所述偶数行扫描信号中的一种在所述一帧的第三时间段中依次具有一个脉冲的开始沿，所述奇数行扫描信号或者所述偶数行扫描信号中的另一种在所述一帧的第四时间段中依次具有一个脉冲的开始沿；
    其中，所述开始沿为上升沿或者下降沿中的一个；所述第三时间段的开始时间早于或者等于所述第四时间段的开始时间；且所述第四时间段的结束时间早于或者等于所述第一时间段的开始时间。
  18. 根据权利要求17所述的显示装置，其中，所述奇数级栅极驱动单元用于根据第一起始信号输出对应的所述奇数行扫描信号，所述偶数级栅极驱动单元用于根据第二起始信号输出对应的所述偶数行扫描信号；
    其中，所述第一起始信号与所述第二起始信号的相位不同。
  19. 根据权利要求18所述的显示装置，其中，所述显示面板设置有第一边框区、显示区以及第二边框区，所述显示区位于所述第一边框区与所述第二边框区之间；所述奇数级栅极单元、所述偶数级栅极单元均位于所述第一边框区或者所述第二边框区。
  20. 根据权利要求18所述的显示装置，其中，所述显示面板设置有第一边框区、显示区以及第二边框区，所述显示区位于所述第一边框区与所述第二边框区之间；所述奇数级栅极单元位于所述第一边框区或者所述第二边框区中的一个，所述偶数级栅极单元位于所述第一边框区或者所述第二边框区中的另一个。
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