WO2023130583A1 - 半导体器件的形成方法及半导体器件 - Google Patents

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Definitions

  • the present disclosure relates to the field of semiconductor technology, and relates to but not limited to a method for forming a semiconductor device and the semiconductor device.
  • DRAM Dynamic Random Access Memory
  • TSV Through Silicon Via
  • embodiments of the present disclosure provide a method for forming a semiconductor device and the semiconductor device.
  • an embodiment of the present disclosure provides a method for forming a semiconductor device, including:
  • connection layer electrically connected to one end of the word line in part of the substrate and on the substrate;
  • connection layer forming a first conductive layer on the connection layer
  • a conductive plug is formed in the substrate; wherein, the conductive plug is electrically connected to the other end of the word line, and is connected to the word line through the word line.
  • the first conductive layer is electrically connected; the first surface and the second surface are two opposite surfaces of the substrate in the thickness direction.
  • the substrate includes at least an array region and a peripheral region
  • word lines in the substrate comprising:
  • connection layer electrically connected to one end of the word line in part of the substrate and on the substrate includes:
  • connection layer electrically connected to one end of the word line is formed in the peripheral region.
  • the word line is formed in the peripheral region by the following steps:
  • the method further includes: forming an isolation layer on the word line, the surface of the isolation layer being flush with the first surface of the substrate.
  • connection layer electrically connected to one end of the word line in the peripheral region includes:
  • connection layer electrically connected to the second conductive layer is formed in the peripheral region.
  • the distance between the surface of the word line and the first side of the substrate is a second thickness
  • connection layer electrically connected to one end of the word line in the peripheral region, comprising:
  • a second groove penetrating through the first dielectric layer and the isolation layer and part of the thickness of the word line is formed, wherein the second The thickness of the groove is greater than the sum of the second thickness and the thickness of the first dielectric layer;
  • the second groove is filled to form the connection layer electrically connected to one end of the word line.
  • forming a conductive plug in the substrate includes:
  • the third groove exposes part of the word line dielectric layer
  • the forming the conductive plug electrically connected to the other end of the conductive layer includes:
  • a third conductive layer covering the buffer layer and the exposed second conductive layer is formed, and the third conductive layer fills the third groove.
  • forming a first conductive layer on the surface of the connection layer includes:
  • the fourth groove is filled to form the first conductive layer, and the first conductive layer is electrically connected to the connection layer.
  • the method when forming the first conductive layer on the surface of the connection layer, the method further includes:
  • the first conductive layer is formed in the array area, and the first conductive layer is electrically connected to the source or the drain of the array area.
  • an embodiment of the present disclosure provides a semiconductor device, the semiconductor device at least includes:
  • a word line located in the substrate, the word line being close to the first surface of the substrate;
  • connection layer located in part of the substrate and on the substrate, electrically connected to one end of the word line
  • connection layer located on the connection layer
  • a conductive plug located in the substrate, electrically connected to the other end of the word line, the conductive plug is electrically connected to the first conductive layer through the word line, and the conductive plug is close to the
  • the substrate includes at least an array region and a peripheral region
  • the word lines include word lines in the array area and word lines in the peripheral area, the connection layer is located on the peripheral area, and the connection layer is electrically connected to one end of the word lines in the peripheral area.
  • the word lines include:
  • a word line dielectric layer located on the surface of the substrate
  • the second conductive layer is located on the surface of the word line dielectric layer, and the surface of the second conductive layer is lower than the first surface of the substrate.
  • the semiconductor device also includes:
  • an isolation layer located on the second conductive layer, the surface of the isolation layer being flush with the first surface of the substrate.
  • the conductive plug includes:
  • a cushioning layer located on the surface of the liner
  • the third conductive layer is located on the surface of the buffer layer, and the third conductive layer is electrically connected to the second conductive layer.
  • the semiconductor device also includes:
  • a dielectric layer is located on the word line, the isolation layer and the substrate, and the first conductive layer and part of the connection layer are located in the dielectric layer.
  • a word line is formed on the first surface of the substrate, and a connection layer connected to the first conductive layer is formed in the word line, and the first surface of the substrate is used as the upper surface to form a word line.
  • the two sides are the upper surface to form conductive plugs, and the conductive plugs are electrically connected to the first conductive layer through the word line and the connection layer.
  • the embodiment of the present disclosure implements the conductive plug and the first conductive layer through the buried word line in the substrate.
  • the indirect connection between layers prevents the conductive plug from penetrating through the entire semiconductor substrate, so that the structure of the semiconductor substrate is not damaged, and the yield and performance of the semiconductor device are improved.
  • FIG. 1 is a schematic diagram of a partial structure of a TSV technology in the related art
  • FIGS. 2A to 2E are partial structural schematic diagrams of semiconductor devices provided by embodiments of the present disclosure.
  • FIG. 3 is a schematic flowchart of a method for forming a semiconductor device provided by an embodiment of the present disclosure
  • 4A to 4Q are schematic diagrams of local structures corresponding to a method for forming a semiconductor device provided by an embodiment of the present disclosure
  • Fig. 1 is a schematic diagram of the local structure of TSV technology in the related art. As shown in Fig. 1, there are dielectric layer 102 and metal layer 103 on the surface of substrate 101, through silicon via 104 runs through the entire substrate 101 and dielectric layer 102, and metal layer 103 Connection, such a structure will destroy the structure of the semiconductor device when performing TSV bonding, causing failure problems when subsequent devices are interconnected.
  • FIGS. 2A to 2E are partial structural schematic diagrams of the semiconductor device provided by an embodiment of the present disclosure.
  • the semiconductor device includes a substrate 201, a word line 202 , a connection layer 203 , a first conductive layer 204 and a conductive plug 205 .
  • the word line 202 is located in the substrate 201, and the word line is close to the first surface 201-1 of the substrate;
  • the connection layer 203 is located in part of the substrate 201 and on the substrate 201, and is electrically connected to one end of the word line 202;
  • a conductive layer 204 located on the connection layer 203;
  • a conductive plug 205 located in the substrate 201, electrically connected to the other end of the word line 202, the conductive plug 205 is electrically connected to the first conductive layer 204 through the word line 202, and conducts electricity
  • the plug 205 is close to the second surface 201 - 2 of the substrate 201 ;
  • the first surface 201 - 1 and the second surface 201 - 2 are two opposite surfaces of the substrate 201 in the thickness direction.
  • the substrate 201 includes at least an array region 2011 and a peripheral region 2012; the word line 202 includes a word line 202-1 in the array region 2011 and a word line 202-2 in the peripheral region 2012, and the connection layer 203 is located in the peripheral region 2012. and the connection layer 203 is electrically connected to one end of the word line 202-2 in the peripheral region 2012, as shown in FIG. 2B.
  • the word line 202 includes a word line dielectric layer 2021 and a second conductive layer 2022, the word line dielectric layer 2021 is located on the surface of the substrate 201; the second conductive layer 2022 is located on the surface of the word line dielectric layer 2021, the second The surface of the conductive layer 2022 is lower than the first surface of the substrate 201 .
  • the semiconductor device further includes an isolation layer 206 located on the second conductive layer 2022 , the surface of the isolation layer 206 is flush with the first surface 201 - 1 of the substrate 201 , as shown in FIG. 2C .
  • the conductive plug 205 includes: a pad 2051, a buffer layer 2052 and a third conductive layer 2053, the pad 2051 is located on the surface of the substrate 201; the buffer layer 2052 is located on the surface of the pad 2051; the third conductive layer 2053 Located on the surface of the buffer layer 2052, the third conductive layer 2053 is electrically connected to the second conductive layer 2022, as shown in FIG. 2D.
  • the semiconductor device further includes a dielectric layer 207 located on the word line 202 , the isolation layer 206 and the substrate 201 , and the first conductive layer 204 and part of the connection layer 203 are located in the dielectric layer 207 , as shown in FIG. 2E .
  • the dielectric layer 207 may include a first dielectric layer and a second dielectric layer (not shown in the figure), wherein part of the connection layer 203 is located in the first dielectric layer, and the first conductive layer 204 is located in the second dielectric layer.
  • the materials of the first dielectric layer and the second dielectric layer are the same or different.
  • word lines are formed on the first surface of the substrate, and a connection layer connected to the first conductive layer is formed in the word lines, and a conductive layer is formed on the second surface of the substrate.
  • the plug, the conductive plug is electrically connected to the first conductive layer through the word line and the connection layer, and the embodiment of the present disclosure realizes the indirect connection between the conductive plug and the first conductive layer through the buried word line in the substrate, so that The conductive plug will not penetrate the entire semiconductor substrate, nor will it damage the structure of the semiconductor substrate, which improves the yield and performance of the semiconductor device.
  • an embodiment of the present disclosure provides a method for forming a semiconductor device, please refer to FIG. 3 , which is a schematic flow chart of a method for forming a semiconductor device provided by an embodiment of the present disclosure.
  • a semiconductor device can be formed by the following steps:
  • Step S301 providing a substrate.
  • Step S302 using the first surface of the substrate as the upper surface, forming word lines in the substrate.
  • Step S303 forming a connection layer electrically connected to one end of the word line in part of the substrate and on the substrate.
  • Step S304 forming a first conductive layer on the connection layer.
  • Step S305 using the second surface of the substrate as the upper surface, forming a conductive plug in the substrate; wherein, the conductive plug is electrically connected to the other end of the word line, and is electrically connected to the first conductive layer through the word line;
  • the one side and the second side are two sides of the substrate facing each other in the thickness direction.
  • FIGS. 4A to 4Q the method for forming a semiconductor device provided by an embodiment of the present disclosure will be described in detail below.
  • step S301 and step S302 are performed, a substrate 401 is provided, and word lines 402 are formed in the substrate 401 with the first surface 401 - 1 of the substrate 401 as the upper surface.
  • the substrate 401 may be made of semiconductor materials, such as one or more of silicon, germanium, silicon-germanium compounds, and silicon-carbon compounds.
  • the substrate 401 includes at least an array region 4011 and a peripheral region 4012, and the word line 402 is formed in the substrate 401, that is, the first surface 401-1 of the substrate 401 is used as the upper surface, and the word line 402 is formed in the array region 4011. and the peripheral region 4012 form a word line 402, as shown in FIG. 4A.
  • forming the word line 402 in the peripheral region 4012 may be formed by the following steps:
  • Step S3021 forming a first groove with a first thickness in the peripheral area.
  • a first groove 403 is formed in the peripheral region 4012 of the substrate by wet etching or dry etching, and the first groove 403 has a first thickness A in a direction perpendicular to the surface of the substrate 401 .
  • Step S3022 forming a word line dielectric layer covering the sidewall of the first groove.
  • the grooves covering the first groove may be formed by physical vapor deposition (Physical Vapor Deposition, PVD), chemical vapor deposition (Chemical Vapor Deposition, CVD) or atomic layer deposition (Atomic layer deposition, ALD).
  • the material of the word line dielectric layer 404 may include silicon carbide (SiC), hafnium oxide (HfO 2 ), hafnium oxynitride (HfON), aluminum oxide (Al 2 O 3 ), zirconium oxide (ZrO 2 ) or silicon dioxide At least one of inorganic oxide layer materials such as (SiO 2 ).
  • Step S3023 filling the second conductive layer in the first groove with the word line dielectric layer.
  • Step S3024 etching back the second conductive layer to form a second conductive layer whose surface is lower than the first surface of the substrate, so as to obtain word lines.
  • the second conductive layer 405 can be filled in the first groove 403 with the word line dielectric layer 404 by means of physical vapor deposition, chemical vapor deposition or atomic layer deposition.
  • the second conductive layer 405 is etched back by wet etching or dry etching to form a second conductive layer whose surface is lower than the first surface 401-1 of the substrate 401 405 , the second conductive layer 405 and the word line dielectric layer 404 whose surface is lower than the first surface 401 - 1 constitute the word line 402 .
  • the second conductive layer 405 of the word line 402 may include titanium nitride (TiN), tantalum nitride (TaN), hafnium nitride (HfN), aluminum tantalum nitride (TaAlN) or aluminum titanium nitride (TiAlN), tungsten, polysilicon and other materials.
  • the method for forming a semiconductor device further includes forming an isolation layer 406 on the second conductive layer 405, The surface of the isolation layer 406 is flush with the first surface 401 - 1 of the substrate 401 .
  • an isolation layer 406 may be formed in the remaining first groove 403 by means of physical vapor deposition, chemical vapor deposition or atomic layer deposition, and the isolation layer 406 may be made of silicon nitride (SiN) or other materials.
  • the indirect connection between the conductive plug and the first conductive layer is realized by forming the buried word line in the substrate, so as to avoid the problem of interconnection failure caused by the conductive plug penetrating through the entire substrate.
  • step S303 is performed to form a connection layer 407 electrically connected to one end of the word line 402 in part of the substrate 401 and on the substrate 401 .
  • the second conductive layer 405 after etching back and the word line dielectric layer 404 constitute the word line 402, and the connection layer 407 is electrically connected to one end of the second conductive layer 405 in the word line 402, that is, the connection layer 407 and The word lines 402 are electrically connected.
  • connection layer can be formed by the following steps:
  • Step S3031 forming a first dielectric layer on the isolation layer, the word line dielectric layer and the substrate.
  • the first dielectric layer 408 covering the isolation layer 406 , the word line dielectric layer 404 and the substrate 401 is formed by physical vapor deposition, chemical vapor deposition or atomic layer deposition.
  • the material of the first dielectric layer 408 may include zirconium oxide (ZrO 2 ), hafnium oxide (HfO 2 ), titanium zirconium oxide (TiZrO 4 ), ruthenium oxide (RuO 4 ), antimony oxide (Sb 2 O 3 or Sb 2 O 5 ) or aluminum oxide (Al 2 O 3 ) and other materials.
  • Step S3032 in the first dielectric layer, the isolation layer, and the word line, form a second groove that penetrates through the first dielectric layer and the isolation layer, and penetrates part of the thickness of the word line, wherein the thickness of the second groove is greater than that of the The sum of the second thickness and the thickness of the first dielectric layer.
  • the distance between the surface of the word line 402 and the first surface 401 - 1 of the substrate 401 is the second thickness B in a direction perpendicular to the substrate 401 .
  • a photoresist layer (not shown) with a preset pattern may also be formed on the surface of the first dielectric layer 408 by wet etching or dry method
  • the etching method is to etch the isolation layer 406, the word line 402 and the first dielectric layer 408 according to the photoresist layer with a preset pattern, forming 402 thickness of the second groove 409 .
  • the distance between the surface of the word line 402 and the first surface 401-1 of the substrate 401 is the second thickness B, the thickness of the second groove 409 is C, and the thickness of the first dielectric layer 408 is d.
  • the thickness C of the second groove 409 is greater than the sum of the second thickness B and the thickness D of the first dielectric layer 408 .
  • the sum of the first thickness A of the first groove 403 and the thickness D of the first dielectric layer 408 is greater than the thickness C of the second groove 409 , as shown in FIG. 4H .
  • the embodiment of the present disclosure does not limit the number of the second grooves 409 .
  • Step S3033 filling the second groove to form a connection layer electrically connected to one end of the word line.
  • connection layer 407 may be formed in the second groove 409 by means of physical vapor deposition, chemical vapor deposition or atomic layer deposition.
  • connection layer 407 is located inside the word line 402 , and the connection layer 407 is connected to the word line 402 .
  • the material of the connection layer 407 may include titanium nitride (TiN), tantalum nitride (TaN), hafnium nitride (HfN), aluminum tantalum nitride (TaAlN) or aluminum titanium nitride (TiAlN) at least one of the other materials.
  • the conductive plug is electrically connected to the first conductive layer through the word line and the connection layer, realizing the indirect connection between the conductive plug and the first conductive layer, and improving the reliability of the semiconductor device. performance.
  • step S304 is executed to form a first conductive layer 412 on the connection layer 407 .
  • forming the first conductive layer 412 may be achieved through the following steps:
  • Step S3041 forming a second dielectric layer on the surface of the first dielectric layer with the connection layer.
  • Step S3042 forming a fourth groove penetrating through the second dielectric layer, and the fourth groove exposes the connecting layer.
  • Step S3043 filling the fourth groove to form a first conductive layer, and the first conductive layer is electrically connected to the connection layer.
  • the second dielectric layer 410 can be formed on the surface of the first dielectric layer 408 with the connection layer 407 by means of physical vapor deposition, chemical vapor deposition or atomic layer deposition.
  • the materials of the first dielectric layer 408 and the second dielectric layer 410 may be the same or different.
  • the material of the second dielectric layer 410 may also include zirconium oxide (ZrO 2 ), hafnium oxide (HfO 2 ), titanium zirconium oxide (TiZrO 4 ), ruthenium oxide (RuO 4 ), antimony oxide (Sb 2 O 3 or Sb 2 O 5 ) or aluminum oxide (Al 2 O 3 ) and other materials.
  • the fourth groove 411 is formed in the second dielectric layer 410 by wet etching or dry etching.
  • a photoresist layer (not shown) with a predetermined pattern may be formed on the surface of the second dielectric layer 410, and then wet etching or dry In the etching method, the second dielectric layer 410 is etched according to the photoresist layer having a preset pattern to form a fourth groove 411, and the fourth groove 411 penetrates the second dielectric layer 410 to expose the connection layer 407, As shown in Figure 4K.
  • the fourth groove 411 is filled to form the first conductive layer 412, and the material of the first conductive layer 412 may include titanium nitride (TiN), tantalum nitride ( At least one of materials such as TaN), hafnium nitride (HfN), tantalum aluminum nitride (TaAlN) or titanium aluminum nitride (TiAlN).
  • the surface of the first conductive layer 412 may be lower than the surface of the second dielectric layer 410, and after the first conductive layer 412 is formed, the remaining fourth groove 411 is filled, as shown in FIG. 4L , the filling material may be the same as or different from that of the second dielectric layer 410 .
  • the first conductive layer 412 is formed on the surface of the connection layer 407, the first conductive layer is formed in the array area (not shown in the figure) of the substrate 401 (the first conductive layer in the array area is not shown in the figure). shown), the first conductive layer of the array region is electrically connected to the source or drain of the array region.
  • step S305 is performed, and a conductive plug is formed in the substrate 401 with the second surface 401-2 of the substrate 401 as the upper surface; One end is electrically connected, and is electrically connected to the first conductive layer 412 through the word line 402 .
  • the first surface 401 - 1 and the second surface 401 - 2 of the substrate 401 are two opposite surfaces of the substrate 401 in the thickness direction.
  • forming the conductive plug can be achieved through the following steps:
  • Step S3051 using the second surface of the substrate as the upper surface, forming a third groove in the substrate, the third groove exposing part of the word line dielectric layer.
  • the substrate 401 is etched with the second surface 401-2 of the substrate 401 as the upper surface by wet etching or dry etching to form a third groove 413 until the third The groove 413 exposes part of the word line dielectric layer 404 .
  • Step S3052 removing the part of the word line dielectric layer exposed in the third groove, so as to expose the second conductive layer.
  • the word line dielectric layer 404 exposed in the third groove 413 is removed until the second conductive layer 405 is exposed, as shown in FIG. 4N .
  • Step S3053 filling the third groove exposing the second conductive layer to form the conductive plug electrically connected to the other end of the second conductive layer.
  • forming the conductive plug in the third groove 413 may be formed by the following steps:
  • Step S1 forming a liner and a buffer layer sequentially covering the surface of the third groove.
  • Step S2 removing part of the liner and part of the buffer layer covering the second conductive layer, so as to expose the second conductive layer.
  • Step S3 forming a third conductive layer covering the buffer layer and the exposed second conductive layer, the third conductive layer filling the third groove.
  • a liner 414 and a buffer layer 415 covering the surface of the third groove 413 can be formed sequentially by physical vapor deposition, chemical vapor deposition or atomic layer deposition, and then the covering second conductive layer 405 is removed. Part of the liner 414 and part of the buffer layer 415 are used to expose the second conductive layer 405, and then a third layer covering the buffer layer 415 and the exposed second conductive layer 405 is formed by physical vapor deposition, chemical vapor deposition or atomic layer deposition. The conductive layer 416 , the third conductive layer 416 fills up the remaining third groove 413 .
  • the liner 414 , the buffer layer 415 and the third conductive layer 416 together constitute a conductive plug.
  • the material of the third conductive layer 416 can be the same as that of the second conductive layer 405, or it can be different, and the material of the third conductive layer 416 can include copper (Cu), titanium nitride (TiN), tantalum nitride (TaN), hafnium nitride (HfN), tantalum aluminum nitride (TaAlN) or titanium aluminum nitride (TiAlN).
  • Cu copper
  • TiN titanium nitride
  • TaN tantalum nitride
  • HfN hafnium nitride
  • TaAlN tantalum aluminum nitride
  • TiAlN titanium aluminum nitride
  • word lines are formed with the first surface of the substrate as the upper surface, and a connection layer connected to the first conductive layer is formed in the word lines, and a conductive plug is formed with the second surface of the substrate as the upper surface.
  • the plug is electrically connected to the first conductive layer through the word line and the connection layer.
  • the disclosed devices and methods may be implemented in non-target ways.
  • the device embodiments described above are only illustrative.
  • the division of the units is only a logical function division.
  • the various components shown or discussed are coupled with each other, or directly coupled.
  • the units described above as separate components may or may not be physically separated, and the components displayed as units may or may not be physical units, that is, they may be located in one place or distributed to multiple network units; Part or all of the units can be selected according to actual needs to achieve the purpose of the solution of this embodiment.
  • a word line is formed on the first surface of the substrate, and a connection layer connected to the first conductive layer is formed in the word line, and the first surface of the substrate is used as the upper surface to form a word line.
  • the two sides are the upper surface to form conductive plugs, and the conductive plugs are electrically connected to the first conductive layer through the word line and the connection layer.
  • the embodiment of the present disclosure implements the conductive plug and the first conductive layer through the buried word line in the substrate.
  • the indirect connection between layers prevents the conductive plug from penetrating through the entire semiconductor substrate, so that the structure of the semiconductor substrate is not damaged, and the yield and performance of the semiconductor device are improved.

Landscapes

  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开实施例提供一种半导体器件的形成方法及半导体器件，其中，所述方法包括：提供衬底；以所述衬底的第一面为上表面，在所述衬底中形成字线；在部分所述衬底中和所述衬底上形成与所述字线的一端电连接的连接层；在所述连接层上形成第一导电层；以所述衬底的第二面为上表面，在所述衬底中形成导电插塞；其中，所述导电插塞与所述字线的另一端电连接，并通过所述字线与所述第一导电层电连接；所述第一面和所述第二面是所述衬底在厚度方向上相对的两个面。

Description

半导体器件的形成方法及半导体器件
相关申请的交叉引用
本公开基于申请号为202210013825.1、申请日为2022年01月07日、发明名称为“半导体器件的形成方法及半导体器件”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及半导体技术领域，涉及但不限于一种半导体器件的形成方法及半导体器件。
背景技术
相关技术中，动态随机存取存储器(Dynamic Random Access Memory，DRAM)采用硅通孔(Through Silicon Via，TSV)技术堆叠DRAM芯片时，TSV会贯穿整个衬底与金属层连接，在进行TSV键合时，会破坏半导体器件的结构。
发明内容
有鉴于此，本公开实施例提供一种半导体器件的形成方法及半导体器件。
第一方面，本公开实施例提供一种半导体器件的形成方法，包括：
提供衬底；
以所述衬底的第一面为上表面，在所述衬底中形成字线；
在部分所述衬底中和所述衬底上形成与所述字线的一端电连接的连接层；
在所述连接层上形成第一导电层；
以所述衬底的第二面为上表面，在所述衬底中形成导电插塞；其中，所述导电插塞与所述字线的另一端电连接，并通过所述字线与所述第一导电层电连接；所述第一面和所述第二面是所述衬底在厚度方向上相对的两个面。
在一些实施例中，所述衬底至少包括阵列区和外围区；
在所述衬底中形成字线，包括：
以所述衬底的第一面为上表面，同时在所述阵列区和所述外围区形成所述字线；
所述在部分所述衬底中和所述衬底上形成与所述字线的一端电连接的连接层，包括：
在所述外围区形成与所述字线的一端电连接的所述连接层。
在一些实施例中，通过以下步骤在所述外围区形成所述字线：
在所述外围区形成具有第一厚度的第一凹槽；
形成覆盖所述第一凹槽侧壁的字线介质层；
于具有所述字线介质层的第一凹槽中填充第二导电层；
对所述第二导电层进行回刻，形成表面低于所述衬底的所述第一面的所述第二导电层，以得到所述字线。
在一些实施例中，所述方法还包括：在所述字线上形成隔离层，所述隔离层的表面与所述衬底的所述第一面平齐。
在一些实施例中，在所述外围区形成与所述字线的一端电连接的所述连接层，包括：
在所述外围区形成与所述第二导电层电连接的所述连接层。
在一些实施例中，所述字线的表面与所述衬底的所述第一面之间的距离为第二厚度；
在所述外围区形成与所述字线的一端电连接的所述连接层，包括：
在所述隔离层、所述字线介质层和所述衬底上形成第一介质层；
在所述第一介质层、所述隔离层和所述字线中，形成贯穿所述第一介质层和所述隔离层，且贯穿部分字线厚度的第二凹槽，其中所述第二凹槽的厚度大于所述第二厚度与所述第一介质层的厚度之和；
填充所述第二凹槽，形成与所述字线的一端电连接的所述连接层。
在一些实施例中，在所述衬底中形成导电插塞，包括：
以所述衬底的第二面为上表面，在所述衬底中形成第三凹槽，所述第三凹槽显露部分字线介质层；
去除所述第三凹槽中显露的所述部分字线介质层，以显露所述第二导电层；
填充显露所述第二导电层的第三凹槽，形成与所述第二导电层的另一端电连接的所述导电插塞。
在一些实施例中，所述形成与所述导电层的另一端电连接的所述导电插塞，包括：
形成依次覆盖所述第三凹槽表面的衬垫和缓冲层；
去除覆盖所述第二导电层的部分衬垫和部分缓冲层，以显露所述第二导电层；
形成覆盖所述缓冲层和显露的第二导电层的第三导电层，所述第三导电层填充满所述第三凹槽。
在一些实施例中，在所述连接层表面形成第一导电层，包括：
在具有所述连接层的第一介质层表面形成第二介质层；
形成贯穿所述第二介质层的第四凹槽，所述第四凹槽显露所述连接层；
填充所述第四凹槽，形成所述第一导电层，所述第一导电层电连接所述连接层。
在一些实施例中，在所述连接层表面形成第一导电层时，所述方法还包括：
在所述阵列区形成所述第一导电层，所述第一导电层电连接所述阵列区的源极或漏极。
第二方面，本公开实施例提供一种半导体器件，所述半导体器件至少包括：
衬底；
字线，位于所述衬底中，所述字线靠近所述衬底的第一面；
连接层，位于部分所述衬底中和所述衬底上，与所述字线的一端电连接；
第一导电层，位于所述连接层上；
导电插塞，位于所述衬底中，与所述字线的另一端电连接，所述导电插塞通过所述字线与所述第一导电层电连接，所述导电插塞靠近所述衬底的第二面；所述第一面和所述第二面是所述衬底在厚度方向上相对的两个面。
在一些实施例中，所述衬底至少包括阵列区和外围区；
所述字线包括阵列区的字线和外围区的字线，所述连接层位于所述外围区上，且所述连接层与外围区的所述字线的一端电连接。
在一些实施例中，所述字线包括：
字线介质层，位于所述衬底表面；
第二导电层，位于所述字线介质层的表面，所述第二导电层的表面低于所述衬底的所述第一面。
在一些实施例中，所述半导体器件还包括：
隔离层，位于所述第二导电层上，所述隔离层的表面与所述衬底的所述第一面平齐。
在一些实施例中，所述导电插塞包括：
衬垫，位于所述衬底表面；
缓冲层，位于所述衬垫的表面；
第三导电层，位于所述缓冲层的表面，所述第三导电层与所述第二导电层电连接。
在一些实施例中，所述半导体器件还包括：
介质层，位于所述字线、所述隔离层和所述衬底上，所述第一导电层和部分所述连接层位于所述介质层中。
本公开实施例提供的半导体器件的形成方法及半导体器件，以衬底的第一面为上表面形成字线，并在字线中形成与第一导电层连接的连接层，以衬底的第二面为上表面形成导电插塞，导电插塞通过字线和连接层与第一导电层电连接，如此，本公开实施例通过衬底中的掩埋式字线实现导电插塞与第一导电层之间的间接连接，使得导电插塞不会贯穿整个半导体衬底，从而不会破坏半导体衬底的结构，提升了半导体器件的良率和性能。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1是相关技术中TSV技术的局部结构示意图；
图2A至2E是本公开实施例提供的半导体器件的局部结构示意图；
图3是本公开实施例提供的半导体器件的形成方法的流程示意图；
图4A至4Q是本公开实施例提供的一种半导体器件的形成方法对应的局部结构示意图；
附图标记说明：
101-衬底；102-介质层；103-金属层；104-硅通孔；201-衬底；201-1-衬底的第一面；201-2-衬底的第二面；2011-阵列区；2012-外围区；202-字线；203-连接层；204-第一导电层；205-导电插塞；2051-衬垫；2052-缓冲 层；2053-第三导电层；206-隔离层；207-介质层；401-衬底；4011-阵列区；4012-外围区；401-1-衬底的第一面；401-2-衬底的第二面；402-字线；403-第一凹槽；404-字线介质层；405-第二导电层；406-隔离层；407-连接层；408-第一介质层；409-第二凹槽；410-第二介质层；411-第四凹槽；412-第一导电层；413-第三凹槽；414-衬垫；415-缓冲层；416-第三导电层。
具体实施方式
下面将结合本公开实施例中的附图，对本公开的具体技术方案做进一步详细描述。以下实施例用于说明本公开，但不用来限制本公开的范围。
在后续的描述中，使用用于表示元件的诸如“模块”或“单元”的后缀仅为了有利于本公开的说明，其本身没有特定的意义。因此，“模块”或“单元”可以混合地使用。
相关技术通过TSV技术堆叠DRAM芯片，用于高速和宽带应用。图1是相关技术中TSV技术的局部结构示意图，如图1所示，衬底101表面有介质层102和金属层103，硅通孔104贯穿整个衬底101和介质层102，与金属层103连接，这样的结构在进行TSV键合时，会破坏半导体器件的结构，造成后续器件互联时的失效问题。
基于相关技术存在的问题，本公开实施例提供一种半导体器件，图2A至2E是本公开实施例提供的半导体器件的局部结构示意图，如图2A所示，半导体器件包括衬底201、字线202、连接层203、第一导电层204和导电插塞205。其中，字线202位于衬底201中，字线靠近衬底的第一面201-1；连接层203，位于部分衬底201中和衬底201上，与字线202的一端电连接；第一导电层204，位于连接层203上；导电插塞205，位于衬底201中，与字线202的另一端电连接，导电插塞205通过字线202与第一导电层204电连接，导电插塞205靠近衬底201的第二面201-2；第一面201-1和第二面201-2是衬底201在厚度方向上相对的两个面。
在一些实施例中，衬底201至少包括阵列区2011和外围区2012；字线202包括阵列区2011的字线202-1和外围区2012的字线202-2，连接层203位于外围区2012上，且连接层203与外围区2012的字线202-2的一端电连接，如图2B所示。
在一些实施例中，字线202包括字线介质层2021和第二导电层2022，字线介质层2021位于衬底201表面；第二导电层2022，位于字线介质层2021的表面，第二导电层2022的表面低于衬底201的第一面。在一些实施例中，半导体器件还包括隔离层206，位于第二导电层2022上，隔离层206的表面与衬底201的第一面201-1平齐，如图2C所示。
在一些实施例中，导电插塞205包括：衬垫2051、缓冲层2052和第三导电层2053，衬垫2051位于衬底201表面；缓冲层2052位于衬垫2051的表面；第三导电层2053位于缓冲层2052的表面，第三导电层2053与第二导电层2022电连接，如图2D所示。
在一些实施例中，半导体器件还包括介质层207，位于字线202、隔离层206和衬底201上，第一导电层204和部分连接层203位于介质层207中，如图2E所示。
在一些实施例中，介质层207可以包括第一介质层和第二介质层(图中未示出)，其中，部分连接层203位于第一介质层中，第一导电层204位于第二介质层中，第一介质层与第二介质层的材质相同或不同。
本公开实施例提供的半导体器件以衬底的第一面为上表面形成字线，并在字线中形成与第一导电层连接的连接层，以衬底的第二面为上表面形成导电插塞，导电插塞通过字线和连接层与第一导电层电连接，本公开实施例通过衬底中的掩埋式字线实现了导电插塞与第一导电层之间的间接连接，使得导电插塞不会贯穿整个半导体衬底，也不会破坏半导体衬底的结构，提升了半导体器件的良率和性能。
基于前述实施例提供的半导体器件，本公开实施例提供一种半导体器 件的形成方法，请参照图3，图3是本公开实施例提供的半导体器件的形成方法的流程示意图，本公开实施例提供的半导体器件可以通过以下步骤形成：
步骤S301、提供衬底。
步骤S302、以衬底的第一面为上表面，在衬底中形成字线。
步骤S303、在部分衬底中和衬底上形成与字线的一端电连接的连接层。
步骤S304、在连接层上形成第一导电层。
步骤S305、以衬底的第二面为上表面，在衬底中形成导电插塞；其中，导电插塞与字线的另一端电连接，并通过字线与第一导电层电连接；第一面和第二面是衬底在厚度方向上相对的两个面。
下面请参照图4A至4Q，对本公开实施例提供的半导体器件的形成方法进行详细说明。
如图4A至图4E所示，执行步骤S301和步骤S302，提供衬底401，以衬底401的第一面401-1为上表面，在衬底401中形成字线402。
在一些实施例中，衬底401可以由半导体材料制成，例如硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。
在一些实施例中，衬底401至少包括阵列区4011和外围区4012，在衬底401中形成字线402，即以衬底401的第一面401-1为上表面，同时在阵列区4011和外围区4012形成字线402，如图4A所示。
需要说明的是，为准确地展示本公开实施例提供的半导体器件的形成方法，后续附图均以衬底401的外围区4012为例，对本公开实施例提供的半导体器件的形成方法进行详细说明。
在一些实施例中，在外围区4012形成字线402可以通过以下步骤形成：
步骤S3021、在外围区形成具有第一厚度的第一凹槽。
请参照图4B，通过湿法刻蚀或干法刻蚀在衬底外围区4012形成第一凹槽403，第一凹槽403在垂直于衬底401表面的方向上具有第一厚度A。
步骤S3022、形成覆盖第一凹槽侧壁的字线介质层。
在本公开实施例中，可以通过物理气相沉积(Physical Vapor Deposition，PVD)、化学气相沉积(Chemical Vapor Deposition，CVD)或者原子层沉积(Atomic layer deposition，ALD)的方式，形成覆盖第一凹槽403侧壁的字线介质层404，如图4C所示。这里，字线介质层404的材质可以包括碳化硅(SiC)、氧化铪(HfO 2)、氮氧化铪(HfON)、氧化铝(Al 2O 3)、氧化锆(ZrO 2)或二氧化硅(SiO 2)等无机氧化物层材料中的至少一种。
步骤S3023、于具有字线介质层的第一凹槽中填充第二导电层。
步骤S3024、对第二导电层进行回刻，形成表面低于衬底的第一面的第二导电层，以得到字线。
接下来请参照图4D和图4E，可以通过物理气相沉积、化学气相沉积或者原子层沉积的方式在具有字线介质层404的第一凹槽403中，填充第二导电层405。在形成第二导电层405之后，通过湿法刻蚀或干法刻蚀的方式对第二导电层405进行回刻，形成表面低于衬底401的第一面401-1的第二导电层405，该表面低于第一面401-1的第二导电层405和字线介质层404构成字线402。
在一些实施例中，字线402的第二导电层405可以包括氮化钛(TiN)、氮化钽(TaN)、氮化铪(HfN)、氮化铝钽(TaAlN)或氮化铝钛(TiAlN)、钨、多晶硅等材料中的至少一种。
在一些实施例中，在形成表面低于第一面401-1的第二导电层405之后，本公开实施例提供的半导体器件的形成方法还包括在第二导电层405上形成隔离层406，隔离层406的表面与衬底401的第一面401-1平齐。
如图4F所示，可以通过物理气相沉积、化学气相沉积或者原子层沉积的方式在剩余的第一凹槽403中形成隔离层406，隔离层406可以是氮化硅(SiN)等材料。
在本公开实施例中，通过在衬底中形成掩埋式字线，实现了导电插塞 与第一导电层之间的间接连接，避免导电插塞贯穿整个衬底而导致互联失效的问题。
接下来请参照图4G至图4I，执行步骤S303，在部分衬底401中和衬底401上形成与字线402的一端电连接的连接层407。
在一些实施例中，回刻后的第二导电层405和字线介质层404构成字线402，连接层407与字线402中的第二导电层405的一端电连接，即连接层407与字线402电连接。
在一些实施例中，形成连接层可以通过以下步骤形成：
步骤S3031、在隔离层、字线介质层和衬底上形成第一介质层。
请参照图4G，通过物理气相沉积、化学气相沉积或者原子层沉积的方式形成覆盖隔离层406、字线介质层404和衬底401的第一介质层408。
在一些实施例中，第一介质层408的材料可以包括氧化锆(ZrO 2)、氧化铪(HfO 2)、氧化钛锆(TiZrO 4)、氧化钌(RuO 4)、氧化锑(Sb 2O 3或Sb 2O 5)或氧化铝(Al 2O 3)等材料中的至少一种。
步骤S3032、在第一介质层、隔离层和字线中，形成贯穿第一介质层和隔离层，且贯穿部分字线厚度的第二凹槽，其中所述第二凹槽的厚度大于所述第二厚度与所述第一介质层的厚度之和。
在一些实施例中，在垂直于衬底401的方向上，字线402的表面与衬底401的第一面401-1之间的距离为第二厚度B。
在一些实施例中，在形成第二凹槽409之前，还可以在第一介质层408表面形成具有预设图案的光刻胶层(图中未示出)，通过湿法刻蚀或干法刻蚀的方式，根据具有预设图案的光刻胶层对隔离层406、字线402和第一介质层408进行刻蚀，形成贯穿隔离层406和第一介质层408，且贯穿部分字线402厚度的第二凹槽409。
在一些实施例中，字线402的表面与衬底401的第一面401-1之间的距离为第二厚度B，第二凹槽409的厚度为C，第一介质层408的厚度为D。 在本公开实施例中，第二凹槽409的厚度C大于第二厚度B与第一介质层408的厚度D之和。在本公开实施例中，第一凹槽403的第一厚度A与第一介质层408的厚度D之和大于第二凹槽409的厚度C，如图4H所示。
本公开实施例对第二凹槽409的数量不作限制。
步骤S3033、填充所述第二凹槽，形成与所述字线的一端电连接的连接层。
接下来请参照图4I，可以通过物理气相沉积、化学气相沉积或者原子层沉积的方式在第二凹槽409中形成连接层407。
在本公开实施例中，连接层407的一端位于字线402内部，连接层407与字线402相连接。
在本公开实施例中，连接层407的材料可以包括氮化钛(TiN)、氮化钽(TaN)、氮化铪(HfN)、氮化铝钽(TaAlN)或氮化铝钛(TiAlN)等材料中的至少一种。
本公开实施例中，在形成连接层后，导电插塞通过字线和连接层与第一导电层电连接，实现了导电插塞与第一导电层之间的间接连接，提高了半导体器件的性能。
接下来请参照图4J至图4L，执行步骤S304，在连接层407上形成第一导电层412。在本公开实施例中，形成第一导电层412可以通过以下步骤实现：
步骤S3041、在具有连接层的第一介质层表面形成第二介质层。
步骤S3042、形成贯穿第二介质层的第四凹槽，第四凹槽显露连接层。
步骤S3043、填充第四凹槽，形成第一导电层，第一导电层电连接连接层。
请参照图4J，可以通过物理气相沉积、化学气相沉积或者原子层沉积的方式在具有连接层407的第一介质层408表面形成第二介质层410。
在一些实施例中，第一介质层408与第二介质层410的材质可以相同， 也可以不同，例如，第二介质层410的材质也可以包括氧化锆(ZrO 2)、氧化铪(HfO 2)、氧化钛锆(TiZrO 4)、氧化钌(RuO 4)、氧化锑(Sb 2O 3或Sb 2O 5)或氧化铝(Al 2O 3)等材料中的至少一种。
在一些实施例中，在形成第二介质层410之后，通过湿法刻蚀或干法刻蚀的方式在第二介质层410中形成第四凹槽411。
在一些实施例中，在形成第四凹槽411之前，可以在第二介质层410表面形成具有预设图案的光刻胶层(图中未示出)，再通过湿法刻蚀或干法刻蚀的方式，根据具有预设图案的光刻胶层对第二介质层410进行刻蚀，形成第四凹槽411，且第四凹槽411贯穿第二介质层410，显露连接层407，如图4K所示。
在本公开实施例中，在形成第四凹槽411后，填充第四凹槽411，形成第一导电层412，第一导电层412的材料可以包括氮化钛(TiN)、氮化钽(TaN)、氮化铪(HfN)、氮化铝钽(TaAlN)或氮化铝钛(TiAlN)等材料中的至少一种。
在本公开实施例中，第一导电层412的表面可以低于第二介质层410的表面，在形成第一导电层412之后，对剩余的第四凹槽411进行填充，如图4L所示，填充材料可以与第二介质层410的材料相同，也可以不同。
在一些实施例中，在连接层407表面形成第一导电层412的同时，在衬底401的阵列区(图中未示出)形成第一导电层(阵列区的第一导电层图中未示出)，阵列区的第一导电层电连接阵列区的源极或漏极。
接下来请参照图4M和图4N，执行步骤S305，以衬底401的第二面401-2为上表面，在衬底401中形成导电插塞；其中，导电插塞与字线402的另一端电连接，并通过字线402与第一导电层412电连接。
在一些实施例中，衬底401的第一面401-1和第二面401-2是衬底401在厚度方向上相对的两个面。
在一些实施例中，形成导电插塞可以通过以下步骤实现：
步骤S3051、以衬底的第二面为上表面，在所述衬底中形成第三凹槽，所述第三凹槽显露部分字线介质层。
请参照图4M，通过湿法刻蚀或干法刻蚀的方式以衬底401的第二面401-2为上表面，对衬底401进行刻蚀，形成第三凹槽413，直至第三凹槽413显露部分字线介质层404为止。
步骤S3052、去除所述第三凹槽中显露的所述部分字线介质层，以显露所述第二导电层。
在一些实施例中，在形成第三凹槽413之后，去除第三凹槽413中显露的字线介质层404，直至显露第二导电层405，如图4N所示。
步骤S3053、填充显露所述第二导电层的第三凹槽，形成与所述第二导电层的另一端电连接的所述导电插塞。
在一些实施例中，在第三凹槽413中形成导电插塞可以通过以下步骤形成：
步骤S1、形成依次覆盖所述第三凹槽表面的衬垫和缓冲层。
步骤S2、去除覆盖所述第二导电层的部分衬垫和部分缓冲层，以显露所述第二导电层。
步骤S3、形成覆盖所述缓冲层和显露的第二导电层的第三导电层，所述第三导电层填充满所述第三凹槽。
接下来请参照图4O至4Q，可以通过物理气相沉积、化学气相沉积或者原子层沉积的方式形成依次覆盖第三凹槽413表面的衬垫414和缓冲层415，然后去除覆盖第二导电层405的部分衬垫414和部分缓冲层415，以显露第二导电层405，再通过物理气相沉积、化学气相沉积或者原子层沉积的方式形成覆盖缓冲层415和显露的第二导电层405的第三导电层416，第三导电层416填充满剩余的第三凹槽413。
在一些实施例中，衬垫414、缓冲层415和第三导电层416共同组成导电插塞。
在一些实施例中，第三导电层416可以与第二导电层405的材料相同，也可以不同，第三导电层416的材料可以包括铜(Cu)、氮化钛(TiN)、氮化钽(TaN)、氮化铪(HfN)、氮化铝钽(TaAlN)或氮化铝钛(TiAlN)等材料中的至少一种。
本公开实施例以衬底的第一面为上表面形成字线，并在字线中形成与第一导电层连接的连接层，以衬底的第二面为上表面形成导电插塞，导电插塞通过字线和连接层与第一导电层电连接，如此，本公开实施例通过衬底中的掩埋式字线实现导电插塞与第一导电层之间的间接连接，使得导电插塞不会贯穿整个半导体衬底，也不会破坏半导体衬底的结构，提升了半导体器件的良率和性能。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。
工业实用性
本公开实施例提供的半导体器件的形成方法及半导体器件，以衬底的第一面为上表面形成字线，并在字线中形成与第一导电层连接的连接层，以衬底的第二面为上表面形成导电插塞，导电插塞通过字线和连接层与第一导电层电连接，如此，本公开实施例通过衬底中的掩埋式字线实现导电插塞与第一导电层之间的间接连接，使得导电插塞不会贯穿整个半导体衬底，从而不会破坏半导体衬底的结构，提升了半导体器件的良率和性能。

Claims (16)

  1. 一种半导体器件的形成方法，所述方法包括：
    提供衬底；
    以所述衬底的第一面为上表面，在所述衬底中形成字线；
    在部分所述衬底中和所述衬底上形成与所述字线的一端电连接的连接层；
    在所述连接层上形成第一导电层；
    以所述衬底的第二面为上表面，在所述衬底中形成导电插塞；其中，所述导电插塞与所述字线的另一端电连接，并通过所述字线与所述第一导电层电连接；所述第一面和所述第二面是所述衬底在厚度方向上相对的两个面。
  2. 根据权利要求1所述的方法，其中，所述衬底至少包括阵列区和外围区；
    在所述衬底中形成字线，包括：
    以所述衬底的第一面为上表面，同时在所述阵列区和所述外围区形成所述字线；
    所述在部分所述衬底中和所述衬底上形成与所述字线的一端电连接的连接层，包括：
    在所述外围区形成与所述字线的一端电连接的所述连接层。
  3. 根据权利要求2所述的方法，其中，通过以下步骤在所述外围区形成所述字线：
    在所述外围区形成具有第一厚度的第一凹槽；
    形成覆盖所述第一凹槽侧壁的字线介质层；
    于具有所述字线介质层的第一凹槽中填充第二导电层；
    对所述第二导电层进行回刻，形成表面低于所述衬底的所述第一面的 所述第二导电层，以得到所述字线。
  4. 根据权利要求3所述的方法，其中，所述方法还包括：
    在所述字线上形成隔离层，所述隔离层的表面与所述衬底的所述第一面平齐。
  5. 根据权利要求3所述的方法，其中，在所述外围区形成与所述字线的一端电连接的所述连接层，包括：
    在所述外围区形成与所述第二导电层电连接的所述连接层。
  6. 根据权利要求4所述的方法，其中，所述字线的表面与所述衬底的所述第一面之间的距离为第二厚度；
    在所述外围区形成与所述字线的一端电连接的所述连接层，包括：
    在所述隔离层、所述字线介质层和所述衬底上形成第一介质层；
    在所述第一介质层、所述隔离层和所述字线中，形成贯穿所述第一介质层和所述隔离层，且贯穿部分字线厚度的第二凹槽，其中所述第二凹槽的厚度大于所述第二厚度与所述第一介质层的厚度之和；
    填充所述第二凹槽，形成与所述字线的一端电连接的所述连接层。
  7. 根据权利要求3所述的方法，其中，在所述衬底中形成导电插塞，包括：
    以所述衬底的第二面为上表面，在所述衬底中形成第三凹槽，所述第三凹槽显露部分字线介质层；
    去除所述第三凹槽中显露的所述部分字线介质层，以显露所述第二导电层；
    填充显露所述第二导电层的第三凹槽，形成与所述第二导电层的另一端电连接的所述导电插塞。
  8. 根据权利要求7所述的方法，其中，所述形成与所述导电层的另一端电连接的所述导电插塞，包括：
    形成依次覆盖所述第三凹槽表面的衬垫和缓冲层；
    去除覆盖所述第二导电层的部分衬垫和部分缓冲层，以显露所述第二导电层；
    形成覆盖所述缓冲层和显露的第二导电层的第三导电层，所述第三导电层填充满所述第三凹槽。
  9. 根据权利要求1所述的方法，其中，在所述连接层表面形成第一导电层，包括：
    在具有所述连接层的第一介质层表面形成第二介质层；
    形成贯穿所述第二介质层的第四凹槽，所述第四凹槽显露所述连接层；
    填充所述第四凹槽，形成所述第一导电层，所述第一导电层电连接所述连接层。
  10. 根据权利要求2所述的方法，其中，在所述连接层表面形成第一导电层时，所述方法还包括：
    在所述阵列区形成所述第一导电层，所述第一导电层电连接所述阵列区的源极或漏极。
  11. 一种半导体器件，所述半导体器件包括：
    衬底；
    字线，位于所述衬底中，所述字线靠近所述衬底的第一面；
    连接层，位于部分所述衬底中和所述衬底上，与所述字线的一端电连接；
    第一导电层，位于所述连接层上；
    导电插塞，位于所述衬底中，与所述字线的另一端电连接，所述导电插塞通过所述字线与所述第一导电层电连接，所述导电插塞靠近所述衬底的第二面；所述第一面和所述第二面是所述衬底在厚度方向上相对的两个面。
  12. 根据权利要求11所述的半导体器件，其中，所述衬底至少包括阵列区和外围区；
    所述字线包括阵列区的字线和外围区的字线，所述连接层位于所述外围区上，且所述连接层与外围区的所述字线的一端电连接。
  13. 根据权利要求11所述的半导体器件，其中，所述字线包括：
    字线介质层，位于所述衬底表面；
    第二导电层，位于所述字线介质层的表面，所述第二导电层的表面低于所述衬底的所述第一面。
  14. 根据权利要求13所述的半导体器件，其中，所述半导体器件还包括：
    隔离层，位于所述第二导电层上，所述隔离层的表面与所述衬底的所述第一面平齐。
  15. 根据权利要求13所述的半导体器件，其中，所述导电插塞包括：
    衬垫，位于所述衬底表面；
    缓冲层，位于所述衬垫的表面；
    第三导电层，位于所述缓冲层的表面，所述第三导电层与所述第二导电层电连接。
  16. 根据权利要求14所述的半导体器件，其中，所述半导体器件还包括：
    介质层，位于所述字线、所述隔离层和所述衬底上，所述第一导电层和部分所述连接层位于所述介质层中。
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