WO2023130577A1 - 半导体结构及其制造方法 - Google Patents

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WO2023130577A1
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张魁
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Changxin Memory Technologies Inc
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    • G—PHYSICS
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the present disclosure relates to, but is not limited to, a semiconductor structure and method of manufacturing the same.
  • the 4F2 structure can be made with GAA (Gate All-Around, full gate) type 3D transistors.
  • the transistors are arranged perpendicular to the surface of the substrate, and the capacitors are electrically connected to the upper surface of the transistors.
  • the bit lines (Bit Lines) are arranged from bottom to top. , BL), dielectric layer, word line (Word Line, WL), capacitor.
  • the existing DRAM technology is mainly based on a 3 ⁇ 2 embedded word line structure, and the uniti cell area has reached the limit under the densest packing of capacitors.
  • the 4F2 GAA structure can save area and increase storage density; however, as the size shrinks, the distance between channel columns becomes smaller and smaller, and the parasitic capacitance between conductive materials becomes more and more obvious, which affects device performance.
  • the present disclosure provides a semiconductor structure and a manufacturing method thereof.
  • a semiconductor structure including:
  • a plurality of bit lines arranged in parallel, each of which wraps the lower part of a row of channel columns;
  • a plurality of word lines arranged in parallel, each of which wraps the upper part of a row of the channel columns; the word lines and the bit lines are perpendicular to each other on the same projection plane;
  • Layers of insulating material are formed; at least one of said layers of insulating material has voids therein.
  • surfaces of the channel pillars, the bit lines, and the word lines are all covered with an insulating material layer;
  • a sealing layer flush with the channel pillar is filled around the channel pillar above the word line.
  • the channel column includes a first column and a second column; the second column is vertically arranged on the base, and the first column is arranged on the second column the top of the body.
  • the word line is disposed in the middle of the first column
  • the bit line is arranged at the junction of the first column and the second column; the bit line is wrapped around the bottom of the first column and around the top of the second column; The height of the portion of the first column surrounded by the bit line is less than half of the height of the bit line.
  • a gate oxide layer is disposed between the first pillar and the word line.
  • the material of the base and the second column is a P-type semiconductor; the material of the first column is an N-type semiconductor.
  • the bit line and the word line are made of metal; the sealing layer is made of insulating oxide.
  • a semiconductor structure manufacturing method including:
  • a plurality of channel columns arranged in an array are formed on the semiconductor substrate, and grooves are formed around the channel columns;
  • a plurality of bit lines are formed on the upper surface of the first insulating layer, each of the bit lines wraps the lower part of a row of the channel pillars;
  • each of the word lines wrapping the upper part of a row of the channel pillars;
  • a void is formed in at least one isolation region; the isolation region includes: all around the channel pillar below the bit line, between adjacent bit lines, and between the bit line and the word line around the channel pillars and between adjacent word lines.
  • the step of forming a plurality of channel pillars arranged in an array on the semiconductor substrate includes:
  • etching the N-type substrate to form a first pillar wherein, the bottom of the first pillar is higher than the bottom of the N-type substrate;
  • pillar mask As a mask, etch the rest of the N-type substrate and part of the P-type substrate to form a second pillar.
  • the step of forming the first insulating layer includes:
  • An insulating material is deposited around the second column; wherein, the top of the first insulating layer is lower than the top of the P-type substrate.
  • the step of forming a plurality of bit lines on the upper surface of the first insulating layer includes:
  • bit line material layer Depositing a bit line material layer on the upper surface of the first insulating layer; wherein, the top of the bit line material layer is higher than the top of the P-type substrate;
  • the bit line material layer is patterned and etched to form striped bit lines.
  • bit line material layer before the patterned etching of the bit line material layer, further includes:
  • the step of forming the second insulating layer includes:
  • the insulating material is planarized to form a second insulating layer.
  • a gate oxide layer is formed on the sidewall of the first column so that the gate oxide layer surrounds the first column.
  • the step of forming a plurality of word lines on the upper surface of the second insulating layer includes:
  • the word line material layer is patterned and etched to form striped word lines.
  • the step of forming a void in at least one isolation region includes:
  • Gaps are formed between adjacent word lines below the sealing layer.
  • the step of forming a void in at least one isolation region includes:
  • Gaps are formed between adjacent word lines and around the channel pillars between the bit lines and the word lines.
  • the step of forming a void in at least one isolation region includes:
  • Gaps are formed between adjacent word lines, around the channel pillars between the bit lines and the word lines, and between adjacent bit lines.
  • the step of forming a void in at least one isolation region includes:
  • sealing layer after forming the sealing layer, further comprising:
  • At least one of the semiconductor structures is formed between adjacent bit lines, around the pillars below the bit lines, between word lines, and around the pillars below the word lines. There are gaps, which reduce the parasitic capacitance between conductive materials such as word lines and bit lines, and improve the performance of the storage device.
  • Fig. 1a is a schematic top view of a semiconductor structure according to an exemplary embodiment.
  • Fig. 1b is a cross-sectional view along AA' direction in Fig. 1a.
  • Fig. 1c is a cross-sectional view along BB' direction in Fig. 1a.
  • Fig. 2 is a flowchart showing a method for manufacturing a semiconductor structure according to an exemplary embodiment.
  • FIG. 3 to FIG. 12 are structural schematic diagrams of each step of the semiconductor structure manufacturing method in an embodiment of the present disclosure.
  • Fig. 1 shows a semiconductor structure according to an exemplary embodiment.
  • the semiconductor structure includes:
  • a substrate 200 a substrate 200; a plurality of channel columns 210 vertically arranged on the substrate 200, the plurality of channel columns 210 are arranged in an array; a plurality of bit lines 104 arranged in parallel, and each bit line 104 wraps a row The lower part of the channel column 210 ; a plurality of word lines 107 arranged in parallel, each word line 107 wrapping the upper part of a row of channel column 210 .
  • the word lines 107 and the bit lines 104 are perpendicular to each other on the same projection plane.
  • An insulating material layer 108 is formed around the channel column 210 below the bit line 104, between adjacent bit lines 104, around the channel column 210 between the bit line 104 and the word line 107, and between adjacent word lines 107; There is a void 201 in at least one layer of insulating material 108 .
  • gaps are formed in at least one of the adjacent bit lines, around the pillars below the bit lines, between the word lines and around the pillars below the word lines, reducing the size of the word lines, bit lines
  • the parasitic capacitance between such conductive materials improves the performance of the storage device.
  • voids can be formed in the insulating material layers at four different positions. In practical applications, there are several implementation modes as follows.
  • the insulating material layer 108 with the gap 201 is only formed between the adjacent word lines 107; the channel pillars around the channel pillars 210 between the bit lines 104 and the word lines 107, between the adjacent bit lines 104, and the channel pillars below the bit lines 104 There are no voids in the layer of insulating material 108 formed around 210 .
  • an insulating material layer 108 with a gap 201 is formed at three positions; the bit line 104 There are no voids in the layer of insulating material 108 formed around the underlying channel studs 210 .
  • the surface of the channel pillar 210 , the bit line 104 , and the word line 107 are all covered with an insulating material layer 108 ; the surrounding of the channel pillar 210 above the word line is filled with a sealing layer 109 flush with the channel pillar 210 .
  • the structure of the word line 107 is a junctionless transistor.
  • the passage column 210 includes a first column 211 and a second column 212 ; the second column 212 is vertically disposed on the base 200 , and the first column 211 is disposed on the top of the second column 212 .
  • the word line 107 is disposed in the middle of the first pillar 211;
  • the bit line 104 is arranged at the junction of the first column 211 and the second column 212; the bit line 104 is wrapped around the bottom of the first column 211 and the top of the second column 212; the first column 211 is wrapped
  • the height of the portion surrounded by the bitline 104 is less than half of the height of the bitline 104 .
  • a gate oxide layer is disposed between the first column 211 and the word line 107 .
  • the material of the base 200 and the second column 212 is a P-type semiconductor; the material of the first column 211 is an N-type semiconductor.
  • the material of the bit line 104 and the word line 107 is metal; the material of the sealing layer 109 is insulating oxide.
  • Embodiments of the present disclosure provide a GAA memory structure in which the bit line surrounds the channel column.
  • a wrap-around bit line structure is formed at the bottom of the channel column by using the process of forming a word line.
  • the word line structure is a junctionless transistor, and the channel column is surrounded by bit lines.
  • the part of the bit line occupies less than half of the height of the bit line.
  • Fig. 2 is a flowchart showing a method for manufacturing a semiconductor structure according to an exemplary embodiment.
  • the semiconductor structure manufacturing method includes:
  • Step S1 forming a plurality of channel columns arranged in an array on the semiconductor substrate, and forming grooves around the channel columns;
  • Step S2 forming a first insulating layer, the first insulating layer covers the bottom of the groove;
  • Step S3 forming a plurality of bit lines on the upper surface of the first insulating layer, each bit line wrapping the lower part of a column of channel columns;
  • Step S4 forming a second insulating layer, the second insulating layer fills the groove between the bit lines and covers the bit lines;
  • Step S5 forming a plurality of word lines on the upper surface of the second insulating layer, each word line wrapping the upper part of a row of channel pillars;
  • Step S6 forming an insulating material layer with a gap in at least one isolation region; the isolation region includes: around the channel column below the bit line, between adjacent bit lines, around the channel column between the bit line and the word line, between adjacent word lines.
  • gaps are formed in at least one of the adjacent bit lines, around the pillars below the bit lines, between the word lines and around the pillars below the word lines, reducing the impact of word lines, bit lines, etc.
  • the parasitic capacitance between conductive materials improves the performance of memory devices.
  • FIGS. 3-12 are schematic structural diagrams of each step of the semiconductor device manufacturing method provided by some embodiments of the present disclosure. Next, the semiconductor device manufacturing method provided by the embodiments of the present disclosure will be further described in detail with reference to FIGS. 3-12 .
  • step S1 is performed to form a plurality of channel pillars arranged in an array on the semiconductor substrate, and form grooves around the channel pillars.
  • step S1 may include the following steps:
  • Step S101 as shown in FIG. 3 , providing a semiconductor substrate 10;
  • Step S102 implanting ions into the semiconductor substrate 10 to form a laminated structure of an N-type substrate 101 and a P-type substrate 102;
  • Step S103 as shown in FIG. 4b, forming a pillar mask 30 on the surface of the N-type substrate 101;
  • step S104 as shown in FIG. 4 a , the N-type substrate 101 is etched using the post mask 30 as a mask to form the first post 110 .
  • the bottom of the first column 110 is higher than the bottom of the N-type substrate 101;
  • Step S105 as shown in FIG. 5 a - FIG. 5 b , using the pillar mask 30 as a mask, etch the remaining part of the N-type substrate 101 and part of the P-type substrate 102 to form a second pillar 120 .
  • the channel column includes a first column 110 and a second column 120; the height of the first column 110 is a part of the N-type substrate 101; the height of the second column 120 includes the N-type substrate The rest of the bottom 101 and a part of the P-type substrate 102.
  • step S2 is performed to form a first insulating layer, and the first insulating layer covers the bottom of the groove.
  • step S2 may include the following steps:
  • Step S201 depositing an insulating material around the second pillar 120 to form a first insulating layer 103 .
  • the top of the first insulating layer 103 is lower than the top of the P-type substrate 102 .
  • step S3 is performed to form a plurality of bit lines on the upper surface of the first insulating layer, and each bit line wraps the lower part of a row of channel pillars.
  • step S3 may include the following steps:
  • Step S301 deposit a bit line material layer 104 on the upper surface of the first insulating layer 103; wherein, the top of the bit line material layer 104 is higher than the top of the P-type substrate 102;
  • step S302 as shown in FIGS. 8 a - 8 b , the bit line material layer 104 is patterned and etched to form striped bit lines 104 .
  • the bit line 104 may include multiple layers, such as a first bit line material 104a and a second bit line material 104b; wherein, the first bit line material 104a may be titanium nitride (TiN), and the second bit line material 104b may be It is tungsten (W).
  • first bit line material 104a may be titanium nitride (TiN)
  • second bit line material 104b may be It is tungsten (W).
  • step S3 may also include the following steps:
  • Step S301 depositing a bit line material layer on the upper surface of the first insulating layer 103; wherein, the top of the bit line material layer is higher than the top of the P-type substrate 102;
  • Step S302 etching back the bit line material layer, so that the height of the portion of the N-type substrate 101 surrounded by the bit line material layer is less than half of the height of the bit line material layer.
  • Step S303 pattern-etching the bit line material layer to form strip-shaped bit lines 104 .
  • step S4 is performed to form a second insulating layer, the second insulating layer fills the groove between the bit lines and covers the bit lines.
  • forming the second insulating layer in step S4 may include the following steps:
  • Step S401 depositing an insulating material to fill the grooves between the bit lines 104 and cover the bit lines 104;
  • Step S402 planarizing the insulating material to form the second insulating layer 105 .
  • step S5 before performing step S5, the following steps may also be included:
  • Step S501 forming a gate oxide layer on the sidewall of the first pillar 110 so that the gate oxide layer surrounds the first pillar 110 .
  • step S5 is performed to form a plurality of word lines on the upper surface of the second insulating layer, and each word line wraps the upper part of a row of channel pillars.
  • step S5 may include the following steps:
  • Step S502 as shown in FIG. 10a-FIG. 10c, deposit a word line material layer 106 around the gate oxide layer;
  • Step S503 etch back the word line material layer 106, so that the top of the word line material layer 106 is lower than the top of the N-type substrate 101; that is, the top of the word line material layer 106 is lower than the top of the first pillar 110;
  • step S504 as shown in FIG. 10c and FIG. 11 , the word line material layer 106 is patterned and etched to form striped word lines 107 .
  • step S6 is performed to form an insulating material layer with a gap in at least one isolation region; the isolation region includes: around the channel column below the bit line, between adjacent bit lines, and between the bit line and the word line Around the channel pillars, between adjacent word lines.
  • step S6 can be implemented in four different manners, and various embodiments will be described in detail below in turn.
  • step S6 may include the following steps:
  • Step S601a depositing an oxide isolation material on the surface of the exposed word line to form an insulating material layer
  • Step S602a filling an oxide isolation material around the first column above the word line to form a sealing layer
  • step S603a gaps are formed between adjacent word lines below the sealing layer.
  • step S6 may also include the following steps:
  • Step S601b partially removing the second insulating layer
  • Step S602b depositing an oxide isolation material on the surface of the exposed word line to form an insulating material layer
  • Step S603b filling an oxide isolation material around the first column above the word line to form a sealing layer
  • step S604b gaps are formed between adjacent word lines and around the channel pillars between bit lines and word lines.
  • step S6 may also include the following steps:
  • Step S601c removing the second insulating layer
  • Step S602c depositing an oxide isolation material on the exposed word line and bit line surface to form an insulating material layer
  • Step S603c filling an oxide isolation material around the first column above the word line to form a sealing layer
  • step S604c gaps are formed between adjacent word lines, around channel pillars between bit lines and word lines, and between adjacent bit lines.
  • step S6 may also include the following steps:
  • Step S601d removing the second insulating layer 105 and the first insulating layer 103 (see FIG. 10b );
  • Step S602d deposit an oxide isolation material on the surface of the exposed word line 107 and bit line 104 to form an insulating material layer 108;
  • Step S603d filling an oxide isolation material around the first pillar 110 (shown in FIG. 11b ) above the word line 107 to form a sealing layer 109;
  • gaps 201 are formed between adjacent word lines, around channel pillars between bit lines and word lines, between adjacent bit lines, and around channel pillars below bit lines.
  • the following steps may also be included:
  • Step S701 referring to FIG. 12a, removing the pillar mask 30 and part of the sealing layer 109, so that the upper surface of the remaining sealing layer 109 is flush with the upper surface of the first pillar 110;
  • Step S702 connecting the upper surface of the first cylinder 110 (shown in FIG. 11 b ) to the back-end capacitor.
  • At least one of the semiconductor structures is formed between adjacent bit lines, around the pillars below the bit lines, between word lines, and around the pillars below the word lines. There are gaps, which reduce the parasitic capacitance between conductive materials such as word lines and bit lines, and improve the performance of the storage device.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

本公开提供一种半导体结构及其制造方法；所述半导体结构包括：基底；垂直设置在基底上的多个通道立柱；多条平行排列的位线，每条位线包裹一列通道立柱的下部；多条平行排列的字线，每条字线包裹一行通道立柱的上部；字线与位线在同一投影面上相互垂直；位线下方的通道立柱周围、相邻的位线之间、位线与字线之间的通道立柱周围、相邻的字线之间分别形成有绝缘材料层；至少一个绝缘材料层中有空隙。

Description

半导体结构及其制造方法
本公开基于申请号为202210021780.2、申请日为2022年01月10日、申请名称为“半导体结构及其制造方法”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及但不限于一种半导体结构及其制造方法。
背景技术
针对存储容量扩展困难的问题，相关技术提出了一种增加净模量、减小单元尺寸的新方法——4F2结构。4F2结构可以用GAA(Gate All-Around，全栅极)型3D晶体管制作，晶体管垂直于衬底表面设置，电容与晶体管的上表面电连接，从下到上以此排布位线(Bit Line，BL)、介质层、字线(Word Line，WL)、电容。
相关技术中，现有DRAM的技术主要以3×2的埋入式字线结构为主，在电容最密堆积下uniti cell面积已到极限。4F2的GAA结构虽然可以节省面积，提高存储密度；但随着尺寸的微缩，通道立柱之间的距离越来越小，导电材料之间的寄生电容越来越明显，影响器件性能。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供一种半导体结构及其制造方法。
根据本公开实施例的第一方面，提供一种半导体结构，包括：
基底；
垂直设置在所述基底上的多个通道立柱，多个所述通道立柱呈阵列排布；
多条平行排列的位线，每条所述位线包裹一列所述通道立柱的下部；
多条平行排列的字线，每条所述字线包裹一行所述通道立柱的上部；所述字线与所述位线在同一投影面上相互垂直；
所述位线下方的所述通道立柱周围、相邻的所述位线之间、所述位线与所述字线之间的所述通道立柱周围、相邻的所述字线之间分别形成有绝缘材料层；至少一个所述绝缘材料层中有空隙。
根据本公开的一些实施例，所述通道立柱、所述位线、所述字线的表面均覆盖有绝缘材料层；
所述字线上方的所述通道立柱周围填充有与所述通道立柱平齐的封闭层。
根据本公开的一些实施例，所述通道立柱包括第一立柱体和第二立柱体；所述第二立柱体垂直设置于所述基底上，所述第一立柱体设置在所述第二立柱体的顶端。
根据本公开的一些实施例，所述字线设置在所述第一立柱体的中部；
所述位线设置在所述第一立柱体和所述第二立柱体的结合处；所述位线包裹在所述第一立柱体的底端周围和所述第二立柱体的顶端周围；所述第一立柱体被所述位线包围部分的高度小于所述位线高度的一半。
根据本公开的一些实施例，所述第一立柱体与所述字线之间设置有栅极氧化层。
根据本公开的一些实施例，所述基底和所述第二立柱体的材质为P型半导体；所述第一立柱体的材质为N型半导体。
根据本公开的一些实施例，所述位线和所述字线的材质为金属；所述封闭层的材质为绝缘氧化物。
根据本公开实施例的第二方面，提供一种半导体结构制造方法，包括：
在半导体衬底上形成阵列排布的多个通道立柱，所述通道立柱周围形成凹槽；
形成第一绝缘层，所述第一绝缘层覆盖所述凹槽的底部；
在所述第一绝缘层的上表面形成多条位线，每条所述位线包裹一列所述通道立柱的下部；
形成第二绝缘层，所述第二绝缘层填充所述位线之间的凹槽并覆盖所述位线；
在所述第二绝缘层的上表面形成多条字线，每条所述字线包裹一行所述通道立柱的上部；
将所述第二绝缘层和所述第一绝缘层部分或全部去除；
在至少一个隔离区中形成空隙；所述隔离区包括：所述位线下方的所述通道立柱周围、相邻的所述位线之间、所述位线与所述字线之间的所述通道立柱周围、相邻的所述字线之间。
根据本公开的一些实施例，所述在半导体衬底上形成阵列排布的多个通道立柱的步骤包括：
提供半导体衬底；
对所述半导体衬底注入离子，形成N型衬底与P型衬底的层叠结构；
在所述N型衬底表面形成立柱掩膜；
以所述立柱掩膜为掩膜，刻蚀所述N型衬底，形成第一柱体；其中，所述第一柱体的底部高于所述N型衬底的底部；
以所述立柱掩膜为掩膜，刻蚀所述N型衬底的剩余部分和部分P型衬底，形成第二柱体。
根据本公开的一些实施例，所述形成第一绝缘层的步骤包括：
在所述第二柱体的周围沉积绝缘材料；其中，所述第一绝缘层的顶部低于所述P型衬底的顶部。
根据本公开的一些实施例，所述在所述第一绝缘层的上表面形成多条位线的步骤包括：
在所述第一绝缘层的上表面沉积位线材料层；其中，所述位线材料层的顶部高于所述P型衬底的顶部；
图形化刻蚀所述位线材料层，形成条状的位线。
根据本公开的一些实施例，所述图形化刻蚀所述位线材料层之前，还包括：
回刻蚀所述位线材料层，使所述N型衬底被所述位线材料层包围部分的高度小于所述位线材料层高度的一半。
根据本公开的一些实施例，所述形成第二绝缘层的步骤包括：
沉积绝缘材料以填充所述位线之间的凹槽并覆盖所述位线；
平坦化绝缘材料形成第二绝缘层。
根据本公开的一些实施例，所述在所述第二绝缘层的上表面形成多条字线之前，还包括：
在所述第一柱体的侧壁上形成栅极氧化层，使所述栅极氧化层环绕所述第一柱体。
根据本公开的一些实施例，所述在所述第二绝缘层的上表面形成多条字线的步骤包括：
在所述栅极氧化层周围沉积字线材料层；
回刻蚀所述字线材料层，使所述字线材料层的顶部低于所述N型衬底的顶部；
图形化刻蚀所述字线材料层，形成条状的字线。
根据本公开的一些实施例，所述在至少一个隔离区中形成空隙的步骤包括：
在暴露出的所述字线表面沉积氧化隔离材料，形成隔离层；
在所述字线上方的所述第一柱体周围填充氧化隔离材料，形成封闭层；
所述封闭层下方相邻的所述字线之间形成空隙。
根据本公开的一些实施例，所述在至少一个隔离区中形成空隙的步骤包括：
部分去除所述第二绝缘层；
在暴露出的所述字线表面沉积氧化隔离材料，形成隔离层；
在所述字线上方的所述第一柱体周围填充氧化隔离材料，形成封闭层；
相邻的所述字线之间、所述位线与所述字线之间的所述通道立柱周围形成空隙。
根据本公开的一些实施例，所述在至少一个隔离区中形成空隙的步骤包括：
去除所述第二绝缘层；
在暴露出的所述字线和所述位线表面沉积氧化隔离材料，形成隔离层；
在所述字线上方的所述第一柱体周围填充氧化隔离材料，形成封闭层；
相邻的所述字线之间、所述位线与所述字线之间的所述通道立柱周围、相邻的所述位线之间均形成空隙。
根据本公开的一些实施例，所述在至少一个隔离区中形成空隙的步骤包括：
去除所述第二绝缘层和所述第一绝缘层；
在暴露出的所述字线和所述位线表面沉积氧化隔离材料，形成隔离层；
在所述字线上方的所述第一柱体周围填充氧化隔离材料，形成封闭层；
相邻的所述字线之间、所述位线与所述字线之间的所述通道立柱周围、相邻的所述位线之间、所述位线下方的所述通道立柱周围均形成空隙。
根据本公开的一些实施例，所述形成封闭层之后，还包括：
去除所述立柱掩膜和部分所述封闭层，使保留的所述封闭层的上表面与所述第一柱体的上表面平齐；
将所述第一柱体的上表面连接后端电容。
本公开的实施例所提供的半导体结构及其制造方法中，半导体结构在相邻位线之间、位线下方的立柱周围、字线之间以及字线下方的立柱周围，其中至少一处形成有空隙，降低了字线、位线等导电材料之间的寄生电容，提升了存储器件的性能。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1a是根据一示例性实施例示出的一种半导体结构的俯视示意图。
图1b是图1a中沿AA’方向的剖面图。
图1c是图1a中沿BB’方向的剖面图。
图2是根据一示例性实施例示出的一种半导体结构制造方法的流程图。
图3至图12是本公开一实施例中半导体结构制造方法的各步骤结构示意图。
图中：10-半导体衬底；110-第一柱体；120-第二柱体；101-N型衬底；102-P型衬底；103-第一绝缘层；104-位线材料层/位线；104a-第一位线材料；104b-第二位线材料；105-第二绝缘层；106-字线材料层；107-字线；108-绝缘材料层；109-封闭层；200-基底；210-通道立柱；211-第一立柱体；212-第二立柱体；201-空隙；30-立柱掩膜。
具体实施方式
下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
图1是根据一示例性实施例示出的一种半导体结构。该半导体结构包括：
参考图1a-1c所示，基底200；垂直设置在基底200上的多个通道立柱210，多个通道立柱210呈阵列排布；多条平行排列的位线104，每条位线104包裹一列通道立柱210的下部；多条平行排列的字线107，每条字线107包裹一行通道立柱210的上部。字线107与位线104在同一投影面上相互垂直。
位线104下方的通道立柱210周围、相邻的位线104之间、位线104与字线107之间的通道立柱210周围、相邻的字线107之间分别形成有绝缘材料层108；至少一个绝缘材料层108中有空隙201。
本公开实施例中的半导体结构在相邻位线之间、位线下方的立柱周围、字线之间以及字线下方的立柱周围，其中至少一处形成有空隙，降低了字线、位线等导电材料之间的寄生电容，提升了存储器件的性能。
本公开提供的半导体结构，可以在四个不同位置的绝缘材料层中形成空隙，在实际应用中，可以有如下几种实施方式。
实施例一
仅在相邻字线107之间形成带有空隙201的绝缘材料层108；位线104与字线107之间的通道立柱210周围、相邻位线104之间、位线104下方的通道立柱210周围形成的绝缘材料层108中没有空隙。
实施例二
在相邻字线107之间、位线104与字线107之间的通道立柱210周围，两个位置形成带有空隙201的绝缘材料层108；相邻位线104之间、位线104下方的通道立柱210周围形成的绝缘材料层108中没有空隙。
实施例三
在相邻字线107之间、位线104与字线107之间的通道立柱210周围、相邻位线104之间，三个位置都形成带有空隙201的绝缘材料层108；位线104下方的通道立柱210周围形成的绝缘材料层108中没有空隙。
实施例四
在相邻字线107之间、位线104与字线107之间的通道立柱210周围、相邻位线104之间、线104下方的通道立柱210周围，四个位置都形成带有空隙201的绝缘材料层108。
一些实施例中，通道立柱210、位线104、字线107的表面均覆盖有绝缘材料层108；字线上方的通道立柱210周围填充有与通道立柱210平齐的封闭层109。字线107的结构为无结晶体管。
一些实施例中，通道立柱210包括第一立柱体211和第二立柱体212；第二立柱体212垂直设置于基底200上，第一立柱体211设置在第二立柱体212的顶端。
一些实施例中，字线107设置在第一立柱体211的中部；
位线104设置在第一立柱体211和第二立柱体212的结合处；位线104包裹在第一立柱体211的底端周围和第二立柱体212的顶端周围；第一立柱体211被位线104包围部分的高度小于位线104高度的一半。
一些实施例中，第一立柱体211与字线107之间设置有栅极氧化层。
一些实施例中，基底200和第二立柱体212的材质为P型半导体；第一立柱体 211的材质为N型半导体。
一些实施例中，位线104和字线107的材质为金属；封闭层109的材质为绝缘氧化物。
本公开的实施例提供一种位线环绕通道立柱的GAA存储器结构，在通道立柱底部利用形成字线的工艺形成环绕式的位线结构，字线结构为无结晶体管，通道立柱被位线包围的部分占位线高度的一半以下，相邻位线之间、位线下方的立柱周围、字线之间以及字线下方的立柱周围都形成有空隙，起到了很好的隔绝作用，降低了字线之间的寄生电容。
图2是根据一示例性实施例示出的一种半导体结构制造方法的流程图。该半导体结构制造方法包括：
步骤S1、在半导体衬底上形成阵列排布的多个通道立柱，通道立柱周围形成凹槽；
步骤S2、形成第一绝缘层，第一绝缘层覆盖凹槽的底部；
步骤S3、在第一绝缘层的上表面形成多条位线，每条位线包裹一列通道立柱的下部；
步骤S4、形成第二绝缘层，第二绝缘层填充位线之间的凹槽并覆盖位线；
步骤S5、在第二绝缘层的上表面形成多条字线，每条字线包裹一行通道立柱的上部；
步骤S6、在至少一个隔离区中形成带有空隙的绝缘材料层；隔离区包括：位线下方的通道立柱周围、相邻的位线之间、位线与字线之间的通道立柱周围、相邻的字线之间。
本公开实施例的半导体结构在相邻位线之间、位线下方的立柱周围、字线之间以及字线下方的立柱周围，其中至少一处形成有空隙，降低了字线、位线等导电材料之间的寄生电容，提升了存储器件的性能。
图3～12为本公开的一些实施例提供的半导体器件制造方法的各步骤结构示意图，接下来参考图3～12对本公开实施例提供的半导体器件的制造方法作进一步详细说明。
首先，执行步骤S1，在半导体衬底上形成阵列排布的多个通道立柱，通道立柱周围形成凹槽。
一些实施例中，步骤S1可以包括如下步骤：
步骤S101、如图3所示，提供半导体衬底10；
步骤S102、对半导体衬底10注入离子，形成N型衬底101与P型衬底102的层叠结构；
步骤S103、如图4b所示，在N型衬底101表面形成立柱掩膜30；
步骤S104、如图4a所示，以立柱掩膜30为掩膜，刻蚀N型衬底101，形成第一柱体110。其中，第一柱体110的底部高于N型衬底101的底部；
步骤S105、如图5a-图5b所示，以立柱掩膜30为掩膜，刻蚀N型衬底101的剩余部分和部分P型衬底102，形成第二柱体120。
从图5a中可以看出，通道立柱包括第一柱体110和第二柱体120；第一柱体110的高度为N型衬底101的一部分；第二柱体120的高度包括N型衬底101的剩余部分和P型衬底102的一部分。
接下来，执行步骤S2，形成第一绝缘层，第一绝缘层覆盖凹槽的底部。
一些实施例中，如图6a-图6b所示，步骤S2可以包括如下步骤：
步骤S201、在第二柱体120的周围沉积绝缘材料，形成第一绝缘层103。其中，第一绝缘层103的顶部低于P型衬底102的顶部。
接下来，执行步骤S3，在第一绝缘层的上表面形成多条位线，每条位线包裹一列通道立柱的下部。
一些实施例中，步骤S3可以包括如下步骤：
步骤S301、如图7a-图7b所示，在第一绝缘层103的上表面沉积位线材料层104；其中，位线材料层104的顶部高于P型衬底102的顶部；
步骤S302、如图8a-图8b所示，图形化刻蚀位线材料层104，形成条状的位线104。
位线104可以为包括多层，比如可以包括第一位线材料104a和第二位线材料104b；其中，第一位线材料104a可以是氮化钛(TiN)，第二位线材料104b可以是钨(W)。
在其它的一些实施例中，步骤S3也可以包括如下步骤：
步骤S301、在第一绝缘层103的上表面沉积位线材料层；其中，位线材料层的顶部高于P型衬底102的顶部；
步骤S302、回刻蚀位线材料层，使N型衬底101被位线材料层包围部分的高度小于位线材料层高度的一半。
步骤S303、图形化刻蚀位线材料层，形成条状的位线104。
接下来，执行步骤S4，形成第二绝缘层，第二绝缘层填充位线之间的凹槽并覆盖位线。
一些实施例中，如图9a-图9c所示，步骤S4形成第二绝缘层可以包括如下步骤：
步骤S401、沉积绝缘材料以填充位线104之间的凹槽并覆盖位线104；
步骤S402、平坦化绝缘材料形成第二绝缘层105。
一些实施例中，在执行步骤S5之前，还可以包括如下步骤：
步骤S501、在第一柱体110的侧壁上形成栅极氧化层，使栅极氧化层环绕第一柱体110。
接下来，执行步骤S5，在第二绝缘层的上表面形成多条字线，每条字线包裹一行通道立柱的上部。
一些实施例中，步骤S5可以包括如下步骤：
步骤S502、如图10a-图10c所示，在栅极氧化层周围沉积字线材料层106；
步骤S503、回刻蚀字线材料层106，使字线材料层106的顶部低于N型衬底101的顶部；也即字线材料层106的顶部低于第一柱体110的顶部；
步骤S504、如图10c和图11所示，图形化刻蚀字线材料层106，形成条状的字线107。
接下来，执行步骤S6、在至少一个隔离区中形成带有空隙的绝缘材料层；隔离区包括：位线下方的通道立柱周围、相邻的位线之间、位线与字线之间的通道立柱周围、相邻的字线之间。
需要说明的是，步骤S6可以有四种不同的实施方式，下面依次对各种实施例进行详细说明。
一些实施例中，步骤S6可以包括如下步骤：
步骤S601a、在暴露出的字线表面沉积氧化隔离材料，形成绝缘材料层；
步骤S602a、在字线上方的第一柱体周围填充氧化隔离材料，形成封闭层；
步骤S603a、封闭层下方相邻的字线之间形成空隙。
一些实施例中，步骤S6也可以包括如下步骤：
步骤S601b、部分去除第二绝缘层；
步骤S602b、在暴露出的字线表面沉积氧化隔离材料，形成绝缘材料层；
步骤S603b、在字线上方的第一柱体周围填充氧化隔离材料，形成封闭层；
步骤S604b、相邻的字线之间、位线与字线之间的通道立柱周围形成空隙。
一些实施例中，步骤S6也可以包括如下步骤：
步骤S601c、去除第二绝缘层；
步骤S602c、在暴露出的字线和位线表面沉积氧化隔离材料，形成绝缘材料层；
步骤S603c、在字线上方的第一柱体周围填充氧化隔离材料，形成封闭层；
步骤S604c、相邻的字线之间、位线与字线之间的通道立柱周围、相邻的位线之间均形成空隙。
一些实施例中，步骤S6也可以包括如下步骤：
步骤S601d、去除第二绝缘层105和第一绝缘层103(参照图10b)；
步骤S602d、如图12a-图2c，在暴露出的字线107和位线104表面沉积氧化隔离材料，形成绝缘材料层108；
步骤S603d、在字线107上方的第一柱体110(在图11b中示出)周围填充氧化隔离材料，形成封闭层109；
步骤S604d、相邻的字线之间、位线与字线之间的通道立柱周围、相邻的位线之间、位线下方的通道立柱周围均形成空隙201。
一些实施例中，在形成封闭层之后，还可以包括如下步骤：
步骤S701、参照图12a，去除立柱掩膜30和部分封闭层109，使保留的封闭层109的上表面与第一柱体110的上表面平齐；
步骤S702、将第一柱体110(在图11b中示出)的上表面连接后端电容。
经过上述操作步骤，最终形成如图1所示的半导体结构。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理 解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
工业实用性
本公开的实施例所提供的半导体结构及其制造方法中，半导体结构在相邻位线之间、位线下方的立柱周围、字线之间以及字线下方的立柱周围，其中至少一处形成有空隙，降低了字线、位线等导电材料之间的寄生电容，提升了存储器件的性能。

Claims (20)

  1. 一种半导体结构，包括：
    基底；
    垂直设置在所述基底上的多个通道立柱，多个所述通道立柱呈阵列排布；
    多条平行排列的位线，每条所述位线包裹一列所述通道立柱的下部；
    多条平行排列的字线，每条所述字线包裹一行所述通道立柱的上部；所述字线与所述位线在同一投影面上相互垂直；
    所述位线下方的所述通道立柱周围、相邻的所述位线之间、所述位线与所述字线之间的所述通道立柱周围、相邻的所述字线之间分别形成有绝缘材料层；至少一个所述绝缘材料层中有空隙。
  2. 根据权利要求1所述的半导体结构，其中，所述通道立柱、所述位线、所述字线的表面均覆盖有绝缘材料层；
    所述字线上方的所述通道立柱周围填充有与所述通道立柱平齐的封闭层。
  3. 根据权利要求1或2所述的半导体结构，其中，所述通道立柱包括第一立柱体和第二立柱体；所述第二立柱体垂直设置于所述基底上，所述第一立柱体设置在所述第二立柱体的顶端。
  4. 根据权利要求3所述的半导体结构，其中，所述字线设置在所述第一立柱体的中部；
    所述位线设置在所述第一立柱体和所述第二立柱体的结合处；所述位线包裹在所述第一立柱体的底端周围和所述第二立柱体的顶端周围；所述第一立柱体被所述位线包围部分的高度小于所述位线高度的一半。
  5. 根据权利要求4所述的半导体结构，其中，所述第一立柱体与所述字线之间设置有栅极氧化层。
  6. 根据权利要求3所述的半导体结构，其中，所述基底和所述第二立柱体的材质为P型半导体；所述第一立柱体的材质为N型半导体。
  7. 根据权利要求2所述的半导体结构，其中，所述位线和所述字线的材质为金属；所述封闭层的材质为绝缘氧化物。
  8. 一种半导体结构制造方法，包括：
    在半导体衬底上形成阵列排布的多个通道立柱，所述通道立柱周围形成凹槽；
    形成第一绝缘层，所述第一绝缘层覆盖所述凹槽的底部；
    在所述第一绝缘层的上表面形成多条位线，每条所述位线包裹一列所述通道立柱的下部；
    形成第二绝缘层，所述第二绝缘层填充所述位线之间的凹槽并覆盖所述位线；
    在所述第二绝缘层的上表面形成多条字线，每条所述字线包裹一行所述通道立柱的上部；
    在至少一个隔离区中形成带有空隙的绝缘材料层；所述隔离区包括：所述位线下方 的所述通道立柱周围、相邻的所述位线之间、所述位线与所述字线之间的所述通道立柱周围、相邻的所述字线之间。
  9. 根据权利要求8所述的方法，其中，所述在半导体衬底上形成阵列排布的多个通道立柱的步骤包括：
    提供半导体衬底；
    对所述半导体衬底注入离子，形成N型衬底与P型衬底的层叠结构；
    在所述N型衬底表面形成立柱掩膜；
    以所述立柱掩膜为掩膜，刻蚀所述N型衬底，形成第一柱体；其中，所述第一柱体的底部高于所述N型衬底的底部；
    以所述立柱掩膜为掩膜，刻蚀所述N型衬底的剩余部分和部分P型衬底，形成第二柱体。
  10. 根据权利要求9所述的方法，其中，所述形成第一绝缘层的步骤包括：
    在所述第二柱体的周围沉积绝缘材料；其中，所述第一绝缘层的顶部低于所述P型衬底的顶部。
  11. 根据权利要求10所述的方法，其中，所述在所述第一绝缘层的上表面形成多条位线的步骤包括：
    在所述第一绝缘层的上表面沉积位线材料层；其中，所述位线材料层的顶部高于所述P型衬底的顶部；
    图形化刻蚀所述位线材料层，形成条状的位线。
  12. 根据权利要求11所述的方法，所述图形化刻蚀所述位线材料层之前，还包括：
    回刻蚀所述位线材料层，使所述N型衬底被所述位线材料层包围部分的高度小于所述位线材料层高度的一半。
  13. 根据权利要求9-12任一项所述的方法，其中，所述形成第二绝缘层的步骤包括：
    沉积绝缘材料以填充所述位线之间的凹槽并覆盖所述位线；
    平坦化绝缘材料形成第二绝缘层。
  14. 根据权利要求9-12任一项所述的方法，所述在所述第二绝缘层的上表面形成多条字线之前，还包括：
    在所述第一柱体的侧壁上形成栅极氧化层，使所述栅极氧化层环绕所述第一柱体。
  15. 根据权利要求14所述的方法，其中，所述在所述第二绝缘层的上表面形成多条字线的步骤包括：
    在所述栅极氧化层周围沉积字线材料层；
    回刻蚀所述字线材料层，使所述字线材料层的顶部低于所述N型衬底的顶部；
    图形化刻蚀所述字线材料层，形成条状的字线。
  16. 根据权利要求13所述的方法，其中，所述在至少一个隔离区中形成带有空隙的绝缘材料层的步骤包括：
    在暴露出的所述字线表面沉积氧化隔离材料，形成绝缘材料层；
    在所述字线上方的所述第一柱体周围填充氧化隔离材料，形成封闭层；
    所述封闭层下方相邻的所述字线之间形成空隙。
  17. 根据权利要求13所述的方法，其中，所述在至少一个隔离区中形成带有空隙的绝缘材料层的步骤包括：
    部分去除所述第二绝缘层；
    在暴露出的所述字线表面沉积氧化隔离材料，形成绝缘材料层；
    在所述字线上方的所述第一柱体周围填充氧化隔离材料，形成封闭层；
    相邻的所述字线之间、所述位线与所述字线之间的所述通道立柱周围形成空隙。
  18. 根据权利要求13所述的方法，其中，所述在至少一个隔离区中形成带有空隙的绝缘材料层的步骤包括：
    去除所述第二绝缘层；
    在暴露出的所述字线和所述位线表面沉积氧化隔离材料，形成绝缘材料层；
    在所述字线上方的所述第一柱体周围填充氧化隔离材料，形成封闭层；
    相邻的所述字线之间、所述位线与所述字线之间的所述通道立柱周围、相邻的所述位线之间均形成空隙。
  19. 根据权利要求13所述的方法，其中，所述在至少一个隔离区中形成带有空隙的绝缘材料层的步骤包括：
    去除所述第二绝缘层和所述第一绝缘层；
    在暴露出的所述字线和所述位线表面沉积氧化隔离材料，形成绝缘材料层；
    在所述字线上方的所述第一柱体周围填充氧化隔离材料，形成封闭层；
    相邻的所述字线之间、所述位线与所述字线之间的所述通道立柱周围、相邻的所述位线之间、所述位线下方的所述通道立柱周围均形成空隙。
  20. 根据权利要求16-19任一项所述的方法，所述形成封闭层之后，还包括：
    去除所述立柱掩膜和部分所述封闭层，使保留的所述封闭层的上表面与所述第一柱体的上表面平齐；
    将所述第一柱体的上表面连接后端电容。
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