WO2023123900A1 - 上电时序控制电路和系统 - Google Patents

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WO2023123900A1
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雷代军
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深圳市广和通无线股份有限公司
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors

Definitions

  • the present disclosure generally relates to the technical field of power electronics, and more particularly relates to a power-on sequence control circuit and system.
  • the present disclosure relates to a power-on sequence control circuit, which includes: a sequence control module and a power-on management module;
  • the power-on management module is connected to the timing control module
  • the timing control module is also connected to the pins to be adjusted of the functional modules;
  • the power-on management module is configured to provide a power-on signal after power-on;
  • the drain of the field effect transistor is connected to the input terminal of the power management module
  • One end of the first resistor is connected to the gate of the field effect transistor, and the other end is connected to the pin to be adjusted of the functional module.
  • the timing control module further includes: a second resistor
  • the first end of the first switching module is connected to the timing control module
  • the second terminal of the first switching module switches the first target connection interface connected to the power management module under the control of the first switching controller.
  • the power-on sequence control circuit further includes a second switching module and a second switching controller
  • the second switching controller is configured to determine a target pin to be adjusted of the functional module connected to the second end of the second switching module according to the power-on sequence requirement;
  • the second terminal of the second switching module is switched and connected to the target pin to be adjusted under the control of the second switching controller.
  • FIG. 1 is a circuit structural diagram of a power-on sequence control circuit provided by an embodiment of the present disclosure
  • Figure 3 is a current power-on sequence diagram of the communication module
  • FIG. 4 is a power-on timing diagram after the adjustment of the pins to be adjusted of the functional module
  • FIG. 5 is a circuit diagram of a power-on sequence control circuit provided by an embodiment of the present disclosure.
  • FIG. 6 is a circuit structural diagram of a power-on sequence control circuit provided by another embodiment of the present disclosure.
  • FIG. 8 is a circuit structure diagram of a power-on sequence control system provided by an embodiment of the present disclosure.
  • Timing control module-1 power-on management module-2, first switching controller-3, first switching module-4, second switching module-5, second switching controller-6.
  • Power-on sequence control circuit-7 function module-8.
  • the power-on sequence control circuit 10 provided in the present disclosure. As shown in FIG. 1 , the power-on sequence control circuit 10 includes: a sequence control module 1 and a power-on management module 2 . in:
  • the power-on management module is connected to the timing control module; the timing control module is also connected to the pins of the functional modules to be adjusted;
  • the power-on signal of the power-on management module is used to control the power-on signal in combination with the timing control module, so that the signal input to the pin to be adjusted meets the requirements of the pin to be adjusted.
  • Power-on sequence requirements without recoding, can realize the control of the power-on sequence of functional modules, which reduces development costs and saves capital and labor costs.
  • the power management module may be but not limited to a power management chip.
  • the power management chip is a PMIC chip.
  • the PMIC (Power Management IC) chip is used to manage the power supply equipment in the host system, and can be used in mobile phones and various mobile terminal equipment.
  • Figure 2 is the power-on timing diagram of the PMIC chip. See Figure 2. After the PMIC chip is powered on, VRTC is always high, and after FCPO# is pulled high, the power supplies VS1 and VIO18 of the module PMIC are pulled high in turn.
  • the timing control module is turned on when the power-on timing requirements of the pins to be adjusted are met.
  • the timing control module there are multiple circuit design methods for the timing control module, and field effect transistors can be provided; field effect transistors (MOS transistors) are low in cost and easy to connect.
  • MOS transistors field effect transistors
  • the MOS tube also works in two states of cut-off or conduction. Since the MOS tube is a voltage control element, its working state is mainly determined by the gate-source voltage.
  • the field effect transistor may be, but not limited to, an NMOS transistor.
  • the conduction condition of the NMOS transistor is conduction when the gate-source voltage has a certain voltage difference.
  • the field effect transistor may also be a PMOS transistor.
  • the timing control module is a PMOS transistor
  • the output terminal of the power-on management module can be connected to the source and drain of the PMOS transistor according to the actual situation, so as to realize the timing requirement for power-on of the functional module.
  • the gate of the field effect transistor is connected to the output end of the power management module.
  • the input terminal and the output terminal can be selected according to the power-on sequence of the pin to be adjusted.
  • the input terminal is configured to input an initial power-on signal of the pin to be adjusted.
  • Figure 3 is the current power-on sequence diagram of the communication module, where +3.3V power supply is long-term, FCPO# is the power on/off signal, and RESET# is Reset signal, PERST# is the link reset signal.
  • FCPO# is the power on/off signal
  • RESET# is Reset signal
  • PERST# is the link reset signal.
  • Figure 4 is the power-on sequence diagram of the adjusted pins of the functional module. See Figure 4.
  • One of the output power sources of the PMIC chip is used as the control signal of RESET#, and an NMOS control circuit is added externally to realize the timing sequence of the RESET# signal.
  • the RESET# signal is kept high after +3.3V power-on because the chip design uses VRTC (normally high) as the pull-up power supply. From the power-on sequence of the PMIC, after FCPO# is pulled high, each power supply of the module PMIC is pulled high one by one.
  • the VS1 power supply is selected as the power-on control signal of the RESET# signal.
  • the RESET# signal timing design that meets the requirements of the functional module can be realized.
  • the VRTC pin of the PMIC is connected to the drain of the NMOS transistor, the VS1 pin is connected to the gate of the NMOS transistor, and the source of the NMOS transistor is grounded.
  • the VRTC pin is powered to a high level.
  • VS1 rises to a high level, that is, the gate voltage of the NMOS transistor rises, and because the source is grounded to a low level, A voltage difference is generated between the gate and the source of the NMOS transistor, so that the NMOS transistor is turned on, and then the RESET# signal is powered to a high level after a period of time, and the RESET signal of the functional module is controlled through the NMOS transistor.
  • the output terminal of the power-on management module may be the VIO18 output pin.
  • the VRTC pin of the PMIC is connected to the drain of the NMOS transistor, the VIO18 pin is connected to the gate of the NMOS transistor, and the source of the NMOS transistor is grounded.
  • the VRTC pin is powered on to a high level, and after a period of time (Ton2) after power on, VIO18 rises to a high level, that is, the gate voltage of the NMOS tube rises, and because the source is grounded to a low level Level, so that the gate and source of the NMOS tube generate a voltage difference, so that the NMOS tube is turned on, and then the RESET# signal is powered to a high level after a period of time, and the PERST# of the functional module is realized through the NMOS tube. Signal control.
  • One end of the first resistor is connected to the gate of the field effect transistor, and the other end is connected to the pin to be adjusted of the functional module.
  • the timing control module further includes: a second resistor; and
  • the VRTC pin of the PMIC is connected to the drain of the NMOS transistor through the first resistor, the VS1 pin is connected to the gate of the NMOS transistor, and the source of the NMOS transistor is grounded through the second resistor.
  • the pins to be adjusted of the functional modules have the same logic level as the input terminal of the power-on management module after the output terminal of the power-on management module is turned on, and the timing adjustment is realized at the same time.
  • the second terminal of the first switching module is switched to the first target connection interface connected to the power management module under the control of the first switching controller.
  • the second switching controller is configured to determine the target pins to be adjusted of the functional modules connected to the second end of the second switching module according to the power-on sequence requirements;
  • the second terminal of the second switching module is switched and connected to the target pin to be adjusted under the control of the second switching controller.
  • the second switching controller can obtain the original power-on sequence of the functional modules and the power-on sequence of the power-on signal in the power-on management module, by setting the second switching module and the second switching controller, in After the second switching controller obtains the power-on sequence requirement, it determines the target pin to be adjusted of the functional module connected to the second end of the second switching module, and then controls the second end of the second switching module to automatically switch the connection to the The target pin to be adjusted.
  • the connection between the pins to be adjusted of the function module and the timing control module can be controlled through the circuit, without human participation, and the control process is more intelligent.
  • the black dots on the functional modules in FIG. 7 represent different pins to be adjusted.
  • the second switching module may be a switch selector, and after the second switching controller determines the target pin to be adjusted, it controls the second terminal of the second switching module to connect to the target pin to be adjusted. It can be understood that when there are multiple pins to be adjusted in the functional module, a multiplexer can be selected as the second switching module, and multiple selectors are connected to different pins to be adjusted in the functional module, thereby achieving, by A timing control module controls the effect of the power-on timing of the pins to be adjusted of multiple functional modules.
  • An embodiment of the present disclosure provides a power-on sequence control system 20 , as shown in FIG. 8 , the system 20 includes: a power-on sequence control circuit 7 and a functional module 8 in the embodiment of the present disclosure.
  • the pins to be adjusted of the functional modules include: reset signal control pins, power on/off control pins, or link reset signal control pins.
  • the power-on sequence control system of the present disclosure effectively utilizes the power-on sequence of the PMIC itself, extracts one of the power sources as the control signal of the power-on signal of the functional module, and is externally equipped with a simple NMOS control circuit to minimize the cost;
  • the present disclosure can be applied to the delay of the power-on sequence of the functional modules, and the design in advance to achieve the effect of timing compatibility; and, not only applicable to the control of the RESET# signal, but also It is suitable for FCPO# or PERST# and other timing signal control related to power-on and start-up of the module.
  • the corresponding power-on management module and power-on sequence control circuit can be selected according to the power-on requirements of the actual functional modules.

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Abstract

公开了上电时序控制电路和系统，其应用于电力电子技术领域，其中，上电时序控制电路包括：时序控制模块和上电管理模块；上电管理模块与时序控制模块相连接；时序控制模块还与功能模块待调整管脚相连接；上电管理模块，配置为在上电后提供上电信号；时序控制模块，配置为对上电信号的时序进行控制，以使输入待调整管脚的信号，满足待调整管脚的上电时序需求，上电时序需求包括延时预设时长上电。

Description

上电时序控制电路和系统
相关申请的引用
本公开要求于2021年12月30日向中国人民共和国国家知识产权局提交的申请号为202111652843.6、发明名称为“上电时序控制电路和系统”的发明专利的优先权，并通过引用的方式将其全部内容并入本公开。
领域
本公开大体上涉及电力电子技术领域，更具体地涉及上电时序控制电路和系统。
背景
目前，随着电子、通讯等系统的复杂度不断提高，电子产品的应用逐渐广泛。电子产品的功能实现，往往是通过不同的功能模块完成的。在电子产品的工作过程，需要主机控制功能模块的上电，工作，休眠，关机等工作。
概述
第一方面，本公开涉及上电时序控制电路，其包括：时序控制模块和上电管理模块；
所述上电管理模块与所述时序控制模块相连接；
所述时序控制模块还与功能模块待调整管脚相连接；
所述上电管理模块，配置为在上电后提供上电信号；以及
所述时序控制模块，配置为对所述上电信号的时序进行控制，以使输入所述待调整管脚的信号，满足所述待调整管脚的上电时序需求，所述上电时序需求包括延时预设时长上电。
在某些实施方案中，所述时序控制模块，配置为在满足所述待调 整管脚的上电时序需求时，进行导通。
在某些实施方案中，所述上电管理模块包括输入端和输出端，所述时序控制模块包括：场效应管；
所述场效应管的漏极连接所述上电管理模块的输入端；
所述场效应管的栅极连接所述上电管理模块的输出端；以及
所述场效应管的源极连接所述功能模块待调整管脚。
在某些实施方案中，所述输入端配置为输入待调整管脚的初始上电信号。
在某些实施方案中，所述时序控制模块还包括：第一电阻；以及
所述第一电阻的一端连接所述场效应管的栅极，另一端连接所述功能模块待调整管脚。
在某些实施方案中，所述时序控制模块还包括：第二电阻；以及
所述第二电阻的一端连接所述场效应管的源极，另一端接地。
在某些实施方案中，所述上电时序控制电路还包括第一切换模组和第一切换控制器；
所述第一切换模组的第一端连接所述时序控制模块；
所述第一切换控制器配置为根据所述上电时序需求，确定所述第一切换模组的第二端与所述上电管理模块的第一目标连接接口；以及
所述第一切换模组的第二端在所述第一切换控制器的控制下，切换连接至所述上电管理模块的所述第一目标连接接口。
在某些实施方案中，所述上电时序控制电路还包括第二切换模组和第二切换控制器；
所述第二切换模组的第一端连接所述时序控制模块；
所述第二切换控制器配置为根据所述上电时序需求，确定所述第二切换模组的第二端连接的所述功能模块的目标待调整管脚；以及
所述第二切换模组的第二端在所述第二切换控制器的控制下，切换连接至所述目标待调整管脚。
在某些实施方案中，所述上电管理模块为电源管理芯片。
第二方面，本公开涉及上电时序控制系统，其包括：功能模块，和本公开所述的上电时序控制电路。
在某些实施方案中，本公开实施例提供的该方法，通过时序控制模块和上电管理模块；上电管理模块与时序控制模块相连接；时序控制模块还与功能模块待调整管脚相连接；上电管理模块，配置为在上电后提供上电信号；时序控制模块，配置为对上电信号的时序进行控制，以使输入待调整管脚的信号，满足待调整管脚的上电时序需求，上电时序需求包括延时预设时长上电。如此，通过增设时序控制模块，利用上电管理模块的上电信号，结合时序控制模块对上电信号进行控制，从而使输入待调整管脚的信号，满足待调整管脚的上电时序需求，无需重新编码，即可实现对功能模块的上电时序的控制，降低了开发成本，节省了资金和人工成本。
附图简要说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起配置为解释本公开的原理。
为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的上电时序控制电路的电路结构图；
图2为PMIC芯片的上电时序图；
图3为通信模块目前的上电时序图；
图4为功能模块的待调整管脚调整后的上电时序图；
图5为本公开一实施例提供的上电时序控制电路的电路图；
图6为本公开另一实施例提供的上电时序控制电路的电路结构图；
图7为本公开又一实施例提供的上电时序控制电路的电路结构图；以及
图8为本公开一实施例提供的上电时序控制系统的电路结构图。
附图标记说明：
时序控制模块-1、上电管理模块-2、第一切换控制器-3、第一切换模组-4、第二切换模组-5、第二切换控制器-6。上电时序控制电路-7、功能模块-8。
详述
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
本公开提供的上电时序控制电路10。如图1所示，该上电时序控制电路10，包括：时序控制模块1和上电管理模块2。其中：
上电管理模块与时序控制模块相连接；时序控制模块还与功能模块待调整管脚相连接；
上电管理模块，配置为在上电后提供上电信号；以及
时序控制模块，配置为对上电信号的时序进行控制，以使输入待调整管脚的信号，满足待调整管脚的上电时序需求，上电时序需求包括延时预设时长上电。
在某些实施方案中，通过增设时序控制模块，利用上电管理模块的上电信号，结合时序控制模块对上电信号进行控制，从而使输入待调整管脚的信号，满足待调整管脚的上电时序需求，无需重新编码，即可实现对功能模块的上电时序的控制，降低了开发成本，节省了资金和人工成本。
在某些实施方案中，上电管理模块可以但不限于电源管理芯片。电源管理芯片为PMIC芯片。PMIC(Power Management IC)芯片是用来管理主机系统中的电源设备，可以用于手机以及各种移动终端设备。图2为PMIC芯片的上电时序图，参见图2，在PMIC芯片上电后，VRTC为常高，FCPO#拉高后模块PMIC的各路电源VS1和VIO18依次拉高。
在某些实施方案中，时序控制模块在满足待调整管脚的上电时序需求时，进行导通。
时序控制模块通过内部逻辑，在接收到上电管理模块的上电信号后，能够对上电信号进行控制，在未满足待调整管脚的上电时序需求时，不进行导通，在满足待调整管脚的上电时序需求时，进行导通。
在某些实施方案中时序控制模块的电路设计方式有多种，可以设置一场效应管；场效应管(MOS管)成本低，并且便于连接。MOS管作为开关元件，同样是工作在截止或导通两种状态。由于MOS管是电压控制元件，所以主要由栅源电压决定其工作状态。该场效应管可以但不限于为NMOS管。NMOS管的导通条件为栅源电压具有一定压差时导通。
可以理解的是，场效应管还可以为PMOS管。在时序控制模块为PMOS管时，可以根据实际情况将上电管理模块的输出端，与PMOS管的源极和漏极连接，从而实现对功能模块上电的时序需求。
在某些实施方案中，上电管理模块包括输入端和输出端，场效应管的漏极连接上电管理模块的输入端；
场效应管的栅极连接上电管理模块的输出端；以及
场效应管的源极连接功能模块待调整管脚。
在某些实施方案中，输入端与输出端可以根据待调整管脚的上电时序进行选择。
在某些实施方案中，输入端配置为输入待调整管脚的初始上电信号。
在某些实施方案中，以功能模块为某一通信模块为例，图3为通信模块目前的上电时序图，其中，+3.3V电源长供，FCPO#为开/关机信号，RESET#为复位信号，PERST#为链路复位信号。该通信模块在应用时，要求模块在开机前RESET#与PERST#均为低电平，避免开机前模块管脚的高电平倒灌主机控制端口致使主机开机异常。而根据图3可知，该通信模块的RESET#信号在上电时为高电平，不满足其要求的上电时序需求。
在某些实施方案中，上电管理模块为PMIC芯片时，功能模块的待调整管脚若为复位信号控制管脚，上电管理模块的输出端可以为VS1输出管脚。
图4为功能模块的待调整管脚调整后的上电时序图，参见图4，利用PMIC芯片的其中一路输出电源作为RESET#的控制信号，外部增加NMOS控制电路，从而实现RESET#信号的时序设计，满足该通信模块上电时序要求，即上电后先保持低电平。根据图2所示的PMIC上电时序，RESET#信号由于芯片设计上采用VRTC(常高)作为上拉电源，所以该信号在+3.3V上电后即保持常高。从PMIC的上电时序看，FCPO#拉高后模块PMIC的各路电源依次拉高，由于VS1相对于FCPO#信号的延时接近Ton1，此时选择VS1电源作为RESET#信号的上电控制信号，外部搭配NMOS电路，则可以实现满足功能模块要求的RESET#信号时序设计。
在某些实施方案中，PMIC的VRTC引脚与NMOS管的漏极连接，VS1引脚与NMOS管的栅极连接，NMOS管的源极接地。在PMIC上电后，VRTC引脚上电为高电平，在上电一段时间后，VS1上升为高电平，即NMOS管的栅极电压升高，而由于源极接地为低电平，使得NMOS管的栅极和源极产生压差，从而使NMOS管导通，进而使RESET#信号在一段时间后，上电为高电平，实现通过NMOS管对功能模块的RESET信号的控制。
在某些实施方案中，功能模块的待调整管脚为链路复位信号控制管脚时，上电管理模块的输出端可以为VIO18输出管脚。
在某些实施方案中，对于另一功能模块其链路复位信号控制管脚在上电后为高电平，而其应用的平台要求该功能模块的链路复位信号控制管脚在上电后先保持低电平，即在开机初始化时延时Ton2。参见图2，所示的PMIC上电时序，VIO18#相对于FCPO#信号的延时接近Ton2。因此，可以选择VIO18#作为该链路复位信号控制管脚连接的上电控制信号，外部搭配NMOS电路，则可以实现满足功能模块要求的PERST#信号时序设计。
在某些实施方案中，PMIC的VRTC引脚与NMOS管的漏极连接，VIO18引脚与NMOS管的栅极连接，NMOS管的源极接地。在PMIC上电后，VRTC引脚上电为高电平，在上电一段时间(Ton2)后，VIO18上升为高电平，即NMOS管的栅极电压升高，而由于源极接地为低电平，使得NMOS管的栅极和源极产生压差，从而使NMOS管导通，进而使RESET#信号在一段时间后，上电为高电平，实现通过NMOS管对功能模块的PERST#信号的控制。
在某些实施方案中，参见图5，时序控制模块还包括：第一电阻；以及
第一电阻的一端连接场效应管的栅极，另一端连接功能模块待调 整管脚。
在某些实施方案中，参见图5，时序控制模块，还包括：第二电阻；以及
第二电阻的一端连接场效应管的源极，另一端接地。
在某些实施方案中，PMIC的VRTC引脚通过第一电阻与NMOS管的漏极连接，VS1引脚与NMOS管的栅极连接，NMOS管的源极通过第二电阻接地。
在某些实施方案中，PMIC的VRTC引脚通过第一电阻与NMOS管的漏极连接，VIO18引脚与NMOS管的栅极连接，NMOS管的源极通过第二电阻接地。
第一电阻和第二电阻与NMOS管源极连接，用于实现时序控制模块的逻辑控制与时序调整。其中，第二电阻连接NMOS管源极与地，当上电管理模块输出端未打开前NMOS管源极默认电平下拉为低电平。第一电阻连接NMOS管源极和上电管理模块输出端，其电阻阻值显著小于第二电阻。当上电管理模块输出端打开后，NMOS管源极被拉高为高电平。当功能模块待调整管脚拉低时，由于NMOS管栅极和源极之间存在压差，NMOS管导通，上电管理模块输入端被拉低。
通过以上控制逻辑，实现了功能模块待调整管脚与上电管理模块输入端在上电管理模块输出端打开后具有相同的逻辑电平，同时实现了时序的调整。
在某些实施方案中，上电时序控制电路还包括：第一切换模组4和第一切换控制器3；
第一切换模组的第一端连接时序控制模块；
第一切换控制器配置为根据上电时序需求，确定第一切换模组的第二端与上电管理模块的第一目标连接接口；以及
第一切换模组的第二端在所述第一切换控制器的控制下，切换连接至上电管理模块的第一目标连接接口。
在某些实施方案中，第一切换控制器能够获取上电管理模块中各上电信号的上电时序，通过设置第一切换模组和第一切换控制器，在第一切换控制器获取到上电时序需求后，能够确定上电管理模块中上电信号的上电时序中，满足该上电时序需求的目标上电信号，即对应确定上电管理模块的第一目标连接接口，进而控制第一切换模组的第二端切换连接至上电管理模块的第一目标连接接口。
在某些实施方案中，第一切换控制器根据待调整管脚的上电时序需求后，根据待调整管脚需要延时预设时长上电的需求，从上电管理模块的上电时序中，选择延时预设时长上电的目标上电信号，控制第一切换模组的第二端与目标上电信号对应的连接接口连接。
参见图6，图6中上电管理模块上的黑点表示不同的连接接口。其中，第一切换模组可以为开关选择器，在第一切换控制器确定第一目标连接接口后，控制第一切换模组的第二端连接该第一目标连接接口。
在某些实施方案中，参见图7，上电时序控制电路10还包括：第二切换模组5和第二切换控制器6；
第二切换模组的第一端连接时序控制模块；
第二切换控制器配置为根据上电时序需求，确定第二切换模组的第二端连接的功能模块的目标待调整管脚；以及
第二切换模组的第二端在所述第二切换控制器的控制下，切换连接至目标待调整管脚。
在某些实施方案中，第二切换控制器能够获取功能模块的原始上电时序以及上电管理模块中上电信号的上电时序，通过设置第二切换模组和第二切换控制器，在第二切换控制器获取到上电时序需求后， 确定第二切换模组的第二端连接的功能模块的目标待调整管脚，进而控制第二切换模组的第二端，自动切换连接至目标待调整管脚。通过设置第二切换模组和第二切换控制器，可以通过电路控制功能模块待调整管脚与时序控制模块的连接，无需人为参与，控制过程更加智能。
参见图7，图7中功能模块上的黑点表示不同的待调整管脚。其中，第二切换模组可以为开关选择器，在第二切换控制器确定目标待调整管脚后，控制第二切换模组的第二端连接该目标待调整管脚。可以理解的是，在功能模块的待调整管脚有多个时，可以选择多路选择器作为第二切换模组，通过多个选择端连接功能模块不同的待调整管脚，从而达到，通过一个时序控制模块控制多个功能模块的待调整管脚上电时序的效果。
可以理解的是，图6和图7仅示出第一切换模组和第二切换模组的实施例，在实际应用过程中，任意一种能够完成上述过程的第切换模组，均应落入本公开的保护范围。
本公开的上电时序控制电路，通过时序控制模块和上电管理模块；上电管理模块与时序控制模块相连接；时序控制模块还与功能模块待调整管脚相连接；上电管理模块，配置为在上电后提供上电信号；时序控制模块，配置为对上电信号的时序进行控制，以使输入待调整管脚的信号，满足待调整管脚的上电时序需求，上电时序需求包括延时预设时长上电。如此，通过增设时序控制模块，利用上电管理模块的上电信号，结合时序控制模块对上电信号进行控制，从而使输入待调整管脚的信号，满足待调整管脚的上电时序需求，无需重新编码，即可实现对功能模块的上电时序的控制，降低了开发成本，节省了资金和人工成本。通过时序的设计提高功能模块产品的时序兼容性，避免主机工作的异常，降低平台芯片的开发成本以及主机端设计与产品维护成本。
本公开一实施例中提供了上电时序控制系统20，如图8所示，该系统20包括：本公开实施例中的上电时序控制电路7和功能模块8。
在某些实施方案中，功能模块的待调整管脚包括：复位信号控制管脚、开关机控制管脚或链路复位信号控制管脚。
本公开的上电时序控制系统有效利用PMIC自身上电电源的时序，抽取其中一路电源作为功能模块上电信号的控制信号，外部搭配简单的NMOS控制电路，实现成本的最低化；
可以理解的是，可以通过选择不同的PMIC上电电源，本公开可应用于功能模块上电时序的延后，提前设计，达到时序兼容的效果；并且，不光适用于RESET#信号的控制，同样适用于FCPO#或PERST#等其他涉及到模块上电开机的时序信号控制。可以根据实际功能模块的上电需求，选择对应的上电管理模块和上电时序控制电路。
需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上所述仅是本公开的实施方式，使本领域技术人员能够理解或实现本公开。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本公开的精神或范围的情况下，在其它实施例中实现。因此，本公开将不会被限制于 本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

  1. 上电时序控制电路，其包括：时序控制模块和上电管理模块；
    所述上电管理模块与所述时序控制模块相连接；
    所述时序控制模块还与功能模块待调整管脚相连接；
    所述上电管理模块，配置为在上电后提供上电信号；以及
    所述时序控制模块，配置为对所述上电信号的时序进行控制，以使输入所述待调整管脚的信号，满足所述待调整管脚的上电时序需求，所述上电时序需求包括延时预设时长上电。
  2. 如权利要求1所述的上电时序控制电路，其中，所述时序控制模块配置为在满足所述待调整管脚的上电时序需求时，进行导通。
  3. 如权利要求1或2所述的上电时序控制电路，其中，所述上电管理模块包括输入端和输出端，所述时序控制模块包括：场效应管；
    所述场效应管的漏极连接所述上电管理模块的输入端；
    所述场效应管的栅极连接所述上电管理模块的输出端；以及
    所述场效应管的源极连接所述功能模块待调整管脚。
  4. 如权利要求3所述的上电时序控制电路，其中，所述输入端配置为输入所述待调整管脚的初始上电信号。
  5. 如权利要求1至4中任一权利要求所述的上电时序控制电路，其中，所述时序控制模块还包括：第一电阻；以及
    所述第一电阻的一端连接所述场效应管的栅极，另一端连接所述功能模块待调整管脚。
  6. 如权利要求1至5中任一权利要求所述的上电时序控制电路，其中，所述时序控制模块，还包括：第二电阻；以及
    所述第二电阻的一端连接所述场效应管的源极，另一端接地。
  7. 如权利要求1至6中任一权利要求所述的上电时序控制电路，其还包括第一切换模组和第一切换控制器；
    所述第一切换模组的第一端连接所述时序控制模块；
    所述第一切换控制器配置为根据所述上电时序需求，确定所述第一切换模组的第二端与所述上电管理模块的第一目标连接接口；以及
    所述第一切换模组的第二端在所述第一切换控制器的控制下，切换连接至所述上电管理模块的所述第一目标连接接口。
  8. 权利要求1至7中任一权利要求所述的上电时序控制电路，其还包括第二切换模组和第二切换控制器；
    所述第二切换模组的第一端连接所述时序控制模块；
    所述第二切换控制器配置为根据所述上电时序需求，确定所述第二切换模组的第二端连接的所述功能模块的目标待调整管脚；以及
    所述第二切换模组的第二端在所述第二切换控制器的控制下，切换连接至所述目标待调整管脚。
  9. 权利要求1至8中任一权利要求所述的上电时序控制电路，其中，所述上电管理模块为电源管理芯片。
  10. 上电时序控制系统，其包括：功能模块，和权利要求1至9中任一权利要求所述的上电时序控制电路。
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