WO2023097902A1 - 半导体结构的制作方法及半导体结构 - Google Patents

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    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Definitions

  • the present disclosure relates to the field of semiconductor technology, and in particular, to a method for manufacturing a semiconductor structure and the semiconductor structure.
  • Dynamic random access memory (Dynamic random access memory, referred to as DRAM) is a semiconductor memory that writes and reads data at high speed and randomly, and is widely used in data storage devices or devices.
  • the DRAM includes a plurality of memory cells repeatedly arranged, and each memory cell includes a transistor and a capacitor, and the capacitor is connected to the source and drain of the transistor through a capacitive contact area and a capacitive contact structure.
  • GIDL Gate Induced Drain Leakage
  • the disclosure provides a method for manufacturing a semiconductor structure and the semiconductor structure.
  • a first aspect of the present disclosure provides a method for manufacturing a semiconductor structure, the method comprising: providing a substrate;
  • the active pillar includes a first segment, a second segment and a third segment connected in sequence;
  • a second gate oxide layer on the first gate oxide layer, along a first direction, the length of the second gate oxide layer is smaller than the length of the first gate oxide layer, and the top of the second gate oxide layer The surface is flush with the top surface of the third segment, wherein the thickness of the second gate oxide layer is greater than the thickness of the first gate oxide layer.
  • the thickness of the second gate oxide layer is 1-2 times the thickness of the first gate oxide layer.
  • the cross-sectional shape of the silicon pillar includes a square
  • the preset treatment of the silicon pillars to form active pillars includes:
  • An oxidation process is performed on the silicon pillar to form an active pillar, and the cross-sectional shape of the active pillar includes a circle and/or an ellipse. .
  • the forming a plurality of silicon pillars on the substrate includes:
  • bit line isolation trenches in the substrate, the plurality of bit line isolation trenches are arranged at intervals along the second direction, and the substrate between adjacent bit line isolation trenches forms a strip;
  • a plurality of word line isolation trenches are formed in the substrate, and the plurality of word line isolation trenches are arranged at intervals along a third direction to separate the strips into a plurality of silicon pillars, wherein, along the first direction , the depth of the word line isolation trench is smaller than the depth of the bit line isolation trench.
  • the manufacturing method of the semiconductor structure further includes:
  • a bit line isolation structure is formed in the base, and a plurality of the bit line isolation structures are arranged at intervals along the second direction.
  • the forming a bit line isolation structure in the substrate includes:
  • part of the second initial dielectric layer, part of the initial bit line and part of the first initial dielectric layer are removed to form a first trench, and the retained second initial dielectric layer forms a second intermediate a dielectric layer, the retained initial bit line forms a bit line, and the retained first initial dielectric layer forms a first dielectric layer;
  • the retained second intermediate dielectric layer forms a second dielectric layer
  • the retained first initial isolation layer forms a first Isolation layer
  • first isolation layer and the first dielectric layer form the bit line isolation structure, and the junction of the first segment and the second segment is flush with the top surface of the second dielectric layer.
  • forming the first gate oxide layer on the sidewalls of the second segment and the third segment includes:
  • a filling region is formed between the top surface of the second dielectric layer and the sidewall of the first gate oxide layer.
  • forming the second gate oxide layer on the first gate oxide layer includes:
  • the top surface of the sacrificial layer is flush with the preset position of the second segment
  • the bottom surface of the second gate oxide layer is connected to the top surface of the sacrificial layer, and the second gate oxide layer is located on a part of the sidewall wrapped in the second segment and the third segment on the outside of the first gate oxide layer;
  • the sacrificial layer is removed, and the sidewall of the second gate oxide layer and the sidewall of the first gate oxide layer originally covered by the sacrificial layer form a second trench.
  • the forming the second gate oxide layer includes:
  • the second gate oxide layer is formed by atomic layer deposition process.
  • the manufacturing method of the semiconductor structure further includes:
  • a word line isolation structure is formed in the second trench, and a plurality of the word line isolation structures are arranged at intervals along the third direction.
  • the forming a word line isolation structure in the second trench includes:
  • initial word lines in the second trench a plurality of initial word lines are arranged at intervals along the third direction;
  • part of the third initial dielectric layer and part of the intermediate word line are removed to form fourth trenches arranged at intervals along the third direction, and the bottom of the fourth trench exposes the second dielectric layer.
  • the retained third initial dielectric layer forms a third dielectric layer
  • the retained middle word lines form two word lines;
  • the word line isolation structure is formed in the fourth trench.
  • a second aspect of the present disclosure provides a semiconductor structure comprising:
  • the active pillars There are multiple active pillars, and a plurality of active pillar arrays are arranged in the substrate, wherein, along the first direction, the active pillars include sequentially connected first paragraphs, the second paragraph and the third paragraph;
  • first gate oxide layer wraps sidewalls of the second segment and the third segment
  • the second gate oxide layer is arranged outside the first gate oxide layer, and along the first direction, the length of the second gate oxide layer is shorter than the length of the first gate oxide layer, The top surface of the second gate oxide layer is flush with the top surface of the third segment, wherein the thickness of the second gate oxide layer is greater than the thickness of the first gate oxide layer.
  • the thickness of the second gate oxide layer is 1-2 times the thickness of the first gate oxide layer.
  • the semiconductor structure further includes a plurality of bit lines arranged at intervals along the second direction, and the bit lines are located at the bottom of the active pillar;
  • a second dielectric layer is provided on the top surface of the bit line.
  • the semiconductor structure further includes a bit line isolation structure
  • the bit line isolation structure includes a first dielectric layer and a first isolation layer, the first dielectric layer is located between the base and the bottom surface of the bit line, and the first isolation layer is located adjacent to the bit line between lines.
  • the semiconductor structure further includes a word line disposed around the second segment of the active pillar, the word line includes a first word line and a second word line, the The bottom surface of the first word line is close to the first segment, and the top surface of the second word line is close to the third segment, taking a plane perpendicular to the second direction as a longitudinal section, the longitudinal section of the first word line The area is greater than the area of the longitudinal section of the second word line.
  • the semiconductor structure further includes a plurality of word line isolation structures, the word line isolation structures are located between adjacent word lines, and a third word line is arranged on the top surface of the word lines.
  • a dielectric layer, the top surface of the third dielectric layer is flush with the top surface of the active pillar.
  • Fig. 1 is a flow chart of a method for fabricating a semiconductor structure according to an exemplary embodiment.
  • Fig. 2 is a schematic diagram of forming strips in a method for fabricating a semiconductor structure according to an exemplary embodiment.
  • Fig. 3 is a top view of silicon pillars formed in a method for manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 4 is a top view of active pillars formed in a method of manufacturing a semiconductor structure according to an exemplary embodiment.
  • FIG. 5 is a cross-sectional view of forming a word line isolation trench along the direction A-A in FIG. 4 .
  • FIG. 6 is a cross-sectional view of bit line isolation trenches formed along B-B direction in FIG. 4 .
  • Fig. 7 is a schematic diagram of forming a second initial dielectric layer along the Z direction in a method for fabricating a semiconductor structure according to an exemplary embodiment.
  • Fig. 8 is a schematic diagram of forming a second initial dielectric layer, an initial word line and a first initial dielectric layer along the Y direction in a method for fabricating a semiconductor structure according to an exemplary embodiment.
  • Fig. 9 is a schematic diagram of forming a second intermediate dielectric layer, a word line, a first dielectric layer and a first trench along the Y direction in a method for manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 10 is a schematic diagram of forming a first initial isolation layer along the Y direction in a method for fabricating a semiconductor structure according to an exemplary embodiment.
  • Fig. 11 is a schematic diagram of forming a second dielectric layer along the Z direction in a method of manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 12 is a schematic diagram of forming a second dielectric layer and a bit line isolation structure along the Y direction in a method of manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 13 is a schematic diagram of forming a first gate oxide layer along the Z direction in a method for manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 14 is a schematic diagram of forming a first gate oxide layer along the Y direction in a method of manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 15 is a schematic diagram of forming a sacrificial layer along the Z direction in a method for fabricating a semiconductor structure according to an exemplary embodiment.
  • Fig. 16 is a schematic diagram of forming a sacrificial layer along the Y direction in a method for fabricating a semiconductor structure according to an exemplary embodiment.
  • Fig. 17 is a schematic diagram of forming a second gate oxide layer along the Z direction in a method for fabricating a semiconductor structure according to an exemplary embodiment.
  • FIG. 18 is a schematic diagram of forming a second gate oxide layer along the Y direction in a method for fabricating a semiconductor structure according to an exemplary embodiment.
  • Fig. 19 is a schematic diagram of forming a second trench along the Z direction in a method of manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 20 is a schematic diagram of forming a second trench along the Y direction in a method of manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 21 is a schematic diagram of forming an initial word line along the Z direction in a method of manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 22 is a schematic diagram of forming an initial word line along the Y direction in a method of manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 23 is a schematic diagram of forming an intermediate word line along the Z direction in a method of manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 24 is a schematic diagram of forming an intermediate word line along the Y direction in a method of manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 25 is a schematic diagram of forming a third initial dielectric layer along the Z direction in a method for fabricating a semiconductor structure according to an exemplary embodiment.
  • Fig. 26 is a schematic diagram of forming a third initial dielectric layer along the Y direction in a method for fabricating a semiconductor structure according to an exemplary embodiment.
  • Fig. 27 is a schematic diagram of forming a third dielectric layer and a fourth trench along the Z direction in a method of manufacturing a semiconductor structure according to an exemplary embodiment.
  • FIG. 28 is a schematic diagram of forming a word line isolation structure along the Z direction in a method of manufacturing a semiconductor structure according to an exemplary embodiment.
  • Word line isolation structure 190, word line; 191, initial word line; 192, middle word line; 200, third trench; 210, third dielectric layer; 211, third initial dielectric layer; 220, fourth trench ; 601, the first paragraph; 602, the second paragraph, 603, the third paragraph.
  • Dynamic random access memory (Dynamic random access memory, referred to as DRAM) is a semiconductor memory that writes and reads data at high speed and randomly, and is widely used in data storage devices or devices.
  • the DRAM includes a plurality of memory cells repeatedly arranged, and each memory cell includes a transistor and a capacitor, and the capacitor is connected to the source and drain of the transistor through a capacitive contact area and a capacitive contact structure.
  • the transistor can be understood as a current switch structure made of semiconductor materials. There is a metal gate between the source and drain of the transistor, and the metal gate can be used to control the current flow between the source and the drain. between breaks.
  • One of the transistors is a GAA transistor (Gate-All-Around, GAA transistor), which adopts a surround gate technology.
  • GAA transistor Gate Induced Drain Leakage
  • the gate induced drain of the above GAA transistors Leakage can degrade the performance and yield of semiconductor structures.
  • the first gate oxide layer is formed on the sidewalls of the second section and the third section of the active column, and the first gate oxide layer is formed on the first gate oxide layer.
  • the second gate oxide layer thereby increasing the thickness of the gate oxide layer of the active column, thereby increasing the ability of the gate oxide layer to store charges, effectively reducing the problems of gate-induced drain leakage current and band-to-band tunneling; on the other hand , by making the length of the second gate oxide layer smaller than the length of the first gate oxide layer and the thickness of the second gate oxide layer greater than the thickness of the first gate oxide layer, the top surface of the second gate oxide layer and the top surface of the third segment The surfaces are even, so that two layers of gate oxide layers with different thicknesses are formed at different positions on the second segment, and the thickness of the gate oxide layer formed on the third segment is the same as the thickness of the gate oxide layer at the thicker end of the second segment, The potentials at both ends of the second segment are different, which
  • An exemplary embodiment of the present disclosure provides a method for fabricating a semiconductor structure, and the method for fabricating the semiconductor structure will be described below with reference to FIGS. 1-28 .
  • This embodiment does not limit the semiconductor structure.
  • the semiconductor structure will be described below as an example of a dynamic random access memory (DRAM), but this embodiment is not limited thereto.
  • the semiconductor structure in this embodiment can also be other structures. , such as GAA transistors or vertical gate-around transistors.
  • a method for fabricating a semiconductor structure includes the following steps:
  • Step S100 providing a substrate.
  • Step S200 forming a plurality of silicon pillars on the substrate, and the plurality of silicon pillars are arranged in an array.
  • Step S300 performing preset processing on the silicon pillars to form active pillars.
  • the active pillars include a first segment, a second segment and a third segment connected in sequence.
  • Step S400 forming a first gate oxide layer on sidewalls of the second segment and the third segment.
  • Step S500 forming a second gate oxide layer on the first gate oxide layer, along the first direction, the length of the second gate oxide layer is smaller than the length of the first gate oxide layer, and the top surface of the second gate oxide layer is connected to the third section The top surface of the gate is even, and the thickness of the second gate oxide layer is greater than the thickness of the first gate oxide layer.
  • this embodiment is a further description of step S100 above.
  • a substrate 10 is provided.
  • the substrate 10 is used as a supporting component of the DRAM for supporting other components disposed thereon, wherein the substrate 10 can be made of a semiconductor material, and the semiconductor material can be one of silicon, germanium, a silicon-germanium compound, and a silicon-carbon compound. one or more species.
  • the substrate 10 is made of silicon material, and this embodiment uses silicon material as the substrate 10 for the convenience of those skilled in the art to understand the subsequent formation method, and does not constitute a limitation. In the actual application process, it can be selected according to requirements. suitable substrate material.
  • this embodiment is a further description of step S200 above.
  • silicon pillars 20 are formed on the substrate 10 .
  • There are multiple silicon columns 20 and the multiple silicon columns 20 are arranged in an array on the substrate 10 , that is, the multiple silicon columns 20 can be arranged in multiple rows and multiple columns.
  • the cross-sectional shape of the silicon pillar 20 includes a square.
  • the first direction X is the extending direction from the bottom surface of the substrate 10 to the top surface of the substrate 10
  • the silicon pillars 20 arranged in an array can be formed on the substrate 10 by the following methods:
  • a plurality of bit line isolation trenches 30 are formed in the substrate 10 , and the plurality of bit line isolation trenches 30 are arranged at intervals along the second direction Y.
  • Strips 40 are formed on the substrate 10 between adjacent bit line isolation trenches 30 .
  • a mask layer having a mask pattern can be formed on the substrate 10, and the direction from the top surface of the substrate 10 to the bottom surface of the substrate 10 is taken as the extending direction, Along the extending direction, part of the substrate 10 is removed according to the mask pattern to form a plurality of bit line isolation trenches 30 arranged at intervals along the second direction Y.
  • a plurality of word line isolation trenches 50 are formed in the substrate 10 .
  • a plurality of word line isolation trenches 50 are arranged at intervals along the third direction Z.
  • the strips 40 are divided into a plurality of silicon pillars 20 by means of word line isolation trenches 50 arranged along the third direction Z.
  • the depth of the word line isolation trench 50 is smaller than the depth of the bit line isolation trench 30 .
  • the third direction Z is an extension direction parallel to the front side of the substrate 10 .
  • the second direction Y and the third direction Z intersect on the same horizontal plane, wherein the second direction Y may intersect with the third direction Z at a predetermined angle, for example, the second direction Y and the third direction Z are perpendicular to each other.
  • a mask layer with a mask pattern can be formed on the substrate 10, and the direction from the top surface of the substrate 10 to the bottom surface of the substrate 10 is used as the extending direction, Along the extending direction, part of the substrate 10 is removed according to the mask pattern to form a plurality of word line isolation trenches 50 arranged at intervals along the third direction Z.
  • a plurality of silicon pillars 20 arranged in multiple rows and columns are formed on the substrate 10 .
  • the word line isolation trench 50 and the bit line isolation trench 30 are convenient for subsequent formation of other functional layers of the semiconductor structure on the substrate 10, and the process of forming the silicon pillar 20 is simple, which is convenient for controlling the size of the subsequent active pillar 60. .
  • the silicon pillars 20 may also be formed on the top surface of the substrate 10 through a silicon epitaxial growth process, or may also be formed by depositing multiple functional layers on the top surface of the substrate 10 , and then remove part of the functional layer by etching, so that a plurality of silicon pillars 20 arranged in multiple rows and multiple columns are formed on the substrate 10 .
  • this embodiment is a further description of step S300 above.
  • the silicon pillar 20 is pre-processed to form an active pillar 60 .
  • the preset treatment includes an oxidation process, that is, an etching or cleaning process is performed on the silicon pillar 20 after the oxidation process, so that the silicon pillar 20 forms the active pillar 60 .
  • the corners of the silicon pillars 20 are passivated through the oxidation process, so that the cross-sectional shape of the silicon pillars 20 changes from a square shape to a circular or oval cross-sectional shape.
  • the oxidation treatment includes a thermal oxidation treatment or a steam oxidation treatment.
  • the silicon column 20 is exposed to the outside, and the silicon column 20 is exposed to the outside through thermal oxidation or steam oxidation, so that the silicon column
  • An oxide layer such as silicon oxide, is formed on the surface of the silicon pillar 20 , and then the oxide layer can be removed by etching or cleaning, so as to passivate the corners of the silicon pillar 20 .
  • the ion implantation process is performed on the silicon pillar 20 with a circular or elliptical cross-sectional shape, so as to form the active pillar 60 .
  • the method of treating the silicon pillar 30 with an ion implantation process to form the drain and source of the subsequent active pillar 60 is known to those skilled in the art, and will not be repeated here. It should be noted that, in this step, the silicon pillars 20 processed by the ion implantation process form the active pillars 60 .
  • the active column 60 includes a first segment 601 , a second segment 602 and a third segment 603 connected in sequence, and the bottom surface of the first segment 601 is connected to the substrate 10 .
  • the first segment 601 may form a source or drain
  • the second segment 602 may form a gate
  • the third segment 603 may form a source or a drain.
  • the first segment 601 forms the drain
  • the third segment 603 forms the source.
  • the edges and corners of the silicon pillars 20 are passivated through the oxidation process, which can improve the adhesion of the subsequent active pillars 60, so that the subsequently formed functional layers such as dielectric layers, word lines, bit lines, etc.
  • the source pillar 60 performs good connection, etc., thereby improving the performance and yield of the semiconductor structure.
  • a bit line isolation structure 70 can be formed in the substrate 10 .
  • the formation process of the bit line isolation structure 70 may adopt the following methods:
  • a first initial dielectric layer 81 , an initial bit line 91 and a second initial dielectric layer 101 are sequentially formed in the bit line isolation trench 30 and the word line isolation trench 50 .
  • the first sacrificial dielectric layer (not shown) can be deposited in the bit line isolation trench 30 and the word line isolation trench 50 by atomic layer deposition process, physical vapor deposition process or chemical vapor deposition process.
  • the first sacrificial dielectric layer fills the bit line isolation trench 30 and the word line isolation trench 50.
  • part of the first sacrificial dielectric layer is removed by etching, and the remaining first sacrificial dielectric layer forms a first initial dielectric layer 81 .
  • the top surface of the first initial dielectric layer 81 is lower than the bottom surface of the word line isolation trench 50 .
  • a first bit line (not shown in the figure) is formed on the first initial dielectric layer 81 by atomic layer deposition, physical vapor deposition or chemical vapor deposition.
  • the top surface of the first bit line is flush with the top surface of the bit line isolation trench 30 .
  • part of the first bit line is etched away, wherein the etching end point of the first bit line is flush with the bottom surface of the word line isolation trench 50 .
  • the remaining first bit line forms the initial bit line 91 , that is, the initial bit line 91 is only filled in the bit line isolation trench 30 .
  • the second initial dielectric layer 101 is formed on the initial bit line 91 by an atomic layer deposition process, a physical vapor deposition process or a chemical vapor deposition process.
  • the top surface of the second initial dielectric layer 101 is flush with the top surface of the bit line isolation trench 30 .
  • the material of the first dielectric layer 80 includes but not limited to silicon nitride, silicon dioxide or silicon oxynitride.
  • the material of the bit line 90 includes, but is not limited to, cobalt silicide or platinum nickel silicide.
  • a first initial isolation layer 121 is formed in the first trench 110 by an atomic layer deposition process, a physical vapor deposition process or a chemical vapor deposition process.
  • part of the second intermediate dielectric layer 102 and part of the first initial isolation layer 121 are etched away. It should be noted that the etching end point of the second intermediate dielectric layer 102 and the first initial isolation layer 121 may be located at the junction of the second segment 602 and the first segment 601 of the active pillar 60 .
  • the retained second intermediate dielectric layer 102 forms the second dielectric layer 100 .
  • the remaining first initial isolation layer 121 forms the first isolation layer 120 .
  • the material of the second dielectric layer 100 includes but not limited to silicon nitride, silicon dioxide or silicon oxynitride. It should be noted that, in one embodiment, the material of the first dielectric layer 80 may be the same as that of the second dielectric layer 100 , thereby reducing process complexity and cost.
  • the material of the first isolation layer 120 includes but not limited to silicon oxide or silicon nitride.
  • the first dielectric layer 80 and the first isolation layer 120 form a bit line isolation structure 70 .
  • bit line isolation structure 70 may also be a silicon oxide-silicon nitride-silicon oxide, ie "ONO" structure, but it is not limited thereto.
  • the bit line isolation structure 70 formed in the substrate 10 can realize the insulation effect between adjacent bit lines 90 and ensure the performance and yield of the semiconductor structure.
  • bit line formation method in this embodiment is simple and easy to control and operate. It should be noted that the bit line can be connected to the drain in the subsequently formed active column 60, the gate of the transistor is connected to the word line, the source is connected to the capacitor structure, and the voltage signal on the word line can control the transistor Turn on or off, and then read the data information stored in the capacitor structure through the bit line, or write the data information into the capacitor structure through the bit line for storage.
  • this embodiment is a further description of step S400 above.
  • a first gate oxide layer 130 is formed on the sidewalls of the second segment 602 and the third segment 603 of the active pillar 60 .
  • the first gate oxide layer 130 is formed on the sidewalls of the second section 602 and the sidewalls and top surfaces of the third section 603 of the active pillar 60 by atomic layer deposition.
  • an atomic layer deposition process may be used to form a first initial gate oxide layer (not shown) on the second section 602 and the third section 603 of the active pillar 60, and the first initial gate oxide layer is formed On the sidewall of the second section 602, the sidewall and the top surface of the third section 603, and the top surface of the second dielectric layer 100 and the bit line isolation structure 70, then etch and remove the second dielectric layer 100 and the bit line isolation
  • the first initial gate oxide layer on the top surface of the structure 70, the first initial gate oxide layer on the sidewall of the second section 602, the sidewall of the third section 603 and the top surface are retained, and the retained first initial gate oxide layer
  • the oxide layer forms a first gate oxide layer 130 .
  • the material of the first gate oxide layer 130 may include but not limited to silicon dioxide, silicon monoxide, hafnium oxide or titanium oxide.
  • the atomic layer deposition process has the characteristics of slow deposition rate, high density of deposited film and good step coverage.
  • the first gate oxide layer 130 formed by the atomic layer deposition process can effectively isolate and protect the second section 602 of the active column, that is, the gate, under the condition of a relatively thin thickness, avoiding occupying a large space, and is conducive to subsequent implementation. Filling or formation of other structural layers.
  • this embodiment is a further description of step S500 above.
  • a second gate oxide layer 140 is formed on the first gate oxide layer 130 .
  • the length of the second gate oxide layer 140 is shorter than the length of the first gate oxide layer 130, the top surface of the second gate oxide layer 140 is flush with the top surface of the third section 603, and the second gate oxide layer 140 The thickness of is greater than the thickness of the first gate oxide layer 130 .
  • the formation of the second gate oxide layer 140 may adopt the following methods:
  • a filling region 150 is formed between the top surface of the second dielectric layer 100 and the sidewall of the first gate oxide layer 130 .
  • an initial sacrificial layer (not shown) is formed in the filling region 150 by an atomic layer deposition process, a physical vapor deposition process or a chemical vapor deposition process, and the initial sacrificial layer fills the filling area. 150. Then, a part of the initial sacrificial layer is removed by etching, wherein the etching end point of the initial sacrificial layer is flush with the preset position of the second segment 602 . The remaining initial sacrificial layer forms the sacrificial layer 160 .
  • the preset position of the second segment 602 may be one third to two thirds of its height. In one embodiment, the preset position of the second segment 602 is half of its height.
  • the part of the second segment 602 corresponding to the height of the sacrificial layer 160 forms the first sub-segment, and the remaining part of the second segment 602 not corresponding to the sacrificial layer 160 forms the first sub-segment.
  • the second gate oxide layer 140 formed subsequently can form gate oxide layers with different thicknesses in different positions of the second segment 602 .
  • the first gate oxide layer 130 on top of the third segment 603 is removed by chemical mechanical polishing or etching, exposing the top surface of the active pillar 60 .
  • a second gate oxide layer 140 is formed on part of the sidewalls of the second segment 602 and the sidewalls of the third segment 603, that is, the second gate oxide layer 140 is arranged on the same side wall as the first segment.
  • the bottom surface of the second gate oxide layer 140 is connected to the top surface of the sacrificial layer 160 .
  • the second gate oxide layer 140 may be formed on the sidewalls of the second sub-section of the second section 602 and the sidewalls of the third section 603 by an atomic layer deposition process.
  • the sacrificial layer 160 is removed by etching.
  • the sidewalls of the second gate oxide layer 140 and the sidewalls of the first gate oxide layer 130 originally covered by the sacrificial layer 160 form a second trench 170 .
  • the second gate oxide layer 140 is formed on the sidewalls of the second sub-segment corresponding to the second segment 602 and the first gate oxide layer 130 corresponding to the third segment 603 by an atomic layer deposition process, and the second gate
  • the material of the oxide layer 140 may include but not limited to silicon dioxide, silicon monoxide, hafnium oxide or titanium oxide.
  • the material of the second gate oxide layer 140 may be the same as that of the first gate oxide layer 130 , or the material of the second gate oxide layer 140 may be different from that of the first gate oxide layer 130 .
  • the sacrificial layer 160 Since the sacrificial layer 160 is formed in the filling region 150 before the formation of the second gate oxide layer 140, the sacrificial layer 160 covers part of the second segment 602, so that the formation length of the second gate oxide layer 140 in the first direction X is less than The length of the first gate oxide layer 130 . Meanwhile, during the formation of the second gate oxide layer 140 , the thickness of the second gate oxide layer 140 is controlled to be greater than the thickness of the first gate oxide layer 130 .
  • GAA transistors In the semiconductor structure, there is a problem of gate-induced drain leakage (GIDL) in GAA transistors, and the reason for the gate-induced drain leakage current of this type of transistor is: due to the small thickness of the gate oxide layer, the gate The ability of the oxide layer to store charges is reduced.
  • the GAA transistor When the GAA transistor is static, the electrons generated by the gate or a small number of carriers will enter the drain of the transistor through the gate oxide layer, causing the drain of the crystal to form a high electric field effect, resulting in leakage pole leakage current occurs.
  • the gate oxide layer by sequentially forming the first gate oxide layer 130 and the second gate oxide layer 140 on the sidewall of the second segment 602 of the active pillar 60, the gate oxide layer at different positions on the second segment 602 of different thicknesses.
  • a word line isolation structure 180 may also be formed in the second trench 170 . Wherein, there are multiple word line isolation structures 180 arranged at intervals along the third direction Z.
  • the formation of the word line isolation structure 180 may adopt the following methods:
  • an initial word line 191 is formed in the second trench 170 by an atomic layer deposition process, a physical vapor deposition process or a chemical vapor deposition process.
  • the initial word lines 191 fill the second trench 170 , and there are multiple initial word lines 191 arranged at intervals along the third direction Z.
  • part of the initial word line 191 is removed by etching. Wherein, the etching end point of the initial word line 191 is flush with the junction of the second segment 602 and the third segment 603 .
  • the remaining initial word lines 191 form intermediate word lines 192 .
  • a third trench 200 is formed between the middle word line 192 and the sidewall of the second gate oxide layer 140 .
  • the third initial dielectric layer 211 is formed in the third trench 200 by atomic layer deposition, physical vapor deposition or chemical vapor deposition.
  • part of the third initial dielectric layer 211 and part of the middle word line 192 are removed by etching to form a plurality of fourth trenches 220 arranged at intervals along the third direction Z. Wherein, the bottom of the fourth trench 220 exposes the top surface of the second dielectric layer 100 .
  • the retained third initial dielectric layer 211 forms the third dielectric layer 210 .
  • the remaining middle word lines 192 form two spaced word lines 190 .
  • the material of the third dielectric layer 210 includes but not limited to silicon nitride, silicon dioxide or silicon oxynitride.
  • the material of the word line 190 includes but not limited to tungsten or polysilicon. It should be noted that the thickness of the word line formed by materials such as metal tungsten or polysilicon will not affect the potential of the word line.
  • the word line isolation structure 180 is formed in the fourth trench 220 by an atomic layer deposition process, a physical vapor deposition process or a chemical vapor deposition process.
  • the material of the word line isolation structure 180 includes nitride, oxide, high-k dielectric material or other suitable insulating materials.
  • the gate structure with dual work functions is generally obtained by depositing word line metal layers of different materials at the gate, but the process required for depositing metal layers of different materials is relatively complicated, and the metal layers of different materials An isolation layer is required between layers due to diffusion problems.
  • the word line 190 is formed by one deposition, and the material of metal tungsten or polysilicon is selected.
  • the first gate oxide layer 130 is formed on the sidewalls of the second segment 602 and the third segment 603, and then, on the sidewall corresponding to the second sub-segment of the second segment 602 and the third segment
  • the second gate oxide layer 140 is formed on the first gate oxide layer 130 on the sidewall of the second segment 602, so that the thickness of the gate oxide layer at different positions of the second segment 602 is different, so as to achieve the effect of double work function, not only the processing technology is simple and more Easy to control and implement.
  • the thickness of the gate oxide layer in the second segment 602 close to the third segment 603 is greater than the thickness of the gate oxide layer in the second segment 602 close to the first segment 601 . Therefore, when the transistor formed by the semiconductor structure of this embodiment, such as the GAA transistor, is in use, the thickness of the gate oxide layer of the gate near the source is relatively increased. In order to turn on the transistor, an additional turn-on voltage VT will increase, correspondingly, the potential of the part of the word line 190 close to the third segment 603 will increase, and then a potential difference will be formed between the corresponding word lines 190 at both ends of the second segment 602 .
  • the off current (I off) has a relationship with the source voltage Vs as shown in the following formula, namely:
  • ⁇ /kt is a constant, about 0.0256. Therefore, when the source voltage Vs at the source terminal increases, the off current (I off) will decrease. Since the off current and the source voltage Vs satisfy the exponential relationship of e, when the gate oxide layer at the source terminal of the transistor When the thickness increases, the off-current will decrease exponentially, so that it is convenient to control the off-current of the semiconductor structure, thereby reducing the gate-induced drain leakage current and band-to-band tunneling of the semiconductor structure, and improving the performance and yield of the semiconductor structure.
  • the thickness of the second gate oxide layer 140 is 1-2 times the thickness of the first gate oxide layer 130 . Therefore, in this embodiment, the thickness of the gate oxide layer of the second segment 602 near the third segment 603 is 2-3 times the thickness of the gate oxide layer of the second segment 602 near the first segment 601 . Wherein, in a specific embodiment, the thickness of the second gate oxide layer 140 is 1.5 times the thickness of the first gate oxide layer 130, through the setting of the above thickness ratio, the off current of the semiconductor structure can be reduced by 6 At the same time, the induced drain leakage current and band-to-band tunneling of the semiconductor structure are reduced, thereby improving the performance and yield of the semiconductor structure.
  • an exemplary embodiment of the present disclosure provides a semiconductor structure, wherein the semiconductor structure includes: a substrate 10 , an active pillar 60 , a first gate oxide layer 130 and a second gate oxide layer 130 . Layer 140.
  • the active pillar 60 there are multiple active pillars 60 , and the active pillars 60 are arrayed in the substrate 10 .
  • the active pillar 60 includes a first segment 601 , a second segment 602 and a third segment 603 connected in sequence.
  • the first gate oxide layer 130 is wrapped on the sidewalls of the second segment 602 and the third segment 603 .
  • the second gate oxide layer 140 is disposed outside the first gate oxide layer 130 , and along the first direction X, the length of the second gate oxide layer 140 is smaller than the length of the first gate oxide layer 130 .
  • the top surface of the second gate oxide layer 140 is flush with the top surface of the third segment 603 .
  • the thickness of the second gate oxide layer 140 is greater than the thickness of the first gate oxide layer 130 .
  • the thickness of the second gate oxide layer 140 is 1-2 times the thickness of the first gate oxide layer 130 .
  • a first gate oxide layer is formed on the sidewalls of the second section and the third section of the active column, and a second gate oxide layer is formed on the first gate oxide layer, thereby increasing the active column
  • the thickness of the gate oxide layer increases the charge storage capacity of the gate oxide layer, effectively reducing the problems of gate-induced drain leakage current and band-to-band tunneling; on the other hand, the length of the second gate oxide layer is shorter than that of the first gate oxide layer.
  • the shut-off current of the structure can effectively improve the performance and yield of the semiconductor structure.
  • the semiconductor structure further includes a plurality of bit lines 90 disposed on the substrate 10 .
  • a plurality of bit lines 90 are arranged at intervals along the second direction Y, and the bit lines 90 are located below the active pillars 60 .
  • the bit line 90 is connected to the first segment 601 of the plurality of active pillars 60 along the third direction Z and on the same straight line.
  • a second dielectric layer 100 is disposed on the top surface of the bit line 90 .
  • the semiconductor structure further includes a plurality of bit line isolation structures 70 disposed on the substrate 10 .
  • a plurality of bit line isolation structures 70 are arranged at intervals.
  • the bit line isolation structure 70 includes a first dielectric layer 80 and a first isolation layer 120 .
  • the first dielectric layer 80 is located between the substrate 10 and the bit line 90 .
  • the first isolation layer 120 is located between adjacent bit lines 90 .
  • the bit line isolation structure 70 is used to realize the insulation between adjacent bit lines 90 subsequently formed in the substrate 10 to ensure the performance and yield of the semiconductor structure.
  • the semiconductor structure further includes a word line 190 disposed in the substrate 10 .
  • the word line 190 is disposed around the second segment 602 of the active pillar 60 .
  • the word line 190 includes a first word line and a second word line, the bottom surface of the first word line is close to the first segment 601 , and the top surface of the second word line is close to the third segment 603 .
  • the longitudinal cross-sectional area of the first word line is larger than the longitudinal cross-sectional area of the second word line. It should be noted that the junction of the first word line and the second word line can be It is flush with the bottom surface of the second gate oxide layer 140 .
  • first word line and the second word line can be formed by one deposition, or can be formed by multiple depositions. In some embodiments, the first word line and the second word line are made of the same material.
  • the semiconductor structure further includes a plurality of word line isolation structures 180 disposed in the substrate 10 .
  • the word line isolation structure 180 is located between adjacent word lines 190 , and the top surface of the word line 190 is provided with a third dielectric layer 210 , and the top surface of the third dielectric layer 210 is flush with the top surface of the active pillar 60 .
  • the word line isolation structure 180 is used to achieve isolation between adjacent word lines 190, thereby ensuring the performance and yield of the semiconductor structure.
  • two layers of gate oxide layers with different thicknesses are formed at different positions on the second section of the active column, and the thickness of the gate oxide layer formed on the third section is The thickness is the same as the thickness of the gate oxide layer on the thicker end of the second segment, thereby effectively reducing the gate-induced drain leakage current, thereby improving the performance and yield of the semiconductor structure.

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Abstract

本公开公布了一种半导体结构的制作方法及半导体结构。该半导体结构的制作方法包括：提供基底；于基底上形成多个硅柱，多个硅柱阵列排布；对硅柱进行预设处理，形成有源柱，有源柱包括第一段、第二段和第三段；于第二段和第三段的侧壁上形成第一栅氧化层；于第一栅氧化层上形成第二栅氧化层，第二栅氧化层的长度小于第一栅氧化层的长度，第二栅氧化层的厚度大于第一栅氧化层的厚度。

Description

半导体结构的制作方法及半导体结构
本公开基于申请号为202111444518.0，申请日为2021年11月30日，申请名称为“半导体结构的制作方法及半导体结构”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构的制作方法及半导体结构。
背景技术
动态随机存储器(Dynamic random access memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。其中，动态随机存储器包括重复设置的多个存储单元，每个存储单元均包括一个晶体管和一个电容器，电容器通过电容接触区、电容接触结构与晶体管的源、漏极连接。随着电子产品日益朝向轻、薄、短、小发展，动态随机存取存储器组件的设计也朝着符合高集成度、高密度、小型化的趋势发展。
随着半导体工艺的发展，半导体器件的尺寸越来越小，栅极诱导漏极泄漏(GateInduced Drain Leakage，GIDL)等问题会对半导体结构的形成产生较大的不利影响，降低了半导体结构的性能和良率。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供了一种半导体结构的制作方法及半导体结构。
本公开的第一方面提供了一种半导体结构的制作方法，所述制作方法包括：提供基底；
于所述基底上形成多个硅柱，多个所述硅柱阵列排布；
对所述硅柱进行预设处理，形成有源柱，其中，沿第一方向，所述有源柱包括顺序连接的第一段、第二段和第三段；
于所述第二段和所述第三段的侧壁上形成第一栅氧化层；
于所述第一栅氧化层上形成第二栅氧化层，沿第一方向，所述第二栅氧化层的长度小于所述第一栅氧化层的长度，所述第二栅氧化层的顶面与所述第三段的顶面平齐，其中，所述第二栅氧化层的厚度大于所述第一栅氧化层的厚度。
根据本公开的一些实施例，所述第二栅氧化层的厚度为所述第一栅氧化层的厚 度的1～2倍。
根据本公开的一些实施例，以垂直于第一方向的平面为横截面，所述硅柱的横截面形状包括方形；
所述对所述硅柱进行预设处理，形成有源柱，包括：
对所述硅柱进行氧化工艺处理，形成有源柱，所述有源柱的横截面形状包括圆形和/或椭圆形。。
根据本公开的一些实施例，所述于所述基底上形成多个硅柱，包括：
于所述基底内形成多个位线隔离沟槽，多个所述位线隔离沟槽沿第二方向间隔设置，相邻所述位线隔离沟槽之间的所述基底构成条状体；
于所述基底内形成多个字线隔离沟槽，多个所述字线隔离沟槽沿第三方向间隔设置，以将所述条状体分隔成多个硅柱，其中，沿第一方向，所述字线隔离沟槽的深度小于所述位线隔离沟槽的深度。
根据本公开的一些实施例，所述半导体结构的制作方法还包括：
于所述基底内形成位线隔离结构，多个所述位线隔离结构沿第二方向间隔设置。
根据本公开的一些实施例，所述于所述基底内形成位线隔离结构，包括：
于所述位线隔离沟槽和所述字线隔离沟槽内形成层叠设置的第一初始介质层、初始位线和第二初始介质层；
沿第一方向，去除部分所述第二初始介质层、部分所述初始位线和部分所述第一初始介质层，形成第一沟槽，被保留下来的第二初始介质层形成第二中间介质层，被保留下来的所述初始位线形成位线，被保留下来的所述第一初始介质层形成第一介质层；
于所述第一沟槽内形成第一初始隔离层；
去除部分所述第二中间介质层和部分所述第一初始隔离层，被保留下来的所述第二中间介质层形成第二介质层，被保留下来的所述第一初始隔离层形成第一隔离层；
其中，所述第一隔离层和所述第一介质层形成所述位线隔离结构，所述第一段和所述第二段的交界位置与所述第二介质层的顶面平齐。
根据本公开的一些实施例，所述于所述第二段和所述第三段的侧壁上形成第一栅氧化层，包括：
利用原子层沉积工艺于所述第二段和所述第三段的侧壁上形成第一栅氧化层；
其中，所述第二介质层的顶面与所述第一栅氧化层的侧壁之间形成填充区。
根据本公开的一些实施例，所述于所述第一栅氧化层上形成第二栅氧化层，包括：
于所述填充区内形成牺牲层，所述牺牲层的顶面与所述第二段的预设位置处平齐；
去除部分所述第一栅氧化层，以暴露出所述有源柱的顶面；
形成第二栅氧化层，所述第二栅氧化层的底面与所述牺牲层的顶面连接，所述第二栅氧化层位于包裹在部分所述第二段和所述第三段侧壁上的所述第一栅氧化层的外侧；
去除所述牺牲层，所述第二栅氧化层的侧壁与原本被所述牺牲层覆盖的所述第一栅氧化层的侧壁形成第二沟槽。
根据本公开的一些实施例，所述形成第二栅氧化层，包括：
利用原子层沉积工艺形成所述第二栅氧化层。
根据本公开的一些实施例，所述半导体结构的制作方法还包括：
于所述第二沟槽内形成字线隔离结构，多个所述字线隔离结构沿第三方向间隔设置。
根据本公开的一些实施例，所述于所述第二沟槽内形成字线隔离结构，包括：
于所述第二沟槽内形成初始字线，多个所述初始字线沿第三方向间隔设置；
沿第一方向，去除部分所述初始字线，被保留下来的初始字线形成中间字线，所述中间字线和所述第二栅氧化层的侧壁之间形成第三沟槽；
于所述第三沟槽内形成第三初始介质层；
沿第一方向，去除部分所述第三初始介质层和部分所述中间字线，形成沿第三方向间隔设置的第四沟槽，所述第四沟槽的底部暴露出所述第二介质层的顶面，被保留下来的所述第三初始介质层形成第三介质层，被保留下来的所述中间字线形成两条字线；
于所述第四沟槽内形成所述字线隔离结构。
本公开的第二方面提供了一种半导体结构，所述半导体结构包括：
基底；
有源柱，所述有源柱的个数为多个，多个所述有源柱阵列排布在所述基底内，其中，沿第一方向，所述有源柱包括顺序连接的第一段、第二段和第三段；
第一栅氧化层，所述第一栅氧化层包裹所述第二段和所述第三段的侧壁上；
第二栅氧化层，所述第二栅氧化层设置在所述第一栅氧化层的外侧，沿第一方向，所述第二栅氧化层的长度小于所述第一栅氧化层的长度，所述第二栅氧化层的顶面与所述第三段的顶面平齐，其中，所述第二栅氧化层的厚度大于所述第一栅氧化层的厚度。
根据本公开的一些实施例，所述第二栅氧化层的厚度为所述第一栅氧化层的厚度的1～2倍。
根据本公开的一些实施例，所述半导体结构还包括多个位线，多个位线沿第二方向间隔设置，所述位线位于所述有源柱的底端；
其中，所述位线的顶面上设有第二介质层。
根据本公开的一些实施例，所述半导体结构还包括位线隔离结构；
所述位线隔离结构包括第一介质层和第一隔离层，所述第一介质层位于所述基底和所述位线的底面之间，所述第一隔离层位于相邻的所述位线之间。
根据本公开的一些实施例，所述半导体结构还包括字线，所述字线环绕所述有源柱的第二段设置，所述字线包括第一字线和第二字线，所述第一字线的底面靠近所述第一段，所述第二字线的顶面靠近所述第三段，以垂直于第二方向的平面为纵截面，所述第一字线的纵截面的面积大于所述第二字线的纵截面的面积。
根据本公开的一些实施例，所述半导体结构还包括多个字线隔离结构，所述字线隔离结构位于相邻的所述字线之间，所述字线的顶面上设有第三介质层，所述第三介质层的顶面与所述有源柱的顶面平齐。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1是根据一示例性实施例示出的半导体结构的制作方法的流程图。
图2是根据一示例性实施例示出的半导体结构的制作方法中形成条状体的示意图。
图3是根据一示例性实施例示出的半导体结构的制作方法中形成硅柱的俯视图。
图4是根据一示例性实施例示出的半导体结构的制作方法中形成有源柱的俯视图。
图5是图4中A-A方向形成字线隔离沟槽的剖视图。
图6是图4中B-B方向形成位线隔离沟槽的剖视图。
图7是根据一示例性实施例示出的半导体结构的制作方法中沿Z方向形成第二初始介质层的示意图。
图8是根据一示例性实施例示出的半导体结构的制作方法中沿Y方向形成第二初始介质层、初始字线和第一初始介质层的示意图。
图9是根据一示例性实施例示出的半导体结构的制作方法中沿Y方向形成第二中间介质层、字线、第一介质层和第一沟槽的示意图。
图10是根据一示例性实施例示出的半导体结构的制作方法中沿Y方向形成第一初始隔离层的示意图。
图11是根据一示例性实施例示出的半导体结构的制作方法中沿Z方向形成第二介质层的示意图。
图12是根据一示例性实施例示出的半导体结构的制作方法中沿Y方向形成第二介质层和位线隔离结构的示意图。
图13是根据一示例性实施例示出的半导体结构的制作方法中沿Z方向形成第一 栅氧化层的示意图。
图14是根据一示例性实施例示出的半导体结构的制作方法中沿Y方向形成第一栅氧化层的示意图。
图15是根据一示例性实施例示出的半导体结构的制作方法中沿Z方向形成牺牲层的示意图。
图16是根据一示例性实施例示出的半导体结构的制作方法中沿Y方向形成牺牲层的示意图。
图17是根据一示例性实施例示出的半导体结构的制作方法中沿Z方向形成第二栅氧化层的示意图。
图18是根据一示例性实施例示出的半导体结构的制作方法中沿Y方向形成第二栅氧化层的示意图。
图19是根据一示例性实施例示出的半导体结构的制作方法中沿Z方向形成第二沟槽的示意图。
图20是根据一示例性实施例示出的半导体结构的制作方法中沿Y方向形成第二沟槽的示意图。
图21是根据一示例性实施例示出的半导体结构的制作方法中沿Z方向形成初始字线的示意图。
图22是根据一示例性实施例示出的半导体结构的制作方法中沿Y方向形成初始字线的示意图。
图23是根据一示例性实施例示出的半导体结构的制作方法中沿Z方向形成中间字线的示意图。
图24是根据一示例性实施例示出的半导体结构的制作方法中沿Y方向形成中间字线的示意图。
图25是根据一示例性实施例示出的半导体结构的制作方法中沿Z方向形成第三初始介质层的示意图。
图26是根据一示例性实施例示出的半导体结构的制作方法中沿Y方向形成第三初始介质层的示意图。
图27是根据一示例性实施例示出的半导体结构的制作方法中沿Z方向形成第三介质层和第四沟槽的示意图。
图28是根据一示例性实施例示出的半导体结构的制作方法中沿Z方向形成字线隔离结构的示意图。
附图标记：
10、基底；20、硅柱；30、位线隔离沟槽；40、条状体；50、字线隔离沟槽；60、有源柱；70、位线隔离结构；80、第一介质层；81、第一初始介质层；90、位线；91、初始位线；100、第二介质层；101、第二初始介质层；102、第二中间介质层；110、第一沟槽；120、第一隔离层；121、第一初始隔离层；130、第一栅氧化层；140、第二栅氧化层；150、填充区；160、牺牲层；170、第二沟槽；180、字线 隔离结构；190、字线；191、初始字线；192、中间字线；200、第三沟槽；210、第三介质层；211、第三初始介质层；220、第四沟槽；601、第一段；602、第二段、603、第三段。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
动态随机存储器(Dynamic random access memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。其中，动态随机存储器包括重复设置的多个存储单元，每个存储单元均包括一个晶体管和一个电容器，电容器通过电容接触区、电容接触结构与晶体管的源、漏极连接。随着电子产品日益朝向轻、薄、短、小发展，动态随机存取存储器组件的设计也朝着符合高集成度、高密度、小型化的趋势发展。
在半导体结构中，晶体管可理解为用半导体材料制作的电流开关结构，在晶体管的源极与漏极之间，设有金属栅极，可利用金属栅极来控制电流在源极与漏极之间的通断。其中一种晶体管为GAA晶体管(Gate-All-Around，GAA晶体管)，采用环绕式栅极技术。随着半导体工艺的发展，半导体器件的尺寸越来越小，GAA晶体管的结构在形成过程中存在栅极诱导漏极泄漏(GateInduced Drain Leakage，GIDL)的问题，上述GAA晶体管的栅极诱导漏极泄漏会降低半导体结构的性能和良率。
本公开实施例所提供的半导体结构的制作方法及半导体结构中，通过在有源柱的第二段和第三段的侧壁上形成第一栅氧化层，并在第一栅氧化层上形成第二栅氧化层，从而增加了有源柱的栅氧化层的厚度，进而增加了栅氧化层存储电荷的能力，有效减少栅极诱导漏极泄露电流和带间隧穿的问题；另一方面，通过使第二栅氧化层的长度小于第一栅氧化层的长度，而第二栅氧化层的厚度大于第一栅氧化层的厚度，第二栅氧化层的顶面与第三段的顶面平齐，由此在第二段上的不同位置形成两层不同厚度的栅氧化层，且第三段上形成的栅氧化层的厚度与第二段上较厚端的栅氧化层厚度相同，使得第二段两端的电势不同，从而有利于控制半导体结构的关断电流，进而有效提高半导体结构的性能和良率。
本公开示例性的实施例中提供了一种半导体结构的制作方法，下面结合图1-图28对半导体结构的制作方法进行介绍。
本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结 构，比如为GAA晶体管或垂直环栅晶体管等。
如图1所示，本公开一示例性的实施例提供的一种半导体结构的制作方法，包括如下的步骤：
步骤S100：提供基底。
步骤S200：于基底上形成多个硅柱，多个硅柱阵列排布。
步骤S300：对硅柱进行预设处理，形成有源柱，沿第一方向，有源柱包括顺序连接的第一段、第二段和第三段。
步骤S400：于第二段和第三段的侧壁上形成第一栅氧化层。
步骤S500：于第一栅氧化层上形成第二栅氧化层，沿第一方向，第二栅氧化层的长度小于第一栅氧化层的长度，第二栅氧化层的顶面与第三段的顶面平齐，第二栅氧化层的厚度大于第一栅氧化层的厚度。
根据一个示例性实施例，本实施例是对上文中步骤S100的进一步说明。
如图2所示，提供基底10。基底10作为动态随机存储器的支撑部件，用于支撑设在其上的其他部件，其中，基底10可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。在本实施例中基底10采用硅材料，而本实施例采用硅材料作为基底10是为了方便本领域技术人员对后续形成方法的理解，并不构成限定，在实际应用过程中，可以根据需求选择合适的基底的材料。
根据一个示例性实施例，本实施例是对上文中步骤S200的进一步说明。
如图3所示，于基底10上形成硅柱20。硅柱20的个数为多个，多个硅柱20呈阵列排布在基底10上，即，多个硅柱20可以按多行多列的方式进行排布。以垂直于第一方向X的平面为横截面，硅柱20的横截面形状包括方形。参照图3所示，以图中示出的方位为例，第一方向X为自基底10的底面至基底10的顶面的延伸方向
参照图2和图3所示，在一些实施例中，在基底10上形成阵列排布的硅柱20可以采用以下方法：
首先，在基底10内形成多个位线隔离沟槽30，多个位线隔离沟槽30沿第二方向Y间隔设置。相邻位线隔离沟槽30之间的基底10形成条状体40。
其中，于基底10上形成位线隔离沟槽30的过程中，可以在基底10上形成具有掩膜图案的掩膜层，将自基底10的顶面至基底10的底面的方向作为延伸方向，沿着延伸方向，根据掩膜图案去除部分基底10，形成沿第二方向Y间隔设置的多个位线隔离沟槽30。
然后，于基底10内形成多个字线隔离沟槽50。多个字线隔离沟槽50沿第三方向Z间隔设置。利用沿第三方向Z设置字线隔离沟槽50将条状体40分隔成多个硅柱20。在本实施例中，沿第一方向X，字线隔离沟槽50的深度小于位线隔离沟槽30的深度。
参照图2所示，以图中示出的方位为例，第三方向Z为平行于基底10的前侧面的延伸方向。第二方向Y和第三方向Z在同一水平面上相交，其中，第二方向Y可以与第三方向Z呈预定角度相交设置，比如，第二方向Y与第三方向Z相互垂直设置。
其中，于基底10上形成字线隔离沟槽50的过程中，可以在基底10上形成具有掩膜 图案的掩膜层，将自基底10的顶面至基底10的底面的方向作为延伸方向，沿着延伸方向，根据掩膜图案去除部分基底10，形成沿第三方向Z间隔设置的多个字线隔离沟槽50。
通过在基底10上形成多个位线隔离沟槽30和多个字线隔离沟槽50，使得在基底10上形成多个呈多行多列方式排布的硅柱20。字线隔离沟槽50和位线隔离沟槽30便于后续在基底10上形成半导体结构的其他功能层，且该硅柱20的形成过程中工艺简单，便于控制后续形成有源柱60的形成尺寸。
需要说明的是，在一些实施例中，硅柱20还可以是在基底10的顶面上通过硅外延生成工艺形成的，或者，也可以是通过在基底10的顶面上沉积多层功能层，然后刻蚀去除部分功能层，使得在基底10上形成呈多行多列方式排布的多个硅柱20。
根据一个示例性实施例，本实施例是对上文中步骤S300的进一步说明。
如图4至图6所示，对硅柱20进行预设处理，形成有源柱60。
其中，预设处理包括氧化工艺处理，即，对硅柱20进行氧化工艺处理后，再进行刻蚀或清洗工艺，使得硅柱20形成有源柱60。通过氧化工艺处理使得硅柱20的棱角钝化，使得硅柱20的横截面形状由方形转变为圆形或椭圆形的横截面形状。需要说明的是，在一些实施例中，氧化工艺处理包括热氧化工艺处理或水蒸气氧化工艺处理，在氧化工艺处理中，硅柱20暴露在外界，通过热氧化或者水蒸气氧化，使得硅柱20的表面形成一层氧化物层，比如氧化硅，而后可以通过刻蚀或清洗工艺去除该氧化物层，从而使得硅柱20的棱角钝化。
待硅柱20的氧化工艺处理制程结束后，再对横截面形状为圆形或椭圆形的硅柱20进行离子注入工艺，从而形成有源柱60。作为示例，采用离子注入工艺对硅柱30进行处理，以形成后续有源柱60的漏极和源极的方法为本领域人员所知晓，此处不再赘述。需要说明的是，本步骤中经过离子注入工艺处理的硅柱20形成有源柱60。其中，沿第一方向X，有源柱60包括顺序连接的第一段601、第二段602和第三段603，第一段601的底面与基底10连接。第一段601可以形成源极或漏极，第二段602可形成栅极，第三段603可以形成源极或漏极。在本实施例中，第一段601形成漏极，第三段603形成源极。
在本实施例中，通过氧化工艺处理，使硅柱20的棱角钝化，可以提高后续有源柱60的附着能力，以便于后续形成的功能层比如介质层、字线、位线等与有源柱60进行良好的连接等，进而提高半导体结构的性能和良率。
如图12所示，在一些实施例中，通过氧化工艺对硅柱20进行处理，并形成有源柱60之后，为了便于后续在基底10内形成多个沿第二反向Y间隔设置的位线，并实现相邻位线之间的绝缘，可以在基底10内形成位线隔离结构70。
在一些实施例中，位线隔离结构70的形成过程可以采用以下方法：
首先，参照图7和图8所示，在位线隔离沟槽30和字线隔离沟槽50内依次形成层叠设置的第一初始介质层81、初始位线91和第二初始介质层101。
可以通过原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在位线隔离沟槽30和字线隔离沟槽50内沉积形成第一牺牲介质层(图中未示出)。第一牺牲介质层填充 满位线隔离沟槽30和字线隔离沟槽50。沿第一方向X，刻蚀去除部分第一牺牲介质层，被保留下来的第一牺牲介质层形成第一初始介质层81。其中，第一初始介质层81的顶面低于字线隔离沟槽50的底面。
第一初始介质层81形成之后，通过原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在第一初始介质层81上形成第一位线(图中未示出)。第一位线的顶面与位线隔离沟槽30的顶面平齐。沿第一方向X，刻蚀去除部分第一位线，其中，第一位线的刻蚀终点与字线隔离沟槽50的底面平齐。被保留下来的第一位线形成初始位线91，即初始位线91仅填充在位线隔离沟槽30内。
待初始位线91形成之后，通过原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在初始位线91上形成第二初始介质层101。第二初始介质层101的顶面与位线隔离沟槽30的顶面平齐。
而后，参照图9所示，沿第一方向X，刻蚀去除部分第二初始介质层101、部分初始位线91和部分第一初始介质层81，形成多个沿第二方向Y间隔设置的第一沟槽110。被保留下来的第一初始介质层81形成第一介质层80，被保留下来的初始位线91形成位线90，被保留下来的第二初始介质层101形成第二中间介质层102。其中，第一介质层80的材料包括但不限于氮化硅、二氧化硅或氮氧化硅。位线90的材料包括但不限于硅化钴或铂镍硅化物。
然后，参照图10所示，通过原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在第一沟槽110内形成第一初始隔离层121。
最后，参照图11和图12所示，沿第一方向X，刻蚀去除部分第二中间介质层102和部分第一初始隔离层121。需要说明的是，第二中间介质层102和第一初始隔离层121的刻蚀终点可以位于有源柱60的第二段602和第一段601的交界位置平齐。被保留下来的第二中间介质层102形成第二介质层100。被保留下来的第一初始隔离层121形成第一隔离层120。
其中，第二介质层100的材料包括但不限于氮化硅、二氧化硅或氮氧化硅。需要说明的是，在一个实施例中，第一介质层80的材料可以与第二介质层100的材料相同，从而降低工艺复杂性和工艺成本。
第一隔离层120的材料包括但不限于氧化硅或氮化硅。在本实施例中，第一介质层80和第一隔离层120形成位线隔离结构70。
在一些实施例中，位线隔离结构70还可以是氧化硅-氮化硅-氧化硅，即“ONO”结构，但并不限于此。
在基底10内形成的位线隔离结构70可以实现相邻位线90之间的绝缘效果，保证半导体结构的性能和良率。
另一方面，在本实施例中的位线的形成方法简单且便于控制和操作。需要说明的是，该位线可与后续所形成的有源柱60中的漏极相连，晶体管的栅极与字线相连，源极与电容结构相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容结构中的数据信息，或者通过位线将数据信息写入到电容结构中进行存储。
根据一个示例性实施例，本实施例是对上文中步骤S400的进一步说明。
如图13和图14所示，在有源柱60的第二段602和第三段603的侧壁上形成第一栅氧化层130。
经上述形成位线隔离结构70之后，利用原子层沉积工艺在有源柱60的第二段602的侧壁、以及第三段603的侧壁和顶面上形成第一栅氧化层130。
在一些实施例中，可以利用原子层沉积工艺在有源柱60的第二段602和第三段603上形成第一初始栅氧化层(图中未示出)，第一初始栅氧化层形成于第二段602的侧壁、第三段603的侧壁和顶面、以及第二介质层100和位线隔离结构70的顶面上，然后刻蚀去除第二介质层100和位线隔离结构70顶面上的第一初始栅氧化层，保留位于第二段602的侧壁、第三段603的侧壁和顶面上的第一初始栅氧化层，被保留下来的第一初始栅氧化层形成第一栅氧化层130。其中，第一栅氧化层130的材料可以包括但不限于二氧化硅、一氧化硅、氧化铪或氧化钛。
本实施例中，原子层沉积工艺具有沉积速率慢，沉积形成的膜层致密性高以及阶梯覆盖率好的特点。利用原子层沉积工艺形成的第一栅氧化层130能够在厚度较薄的条件下对有源柱的第二段602即栅极进行有效的隔离保护，避免占据较大的空间，有利于后续实现其他结构层的填充或形成。
根据一个示例性实施例，本实施例是对上文中步骤S500的进一步说明。
如图19和图20所示，于第一栅氧化层130上形成第二栅氧化层140。沿第一方向X，第二栅氧化层140的长度小于第一栅氧化层130的长度，第二栅氧化层140的顶面与第三段603的顶面平齐，第二栅氧化层140的厚度大于第一栅氧化层130的厚度。
在一些实施例中，第二栅氧化层140的形成可以采用以下方法：
首先，参照图14所示，在第一栅氧化层130形成之后，第二介质层100的顶面与第一栅氧化层130的侧壁之间形成填充区150。
其中，参照图15和图16所示，通过原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在填充区150内形成初始牺牲层(图中未示出)，初始牺牲层填充满填充区150。而后，通过刻蚀去除部分初始牺牲层，其中，初始牺牲层的刻蚀终点与第二段602的预设位置处平齐。被保留下来的初始牺牲层形成牺牲层160。其中，在本步骤中，第二段602的预设位置可以是其高度的三分之一至三分之二。在一个实施例中，第二段602的预设位置是其高度的二分之一位置处。在本实施例中，沿第一方向X，与牺牲层160的高度相对应的那部分第二段602形成第一子段，第二段602中未与牺牲层160相对应的剩余部分形成第二子段，从而便于后续所形成的第二栅氧化层140在第二段602的不同位置形成不同厚度的栅氧化层。
而后，如图17和图18所示，通过化学机械研磨或者刻蚀去除位于第三段603顶部的第一栅氧化层130，暴露出有源柱60的顶面。
然后，继续参照图17和图18所示，在第二段602的部分侧壁和第三段603的侧壁上形成第二栅氧化层140，即，第二栅氧化层140设在与第二子段相对应的那部分第一栅氧化层130以及与第三段603的侧壁上的第一栅氧化层130的外侧。其中，第二栅氧化层 140的底面与牺牲层160的顶面连接。
在一些实施例中，可以通过原子层沉积工艺在第二段602的第二子段的侧壁和第三段603的侧壁上形成第二栅氧化层140。
最后，参照图19和图20所示，通过刻蚀去除牺牲层160。第二栅氧化层140的侧壁与原本被牺牲层160覆盖的第一栅氧化层130的侧壁形成第二沟槽170。
本实施例中，通过原子层沉积工艺在第二段602对应的第二子段和第三段603相对应的第一栅氧化层130的侧壁上形成第二栅氧化层140，第二栅氧化层140的材料可以包括但不限于二氧化硅、一氧化硅、氧化铪或氧化钛。其中，第二栅氧化层140的材料可以与第一栅氧化层130的材料相同，或者，第二栅氧化层140的材料可以与第一栅氧化层130的材料不相同。
由于在第二栅氧化层140形成之前，先在填充区150内形成牺牲层160，牺牲层160遮挡部分第二段602，从而使得第二栅氧化层140在第一方向X上的形成长度小于第一栅氧化层130的长度。同时，在第二栅氧化层140的形成过程中，控制第二栅氧化层140的形成厚度大于第一栅氧化层130的厚度。
在半导体结构中，GAA晶体管中存在有栅极诱导漏极泄露电流(GIDL)的问题，而该类晶体管产生栅极诱导漏极泄露电流的原因是：由于栅氧化层的厚度较小，导致栅氧化层的存储电荷的能力下降，当GAA晶体管处于静态时，栅极产生的电子或者少数的载流体会通过栅氧化层进入晶体管的漏极中，使得晶体的漏极形成高电场效应，导致漏极发生泄露电流。而在本实施例中，通过在有源柱60的第二段602的侧壁上依次形成第一栅氧化层130和第二栅氧化层140，使得第二段602上不同位置的栅氧化层的厚度不同。从而增加了栅氧化层存储电荷的能力，防止半导体结构中的栅极所产生的电子或者少数载流体通过栅氧化层进入半导体结构的源极或漏极中，降低了栅极诱导漏极泄露电流，进而提高了半导体结构的性能和良率。
如图28所示，待第二栅氧化层140形成之后，还可以在第二沟槽170内形成字线隔离结构180。其中，字线隔离结构180为多个，并沿第三方向Z间隔设置。
在一些实施例中，字线隔离结构180的形成可以采用以下方法：
参照图21和图22所示，通过原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在第二沟槽170内形成初始字线191。初始字线191填充满第二沟槽170，初始字线191为多个并沿第三方向Z间隔设置。
参照图23和图24所示，沿第一方向X，通过刻蚀去除部分初始字线191。其中，初始字线191的刻蚀终点与第二段602和第三段603的交界位置处平齐。被保留下来的初始字线191形成中间字线192。中间字线192与第二栅氧化层140的侧壁之间形成第三沟槽200。
参照图25和图26所示，通过原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在第三沟槽200内形成第三初始介质层211。
如图27所示，沿第一方向X，通过刻蚀去除部分第三初始介质层211和部分中间字线192，形成多个沿第三方向Z间隔设置的第四沟槽220。其中，第四沟槽220的底部暴 露出第二介质层100的顶面。被保留下来的第三初始介质层211形成第三介质层210。被保留下来的中间字线192形成两条间隔设置的字线190。第三介质层210的材料包括但不限于氮化硅、二氧化硅或氮氧化硅。而字线190的材料包括但不限于钨或多晶硅。需要说明的是，通过金属钨或多晶硅等材料所形成的字线的厚度不会对字线的电势产生影响。
如图28所示，通过原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在第四沟槽220内形成字线隔离结构180。其中，字线隔离结构180的材料包括氮化物、氧化物、高介电常数(high-k)介电材料或其他合适的绝缘材料。
在一些实施例中，双功函数的栅极结构一般是通过在栅极处沉积不同材料的字线金属层得到的，而沉积不同材料的金属层所需要的工艺相对复杂，并且不同材料的金属层之间因扩散问题需要做隔离层。
在本实施例中，字线190为一次沉积形成，选用金属钨或多晶硅的材料。同时，通过在第二段602和第三段603的侧壁上形成第一栅氧化层130，而后，在与第二段602的第二子段相对应的侧壁以及第三段603相对应的侧壁上的第一栅氧化层130上形成第二栅氧化层140，使得第二段602的不同位置的栅氧化层的厚度不同，从而达到双功函数的效果，不仅加工工艺简单且更易于控制和实现。其中，第二段602靠近第三段603的栅氧化层的厚度大于第二段602靠近第一段601的栅氧化层的厚度。因此，由本实施例的半导体结构所形成的晶体管，如GAA晶体管在使用时，靠近源极处的栅极的栅氧化层厚度较增加，为了晶体管的导通，那么在该端附加的开启电压VT就会增加，相应的就会使靠近第三段603的那部分字线190的电势升高，进而使得第二段602两端相对应的字线190之间形成电势差。
进一步地，当源极端附件的开启电压VT增加时，会使得源极端的源极电压Vs增加。关断电流(I off)与与源极电压Vs存在如以下公式中示出的关系，即：
I off∝e -(Vs*ε/kt)
其中，ε/kt为常数，约为0.0256。因此，当源极端的源极电压Vs增加时，关断电流(I off)会减小，由于关断电流和源极电压Vs满足e的指数关系，所以当晶体管的源极端的栅氧化层的厚度增加时，关断电流会呈指数级降低，从而便于控制半导体结构的关断电流，进而减少半导体结构的栅极诱导漏极泄露电流和带间隧穿，提高半导体结构的性能和良率。
其中，参照图28所示，在一些实施例中，第二栅氧化层140的厚度为第一栅氧化层130厚度的1～2倍。因此，在本实施例中，靠近第三段603位置处的第二段602的栅氧化层的厚度为靠近第一段601位置处的第二段602的栅氧化层厚度2～3倍。其中，在一个具体实施例中，第二栅氧化层140的厚度为第一栅氧化层130的厚度的1.5倍，通过上述厚度比例的设定，使的半导体结构的关断电流可以降低6个数量级，同时也降低了半导体结构的诱导漏极泄漏电流和带间隧穿，进而提高半导体结构的性能和良率。
如图26和图28所示，本公开一示例性的实施例提供了一种半导体结构，其中，该半导体结构包括：基底10、有源柱60、第一栅氧化层130和第二栅氧化层140。
示例性地，有源柱60为多个，多个有源柱60阵列排布于基底10内。沿第一方向X， 有源柱60包括顺序连接的第一段601、第二段602和第三段603。
第一栅氧化层130包裹在第二段602和第三段603的侧壁上。
第二栅氧化层140设置在第一栅氧化层130的外侧，沿第一方向X，第二栅氧化层140的长度小于第一栅氧化层130的长度。第二栅氧化层140的顶面与第三段603的顶面平齐。其中，第二栅氧化层140的厚度大于第一栅氧化层130的厚度。在一些实施例中，第二栅氧化层140的厚度为第一栅氧化层130的厚度的1～2倍。
本实施例中，通过在有源柱的第二段和第三段的侧壁上形成第一栅氧化层，并在第一栅氧化层上形成第二栅氧化层，从而增加了有源柱的栅氧化层的厚度，进而增加了栅氧化层存储电荷的能力，有效减少栅极诱导漏极泄露电流和带间隧穿的问题；另一方面，第二栅氧化层的长度小于第一栅氧化层的长度，而第二栅氧化层的厚度大于第一栅氧化层的厚度，第二栅氧化层的顶面与第三段的顶面平齐，由此在第二段上的不同位置形成两层不同厚度的栅氧化层，且第三段上形成的栅氧化层的厚度与第二段上较厚端的栅氧化层厚度相同，使得第二段两端的电势不同，从而有利于控制半导体结构的关断电流，进而有效提高半导体结构的性能和良率。
如图26所示，在一些实施例中，半导体结构还包括设置在基底10上的多个位线90。多个位线90沿第二方向Y间隔设置，位线90位于有源柱60的下方。其中，位线90与沿第三方向Z且处于同一直线上的多个有源柱60的第一段601连接。位线90的顶面上设有第二介质层100。
如图26所示，在一些实施例中，半导体结构还包括设置在基底10上的多个位线隔离结构70。沿第二方向Y，多个位线隔离结构70间隔设置。其中，位线隔离结构70包括第一介质层80和第一隔离层120。第一介质层80位于基底10和位线90之间。第一隔离层120位于相邻位线90之间。位线隔离结构70用于实现后续在基底10内形成的相邻位线90之间的绝缘，保证半导体结构的性能和良率。
如图28所示，在一些实施例中，半导体结构还包括设置在基底10内的字线190。字线190环绕有源柱60的第二段602设置。字线190包括第一字线和第二字线，第一字线的底面靠近第一段601，第二字线的顶面靠近第三段603。以垂直于第二方向Y的平面为纵截面，第一字线的纵截面面积大于第二字线的纵截面面积，需要说明的是，第一字线和第二字线的交界位置处可以与第二栅氧化层140的底面平齐。
其中，第一字线和第二字线可以是一次沉积形成，也可以是分多次沉积形成。在一些实施例中，第一字线和第二字线的材料相同。
如图28所示，在一些实施例中，半导体结构还包括设置在基底10内的多个字线隔离结构180。字线隔离结构180位于相邻的字线190之间，字线190的顶面上设有第三介质层210，第三介质层210的顶面与有源柱60的顶面平齐。字线隔离结构180用于实现相邻字线190之间的绝缘，从而保证半导体结构的性能和良率。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特 定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
工业实用性
本公开实施例的半导体结构的制作方法及半导体结构中，通过在有源柱的第二段上的不同位置形成两层不同厚度的栅氧化层，且在第三段上形成的栅氧化层的厚度与第二段上较厚端的栅氧化层厚度相同，从而有效减少栅极诱导漏极泄露电流，进而提高半导体结构的性能和良率。

Claims (17)

  1. 一种半导体结构的制作方法，包括：
    提供基底；
    于所述基底上形成多个硅柱，多个所述硅柱阵列排布；
    对所述硅柱进行预设处理，形成有源柱，其中，沿第一方向，所述有源柱包括顺序连接的第一段、第二段和第三段；
    于所述第二段和所述第三段的侧壁上形成第一栅氧化层；
    于所述第一栅氧化层上形成第二栅氧化层，沿第一方向，所述第二栅氧化层的长度小于所述第一栅氧化层的长度，所述第二栅氧化层的顶面与所述第三段的顶面平齐，其中，所述第二栅氧化层的厚度大于所述第一栅氧化层的厚度。
  2. 根据权利要求1所述的半导体结构的制作方法，其中，所述第二栅氧化层的厚度为所述第一栅氧化层的厚度的1～2倍。
  3. 根据权利要求1所述的半导体结构的制作方法，其中，以垂直于第一方向的平面为横截面，所述硅柱的横截面形状包括方形；
    所述对所述硅柱进行预设处理，形成有源柱，包括：
    对所述硅柱进行氧化工艺处理，形成有源柱，所述有源柱的横截面形状包括圆形和/或椭圆形。
  4. 根据权利要求1所述的半导体结构的制作方法，其中，所述于所述基底上形成多个硅柱，包括：
    于所述基底内形成多个位线隔离沟槽，多个所述位线隔离沟槽沿第二方向间隔设置，相邻所述位线隔离沟槽之间的所述基底构成条状体；
    于所述基底内形成多个字线隔离沟槽，多个所述字线隔离沟槽沿第三方向间隔设置，以将所述条状体分隔成多个硅柱，其中，沿第一方向，所述字线隔离沟槽的深度小于所述位线隔离沟槽的深度。
  5. 根据权利要求4所述的半导体结构的制作方法，其中，所述半导体结构的制作方法还包括：
    于所述基底内形成位线隔离结构，多个所述位线隔离结构沿第二方向间隔设置。
  6. 根据权利要求5所述的半导体结构的制作方法，其中，所述于所述基底内形成位线隔离结构，包括：
    于所述位线隔离沟槽和所述字线隔离沟槽内形成层叠设置的第一初始介质层、初始位线和第二初始介质层；
    沿第一方向，去除部分所述第二初始介质层、部分所述初始位线和部分所述第一初始介质层，形成第一沟槽，被保留下来的第二初始介质层形成第二中间介质层，被保留下来的所述初始位线形成位线，被保留下来的所述第一初始介质层形成第一介质层；
    于所述第一沟槽内形成第一初始隔离层；
    去除部分所述第二中间介质层和部分所述第一初始隔离层，被保留下来的所述第二中间介质层形成第二介质层，被保留下来的所述第一初始隔离层形成第一隔离层；
    其中，所述第一隔离层和所述第一介质层形成所述位线隔离结构，所述第一段和所述第二段的交界位置与所述第二介质层的顶面平齐。
  7. 根据权利要求6所述的半导体结构的制作方法，其中，所述于所述第二段和所述第三段的侧壁上形成第一栅氧化层，包括：
    利用原子层沉积工艺于所述第二段和所述第三段的侧壁上形成第一栅氧化层；
    其中，所述第二介质层的顶面与所述第一栅氧化层的侧壁之间形成填充区。
  8. 根据权利要求7所述的半导体结构的制作方法，其中，所述于所述第一栅氧化层上形成第二栅氧化层，包括：
    于所述填充区内形成牺牲层，所述牺牲层的顶面与所述第二段的预设位置处平齐；
    去除部分所述第一栅氧化层，以暴露出所述有源柱的顶面；
    形成第二栅氧化层，所述第二栅氧化层的底面与所述牺牲层的顶面连接，所述第二栅氧化层位于包裹在部分所述第二段和所述第三段侧壁上的所述第一栅氧化层的外侧；
    去除所述牺牲层，所述第二栅氧化层的侧壁与原本被所述牺牲层覆盖的所述第一栅氧化层的侧壁形成第二沟槽。
  9. 根据权利要求8所述的半导体结构的制作方法，其中，所述形成第二栅氧化层，包括：
    利用原子层沉积工艺形成所述第二栅氧化层。
  10. 根据权利要求8所述的半导体结构的制作方法，其中，所述半导体结构的制作方法还包括：
    于所述第二沟槽内形成字线隔离结构，多个所述字线隔离结构沿第三方向间隔设置。
  11. 根据权利要求10所述的半导体结构的制作方法，其中，所述于所述第二沟槽内形成字线隔离结构，包括：
    于所述第二沟槽内形成初始字线，多个所述初始字线沿第三方向间隔设置；
    沿第一方向，去除部分所述初始字线，被保留下来的初始字线形成中间字线，所述中间字线和所述第二栅氧化层的侧壁之间形成第三沟槽；
    于所述第三沟槽内形成第三初始介质层；
    沿第一方向，去除部分所述第三初始介质层和部分所述中间字线，形成沿第三方向间隔设置的第四沟槽，所述第四沟槽的底部暴露出所述第二介质层的顶面，被保留下来的所述第三初始介质层形成第三介质层，被保留下来的所述中间字线形成两条字线；
    于所述第四沟槽内形成所述字线隔离结构。
  12. 一种半导体结构，包括：
    基底；
    有源柱，所述有源柱的个数为多个，多个所述有源柱阵列排布在所述基底内，其中，沿第一方向，所述有源柱包括顺序连接的第一段、第二段和第三段；
    第一栅氧化层，所述第一栅氧化层包裹所述第二段和所述第三段的侧壁上；
    第二栅氧化层，所述第二栅氧化层设置在所述第一栅氧化层的外侧，沿第一方向，所述第二栅氧化层的长度小于所述第一栅氧化层的长度，所述第二栅氧化层的顶面与所述第三段的顶面平齐，其中，所述第二栅氧化层的厚度大于所述第一栅氧化层的厚度。
  13. 根据权利要求12所述的半导体结构，其中，所述第二栅氧化层的厚度为所述第一栅氧化层的厚度的1～2倍。
  14. 根据权利要求12所述的半导体结构，其中，所述半导体结构还包括多个位线，多个位线沿第二方向间隔设置，所述位线位于所述有源柱的底端；
    其中，所述位线的顶面上设有第二介质层。
  15. 根据权利要求14所述的半导体结构，其中，所述半导体结构还包括位线隔离结构；
    所述位线隔离结构包括第一介质层和第一隔离层，所述第一介质层位于所述基底和所述位线的底面之间，所述第一隔离层位于相邻的所述位线之间。
  16. 根据权利要求12所述的半导体结构，其中，所述半导体结构还包括字线，所述字线环绕所述有源柱的第二段设置，所述字线包括第一字线和第二字线，所述第一字线的底面靠近所述第一段，所述第二字线的顶面靠近所述第三段，以垂直于第二方向的平面为纵截面，所述第一字线的纵截面的面积大于所述第二字线的纵截面的面积。
  17. 根据权利要求16所述的半导体结构，其中，所述半导体结构还包括多个字线隔离结构，所述字线隔离结构位于相邻的所述字线之间，所述字线的顶面上设有第三介质层，所述第三介质层的顶面与所述有源柱的顶面平齐。
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