WO2023097496A9 - 显示基板及其制作方法、显示装置 - Google Patents

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Abstract

一种显示基板及其制作方法以及显示装置。显示基板包括衬底基板（100）以及位于衬底基板（100）上的半导体层（200）和导电层（400）。半导体层（200）包括晶体管（300）的沟道区（310）和掺杂区图案（320）；导电层（400）与半导体层（200）层叠设置，且位于半导体层（200）远离衬底基板（100）的一侧，导电层（400）包括数据线（410）以及晶体管（300）的第一极（301）和第二极（302），第一极（301）与数据线（410）电连接。半导体层（200）与数据线（410）交叠部分的延伸方向和数据线（410）延伸方向相同，半导体层（200）包括未被数据线（410）覆盖且相对于数据线（410）的边缘突出的第一突出部（210），第一突出部（210）设置在数据线（410）的边缘，第一突出部（210）远离数据线（410）的边缘与数据线（410）的边缘之间间隔的尺寸（S1）大于0且小于3.0微米。通过减小半导体层（200）相对于数据线（410）边缘突出的第一突出部（210）的尺寸（S1），有利于提高产品性能。

Description

显示基板及其制作方法、显示装置 技术领域
本公开实施例涉及一种显示基板及其制作方法、显示装置。
背景技术
目前，非晶硅(A-Si)薄膜晶体管(TFT)广泛地应用于液晶显示装置的驱动背板中，为了提高生产节拍，往往对有源半导体层与源漏金属层采用同一个掩模进行半曝光工艺形成薄膜晶体管。
发明内容
本公开实施例提供一种显示基板及其制作方法、显示装置。
本公开实施例提供一种显示基板，包括：衬底基板以及位于衬底基板上的半导体层和导电层。所述半导体层位于所述衬底基板上，所述半导体层包括晶体管的沟道区和掺杂区图案；所述导电层与所述半导体层层叠设置，且位于所述半导体层远离所述衬底基板的一侧，所述导电层包括数据线以及与所述掺杂区图案电连接的所述晶体管的第一极和第二极，所述第一极与所述数据线电连接。所述半导体层与所述数据线交叠部分的延伸方向和所述数据线延伸方向相同，所述半导体层包括未被所述数据线覆盖且相对于所述数据线的边缘突出的第一突出部，所述第一突出部设置在所述数据线的边缘，所述第一突出部远离所述数据线的边缘与所述数据线的边缘之间间隔的尺寸为第一尺寸，所述第一尺寸大于0且小于3.0微米。
例如，根据本公开的实施例，所述半导体层的边缘相对于所述第一极的边缘突出的部分为第二突出部，所述第二突出部设置在所述第一极的边缘，所述第二突出部远离所述第一极的边缘与所述第一极的边缘之间的间隔的尺寸为第二尺寸，所述第二尺寸大于所述第一尺寸。
例如，根据本公开的实施例，所述第一突出部包括层叠设置的第一级台阶和第二级台阶，所述第一级台阶位于所述第二级台阶与所述衬底基板之间，且所述第一级台阶的边缘与所述数据线的边缘之间间隔的尺寸为第一台阶尺寸，所述第二级台阶的边缘与所述数据线的边缘之间间隔的尺寸为第二台阶尺寸； 所述第一台阶尺寸与所述第二台阶尺寸的比例范围为2-25。
例如，根据本公开的实施例，所述第一级台阶的材料包括非晶硅，所述第二级台阶的材料包括掺杂非晶硅。
例如，根据本公开的实施例，所述数据线包括至少一层导电层，所述数据线的侧壁与所述第二级台阶远离所述衬底基板一侧表面之间的夹角范围包括30～80度。
例如，根据本公开的实施例，所述第二突出部包括层叠设置的第三级台阶和第四级台阶，所述第三级台阶位于所述第四级台阶与所述衬底基板之间，且所述第三级台阶的边缘与所述第一极的边缘之间间隔的尺寸为第三台阶尺寸，所述第四级台阶的边缘与所述第一极的边缘之间间隔的尺寸为第四台阶尺寸；所述第一台阶尺寸小于所述第三台阶尺寸。
例如，根据本公开的实施例，所述第三级台阶的材料包括非晶硅，所述第四级台阶的材料包括掺杂非晶硅。
例如，根据本公开的实施例，所述第一台阶尺寸与所述第二台阶尺寸的比值小于所述第三台阶尺寸与所述第四台阶尺寸的比值。
例如，根据本公开的实施例，所述晶体管还包括栅极，所述栅极位于所述半导体层与所述衬底基板之间，所述第二突出部在所述衬底基板上的正投影位于所述栅极所在膜层在所述衬底基板上的正投影内。
例如，根据本公开的实施例，显示基板还包括：多个子像素，每个子像素包括像素电极，所述像素电极位于所述导电层远离所述衬底基板的一侧。所述第二极与所述像素电极电连接；所述半导体层还包括与所述第二极交叠且相对于所述第二极边缘突出的第三突出部，所述第三突出部围绕所述第二极的至少部分边缘，所述第三突出部远离所述第二极的边缘与所述第二极的边缘之间的最小间隔的尺寸为第三尺寸，所述第三尺寸大于所述第一尺寸。
例如，根据本公开的实施例，显示基板还包括：栅线，所述栅线与所述栅极同层设置，且与所述栅极电连接。所述多个子像素沿行方向和列方向阵列排布，相邻两列子像素列组成子像素列组；所述数据线沿所述列方向延伸，所述栅线沿所述行方向延伸，所述栅线包括多条第一子栅线和多条第二子栅线；所述数据线位于相邻两个子像素列组之间，且所述子像素列组中的两列子像素与同一条数据线电连接；所述子像素列组包括多行子像素行，且沿所述列方向，每个所述子像素行的两侧分别设置所述第一子栅线和所述第二子栅线，且相邻 的所述子像素行之间包括所述第一子栅线和所述第二子栅线组成的栅线对。
例如，根据本公开的实施例，所述第二台阶尺寸与所述第四台阶尺寸的比值为0.8～1.2。
本公开实施例提供一种显示装置，包括上述显示基板。
本公开实施例提供一种显示基板的制作方法，包括：提供衬底基板；在所述衬底基板上形成半导体材料层；在所述半导体材料层远离所述衬底基板的一侧形成导电材料层；以及在所述导电材料层远离所述半导体材料层的一侧形成蚀刻掩模。所述蚀刻掩模包括第一掩模部，所述第一掩模部包括第一子掩模部和第二子掩模部，所述第二子掩模部位于所述第一子掩模部的至少一侧，且所述第二子掩模部位于所述第一掩模部的边缘，沿垂直于所述衬底基板的方向，所述第一子掩模部的厚度大于所述第二子掩模部的厚度。形成所述蚀刻掩模后，所述制作方法还包括：以所述第一掩模部为掩模对所述导电材料层和所述半导体材料层进行图案化以形成数据线以及位于所述数据线与所述衬底基板之间的第一半导体图案，其中，所述第一半导体图案包括未被所述数据线覆盖且相对于所述数据线的边缘突出的第一突出部，所述第一突出部设置在所述数据线的边缘，所述第一突出部远离所述数据线的边缘与所述数据线的边缘之间间隔的尺寸为第一尺寸；所述第一尺寸大于0且小于3.0微米。
例如，根据本公开的实施例，以所述第一掩模部为掩模对所述导电材料层和所述半导体材料层进行图案化包括：以所述第一掩模部为掩模刻蚀所述导电材料层形成数据线图案；形成所述数据线图案后，以所述第一掩模部为掩模刻蚀所述半导体材料层以形成第一半导体图案层。
例如，根据本公开的实施例，以所述第一掩模部为掩模对所述导电材料层和所述半导体材料层进行图案化包括：以所述第一掩模部为掩模对所述导电材料层进行湿刻以形成所述数据线图案，以所述第一掩模部为掩模对所述半导体材料层进行干刻以使所述第一掩模部的边缘和所述半导体材料层的边缘被同步刻蚀。
例如，根据本公开的实施例，所述蚀刻掩模还包括第二掩模部，所述第二掩模部包括位于边缘位置的第三子掩模部，沿垂直于所述衬底基板的方向，所述第三子掩模部的厚度与所述第一子掩模部的厚度相同；形成所述蚀刻掩模后，所述制作方法还包括：以所述第二掩模部为掩模对所述导电材料层和所述半导体材料层进行图案化以形成晶体管的第一极和第二极以及位于所述晶体 管的第一极和第二极与所述衬底基板之间的第二半导体图案，其中，所述第二半导体图案包括所述晶体管的沟道区和掺杂区图案，所述第二半导体图案的边缘相对于所述第一极的边缘突出的突出部分为第二突出部，所述第一极和所述第二极均与所述掺杂区图案电连接，所述第一极与所述数据线电连接，所述第二突出部远离所述第一极的边缘与所述第一极的边缘之间的最小间隔的尺寸为第二尺寸，所述第二尺寸大于所述第一尺寸。
例如，根据本公开的实施例，以所述第二掩模部为掩模对所述导电材料层和所述半导体材料层进行图案化包括：以所述第二掩模部为掩模刻蚀所述导电材料层形成晶体管源漏极图案；形成所述晶体管源漏极图案后，以所述第二掩模部为掩模刻蚀所述半导体材料层形成第二半导体图案层。
例如，根据本公开的实施例，以所述第一掩模部和所述第二掩模部为掩模刻蚀所述半导体材料层以形成所述第一半导体图案层和所述第二半导体图案层之后，所述制作方法还包括：对所述第一掩模部和所述第二掩模部同时进行灰化处理。在垂直于所述衬底基板的方向上，灰化后的所述第一掩膜部的厚度小于未灰化的所述第一子掩模部的厚度。
例如，根据本公开的实施例，对所述第一掩模部和所述第二掩模部同时进行灰化处理后，所述制作方法还包括：以灰化后的所述第一掩模部为掩模刻蚀所述数据线图案以形成所述数据线；形成所述数据线后，以灰化后的所述第一掩模部为掩模对所述第一半导体图案层边缘进行刻蚀以形成第一级台阶和第二级台阶。所述第一半导体图案包括所述第一级台阶和所述第二级台阶，所述第一级台阶位于所述第二级台阶与所述衬底基板之间，且所述第一级台阶的边缘与所述数据线的边缘之间间隔的尺寸为第一台阶尺寸，所述第二级台阶的边缘与所述数据线的边缘之间间隔的尺寸为第二台阶尺寸；所述第一台阶尺寸与所述第二台阶尺寸比例范围为2-25。
例如，根据本公开的实施例，采用半色调掩模或者狭缝掩模形成所述蚀刻掩模中的所述第一掩模部。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为根据本公开实施例提供的显示基板的局部平面结构示意图；
图2为沿图1所示的AA’线所截的局部截面结构示意图；
图3为沿图1所示的BB’线所截的局部截面结构示意图；
图4为根据本公开实施例的一示例提供的显示基板的局部平面结构示意图；
图5为根据本公开实施例的另一示例提供的显示基板的局部平面结构示意图；
图6A至图6C为制作沿图1所示的DD’线所截显示基板的局部截面结构的方法的示意图；
图6D包括图6B以及图7B所示狭缝掩模的平面结构图；
图7A至图7C为制作沿图1所示的EE’线所截显示基板的局部截面结构的方法的示意图；
图8为另一种制作沿图1所示的EE’线所截显示基板的局部截面结构的方法的示意图；
图9为以第一掩模部为掩模图案化形成数据线图案的示意图；
图10为以第二掩模部为掩模图案化形成晶体管源漏极图案的示意图；
图11为以第一掩模部为掩模对半导体材料层进行图案化形成第一半导体图案层的示意图；
图12为以第二掩模部为掩模对半导体材料层进行图案化形成第二半导体图案层的示意图；
图13为对刻蚀后的第一掩模部进行灰化后的示意图；
图14为对刻蚀后的第二掩模部进行灰化后的示意图；
图15为以灰化后的第一掩模部为掩模对数据线图案进行刻蚀后的示意图；
图16为以灰化后的第二掩模部为掩模对晶体管源漏极图案进行刻蚀后的示意图；
图17为以灰化后的第一掩模部为掩模对第一半导体图案层进行刻蚀后的示意图；以及
图18为以灰化后的第二掩模部为掩模对第二半导体图案层进行刻蚀后的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其它实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
本公开实施例中使用的“平行”、“垂直”以及“相同”等特征均包括严格意义的“平行”、“垂直”、“相同”等特征，以及“大致平行”、“大致垂直”、“大致相同”等包含一定误差的情况，考虑到测量和与特定量的测量相关的误差(例如，测量系统的限制)，表示在本领域的普通技术人员所确定的对于特定值的可接受的偏差范围内。例如，“大致”能够表示在一个或多个标准偏差内，或者在所述值的10％或者5％内。在本公开实施例的下文中没有特别指出一个成分的数量时，意味着该成分可以是一个也可以是多个，或可理解为至少一个。“至少一个”指一个或多个，“多个”指至少两个。
在研究中，本申请的发明人发现：采用数据层半曝光(SDT)工艺制造薄膜晶体管的沟道包括两次湿刻和两次干刻(2W2D)工艺，上述2W2D工艺的过程容易造成源漏金属层图案(如数据线)的边缘存在较长的有源层突出部(可以称为有源层尾巴Act Tail)。如果上述有源层突出部的尺寸超过2微米，可能会影响产品设计边缘(margin)的尺寸及产品性能。
在上述有源层突出部的尺寸较长时，容易导致与数据线交叠的信号线和该数据线之间的寄生电容增大，造成信号传输的延迟(RC Dely)，还容易导致线残像、充电率不足等不良现象的产生。
在上述有源层突出部受到光照(如受到背光源的光照)时，有源层突出部会产生光生载流子，变为导体；在上述有源层突出部没有受到光照时，有源层突出部为绝缘层，有源层突出部在暗态和光照态时产生的电流值不同，容易影响产品的稳定性。在交流背光源的作用下，有源层突出部所在的不同位置受光 照情况存在差异，容易导致显示装置发生水波纹不良。
本公开实施例提供一种显示基板及其制作方法，以及显示装置。显示基板包括衬底基板以及位于衬底基板上的半导体层和导电层。半导体层包括晶体管的沟道区和掺杂区图案；导电层与半导体层层叠设置，且位于半导体层远离衬底基板的一侧，导电层包括数据线以及与掺杂区图案电连接的晶体管的第一极和第二极，第一极与数据线电连接。半导体层与数据线交叠部分的延伸方向和数据线延伸方向相同，半导体层包括未被数据线覆盖且相对于数据线的边缘突出的第一突出部，第一突出部设置在数据线的边缘，第一突出部远离数据线的边缘与数据线的边缘之间间隔的尺寸为第一尺寸，第一尺寸大于0且小于3.0微米。本公开实施例通过将半导体层的边缘相对于数据线的边缘突出的第一突出部的尺寸设置为大于0且小于3微米，有利于减少产品设计边缘(margin)的尺寸，提高产品性能，且降低显示装置发生显示不良的几率。此外，本案通过半导体层与数据线交叠部分的延伸方向和数据线延伸方向相同，即在数据线和衬底基板之间也设置与数据线延伸方向相同的半导体层，在工艺上，半导体层和数据线层可以利用一道掩模板，节省掩模板，提高生产效率。
下面结合附图对本公开实施例提供的显示基板及其制作方法、以及显示装置进行描述。
图1为根据本公开实施例提供的显示基板的局部平面结构示意图，图2为沿图1所示的AA’线所截的局部截面结构示意图。如图1和图2所示，显示基板包括衬底基板100以及位于衬底基板100上的半导体层200和导电层400。半导体层200位于衬底基板100上，半导体层200包括晶体管300的沟道区310和掺杂区图案320；导电层400与半导体层200层叠设置，且位于半导体层200远离衬底基板100的一侧，导电层400包括数据线410以及与掺杂区图案320电连接的晶体管300的第一极301和第二极302，第一极301与数据线410电连接。半导体层200与数据线410交叠部分的延伸方向和数据线410延伸方向相同，半导体层200包括未被数据线410覆盖且相对于数据线410的边缘突出的第一突出部210，第一突出部210设置在数据线410的边缘，第一突出部210远离数据线410的边缘与数据线410的边缘之间间隔的尺寸为第一尺寸S1，第一尺寸S1大于0且小于3.0微米。本公开实施例通过将半导体层的边缘相对于数据线的边缘突出的第一突出部的尺寸设置为大于0且小于2微米，有利于减少产品设计边缘(margin)的尺寸，提高产品性能，且降低显示装置发生显示 不良的几率。
例如，半导体层的边缘相对于数据线的边缘突出的第一突出部的尺寸较小，有利于降低相对于数据线边缘突出的第一突出部对其他结构产生的影响。此外，通过减小第一突出部的尺寸，可以尽量降低第一突出部被背光源的光线照射而产生载流子的几率，提高显示基板的稳定性。
例如，如图1所示，与数据线410交叠的部分半导体层200具有与数据线410相同的延伸方向，该部分半导体层与晶体管300的沟道区310和掺杂区图案320同层设置，但是形状不同。
例如，图1示意性的示出虚线框圈出区域内的导电层400为晶体管300的第一极301，第一极301可以通过连接部330与数据线410电连接。例如，数据线410、第一极301以及连接部330可以为一体化的结构。例如，晶体管300的第一极301与第二极302间隔设置，且第一极301与第二极302之间的半导体层200可以为沟道区，称为沟道区。
例如，如图1和图2所示，导电层400的表面与半导体层200的表面接触。
例如，如图1和图2所示，数据线410的至少部分在衬底基板100上的正投影落入半导体层200在衬底基板100上的正投影内。例如，半导体层200与数据线410交叠部分的延伸方向与数据线410的延伸方向可以均为图中所示的Y方向。
例如，如图1所示，晶体管300的沟道区310和掺杂区图案320可以为一体化的结构。例如，掺杂区图案320可以包括源极区域和漏极区域，第一极301和第二极302之一与源极区域电连接，第一极301和第二极302的另一个与漏极区域电连接。例如，掺杂区图案320被第一极301和第二极302覆盖，这样设计增加掺杂区图案和第一极以及第二极的欧姆接触。本公开实施例中，晶体管的源极区域和漏极区域在结构上可以是相同的，所以其源极区域和漏极区域在结构上可以是没有区别的，因此根据需要二者是可以互换的。
例如，如图1和图2所示，与数据线410交叠的半导体层200包括被数据线410覆盖的中间部分以及未被数据线410覆盖的边缘部分，该未被数据线410覆盖的边缘部分包括第一突出部210。例如，第一突出部210位于数据线410的边缘以外的位置。
例如，如图1和图2所示，数据线410的数量可以为多条，每条数据线410可以沿Y方向延伸，且多条数据线410沿X方向排列，第一突出部210可以 包括在X方向上位于数据线410至少一侧的部分，也可以包括在Y方向上位于数据线410至少一侧的部分。例如，第一突出部210可以包括在X方向上位于数据线410两侧的部分，这两部分在X方向上的宽度可以相同，也可以不同。例如，第一突出部210可以包括在Y方向上位于数据线410两侧的部分，这两部分在Y方向上的宽度可以相同，也可以不同。上述X方向和Y方向可以互换。
例如，如图1和图2所示，第一突出部210可以沿Y方向延伸，该第一突出部210在X方向上的宽度可以为第一尺寸S1。例如，第一突出部210可以沿X方向延伸，该第一突出部210的宽度可以为第一尺寸S1。
例如，第一尺寸S1可以为0.5～3微米。例如，第一尺寸S1可以为1～2微米。例如，第一尺寸S1不大于1.8微米。例如，第一尺寸S1不大于1.6微米。例如，第一尺寸S1不大于1.4微米。例如，第一尺寸S1不大于1.3微米。
图3为沿图1所示的BB’线所截的局部截面结构示意图。例如，如图1至图3所示，沟道区310的边缘相对于晶体管300的第一极301的边缘突出的部分为第二突出部220，第二突出部220设置在第一极301的边缘，第二突出部220远离第一极301的边缘与第一极301的边缘之间的间隔的尺寸为第二尺寸S2，第二尺寸S2大于第一尺寸S1。本公开实施例中，通过半导体层的边缘相对于数据线边缘突出的第一突出部的尺寸设置为小于半导体层的边缘相对于晶体管的第一极的边缘突出的第二突出部的尺寸，可以在不影响晶体管正常工作的情况下，尽量降低数据线边缘的第一突出部的尺寸，有利于减少产品设计边缘的尺寸，解决尺寸较长的第一突出部产生的水波纹、残像等不良问题，进而提高产品性能。晶体管包括的半导体层被栅极(后续描述)覆盖，可以阻挡背光源的光线对晶体管位置的半导体层产生影响，而与数据线交叠的半导体层没有被栅极所在膜层遮挡，容易被背光源的光线照射，造成对半导体层的电学性能产生影响。本公开实施例提供的显示基板中，将第一突出部的尺寸设置为小于第二突出部的尺寸，可以不改变晶体管中半导体层的形貌，但是减小数据线下的半导体层相对于数据线突出部分的长度，从而减小背光对半导体层产生的影响。
例如，如图1至图3所示，晶体管300的第一极301在衬底基板100上的正投影完全落入半导体层200在衬底基板100上的正投影内。
例如，如图1至图3所示，晶体管300的第一极301的平面形状包括U形， 晶体管300的第二极302的平面形状包括插入U形的开口的长条形，第二突出部220围绕U形外围。例如，第二突出部220的第二尺寸S2可以为第二突出部220的沿平行于第一极301的宽度的方向的尺寸。
例如，如图1至图3所示，与晶体管300的第一极301交叠的半导体层200包括被第一极301覆盖的部分以及未被第一极301覆盖的两部分，未被第一极301覆盖的两部分包括位于第一极301内侧的部分以及位于第一极301外侧的部分，第二突出部220为半导体层200未被第一极301覆盖的两部分中的位于第一极301外侧的部分。
例如，如图1至图3所示，第二突出部220包括位于晶体管300的第一极301两侧边缘的至少一侧边缘的部分。例如，第二突出部220可以包括位于晶体管300的第一极301两侧边缘的两部分，这两部的宽度可以相同，也可以不同。
例如，如图1至图3所示，第二尺寸S2大于3微米。例如，第二尺寸S2大于2微米。例如，第二尺寸S2为2～2.6微米。例如，第二尺寸S2为3～5微米。
例如，如图1和图2所示，第一突出部210包括层叠设置的第一级台阶211和第二级台阶212，第一级台阶211位于第二级台阶212与衬底基板100之间，且第一级台阶211的边缘与数据线410的边缘之间间隔的尺寸为第一台阶尺寸，即为第一尺寸S1，第二级台阶212的边缘与数据线410的边缘之间间隔的尺寸为第二台阶尺寸S11，第一台阶尺寸大于第二台阶尺寸S11。
例如，如图2所示，第一台阶尺寸与第二台阶尺寸比例范围为2-25。例如，第一台阶尺寸与第二台阶尺寸比例范围为3-20。例如，第一台阶尺寸与第二台阶尺寸比例范围为5-15。例如，第一台阶尺寸与第二台阶尺寸比例范围为8-12。
例如，如图1和图2所示，第一级台阶211和第二级台阶212可以为一体化的结构。例如，第一级台阶211的材料包括非晶硅(a-Si)，第二级台阶212的材料包括掺杂非晶硅，例如，第二级台阶212可以为N型掺杂非晶硅(N+a-Si)，例如第二级台阶212的材料可以掺杂磷元素。掺杂非晶硅可有效降低非晶硅(a-Si)和数据线所在膜层的接触电阻，形成良好欧姆接触。
例如，如图2所示，沿垂直于衬底基板100的主表面的方向(也可以称为垂直于衬底基板100的方向)，如Z方向，第一级台阶211的厚度大于第二级台阶212的厚度。
例如，如图2所示，第一级台阶211远离数据线410一侧的侧壁可以为倾斜侧壁，第二级台阶212远离数据线410一侧的侧壁可以为倾斜侧壁，第一级台阶211的侧壁与第二级台阶212的侧壁相对于衬底基板100的主表面(垂直于Z方向的表面)的角度不同。上述第一级台阶包括基本平行于衬底基板的表面以及与衬底基板之间具有一定夹角的表面，上述第一级台阶的侧壁可以指第一级台阶的与衬底基板之间具有一定夹角的表面。上述第二级台阶包括基本平行于衬底基板的表面以及与衬底基板之间具有一定夹角的表面，上述第二级台阶的侧壁可以指第二级台阶的与衬底基板之间具有一定夹角的表面。
例如，如图2所示，第一级台阶211的侧壁与衬底基板100之间的夹角大于第二级台阶212的侧壁与衬底基板100之间的夹角。但不限于此，第一级台阶211的侧壁与衬底基板100之间的夹角也可以小于第二级台阶212的侧壁与衬底基板100之间的夹角。
例如，如图2所示，第一级台阶211的侧壁与衬底基板100之间的夹角可以为40～60度，第二级台阶212的侧壁与衬底基板100之间的夹角可以为20～40度。例如，第一级台阶211的侧壁与衬底基板100之间的夹角可以为45～55度，第二级台阶212的侧壁与衬底基板100之间的夹角可以为30～38度。例如，第一级台阶211的侧壁与衬底基板100之间的夹角可以为50～52度，第二级台阶212的侧壁与衬底基板100之间的夹角可以为35～37度。
例如，如图2所示，数据线410包括至少一层导电层，数据线410被平行于XZ面所截的截面的形状可以为梯形，梯形的侧边可以为数据线410侧壁被平行于XZ面所截的线。例如，数据线410的侧壁与第二级台阶212远离衬底基板100一侧表面之间的夹角范围包括30～80度。例如，数据线410的侧壁与第二级台阶212远离衬底基板100一侧表面之间的夹角范围包括40～70度。例如，数据线410的侧壁与第二级台阶212远离衬底基板100一侧表面之间的夹角范围包括50～60度。
例如，如图2所示，数据线410包括沿垂直于衬底基板100的方向依次层叠设置的第一金属层411，第二金属层412和第三金属层413，第一金属层411位于第二金属层412与衬底基板100之间，且第一金属层411的材料与第三金属层413的材料相同，第一金属层411与第二金属层412的材料不同。例如，第一金属层411和第三金属层413的材料可以均为钼，第二金属层412的材料可以为铝。本公开实施例不限于此，数据线的材料还可以采用铜等金属材料。
例如，如图2所示，第一金属层411的厚度和第三金属层413的厚度均小于第二金属层412的厚度。例如，第三金属层413的厚度大于第一金属层411的厚度。例如，数据线410的厚度为2000～6000埃。
例如，如图2所示，半导体层200的厚度小于导电层400的厚度。例如，半导体层200的厚度可以为1000～5000埃。例如，半导体层200的厚度可以为1000～2000埃。
例如，如图3所示，第二突出部220包括层叠设置的第三级台阶221和第四级台阶222，第三级台阶221位于第四级台阶222与衬底基板100之间，且第三级台阶221的边缘与晶体管300的第一极301的边缘之间间隔的尺寸为第三台阶尺寸，即第二尺寸S2，第四级台阶222的边缘与第一极301的边缘之间间隔的尺寸为第四台阶尺寸S21，第四台阶尺寸S21小于第三台阶尺寸。
例如，如图1和图3所示，第三级台阶221和第四级台阶222可以为一体化的结构。例如，第三级台阶221的材料包括非晶硅(a-Si)，第四级台阶222的材料包括掺杂非晶硅，例如，第四级台阶222可以为N型掺杂非晶硅(N+a-Si)，例如第四级台阶222的材料可以掺杂磷元素。掺杂非晶硅可有效降低非晶硅(a-Si)和数据线所在膜层的接触电阻，形成良好欧姆接触。
例如，如图3所示，沿垂直于衬底基板100的方向，如Z方向，第三级台阶221的厚度大于第四级台阶222的厚度。
例如，如图1至图3所示，第一级台阶211与第三级台阶221可以采用相同的材料，第二级台阶212与第四级台阶222可以采用相同的材料。例如，第一级台阶211与第三级台阶221的厚度可以相同，第二级台阶212与第四级台阶222的厚度可以相同。
例如，如图1至图3所示，第一台阶尺寸小于第三台阶尺寸。
例如，第一台阶尺寸可以为0.5～2微米。例如，第一台阶尺寸不大于1.8微米。例如，第一台阶尺寸不大于1.6微米。例如，第一台阶尺寸不大于1.4微米。例如，第一台阶尺寸不大于1.3微米。第一台阶尺寸不大于1.3微米。例如，第一台阶尺寸大于0.5微米。例如，第一台阶尺寸大于1微米。例如，第三台阶尺寸大于2微米。例如，第三台阶尺寸为2～2.6微米。例如，第三台阶尺寸为3～4微米。
例如，如图1至图3所示，第一台阶尺寸与第二台阶尺寸S11的比值小于第三台阶尺寸与第四台阶尺寸S21的比值。
例如，如图1至图3所示，第二台阶尺寸S11与第四台阶尺寸S21的比值为0.8～1.2。例如，第二台阶尺寸S11与第四台阶尺寸S21的比值为0.9～1.1。例如，第二台阶尺寸S11与第四台阶尺寸S21相同。例如，第二台阶尺寸S11和第四台阶尺寸S21可以为0.1～0.5微米。
本公开实施例通过将第一突出部中的第二台阶尺寸与第二突出部中的第四台阶尺寸设置为相同，且第一突出部中的第一台阶尺寸设置为小于第二突出部中的第三台阶尺寸，可以在不影响掺杂非晶硅材料与导电层的接触面积的同时，降低数据线边缘的半导体层的尺寸，以降低相对于数据线边缘突出的半导体层对产品性能的影响。
例如，如图1所示，被配置为连接数据线410与晶体管300的第一极301的连接部330也与半导体层200层叠设置，半导体层200与连接部330交叠的部分的延伸方向与连接部330的延伸方向相同，且该部分半导体层包括未被连接部330覆盖且相对于连接部330的边缘突出的突出部240，该突出部240设置在连接部330的至少一侧边缘，该突出部240远离连接部330的边缘与连接部330的边缘之间间隔的尺寸可以与第一突出部210的第一尺寸相同，以尽量降低相对于连接部边缘突出的半导体层对产品性能的影响。
例如，如图1和图3所示，晶体管300还包括栅极303，栅极303位于半导体层200与衬底基板100之间，第二突出部220在衬底基板100上的正投影位于栅极303所在膜层在衬底基板100上的正投影内。例如，栅极303可以与晶体管300的第一极301和第二极302之一交叠以形成存储电容。
例如，如图2和图3所示，显示基板还包括位于半导体层200与衬底基板100之间，且位于栅极303远离衬底基板100一侧的栅极绝缘层101。例如，栅极绝缘层101的厚度可以为2500～4000埃。
图4为根据本公开实施例的一示例提供的显示基板的局部平面结构示意图，图1为图4所示显示基板的局部C的放大图。例如，如图1至图4所示，显示基板包括多个子像素10，每个子像素10包括像素电极11，像素电极11位于导电层400远离衬底基板100的一侧。晶体管300的第二极302与像素电极11电连接。例如，像素电极11的材料可以采用氧化铟锡。例如，像素电极11的厚度可以为400～1100埃。例如，像素电极11与晶体管300的第二极302之间还可以设置钝化层，钝化层的厚度可以为1000～6000埃。
例如，显示基板还可以包括公共电极。例如，公共电极可以位于像素电极 远离衬底基板的一侧，多个子像素可以共用公共电极。例如，公共电极可以位于像素电极与衬底基板之间。例如，像素电极和公共电极之一可以为板状电极，另一个可以为狭缝电极。例如，公共电极可以与像素电极同层设置。例如，显示基板可以为阵列基板，公共电极可以设置在与显示基板相对设置的对置基板上。本公开实施例对公共电极和像素电极的位置关系以及形状不作限定，可以根据产品需求进行设置。
例如，如图1所示，半导体层200还包括与晶体管300的第二极302交叠且相对于第二极302的边缘突出的第三突出部230，第三突出部230围绕第二极302的至少部分边缘，第三突出部230远离第二极302的边缘与第二极302的边缘之间的最小间隔的尺寸为第三尺寸，第三尺寸大于第一尺寸。例如，第三尺寸可以与第二尺寸相等。当然，本公开实施例不限于第三尺寸大于第一尺寸，第三尺寸也可以与第一尺寸相等。例如，本公开实施例中，晶体管的第二极302延伸部分和栅线500之间在垂直衬底基板的方向上存在交叠，即此部分对应的半导体层也与栅线之间存在交叠，存在的交叠部分形成存储电容，有利于提高显示效果。
例如，如图1所示，晶体管300的第二极302包括延伸至晶体管300的第一极301的U形开口内的部分以及被配置为与像素电极11电连接的另一部分。例如，晶体管300的第二极302中被配置为与像素电极11电连接的另一部分与半导体层200层叠设置，这部分半导体层200的边缘相对于第二极302的边缘突出以形成第三突出部230。
例如，沿垂直于衬底基板100的方向，晶体管300的第二极302的一部分与栅极303所在膜层交叠。例如，沿垂直于衬底基板100的方向，晶体管300的第二极302的一部分与半导体层200的掺杂区图案320交叠，第二极302的另一部分与半导体层200的除沟道区310和掺杂区图案320以外的部分区域交叠。
例如，如图1和图4所示，显示基板还包括栅线500，栅线500与晶体管300的栅极303同层设置，且与栅极303电连接。例如，栅极303可以和与其电连接的栅线500一体化设置。
例如，如图1和图4所示，显示基板包括的多个子像素10沿行方向和列方向阵列排布，本公开实施例示意性的示出X方向为行方向，Y方向为列方向，但不限于此，行方向和列方向可以互换。
例如，如图4所示，相邻两列子像素列组成子像素列组010，显示基板包括沿行方向排列的多个子像素列组010，每个子像素列组010包括相邻的两列子像素列。
例如，多个子像素10可以包括多个发出不同颜色光的子像素，例如，多个子像素10可以包括多个发红色光的红色子像素、多个发绿色光的绿色子像素以及多个发蓝色光的蓝色子像素，红色子像素、绿色子像素以及蓝色子像素可以沿行方向依次重复排列，沿列方向排列的子像素可以为发相同颜色光的子像素，但不限于此，沿列方向排列的子像素也可以为依次重复排列的红色子像素、绿色子像素以及蓝色子像素。
例如，如图1和图4所示，数据线410沿列方向延伸，栅线500沿行方向延伸。上述数据线410沿列方向延伸可以指每条数据线410的整体延伸方向为沿列方向延伸，每条数据线410可以为沿列方向延伸的直线，也可以为沿列方向延伸的折线。上述栅线500沿行方向延伸可以指每条栅线500的整体延伸方向为沿行方向延伸，每条栅线500可以为沿行方向延伸的直线，也可以为沿行方向延伸的折线。
例如，如图1和图4所示，栅线500包括多条第一子栅线510和多条第二子栅线520。例如，多条第一子栅线510和多条第二子栅线520沿列方向交替排列。
例如，如图4所示，数据线410位于相邻两个子像素列组010之间，且子像素列组010中的两列子像素与同一条数据线410电连接。
例如，如图4所示，子像素列组010包括多行子像素行，且沿列方向，每个子像素行的两侧分别设置第一子栅线510和第二子栅线520，且相邻的子像素行之间包括第一子栅线510和第二子栅线520组成的栅线对。本公开实施例的一示例提供的显示基板可以采用双栅线(dual gate)技术，双栅线技术是将显示装置中的数据线的数量减少一半，栅线的数量增加一倍的驱动技术，即，将与数据线连接的源极驱动集成电路(integrated circuit，IC)的数量减半，将与栅线连接的栅极驱动集成电路的数量加倍。由于栅极驱动集成电路的单价比源极驱动集成电路的单价便宜，从而实现成本的降低。
例如，如图4所示，子像素10还包括公共电极，显示基板还包括与公共电极连接的公共电极线600，公共电极线600可以采用折线形。在液晶显示装置的对盒工艺中，液晶配向(rubbing)过程中，折线形的公共电极线可引导液 晶旋转。例如，公共电极线600上设置的宽度较大位置处可以对应设置隔垫物。
图5为根据本公开实施例的另一示例提供的显示基板的局部平面结构示意图。例如，图5所示示例中的显示基板与图1至图4所示示例中的显示基板的不同之处在于，晶体管300的第一极301与数据线410的位置关系不同，相邻子像素行之间仅设置一条栅线，且任意相邻子像素列之间均设置一条数据线，不采用双栅线技术。图5所示显示基板中半导体层200的边缘相对于数据线410的边缘突出的第一突出部210、半导体层200的边缘相对于第一极301的边缘突出的第二突出部220、数据线410、栅线500以及像素电极11等可以与图1所示显示基板中的第一突出部210、第二突出部220、数据线410、栅线500以及像素电极11等可以具有相同的特征，在此不再赘述。
例如，如图5所示，晶体管300的第一极301与数据线410可以为一体化的结构，没有采用图1所示的连接部330进行电连接。
例如，本公开实施例提供的显示基板可以为阵列基板。
例如，本公开另一实施例提供一种显示装置，该显示装置包括上述任一示例提供的显示基板。
例如，显示装置还可以包括与阵列基板对置设置的彩膜基板，以及设置在阵列基板与彩膜基板之间的液晶层。
例如，显示装置可以为液晶显示装置，或者包括该液晶显示装置的电视、数码相机、手机、手表、平板电脑、笔记本电脑、导航仪等任何具有显示功能的产品或者部件，本实施例不限于此。
本公开另一实施例提供一种形成图1至图4所示的显示基板的制作方法。图6A至图6C为制作沿图1所示的DD’线所截显示基板的局部截面结构的方法的示意图。如图1、图6A至图6C所示，显示基板的制作方法包括提供衬底基板100；在衬底基板100上形成半导体材料层20；在半导体材料层20远离衬底基板100的一侧形成导电材料层40；以及在导电材料层40远离半导体材料层20的一侧形成蚀刻掩模800。如图1、图6A至图6C所示，蚀刻掩模800包括第一掩模部810，第一掩模部810包括第一子掩模部811和第二子掩模部812，第二子掩模部812位于第一子掩模部811的至少一侧，且第二子掩模部812位于第一掩模部810的边缘，沿垂直于衬底基板100的方向，第一子掩模部811的厚度大于第二子掩模部812的厚度。形成蚀刻掩模800后，制作方法还包括：以第一掩模部810为掩模对导电材料层40和半导体材料层20进行图 案化以形成数据线410以及位于数据线410与衬底基板100之间的第一半导体图案23(如图17所示第一半导体图案23)。第一半导体图案23包括未被数据线410覆盖且相对于数据线410的边缘突出的第一突出部210，第一突出部210设置在数据线410的边缘，第一突出部210远离数据线410的边缘与数据线410的边缘之间间隔的尺寸为第一尺寸S1；第一尺寸S1大于0且小于3.0微米。本公开实施例采用具有不同厚度的第一掩模部为掩模图案化形成数据线以及与数据线交叠的第一半导体图案，有利于减小第一突出部的尺寸，进而提高产品性能，降低显示装置发生显示不良的几率。
例如，如图6A至图6C所示，第一子掩模部811和第二子掩模部812为一体化的结构。
例如，如图6A所示，可以采用半色调掩模(HTM Mask)910为掩模图案化形成蚀刻掩模800的第一掩模部810。
例如，蚀刻掩模800可以包括光刻胶，利用半色调掩模工艺直接对蚀刻掩模层进行图案化以形成具有不同厚度的第一掩模部810，即，第一掩模部810包括具有不同厚度的第一子掩模部811和第二子掩模部812。例如，第二子掩模部812位于第一子掩模部811的两侧。
例如，如图6A所示，半色调掩模910包括高透光部911、低透光部912以及遮光部913，半色调掩模910利用不同位置透光率具有差异的特性可以形成具有不同厚度的第一掩模部810。例如，在一个示例中，先形成蚀刻掩模层，然后利用半色调掩模910对蚀刻掩模层进行曝光，在需要暴露导电材料层40的蚀刻掩模层的边缘的位置形成完全曝光区域901，在需要形成第二子掩模部812的位置形成部分曝光区域902，在需要形成第一子掩模部811的区域903不进行曝光。然后，再对进行过曝光处理的蚀刻掩模层进行显影，以形成具有不同厚度的第一掩模部810。本示例以蚀刻掩模层采用包括正性光致刻蚀剂的材料为例进行描述，本示例不限于此，例如还可以是用包括负性光致刻蚀剂的材料。
例如，如图6B所示，可以采用狭缝掩模(SSM Mask)920为掩模图案化形成蚀刻掩模800的第一掩模部810。
例如，蚀刻掩模800可以包括光刻胶，利用狭缝掩模工艺直接对蚀刻掩模层进行图案化以形成具有不同厚度的第一掩模部810，即，第一掩模部810包括具有不同厚度的第一子掩模部811和第二子掩模部812。例如，第二子掩模 部812位于第一子掩模部811的两侧。
图6D包括图6B以及图7B所示狭缝掩模的平面结构图。例如，如图6B和图6D所示，狭缝掩模920包括透光部921以及遮光部922，透光部921可以包括狭缝，狭缝掩模920利用光的衍射实现一部分区域904的透光率低于另一部分区域905的透光率，区域905可以为部分曝光区域。例如，狭缝可以位于狭缝掩模920的两侧靠近边缘的位置，以在狭缝掩模920的靠近边缘的位置形成部分曝光区域。
例如，在一个示例中，先形成蚀刻掩模层，然后利用狭缝掩模920对蚀刻掩模层进行曝光，在需要暴露导电材料层40的蚀刻掩模层的边缘的位置形成完全曝光区域，在需要形成第二子掩模部812的位置形成部分曝光区域905，在需要形成第一子掩模部811的区域904不进行曝光。然后，再对进行过曝光处理的蚀刻掩模层进行显影，以形成具有不同厚度的第一掩模部810。本示例以蚀刻掩模层采用包括正性光致刻蚀剂的材料为例进行描述，本示例不限于此，例如还可以是用包括负性光致刻蚀剂的材料。
例如，如图6B和图6D所示，狭缝掩模920包括的狭缝的宽度s1可以为0.8～3微米。例如，狭缝掩模920包括的狭缝的宽度s1可以为1～2微米。例如，狭缝远离狭缝掩模920中心一侧的遮光部922的宽度w1可以为0.5～3微米。例如，狭缝远离狭缝掩模920中心一侧的遮光部922的宽度w1可以为1～2微米。
例如，图6C示意性的示出采用半色调掩模(HTM Mask)910为掩模图案化形成蚀刻掩模800的第一掩模部810的示意图，但不限于此，采用狭缝掩模(SSM Mask)920为掩模也可以图案化形成图6C所示的蚀刻掩模800的第一掩模部810。例如，采用半色调掩模(HTM Mask)910或者狭缝掩模(SSM Mask)920为掩模图案化形成的第一掩模部810中可以形成如图6A-图6B所示的坡度明显的第二子掩模部812，也可以形成如图6C所示坡度不太明显的第二子掩模部812。例如，如图6C所示，第二子掩模部812的坡度角可以为10～30度。例如，第二子掩模部812的坡度角可以为15～25度。第二子掩模部812的坡度角可以为18度。上述第二子掩模部812的坡度角可以指曲面被XZ面所截的曲线与导电材料层40接触的交点处切线与X方向之间的夹角。例如，第二子掩模部812的曲面被XZ面所截的曲线中点处切线与X方向之间的夹角可以为26～46度。例如，第二子掩模部812的曲面被XZ面所截的曲线中点处切线与 X方向之间的夹角可以为30～40度。例如，第二子掩模部812的曲面被XZ面所截的曲线中点处切线与X方向之间的夹角可以为36度。
例如，如图6A至图6C所示，第一子掩模部811的厚度H1可以为1.5～3.0微米。例如，第二子掩模部812的厚度H2可以为0.2～1.5微米。
例如，如图6A至图6C所示，半导体材料层20的材料可以包括非晶硅以及掺杂非晶硅。例如，掺杂非晶硅可以位于非晶硅面向导电材料层40的一侧。例如，半导体材料层20的厚度可以为1000～5000埃。例如，半导体材料层20的厚度可以为1000～2000埃。
例如，如图6A至图6C所示，导电材料层40可以包括至少一层膜层。例如，导电材料层40的材料可以包括钼、铝、铜等金属材料。
例如，如图6A至图6C所示，在形成半导体材料层20前，可以在衬底基板100上沉积栅极金属层，对栅极金属层进行曝光、刻蚀等工艺后可以形成图1、图3和图4所示的栅极303和栅线500。
例如，如图6A至图6C所示，在形成栅极303以及栅线500后，在栅线500远离衬底基板的一侧沉积栅极绝缘层101。
图7A至图7C为制作沿图1所示的EE’线所截显示基板的局部截面结构的方法的示意图。例如，如图1、图6A至图7C所示，蚀刻掩模800还包括第二掩模部820，第二掩模部820包括位于边缘位置的第三子掩模部821，沿垂直于衬底基板100的方向，第三子掩模部821的厚度与第一子掩模部811的厚度相同。例如，如图7A和图7B所示，第二掩模部820的两侧边缘位置处均为第三子掩模部821，第三子掩模部821远离第二掩模部820的边缘没有设置厚度小于第三子掩模部821的结构。
例如，如图7A至图7C所示，第二掩模部820还包括第四子掩模部822，第四子掩模部822的厚度小于第三子掩模部821的厚度。例如，如图7A至图7C所示，第二掩模部820包括三个第三子掩模部821和两个第四子掩模部822，第三子掩模部821和第四子掩模部822沿Y方向交替排列。
例如，如图7A至图7C所示，第三子掩模部821的厚度H3可以为1.5～3.0微米，第四子掩模部822的厚度H4可以为0.2～1.5微米。
例如，如图1、图7A至图7C所示，以第三子掩模部821为掩模可以形成晶体管300的第一极301和第二极302，以第四子掩模部822为掩模可以形成晶体管300的沟道区。
例如，如图7A所示，可以采用半色调掩模(HTM Mask)930为掩模图案化形成蚀刻掩模800的第二掩模部820。
例如，蚀刻掩模800可以包括光刻胶，利用半色调掩模工艺直接对蚀刻掩模层进行图案化以形成具有不同厚度的第二掩模部820，即，第二掩模部820包括具有不同厚度的第三子掩模部821和第四子掩模部822。
例如，如图7A所示，半色调掩模930包括高透光部931、低透光部932以及遮光部933，半色调掩模930利用不同位置透光率具有差异的特性可以形成具有不同厚度的第二掩模部820。例如，在一个示例中，先形成蚀刻掩模层，然后利用半色调掩模930对蚀刻掩模层进行曝光，在需要暴露导电材料层40的蚀刻掩模层的边缘的位置形成完全曝光区域901，在需要形成第四子掩模部822的位置形成部分曝光区域902，在需要形成第三子掩模部821的区域903不进行曝光。然后，再对进行过曝光处理的蚀刻掩模层进行显影，以形成具有不同厚度的第二掩模部820。本示例以蚀刻掩模层采用包括正性光致刻蚀剂的材料为例进行描述，本示例不限于此，例如还可以是用包括负性光致刻蚀剂的材料。
例如，如图7B所示，可以采用狭缝掩模(SSM Mask)940为掩模图案化形成蚀刻掩模800的第二掩模部820。
例如，蚀刻掩模800可以包括光刻胶，利用半色调掩模工艺直接对蚀刻掩模层进行图案化以形成具有不同厚度的第二掩模部820，即，第二掩模部820包括具有不同厚度的第三子掩模部821和第四子掩模部822。
例如，如图6D和图7B所示，狭缝掩模940包括透光部941以及遮光部942，透光部941可以包括狭缝，狭缝掩模940利用光的衍射实现一部分区域904的透光率低于另一部分区域905的透光率，区域905可以为部分曝光区域，而区域904可以为非曝光区域。例如，狭缝可以位于狭缝掩模940的非边缘位置，狭缝掩模940的中间区域以及两侧边缘区域设置有尺寸较大的遮光部942，以在狭缝掩模920的中间区域和两侧边缘区域的位置形成非曝光区，在狭缝掩模920的两个非曝光区中间的位置形成部分曝光区域，在位于边缘位置的非曝光区远离部分曝光区的一侧形成完全曝光区。
例如，在一个示例中，先形成蚀刻掩模层，然后利用狭缝掩模940对蚀刻掩模层进行曝光，在需要暴露导电材料层40的蚀刻掩模层的边缘的位置形成完全曝光区域，在需要形成第四子掩模部822的位置形成部分曝光区域905， 在需要形成第三子掩模部821的区域904不进行曝光。然后，再对进行过曝光处理的蚀刻掩模层进行显影，以形成具有不同厚度的第二掩模部820。本示例以蚀刻掩模层采用包括正性光致刻蚀剂的材料为例进行描述，本示例不限于此，例如还可以是用包括负性光致刻蚀剂的材料。
例如，如图7B和图6D所示，狭缝掩模940包括的每个狭缝的宽度s2(如狭缝沿Y方向的尺寸)可以大于3微米。例如，狭缝掩模940包括的每个狭缝的宽度s2可以为3～6微米。例如，狭缝掩模940包括的每个狭缝的宽度s2可以为4.7～5.2微米。例如，位于相邻两个狭缝之间的尺寸较大的遮光部942的宽度w2可以为1.5～3微米。例如，位于相邻两个狭缝之间的尺寸较大的遮光部942的宽度w2可以为2.1～2.3微米。
例如，图7C示意性的示出采用半色调掩模(HTM Mask)930为掩模图案化形成蚀刻掩模800的第二掩模部820的示意图，但不限于此，采用狭缝掩模(SSM Mask)940为掩模也可以图案化形成图7C所示的蚀刻掩模800的第二掩模部820。例如，采用半色调掩模(HTM Mask)930或者狭缝掩模(SSM Mask)940为掩模图案化形成的第二掩模部820中可以形成如图7A-8B所示的被YZ面所截边缘大致为直线第二掩模部820，也可以形成如图7C所示被YZ面所截边缘为曲线的第二掩模部820。例如，如图7C所示，第二掩模部820被YZ面所截曲线的坡度角可以为35～55度。例如，第二掩模部820被YZ面所截曲线的坡度角可以为40～50度。例如，第二掩模部820被YZ面所截曲线的坡度角可以为45度。上述第二掩模部820的坡度角可以指曲面被YZ面所截的曲线与导电材料层40接触的交点处切线与Y方向之间的夹角。
图8为另一种制作沿图1所示的EE’线所截显示基板的局部截面结构的方法的示意图。图8与图7A和图7C不同之处在于第二掩模部820中第三子掩模部821没有位于边缘位置，第三子掩模部821的边缘位置设置有第五子掩模部833，沿垂直于衬底基板100的方向，第三子掩模部821的厚度与第一子掩模部811的厚度相同，第五子掩模部833的厚度与第二子掩模部的厚度相同。
例如，如图8所示，第五子掩模部823的厚度H5可以为0.2～1.5微米。
例如，如图8所示，可以采用半色调掩模(HTM Mask)940为掩模图案化形成蚀刻掩模800的第二掩模部820。当然，本公开实施例不限于采用半色调掩模为掩模图案化形成图8所示的第二掩模部820，还可以采用狭缝掩模为掩模图案化形成图8所示的第二掩模部820。
例如，蚀刻掩模800可以包括光刻胶，利用半色调掩模工艺直接对蚀刻掩模层进行图案化以形成具有不同厚度的第二掩模部820，即，第二掩模部820包括具有不同厚度的第三子掩模部821、第四子掩模部822以及第五子掩模部823。
例如，如图8所示，半色调掩模950包括高透光部951、低透光部952以及遮光部953，半色调掩模950利用不同位置透光率具有差异的特性可以形成具有不同厚度的第二掩模部820。例如，在一个示例中，先形成蚀刻掩模层，然后利用半色调掩模950对蚀刻掩模层进行曝光，在需要暴露导电材料层40的蚀刻掩模层的边缘的位置形成完全曝光区域901，在需要形成第四子掩模部822和第五子掩模部823的位置形成部分曝光区域902，在需要形成第三子掩模部821的区域903不进行曝光。然后，再对进行过曝光处理的蚀刻掩模层进行显影，以形成具有不同厚度的第二掩模部820。本示例以蚀刻掩模层采用包括正性光致刻蚀剂的材料为例进行描述，本示例不限于此，例如还可以是用包括负性光致刻蚀剂的材料。
例如，与采用图7A所示第二掩模部820形成的晶体管处的半导体层不同之处在于：形成图8所示的第二掩模部820后，以图8所示第二掩模部820为掩模图案化形成的晶体管处的半导体层包括的第二突出部的第二尺寸与上述第一突出部的第一尺寸相同。采用图8所示第二掩模部图案化形成后续结构的方法步骤可以参考图10、图12、图14、图16以及图18对应方法形成的结构，在此不再赘述。
可选的，参见图8本案中晶体管对应半导体层的位置，第二突出部的长度大于数据线下对应的半导体的位置的第一突出部，即数据线层的边缘到半导体边缘之间的距离，可选的，晶体管对应半导体层的位置，和数据线下对应的半导体的位置，至少一个采用如图8所示的制备方法，即半导体层超出数据线的部分采用半色调掩模版或者SSM掩膜版，实现掩模部在半导体超出数据线层的位置有阶梯的形状。
图9为以第一掩模部为掩模图案化形成数据线图案的示意图，图10为以第二掩模部为掩模图案化形成晶体管源漏极图案的示意图。例如，如图6A、图6B以及图9所示，以第一掩模部810为掩模对导电材料层40进行图案化包括以第一掩模部810为掩模刻蚀导电材料层40形成数据线图案41。例如，以第一掩模部810为掩模对导电材料层40进行图案化包括以第一掩模部810为 掩模对导电材料层40进行湿刻以形成数据线图案41。例如，湿刻可以为各向同性刻蚀(例如在图中所示的X方向、Y方向以及Z方向均刻蚀)，导电材料层40的边缘相对于第一掩模部810的边缘缩进一定尺寸。
例如，如图7A、图7B以及图10所示，以第二掩模部820为掩模对导电材料层40进行图案化形成晶体管源漏极图案42。例如，以第二掩模部820为掩模刻蚀导电材料层40形成晶体管源漏极图案42。例如，以第二掩模部820为掩模对导电材料层40进行湿刻形成晶体管源漏极图案42。例如，湿刻可以为各向同性刻蚀，导电材料层40的边缘相对于第二掩模部820的边缘缩进一定尺寸。
例如，如图9和图10所示，数据线图案41和晶体管源漏极图案42被同步刻蚀形成。
图11为以第一掩模部为掩模对半导体材料层进行图案化形成第一半导体图案层的示意图，图12为以第二掩模部为掩模对半导体材料层进行图案化形成第二半导体图案层的示意图。例如，如图9和图11所示，形成数据线图案41后，以第一掩模部810为掩模刻蚀半导体材料层20以形成第一半导体图案层21。例如，如图9和图11所示，以第一掩模部810为掩模对半导体材料层20进行图案化包括：以第一掩模部810为掩模对半导体材料层20进行干刻以使第一掩模部810的边缘和半导体材料层20的边缘被同步刻蚀。例如，干刻可以为各向异性刻蚀(例如以在图中所示的Z方向上刻蚀为主，如X方向等其他横向方向刻蚀率较小)，且采用干刻工艺刻蚀半导体材料层20的边缘的同时，第一掩模部810的边缘也被同步刻蚀。
例如，如图9和图11所示，采用干刻工艺刻蚀半导体材料层20的同时，厚度较小的第二子掩模部812被同步刻蚀。相对于蚀刻掩模没有包括厚度不同的第一子掩模部和第二子掩模部的情况，本公开实施例采用边缘设置厚度较小的第二子掩模部的蚀刻掩模，以实现在采用干刻工艺刻蚀半导体材料层的同时，对位于蚀刻掩模边缘且厚度较小的第二子掩模部刻蚀的刻蚀量较大，使得以该第二子掩模部为掩模刻蚀掉的半导体材料层的边缘的尺寸较大，从而为后续形成具有较小第一突出部的第一半导体图案提供工艺基础。
例如，如图11所示，第一半导体图案层21的边缘位置可以大致为后续形成的第一半导体图案中的第一突出部(Act tail)的边缘位置，由此，采用边缘设置厚度较小的第二子掩模部的蚀刻掩模会影响第一突出部的尺寸。
例如，相对于先将第一掩模部灰化后，再对半导体材料层刻蚀而形成第一半导体图案层的工艺，本公开实施例采用干刻工艺同步刻蚀半导体材料层和第一掩模部的方法不仅可以为后续形成具有较小第一突出部的第一半导体图案提供工艺基础，还节省了一步灰化工艺的步骤。
例如，如图9和图11所示，采用干刻工艺刻蚀半导体材料层20的同时，厚度较大的第一子掩模部811也被同步刻蚀。
例如，如图9和图11所示，采用干刻工艺刻蚀半导体材料层20的同时对第一掩模部810进行刻蚀后得到了刻蚀后的第一掩模部810’。例如，刻蚀后的第一掩模部810’各位置处的厚度均小于第一掩模部810(图11中虚线所示)相应位置处的厚度。
例如，如图11所示，在刻蚀形成第一半导体图案层21的同时，栅极绝缘层101远离衬底基板100一侧的边缘也会被刻蚀掉部分厚度的材料。
例如，如图10和图12所示，以第二掩模部820为掩模对半导体材料层20进行图案化包括：在形成晶体管源漏极图案42后，以第二掩模部820为掩模刻蚀半导体材料层20以形成第二半导体图案层22。例如，以第二掩模部820为掩模对半导体材料层20进行图案化包括：以第二掩模部820为掩模对半导体材料层20进行干刻以使第二掩模部820的边缘和半导体材料层20的边缘被同步刻蚀。
例如，如图10和图12所示，采用干刻工艺刻蚀半导体材料层20的同时对第二掩模部820进行刻蚀得到了刻蚀后的第二掩模部820’。例如，刻蚀后的第二掩模部820’各位置处的厚度均小于第二掩模部820(图12中虚线所示)相应位置处的厚度。
例如，如图11和图12所示，第一半导体图案层21和第二半导体图案层22被同步刻蚀形成。例如，第一掩模部810和第二掩模部820同步刻蚀以分别形成刻蚀后的第一掩模部810’和刻蚀后的第二掩模部820’。
图13为对刻蚀后的第一掩模部进行灰化后的示意图，图14为对刻蚀后的第二掩模部进行灰化后的示意图。例如，如图9至图14所示，以第一掩模部810和第二掩模部820为掩模刻蚀半导体材料层20以形成第一半导体图案层21和第二半导体图案层22之后，制作方法还包括：对第一掩模部810和第二掩模部820同时进行灰化处理。例如，对第一掩模部810(如图13中虚线框所示)进行灰化处理包括对刻蚀后的第一掩模部810’进行灰化处理以形成灰化后 的第一掩模部810”。例如，对第二掩模部820(如图14中虚线框所示)进行灰化处理包括对刻蚀后的第二掩模部820’进行灰化处理以形成灰化后的第二掩模部820”。
例如，灰化后的第一掩模部810”的边缘的坡度角可以为35～55度。例如，灰化后的第一掩模部810”的边缘的坡度角可以为45度。例如，灰化后的第二掩模部820”的边缘的坡度角可以为60～80度。例如，灰化后的第二掩模部820”的边缘的坡度角可以为70度。
例如，如图9至图14所示，在垂直于衬底基板100的方向上，灰化后的第一掩膜部810”的厚度小于未灰化的第一子掩模部811的厚度。例如，灰化后的第一掩膜部810”的厚度小于刻蚀后的第一子掩模部的厚度。
例如，如图13所示，对刻蚀后的第一掩模部进行灰化处理后的得到的灰化后的第一掩膜部810”的边缘可以与数据线图案41的边缘齐平。
例如，如图14所示，对刻蚀后的第二掩模部进行灰化处理后的得到的灰化后的第一掩膜部820”的边缘可以与晶体管源漏极图案42的边缘齐平。
例如，如图9至图14所示，在垂直于衬底基板100的方向上，灰化后的第二掩膜部820”的厚度小于未灰化的第三子掩模部830的厚度。例如，灰化后的第一掩膜部810”的厚度小于刻蚀后的第三子掩模部的厚度。
例如，如图14所示，灰化后的第二掩模部820”包括间隔设置的多个子掩模部，相邻子掩模部之间的间隔被配置为暴露晶体管的沟道区，每个子掩模部被配置为遮挡晶体管的第一极和第二极之一。
图15为以灰化后的第一掩模部为掩模对数据线图案进行刻蚀后的示意图，图16为以灰化后的第二掩模部为掩模对晶体管源漏极图案进行刻蚀后的示意图。例如，如图13和图15所示，对第一掩模部和第二掩模部同时进行灰化处理后，制作方法还包括：以灰化后的第一掩模部810”为掩模刻蚀数据线图案41以形成数据线410。例如，以灰化后的第一掩模部810”为掩模刻蚀数据线图案41以形成数据线410包括：以灰化后的第一掩模部810”为掩模对数据线图案41进行湿刻以形成数据线410，数据线410的边缘相对于灰化后的第一掩模部810”的边缘内缩一定尺寸。
例如，如图13至图16所示，在刻蚀数据线图案41以形成数据线410的同时，制作方法还包括以灰化后的第二掩模部820”为掩模刻蚀晶体管源漏极图案42以形成晶体管的第一极301和第二极302。例如，可以采用湿刻法刻蚀 形成晶体管的第一极301和第二极302，第一极301和第二极302的边缘均相对于灰化后的第二掩模部820”的边缘内缩一定尺寸。
例如，如图16所示，第一极301与第二极302间隔设置。例如，第一极301和第二极302之间的间隔被配置为暴露第二半导体图案层22的部分。
图17为以灰化后的第一掩模部为掩模对第一半导体图案层进行刻蚀后的示意图，图18为以灰化后的第二掩模部为掩模对第二半导体图案层进行刻蚀后的示意图。例如，如图15和图17所示，形成数据线410后，以灰化后的第一掩模部810”为掩模刻蚀掉第一半导体图案层21边缘的远离衬底基板10的部分厚度的材料以形成第一半导体图案23。
例如，如图2和图17所示，第一半导体图案23包括第一级台阶211和第二级台阶212，第一级台阶211位于第二级台阶212与衬底基板100之间，且第一级台阶211的边缘与数据线410的边缘之间间隔的尺寸为第一台阶尺寸S1，第二级台阶212的边缘与数据线410的边缘之间间隔的尺寸为第二台阶尺寸S11；第一台阶尺寸S1与第二台阶尺寸S11比例范围为2-25。例如，第一台阶尺寸与第二台阶尺寸比例范围为3-20。例如，第一台阶尺寸与第二台阶尺寸比例范围为5-15。例如，第一台阶尺寸与第二台阶尺寸比例范围为8-12。
例如，第一级台阶211和第二级台阶212可以为一体化的结构。例如，第一级台阶211的材料包括非晶硅(a-Si)，第二级台阶212的材料包括掺杂非晶硅，例如，第二级台阶212可以为N型掺杂非晶硅(N+a-Si)，例如第二级台阶212的材料可以掺杂磷元素。
例如，第一半导体图案层21中被刻蚀掉的部分的材料至少包括掺杂非晶硅。例如，第一半导体图案层21中被刻蚀掉的部分的材料还可以包括非晶硅。
例如，如图3、图7A-图7B、图10、图12、图14、图16和图18所示，形成蚀刻掩模后，制作方法还包括：以第二掩模部820为掩模对导电材料层40和半导体材料层20进行图案化以形成晶体管300的第一极301和第二极302以及位于晶体管300的第一极301和第二极302与衬底基板100之间的第二半导体图案24。例如，第二半导体图案24包括晶体管300的沟道区310和掺杂区图案320，第二半导体图案24的边缘相对于第一极301的边缘(如第一极301远离第二极302一侧的边缘)突出的突出部分为第二突出部220，第一极301和第二极302均与掺杂区图案320电连接，第一极301与数据线410电连接，第二突出部220远离第一极301的边缘与第一极301的边缘之间的最小间 隔的尺寸为第二尺寸，第二尺寸大于第一尺寸。本公开实施例中，通过第一半导体图案的边缘相对于数据线边缘突出的第一突出部的尺寸设置为小于第二半导体图案的边缘相对于晶体管的第一极的边缘突出的第二突出部的尺寸，可以在不影响晶体管正常工作的情况下，降低数据线边缘的第一突出部的尺寸，有利于解决尺寸较长的第一突出部产生的水波纹、残像等不良问题，进而提高产品性能。
例如，如图3和图18所示，第二突出部220包括层叠设置的第三级台阶221和第四级台阶222，第三级台阶221位于第四级台阶222与衬底基板100之间，且第三级台阶221的边缘与晶体管300的第一极301的边缘之间间隔的尺寸为第三台阶尺寸，即第二尺寸S2，第四级台阶222的边缘与第一极301的边缘之间间隔的尺寸为第四台阶尺寸S21，第四台阶尺寸S21小于第三台阶尺寸。
例如，如图1和图3所示，第三级台阶221和第四级台阶222可以为一体化的结构。例如，第三级台阶221的材料包括非晶硅(a-Si)，第四级台阶222的材料包括掺杂非晶硅，例如，第四级台阶222可以为N型掺杂非晶硅(N+a-Si)，例如第四级台阶222的材料可以掺杂磷元素。
例如，第二半导体图案层22中被刻蚀掉的部分的材料至少包括掺杂非晶硅。例如，第二半导体图案层22中被刻蚀掉的部分的材料还可以包括非晶硅。
相对于直接形成没有第二子掩模部的第一掩模部，本公开实施例提供的显示基板的制作方法通过采用半色调掩模或者狭缝掩模形成具有第二子掩模部的第一掩模部，没有增加额外的掩模工艺就可以减小后续形成的第一半导体图案的第一突出部的尺寸，以节约成本。此后，在两次湿刻和两次干刻(2W2D)工艺下形成的尺寸较小的第一突出部(Act Tail)在背光源照射下，形成光生载流子较少，有利于提高产品的性能。
本公开实施例中，用于形成与数据线交叠的半导体层的蚀刻掩模边缘包括厚度较小的第二子掩模部(或者蚀刻掩模边缘坡度角较小)，用于形成晶体管位置处的半导体层的蚀刻掩模边缘不包括厚度较小的子掩模部(或者蚀刻掩模边缘坡度角较大)，从而形成的晶体管位置处的半导体层相对于导电层突出的第二突出部的尺寸大于形成的与数据线交叠的半导体层相对于数据线突出的第一突出部的尺寸。晶体管包括的半导体层被栅极覆盖，可以阻挡背光源的光线对晶体管位置的半导体层产生影响，而与数据线交叠的半导体层没有被栅极 所在膜层遮挡，容易被背光源的光线照射，造成对半导体层的电学性能产生影响。本公开实施例提供的显示基板中，将第一突出部的尺寸设置为小于第二突出部的尺寸，可以不改变晶体管中半导体层的形貌，但是减小数据线下的半导体层相对于数据线突出部分的长度，从而减小背光对半导体层产生的影响。
例如，如图16和图18所示，在形成第一半导体图案23和第二半导体图案24以后，制作方法还包括将灰化后的蚀刻掩模去除，以暴露数据线410和晶体管的第一极301和第二极302。
例如，在去除蚀刻掩模后，在数据线410所在膜层远离衬底基板100的一侧形成钝化层。例如，在形成钝化层后，制作方法还包括在钝化层远离衬底基板的一侧形成像素电极。
有以下几点需要说明：
(1)本公开的实施例附图中，只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的同一实施例及不同实施例中的特征可以相互组合。
以上所述仅是本公开的示范性实施方式，而非用于限制本公开的保护范围，本公开的保护范围由所附的权利要求确定。

Claims (21)

  1. 一种显示基板，包括：
    衬底基板；
    半导体层，位于所述衬底基板上，所述半导体层包括晶体管的沟道区和掺杂区图案；
    导电层，与所述半导体层层叠设置，且位于所述半导体层远离所述衬底基板的一侧，所述导电层包括数据线以及与所述掺杂区图案电连接的所述晶体管的第一极和第二极，所述第一极与所述数据线电连接，
    其中，所述半导体层与所述数据线交叠部分的延伸方向和所述数据线延伸方向相同，所述半导体层包括未被所述数据线覆盖且相对于所述数据线的边缘突出的第一突出部，所述第一突出部设置在所述数据线的边缘，所述第一突出部远离所述数据线的边缘与所述数据线的边缘之间间隔的尺寸为第一尺寸，所述第一尺寸大于0且小于3.0微米。
  2. 根据权利要求1所述的显示基板，其中，所述半导体层的边缘相对于所述第一极的边缘突出的部分为第二突出部，所述第二突出部设置在所述第一极的边缘，所述第二突出部远离所述第一极的边缘与所述第一极的边缘之间的间隔的尺寸为第二尺寸，所述第二尺寸大于所述第一尺寸。
  3. 根据权利要求2所述的显示基板，其中，所述第一突出部包括层叠设置的第一级台阶和第二级台阶，所述第一级台阶位于所述第二级台阶与所述衬底基板之间，且所述第一级台阶的边缘与所述数据线的边缘之间间隔的尺寸为第一台阶尺寸，所述第二级台阶的边缘与所述数据线的边缘之间间隔的尺寸为第二台阶尺寸；
    所述第一台阶尺寸与所述第二台阶尺寸的比例范围为2-25。
  4. 根据权利要求3所述的显示基板，其中，所述第一级台阶的材料包括非晶硅，所述第二级台阶的材料包括掺杂非晶硅。
  5. 根据权利要求3或4所述的显示基板，其中，所述数据线包括至少一层导电层，所述数据线的侧壁与所述第二级台阶远离所述衬底基板一侧表面之间的夹角范围包括30～80度。
  6. 根据权利要求3-5任一项所述的显示基板，其中，所述第二突出部包括层叠设置的第三级台阶和第四级台阶，所述第三级台阶位于所述第四级台阶 与所述衬底基板之间，且所述第三级台阶的边缘与所述第一极的边缘之间间隔的尺寸为第三台阶尺寸，所述第四级台阶的边缘与所述第一极的边缘之间间隔的尺寸为第四台阶尺寸；
    所述第一台阶尺寸小于所述第三台阶尺寸。
  7. 根据权利要求6所述的显示基板，其中，所述第三级台阶的材料包括非晶硅，所述第四级台阶的材料包括掺杂非晶硅。
  8. 根据权利要求6或7所述的显示基板，其中，所述第一台阶尺寸与所述第二台阶尺寸的比值小于所述第三台阶尺寸与所述第四台阶尺寸的比值。
  9. 根据权利要求1-8任一项所述的显示基板，其中，所述晶体管还包括栅极，所述栅极位于所述半导体层与所述衬底基板之间，所述第二突出部在所述衬底基板上的正投影位于所述栅极所在膜层在所述衬底基板上的正投影内。
  10. 根据权利要求9所述的显示基板，还包括：
    多个子像素，每个子像素包括像素电极，所述像素电极位于所述导电层远离所述衬底基板的一侧，
    其中，所述第二极与所述像素电极电连接；
    所述半导体层还包括与所述第二极交叠且相对于所述第二极边缘突出的第三突出部，所述第三突出部围绕所述第二极的至少部分边缘，所述第三突出部远离所述第二极的边缘与所述第二极的边缘之间的最小间隔的尺寸为第三尺寸，所述第三尺寸大于所述第一尺寸。
  11. 根据权利要求10所述的显示基板，还包括：
    栅线，所述栅线与所述栅极同层设置，且与所述栅极电连接，
    其中，所述多个子像素沿行方向和列方向阵列排布，相邻两列子像素列组成子像素列组；
    所述数据线沿所述列方向延伸，所述栅线沿所述行方向延伸，所述栅线包括多条第一子栅线和多条第二子栅线；
    所述数据线位于相邻两个子像素列组之间，且所述子像素列组中的两列子像素与同一条数据线电连接；
    所述子像素列组包括多行子像素行，且沿所述列方向，每个所述子像素行的两侧分别设置所述第一子栅线和所述第二子栅线，且相邻的所述子像素行之间包括所述第一子栅线和所述第二子栅线组成的栅线对。
  12. 根据权利要求6-8任一项所述的显示基板，其中，所述第二台阶尺寸 与所述第四台阶尺寸的比值为0.8～1.2。
  13. 一种显示装置，包括权利要求1-12任一项所述的显示基板。
  14. 一种显示基板的制作方法，包括：
    提供衬底基板；
    在所述衬底基板上形成半导体材料层；
    在所述半导体材料层远离所述衬底基板的一侧形成导电材料层；以及
    在所述导电材料层远离所述半导体材料层的一侧形成蚀刻掩模，
    其中，所述蚀刻掩模包括第一掩模部，所述第一掩模部包括第一子掩模部和第二子掩模部，所述第二子掩模部位于所述第一子掩模部的至少一侧，且所述第二子掩模部位于所述第一掩模部的边缘，沿垂直于所述衬底基板的方向，所述第一子掩模部的厚度大于所述第二子掩模部的厚度，
    形成所述蚀刻掩模后，所述制作方法还包括：
    以所述第一掩模部为掩模对所述导电材料层和所述半导体材料层进行图案化以形成数据线以及位于所述数据线与所述衬底基板之间的第一半导体图案，其中，所述第一半导体图案包括未被所述数据线覆盖且相对于所述数据线的边缘突出的第一突出部，所述第一突出部设置在所述数据线的边缘，所述第一突出部远离所述数据线的边缘与所述数据线的边缘之间间隔的尺寸为第一尺寸；所述第一尺寸大于0且小于3.0微米。
  15. 根据权利要求14所述的制作方法，其中，以所述第一掩模部为掩模对所述导电材料层和所述半导体材料层进行图案化包括：
    以所述第一掩模部为掩模刻蚀所述导电材料层形成数据线图案；
    形成所述数据线图案后，以所述第一掩模部为掩模刻蚀所述半导体材料层以形成第一半导体图案层。
  16. 根据权利要求15所述的制作方法，其中，以所述第一掩模部为掩模对所述导电材料层和所述半导体材料层进行图案化包括：
    以所述第一掩模部为掩模对所述导电材料层进行湿刻以形成所述数据线图案，以所述第一掩模部为掩模对所述半导体材料层进行干刻以使所述第一掩模部的边缘和所述半导体材料层的边缘被同步刻蚀。
  17. 根据权利要求14-16任一项所述的制作方法，其中，所述蚀刻掩模还包括第二掩模部，所述第二掩模部包括位于边缘位置的第三子掩模部，沿垂直于所述衬底基板的方向，所述第三子掩模部的厚度与所述第一子掩模部的厚度 相同；
    形成所述蚀刻掩模后，所述制作方法还包括：
    以所述第二掩模部为掩模对所述导电材料层和所述半导体材料层进行图案化以形成晶体管的第一极和第二极以及位于所述晶体管的第一极和第二极与所述衬底基板之间的第二半导体图案，其中，所述第二半导体图案包括所述晶体管的沟道区和掺杂区图案，所述第二半导体图案的边缘相对于所述第一极的边缘突出的突出部分为第二突出部，所述第一极和所述第二极均与所述掺杂区图案电连接，所述第一极与所述数据线电连接，所述第二突出部远离所述第一极的边缘与所述第一极的边缘之间的最小间隔的尺寸为第二尺寸，所述第二尺寸大于所述第一尺寸。
  18. 根据权利要求17所述的制作方法，其中，以所述第二掩模部为掩模对所述导电材料层和所述半导体材料层进行图案化包括：
    以所述第二掩模部为掩模刻蚀所述导电材料层形成晶体管源漏极图案；
    形成所述晶体管源漏极图案后，以所述第二掩模部为掩模刻蚀所述半导体材料层形成第二半导体图案层。
  19. 根据权利要求18所述的制作方法，其中，以所述第一掩模部和所述第二掩模部为掩模刻蚀所述半导体材料层以形成所述第一半导体图案层和所述第二半导体图案层之后，所述制作方法还包括：
    对所述第一掩模部和所述第二掩模部同时进行灰化处理，
    其中，在垂直于所述衬底基板的方向上，灰化后的所述第一掩膜部的厚度小于未灰化的所述第一子掩模部的厚度。
  20. 根据权利要求19所述的制作方法，其中，对所述第一掩模部和所述第二掩模部同时进行灰化处理后，所述制作方法还包括：
    以灰化后的所述第一掩模部为掩模刻蚀所述数据线图案以形成所述数据线；
    形成所述数据线后，以灰化后的所述第一掩模部为掩模对所述第一半导体图案层边缘进行刻蚀以形成第一级台阶和第二级台阶，
    其中，所述第一半导体图案包括所述第一级台阶和所述第二级台阶，所述第一级台阶位于所述第二级台阶与所述衬底基板之间，且所述第一级台阶的边缘与所述数据线的边缘之间间隔的尺寸为第一台阶尺寸，所述第二级台阶的边缘与所述数据线的边缘之间间隔的尺寸为第二台阶尺寸；所述第一台阶尺寸与 所述第二台阶尺寸比例范围为2-25。
  21. 根据权利要求14-20任一项所述的制作方法，其中，采用半色调掩模或者狭缝掩模形成所述蚀刻掩模中的所述第一掩模部。
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