WO2023074522A1 - 物理量検出装置及び撮像装置 - Google Patents

物理量検出装置及び撮像装置 Download PDF

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Definitions

  • the present disclosure relates to a physical quantity detection device and an imaging device.
  • ADC analog-to-digital conversion
  • AD conversion analog-to-digital conversion
  • pixel data AD-converted at each pixel is transferred to an output unit.
  • Pixel data must be transferred within a vertical synchronization period, that is, within one frame period.
  • the AD-converted pixel data cannot be transferred to the output section within one frame period, which may cause problems such as deterioration of the image quality of the captured image. be.
  • each pixel in the pixel array unit is sometimes used for purposes other than imaging (for example, detection of various physical quantities). Even for the purpose of imaging, the required frame rate and resolution are different between moving image imaging and still image imaging. If image data cannot be transferred in time for one frame period, problems such as failure to detect physical quantities normally occur.
  • the present disclosure provides a physical quantity detection device and an imaging device that can prevent the problem of not being able to transfer pixel data in time.
  • At least two pixel groups each detecting a physical quantity; a storage unit that stores data corresponding to physical quantities detected by individual pixels in the pixel group;
  • a physical quantity detection device comprising: a storage control unit that controls storage of the data in the storage unit and controls whether or not to update the data stored in the storage unit for each pixel group. be done.
  • the storage unit may be an analog memory or a digital memory.
  • An AD converter may be provided which has the storage unit and converts the physical quantity signal into a digital signal by comparing the physical quantity signal detected for each pixel in the pixel group with a reference signal.
  • the storage unit may store the time code according to timing at which the time code and the reference signal match.
  • the storage control unit stores, among the at least two pixel groups, pixel groups in which data in the storage unit of all corresponding pixels within the predetermined period cannot be output in the storage unit during the next predetermined period. You may retain the data that has been received without updating it.
  • the predetermined period may be the period of the vertical synchronization signal.
  • the at least two pixel groups may have different pixel characteristics.
  • the pixel characteristics may include at least one of pixel sensitivity and a saturation amount capable of accumulating a physical quantity signal.
  • the pixel characteristics may include at least one of phase difference, luminance information, gradation information, color information, event information, environment information, biological information, and sound wave information.
  • the pixel characteristics may include a resolution of an AD converter provided for each pixel in the at least two pixel groups.
  • the pixel characteristics may include the storage capacity of the storage unit.
  • the at least two pixel groups may have different signal detection periods.
  • the signal detection period may include at least one of exposure time and signal readout time.
  • An interpolation processing unit may be provided that interpolates the physical quantity of a pixel not included in the pixel group with the physical quantity of the pixel in the pixel group located around the pixel.
  • a pixel array section having a plurality of pixels divided into the at least two pixel groups; a plurality of control wirings for controlling readout of all pixels in the pixel array section; According to the pixel group to which each pixel in the pixel array section belongs, a contact for connecting each pixel and the corresponding control wiring may be provided.
  • the plurality of control wirings are arranged in a region of all pixels in the pixel array section; Each pixel in the pixel array section may be connected to one of the plurality of control lines through the contact.
  • the physical quantity may include at least one of light intensity, sound pressure of sound waves, and biological information amount.
  • the physical quantity includes light intensity
  • the at least two pixel groups may include at least one of a still image capturing area, a moving image capturing area, and an image plane phase difference detecting area.
  • a pixel array section having a plurality of pixels, the plurality of pixels being divided into at least two pixel groups; an AD converter that is provided for each pixel and performs analog-to-digital conversion of a pixel signal; a time code generator that generates a time code that changes with time; a reference signal generator that generates a reference signal whose voltage level changes over time; a signal processing unit that performs signal processing on pixel data output from the AD converter for each pixel,
  • the AD converter has a storage unit that stores the time code corresponding to the pixel signal by comparing the pixel signal with the reference signal,
  • an imaging device further comprising a storage control unit that controls storage of the time code in the storage unit and controls whether or not the time code stored in the storage unit is updated for each pixel group. be done.
  • the storage control unit updates the time code in the corresponding storage unit within the next vertical synchronization period for a group of pixels for which pixel data of all pixels could not be transferred to the signal processing unit within the vertical synchronization period. You can keep it without
  • FIG. 1 is a diagram showing a schematic configuration of a solid-state imaging device according to the present disclosure
  • FIG. 3 is a block diagram showing a detailed configuration example of a pixel
  • FIG. 3 is a block diagram showing a detailed configuration example of a comparison circuit
  • FIG. 4 is a diagram showing transition of each signal during operation of the comparison circuit
  • 4A and 4B are diagrams for explaining a detailed configuration of a pixel circuit
  • FIG. 4 is a timing chart for explaining pixel operations
  • FIG. 4 is a circuit diagram showing an example of a configuration without a time code transfer section and a data storage section
  • 4 is a circuit diagram showing internal configurations of a P-phase bit storage unit and a D-phase bit storage unit
  • FIG. 4 is a circuit diagram showing an example in which a latch circuit is configured using an analog memory
  • FIG. 4 is a diagram showing an example of a pixel group in a pixel array section; The figure which shows the example of a changed completely type of FIG. 9A.
  • FIG. 4 is a diagram showing, by arrows, the order in which pixel data of each pixel in the first pixel group is read
  • FIG. 10 is a diagram showing the readout order of pixel data of the second pixel group with arrows
  • FIG. 10 is a diagram showing the readout order of pixel data of the third pixel group with arrows
  • FIG. 13B is a diagram following FIG. 13A.
  • FIG. 13B The figure following FIG. 13C.
  • FIG. 4 is a timing chart of the imaging device 1 according to this embodiment;
  • FIG. 4 The figure which shows the typical example of an interpolation process.
  • FIG. 4 is a diagram showing an example of an imaging device configured by laminating a pixel substrate and a logic substrate;
  • 1 is a block diagram showing an example of a schematic configuration of a vehicle control system;
  • FIG. FIG. 2 is an explanatory diagram showing an example of installation positions of an information detection unit outside the vehicle and an imaging unit;
  • An imaging device will be mainly described below as an example of a physical quantity detection device, but as will be described later, the physical quantity detection device of the present disclosure is not necessarily limited to an imaging device.
  • FIG. 1 shows a schematic configuration of an imaging device 1 according to the present disclosure.
  • the imaging device 1 formed on a semiconductor substrate will be mainly described below.
  • This type of imaging device 1 is also called a solid-state imaging device 1, but will be simply referred to as the imaging device 1 below.
  • the imaging device 1 of FIG. 1 has a pixel array section 22 in which pixels 21 are arranged in a two-dimensional array on a semiconductor substrate 11 using, for example, silicon (Si) as a semiconductor.
  • the pixel array section 22 is provided with a time code transfer section 23 that transfers the time code generated by the time code generation section 26 to each pixel 21 .
  • a pixel driving circuit 24 Around the pixel array section 22 on the semiconductor substrate 11, there are a pixel driving circuit 24, a DAC (D/A converter, reference signal generating section) 25, a time code generating section 26, a vertical driving circuit 27, an output section 28, and a timing generation circuit 29 are formed.
  • FIG. 2 is a block diagram showing the configuration of each pixel 21 arranged in a two-dimensional array in the pixel array section 22.
  • FIG. Each pixel 21 has a pixel circuit 41 and an ADC 42, as shown in FIG.
  • Each pixel 21 generates a charge signal corresponding to the amount of light received by a light receiving element (for example, a photodiode) in the pixel, converts it into a digital pixel signal, and outputs it.
  • a light receiving element for example, a photodiode
  • the pixel drive circuit 24 in FIG. 1 drives the pixel circuit 41 (FIG. 2) in the pixel 21.
  • the DAC 25 generates a reference signal (reference voltage signal) REF, which is a slope signal whose level (voltage) monotonously decreases with time, and supplies it to each pixel 21 .
  • the time code generation unit 26 generates a time code used when each pixel 21 converts the analog pixel signal SIG into a digital pixel signal (AD conversion), and supplies the generated time code to the corresponding time code transfer unit 23 . .
  • a plurality of time code generators 26 are provided in the pixel array section 22 , and the number of time code transfer sections 23 corresponding to the number of time code generators 26 is provided in the pixel array section 22 . That is, the time code generating section 26 and the time code transfer section 23 for transferring the time code generated therein correspond one-to-one.
  • the vertical drive circuit 27 controls output of the digital pixel signals generated in the pixels 21 to the output unit 28 through the time code transfer unit 23 in a predetermined order based on the timing signal supplied from the timing generation circuit 29. I do.
  • a digital pixel signal output from the pixel 21 is output from the output unit 28 to the outside of the imaging device 1 .
  • the output unit 28 performs predetermined digital signal processing such as black level correction processing for correcting the black level and CDS (Correlated Double Sampling) processing as necessary, and then outputs to the outside. In this way, the output unit 28 has built-in functions for performing various kinds of arithmetic processing and signal processing.
  • the timing generation circuit 29 has a timing generator for generating various timing signals, and supplies the generated various timing signals to the pixel drive circuit 24, the DAC 25, the vertical drive circuit 27, and the like.
  • the imaging device 1 has the configuration described above. In FIG. 1, as described above, all the circuits forming the imaging device 1 are formed on the single semiconductor substrate 11. However, as will be described later, the circuits forming the imaging device 1 can be arranged separately on a plurality of semiconductor substrates 11 .
  • the pixel 21 has a pixel circuit 41 and an ADC (AD converter) 42 .
  • the imaging device 1 according to the present embodiment is a pixel ADC type imaging device 1 in which each pixel has the ADC 42 .
  • the pixel circuit 41 outputs a charge signal corresponding to the amount of received light to the ADC 42 as an analog pixel signal SIG.
  • the ADC 42 converts the analog pixel signal SIG supplied from the pixel circuit 41 into a digital pixel signal.
  • ADC 42 has comparison circuit 51 and data storage unit 52 .
  • the comparison circuit 51 compares the reference signal REF supplied from the DAC 25 and the pixel signal SIG, and outputs the output signal VCO as a comparison result signal representing the comparison result.
  • the comparison circuit 51 inverts the potential of the output signal VCO when the reference signal REF and the pixel signal SIG are the same (at the same voltage).
  • the comparison circuit 51 has a differential input circuit 61 , a voltage conversion circuit 62 , and a positive feedback circuit (PFB: positive feedback) 63 .
  • PFB positive feedback circuit
  • the data storage unit 52 receives the output signal VCO from the comparison circuit 51, and also receives a WR signal (hereinafter also referred to as a write control signal WR) from the vertical drive circuit 27, which indicates a pixel signal write operation.
  • a WR signal hereinafter also referred to as a write control signal WR
  • An RD signal (hereinafter also referred to as a readout control signal RD) representing a pixel signal readout operation and a WORD signal controlling the readout timing of the pixels 21 during the pixel signal readout operation are supplied from the vertical drive circuit 27. supplied.
  • the data storage unit 52 is also supplied with the time code generated by the time code generation unit 26 via the time code transfer unit 23 .
  • the data storage unit 52 has a latch control circuit (storage control unit) 71 that controls the write operation and read operation of the time code based on the WR signal and the RD signal, and a latch storage unit 72 that stores the time code.
  • a latch control circuit storage control unit
  • the latch control circuit 71 receives the time code supplied from the time code transfer section 23 while the high-level output signal VCO is being input from the comparison circuit 51.
  • the time code is updated every unit time. is stored in the latch storage unit 72 .
  • the writing (updating) of the supplied time code is stopped. , causes the latch storage section 72 to retain the time code last stored in the latch storage section 72 .
  • the time code held in the latch storage unit 72 represents the time when the pixel signal SIG and the reference signal REF became equal, and the data indicating that the pixel signal SIG was the reference voltage at that time, that is, the digitization represents the light intensity value.
  • the latch control circuit 71 stores the time code in the latch storage unit 72 when the pixel 21 reaches its own readout timing based on the readout control signal RD and the WORD signal that controls the readout timing.
  • time code (digital pixel signal) is output to the time code transfer unit 23 .
  • the time code transfer section 23 sequentially transfers the supplied time code in the reading direction (column direction (vertical direction) toward the output section 28 in FIG. 1) and supplies it to the output section 28 .
  • the time code transfer unit 23 may transfer the time code in units of clusters including a plurality of adjacent pixels.
  • FIG. 3 is a circuit diagram showing detailed configurations of the differential input circuit 61, the voltage conversion circuit 62, and the positive feedback circuit 63 in the comparison circuit 51 shown in FIG.
  • the differential input circuit 61 compares the pixel signal SIG output from the pixel circuit 41 in the pixel 21 and the reference signal REF output from the DAC 25, and when the pixel signal SIG is higher than the reference signal REF, a predetermined Outputs a signal (current).
  • the differential input circuit 61 includes transistors 81 and 82 forming a differential pair, transistors 83 and 84 forming a current mirror, a transistor 85 serving as a constant current source that supplies a current IB corresponding to the input bias current Vb, and a differential input circuit 61 . It has a transistor 86 for outputting the output signal HVO of the dynamic input circuit 61 .
  • Transistors 81, 82, and 85 are NMOS (Negative Channel MOS) transistors, and transistors 83, 84, and 86 are PMOS (Positive Channel MOS) transistors.
  • the gate of the transistor 81 receives the reference signal REF output from the DAC 25
  • the gate of the transistor 82 receives the pixel output from the pixel circuit 41 in the pixel 21 .
  • a signal SIG is input.
  • the sources of transistors 81 and 82 are connected to the drain of transistor 85, and the source of transistor 85 is connected to a predetermined voltage VSS (VSS ⁇ VDD2 ⁇ VDD1).
  • the drain of the transistor 81 is connected to the gates of the transistors 83 and 84 and the drain of the transistor 83 that constitute the current mirror circuit, and the drain of the transistor 82 is connected to the drain of the transistor 84 and the gate of the transistor 86 .
  • the sources of transistors 83, 84 and 86 are connected to the first power supply voltage VDD1.
  • the voltage conversion circuit 62 has an NMOS transistor 91, for example.
  • the drain of transistor 91 is connected to the drain of transistor 86 of differential input circuit 61, the source of transistor 91 is connected to a predetermined connection point in positive feedback circuit 63, and the gate of transistor 91 is connected to bias voltage VBIAS. Connected to a node.
  • the transistors 81 to 86 forming the differential input circuit 61 are circuits that operate at a high voltage up to the first power supply voltage VDD1, and the positive feedback circuit 63 operates at a second power supply voltage VDD2 lower than the first power supply voltage VDD1.
  • the voltage conversion circuit 62 converts the output signal HVO input from the differential input circuit 61 into a low-voltage signal (conversion signal) LVI that allows the positive feedback circuit 63 to operate, and supplies the converted signal to the positive feedback circuit 63 .
  • the bias voltage VBIAS may be a voltage that does not destroy the transistors 101 to 105 of the positive feedback circuit 63 operating at a low voltage.
  • the positive feedback circuit 63 inverts when the pixel signal SIG is higher than the reference signal REF based on the conversion signal LVI obtained by converting the output signal HVO from the differential input circuit 61 into a signal corresponding to the second power supply voltage VDD2. Output the comparison result signal. Also, the positive feedback circuit 63 speeds up the transition speed when the output signal VCO output as the comparison result signal is inverted.
  • the positive feedback circuit 63 has five transistors 101-107.
  • transistors 101, 102, 104 and 105 are PMOS transistors and transistors 103, 106 and 107 are NMOS transistors.
  • the source of the transistor 91 which is the output terminal of the voltage conversion circuit 62, is connected to the drains of the transistors 102 and 103 and the gates of the transistors 104 and .
  • the sources of transistors 101 and 104 are connected to the second power supply voltage VDD2, the drain of transistor 101 is connected to the source of transistor 102, the gate of transistor 102 is connected to transistors 105 and 107 which are also the output of positive feedback circuit 63. connected to the drain of The sources of transistors 103, 106 and 107 are connected to a predetermined voltage VSS.
  • the gate of the transistor 101 is supplied with an initialization signal INI2, and the gate of the transistor 103 is supplied with an initialization signal INI.
  • any one of a plurality of write enable signals WE1 to WE3, which will be described later, is connected to the gates of the transistors 105 and 107.
  • each pixel in the pixel array section 22 belongs to one of a plurality of pixel groups, and has a separate write enable signal for each pixel group.
  • the positive feedback circuit 63 of each pixel outputs a valid VCO signal when the corresponding write enable signal is in an enable state (for example, low level). Therefore, when the corresponding write enable signal is not enabled, the positive feedback circuit 63 does not output a valid VCO signal, so the time code corresponding to the pixel data is not stored in the subsequent latch storage section 72.
  • FIG. 4 is a diagram showing transition of each signal during operation of the comparison circuit 51.
  • G86 represents the gate potential of the transistor 86.
  • the reference signal REF is set to a voltage higher than the pixel signal SIG of all the pixels 21, the initialization signal INI and the initialization signal INI2 (not shown) are set to high level, and the comparison circuit 51 is initialized. be done.
  • the gate of the transistor 81 in FIG. 3 is applied with the reference signal REF, and the gate of the transistor 82 is applied with the pixel signal SIG.
  • the voltage of the reference signal REF is higher than the voltage of the pixel signal SIG, most of the current between the drain and source of the transistor 85 serving as a current source flows through the transistor 81 to the diode-connected transistor 83 .
  • the channel resistance of transistor 84 which has a gate in common with transistor 83, becomes sufficiently low to keep the gate of transistor 86 substantially at the first power supply voltage VDD1 level, and transistor 86 is cut off. Therefore, even if the transistor 91 of the voltage conversion circuit 62 is conducting, the positive feedback circuit 63 as a charging circuit will not charge the conversion signal LVI.
  • the transistor 103 since a high level signal is supplied to the positive feedback circuit 63 as the initialization signal INI, the transistor 103 becomes conductive, and the positive feedback circuit 63 discharges the conversion signal LVI.
  • the initialization signal INI2 is at high level and the transistor 101 is cut off, so the positive feedback circuit 63 does not charge the conversion signal LVI through the transistor 102 either.
  • the conversion signal LVI is discharged to a predetermined voltage VSS level
  • the positive feedback circuit 63 outputs a high-level output signal VCO by the transistors 104 and 106 forming the inverter, and the comparison circuit 51 is initialized. .
  • the initialization signals INI and INI2 are both set to low level, the transistor 103 is turned off, and the reference signal REF starts to sweep.
  • the transistor 86 is turned off and cut off, and the output signal VCO is a high level signal, so the transistor 102 is also turned off and cut off.
  • the transistor 103 is also cut off because the initialization signal INI is at low level.
  • the conversion signal LVI maintains a predetermined voltage VSS in a high impedance state, and a high level output signal VCO is output.
  • the output current of the current source transistor 85 stops flowing through the transistor 81, the gate potentials of the transistors 83 and 84 rise, and the channel resistance of the transistor 84 increases.
  • the current flowing through the transistor 82 causes a voltage drop, lowering the gate potential of the transistor 86, and the transistor 91 becomes conductive.
  • the output signal HVO output from the transistor 86 is converted into a conversion signal LVI by the transistor 91 of the voltage conversion circuit 62 and supplied to the positive feedback circuit 63 .
  • a positive feedback circuit 63 as a charging circuit charges the converted signal LVI to bring the potential closer to the second power supply voltage VDD2 from the low voltage VSS.
  • the output signal VCO becomes low level and the transistor 102 becomes conductive.
  • the transistor 101 is also conductive due to the application of the low-level initialization signal INI, and the positive feedback circuit 63 rapidly charges the conversion signal LVI through the transistors 101 and 102, thereby increasing the potential to the second power supply.
  • the voltage is raised to VDD2 at once.
  • the transistor 91 Since the bias voltage VBIAS is applied to the gate of the transistor 91 of the voltage conversion circuit 62, the transistor 91 is cut off when the voltage of the conversion signal LVI reaches a voltage value that is lower than the bias voltage VBIAS by the threshold value of the transistor. Even though transistor 86 remains conductive, it does not further charge conversion signal LVI, and voltage conversion circuit 62 also functions as a voltage clamp circuit.
  • the charging of the conversion signal LVI due to the conduction of the transistor 102 is a positive feedback operation that accelerates the movement, starting from the fact that the conversion signal LVI has risen to the inverter threshold value.
  • the transistor 85 which is the current source of the differential input circuit 61, is set to have a very small current per circuit because the number of circuits that operate simultaneously in parallel in the imaging apparatus 1 is enormous.
  • the reference signal REF is swept extremely slowly because the voltage that changes in the unit time when the time code is switched is the LSB step of AD conversion. Therefore, the change in the gate potential of the transistor 86 is slow, and the change in the output current of the transistor 86 driven thereby is also slow.
  • the output signal VCO can transition sufficiently rapidly.
  • the transition time of the output signal VCO is a fraction of the unit time of the time code, typically 1 ns or less.
  • the comparison circuit 51 of the present disclosure can achieve this output transition time by setting a small current, for example 0.1 uA, in the transistor 85 of the current source.
  • FIG. 5 is a circuit diagram showing the details of the pixel circuit 41 added to the comparison circuit 51 shown in FIG.
  • the pixel circuit 41 has a photodiode (PD) 121 as a photoelectric conversion element, an ejection transistor 122, a transfer transistor 123, a reset transistor 124, and an FD (floating diffusion layer) 125.
  • a ground node VSS' for the pixel circuit 41 is provided separately from the ground node VSS of the differential input circuit 61 and the positive feedback circuit 63 in the comparison circuit 51.
  • FIG. 1 A ground node VSS' for the pixel circuit 41 is provided separately from the ground node VSS of the differential input circuit 61 and the positive feedback circuit 63 in the comparison circuit 51.
  • the discharge transistor 122 is used when adjusting the exposure period. Specifically, when the discharge transistor 122 is turned on when the exposure period is to be started at an arbitrary timing, the charge accumulated in the photodiode 121 is discharged, so the discharge transistor 122 is turned off. After that, the exposure period is started.
  • the transfer transistor 123 transfers the charges generated by the photodiode 121 to the FD 125 .
  • a reset transistor 124 resets the charge held in the FD 125 .
  • FD 125 is connected to the gate of transistor 82 of differential input circuit 61 . Thereby, the transistor 82 of the differential input circuit 61 also functions as an amplification transistor of the pixel circuit 41 .
  • the source of the reset transistor 124 is connected to the gate of the transistor 82 of the differential input circuit 61 and the FD 125 , and the drain of the reset transistor 124 is connected to the drain of the transistor 82 . Therefore, there is no fixed reset voltage to reset the charge on FD125. This is because the reset voltage for resetting the FD 125 can be arbitrarily set using the reference signal REF by controlling the circuit state of the differential input circuit 61 .
  • the reference signal REF is set from the standby voltage Vstb until then to the reset voltage Vrst for resetting the charge of the FD 125, and the reset transistor 124 is turned on, thereby resetting the charge of the FD 125. be done.
  • the initialization signal INI supplied to the gates of the transistors 101 and 103 of the positive feedback circuit 63 and the initialization signal INI2 are set to high level, and the positive feedback circuit 63 is set to the initial state. .
  • the reference signal REF changes to a predetermined voltage Vu , and comparison between the reference signal REF and the pixel signal SIG (sweep of the reference signal REF) is started.
  • the reference signal REF is higher than the pixel signal SIG, so the output signal VCO becomes high level.
  • the output signal VCO is inverted (transitioned to low level).
  • the positive feedback circuit 63 speeds up the inversion of the output signal VCO as described above.
  • the data storage unit 52 also holds time data (N-bit time codes DATA[1] to DATA[N]) at the time when the output signal VCO is inverted.
  • the voltage of the reference signal REF supplied to the gate of the transistor 81 of the comparison circuit 51 is at a level at which the transistor 81 turns off (standby voltage V stb ). This suppresses the current consumption of the comparison circuit 51 during the signal read period.
  • the WORD signal that controls the read timing goes high, and the held N-bit time codes DATA[1] to DATA[N] are output from the latch control circuit 71 of the data storage unit 52.
  • the time code acquired here becomes P-phase data at the reset level when CDS (Correlated Double Sampling) processing is performed.
  • the reference signal REF is raised to a predetermined voltage Vu , the initialization signals INI and INI2 supplied to the gates of the transistors 101 and 103 are set to high level, and the positive feedback circuit 63 is again initialized. set.
  • the high-level transfer signal TX turns on the transfer transistor 123 of the pixel circuit 41, and the charge accumulated in the photodiode 121 is transferred to the FD125.
  • the output signal VCO is inverted (transitioned to low level).
  • the positive feedback circuit 63 speeds up the inversion of the output signal VCO.
  • the data storage unit 52 holds (stores) time data (N-bit time codes DATA[1] to DATA[N]) at the time when the output signal VCO is inverted.
  • the voltage of the reference signal REF supplied to the gate of the transistor 81 of the comparison circuit 51 is at a level at which the transistor 81 turns off (standby voltage V stb ). This suppresses the current consumption of the comparison circuit 51 during the signal read period.
  • the WORD signal that controls the read timing becomes high level, and the held (stored) N-bit time codes DATA[1] to DATA[N] are output from the latch control circuit 71 of the data storage unit 52. be.
  • the time code acquired here becomes the D-phase data of the signal level at the time of CDS processing.
  • Time t11 is the same state as time t1 described above, and the next driving of 1 V (one vertical scanning period) is performed.
  • the P-phase data of the reset level is obtained and then read, and then the D-phase data of the signal level is obtained and read.
  • each pixel 21 of the pixel array section 22 of the imaging device 1 can perform a global shutter operation in which all pixels are simultaneously reset and all pixels are simultaneously exposed. Since all pixels can be exposed and read out simultaneously, there is no need for a holding section that is normally provided in the pixel to hold charges until the charges are read out. Further, in the configuration of the pixel 21, a selection transistor or the like for selecting a pixel for outputting the pixel signal SIG, which is required in the column-parallel reading type imaging device 1, is not required.
  • the discharge transistor 122 was always controlled to be off.
  • an arbitrary exposure period can be set by setting the discharge signal OFG to a high level at a desired time to once turn on the discharge transistor 122 and then turn it off. is also possible.
  • FIG. 7 is a circuit diagram showing specific configurations of the time code transfer section 23 and the data storage section 52.
  • the time code transfer unit 23 has N shift registers 341 - 1 to 341 -N corresponding to N-bit time codes DATA[1] to DATA[N] and a clock supply circuit 342 .
  • Each of the N shift registers 341 - 1 to 341 -N consists of a plurality of DF/Fs (D-flip-flops) 351 .
  • the clock supply circuit 342 supplies the clock signal CLK to the clock input of each DF/F 351 of the shift register 341 .
  • the shift register 341 in the time code transfer unit 23 transfers the number of DF/Fs 351 corresponding to the number of clusters. have.
  • the latch control circuit 71 in the data storage unit 52 includes a P-phase latch control unit 241P for P-phase data, a D-phase latch control unit 241D for D-phase data, and N bidirectional buffer circuits 371-1 to 371. -N.
  • the latch storage unit 72 in the data storage unit 52 includes P-phase bit storage units 242P-1 to 242P-N for P-phase data and D-phase bit storage units 242D-1 to 242D-N for D-phase data.
  • the N bidirectional buffer circuits 371-1 to 371-N are provided in one-to-one correspondence with the N shift registers 341-1 to 341-N of the time code transfer section 23.
  • a bidirectional buffer circuit 371 is connected to one DF/F 351 in the corresponding shift register 341 .
  • the buffer circuit 381 of the bidirectional buffer circuit 371-N (0 ⁇ n ⁇ N+1) is supplied with a write control signal WR that becomes high in the time code write operation, and the inverter circuit 382 is supplied with the time code read operation. , a read control signal RD of high level is supplied.
  • the bi-directional buffer circuit 371-N outputs time codes to the P-phase bit storage units 242P-1 to 242P-N and the D-phase bit storage units 242D-1 to 242D-N based on the write control signal WR and the read control signal RD. switch between write and read operations.
  • the data storage unit 52 also has two AND circuits 561P and 561D.
  • the output signal VCO output from the comparison circuit 51 is input to one of the two inputs of the AND circuits 561P and 561D.
  • the other of the two inputs of the AND circuit 561P receives a P-phase selection signal P_OP that becomes high during the AD conversion period of the P-phase data, and one of the two inputs of the AND circuit 561D receives the AD conversion of the D-phase data.
  • a D-phase selection signal D_OP that is at a high level during the period is input.
  • Each of the P-phase latch control section 241P and the D-phase latch control section 241D can be configured to have two series-connected inverters 281 and 282, and a series-connected NOR circuit 283 and inverter 284.
  • Each of the P-phase bit storage units 242P-1 to 242P-N and the D-phase bit storage units 242D-1 to 242D-N of the data storage unit 52 includes a switch 243 and a latch circuit 244 as shown in FIG. have.
  • the switches 243 in the P-phase bit storage units 242P-1 to 242P-N are switch-controlled by the output of the corresponding inverter 284 in the P-phase latch control unit 241P.
  • the switches 243 in the D-phase bit storage units 242D-1 to 242D-N are switch-controlled by the output of the corresponding inverter 284 in the D-phase latch control unit 241D.
  • the latch circuits 244 in the P-phase bit storage units 242P-1 to 242P-N are output from the bidirectional buffer circuits 371-1 to 371-N according to the outputs of the corresponding inverters 282 in the P-phase latch control unit 241P. Toggles whether to latch the time code.
  • the latch circuits 244 in the D-phase bit storage units 242D-1 to 242D-N are output from the bidirectional buffer circuits 371-1 to 371-N according to the outputs of the corresponding inverters 282 in the D-phase latch control unit 241D. Toggles whether to latch the time code.
  • the latch circuit 244 may be composed of a semiconductor memory such as an SRAM (Static Random Access Memory) made up of a plurality of transistors.
  • each of the P-phase latch control section 241P and the D-phase latch control section 241D needs to have a control circuit configuration that is optimal for the configuration of the employed semiconductor memory. It is preferable that the P-phase latch control section 241P and the D-phase latch control section 241D are combined with a combinational circuit instead of a sequential circuit in order to fit them in a finite area.
  • the output signal VCO which is the output from the comparison circuit 51, is input to the inverter 281 and the NOR circuit 283 in each of the P-phase latch control section 241P and the D-phase latch control section 241D.
  • a P_WORD signal and a D_WORD signal are provided.
  • the output signal of the inverter 281 is inverted by the inverter 282 to control the latch circuits 244 in the P-phase bit storage units 242P-1 to 242P-N and the latches in the D-phase bit storage units 242D-1 to 242D-N. Latch control of circuit 244 is performed.
  • the output signal of the NOR circuit 283 is inverted by an inverter 284 to control the switching of the switches 243 in the P-phase bit storage units 242P-1 to 242P-N and the switches in the D-phase bit storage units 242D-1 to 242D-N. H.243 latch control is performed.
  • the data storage unit 52 is provided with two AND circuits 561P and 561D.
  • the output signal VCO output from the comparison circuit 51 is input to one of the two inputs of the AND circuits 561P and 561D.
  • the other of the two inputs of the AND circuit 561P receives a P-phase selection signal P_OP that becomes high during the AD conversion period of the P-phase data, and one of the two inputs of the AND circuit 561D receives the AD conversion of the D-phase data.
  • a D-phase selection signal D_OP that is at a high level during the period is input.
  • the high-level P-phase selection signal P_OP and the low-level D-phase selection signal D_OP are supplied to the data storage unit 52, and the P-phase bit is supplied to the data storage unit 52.
  • P-phase data is stored in storage units 242P-1 to 242P-N.
  • the low-level P-phase selection signal P_OP and the high-level D-phase selection signal D_OP are supplied to the data storage section 52, and the D-phase bit storage sections 242D-1 to 242D-N are supplied. D-phase data is stored in . After that, the P-phase data and the D-phase data are output to the time code transfer section 23 in order.
  • the time interval between P-phase data acquisition and D-phase data acquisition can be shortened, and the offset and noise cancellation effect of CDS processing can be enhanced. Further, by outputting the P-phase data and the D-phase data to the time code transfer section 23 in order, the memory section for temporarily storing the P-phase data in the output section 28 becomes unnecessary.
  • the WORD signal of all pixels becomes low level, and the switch 243 is conductive when the output signal VCO is high level and cuts off when it is low level.
  • the feedback of the latch storage unit 72 (output xQ for input Q) is cut off when the output signal VCO is high level and conductive when it is low level. Therefore, when the output signal VCO is at high level, the latch storage unit 72 is in a writing state (transparent) of the n-th bit time code. Then, the written time code is held (latched state).
  • a high-level WORD signal is supplied only to the P-phase latch control section 241P and the D-phase latch control section 241D of the pixel 21 to be read. Since the output signal VCO is at the low level, the switch 243 becomes conductive only when the WORD signal at the high level is input, and the time code held in the latch storage section 72 is transferred to the bidirectional buffer circuit 371-N. It is output to the time code transfer section 23 via the time code transfer section 23 .
  • the N shift registers 341 of the time code transfer unit 23 transfer the time code supplied from the time code generation unit 26 to the unit time of the time code as the clock cycle. transfer with a shift clock of
  • a high-level write control signal WR and a low-level read control signal RD are supplied to the bidirectional buffer circuit 371 .
  • the time code supplied from the F/F 351 is stored in the P-phase bit storage units 242P-1 to 202P-N or the D-phase bit storage units 242D-1 to 242D-N.
  • the low-level write control signal WR and the high-level read control signal RD are supplied to the bidirectional buffer circuit 371, and the P-phase bit storage units 242P-1 to 202P-N, Alternatively, the time code stored in the D-phase bit storage units 242D-1 to 242D-N is supplied to a predetermined DF/F 351 of the shift register 341 of the time code transfer unit 23 via the bidirectional buffer circuit 371. be.
  • the shift register 341 sequentially transfers the time data supplied to the DF/F 351 of each stage to the output unit 28 and outputs the data.
  • each DF/F 351 of the shift register 341 is in a high impedance state (hereinafter referred to as a Hi-Z state) while the clock signal CLK supplied to the clock input is either high level or low level. described.) is adopted.
  • a Hi-Z state a high impedance state
  • the clock signal CLK supplied to the clock input is either high level or low level. described.
  • the high level read control signal RD is supplied to the bidirectional buffer circuit 371, and the WORD signal becomes high level to perform bit storage.
  • the time code stored in the unit 242 is supplied to a predetermined DF/F 351 of the shift register 341 of the time code transfer unit 23 via the bidirectional buffer circuit 371 .
  • a shift clock is supplied to each DF/F 351 of the shift register 341, and the shift register 341 reads the time data supplied to the DF/F 351 of each stage.
  • the data is sequentially transferred to the output unit 28 and output.
  • FIG. 7 shows an example in which the latch circuits 244 in the P-phase bit storage units 242P-1 to 242P-N and the latch circuits in the D-phase bit storage units 242D-1 to 242D-N are composed of digital memories. , may be composed of an analog memory.
  • FIG. 9 is a circuit diagram showing an example in which the latch circuits 244 in the P-phase bit storage units 242P-1 to 242P-N and the latch circuits 244 in the D-phase bit storage units 242D-1 to 242D-N are configured with analog memories.
  • FIG. 9 shows a P-phase latch control section 241P and P-phase bit storage sections 242P-1 to 242P-N. Although omitted in FIG. 9, the D-phase latch control section 241D and the D-phase bit storage sections 242D-1 to 242D-N are similarly configured.
  • the P-phase bit storage units 242P-1 to 242P-N and 242D-1 to 242D-N in FIG. 9 are composed of analog memories.
  • the P-phase bit storage units 242P-1 to 242P-N in FIG. It has a transistor 247 and a transistor 248 connected in series between the ground node.
  • Transistors 245, 247, 248 are, for example, NMOS transistors.
  • the source of the transistor 245 is connected to the gate of the transistor 248, and the gate of the transistor 245 receives the output signal L of the latch control section 241P.
  • FIG. 9 shows a simplified internal configuration of the latch control unit 241P.
  • a NAND gate 249 for example, is provided in the latch controller 241P. This NAND gate 249 outputs a high level signal when either the output signal VCO of the positive feedback circuit 63 or the P phase D phase selection signal LATSEL[1:0] is at high level.
  • the transistors 245 in the P-phase bit storage sections 242P to 242P-N are turned on, and the capacitors 246 store charges according to the time code.
  • transistor 245 is turned off and capacitor 246 holds the accumulated charge. In this state, a voltage corresponding to the charge accumulated in the capacitor 246 is applied to the gate of the transistor 248, but since the second transistor 247 is off, the voltage level of the local bit line LBL does not change.
  • the second transistor 247 is turned on, the local bit line LBL becomes the voltage level corresponding to the charge accumulated in the capacitor 246, and the P-phase bit storage units 242P-1 to 242P-N are stored.
  • the stored time code is read out to bus 250 via local bit line LBL.
  • the imaging device 1 divides a plurality of pixels in the pixel array section 22 into at least two pixel groups, and determines the timing of updating the data stored in the latch storage section 72 in each pixel group. Control.
  • the latch control circuit 71 in the data storage unit 52 shown in FIG. is controlled for each pixel group.
  • the latch control circuit 71 stores the pixel data in the latch storage unit 72 in the next frame period for those pixel groups for which all the corresponding pixel data cannot be transferred to the output unit 28 within one frame period. is held as it is without being updated, and the transfer to the output unit 28 is continued.
  • FIG. 10A is a diagram showing an example of pixel groups in the pixel array section 22.
  • FIG. 10A for the sake of simplification, a first pixel group PXG1 indicated by broken lines, a second pixel group PXG2 indicated by thick lines, and It shows an example in which the remaining third pixel group PXG3 indicated by thin lines is provided.
  • the number of pixels in the pixel array section 22 and the number of pixel groups provided in the pixel array section 22 are arbitrary.
  • the first pixel group PXG1 includes pixel groups of 3 pixels each on the left end and right end in the horizontal direction, and these pixel groups are arranged with an interval of 2 pixels in the vertical direction.
  • the second pixel group PXG2 includes a total of four pixels, which are horizontally spaced by four pixels and vertically spaced by two pixels.
  • the third pixel group PXG3 includes pixels other than the first pixel group PXG1 and the second pixel group PXG2 in the pixel array section 22 .
  • Each pixel in the first pixel group PXG1 is, for example, a pixel for live view (moving image). Since live view does not require resolution as high as that of still images, the first pixel group PXG1 is used, which is made up of some pixels obtained by thinning out the pixels for still images.
  • Each pixel in the second pixel group PXG2 is a pixel for image plane phase difference detection.
  • Each pixel is divided into two, or half of each pixel is shielded from light, and the phase difference is detected from the optical signal captured in each divided area, and used for, for example, focus adjustment.
  • Each pixel in the third pixel group PXG3 is used for capturing a still image, for example.
  • a still image is likely to have noticeable image roughness, so it is desirable to have a larger number of pixels than the first pixel group PXG1 and the second pixel group PXG2.
  • a first write enable signal WE1 for permitting storage of the pixel signal of each pixel in the first pixel group PXG1 in the latch storage unit 72 and a second write enable signal WE2 that permits storage of the pixel signal of each pixel in the latch storage unit 72; and a third write enable signal WE3.
  • One of these first to third write enable signals WE1 to WE3 is connected to the gates of the transistors 105 and 107 of the positive feedback circuit 63 of FIG. 5 for each pixel.
  • the types of write enable signals connected to the gates of transistors 105 and 107 in pixels belonging to the same pixel group are the same.
  • the pixel data (more precisely, the time code corresponding to the pixel signal) of all the pixels in the first pixel group PXG1 is stored in the corresponding latch storage unit 72. stored in As a result, the pixel data previously stored in the latch storage unit 72 is updated.
  • the second write enable signal WE2 is enabled (for example, high level)
  • the pixel data of all the pixels in the second pixel group PXG2 are stored in the corresponding latch memory section 72.
  • the pixel data previously stored in the latch storage unit 72 is updated.
  • the third write enable signal WE3 is enabled (for example, high level)
  • the pixel data of all the pixels in the third pixel group PXG3 are stored in the corresponding latch memory section 72.
  • the pixel data previously stored in the latch storage unit 72 is updated.
  • the pixel data stored in the latch storage unit 72 of each pixel in the first pixel group PXG1, the second pixel group PXG2, and the third pixel group PXG3 can be transferred to the output unit 28 within one frame period.
  • the pixel data in the latch storage section 72 of each pixel becomes unnecessary, new pixel data can be stored in the corresponding latch storage section 72 .
  • the third pixel group PXG3 there is a possibility that the pixel data of all the pixels cannot be transferred to the output section 28 within one frame period.
  • each pixel in the third pixel group PXG3 is output from the latch storage section 72 within one frame period. 28 may not finish transferring pixel data.
  • the signal readout time of the pixels in the third pixel group PXG3 is long, there is a possibility that the transfer of all pixel data to the output unit 28 will not be completed within one frame period.
  • a write enable signal is individually provided for each pixel group so that whether or not to update the pixel data in the latch storage unit 72 of each pixel can be set for each pixel group.
  • control wiring for the first write enable signal WE1, the control wiring for the second write enable signal WE2, and the control wiring for the third write enable signal WE3 are arranged on the pixel that gives write permission, As much as possible, it is arranged so as not to be placed on pixels for which write permission is not given.
  • a contact indicated by a black circle on each control line in FIG. 10A indicates a pixel controlled by the corresponding write enable signal.
  • Each pixel in the pixel array section 22 is connected to one of the first to third write enable signals WE1 to WE3.
  • Arranging the three control wires as shown in FIG. 10A has the advantage of reducing the arrangement area of the control wires and improving the aperture ratio of each pixel.
  • the wiring density becomes higher and lower, and the wiring density is not uniform. This may cause variations in pixel characteristics such as variations in sensitivity.
  • FIG. 10B is a diagram showing a modified example of FIG. 10A.
  • FIG. 10B shows an example of arranging three control lines over all pixels in the pixel array section 22 .
  • three control wirings are arranged for all pixels in the pixel array section 22, the arrangement density of the control wirings becomes uniform, and the aperture ratio of each pixel can be made uniform.
  • the order of reading the pixel data of each pixel in each pixel group in the pixel array section 22 may be the same or may be different for each pixel group.
  • FIG. 11 is a diagram showing, by arrows, the order of reading pixel data of each pixel in the first pixel group PXG1.
  • FIG. 11 shows an example in which the upper left pixel data in each cluster 20 in the first pixel group PXG1 is read and transferred upward.
  • the pixel data at the upper left corner in the plurality of clusters 20 transferred by the same time code transfer section 23 are read out and transferred in parallel.
  • FIG. 11 shows only the readout order of the pixel data at the upper left corner in each cluster 20, the readout of other pixel data is performed in the same manner.
  • FIG. 12 is a diagram showing, by arrows, the readout order of pixel data of the second pixel group PXG2 consisting of a plurality of clusters 20 arranged adjacently in the horizontal and vertical directions.
  • FIG. 12 shows an example in which the pixel data of the pixels in the second row from the top in each cluster 20 in the second pixel group PXG2 are read in parallel and transferred upward. Reading other pixel data in each cluster 20 is performed in the same manner as in FIG.
  • FIGS. 13A to 13D show an example in which the clusters 20 of the top two rows in the pixel array section 22 are read out first, and then the clusters 20 of the third and subsequent rows are read out. 13A to 13D, pixel data at the same position within each cluster 20 are read out in parallel.
  • the pixel data is transferred to the right direction as the time code.
  • the pixel data is read out to the time code transfer section 23 in the left direction and then read out to the output section 28. .
  • FIGS. 11, 12, and 13A to 13D merely show an example of the order of reading pixel data of the plurality of clusters 20 in the pixel array section 22, and various modifications are conceivable.
  • the local bit line LBL may be arranged on both sides from the time code transfer section 23, or may be arranged on one side.
  • FIG. 14 is a timing chart of the imaging device 1 according to this embodiment.
  • FIG. 14 shows the timing of two frame periods. Each frame is a period from output of the vertical synchronization signal VSYNC to output of the next vertical synchronization signal VSYNC. Time t1 to t10 is the first frame period, and time t11 to t20 is the next frame period.
  • FIG. 14 shows an example in which the pixel array section 22 has the first pixel group PXG1, the second pixel group PXG2, and the third pixel group PXG3 shown in FIGS. 10A and 10B.
  • the reset transistor 124 shown in FIG. 5 is turned on, and the potential of the FD 125 becomes the reset level. At time t2, the reset transistor 124 is turned off.
  • reset level AD conversion is performed for all pixels in the pixel array section 22, and the P-phase pixel data (more precisely, the time code corresponding to the reset level) is converted into FIG. 7 P-phase bit storage units 242P-1 to 242P-N.
  • the transfer transistors 123 of all pixels in the pixel array section 22 are turned on, and the charges accumulated in the photodiodes 121 are transferred to the FDs 125 (time t3-t4).
  • the photoelectrically converted pixel signals are AD-converted for all the pixels in the pixel array section 22, and D-phase pixel data (more precisely, time code) are stored in the D-phase bit storage units 242D-1 to 242D-N in FIG.
  • D-phase pixel data (more precisely, time code) are stored in the D-phase bit storage units 242D-1 to 242D-N in FIG.
  • a CDS operation may be performed to obtain the difference between D-phase and P-phase pixel data.
  • the latch storage section 72 written under the control of the first write enable signal WE1 is put into the selected state by the corresponding WORD selection control, and belongs to the first pixel group PXG1 in the pixel array section 22.
  • Pixel data of each pixel is transferred from the latch storage section 72 to the output section 28 via the time code transfer section 23 .
  • the pixel data after CDS is transferred to the output section .
  • the CDS operation is not performed within the period from time t4 to t5
  • the P-phase and D-phase pixel data are transferred to the output unit 28, and the CDS operation is performed at the output unit 28.
  • the latch storage section 72 written under the control of the second write enable signal WE1 is put into the selected state by the corresponding WORD selection control, and belongs to the second pixel group PXG2 in the pixel array section 22. Pixel data of each pixel is transferred from the latch storage section 72 to the output section 28 through the time code transfer section 23 .
  • the output unit 28 performs various digital signal processing such as black level correction processing for correcting the black level, and then outputs pixel data to the outside of the imaging device 1 .
  • black level correction processing for correcting the black level
  • each pixel data in the first pixel group PXG1 is output from the imaging device 1 within the period of time ts1 to t8, and each pixel data in the second pixel group PXG2 is output within the period of time t8 to t9. is output from the imaging device 1 to .
  • FIG. 14 shows an example in which transfer of pixel data in the third pixel group PXG3 is not completed by time t10, which is the end of one frame period.
  • the next frame period starts from time t11, and during the period from time t11 to t12, similarly to time t1 to t2, the reset transistor 124 is turned on and the potential of the FD 125 becomes the reset level.
  • P-phase pixel data (more precisely, the time code corresponding to the reset level) is stored in the P-phase bit storage units 242P-1 to 242P-N in the same manner as at time t2 to t3. .
  • the pixel signal accumulated in the photodiode 121 is transferred to the FD 125 as in the time from t3 to t4.
  • the D-phase pixel data (more precisely, the time code corresponding to the pixel signal) is stored in the D-phase bit storage units 242D-1 to 242D-N.
  • the D-phase bit storage units 242D-1 to 242D-N are not updated, and the pixels stored in the previous frame are not updated. Data is kept as is.
  • D-phase pixel data is stored in the D-phase bit storage units 242D-1 to 242D-N only for the pixels belonging to the first pixel group PXG1 and the second pixel group PXG2. remembered.
  • the pixel data in the first pixel group PXG1 is transferred to the output unit 28 from time t15 to t16, and the pixel data in the second pixel group PXG2 is transferred to the output unit 28 from time t16 to t17. From time t17 to t20, the pixel data in the third pixel group PXG3 that could not be transferred within the immediately preceding frame period are transferred to the output unit .
  • each pixel in the third pixel group PXG3 is latched in the next frame period.
  • pixel data can continue to be transferred from latch storage 72 to output 28 during the next frame period.
  • the third pixel group PXG3 is for capturing a still image, for example, and it is not necessary to update the pixel data every frame period. Therefore, even if the latch storage unit 72 that stores the pixel data in the third pixel group PXG3 is not updated every frame, no problem occurs in practice.
  • the first to third pixel groups PXG1, PGX2, and PXG3 are not necessarily continuous pixel blocks, and pixels adjacent to each pixel in each pixel group belong to another pixel group.
  • the spatial resolution of the normal pixel group PXG3 is lowered. Therefore, if a pixel that does not belong to the third pixel group PXG3 exists in the region of the third pixel group PXG3, this pixel is interpolated with the pixel data of the surrounding pixels that belong to the third pixel group PXG3. is desirable.
  • Such interpolation processing is performed in the output unit 28, for example.
  • FIG. 15A, 15B, 15C and 15D are representative specific examples of interpolation processing.
  • FIG. 15A shows an example in which a pixel PX5 between four pixels PX1 to PX4 belonging to the third pixel group PXG3 does not belong to the third pixel group PXG3.
  • an interpolation process such as averaging the pixel data of the four pixels PX1 is performed to estimate the pixel data of the pixel PX5.
  • the lower right of FIG. 15A shows a 3 ⁇ 3 matrix where 1 is the pixel used for interpolation processing. More fine interpolation processing may be performed by increasing the number of rows and columns of the matrix to 4 or more and decreasing the interpolation weight (below 1) as the distance from the pixel to be interpolated increases.
  • interpolation processing may be performed using the pixel data of the pixels PX1 to PX4 of the same color arranged one pixel in the horizontal and vertical directions from the pixel PX5 to be interpolated.
  • the interpolation processing of FIG. 15B can be represented by a 5 ⁇ 5 matrix as shown in the lower right of FIG. 15B.
  • a more detailed interpolation process may be performed by setting a value less than 1 in the places described as 0 in this matrix.
  • FIG. 15C shows an example in which, for example, horizontal pixel rows that do not belong to the third pixel group PXG3 are interpolated with pixel rows of the upper and lower third pixel groups PXG3. Interpolation processing is performed using pixel data of two pixels above and below each pixel to be corrected.
  • the interpolation processing of FIG. 15C can be represented by a 1 ⁇ 3 matrix as shown in the lower right of FIG. 15C. A more detailed interpolation process may be performed by setting a value less than 1 in the places described as 0 in this matrix.
  • FIG. 15D is a modified example of FIG. 15C.
  • interpolation may be performed using the pixel data of the pixel rows with the same color above and below.
  • the interpolation process of FIG. 15D can be represented by a 1 ⁇ 5 matrix as shown in the lower right of FIG. 15D.
  • Interpolation processing can be performed on any of the first to third pixel groups PXG1, PGX2, and PXG3.
  • FIG. 16 is a diagram showing an example in which a pixel substrate (first substrate) 12 and a logic substrate (second substrate) 13 are stacked to configure the imaging device 1 .
  • the pixel substrate 12 is arranged on the light incident surface side, and the logic substrate 13 is arranged below the pixel substrate 12 .
  • the pixel substrate 12 and the logic substrate 13 are bonded by Cu—Cu bonding, vias, bumps, or the like.
  • a pixel array section 22 , a pixel bias generation section 14 , a DAC signal connection section 15 , and a pixel drive signal connection section 16 are arranged on the pixel substrate 12 .
  • the pixel bias generator 14 generates a bias voltage to be supplied to each pixel in the pixel array section 22 .
  • the DAC signal connection section 15 transmits and receives various signals to and from the DAC 25 in the logic board 13 .
  • the pixel drive signal connection sections 16 are arranged at both ends of the pixel array section 22 in the horizontal direction, and transmit/receive various signals for AD conversion to/from the logic board 13 .
  • a pixel drive circuit 24, a DAC (D/A converter) 25, a time code generation section 26, a vertical drive circuit 27, an output section 28, and a timing generation circuit 29 are formed on the logic board 13.
  • the logic board 13 of FIG. 16 shows an example in which the vertical driving circuits 27 are arranged on both sides in the horizontal direction, the vertical driving circuits 27 may be arranged only on one side as shown in FIG.
  • the pixel bias generation unit 14 in the pixel substrate 12 and the output unit 28 in the logic substrate 13 transmit and receive various signals by Cu--Cu junction or the like.
  • the DAC signal connection portion 15 in the pixel substrate 12 and the DAC 25 in the logic substrate 13 transmit and receive various signals by Cu--Cu bonding or the like. Since the reference signal generated by the DAC 25 is supplied to each pixel on the pixel substrate 12, the wiring for the reference signal on the pixel substrate 12 is arranged in a mesh pattern. In order to shorten the wiring, a plurality of vias are provided in the DAC signal connection portion 15, and the reference signal is supplied to the pixel substrate 12 through the plurality of vias. Further, the pixel driving signal connection portion 16 in the pixel substrate 12 and the pixel driving circuit 24 in the logic substrate 13 transmit and receive various signals by Cu--Cu bonding or the like.
  • the DAC signal connection portion 15 in the pixel substrate 12 and the DAC 25 in the logic substrate 13 are arranged at overlapping positions in the stacking direction, but the areas of the DAC signal connection portion 15 and the DAC 25 do not necessarily have to be the same.
  • the pixel bias generation unit 14 in the pixel substrate 12 and the output unit 28 in the logic substrate 13 may at least partially overlap in the stacking direction, and the areas of the pixel bias generation unit 14 and the output unit 28 are not necessarily limited to They do not have to be identical.
  • the pixel drive signal connection portion 16 in the pixel substrate 12 and the pixel drive circuit 24 in the logic substrate 13 may at least partially overlap in the stacking direction. are not necessarily the same.
  • the pixel circuit 41 in the frame 60 in FIG. 5 and part of the differential input circuit 61 in the comparison circuit 51 are arranged on the pixel substrate 12, and the rest is arranged on the logic substrate 13.
  • each pixel in the pixel array section 22 may detect various physical quantities such as sound pressure quantity of sound waves and biological information quantity.
  • biological information include blood pressure, blood flow, and pulse.
  • a plurality of pixel groups provided in the pixel array section 22 may have different pixel characteristics.
  • the pixel characteristics may include at least one of pixel sensitivity and a saturation amount capable of accumulating a physical quantity signal.
  • the pixel characteristics may include at least one of phase difference, brightness information, gradation information, color information, event information, environment information, biological information, and sound wave information.
  • the pixel characteristics may include the resolution of the ADC 42 provided for each pixel in at least two pixel groups.
  • the ADC 42 may have different resolutions for each pixel in the first to third pixel groups PXG1, PGX2, and PXG3 in FIG. 10A or 10B. Different resolutions result in different amounts of pixel data.
  • the pixel data of the third pixel group PXG3 can be transferred within one frame period. Even if it cannot be completed, according to the present embodiment, pixel data can be continuously transferred within the next frame period, so the resolution of the ADC 42 can be set individually for each pixel group.
  • the pixel characteristic may be the storage capacity of the latch storage unit 72 in each pixel.
  • the storage capacities of the latch storage units 72 of the pixels of the first to third pixel groups PXG1, PGX2, and PXG3 in FIG. 10A or 10B may be different.
  • the resolution of the ADC 42 increases, the amount of pixel data increases, so it is necessary to increase the storage capacity of the latch storage unit 72 as well.
  • the exposure time is long, the amount of pixel data increases, so it is necessary to increase the storage capacity of the latch storage unit 72 .
  • a plurality of pixel groups provided in the pixel array section 22 may have different signal detection periods.
  • the signal detection period may include at least one of exposure time and signal readout time.
  • the exposure time of each pixel belonging to the first to third pixel groups PXG1, PGX2, and PXG3 in the pixel array section 22 of FIG. 10A or FIG. The time may be different for each pixel group.
  • latch storage for storing AD-converted pixel data is performed for each pixel group. It is possible to control whether or not the section 72 is updated. As a result, for a pixel group whose pixel data cannot be completely transferred to the output unit 28 within one frame period, the latch storage unit 72 is not updated, and pixel data is continuously transferred within the next frame period. It can be performed. Therefore, the pixel characteristics of the plurality of pixel groups in the pixel array section 22 can be made different, and the signal detection periods can be made different, while the pixel data output period can be optimized for each pixel group.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 18 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a driving system control unit 12010, a body system control unit 12020, a vehicle exterior information detection unit 12030, a vehicle interior information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (Interface) 12053 are illustrated as the functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • the body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on information on the inside and outside of the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation of vehicles, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, etc. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation of vehicles, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, etc. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation of vehicles, follow-up driving based on inter-vehicle distance, vehicle speed
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12030 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 19 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 has imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose, side mirrors, rear bumper, back door, and windshield of the vehicle 12100, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • the imaging unit 12105 provided above the windshield in the passenger compartment is mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 19 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided on the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the traveling path of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the obstacle is detected through the audio speaker 12061 and the display unit 12062. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 and the like among the configurations described above.
  • the solid-state imaging device 1 of the present disclosure can be applied to the imaging unit 12031 .
  • this technique can take the following structures. (1) at least two groups of pixels each detecting a physical quantity; a storage unit that stores data corresponding to physical quantities detected by individual pixels in the pixel group; A physical quantity detection device, comprising: a storage control unit that controls storage of the data in the storage unit and controls whether or not to update the data stored in the storage unit for each pixel group. (2) The physical quantity detection device according to (1), wherein the storage unit is an analog memory or a digital memory. (3) an AD converter that has the storage unit and converts the physical quantity signal into a digital signal by comparing the physical quantity signal detected for each pixel in the pixel group with a reference signal; The physical quantity detection device according to (1) or (2).
  • the physical quantity detection device (4) a time code generator that generates a time code that changes with time; a reference signal generator that generates the reference signal whose voltage level changes with time;
  • the physical quantity detection device wherein the storage unit stores the time code according to timing at which the time code and the reference signal match.
  • all pixels in the two pixel groups detect the physical quantity at the same timing every predetermined period;
  • the storage control unit stores, among the at least two pixel groups, pixel groups in which data in the storage unit of all corresponding pixels within the predetermined period cannot be output in the storage unit during the next predetermined period.
  • the physical quantity detection device according to any one of (1) to (4), which holds the obtained data without updating.
  • the physical quantity detection device (6) The physical quantity detection device according to (5), wherein the predetermined period is a period of a vertical synchronization signal. (7) The physical quantity detection device according to any one of (1) to (6), wherein the at least two pixel groups have different pixel characteristics. (8) The physical quantity detection device according to (7), wherein the pixel characteristics include at least one of pixel sensitivity and a saturation amount capable of accumulating a physical quantity signal. (9) The physical quantity detection device according to (7), wherein the pixel characteristics include at least one of phase difference, luminance information, gradation information, color information, event information, environment information, biological information, and sound wave information.
  • the physical quantity detection device (10) The physical quantity detection device according to (7), wherein the pixel characteristics include resolution of an AD converter provided for each pixel in the at least two pixel groups. (11) The physical quantity detection device according to (7), wherein the pixel characteristics include the storage capacity of the storage unit. (12) The physical quantity detection device according to any one of (1) to (11), wherein the at least two pixel groups have different signal detection periods. (13) The physical quantity detection device according to (12), wherein the signal detection period includes at least one of exposure time and signal readout time. (14) Any one of (1) to (13), comprising an interpolation processing unit that interpolates the physical quantity of a pixel not included in the pixel group with the physical quantity of the pixel in the pixel group located around the pixel. 1.
  • the physical quantity detection device according to item 1.
  • a pixel array section having a plurality of pixels divided into the at least two pixel groups; a plurality of control wirings for controlling readout of all pixels in the pixel array section;
  • the plurality of control wirings are arranged in a region of all pixels in the pixel array section;
  • the physical quantity detection device according to (15), wherein each pixel in the pixel array section is connected to one of the plurality of control wirings via the contact.
  • the physical quantity detection device according to any one of (1) to (16), wherein the physical quantity includes at least one of light intensity, sound pressure of sound waves, and amount of biological information. (18) the physical quantity includes light intensity; Any one of (1) to (17), wherein the at least two pixel groups include at least one of a region for capturing a still image, a region for capturing a moving image, and a region for detecting an image plane phase difference. 1. The physical quantity detection device according to item 1.
  • a pixel array section having a plurality of pixels, the plurality of pixels being divided into at least two pixel groups; an AD converter provided for each pixel for analog-to-digital conversion of pixel signals; a time code generator that generates a time code that changes with time; a reference signal generator that generates a reference signal whose voltage level changes over time; a signal processing unit that performs signal processing on pixel data output from the AD converter for each pixel,
  • the AD converter has a storage unit that stores the time code corresponding to the pixel signal by comparing the pixel signal with the reference signal,
  • the imaging apparatus further comprising a storage control unit that controls storage of the time code in the storage unit and controls whether or not the time code stored in the storage unit is updated for each pixel group.
  • the storage control section stores the corresponding time data in the storage section within the next vertical synchronization period.
  • Imaging device 11
  • Semiconductor substrate 12
  • Pixel substrate 13
  • Pixel bias generator 15
  • DAC signal connection 16
  • Pixel drive signal connection 20
  • Cluster 21 Pixel 22
  • Pixel array 23
  • Time code transfer section 24
  • pixel drive circuit 26
  • time code generation section 27
  • vertical drive circuit 28
  • 29 timing generation circuit 41
  • pixel circuit, 42 AD converter
  • 51 comparison circuit 52
  • data storage section 60 frame, 61 difference dynamic input circuit, 62 voltage conversion circuit, 63 positive feedback circuit
  • 71 latch control circuit 72 latch storage section, 121 photodiode, 122 discharge transistor, 123 transfer transistor, 124 reset transistor, 202 P-N P phase bit storage section, 241D D-phase latch control unit, 241D latch control unit, 241P P-phase latch control unit, 241P latch control unit, 242 bit storage unit, 242D-1 D-phase bit storage unit, 242D-N D-phase bit storage unit, 242P P-phase bit Storage unit, 242P-1 P-phase bit storage unit, 242

Landscapes

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Abstract

［課題］画素データの転送が間に合わないという不具合を防止する。 ［解決手段］物理量検出装置は、それぞれが物理量を検出する少なくとも２つの画素群と、個々の前記画素群内の画素で検出された物理量に応じたデータを記憶する記憶部と、前記記憶部に前記データを記憶する制御を行うとともに、前記記憶部に記憶された前記データを更新するか否かを前記画素群ごとに制御する記憶制御部と、を備える。

Description

物理量検出装置及び撮像装置
　本開示は、物理量検出装置及び撮像装置に関する。
　画素ごとに光電変換された画素信号を、画素ごとにアナログ－デジタル変換（以下、ＡＤ変換）を行うＡＤ変換器（以下、ＡＤＣ）を有する画素ＡＤＣ方式の撮像装置が知られている（特許文献１参照）。画素ＡＤＣ方式の撮像装置では、画素ごとに、ＡＤＣと、ＡＤ変換された画素データを記憶する記憶部とを設けるのが一般的である。
国際公開１６／１３６４４８号
　画素ＡＤＣ方式の撮像装置では、各画素でＡＤ変換された画素データを出力部に転送する。画素データの転送は、垂直同期期間内、すなわち１フレーム期間内に行う必要がある。しかしながら、画素数が多くなったり、フレームレートが高速化すると、ＡＤ変換された画素データを１フレーム期間内に出力部に転送しきれなくなり、撮像画像の画質が低下するなどの不具合が生じるおそれがある。
　最近では、画素アレイ部内の各画素を、撮像目的以外（例えば、種々の物理量の検出など）にも用いる場合がある。また、撮像目的であっても、動画撮像と静止画撮像では、必要とされるフレームレートや解像度が異なる。１フレーム期間に画像データの転送が間に合わなくなると、物理量を正常に検出できない等の不具合が生じる。
　そこで、本開示では、画素データの転送が間に合わないという不具合を防止可能な物理量検出装置及び撮像装置を提供するものである。
　上記の課題を解決するために、本開示によれば、それぞれが物理量を検出する少なくとも２つの画素群と、
　個々の前記画素群内の画素で検出された物理量に応じたデータを記憶する記憶部と、
　前記記憶部に前記データを記憶する制御を行うとともに、前記記憶部に記憶された前記データを更新するか否かを前記画素群ごとに制御する記憶制御部と、を備える、物理量検出装置が提供される。
　前記記憶部は、アナログメモリ又はデジタルメモリであってもよい。
　前記記憶部を有し、個々の前記画素群内の画素ごとに検出された物理量信号と参照信号とを比較することにより、前記物理量信号をデジタル信号に変換するＡＤ変換器を備えてもよい。
　時間とともに変化する時刻コードを生成する時刻コード発生部と、
　時間とともに電圧レベルが変化する前記参照信号を生成する参照信号生成部と、を備え、
　前記記憶部は、前記時刻コードと前記参照信号とが一致するタイミングに応じた前記時刻コードを記憶してもよい。
　前記２つの画素群内の全画素は、所定の期間ごとに同じタイミングで前記物理量を検出し、
　前記記憶制御部は、前記少なくとも２つの画素群のうち、前記所定の期間内に対応する全画素の前記記憶部内のデータを出力できない画素群については、次の所定の期間に前記記憶部に記憶されたデータを更新せずに保持してもよい。
　前記所定の期間は、垂直同期信号の周期であってもよい。
　前記少なくとも２つの画素群は、それぞれ異なる画素特性を有してもよい。
　前記画素特性は、画素の感度と、物理量信号を蓄積可能な飽和量との少なくとも一方を含んでもよい。
　前記画素特性は、位相差、輝度情報、階調情報、色情報、イベント情報、環境情報、生体情報、及び音波情報の少なくとも一つを含んでもよい。
　前記画素特性は、前記少なくとも２つの画素群内の画素ごとに設けられるＡＤ変換器の分解能を含んでもよい。
　前記画素特性は、前記記憶部の記憶容量を含んでもよい。
　前記少なくとも２つの画素群は、それぞれ異なる信号検出期間を有してもよい。
　前記信号検出期間は、露光時間及び信号読出し時間の少なくとも一方を含んでもよい。　
　前記画素群に含まれない画素の物理量を、当該画素の周囲に位置する前記画素群内の画素の物理量にて補間する補間処理部を備えてもよい。
　前記少なくとも２つの画素群に分けられる複数の画素を有する画素アレイ部と、
　前記画素アレイ部内の全画素の読み出しを制御する複数の制御配線と、
　前記画素アレイ部内の各画素が属する前記画素群に合わせて、各画素と対応する制御配線とを接続するコンタクトと、を備えてもよい。
　前記複数の制御配線は、前記画素アレイ部内の全画素の領域に配置され、
　前記画素アレイ部内の各画素は、前記複数の制御配線のうちいずれか一つに前記コンタクトを介して接続されてもよい。
　前記物理量は、光強度、音波の音圧、及び生体情報量の少なくとも一つを含んでもよい。
　前記物理量は、光強度を含み、
　前記少なくとも２つの画素群は、静止画画像を撮像する領域と、動画を撮像する領域と、像面位相差を検出する領域との少なくとも一つを含んでもよい。
　本開示によれば、複数の画素を有し、前記複数の画素が少なくとも２つの画素群に分けられる画素アレイ部と、
　画素ごとに設けられ、画素信号をアナログ－デジタル変換するＡＤ変換器と、
　時間とともに変化する時刻コードを生成する時刻コード発生部と、
　時間とともに電圧レベルが変化する参照信号を生成する参照信号生成部と、
　画素ごとの前記ＡＤ変換器から出力された画素データに対して信号処理を行う信号処理部と、を備え、
　前記ＡＤ変換器は、前記画素信号を前記参照信号と比較することにより、前記画素信号に応じた前記時刻コードを記憶する記憶部を有し、
　前記記憶部に前記時刻コードを記憶する制御を行うとともに、前記記憶部に記憶された前記時刻コードを更新するか否かを前記画素群ごとに制御する記憶制御部をさらに備える、撮像装置が提供される。
　前記記憶制御部は、垂直同期期間内に全画素の画素データを前記信号処理部に転送できなかった画素群については、次の垂直同期期間内に、対応する前記記憶部内の前記時刻コードを更新せずに保持してもよい。
本開示に係る固体撮像装置の概略構成を示す図。 画素の詳細構成例を示すブロック図。 比較回路の詳細構成例を示すブロック図。 比較回路の動作中の各信号の遷移を表す図。 画素回路の詳細構成について説明する図。 画素の動作について説明するタイミングチャート。 時刻コード転送部とデータ記憶部のない部構成の一例を示す回路図。 Ｐ相ビット記憶部とＤ相ビット記憶部の内部構成を示す回路図。 ラッチ回路をアナログメモリで構成する例を示す回路図。 画素アレイ部内の画素群の一例を示す図。 図９Ａの一変形例を示す図。 第１画素群内の各画素の画素データの読み出し順を矢印で示す図。 第２画素群の画素データの読み出し順序を矢印で示す図。 第３画素群の画素データの読み出し順序を矢印で示す図。 図１３Ａに続く図。 図１３Ｂに続く図。 図１３Ｃに続く図。 本実施形態による撮像装置１のタイミング図。 補間処理の代表的な具体例を示す図。 補間処理の代表的な具体例を示す図。 補間処理の代表的な具体例を示す図。 補間処理の代表的な具体例を示す図。 画素基板とロジック基板を積層して撮像装置を構成する一例を示す図。 車両制御システムの概略的な構成の一例を示すブロック図。 車外情報検出部及び撮像部の設置位置の一例を示す説明図。
　以下、図面を参照して、物理量検出装置及び撮像装置の実施形態について説明する。以下では、物理量検出装置及び撮像装置の主要な構成部分を中心に説明するが、物理量検出装置及び撮像装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
　以下では、物理量検出装置の一例として、撮像装置について主に説明するが、後述するように、本開示の物理量検出装置は必ずしも撮像装置に限定されるものではない。
＜撮像装置の概略構成例＞
　図１は、本開示に係る撮像装置１の概略構成を示している。以下では、半導体基板上に形成される撮像装置１を主に説明する。この種の撮像装置１は固体撮像装置１とも呼ばれるが、以下では単に撮像装置１と呼ぶ。
　図１の撮像装置１は、半導体として例えばシリコン（Ｓｉ）を用いた半導体基板１１に、画素２１が２次元アレイ状に配列された画素アレイ部２２を有する。画素アレイ部２２には、時刻コード発生部２６で生成された時刻コードを各画素２１に転送する時刻コード転送部２３が設けられている。そして、半導体基板１１上の画素アレイ部２２の周辺には、画素駆動回路２４、ＤＡＣ（D/A Converter、参照信号生成部）２５、時刻コード発生部２６、垂直駆動回路２７、出力部２８、及びタイミング生成回路２９が形成されている。
　図２は画素アレイ部２２内の２次元アレイ状に配列された各画素２１の構成を示すブロック図である。各画素２１は、図２に示すように、画素回路４１とＡＤＣ４２を有する。各画素２１は、画素内の受光素子（例えば、フォトダイオード）で受光した光量に応じた電荷信号を生成し、デジタルの画素信号に変換して出力する。
　図１の画素駆動回路２４は、画素２１内の画素回路４１（図２）を駆動する。ＤＡＣ２５は、時間経過に応じてレベル（電圧）が単調減少するスロープ信号である参照信号（基準電圧信号）ＲＥＦを生成し、各画素２１に供給する。時刻コード発生部２６は、各画素２１が、アナログの画素信号ＳＩＧをデジタルの画素信号に変換（ＡＤ変換）する際に使用される時刻コードを生成し、対応する時刻コード転送部２３に供給する。画素アレイ部２２には、複数の時刻コード発生部２６が設けられており、画素アレイ部２２内には、時刻コード発生部２６に対応する数だけ、時刻コード転送部２３が設けられている。即ち、時刻コード発生部２６と、そこで生成された時刻コードを転送する時刻コード転送部２３は、１対１に対応する。
　垂直駆動回路２７は、画素２１内で生成されたデジタルの画素信号を、タイミング生成回路２９から供給されるタイミング信号に基づいて、所定の順番で時刻コード転送部２３を通じて出力部２８に出力させる制御を行う。画素２１から出力されたデジタルの画素信号は、出力部２８から撮像装置１の外部へ出力される。出力部２８は、黒レベルを補正する黒レベル補正処理やＣＤＳ（Correlated Double Sampling；相関２重サンプリング）処理など、所定のデジタル信号処理を必要に応じて行い、その後、外部へ出力する。このように、出力部２８は、各種の演算処理や信号処理を行う機能を内蔵している。
　タイミング生成回路２９は、各種のタイミング信号を生成するタイミングジェネレータなどを有し、生成した各種のタイミング信号を、画素駆動回路２４、ＤＡＣ２５、垂直駆動回路２７等に供給する。
　撮像装置１は、上述した構成を備えている。なお、図１では、上述したように、撮像装置１を構成する全ての回路が、１つの半導体基板１１上に形成されるように説明したが、後述するように、撮像装置１を構成する回路を複数枚の半導体基板１１に分けて配置する構成とすることもできる。
＜画素の詳細構成例＞
　図２に示すように、画素２１は、画素回路４１とＡＤＣ（ＡＤ変換器）４２とを有する。このように、本実施形態による撮像装置１は、各画素がＡＤＣ４２を有する画素ＡＤＣ方式の撮像装置１である。
　画素回路４１は、受光した光量に応じた電荷信号をアナログの画素信号ＳＩＧとしてＡＤＣ４２に出力する。ＡＤＣ４２は、画素回路４１から供給されたアナログの画素信号ＳＩＧをデジタルの画素信号に変換する。ＡＤＣ４２は、比較回路５１とデータ記憶部５２とを有する。
　比較回路５１は、ＤＡＣ２５から供給される参照信号ＲＥＦと画素信号ＳＩＧを比較し、比較結果を表す比較結果信号として、出力信号ＶＣＯを出力する。比較回路５１は、参照信号ＲＥＦと画素信号ＳＩＧが同一（の電圧）になったとき、出力信号ＶＣＯの電位を反転させる。
　比較回路５１は、差動入力回路６１、電圧変換回路６２、及び正帰還回路（ＰＦＢ：positive feedback）６３を有する。比較回路５１の詳細な構成は、図３を参照して後述する。
　データ記憶部５２には、比較回路５１から出力信号ＶＣＯが入力される他、垂直駆動回路２７から、画素信号の書き込み動作であることを表すＷＲ信号（以下では、書き込み制御信号ＷＲともいう）、画素信号の読み出し動作であることを表すＲＤ信号（以下では、読み出し制御信号ＲＤともいう）、及び、画素信号の読み出し動作中における画素２１の読み出しタイミングを制御するＷＯＲＤ信号が、垂直駆動回路２７から供給される。また、データ記憶部５２には、時刻コード転送部２３を介して、時刻コード発生部２６で生成された時刻コードも供給される。
　データ記憶部５２は、ＷＲ信号及びＲＤ信号に基づいて、時刻コードの書き込み動作と読み出し動作を制御するラッチ制御回路（記憶制御部）７１と、時刻コードを記憶するラッチ記憶部７２とを有する。
　ラッチ制御回路７１は、時刻コードの書き込み動作においては、比較回路５１からハイレベルの出力信号ＶＣＯが入力されている間、時刻コード転送部２３から供給される、単位時間ごとに更新される時刻コードをラッチ記憶部７２に記憶させる。そして、参照信号ＲＥＦと画素信号ＳＩＧが同一（の電圧）になり、比較回路５１から供給される出力信号ＶＣＯがローレベルに反転されたとき、供給される時刻コードの書き込み（更新）を中止し、最後にラッチ記憶部７２に記憶された時刻コードをラッチ記憶部７２に保持させる。ラッチ記憶部７２に保持された時刻コードは、画素信号ＳＩＧと参照信号ＲＥＦが等しくなった時刻を表しており、画素信号ＳＩＧがその時刻の基準電圧であったことを示すデータ、即ち、デジタル化された光量値を表す。
　参照信号ＲＥＦの掃引が終了し、画素アレイ部２２内の全ての画素２１のラッチ記憶部７２に時刻コードが保持された後、画素２１の動作が、書き込み動作から読み出し動作に変更される。
　ラッチ制御回路７１は、時刻コードの読み出し動作においては、読出し制御信号ＲＤと読み出しタイミングを制御するＷＯＲＤ信号に基づいて、画素２１が自分の読み出しタイミングとなったときに、ラッチ記憶部７２に記憶されている時刻コード（デジタルの画素信号）を、時刻コード転送部２３に出力する。時刻コード転送部２３は、供給された時刻コードを、読出し方向（図１の出力部２８に向かう列方向（垂直方向））に順次転送し、出力部２８に供給する。時刻コード転送部２３は、隣接して配置された複数の画素を含むクラスタを単位として、時刻コードを転送する場合もある。
＜比較回路の構成例＞
　図３は、図２に示す比較回路５１内の差動入力回路６１、電圧変換回路６２、及び正帰還回路６３の詳細構成を示す回路図である。
　差動入力回路６１は、画素２１内の画素回路４１から出力された画素信号ＳＩＧと、ＤＡＣ２５から出力された参照信号ＲＥＦとを比較し、画素信号ＳＩＧが参照信号ＲＥＦよりも高いときに所定の信号（電流）を出力する。
　差動入力回路６１は、差動対となるトランジスタ８１及び８２、カレントミラーを構成するトランジスタ８３及び８４、入力バイアス電流Ｖｂに応じた電流ＩＢを供給する定電流源としてのトランジスタ８５、並びに、差動入力回路６１の出力信号ＨＶＯを出力するトランジスタ８６を有する。
　トランジスタ８１、８２、及び８５は、ＮＭＯＳ（Negative Channel MOS）トランジスタであり、トランジスタ８３、８４、及び８６は、ＰＭＯＳ（Positive Channel MOS）トランジスタである。
　差動対となるトランジスタ８１及び８２のうち、トランジスタ８１のゲートには、ＤＡＣ２５から出力された参照信号ＲＥＦが入力され、トランジスタ８２のゲートには、画素２１内の画素回路４１から出力された画素信号ＳＩＧが入力される。トランジスタ８１と８２のソースは、トランジスタ８５のドレインと接続され、トランジスタ８５のソースは、所定の電圧ＶＳＳ（ＶＳＳ＜ＶＤＤ２＜ＶＤＤ１）に接続されている。
　トランジスタ８１のドレインは、カレントミラー回路を構成するトランジスタ８３及び８４のゲート及びトランジスタ８３のドレインと接続され、トランジスタ８２のドレインは、トランジスタ８４のドレイン及びトランジスタ８６のゲートと接続されている。トランジスタ８３、８４、及び８６のソースは、第１電源電圧ＶＤＤ１に接続されている。
　電圧変換回路６２は、例えば、ＮＭＯＳ型のトランジスタ９１を有する。トランジスタ９１のドレインは、差動入力回路６１のトランジスタ８６のドレインと接続され、トランジスタ９１のソースは、正帰還回路６３内の所定の接続点に接続され、トランジスタ９１のゲートは、バイアス電圧ＶＢＩＡＳのノードに接続されている。
　差動入力回路６１を構成するトランジスタ８１～８６は、第１電源電圧ＶＤＤ１までの高電圧で動作する回路であり、正帰還回路６３は、第１電源電圧ＶＤＤ１よりも低い第２電源電圧ＶＤＤ２で動作する回路である。電圧変換回路６２は、差動入力回路６１から入力される出力信号ＨＶＯを、正帰還回路６３が動作可能な低電圧の信号（変換信号）ＬＶＩに変換して、正帰還回路６３に供給する。
　バイアス電圧ＶＢＩＡＳは、低電圧で動作する正帰還回路６３の各トランジスタ１０１～１０５を破壊しない電圧に変換する電圧であれば良い。例えば、バイアス電圧ＶＢＩＡＳは、正帰還回路６３の第２電源電圧ＶＤＤ２と同じ電圧（ＶＢＩＡＳ＝ＶＤＤ２）とすることができ、ＶＢＩＡＳ＝ＶＤＤ２としても同様の電圧変換効果を得られる
　正帰還回路６３は、差動入力回路６１からの出力信号ＨＶＯを第２電源電圧ＶＤＤ２に対応する信号に変換した変換信号ＬＶＩに基づいて、画素信号ＳＩＧが参照信号ＲＥＦよりも高いときに反転する比較結果信号を出力する。また、正帰還回路６３は、比較結果信号として出力する出力信号ＶＣＯが反転するときの遷移速度を高速化する。
　正帰還回路６３は、５つのトランジスタ１０１～１０７を有する。ここで、トランジスタ１０１、１０２、１０４、及び１０５は、ＰＭＯＳトランジスタであり、トランジスタ１０３、１０６、及び１０７は、ＮＭＯＳトランジスタである。
　電圧変換回路６２の出力端であるトランジスタ９１のソースは、トランジスタ１０２及び１０３のドレインと、トランジスタ１０４及び１０６のゲートに接続されている。トランジスタ１０１及び１０４のソースは、第２電源電圧ＶＤＤ２に接続され、トランジスタ１０１のドレインは、トランジスタ１０２のソースと接続され、トランジスタ１０２のゲートは、正帰還回路６３の出力端でもあるトランジスタ１０５及び１０７のドレインと接続されている。トランジスタ１０３、１０６、及び１０７のソースは、所定の電圧ＶＳＳに接続されている。トランジスタ１０１のゲートには初期化信号ＩＮＩ２が供給され、トランジスタ１０３のゲートには初期化信号ＩＮＩが供給される。
　トランジスタ１０５及び１０７のゲートには、後述する複数のライトイネーブル信号ＷＥ１～ＷＥ３のいずれか一つが接続されている。後述するように、画素アレイ部２２内の各画素は、複数の画素群のいずれかに属しており、画素群ごとに別個にライトイネーブル信号を有する。各画素の正帰還回路６３は、対応するライトイネーブル信号がイネーブル状態（例えばローレベル）のときに、有効なＶＣＯ信号を出力する。よって、対応するライトイネーブル信号がイネーブル状態でない場合は、正帰還回路６３からは有効なＶＣＯ信号が出力されないため、後段のラッチ記憶部７２に画素データに対応する時刻コードが記憶されない。
　以上のように構成される比較回路５１の動作について説明する。図４は、比較回路５１の動作中の各信号の遷移を表す図である。なお、図４において“Ｇ８６”はトランジスタ８６のゲート電位を表している。
　まず、参照信号ＲＥＦが、全ての画素２１の画素信号ＳＩＧよりも高い電圧に設定されるとともに、初期化信号ＩＮＩおよび，図示しない初期化信号ＩＮＩ２がハイレベルにされて、比較回路５１が初期化される。
　より具体的には、図３のトランジスタ８１のゲートには参照信号ＲＥＦが、トランジスタ８２のゲートには画素信号ＳＩＧが印加される。参照信号ＲＥＦの電圧が、画素信号ＳＩＧの電圧よりも高い電圧の時は電流源となるトランジスタ８５のドレイン－ソース間の電流のほとんどがトランジスタ８１を経由してダイオード接続されたトランジスタ８３に流れる。トランジスタ８３と共通のゲートを持つトランジスタ８４のチャネル抵抗は十分低くなり、トランジスタ８６のゲートをほぼ第１電源電圧ＶＤＤ１レベルに保ち、トランジスタ８６は遮断される。したがって、電圧変換回路６２のトランジスタ９１が導通していたとしても、充電回路としての正帰還回路６３が変換信号ＬＶＩを充電することは無い。一方、正帰還回路６３には、初期化信号ＩＮＩとしてハイレベルの信号が供給されることから、トランジスタ１０３は導通し、正帰還回路６３は変換信号ＬＶＩを放電する。このとき、初期化信号ＩＮＩ２はハイレベルであり、トランジスタ１０１は遮断するので、正帰還回路６３がトランジスタ１０２を介して変換信号ＬＶＩを充電することもない。その結果、変換信号ＬＶＩは、所定の電圧ＶＳＳレベルまで放電され、正帰還回路６３は、インバータを構成するトランジスタ１０４と１０６によってハイレベルの出力信号ＶＣＯを出力し、比較回路５１が初期化される。初期化の後、初期化信号ＩＮＩ、ＩＮＩ２はともにローレベルにされて、トランジスタ１０３はオフし、参照信号ＲＥＦの掃引が開始される。
　参照信号ＲＥＦが画素信号ＳＩＧよりも高い電圧の期間では、トランジスタ８６はオフとなるため遮断され、出力信号ＶＣＯはハイレベルの信号となるので、トランジスタ１０２もオフとなり遮断される。トランジスタ１０３も、初期化信号ＩＮＩはローレベルとなっているため遮断される。変換信号ＬＶＩは、高インピーダンス状態のまま所定の電圧ＶＳＳを保ち、ハイレベルの出力信号ＶＣＯが出力される。
　参照信号ＲＥＦが画素信号ＳＩＧよりも低くなると、電流源のトランジスタ８５の出力電流はトランジスタ８１を流れなくなり、トランジスタ８３と８４のゲート電位は上昇して、トランジスタ８４のチャネル抵抗は高くなる。そこに、トランジスタ８２を介して流れ込む電流が、電圧降下を起こしてトランジスタ８６のゲート電位を下げ、トランジスタ９１が導通する。トランジスタ８６から出力された出力信号ＨＶＯは、電圧変換回路６２のトランジスタ９１によって変換信号ＬＶＩに変換され、正帰還回路６３に供給される。充電回路としての正帰還回路６３は、変換信号ＬＶＩを充電し、電位を低電圧ＶＳＳから第２電源電圧ＶＤＤ２へ近づけてゆく。
　そして、変換信号ＬＶＩの電圧が、トランジスタ１０４と１０６を有するインバータの閾値電圧を超えると、出力信号ＶＣＯはローレベルとなり、トランジスタ１０２が導通する。トランジスタ１０１も、ローレベルの初期化信号ＩＮＩが印加されているため導通しており、正帰還回路６３は、トランジスタ１０１と１０２を介して、変換信号ＬＶＩを急速に充電し、電位を第２電源電圧ＶＤＤ２まで一気に持ち上げる。
　電圧変換回路６２のトランジスタ９１は、ゲートにバイアス電圧ＶＢＩＡＳが印加されているので、変換信号ＬＶＩの電圧が、バイアス電圧ＶＢＩＡＳからトランジスタの閾値だけ下がった電圧値に到達すれば遮断する。トランジスタ８６が導通したままだとしても、それ以上に変換信号ＬＶＩを充電することは無く、電圧変換回路６２は、電圧クランプ回路としても機能する。
　トランジスタ１０２の導通による変換信号ＬＶＩの充電は、そもそもが変換信号ＬＶＩがインバータ閾値まで上昇してきたことを発端とし、その動きを加速する正帰還動作である。差動入力回路６１の電流源であるトランジスタ８５は、撮像装置１で並列同時に動作する回路数が膨大であることから１回路あたりの電流がきわめて僅かな電流に設定される。さらに、参照信号ＲＥＦは、時刻コードが切り替わる単位時間に変化する電圧がＡＤ変換のＬＳＢステップとなるために極めて緩慢に掃引される。従って、トランジスタ８６のゲート電位の変化も緩慢であり、それによって駆動されるトランジスタ８６の出力電流の変化も緩慢である。しかし、その出力電流で充電される変換信号ＬＶＩに、後段から正帰還をかけることで、出力信号ＶＣＯは十分急速に遷移することができる。望ましくは、出力信号ＶＣＯの遷移時間は、時刻コードの単位時間の数分の１であり、典型例としては１ｎｓ以下である。本開示の比較回路５１は、電流源のトランジスタ８５に、例えば０．１ｕＡの僅かな電流を設定しただけで、この出力遷移時間を達成することができる。
＜画素回路の詳細構成例＞
　図５を参照して、画素回路４１の詳細構成について説明する。
　図５は、図３に示した比較回路５１に、画素回路４１の詳細を追加して示した回路図である。
　画素回路４１は、光電変換素子としてのフォトダイオード（ＰＤ）１２１、排出トランジスタ１２２、転送トランジスタ１２３、リセットトランジスタ１２４、及び、ＦＤ（浮遊拡散層）１２５を有する。画素回路４１用の接地ノードＶＳＳ’は、比較回路５１内の差動入力回路６１と正帰還回路６３の接地ノードＶＳＳとは分離して設けられる。
　排出トランジスタ１２２は、露光期間を調整する場合に使用される。具体的には、露光期間を任意のタイミングで開始したいときに排出トランジスタ１２２をオンさせると、それまでの間にフォトダイオード１２１に蓄積されていた電荷が排出されるので、排出トランジスタ１２２がオフされた以降から、露光期間が開始されることになる。
　転送トランジスタ１２３は、フォトダイオード１２１で生成された電荷をＦＤ１２５に転送する。リセットトランジスタ１２４は、ＦＤ１２５に保持されている電荷をリセットする。ＦＤ１２５は、差動入力回路６１のトランジスタ８２のゲートに接続されている。これにより、差動入力回路６１のトランジスタ８２は、画素回路４１の増幅トランジスタとしても機能する。
　リセットトランジスタ１２４のソースは、差動入力回路６１のトランジスタ８２のゲート、及び、ＦＤ１２５に接続されており、リセットトランジスタ１２４のドレインは、トランジスタ８２のドレインと接続されている。したがって、ＦＤ１２５の電荷をリセットするための固定のリセット電圧がない。これは、差動入力回路６１の回路状態を制御することで、ＦＤ１２５をリセットするリセット電圧を、参照信号ＲＥＦを用いて任意に設定可能であるためである。
＜画素部タイミングチャート＞
　図６のタイミングチャートを参照して、図５の画素回路４１と比較回路５１を有する画素２１の動作について説明する。
　初めに、時刻ｔ１において、参照信号ＲＥＦが、それまでのスタンバイ電圧Ｖｓｔｂから、ＦＤ１２５の電荷をリセットするリセット電圧Ｖｒｓｔに設定され、リセットトランジスタ１２４がオンされることにより、ＦＤ１２５の電荷がリセットされる。また、時刻ｔ１では、正帰還回路６３のトランジスタ１０１と１０３のゲートに供給される初期化信号ＩＮＩと図示しない初期化信号ＩＮＩ２がハイレベルに設定され、正帰還回路６３が初期状態に設定される。
　時刻ｔ２において、参照信号ＲＥＦが所定の電圧Ｖｕに変化し、参照信号ＲＥＦと画素信号ＳＩＧの比較（参照信号ＲＥＦの掃引）が開始される。この時点では、参照信号ＲＥＦが画素信号ＳＩＧよりも大きいため出力信号ＶＣＯはハイレベルになる。
　参照信号ＲＥＦと図示しない画素信号ＳＩＧが同一となったと判定された時刻ｔ３において、出力信号ＶＣＯが反転（ローレベルに遷移）される。出力信号ＶＣＯが反転されると、上述したように正帰還回路６３によって出力信号ＶＣＯの反転が高速化される。また、データ記憶部５２は、出力信号ＶＣＯが反転した時点の時刻データ（Ｎビットの時刻コードＤＡＴＡ［１］～ＤＡＴＡ［Ｎ］）を保持する。
　信号書き込み期間が終了し、かつ、信号読み出し期間の開始時刻である時刻ｔ４において、比較回路５１のトランジスタ８１のゲートに供給する参照信号ＲＥＦの電圧が、トランジスタ８１がオフするレベル（スタンバイ電圧Ｖｓｔｂ）まで引き下げられる。これにより、信号読み出し期間中の比較回路５１の消費電流が抑制される。
　時刻ｔ５において、読み出しタイミングを制御するＷＯＲＤ信号がハイレベルとなり、保持されたＮビットの時刻コードＤＡＴＡ［１］～ＤＡＴＡ［Ｎ］が、データ記憶部５２のラッチ制御回路７１から出力される。ここで取得される時刻コードは、ＣＤＳ（Correlated Double Sampling；相関２重サンプリング）処理する際のリセットレベルのＰ相データとなる。
　時刻ｔ６において、参照信号ＲＥＦが所定の電圧Ｖｕまで持ち上げられるともに、トランジスタ１０１と１０３のゲートに供給される初期化信号ＩＮＩ、ＩＮＩ２がハイレベルに設定され、正帰還回路６３が再び初期状態に設定される。
　時刻ｔ７において、ハイレベルの転送信号ＴＸにより画素回路４１の転送トランジスタ１２３がオンされ、フォトダイオード１２１に蓄積された電荷がＦＤ１２５に転送される。
　初期化信号ＩＮＩと図示しない初期化信号ＩＮＩ２がローレベルに戻された後、参照信号ＲＥＦと画素信号ＳＩＧの比較（参照信号ＲＥＦの掃引）が開始される。この時点では、参照信号ＲＥＦが画素信号ＳＩＧよりも大きいため出力信号ＶＣＯはハイレベルとなっている。
　そして、参照信号ＲＥＦと図示しない画素信号ＳＩＧが同一となったと判定された時刻ｔ８において、出力信号ＶＣＯが反転（ローレベルに遷移）される。出力信号ＶＣＯが反転されると、正帰還回路６３によって出力信号ＶＣＯの反転が高速化される。また、データ記憶部５２には、出力信号ＶＣＯが反転した時点の時刻データ（Ｎビットの時刻コードＤＡＴＡ［１］～ＤＡＴＡ［Ｎ］）が保持（記憶）される。
　信号書き込み期間が終了し、かつ、信号読み出し期間の開始時刻である時刻ｔ９において、比較回路５１のトランジスタ８１のゲートに供給する参照信号ＲＥＦの電圧が、トランジスタ８１がオフするレベル（スタンバイ電圧Ｖｓｔｂ）まで引き下げられる。これにより、信号読み出し期間中の比較回路５１の消費電流が抑制される。
　時刻ｔ１０において、読み出しタイミングを制御するＷＯＲＤ信号がハイレベルとなり、保持（記憶）されたＮビットの時刻コードＤＡＴＡ［１］～ＤＡＴＡ［Ｎ］が、データ記憶部５２のラッチ制御回路７１から出力される。ここで取得される時刻コードは、ＣＤＳ処理する際の信号レベルのＤ相データとなる。時刻ｔ１１は、上述した時刻ｔ１と同じ状態であり、次の１Ｖ（１垂直走査期間）の駆動となる。
　以上の画素２１の駆動によれば、最初に、リセットレベルのＰ相データが取得された後、読み出され、次に、信号レベルのＤ相データが取得されて、読み出される。
　以上の動作により、撮像装置１の画素アレイ部２２の各画素２１は、全画素同時にリセットし、かつ、全画素同時に露光するグローバルシャッタ動作が可能である。全画素が同時に露光及び読み出しを行うことが出来るので、通常、画素内に設けられる、電荷が読み出されるまでの間、電荷を保持する保持部が不要である。また、画素２１の構成では、カラム並列読み出し型の撮像装置１で必要であった、画素信号ＳＩＧを出力する画素を選択するための選択トランジスタ等も不要である。
　図６を参照して説明した画素２１の駆動では、排出トランジスタ１２２が常にオフに制御されていた。しかし、図６において破線で示されるように、所望の時刻で、排出信号ＯＦＧをハイレベルに設定して排出トランジスタ１２２を一旦オンさせた後、オフさせることにより、任意の露光期間を設定することも可能である。
＜データ記憶部と時刻コード転送部＞
　図７は、時刻コード転送部２３とデータ記憶部５２の具体的な構成を示す回路図である。時刻コード転送部２３は、Ｎビットの時刻コードＤＡＴＡ［１］～ＤＡＴＡ［Ｎ］に対応するＮ個のシフトレジスタ３４１－１～３４１－Ｎと、クロック供給回路３４２とを有する。Ｎ個のシフトレジスタ３４１－１～３４１－Ｎのそれぞれは、複数のＤ－Ｆ／Ｆ（Ｄ－フリップフロップ）３５１からなる。クロック供給回路３４２は、シフトレジスタ３４１の各Ｄ－Ｆ／Ｆ３５１のクロック入力に、クロック信号ＣＬＫを供給する。上述したように、隣接する複数の画素２１を含むクラスタ単位で時刻コードの転送を行う場合、時刻コード転送部２３内のシフトレジスタ３４１は、クラスタの数に応じた数のＤ－Ｆ／Ｆ３５１を有する。
　データ記憶部５２内のラッチ制御回路７１は、Ｐ相データ用のＰ相ラッチ制御部２４１Ｐと、Ｄ相データ用のＤ相ラッチ制御部２４１Ｄと、Ｎ個の双方向バッファ回路３７１－１～３７１－Ｎとを有する。また、データ記憶部５２内のラッチ記憶部７２は、Ｐ相データ用のＰ相ビット記憶部２４２Ｐ－１～２４２Ｐ－Ｎと、Ｄ相データ用のＤ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎとを有する。
　Ｎ個の双方向バッファ回路３７１－１～３７１－Ｎは、時刻コード転送部２３のＮ個のシフトレジスタ３４１－１～３４１－Ｎに１対１に対応して設けられている。双方向バッファ回路３７１は、対応するシフトレジスタ３４１内の１つのＤ－Ｆ／Ｆ３５１と接続されている。
　双方向バッファ回路３７１－Ｎ（０＜ｎ＜Ｎ＋１）のバッファ回路３８１には、時刻コードの書き込み動作においてハイレベルとなる書き込み制御信号ＷＲが供給され、インバータ回路３８２には、時刻コードの読み出し動作においてハイレベルとなる読み出し制御信号ＲＤが供給される。双方向バッファ回路３７１－Ｎは、書き込み制御信号ＷＲと読み出し制御信号ＲＤに基づいて、Ｐ相ビット記憶部２４２Ｐ－１～２４２Ｐ－ＮとＤ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎに対する時刻コードの書き込み動作と読み出し動作を切り替える。
　また、データ記憶部５２は、２個のＡＮＤ回路５６１Ｐ及び５６１Ｄを有する。ＡＮＤ回路５６１Ｐ及び５６１Ｄの２入力の一方には、比較回路５１から出力される出力信号ＶＣＯが入力される。ＡＮＤ回路５６１Ｐの２入力の他方には、Ｐ相データのＡＤ変換期間中にハイレベルとなるＰ相選択信号Ｐ＿ＯＰが入力され、ＡＮＤ回路５６１Ｄの２入力の一方には、Ｄ相データのＡＤ変換期間中にハイレベルとなるＤ相選択信号Ｄ＿ＯＰが入力される。
　Ｐ相ラッチ制御部２４１ＰとＤ相ラッチ制御部２４１Ｄのそれぞれは、直列接続された２個のインバータ２８１及び２８２と、直列接続されたＮＯＲ回路２８３及びインバータ２８４とを有するように構成可能である。
　データ記憶部５２のＰ相ビット記憶部２４２Ｐ－１～２４２Ｐ－ＮとＤ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎのそれぞれは、図８に示すように、スイッチ２４３と、ラッチ回路２４４とを有する。Ｐ相ビット記憶部２４２Ｐ－１～２４２Ｐ－Ｎ内のスイッチ２４３は、Ｐ相ラッチ制御部２４１Ｐ内の対応するインバータ２８４の出力により切替制御される。Ｄ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎ内のスイッチ２４３は、Ｄ相ラッチ制御部２４１Ｄ内の対応するインバータ２８４の出力により切替制御される。Ｐ相ビット記憶部２４２Ｐ－１～２４２Ｐ－Ｎ内のラッチ回路２４４は、Ｐ相ラッチ制御部２４１Ｐ内の対応するインバータ２８２の出力により、双方向バッファ回路３７１－１～３７１－Ｎから出力される時刻コードをラッチするか否かを切り替える。Ｄ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎ内のラッチ回路２４４は、Ｄ相ラッチ制御部２４１Ｄ内の対応するインバータ２８２の出力により、双方向バッファ回路３７１－１～３７１－Ｎから出力される時刻コードをラッチするか否かを切り替える。ラッチ回路２４４は、複数のトランジスタからなるＳＲＡＭ（Static Random Access Memory）等の半導体メモリで構成してもよい。この場合、Ｐ相ラッチ制御部２４１ＰとＤ相ラッチ制御部２４１Ｄのそれぞれは、採用する半導体メモリの構成に最適な制御回路構成にする必要がある。Ｐ相ラッチ制御部２４１ＰとＤ相ラッチ制御部２４１Ｄのそれぞれは、有限の面積に収める観点から、順序回路ではなく、組み合わせ回路で組むことが望ましい。
　比較回路５１からの出力である出力信号ＶＣＯは、Ｐ相ラッチ制御部２４１ＰとＤ相ラッチ制御部２４１Ｄのそれぞれにおけるインバータ２８１とＮＯＲ回路２８３に入力され、ＮＯＲ回路２８３のもう一方の入力には、Ｐ＿ＷＯＲＤ信号、Ｄ＿ＷＯＲＤ信号が供給される。インバータ２８１の出力信号はインバータ２８２で反転されて、Ｐ相ビット記憶部２４２Ｐ－１～２４２Ｐ－Ｎ内のラッチ回路２４４のラッチ制御と、Ｄ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎ内のラッチ回路２４４のラッチ制御を行う。ＮＯＲ回路２８３の出力信号はインバータ２８４で反転されて、Ｐ相ビット記憶部２４２Ｐ－１～２４２Ｐ－Ｎ内のスイッチ２４３の切替制御と、Ｄ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎ内のスイッチ２４３のラッチ制御を行う。
　データ記憶部５２には、２個のＡＮＤ回路５６１Ｐ及び５６１Ｄが設けられている。ＡＮＤ回路５６１Ｐ及び５６１Ｄの２入力の一方には、比較回路５１から出力される出力信号ＶＣＯが入力される。ＡＮＤ回路５６１Ｐの２入力の他方には、Ｐ相データのＡＤ変換期間中にハイレベルとなるＰ相選択信号Ｐ＿ＯＰが入力され、ＡＮＤ回路５６１Ｄの２入力の一方には、Ｄ相データのＡＤ変換期間中にハイレベルとなるＤ相選択信号Ｄ＿ＯＰが入力される。
　図７のデータ記憶部５２では、最初のＰ相データのＡＤ変換期間においては、ハイレベルのＰ相選択信号Ｐ＿ＯＰとローレベルのＤ相選択信号Ｄ＿ＯＰがデータ記憶部５２に供給され、Ｐ相ビット記憶部２４２Ｐ－１～２４２Ｐ－ＮにＰ相データが記憶される。
　次のＤ相データのＡＤ変換期間においては、ローレベルのＰ相選択信号Ｐ＿ＯＰとハイレベルのＤ相選択信号Ｄ＿ＯＰがデータ記憶部５２に供給され、Ｄ相ビット記憶部２４２Ｄ－１～２４２Ｄ－ＮにＤ相データが記憶される。その後、Ｐ相データとＤ相データが、順番に、時刻コード転送部２３へ出力される。
　これにより、図７のデータ記憶部５２によれば、Ｐ相データ取得とＤ相データ取得の時間的間隔を短縮して、ＣＤＳ処理のオフセットおよび雑音相殺効果を高めることができる。また、Ｐ相データとＤ相データを、順番に、時刻コード転送部２３へ出力することで、出力部２８にＰ相データを一時記憶するメモリ部が不要になる。
　時刻コードの書き込み動作においては、ＷＯＲＤ信号が全画素でローレベルとなり、スイッチ２４３は、出力信号ＶＣＯがハイレベルのとき導通し、ローレベルのとき遮断する。ラッチ記憶部７２のフィードバック（入力Ｑに対する出力ｘＱ）は、出力信号ＶＣＯがハイレベルのとき遮断し、ローレベルのとき導通する。したがって、ラッチ記憶部７２は、出力信号ＶＣＯがハイレベルのとき、ｎビット目の時刻コードの書き込み状態（トランスペアレント）となり、出力信号ＶＣＯがローレベルのとき、双方向バッファ回路３７１－Ｎを経由して、書き込まれた時刻コードの保持状態（ラッチ状態）となる。
　時刻コードの読み出し動作においては、読み出し対象の画素２１のＰ相ラッチ制御部２４１Ｐ及びＤ相ラッチ制御部２４１ＤのみにハイレベルのＷＯＲＤ信号が供給される。出力信号ＶＣＯはローレベルとなっているので、スイッチ２４３は、ハイレベルのＷＯＲＤ信号が入力されたときのみ導通し、ラッチ記憶部７２に保持された時刻コードが、双方向バッファ回路３７１－Ｎを経由して、時刻コード転送部２３に出力される。
　参照信号ＲＥＦの掃引が行われるＡＤ変換期間中には、時刻コード転送部２３のＮ個のシフトレジスタ３４１は、時刻コード発生部２６から供給された時刻コードを、時刻コードの単位時間をクロック周期とするシフトクロックで転送する。
　時刻コードの書き込み動作においては、ハイレベルの書き込み制御信号ＷＲとローレベルの読み出し制御信号ＲＤが双方向バッファ回路３７１に供給されており、双方向バッファ回路３７１は、シフトレジスタ３４１の所定のＤ－Ｆ／Ｆ３５１から供給された時刻コードをＰ相ビット記憶部２４２Ｐ－１～２０２Ｐ－Ｎ、又はＤ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎに記憶する。
　次の時刻コードの読み出し動作においては、ローレベルの書き込み制御信号ＷＲとハイレベルの読み出し制御信号ＲＤが双方向バッファ回路３７１に供給されており、Ｐ相ビット記憶部２４２Ｐ－１～２０２Ｐ－Ｎ、又はＤ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎに記憶されている時刻コードが、双方向バッファ回路３７１を介して時刻コード転送部２３のシフトレジスタ３４１の所定のＤ－Ｆ／Ｆ３５１に供給される。シフトレジスタ３４１は、各段のＤ－Ｆ／Ｆ３５１に供給された時刻データを順送りに出力部２８まで転送し、出力する。
　より具体的には、シフトレジスタ３４１の各Ｄ－Ｆ／Ｆ３５１には、クロック入力に供給されるクロック信号ＣＬＫがハイレベルまたはローレベルのいずれか一方でハイインピーダンス状態（以下、Ｈｉ－Ｚ状態と記述する。）にできる構成が採用される。例えば、図７のＤ－Ｆ／Ｆ３５１の構成では、Ｄ－Ｆ／Ｆ３５１は、クロック信号ＣＬＫがローレベルであるとき、Ｈｉ－Ｚ状態となる。
　シフトレジスタ３４１の各Ｄ－Ｆ／Ｆ３５１がＨｉ－Ｚ状態とされている期間に、双方向バッファ回路３７１にハイレベルの読み出し制御信号ＲＤが供給されるとともに、ＷＯＲＤ信号がハイレベルとなり、ビット記憶部２４２に記憶されている時刻コードが、双方向バッファ回路３７１を介して時刻コード転送部２３のシフトレジスタ３４１の所定のＤ－Ｆ／Ｆ３５１に供給される。
　読み出し制御信号ＲＤがローレベルに戻された後、シフトレジスタ３４１の各Ｄ－Ｆ／Ｆ３５１にシフトクロックが供給され、シフトレジスタ３４１は、各段のＤ－Ｆ／Ｆ３５１に供給された時刻データを出力部２８まで順次転送し、出力する。
　図７では、Ｐ相ビット記憶部２４２Ｐ－１～２４２Ｐ－Ｎ内のラッチ回路２４４と、Ｄ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎ内のラッチ回路をデジタルメモリで構成する例を示したが、アナログメモリで構成してもよい。
　図９はＰ相ビット記憶部２４２Ｐ－１～２４２Ｐ－Ｎ内のラッチ回路２４４と、Ｄ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎ内のラッチ回路２４４をアナログメモリで構成する例を示す回路図である。図９は、Ｐ相用のラッチ制御部２４１Ｐと、Ｐ相ビット記憶部２４２Ｐ－１～２４２Ｐ－Ｎとを示している。図９では省略しているが、Ｄ相用のラッチ制御部２４１Ｄと、Ｄ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎも同様に構成されている。図９のＰ相ビット記憶部２４２Ｐ－１～２４２Ｐ－Ｎ、２４２Ｄ－１～２４２Ｄ－Ｎは、アナログメモリで構成されている。
　より具体的には、図９のＰ相ビット記憶部２４２Ｐ－１～２４２Ｐ－Ｎは、ローカルビット線ＬＢＬと接地ノードの間に直列に接続されるトランジスタ２４５及びキャパシタ２４６と、ローカルビット線ＬＢＬと接地ノードの間に直列に接続されるトランジスタ２４７及びトランジスタ２４８とを有する。トランジスタ２４５、２４７、２４８は例えばＮＭＯＳトランジスタである。トランジスタ２４５のソースはトランジスタ２４８のゲートに接続されており、トランジスタ２４５のゲートには、ラッチ制御部２４１Ｐの出力信号Ｌが入力される。
　図９では、ラッチ制御部２４１Ｐの内部構成を簡略化して図示している。ラッチ制御部２４１Ｐには、例えばＮＡＮＤゲート２４９が設けられている。このＮＡＮＤゲート２４９は、正帰還回路６３の出力信号ＶＣＯと、Ｐ相Ｄ相選択信号ＬＡＴＳＥＬ［１：０］とのいずれか一方がハイレベルのときにハイレベル信号を出力する。ラッチ制御部２４１Ｐの出力がハイレベルになると、Ｐ相ビット記憶部２４２Ｐ～２４２Ｐ－Ｎ内のトランジスタ２４５がオンし、キャパシタ２４６に時刻コードに応じた電荷が記憶される。ラッチ制御部２４１Ｐ内のＮＡＮＤゲート２４９の出力がローレベルになると、トランジスタ２４５はオフし、キャパシタ２４６は蓄積電荷を保持する。この状態では、トランジスタ２４８のゲートには、キャパシタ２４６の蓄積電荷に応じた電圧が印加されているが、第２トランジスタ２４７がオフであるため、ローカルビット線ＬＢＬの電圧レベルは変化しない。
　その後、ＷＯＲＤ信号がハイレベルになると、第２トランジスタ２４７がオンし、ローカルビット線ＬＢＬは、キャパシタ２４６の蓄積電荷に応じた電圧レベルになり、Ｐ相ビット記憶部２４２Ｐ－１～２４２Ｐ－Ｎに記憶された時刻コードがローカルビット線ＬＢＬを介してバス２５０に読み出される。
　本実施形態による撮像装置１は、画素アレイ部２２内の複数の画素を少なくとも２つの画素群に分けて、画素群ごとに、画素内のラッチ記憶部７２に記憶されたデータを更新するタイミングを制御する。
　より詳細には、図２に示したデータ記憶部５２内のラッチ制御回路７１は、ラッチ記憶部７２にデータを記憶する制御を行うとともに、ラッチ記憶部７２に記憶されたデータを更新するか否かを画素群ごとに制御する。ラッチ制御回路７１は、複数の画素群のうち、１フレーム期間内に対応する全画素データを出力部２８に転送しきれない画素群については、次のフレーム期間にラッチ記憶部７２内の画素データを更新しないでそのまま保持し、出力部２８への転送を継続して行う。
　＜複数の画素群＞
　図１０Ａは画素アレイ部２２内の画素群の一例を示す図である。図１０Ａでは、簡略化のために、水平方向に８画素、垂直方向に６画素の画素アレイ部２２の中に、破線で示す第１画素群ＰＸＧ１と、太線で示す第２画素群ＰＸＧ２と、細線で示す残りの第３画素群ＰＸＧ３とを設ける例を示している。画素アレイ部２２内の画素の数と、画素アレイ部２２内に設けられる画素群の数は任意である。
　第１画素群ＰＸＧ１は、水平方向の左端と右端に３画素ずつの画素群を含み、これらの画素群が垂直方向に２画素分の間隔を隔てて配置されている。第２画素群ＰＸＧ２は、合計４つの画素を含み、これら画素は水平方向に４画素分の間隔を隔てて、かつ垂直方向に２画素分の間隔を隔てて配置されている。第３画素群ＰＸＧ３は、画素アレイ部２２内の第１画素群ＰＸＧ１と第２画素群ＰＸＧ２以外の画素を含んでいる。
　第１画素群ＰＸＧ１内の各画素は、例えばライブビュー（動画）用の画素である。ライブビューは、静止画ほどの解像度は不要であるため、静止画用の画素を間引いた一部の画素からなる第１画素群ＰＸＧ１が用いられる。
　第２画素群ＰＸＧ２内の各画素は、像面位相差検出用の画素である。各画素は２つに分割もしくは，各1画素の半分が遮光されており、分割領域ごとに撮像された光信号から位相差を検出し、例えば焦点調節などを行うために利用される。
　第３画素群ＰＸＧ３内の各画素は、例えば静止画の撮像のために利用される。静止画は、画像の粗さが目立ちやすいため、第１画素群ＰＸＧ１や第２画素群ＰＸＧ２に比べて、より多くの画素数を有するのが望ましい。
　本実施形態では、図１０Ａに示すように、第１画素群ＰＸＧ１内の各画素の画素信号をラッチ記憶部７２に記憶することを許可する第１ライトイネーブル信号ＷＥ１と、第２画素群ＰＸＧ２内の各画素の画素信号をラッチ記憶部７２に記憶することを許可する第２ライトイネーブル信号ＷＥ２と、第３画素群ＰＸＧ３内の各画素の画素信号をラッチ記憶部７２に記憶することを許可する第３ライトイネーブル信号ＷＥ３とを有する。これら第１～第３ライトイネーブル信号ＷＥ１～ＷＥ３のうち１つは、画素ごとに、図５の正帰還回路６３のトランジスタ１０５、１０７のゲートに接続されている。同一の画素群に属する画素内のトランジスタ１０５、１０７のゲートに接続されるライトイネーブル信号の種類は同じである。
　第１ライトイネーブル信号ＷＥ１がイネーブル状態（例えばハイレベル）になると、第１画素群ＰＸＧ１内の全画素の画素データ（正確には、画素信号に応じた時刻コード）が、対応するラッチ記憶部７２に記憶される。これにより、それ以前にラッチ記憶部７２に記憶されていた画素データが更新される。
　同様に、第２ライトイネーブル信号ＷＥ２がイネーブル状態（例えばハイレベル）になると、第２画素群ＰＸＧ２内の全画素の画素データが、対応するラッチ記憶部７２に記憶される。これにより、それ以前にラッチ記憶部７２に記憶されていた画素データが更新される。
　同様に、第３ライトイネーブル信号ＷＥ３がイネーブル状態（例えばハイレベル）になると、第３画素群ＰＸＧ３内の全画素の画素データが、対応するラッチ記憶部７２に記憶される。これにより、それ以前にラッチ記憶部７２に記憶されていた画素データが更新される。
　第１画素群ＰＸＧ１、第２画素群ＰＸＧ２、及び第３画素群ＰＸＧ３内の各画素のラッチ記憶部７２に記憶された画素データを、１フレーム期間内に出力部２８に転送することができれば、次のフレーム期間では、各画素のラッチ記憶部７２内の画素データは不要となるため、新たな画素データを対応するラッチ記憶部７２に記憶することができる。ところが、第３画素群ＰＸＧ３のように画素数が多い領域では、全画素の画素データを１フレーム期間内に出力部２８に転送しきれない可能性がある。特に、画素アレイ部２２の画素数が多くて、かつ第３画素群ＰＸＧ３の画素数も多い場合には、１フレーム期間内に第３画素群ＰＸＧ３内の各画素のラッチ記憶部７２から出力部２８への画素データの転送が終わらないおそれがある。あるいは、第３画素群ＰＸＧ３内の画素の信号読み出し時間が長い場合も、１フレーム期間内に全画素データの出力部２８への転送が終わらないおそれがある。
　そこで、本実施形態では、画素群ごとに個別にライトイネーブル信号を設けて、各画素のラッチ記憶部７２内の画素データを更新するか否かを画素群ごとに設定できるようにする。
　図１０Ａでは、第１ライトイネーブル信号ＷＥ１用の制御配線と、第２ライトイネーブル信号ＷＥ２用の制御配線と、第３ライトイネーブル信号ＷＥ３用の制御配線を、書き込み許可を与える画素上に配置し、書き込み許可を与えない画素上にはできるだけ配置しないようにしている。図１０Ａの各制御配線上の黒丸で示すコンタクトは、該当するライトイネーブル信号により制御される画素を示している。画素アレイ部２２内の各画素には、第１～第３ライトイネーブル信号ＷＥ１～ＷＥ３のいずれか１本が接続される。
　３つの制御配線を図１０Ａのように配置すると、制御配線の配置領域を削減できて各画素の開口率を向上できるという利点がある一方で、画素群内の場所によって、制御配線の配置密度が高くなったり、低くなったりし、配線密度が均一にならない。これにより、感度にばらつきが生じるなどの画素特性にばらつきが生じるおそれもある。
　図１０Ｂは図１０Ａの一変形例を示す図である。図１０Ｂは、画素アレイ部２２内の全画素上に３つの制御配線を配置する例を示している。図１０Ｂの場合、画素アレイ部２２内の全画素に３つの制御配線が配置されており、制御配線の配置密度は均一となり、各画素の開口率も揃えることができる。
　画素アレイ部２２内の各画素群内の各画素の画素データを読み出す順序は、同じでもよいし、あるいは画素群ごとに異なっていてもよい。
　＜画素群の読み出し順序＞
　図１に示すように、本実施形態による撮像装置１では、画素アレイ部２２内の複数の画素からなるクラスタ２０を単位として、ＡＤ変換を行って画素データ（正確には、画素信号に応じた時刻コード）の転送を行う。以下では、画素アレイ部２２内の水平方向及び垂直方向に１つのクラスタ２０を挟んで飛び飛びに複数のクラスタ２０を選択し、各クラスタ２０の左上端の画素を含む第１画素群ＰＸＧ１の画素データの読み出し順序を説明する。図１１は第１画素群ＰＸＧ１内の各画素の画素データの読み出し順を矢印で示す図である。図１１では、第１画素群ＰＸＧ１内の各クラスタ２０内の左上端の画素データが読み出されて、上方に転送される例を示している。同一の時刻コード転送部２３で転送される複数のクラスタ２０内の左上端の画素データは同時並行に読み出されて転送される。図１１では、各クラスタ２０内の左上端の画素データの読み出し順序のみを図示しているが、他の画素データを読み出す場合も同様に行われる。
　図１２は水平方向及び垂直方向に隣接して配置される複数のクラスタ２０からなる第２画素群ＰＸＧ２の画素データの読み出し順序を矢印で示す図である。図１２では、第２画素群ＰＸＧ２内の各クラスタ２０内の上から２行目の画素の画素データが同時並行に読み出されて、上方に転送される例を示している。各クラスタ２０内の他の画素データを読み出す場合も、図１２と同様に行われる。
　図１３Ａ、図１３Ｂ、図１３Ｃ、及び図１３Ｄは画素アレイ部２２内の第１画素群ＰＸＧ１と第２画素群ＰＸＧ２以外の第３画素群ＰＸＧ３の画素データの読み出し順序を矢印で示す図である。図１３Ａ～図１３Ｄでは、画素アレイ部２２内の上から２行分のクラスタ２０を先に読み出し、その後に３行目以降のクラスタ２０を読み出す例を示している。図１３Ａ～図１３Ｄでは、各クラスタ２０内の同一位置の画素データが同時並行に読み出される。
　図１に示すように、時刻コード転送部２３の左右に複数個ずつクラスタ２０が配置されているため、時刻コード転送部２３の左側に配置されたクラスタ２０では、右方向に画素データが時刻コード転送部２３へ読み出され出力部２８へ、時刻コード転送部２３の右側に配置されたクラスタ２０では、左方向に画素データが時刻コード転送部２３へ読み出され、その後出力部２８へ読み出される。
　図１１、図１２、図１３Ａ～図１３Ｄは、画素アレイ部２２内の複数のクラスタ２０の画素データの読み出し順序の一例を示したに過ぎず、種々の変形例が考えられる。
　ローカルビット線ＬＢＬは、時刻コード転送部２３から両側に配置されてもよいし、片側に配置されてもよい。
　＜画素データの読み出しタイミング＞
　図１４は本実施形態による撮像装置１のタイミング図である。図１４には、２フレーム期間のタイミングが図示されている。各フレームは、垂直同期信号ＶＳＹＮＣが出力されてから次の垂直同期信号ＶＳＹＮＣが出力されるまでの期間である。時刻ｔ１～ｔ１０が最初のフレーム期間、時刻ｔ１１～ｔ２０が次のフレーム期間である。図１４は、画素アレイ部２２が図１０Ａ及び図１０Ｂに示した第１画素群ＰＸＧ１、第２画素群ＰＸＧ２、及び第３画素群ＰＸＧ３を有する例を示している。
　まず、時刻ｔ１～ｔ２の期間に、図５に示したリセットトランジスタ１２４がオンし、ＦＤ１２５の電位がリセットレベルになる。時刻ｔ２になると、リセットトランジスタ１２４がオフになる。
　次に、時刻ｔ２～ｔ３の期間に、画素アレイ部２２内の全画素について、リセットレベルのＡＤ変換が行われて、Ｐ相の画素データ（正確にはリセットレベルに応じた時刻コード）が図７のＰ相ビット記憶部２４２Ｐ－１～２４２Ｐ－Ｎに記憶される。
　次に、時刻ｔ３になると、画素アレイ部２２内の全画素の転送トランジスタ１２３がオンし、フォトダイオード１２１に蓄積された電荷がＦＤ１２５に転送される（時刻ｔ３～ｔ４）。
　次に、時刻ｔ４～ｔ５の期間に、画素アレイ部２２内の全画素について、光電変換された画素信号のＡＤ変換が行われて、Ｄ相の画素データ（正確には、画素信号に応じた時刻コード）が図７のＤ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎに記憶される。時刻ｔ４～ｔ５の期間内に、Ｄ相とＰ相の画素データの差分を取るＣＤＳ動作を行ってもよい。
　このように、時刻ｔ１～ｔ５の期間内は、画素アレイ部２２内の全画素が同時並行に動作して、各画素のＰ相とＤ相の画素データがＰ相ビット記憶部２４２Ｐ－１～２４２Ｐ－ＮとＤ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎに記憶される。
　次に、時刻ｔ５～ｔ６では、第１ライトイネーブル信号ＷＥ１の制御で書き込まれたラッチ記憶部７２が対応するＷＯＲＤ選択制御により選択状態になり、画素アレイ部２２内の第１画素群ＰＸＧ１に属する各画素の画素データがラッチ記憶部７２から時刻コード転送部２３を介して出力部２８に転送される。上述したように、すでに時刻ｔ４～ｔ５の期間内にＣＤＳ動作が終わっている場合には、ＣＤＳ後の画素データが出力部２８に転送される。一方、時刻ｔ４～ｔ５の期間内にＣＤＳ動作を行っていない場合は、Ｐ相とＤ相の画素データが出力部２８に転送されて、出力部２８にてＣＤＳ動作が行われる。
　次に、時刻ｔ６～ｔ７では、第２ライトイネーブル信号ＷＥ１の制御で書き込まれたラッチ記憶部７２が対応するＷＯＲＤ選択制御により選択状態になり、画素アレイ部２２内の第２画素群ＰＸＧ２に属する各画素の画素データがラッチ記憶部７２から時刻コード転送部２３を通して出力部２８に転送される。
　出力部２８では、上述したＣＤＳ処理以外に、黒レベルを補正する黒レベル補正処理などの種々のデジタル信号処理が行われ、その後に、撮像装置１の外部に画素データが出力される。図１４の例では、第１画素群ＰＸＧ１内の各画素データが時刻ｔｓ１～ｔ８の期間内に撮像装置１から出力され、第２画素群ＰＸＧ２内の各画素データが時刻ｔ８～ｔ９の期間内に撮像装置１から出力される。
　次に、時刻ｔ９～ｔ１０では、画素アレイ部２２内の第３画素群ＰＸＧ３に属する各画素の画素データがラッチ記憶部７２から転送部２３を介して出力部２８に転送される。第３画素群ＰＸＧ３に属する画素数は第１画素群ＰＸＧ１や第２画素群ＰＸＧ２に比べて多いため、画素データの転送に時間を要する。図１４は、１フレーム期間の最後である時刻ｔ１０までに第３画素群ＰＸＧ３内の画素データの転送が完了しない例を示している。
　時刻ｔ１１から次のフレーム期間が始まり、時刻ｔ１１～ｔ１２の期間内は時刻ｔ１～ｔ２と同様に、リセットトランジスタ１２４をオンして、ＦＤ１２５の電位がリセットレベルになる。時刻ｔ１２～ｔ１３の期間内は時刻ｔ２～ｔ３と同様に、Ｐ相の画素データ（正確にはリセットレベルに応じた時刻コード）がＰ相ビット記憶部２４２Ｐ－１～２４２Ｐ－Ｎに記憶される。時刻ｔ１３～ｔ１４の期間内は時刻ｔ３～ｔ４と同様に、フォトダイオード１２１に蓄積された画素信号がＦＤ１２５に転送される。
　時刻ｔ１４～ｔ１５の期間は、時刻ｔ４～ｔ５と同様に、Ｄ相の画素データ（正確には画素信号に応じた時刻コード）がＤ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎに記憶される。ただし、第３画素群ＰＸＧ３に属する画素については、第３ライトイネーブル信号ＷＥ３がイネーブル状態にならないため、Ｄ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎの更新は行われず、前フレームで記憶した画素データがそのまま保持される。このように、時刻ｔ１４～ｔ１５の期間内には、第１画素群ＰＸＧ１と第２画素群ＰＸＧ２に属する画素についてのみ、Ｄ相の画素データがＤ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎに記憶される。
　時刻ｔ１５～ｔ１６では、第１画素群ＰＸＧ１内の画素データが出力部２８に転送され、時刻ｔ１６～ｔ１７では、第２画素群ＰＸＧ２内の画素データが出力部２８に転送される。時刻ｔ１７～ｔ２０では、直前のフレーム期間内に転送できなかった第３画素群ＰＸＧ３内の画素データが出力部２８に転送される。
　このように、１フレーム期間内にラッチ記憶部７２から出力部２８に画素データを転送しきれなかった第３画素群ＰＸＧ３については、次のフレーム期間に第３画素群ＰＸＧ３内の各画素のラッチ記憶部７２を更新しないようにするため、次のフレーム期間内にラッチ記憶部７２から出力部２８への画素データの転送を継続することができる。
　第３画素群ＰＸＧ３は例えば静止画の撮像を行うためのものであり、毎フレーム期間ごとに画素データを更新する必要はない。よって、第３画素群ＰＸＧ３内の画素データを記憶するラッチ記憶部７２の更新を毎フレームごとに行わなくても、実用上の不具合は生じない。
　＜画素データの補間処理＞
　図１０Ａ及び図１０Ｂに示すように、第１～第３画素群ＰＸＧ１、ＰＧＸ２、ＰＸＧ３は、必ずしも連続した画素ブロックではなく、各画素群内の各画素の隣接した画素が別の画素群に属することがある。例えば、第２画素群ＰＸＧ２に属する各画素を像面位相差の検出に用いる場合、通常の画素群ＰＸＧ３の空間解像度が低下する。よって、第３画素群ＰＸＧ３の領域内に、第３画素群ＰＸＧ３に属さない画素が存在する場合には、この画素を、その周囲の第３画素群ＰＸＧ３に属する画素の画素データで補間するのが望ましい。このような補間処理は、例えば出力部２８で行われる。
　図１５Ａ、図１５Ｂ、図１５Ｃ及び図１５Ｄは、補間処理の代表的な具体例である。例えば、図１５Ａは、第３画素群ＰＸＧ３に属する４つの画素ＰＸ１～ＰＸ４の間の画素ＰＸ５が第３画素群ＰＸＧ３に属さない例を示している。この場合、４つの画素ＰＸ１の画素データの平均値を取るなどの補間処理を行って、画素ＰＸ５の画素データを推測する。図１５Ａの右下には、補間処理に用いる画素を１とした３×３の行列を示している。行列の行数や列数を４以上に増やし、かつ補間対象画素から離れるほど、補間の重み量を小さくする（１未満にする）ことで、よりきめ細かく補間処理を行ってもよい。
　補間処理によって画素データを推測する場合、同じ色の画素データを用いるのが望ましい。例えばベイヤ配列の場合、補間対象の画素の隣接画素が必ずしも同一の色とは限らない。そこで、図１５Ｂに示すように、補間対象の画素ＰＸ５から水平方向及び垂直方向に１画素挟んで配置された同一色の画素ＰＸ１～ＰＸ４の画素データを用いて補間処理を行ってもよい。図１５Ｂの補間処理は、図１５Ｂの右下に示すように、５×５の行列で表すことができる。この行列の０と記載された箇所を１未満の値にして、よりきめ細かく補間処理を行ってもよい。
　図１５Ｃは、例えば第３画素群ＰＸＧ３に属さない水平方向の画素行を、上下の第３画素群ＰＸＧ３の画素行で補間する例を示している。補正対象の各画素の上下の２画素の画素データを用いて補間処理を行う。図１５Ｃの補間処理は、図１５Ｃの右下に示すように、１×３の行列で表すことができる。この行列の０と記載された箇所を１未満の値にして、よりきめ細かく補間処理を行ってもよい。
　図１５Ｄは、図１５Ｃの一変形例であり、補正対象の画素行の上下の画素行の色が異なる場合は、そのさらに上下で同じ色の画素行の画素データを用いて補間してもよい。図１５Ｄの補間処理は、図１５Ｄの右下に示すように、１×５の行列で表すことができる。
　図１５Ａ～図１５Ｄは、補間処理の一例にすぎず、種々の変形例が考えられる。補間処理は、第１～第３画素群ＰＸＧ１、ＰＧＸ２、ＰＸＧ３のいずれにおいても実施可能である。
　本実施形態による撮像装置１は、２つの基板を積層して構成することができる。図１６は画素基板（第１基板）１２とロジック基板（第２基板）１３を積層して撮像装置１を構成する一例を示す図である。画素基板１２は光入射面側に配置され、画素基板１２の下方にロジック基板１３が配置される。画素基板１２とロジック基板１３は、Ｃｕ－Ｃｕ接合、ビア、又はバンプなどにより接合される。
　画素基板１２には、画素アレイ部２２、画素バイアス生成部１４、ＤＡＣ信号接続部１５、及び画素駆動信号接続部１６が配置されている。画素バイアス生成部１４は、画素アレイ部２２内の各画素に供給されるバイアス電圧を生成する。ＤＡＣ信号接続部１５は、ロジック基板１３内のＤＡＣ２５との間で各種の信号を送受する。画素駆動信号接続部１６は、画素アレイ部２２の水平方向の両端側に配置されており、ロジック基板１３との間で、ＡＤ変換のための各種の信号を送受する。
　ロジック基板１３には、画素駆動回路２４、ＤＡＣ（D/A Converter）２５、時刻コード発生部２６、垂直駆動回路２７、出力部２８、及びタイミング生成回路２９が形成されている。図１６のロジック基板１３は、垂直駆動回路２７を水平方向の両側に配置する例を示しているが、図１のように、片側だけに垂直駆動回路２７を配置してもよい。
　画素基板１２内の画素バイアス生成部１４とロジック基板１３内の出力部２８とは、Ｃｕ－Ｃｕ接合等により、各種の信号を送受する。また、画素基板１２内のＤＡＣ信号接続部１５とロジック基板１３内のＤＡＣ２５とは、Ｃｕ－Ｃｕ接合等により、各種の信号を送受する。ＤＡＣ２５で生成された参照信号は、画素基板１２内の各画素に供給されるため、画素基板１２上の参照信号用の配線は、メッシュ状に配置される。配線を短くするために、ＤＡＣ信号接続部１５に複数のビアを設けて、複数のビアを介して参照信号が画素基板１２に供給される。また、画素基板１２内の画素駆動信号接続部１６とロジック基板１３内の画素駆動回路２４は、Ｃｕ－Ｃｕ接合等により、各種の信号を送受する。
　画素基板１２内のＤＡＣ信号接続部１５とロジック基板１３内のＤＡＣ２５は積層方向に重なる位置に配置されるが、ＤＡＣ信号接続部１５とＤＡＣ２５の面積は必ずしも同一である必要はない。同様に、画素基板１２内の画素バイアス生成部１４とロジック基板１３内の出力部２８は、少なくとも一部が積層方向に重なっていればよく、画素バイアス生成部１４と出力部２８の面積は必ずしも同一である必要はない。同様に、画素基板１２内の画素駆動信号接続部１６とロジック基板１３内の画素駆動回路２４は、少なくとも一部が積層方向に重なっていればよく、画素駆動信号接続部１６と画素駆動回路２４の面積は必ずしも同一である必要はない。
　例えば、図５の枠６０内の画素回路４１と、比較回路５１内の差動入力回路６１の一部とが画素基板１２に配置され、それ以外はロジック基板１３に配置される。
　＜応用例＞
　上述した実施形態では、画素アレイ部２２内の各画素がフォトダイオードを有する撮像装置１の一例を示したが、本実施形態による物理量検出回路は、必ずしも各画素がフォトダイオードを有している必要はない。例えば、画素アレイ部２２内の各画素は、音波の音圧量や生体情報量などの種々の物理量を検出するものであればよい。生体情報量の具体例としては、血圧や血流、脈拍などである。
　画素アレイ部２２内に設けられる複数の画素群は、それぞれ異なる画素特性を有するものであってもよい。例えば、画素特性は、画素の感度と、物理量信号を蓄積可能な飽和量の少なくとも一方を含んでいてもよい。あるいは、画素特性は、位相差、輝度情報、階調情報、色情報、イベント情報、環境情報、生体情報、及び音波情報の少なくとも一つを含んでいてもよい。
　また、画素特性は、少なくとも２つの画素群内の画素ごとに設けられるＡＤＣ４２の分解能を含んでいてもよい。例えば、図１０Ａ又は図１０Ｂの第１～第３画素群ＰＸＧ１、ＰＧＸ２、ＰＸＧ３の各画素のＡＤＣ４２の分解能がそれぞれ異なっていてもよい。分解能が異なると、画素データのデータ量が異なる。例えば、第３画素群ＰＸＧ３の各画素のＡＤＣ４２の分解能を、他の画素群ＰＸＧ１、ＰＸＧ２のＡＤＣ４２の分解能よりも高くすることで、第３画素群ＰＸＧ３の画素データを１フレーム期間内に転送しきれない場合でも、本実施形態によれば、次のフレーム期間内に継続して画素データの転送を行えるため、画素群ごとに個別にＡＤＣ４２の分解能を設定できる。
　また、画素特性は、各画素内のラッチ記憶部７２の記憶容量であってもよい。例えば、図１０Ａ又は図１０Ｂの第１～第３画素群ＰＸＧ１、ＰＧＸ２、ＰＸＧ３の各画素のラッチ記憶部７２の記憶容量がそれぞれ異なっていてもよい。上述したように、ＡＤＣ４２の分解能が高くなると、画素データのデータ量が多くなるため、ラッチ記憶部７２の記憶容量も増やす必要がある。また、露光時間が長い場合も、画素データのデータ量が多くなるため、ラッチ記憶部７２の記憶容量を増やす必要がある。
　また、画素アレイ部２２内に設けられる複数の画素群は、それぞれ異なる信号検出期間を有していてもよい。信号検出期間は、露光時間と信号読出し時間の少なくとも一方を含んでいてもよい。例えば、図１０Ａ又は図１０Ｂの画素アレイ部２２内の第１～第３画素群ＰＸＧ１、ＰＧＸ２、ＰＸＧ３に属する各画素の露光時間は画素群ごとに異なっていてもよいし、各画素の信号読出し時間が画素群ごとに異なっていてもよい。
　このように、本実施形態では、画素アレイ部２２を複数の画素群に分けて、画素群ごとに個別の信号処理を行う場合に、画素群ごとに、ＡＤ変換した画素データを記憶するラッチ記憶部７２を更新するか否かを制御することができる。これにより、１フレーム期間内に画素データを出力部２８に転送しきれない画素群については、ラッチ記憶部７２の更新を行わないようにして、次のフレーム期間内に継続して画素データの転送を行うことができる。よって、画素アレイ部２２内の複数の画素群の画素特性をそれぞれ相違させたり、信号検出期間をそれぞれ相違させる一方で、画素データの出力期間を画素群ごとに最適化することができる。
　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１８は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１８に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１８の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１９は、撮像部１２０３１の設置位置の例を示す図である。
　図１９では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１９には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１等に適用され得る。具体的には、本開示の固体撮像装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、より鮮明な撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、本技術は以下のような構成を取ることができる。
　（１）それぞれが物理量を検出する少なくとも２つの画素群と、
　個々の前記画素群内の画素で検出された物理量に応じたデータを記憶する記憶部と、
　前記記憶部に前記データを記憶する制御を行うとともに、前記記憶部に記憶された前記データを更新するか否かを前記画素群ごとに制御する記憶制御部と、を備える、物理量検出装置。
　（２）前記記憶部は、アナログメモリ又はデジタルメモリである、（１）に記載の物理量検出装置。
　（３）前記記憶部を有し、個々の前記画素群内の画素ごとに検出された物理量信号と参照信号とを比較することにより、前記物理量信号をデジタル信号に変換するＡＤ変換器を備える、（１）又は（２）に記載の物理量検出装置。
　（４）時間とともに変化する時刻コードを生成する時刻コード発生部と、
　時間とともに電圧レベルが変化する前記参照信号を生成する参照信号生成部と、を備え、
　前記記憶部は、前記時刻コードと前記参照信号とが一致するタイミングに応じた前記時刻コードを記憶する、（３）に記載の物理量検出装置。
　（５）前記２つの画素群内の全画素は、所定の期間ごとに同じタイミングで前記物理量を検出し、
　前記記憶制御部は、前記少なくとも２つの画素群のうち、前記所定の期間内に対応する全画素の前記記憶部内のデータを出力できない画素群については、次の所定の期間に前記記憶部に記憶されたデータを更新せずに保持する、（１）乃至（４）のいずれか一項に記載の物理量検出装置。
　（６）前記所定の期間は、垂直同期信号の周期である、（５）に記載の物理量検出装置。
　（７）前記少なくとも２つの画素群は、それぞれ異なる画素特性を有する、（１）乃至（６）のいずれか一項に記載の物理量検出装置。
　（８）前記画素特性は、画素の感度と、物理量信号を蓄積可能な飽和量との少なくとも一方を含む、（７）に記載の物理量検出装置。
　（９）前記画素特性は、位相差、輝度情報、階調情報、色情報、イベント情報、環境情報、生体情報、及び音波情報の少なくとも一つを含む、（７）に記載の物理量検出装置。
　（１０）前記画素特性は、前記少なくとも２つの画素群内の画素ごとに設けられるＡＤ変換器の分解能を含む、（７）に記載の物理量検出装置。
　（１１）前記画素特性は、前記記憶部の記憶容量を含む、（７）に記載の物理量検出装置。
　（１２）前記少なくとも２つの画素群は、それぞれ異なる信号検出期間を有する、（１）乃至（１１）のいずれか一項に記載の物理量検出装置。
　（１３）前記信号検出期間は、露光時間及び信号読出し時間の少なくとも一方を含む、（１２）に記載の物理量検出装置。
　（１４）前記画素群に含まれない画素の物理量を、当該画素の周囲に位置する前記画素群内の画素の物理量にて補間する補間処理部を備える、（１）乃至（１３）のいずれか一項に記載の物理量検出装置。
　（１５）前記少なくとも２つの画素群に分けられる複数の画素を有する画素アレイ部と、
　前記画素アレイ部内の全画素の読み出しを制御する複数の制御配線と、
　前記画素アレイ部内の各画素が属する前記画素群に合わせて、各画素と対応する制御配線とを接続するコンタクトと、を備える、（１）乃至（１４）のいずれか一項に記載の物理量検出装置。
　（１６）前記複数の制御配線は、前記画素アレイ部内の全画素の領域に配置され、
　前記画素アレイ部内の各画素は、前記複数の制御配線のうちいずれか一つに前記コンタクトを介して接続される、（１５）に記載の物理量検出装置。
　（１７）前記物理量は、光強度、音波の音圧、及び生体情報量の少なくとも一つを含む、（１）乃至（１６）のいずれか一項に記載の物理量検出装置。
　（１８）前記物理量は、光強度を含み、
　前記少なくとも２つの画素群は、静止画画像を撮像する領域と、動画を撮像する領域と、像面位相差を検出する領域との少なくとも一つを含む、（１）乃至（１７）のいずれか一項に記載の物理量検出装置。
　（１９）複数の画素を有し、前記複数の画素が少なくとも２つの画素群に分けられる画素アレイ部と、
　画素ごとに設けられ、画素信号をアナログ－デジタル変換するＡＤ変換器と、
　時間とともに変化する時刻コードを生成する時刻コード発生部と、
　時間とともに電圧レベルが変化する参照信号を生成する参照信号生成部と、
　画素ごとの前記ＡＤ変換器から出力された画素データに対して信号処理を行う信号処理部と、を備え、
　前記ＡＤ変換器は、前記画素信号を前記参照信号と比較することにより、前記画素信号に応じた前記時刻コードを記憶する記憶部を有し、
　前記記憶部に前記時刻コードを記憶する制御を行うとともに、前記記憶部に記憶された前記時刻コードを更新するか否かを前記画素群ごとに制御する記憶制御部をさらに備える、撮像装置。
　（２０）前記記憶制御部は、垂直同期期間内に全画素の画素データを前記信号処理部に転送できなかった画素群については、次の垂直同期期間内に、対応する前記記憶部内の前記時刻コードを更新せずに保持する、（１９）に記載の撮像装置。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
１　撮像装置、１１　半導体基板、１２　画素基板、１３　ロジック基板、１４　画素バイアス生成部、１５　ＤＡＣ信号接続部、１６　画素駆動信号接続部、２０　クラスタ、２１　画素、２２　画素アレイ部、２３　時刻コード転送部、２４　画素駆動回路、２６　時刻コード発生部、２７　垂直駆動回路、２８　出力部、２９　タイミング生成回路、４１　画素回路、４２　ＡＤ変換器、５１　比較回路、５２　データ記憶部、６０　枠、６１　差動入力回路、６２　電圧変換回路、６３　正帰還回路、７１　ラッチ制御回路、７２　ラッチ記憶部、１２１　フォトダイオード、１２２　排出トランジスタ、１２３　転送トランジスタ、１２４　リセットトランジスタ、２０２Ｐ－Ｎ　Ｐ相ビット記憶部、２４１Ｄ　Ｄ相ラッチ制御部、２４１Ｄ　ラッチ制御部、２４１Ｐ　Ｐ相ラッチ制御部、２４１Ｐ　ラッチ制御部、２４２　ビット記憶部、２４２Ｄ－１　Ｄ相ビット記憶部、２４２Ｄ－Ｎ　Ｄ相ビット記憶部、２４２Ｐ　Ｐ相ビット記憶部、２４２Ｐ－１　Ｐ相ビット記憶部、２４２Ｐ－Ｎ　Ｐ相ビット記憶部、２４３　スイッチ、２４４　ラッチ回路、２４５　トランジスタ、２４６　キャパシタ、２４７　第２トランジスタ、２４８　トランジスタ、２４９　ＮＡＮＤゲート、２５０　バス、２８１　インバータ、２８２　インバータ、２８３　ＮＯＲ回路、２８４　インバータ、３４１　シフトレジスタ、３４１－１　シフトレジスタ、３４１－Ｎ　シフトレジスタ、３４２　クロック供給回路、３７１　双方向バッファ回路、３７１－１　双方向バッファ回路、３７１－Ｎ　双方向バッファ回路、３８１　バッファ回路、３８２　インバータ回路、５６１Ｄ　ＡＮＤ回路、５６１Ｐ　ＡＮＤ回路

Claims (20)

  1. 　それぞれが物理量を検出する少なくとも２つの画素群と、
    　個々の前記画素群内の画素で検出された物理量に応じたデータを記憶する記憶部と、
    　前記記憶部に前記データを記憶する制御を行うとともに、前記記憶部に記憶された前記データを更新するか否かを前記画素群ごとに制御する記憶制御部と、を備える、物理量検出装置。
  2. 　前記記憶部は、アナログメモリ又はデジタルメモリである、請求項１に記載の物理量検出装置。
  3. 　前記記憶部を有し、個々の前記画素群内の画素ごとに検出された物理量信号と参照信号とを比較することにより、前記物理量信号をデジタル信号に変換するＡＤ変換器を備える、請求項１に記載の物理量検出装置。
  4. 　時間とともに変化する時刻コードを生成する時刻コード発生部と、
    　時間とともに電圧レベルが変化する前記参照信号を生成する参照信号生成部と、を備え、
    　前記記憶部は、前記時刻コードと前記参照信号とが一致するタイミングに応じた前記時刻コードを記憶する、請求項３に記載の物理量検出装置。
  5. 　前記２つの画素群内の全画素は、所定の期間ごとに同じタイミングで前記物理量を検出し、
    　前記記憶制御部は、前記少なくとも２つの画素群のうち、前記所定の期間内に対応する全画素の前記記憶部内のデータを出力できない画素群については、次の所定の期間に前記記憶部に記憶されたデータを更新せずに保持する、請求項１に記載の物理量検出装置。
  6. 　前記所定の期間は、垂直同期信号の周期である、請求項５に記載の物理量検出装置。
  7. 　前記少なくとも２つの画素群は、それぞれ異なる画素特性を有する、請求項１に記載の物理量検出装置。
  8. 　前記画素特性は、画素の感度と、物理量信号を蓄積可能な飽和量との少なくとも一方を含む、請求項７に記載の物理量検出装置。
  9. 　前記画素特性は、位相差、輝度情報、階調情報、色情報、イベント情報、環境情報、生体情報、及び音波情報の少なくとも一つを含む、請求項７に記載の物理量検出装置。
  10. 　前記画素特性は、前記少なくとも２つの画素群内の画素ごとに設けられるＡＤ変換器の分解能を含む、請求項７に記載の物理量検出装置。
  11. 　前記画素特性は、前記記憶部の記憶容量を含む、請求項７に記載の物理量検出装置。
  12. 　前記少なくとも２つの画素群は、それぞれ異なる信号検出期間を有する、請求項１に記載の物理量検出装置。
  13. 　前記信号検出期間は、露光時間及び信号読出し時間の少なくとも一方を含む、請求項１２に記載の物理量検出装置。
  14. 　前記画素群に含まれない画素の物理量を、当該画素の周囲に位置する前記画素群内の画素の物理量にて補間する補間処理部を備える、請求項１に記載の物理量検出装置。
  15. 　前記少なくとも２つの画素群に分けられる複数の画素を有する画素アレイ部と、
    　前記画素アレイ部内の全画素の読み出しを制御する複数の制御配線と、
    　前記画素アレイ部内の各画素が属する前記画素群に合わせて、各画素と対応する制御配線とを接続するコンタクトと、を備える、請求項１に記載の物理量検出装置。
  16. 　前記複数の制御配線は、前記画素アレイ部内の全画素の領域に配置され、
    　前記画素アレイ部内の各画素は、前記複数の制御配線のうちいずれか一つに前記コンタクトを介して接続される、請求項１５に記載の物理量検出装置。
  17. 　前記物理量は、光強度、音波の音圧、及び生体情報量の少なくとも一つを含む、請求項１に記載の物理量検出装置。
  18. 　前記物理量は、光強度を含み、
    　前記少なくとも２つの画素群は、静止画画像を撮像する領域と、動画を撮像する領域と、像面位相差を検出する領域との少なくとも一つを含む、請求項１に記載の物理量検出装置。
  19. 　複数の画素を有し、前記複数の画素が少なくとも２つの画素群に分けられる画素アレイ部と、
    　画素ごとに設けられ、画素信号をアナログ－デジタル変換するＡＤ変換器と、
    　時間とともに変化する時刻コードを生成する時刻コード発生部と、
    　時間とともに電圧レベルが変化する参照信号を生成する参照信号生成部と、
    　画素ごとの前記ＡＤ変換器から出力された画素データに対して信号処理を行う信号処理部と、を備え、
    　前記ＡＤ変換器は、前記画素信号を前記参照信号と比較することにより、前記画素信号に応じた前記時刻コードを記憶する記憶部を有し、
    　前記記憶部に前記時刻コードを記憶する制御を行うとともに、前記記憶部に記憶された前記時刻コードを更新するか否かを前記画素群ごとに制御する記憶制御部をさらに備える、撮像装置。
  20. 　前記記憶制御部は、垂直同期期間内に全画素の画素データを前記信号処理部に転送できなかった画素群については、次の垂直同期期間内に、対応する前記記憶部内の前記時刻コードを更新せずに保持する、請求項１９に記載の撮像装置。
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