WO2023060794A1 - 一种存储器及其制造方法 - Google Patents

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刘志拯
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长鑫存储技术有限公司
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Definitions

  • a plurality of capacitors and a plurality of connection pads are located above the active pillars, the connection pads are located between the active pillars and the capacitors, and are used to electrically connect the active pillars and the capacitors said capacitance;
  • a ratio of the height of the second connection pad along the third direction to the height of the portion of the active pillar above the word line along the third direction is 0.5-0.75.
  • FIG. 3a to 3h are schematic diagrams of the device structure of the memory device during the preparation process provided by the embodiment of the present disclosure, wherein all the I diagrams in FIG. 3a-FIG. 3h are schematic cross-sectional views, and all the II diagrams in FIG. 3a-FIG. 3h are top views schematic diagram.
  • the active pillars 304 are located on the bit line 301, and the bottom ends of the active pillars 304 are connected to the bit line 301;
  • the memory provided by the present disclosure further includes a lower filling layer 308-1 and an upper filling layer 308-2, and the lower filling layer 308-1 and the upper filling layer 308-2 cover the The part of the active pillar 304 not covered by the word line 302 wraps the word line 302, and the materials of the lower filling layer 308-1 and the upper filling layer 308-2 include but are not limited to silicon oxide, silicon nitride, oxynitride Silicon or polymer materials, etc. In some embodiments, the materials of the upper filling layer and the lower filling layer may be different.
  • the contact layer 307 may include a multi-layer structure, and the material of each layer may be different. By setting a multi-layer structure, the resistance and melting point of the contact layer can be flexibly adjusted to obtain optimal device performance and process benignity.
  • the material of the gate insulating layer 305 includes but not limited to silicon oxide, silicon oxynitride or High-K material, etc., and the gate insulating layer 305 can be formed by a thermal oxidation process.
  • the removal of the gate insulating layer 305 on the upper surface of the active pillar 304 can be achieved by a dry etching process, such as including but not limited to reactive ion etching (RIE--Reactive IonEtching) and high-density plasma etching (HDP )wait.
  • RIE--Reactive IonEtching reactive ion etching
  • HDP high-density plasma etching
  • the present disclosure adopts a vertical storage transistor structure, and sets the vertical storage transistors in a hexagonal arrangement, which can allow the capacitor to realize the most compact hexagonal close-packed arrangement structure, thereby obtaining the largest capacitance gain, and at the same time through the vertical vertical transistors Compared with the horizontal transistor structure, the design can further reduce the occupied area of the storage unit and increase the storage density. In addition, the problem of bit line (BL)/capacitive contact (NC) coupling in the traditional structure can be solved by setting vertical vertical transistors. At the same time, the whole structure is unconventional, the process has excellent implementability, and the stability is relatively ideal.

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Abstract

一种存储器及其制造方法，涉及半导体技术领域。存储器包括：衬底；多条位线（301），多条位线（301）位于衬底上，多条位线（301）相互平行且沿第一方向延伸；多个有源柱体，有源柱体位于位线（301）上，且有源柱体的底端部连接至位线（301）；多条字线（302），多条字线（302）相互平行且沿第二方向延伸，字线（302）环绕有源柱体的外侧壁，且有源柱体的顶端外露于字线（302），有源柱体与字线（302）共同构成存储器的立式存储晶体管；多个电容（303）以及多个连接垫，电容（303）位于有源柱体上方，连接垫位于有源柱体与电容（303）之间，用于电连接有源柱体与电容（303）；其中，第一方向与第二方向相互垂直，多个有源柱体呈六方阵列排布方式。

Description

一种存储器及其制造方法
相关的交叉引用
本公开基于申请号为202111205695.3、申请日为2021年10月15日、发明名称为“一种存储器及其制造方法”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及半导体技术领域，尤其涉及一种存储器及其制造方法。
背景技术
随着计算速度、计算容量等需求的持续提高，应用端对存储器的存储密度的要求也越来越高。为满足应用端对存储密度持续增长的需求，寻求一种利于集成化的存储器是本领域技术人员需要解决的课题。
发明内容
有鉴于此，本公开实施例为解决背景技术中存在的至少一个问题而提供一种存储器及其制造方法。
根据本公开实施例的第一方面，提供了一种存储器，包括：
衬底；
多条位线，所述多条位线位于所述衬底上，所述多条位线相互平行且沿第一方向延伸；
多个有源柱体，所述有源柱体位于所述位线上，且所述有源柱体的底端部连接至所述位线；
多条字线，所述多条字线相互平行且沿第二方向延伸，所述字线环绕所述有源柱体的外侧壁，且所述有源柱体的顶端外露于所述字线，所述有源柱体与所述字线共同构成所述存储器的立式存储晶体管；
多个电容以及多个连接垫，所述电容位于所述有源柱体上方，所述连接垫位于所述有源柱体与所述电容之间，用于电连接所述有源柱体与所述电容；
其中，所述第一方向与所述第二方向相互垂直，所述多个有源柱体呈六方阵列排布方式。
在一些实施例中，所述存储器还包括：
在沿第三方向的投影中，所述有源柱体的中心与所述位线的中轴线之 间存在偏移，且同一条位线上相邻的两个所述有源柱体的中心相对于该条位线的中轴线的偏移方向相反，其中，所述第三方向垂直于所述第一方向和所述第二方向，所述位线的中轴线为所述位线的沿所述第一方向延伸的中轴线。
在一些实施例中，所述存储器还包括：
一个所述立式存储晶体管和位于该立式存储晶体管上的电容构成一个存储单元，一个所述存储单元的单元配置尺寸为4F 2。
在一些实施例中，所述存储器还包括：
所述多条位线等间隔平行排列，以相邻的所述位线的距离定义为位线距离，以所述有源柱体的中心到其所连接的位线的中轴线之间的距离定义为偏移距离，所述偏移距离为所述位线距离的1/3至2/3。
在一些实施例中，所述存储器还包括：
接触层，所述接触层位于所述位线上方且与所述位线电连接。
在一些实施例中，所述存储器还包括：
所述连接垫包括垂直于第三方向延伸的第一连接垫和沿第三方向延伸的第二连接垫，所述第一连接垫覆盖所述有源柱体的顶部，所述第二连接垫沿有源柱体的侧壁延伸；和/或，
所述接触层包括垂直于第三方向延伸的水平部分和平行于第三方向延伸的竖直部分，所述水平部分覆盖所述位线的顶部，所述竖直部分沿位线的侧壁延伸；其中，
第三方向垂直于所述第一方向与所述第二方向。
在一些实施例中，所述存储器还包括：
所述第二连接垫沿第三方向的高度与所述有源柱体位于字线上方的部分沿第三方向的高度的比例为0.5-0.75。
在一些实施例中，所述存储器还包括：
所述竖直部分沿第三方向的高度与所述位线沿第三方向的高度的比值为0.6-0.9。
在一些实施例中，所述存储器还包括：
所述连接垫和所述接触层的材料相同。
在一些实施例中，所述存储器还包括：
所述连接垫和/或所述接触层的材料包括金属硅化物。
在一些实施例中，所述存储器还包括：
所述连接垫和/或所述接触层包括多层结构，且每一层的材料不同。
根据本公开实施例的第二方面，提供了一种存储器的制造方法，包括：
提供衬底；
形成多个有源柱体，所述多个有源柱体位于所述衬底上且呈六方阵列排布；
形成多条位线，所述位线沿着第一方向延伸，且所述有源柱体的底端 部连接至所述位线；
形成连接垫，所述连接垫位于所述有源柱体的顶部且与所述有源柱体电连接；
形成多条字线，所述字线沿着与所述第一方向垂直的第二方向延伸，所述字线环绕所述有源柱体的外侧壁，所述有源柱体的顶端与所述连接垫外露于所述字线，所述有源柱体和所述字线共同构成所述存储器的立式存储晶体管；
形成多个电容，所述电容位于所述连接垫上方且与所述连接垫电连接。
在一些实施例中，所述方法还包括：
形成所述连接垫的步骤中一同形成接触层，所述接触层位于所述位线的上方且与所述位线电连接。
在一些实施例中，形成所述连接垫的步骤中一同形成接触层，包括：
在所述位线与所述有源柱体的外侧壁形成介质层；
去除位于所述有源柱体和所述位线顶部的所述介质层；
热氧化所述有源柱体与所述位线的顶部以分别形成所述连接垫与所述接触层。
在一些实施例中，所述形成多条字线，包括：
采用下填充材料填充位线与有源柱体之间的间隙，回蚀刻所述下填充材料以暴露出有源柱体中的沟道掺杂区，从而形成下填充层；
在所述下填充层上形成字线材料层，沿第二方向刻蚀所述字线材料层形成多条沿第一方向延伸的字线，所述字线环绕有源柱体中的沟道掺杂区；
采用上填充材料填充字线与有源柱体之间的间隙，形成上填充层。
在一些实施例中，在形成连接垫之后，所述方法还包括：
采用阶梯式退火或者交替式退火对所述连接垫进行热处理。
本公开实施例提供了一种存储器，包括：衬底；多条位线，所述多条位线位于所述衬底上，所述多条位线相互平行且沿第一方向延伸；多个有源柱体，所述有源柱体位于所述位线上，且所述有源柱体的底端部连接至所述位线；多条字线，所述多条字线相互平行且沿第二方向延伸，所述字线环绕所述有源柱体的外侧壁，且所述有源柱体的顶端外露于所述字线，所述有源柱体与所述字线共同构成所述存储器的立式存储晶体管；多个电容以及多个连接垫，所述电容位于所述有源柱体上方，所述连接垫位于所述有源柱体与所述电容之间，用于电连接所述有源柱体与所述电容；其中，所述第一方向与所述第二方向相互垂直，所述多个有源柱体呈六方阵列排布方式。本公开采用立式存储晶体管结构，并将立式存储晶体管设置为六方排布方式，能够允许电容实现最紧密的六方密排排布结构，从而获得最大的电容增益，同时通过垂直立式晶体管的设计相比于水平晶体管结构能够进一步减小存储单元的占用面积，提高存储密度。此外，通过设置垂直立式晶体管还能够解决传统结构中位线(BL)/电容接触(NC)耦合的问题， 同时整个结构非常规整，制程上具有优异地可实施性，稳定性比较理想。
本公开附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本公开的实践了解到。
附图说明
图1a为本公开一实施例的存储器的俯视示意图；
图1b为本公开一实施例的存储器剥离电容和字线后的结构的俯视示意图；
图1c为本公开一实施例的存储器沿着图1a中沿AA’线的剖面示意图；
图1d为另一实施例中字线的结构俯视示意图；
图1e为有源柱体与位线的俯视示意图；
图1f为本公开一实施例的存储器沿着图1e中沿BB’线的剖面示意图；
图1g为本公开一实施例的存储器沿着图1e中沿CC’线的剖面示意图；
图1h为接触层的俯视示意图；
图2为本公开一实施例的存储器的制造方法的流程图；
图3a至图3h为本公开实施例提供的存储器在制备过程中的器件结构的示意图，其中图3a-图3h中所有的I图为剖面示意图，图3a-图3h中所有的II图为俯视示意图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、 部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
本公开提供了一种存储器，附图1a是本公开存储器的俯视图，附图1b是剥离电容之后所述存储器的俯视图，附图1c是存储器沿附图1a中的AA’线的垂直剖面图，结合附图1a-1c所示，存储器包括：
衬底100；
多条位线301，所述多条位线301位于所述衬底100上，多条位线301相互平行且沿第一方向延伸；
多个有源柱体304，所述有源柱体304位于所述位线301上，且所述有源柱体304的底端部连接至所述位线301；
多条字线302，所述多条字线302相互平行且沿第二方向延伸，所述字线302环绕所述有源柱体304的外侧壁，且所述有源柱体304的顶端外露于所述字线302(参见附图1b)，所述有源柱体304与所述字线302共同构成所述存储器的立式存储晶体管；
多个电容303以及多个连接垫306，所述电容303位于所述有源柱体304上方，所述连接垫306位于所述有源柱体304与所述电容303之间，用于电连接所述有源柱体304与所述电容303；
其中，所述第一方向与所述第二方向相互垂直，所述多个有源柱体304呈六方阵列排布方式。
在实际操作中，所述衬底100例如可以为单质半导体材料衬底(例如为硅(Si)衬底、锗(Ge)衬底等)、复合半导体材料衬底(例如为锗硅(SiGe)衬底等)，或绝缘体上硅(SOI)衬底、绝缘体上锗(GeOI)衬底等。在一 具体实施例中，所述衬底100为绝缘体上硅(SOI)衬底，通过在绝缘体上硅(SOI)衬底上设置垂直立式晶体管，能够减小位线的电容，进而增大Cs/Cbl的比值，以提高访问域度，其中Cs指代单个电容单元的电容；Cbl为整个位线的电容。
在一实施例中，位线301与有源柱体304可以包括相同的材料，例如半导体材料，包括但不限于硅(Si)、硅锗(SiGe)、氧化锌(ZnO)或Ⅲ-Ⅴ族半导体材料等。在一些实施例中，位线301可以包括重掺杂区，所述有源柱体304被字线302围绕覆盖的区域包括沟道掺杂区，所述有源柱体304未被字线302围绕覆盖的上部和下部包括源漏掺杂区，所述上部和所述下部可以分别作为立式晶体管的源/漏或者漏/源，其中，沟道掺杂区与源漏掺杂区的掺杂类型相反。在实际操作中，位线301与有源柱体304可以通过刻蚀工艺形成在同一半导体材料中形成，以实现有源柱体304的底端部与位线301的连接。在其他实施例中，位线301与有源柱体304可以包括不同的材料，例如位线301和有源柱体304可以包括不同的半导体材料，或者，位线301包括金属材料，有源柱体304包括半导体材料。在一些实施例中，位线301和有源柱体304之间还可以包括连接件，位线301和有源柱体304通过连接件实现电连接，从而降低位线301与有源柱体304之间的接触电阻。
在实际操作中，字线302的材料可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。
连接垫306的材料可以包括但不限于金属硅化物，具体的，例如硅化钨、硅化钴等。本公开实施例通过选择金属硅化物材料作为连接垫材料，利用金属硅化物的电阻特性以及高熔点特性，能够在减小RC电阻同时能够允许维持高温的电容工艺。
在一些其他实施例中，连接垫306可以包括多层结构，每一层的材料可以不同。通过设置多层结构，能够灵活调节金属硅化物材料的电阻与熔点，以获得最优的器件性能和工艺良性。
在一实施例中，如图1a所示，电容303由内至外可以包括内电容保护层303-5、电容上电极303-4、电容介电层303-3、电容下电极303-2以及外电容保护层303-1。这里，多个电容303呈六方密排排布，这里所述的“六方密排排布”是指在基于当前的微影设备的解析度能够获得的最小极限线宽尺寸和最小极限线距尺寸下，电容303所能达到的最紧密的六方排布方式。
在一实施例中，如图1c所示，存储器还包括栅极绝缘层305，所述栅极绝缘层305覆盖有源柱体304的侧壁，用于隔离所述有源柱体304与字线302。字线302围绕所述有源柱体304的部分构成立式晶体管的栅极，通过字线302所施加的控制电压能够操控立式晶体管的开启与关断。在一些 实施例中，所述栅极绝缘层305还覆盖位线301的侧壁，以隔离所述位线301，避免位线短路等影响器件稳定性。
在一实施例中，如图1c所示，本公开提供的存储器还包括下填充层308-1和上填充层308-2，所述下填充层308-1和上填充层308-2覆盖所述有源柱体304未被字线302覆盖的部分且包裹字线302，所述下填充层308-1和上填充层308-2的材料包括但不限于氧化硅、氮化硅、氮氧化硅或聚合物材料等。在一些实施例中，上填充层与下填充层的材料可以不同。
在一具体实施例中，如图1c所示，所述连接垫306可以包括垂直于第三方向延伸的第一连接垫306-1和平行于第三方向延伸的第二连接垫306-2，其中，所述第一连接垫306-1覆盖所述有源柱体304的顶部，所述第二连接垫306-2沿有源柱体304的侧壁延伸，可以与有源柱体304的侧壁接触，所述第三方向垂直于第一方向与第二方向。通过设置沿有源柱体304侧壁延伸的第二连接垫306-2，一方面增大了连接垫306与有源柱体304的接触面积，对有源柱体的包裹性更好，另外，增大连接垫与有源柱体的接触面积，能够避免后续形成电容时，电容接触到栅极绝缘层，影响电学性能，以及更好的与旁边的填充层形成隔离结构。另一方面，当连接垫仅位于有源柱体304顶端时，电流从连接垫经由有源柱体的顶部流向有源柱体中间的沟道区域，而当第二连接垫306-2沿侧壁向下延伸时，电流能够通过第二连接垫306-2直接通过侧壁部分传递给沟道区域，缩短了电流路径，能够降低阻值，提高器件性能。
在一些实施例中，第二连接垫306-2沿第三方向的高度与位于字线上方的部分所述有源柱体304沿第三方向的高度的比例为0.5-0.75，例如0.55、0.6、0.68。相邻的第二连接垫306-2与位于相邻的两个第二连接垫306-2之间的介质层或半导体层会形成较大的寄生电容，对器件的性能不利。当该比例大于0.75时，上述寄生电容较大，对器件性能影响较大，当该比例小于0.5时又将难以获得降低阻值的最优效果。
在一些实施例中，所述第二连接垫306-2可以只设置在有源柱体304的一侧。通过仅将第二连接垫设置在有源柱体的一侧，那么，由于另一侧第二连接垫的缺失，能够减小寄生电容的形成，这有利于器件的电学性能。
在附图1a-1c所示的实施例中，字线302由一个整体构成，由字线302围绕有源柱体304的部分构成栅极。在一些其他实施例中，如图1d所示，字线302还可以由两部分构成，一部分为一个个围绕有源柱体304的管状栅极302-1，另一部分为连接相邻管状栅极的字线连接部302-2，多个管状栅极与多个字线连接部交替相连并沿第二方向延伸排列。在该实施例中，管状栅极与字线连接部的材料可以不同。一些实施例中，管状栅极的材料例如可以包括叠层结构，如依次堆叠的栅极功函数层和栅极导电层。所述栅极功函数层的材料例如包括钛(Ti)或氮化钛(TiN)中的一种或其组合，所述栅极导电层的材料例如包括多晶硅(Poly)和钨(W)中的一种或其组 合。
在一些实施例中，如图1e所示，在沿第三方向的投影中，所述有源柱体304的中心与所述位线301的中轴线之间存在偏移，且同一条位线上相邻的两个所述有源柱体的中心相对于该条位线的中轴线的偏移方向相反，其中，所述第三方向垂直于所述第一方向和所述第二方向，所述位线301的中轴线为所述位线301的沿所述第一方向延伸的中轴线。
图1f和图1g是图1e中沿虚线BB’和CC’的垂直剖面结构示意图，如图1f-1g所示，在一些实施例中，位于同一条位线301上且相邻的两个所述有源柱体304的中心与该条位线301的中轴线的偏移方向相反。通过上述方案中有源柱体的交替偏移的方式，能够实现电容的六方密排。
在一实施例中，一个所述立式存储晶体管和位于该立式存储晶体管上的电容303构成一个存储单元，一个所述存储单元的单元配置尺寸为4F 2。这里，单元配置尺寸一个存储单元在衬底100上占据的面积的大小。具体的，如图1e所示，一个立式晶体管在衬底100上占用的面积为边长为F的正方形，由于一个存储单元由一个立式晶体管和形成于立式晶体管之上的一个电容303构成，那么，一个电容的占用面积、一个存储单元的占用面积与一个立式晶体管的占用面积相等，均为该边长为F的正方形的面积。其中，“F”为基于当前的微影设备的解析度能够获得的最小极限线宽尺寸和最小极限线距尺寸。在该单元配置尺寸下，电容将呈现最紧密的六方密排排布方式，这意味着存储器能够获得最大的存储密度。
在一实施例中，如图1e所示，所述多条位线301等间隔平行排列，以相邻的所述位线301的距离定义为位线距离D，以有源柱体304的中心到其所连接的位线的中轴线之间的距离定义为偏移距离d，所述偏移距离d为所述位线距离D的1/3至2/3，例如1/3、1/2。当该比例大于2/3时，会导致凸出部309宽度过大，引起凸出部309与相邻位线301的距离过近，从而凸出部易与相邻位线产生不必要短接等器件稳定性问题，同时也了增大刻蚀制备位线和有源柱体的难度，此外，当该比例小于1/3时，凸出部的宽度过小，位线被有源柱体覆盖的面积增大，能够预留给接触层的空间减小，位线的电阻会增大，进行影响器件性能。本公开实施例通过将d与D的比例选择为上述范围，能够获得最优的位线电阻和器件稳定性。在一些实施例中，偏移距离d可以为位线距离D的1/2。
在一些实施例中，如图1c所示，本公开提供的存储器还包括：接触层307,所述接触层307位于所述位线301上方且与所述位线电连接。在一实施例中，所述接触层307沿第一方向延伸且呈波浪型。例如，图1h为接触层的俯视示意图，如图1h所示，所述接触层307包括沿第一方向交替连接的第一接触部307-1和第二接触部307-2(如虚线框中所示)，所述第一接触部307-1沿第二方向的宽度大于第二接触部307-2沿第二方向的宽度；所述第一接触部307-1沿第二方向的宽度等于位线的宽度，所述第二接触部 307-2的沿第二方向的宽度小于位线301的宽度，相邻两第二接触部307-2沿第一方向的中轴线不重合。在一实施例中，所述接触层307的侧壁还可以与所述有源柱体304的侧壁接触。
在实际操作中，所述接触层307的材料包括但不限于金属硅化物，具体的，例如硅化钨、硅化钴等，高熔点的金属硅化物材料能够减小位线的电阻同时能够允许维持高温的电容工艺，同时，在接触层307的侧壁与有源柱体的侧壁接触的实施方式中，接触层307与有源柱体304接触，能够进一步降低位线301与有源柱体304的接触电阻。
在一些实施例中，接触层307和连接垫306的材料可以相同。这允许接触层307和连接垫306在同一步骤中同时形成，从而能够简化步骤，节约工艺。
在一些具体实施例中，如图1c所示，接触层307还包括垂直于第三方向延伸的水平部分307-l和平行于第三方向延伸的竖直部分307-h，其中，所述第三方向垂直于所述第一方向与所述第二方向，所述水平部分307-l覆盖所述位线的顶部，所述竖直部分307-h沿位线的侧壁延伸。通过设置沿位线301侧壁延伸的竖直部分307-h，增加了接触层307与位线301的接触面积，降低了RC电阻，且增加了接触层307与位线301之间的包裹性。
在一些实施例中，所述竖直部分沿第三方向的高度与所述位线沿第三方向的高度的比值为0.6-0.9，例如0.7、0.85。当该比例大于0.9时，相邻的竖直部分与位于相邻的两个竖直部分之间的介质层和半导体层会形成较大的寄生电容，对器件的性能不利，当该比例小于0.6时将难以获得降低接触电阻的最优效果。
在一些其他实施例中，接触层307可以包括多层结构，每一层的材料可以不同。通过设置多层结构，能够灵活调节接触层的电阻与熔点，以获得最优的器件性能和工艺良性。
本公开实施例还提供了一种存储器的制造方法，具体请参见附图2，如图所示，所述方法包括：
步骤501：提供衬底；
步骤502：形成多个有源柱体，所述多个有源柱体位于所述衬底上且呈六方阵列排布；
步骤503：形成多条位线，所述位线沿着第一方向延伸，且所述有源柱体的底端部连接至所述位线；
步骤504：形成连接垫，所述连接垫位于所述有源柱体的顶部且与所述有源柱体电连接；
步骤505：形成多条字线，所述字线沿着与所述第一方向垂直的第二方向延伸，所述字线环绕所述有源柱体的外侧壁，所述有源柱体的顶端与所述连接垫外露于所述字线，所述有源柱体和所述字线共同构成所述存储器的立式存储晶体管；
步骤506：形成多个电容，所述电容位于所述连接垫上方且与所述连接垫电连接。
下面结合具体实施例对本公开实施例提供的存储器的制造方法再作进一步详细的说明。
图3a至图3h为本公开实施例提供的存储器在制备过程中的器件结构剖面示意图。
首先，执行步骤501，参见图3a，提供衬底100。所述衬底100例如可以为单质半导体材料衬底(例如为硅(Si)衬底、锗(Ge)衬底等)、复合半导体材料衬底(例如为锗硅(SiGe)衬底等)，或绝缘体上硅(SOI)衬底、绝缘体上锗(GeOI)衬底等。
接着，执行步骤502，参见图3a-3b，形成多个有源柱体304，所述多个有源柱体304位于所述衬底100上且呈六方阵列排布。
在实际操作中，首先，如图3a所示，在所述衬底100形成一层半导体层200；接着，如图3b所示，刻蚀半导体层200，形成多个呈六方阵列排布的有源柱体304。值得注意的是，该刻蚀工艺在半导体层200的底面上方停止，保留一定厚度的底部半导体层200不被刻蚀，作为位线预层201用于后续形成位线301。具体的，刻蚀形成多个有源柱体304可以先在所述半导体层200上形成掩膜层，所述掩膜层例如具有呈六方阵列排布的多个窗口，然后以该掩膜层为掩膜刻蚀所述半导体层200以实现多个呈六方阵列排布的有源柱体304。
在实际操作中，所述形成半导体层200可以采用原位掺杂工艺，在生长半导体层200的同时，沿着从底到上的方向依次在半导体层200上形成重掺杂区、源极掺杂区、沟道掺杂区和漏极掺杂区，或者形成重掺杂区，漏极掺杂区、沟道掺杂区和源极掺杂区，其中，重掺杂区、源极掺杂区、沟道掺杂区和漏极掺杂区分别用于形成位线301、源极区、沟道和漏极区。
接下来，执行步骤503，参见图3c：形成多条位线301，所述位线301沿着第一方向延伸，且所述有源柱体304的底端部连接至所述位线301。
在实际操作中，首先，可以在所述有源柱体304的上方形成位线掩膜，以位线掩膜作为刻蚀掩膜刻蚀未被所述位线掩膜400遮蔽的位线预层201，以在有源柱体304的下方形成多条沿第一方向延伸的位线301。
接着，执行步骤504，参见附图3d-3f，形成连接垫306，所述连接垫306位于所述有源柱体304的顶部且与所述有源柱体304电连接。
在一些实施例中，形成所述连接垫的步骤中一同形成接触层307，所述接触层307位于所述位线301的上方且与所述位线电连接。通过将连接垫和接触层在同一步骤中形成，能够简化工艺、节约成本。
在一实施方式中，形成所述连接垫306的步骤中一同形成接触层307，包括：
在所述位线301与所述有源柱体304的外侧壁形成介质层；
去除位于所述有源柱体304和所述位线301顶部的所述介质层；
热氧化所述有源柱体304与所述位线301的顶部以分别形成所述连接垫306与所述接触层307。
具体的，首先，如图3d所示，在所述有源柱体304和位线301裸露的表面上形成栅极绝缘层305；而后，如图3e所示，去除所述有源柱体304和位线301的上表面的栅极绝缘层305，以使有源柱体304和位线301的上表面裸露；接着，如图3f所示，在所述有源柱体304裸露的上表面和位线301的上表面上分别形成连接垫306和接触层307，连接垫306位于有源柱体304的顶部且与有源柱体304电连接，接触层307位于位线301的上表面且与位线301电连接。
在实际操作中，所述栅极绝缘层305的材料包括但不限于氧化硅、氮氧化硅或High-K材料等等，栅极绝缘层305可以采用热氧化工艺形成。此外，去除有源柱体304上表面的栅极绝缘层305可以采用干法刻蚀工艺实现，例如包括但不限于反应离子刻蚀(RIE--Reactive IonEtching)和高密度等离子体刻蚀(HDP)等。
在一些实施例中，所述连接垫306和/或所述接触层307的材料包括金属硅化物，例如硅化钨或硅化钴等。在实际操作中，在所述有源柱体304裸露的上表面和位线301的上表面上分别形成连接垫306和接触层307，包括：在所述有源柱体304和所述位线301的上表面上形成金属材料，而后进行热处理，使得金属材料与有源柱体304材料和位线301材料发生反应，生成金属硅化物，最后，去除未反应的金属材料，以实现在有源柱体304和位线301的上表面上分别形成连接垫306和接触层307。
在一些实施例中，采用阶梯式退火或者交替退火对所述连接垫和/或所述接触层进行热处理。在实际操作中，阶梯式退火，例如首先在1200℃下退火，接着在1000℃下退火，最后在800℃下退火。交替式退火，是指来回交替变换退火温度的退火方式，例如在1000℃和900℃的两个温度下来回交替退火。通过采用阶梯式退火或者交替退火方式对连接垫和/或接触层进行热处理，能够使得所形成的连接垫/接触层与有源柱体/位线的性能更加兼容，缓解应力问题。
本公开通过采用高熔点的金属硅化物材料作为连接垫306的材料，能够减小电容和晶体管的接触电阻，同时能够允许维持高温的电容工艺。此外，本公开中连接垫306与接触层307在同一工艺步骤中形成，节约了工艺，降低了成本。
在一些实施例中，所述接触层307与所述有源柱体304的侧壁接触。接触层307与有源柱体304接触，能够进一步降低位线301与有源柱体304之间的接触电阻。
接下来，执行步骤505，参见附图3g：形成多条字线302，所述字线302沿着与所述第一方向垂直的第二方向延伸，所述字线302环绕所述有源 柱体304的外侧壁，所述有源柱体304的顶端与所述连接垫306外露于所述字线302，所述有源柱体304和所述字线302共同构成所述存储器的立式存储晶体管。
在实际操作中，可以首先采用下填充材料填充位线301和有源柱体304之间的间隙，刻蚀所述下填充材料至暴露出有源柱体304中的沟道掺杂区以形成下填充层308-1；接着，在所述下填充层上形成字线材料层，所述字线材料层覆盖有源柱体304中的沟道掺杂区；然后，沿第二方向刻蚀所述字线材料层，形成多条沿第一方向延伸的字线302，所述字线302环绕有源柱体304中的沟道掺杂区；最后，采用上填充材料填充字线302和有源柱体304之间的间隙，以形成上填充层308-2，多个连接垫306从上填充层308-2的表面暴露。
最后，如图3h所示，执行步骤506：形成多个电容303，所述电容303位于所述连接垫306上方且与所述连接垫306电连接。
附图3h的II图示出了电容303的俯视图，由图3h可知，电容303由内之外包括内电容保护层303-5、电容上电极303-4、电容介电层303-3、电容下电极303-2以及外电容保护层303-1。在实际操作中，可以首先在上填充层308-2以及连接垫306上形成牺牲层和支撑层交替设置的上部叠层结构；而后，形成多个通孔，所述通孔依次贯穿所述上部叠层结构，以暴露出所述连接垫306；接着，形成电容下电极303-2，所述电容下电极303-2覆盖所述通孔的侧壁和底部，以形成多个筒状结构；去除所述牺牲层，剩余的所述支撑层连接所述电容下电极筒状结构的外壁；之后，在所述电容下电极303-2的内外表面依次形成一电容介质层303-3和一电容上电极303-4。最后，形成填充电容上电极303-4形成的筒状结构内部的内电容保护层303-5和覆盖电容下电极303-2形成的筒状结构外侧壁的外电容保护层303-1。
在电容303制备完成之后，还可以采用填充材料填充电容之间的间隙并覆盖电容303的顶部，形成位于电容之间间隙的支撑层和位于电容303顶部的盖层。
以上的制备方法仅是制备本公开实施例提供的存储器的一种方式的举例，应当理解是，上述实施例并非对本公开提供的存储器的制备方法的唯一限定。在一些实施例中，形成多个有源柱体，所述多个有源柱体位于所述衬底上且呈六方阵列排布；形成多条位线，所述位线沿着第一方向延伸，且所述有源柱体的底端部连接至所述位线，还可以以如下方式进行：在衬底100上形成位线材料层，沿第一方向刻蚀所述位线材料层形成多个沿第一方向延伸的位线301；采用填充层填充相邻位线301之间的间隙，并平坦化位线301与填充材料的顶部，使得位线301与填充材料的顶部齐平；形成牺牲层，刻蚀所述牺牲层形成多个通孔，所述通孔暴露出部分位线301，所述通孔呈六方阵列排布；然后，填充有源材料在所述通孔中，以形成所 述有源柱体304。这里，形成有源柱体可采用原位掺杂工艺，从而实现从底部朝向顶部分别形成源极掺杂区、沟道掺杂区和漏极掺杂区，或者漏极掺杂区、沟道掺杂区和源极掺杂区。在该实施例中，而后可以去除牺牲层；在去除牺牲层后，可以采用如前述实施方式中的步骤403至步骤406已完成本公开实施例提供的存储器的制备。
综上所述，本公开采用竖直结构的立式存储晶体管，其在衬底上的所占用的面积较小，且可以通过调节有源柱的高度抑制短沟道效应。同时，多个有源柱体呈六方阵列排布方式可以最大化提高存储器电容的空间利用率和排布密集程度。
需要说明的是，本公开实施例提供的存储器及其制造方法可以应用于任何包括该结构的集成电路中。各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。
工业实用性
本公开采用立式存储晶体管结构，并将立式存储晶体管设置为六方排布方式，能够允许电容实现最紧密的六方密排排布结构，从而获得最大的电容增益，同时通过垂直立式晶体管的设计相比于水平晶体管结构能够进一步减小存储单元的占用面积，提高存储密度。此外，通过设置垂直立式晶体管还能够解决传统结构中位线(BL)/电容接触(NC)耦合的问题，同时整个结构非常规整，制程上具有优异地可实施性，稳定性比较理想。

Claims (16)

  1. 一种存储器，包括：
    衬底；
    多条位线，所述多条位线位于所述衬底上，所述多条位线相互平行且沿第一方向延伸；
    多个有源柱体，所述有源柱体位于所述位线上，且所述有源柱体的底端部连接至所述位线；
    多条字线，所述多条字线相互平行且沿第二方向延伸，所述字线环绕所述有源柱体的外侧壁，且所述有源柱体的顶端外露于所述字线，所述有源柱体与所述字线共同构成所述存储器的立式存储晶体管；
    多个电容以及多个连接垫，所述电容位于所述有源柱体上方，所述连接垫位于所述有源柱体与所述电容之间，用于电连接所述有源柱体与所述电容；
    其中，所述第一方向与所述第二方向相互垂直，所述多个有源柱体呈六方阵列排布方式。
  2. 根据权利要求1所述的存储器，其中，包括：
    在沿第三方向的投影中，所述有源柱体的中心与所述位线的中轴线之间存在偏移，且同一条位线上相邻的两个所述有源柱体的中心相对于该条位线的中轴线的偏移方向相反，其中，所述第三方向垂直于所述第一方向和所述第二方向，所述位线的中轴线为所述位线的沿所述第一方向延伸的中轴线。
  3. 根据权利要求1所述的存储器，其中，包括：
    一个所述立式存储晶体管和位于该立式存储晶体管上的电容构成一个存储单元，一个所述存储单元的单元配置尺寸为4F 2。
  4. 根据权利要求2所述的存储器，其中，包括：
    所述多条位线等间隔平行排列，以相邻的所述位线的距离定义为位线距离，以所述有源柱体的中心到其所连接的位线的中轴线之间的距离定义为偏移距离，所述偏移距离为所述位线距离的1/3至2/3。
  5. 根据权利要求1所述的存储器，其中，包括：
    接触层，所述接触层位于所述位线上方且与所述位线电连接。
  6. 根据权利要求5所述的存储器，其中，包括：
    所述连接垫包括垂直于第三方向延伸的第一连接垫和沿第三方向延伸的第二连接垫，所述第一连接垫覆盖所述有源柱体的顶部，所述第二连接垫沿有源柱体的侧壁延伸；和/或，
    所述接触层包括垂直于第三方向延伸的水平部分和平行于第三方向延伸的竖直部分，所述水平部分覆盖所述位线的顶部，所述竖直部分沿位线 的侧壁延伸；其中，
    第三方向垂直于所述第一方向与所述第二方向。
  7. 根据权利要求6所述的存储器，其中，包括：
    所述第二连接垫沿第三方向的高度与所述有源柱体位于字线上方的部分沿第三方向的高度的比例为0.5-0.75。
  8. 根据权利要求6所述的存储器，其中，包括：
    所述竖直部分沿第三方向的高度与所述位线沿第三方向的高度的比值为0.6-0.9。
  9. 根据权利要求5所述的存储器，其中，包括：
    所述连接垫和所述接触层的材料相同。
  10. 根据权利要求5所述的存储器，其中，包括：
    所述连接垫和/或所述接触层的材料包括金属硅化物。
  11. 根据权利要求5所述的存储器，其中，包括：
    所述连接垫和/或所述接触层包括多层结构，且每一层的材料不同。
  12. 一种存储器的制造方法，包括：
    提供衬底；
    形成多个有源柱体，所述多个有源柱体位于所述衬底上且呈六方阵列排布；
    形成多条位线，所述位线沿着第一方向延伸，且所述有源柱体的底端部连接至所述位线；
    形成连接垫，所述连接垫位于所述有源柱体的顶部且与所述有源柱体电连接；
    形成多条字线，所述字线沿着与所述第一方向垂直的第二方向延伸，所述字线环绕所述有源柱体的外侧壁，所述有源柱体的顶端与所述连接垫外露于所述字线，所述有源柱体和所述字线共同构成所述存储器的立式存储晶体管；
    形成多个电容，所述电容位于所述连接垫上方且与所述连接垫电连接。
  13. 根据权利要求12所述的方法，其中，所述方法还包括：
    形成所述连接垫的步骤中一同形成接触层，所述接触层位于所述位线的上方且与所述位线电连接。
  14. 根据权利要求13所述的方法，其中，形成所述连接垫的步骤中一同形成接触层，包括：
    在所述位线与所述有源柱体的外侧壁形成介质层；
    去除位于所述有源柱体和所述位线顶部的所述介质层；
    热氧化所述有源柱体与所述位线的顶部以分别形成所述连接垫与所述接触层。
  15. 根据权利要求12所述的方法，其中，所述形成多条字线，包括：
    采用下填充材料填充位线与有源柱体之间的间隙，回蚀刻所述下填充 材料以暴露出有源柱体中的沟道掺杂区，从而形成下填充层；
    在所述下填充层上形成字线材料层，沿第二方向刻蚀所述字线材料层形成多条沿第一方向延伸的字线，所述字线环绕有源柱体中的沟道掺杂区；
    采用上填充材料填充字线与有源柱体之间的间隙，形成上填充层。
  16. 根据权利要求12所述的方法，其中，在形成连接垫之后，所述方法还包括：
    采用阶梯式退火或者交替式退火对所述连接垫进行热处理。
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