WO2023053904A1 - 撮像装置 - Google Patents

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WO2023053904A1
WO2023053904A1 PCT/JP2022/033862 JP2022033862W WO2023053904A1 WO 2023053904 A1 WO2023053904 A1 WO 2023053904A1 JP 2022033862 W JP2022033862 W JP 2022033862W WO 2023053904 A1 WO2023053904 A1 WO 2023053904A1
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pixel
signal
pixels
output
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PCT/JP2022/033862
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嘉晃 佐藤
康夫 三宅
雄介 岡田
佳壽子 西村
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パナソニックＩｐマネジメント株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • the present disclosure relates to imaging devices.
  • non-destructive readout is a readout of pixel signals in which signal charges accumulated in pixels are not reset and signal charges are read out in an exposed state. Pixel information during exposure can be obtained by performing non-destructive readout.
  • Japanese Patent Application Laid-Open No. 2002-200001 discloses an imaging device that achieves a high dynamic range by performing non-destructive readout.
  • JP 2007-194687 A Japanese Patent No. 6459025 WO2007/099850
  • An imaging device includes a plurality of pixels arranged in a matrix and a signal processing circuit, wherein the plurality of pixels is a plurality of first pixels that output pixel signals according to incident light. and a plurality of pixels arranged in a column direction in at least two columns and arranged in a column different from the plurality of first pixels for outputting a reset signal corresponding to an output signal of each of the plurality of first pixels upon resetting.
  • the signal processing circuit is configured to process the pixel signal output by one of the plurality of first pixels and the one of the plurality of second pixels; A difference from a reference signal based on the reset signal output by at least two second pixels located in the same row as one pixel is output.
  • An imaging device includes a plurality of pixels arranged in a matrix and a signal processing circuit, wherein the plurality of pixels is a plurality of first pixels that output pixel signals according to incident light. a plurality of pixels arranged in a row direction in at least two rows and arranged in a row different from the plurality of first pixels for outputting a reset signal corresponding to an output signal of each of the plurality of first pixels upon resetting; wherein the signal processing circuit is configured to process the pixel signal output by one of the plurality of first pixels and the one of the plurality of second pixels; A difference from a reference signal based on the reset signal output by at least two second pixels located in the same column as one pixel is output.
  • An imaging device includes a plurality of pixels arranged in a matrix and a signal processing circuit, wherein the plurality of pixels is a plurality of first pixels that output pixel signals according to incident light. and pixels arranged in a column direction in at least one column and arranged in a column different from the plurality of first pixels for outputting a first reset signal corresponding to an output signal of each of the plurality of first pixels upon resetting.
  • the signal processing circuit outputs the pixel signal output from one of the plurality of first pixels and the plurality of second pixels.
  • the first reset signal output by at least one second pixel positioned in the same row as the one first pixel among the plurality of third pixels, and the same column as the one first pixel among the plurality of third pixels and the difference from the reference signal based on the second reset signal output by the at least one third pixel positioned at .
  • FIG. 1 is a block diagram showing the overall configuration of an imaging device according to Embodiment 1.
  • FIG. 2 is a diagram illustrating an example of a circuit configuration of an imaging pixel according to Embodiment 1.
  • FIG. 3 is a diagram illustrating an example of a circuit configuration of a reference pixel according to Embodiment 1.
  • FIG. 4 is a diagram schematically showing signal amplitudes during non-destructive readout.
  • FIG. 5A is a diagram for explaining the positions of pixels to be read.
  • FIG. 5B is a diagram showing the difference in resistance due to the difference in the position of the pixels to be read.
  • FIG. 5C is a diagram showing a difference in voltage due to a difference in the position of pixels to be read.
  • FIG. 5A is a diagram for explaining the positions of pixels to be read.
  • FIG. 5B is a diagram showing the difference in resistance due to the difference in the position of the pixels to be read.
  • FIG. 5C is a diagram showing a difference in voltage
  • FIG. 5D is a diagram showing the difference in signal amplitude due to the difference in the position of the pixels to be read.
  • 6 is a diagram illustrating an example of a circuit configuration from a pixel to a column signal processing unit according to Embodiment 1.
  • FIG. 7 is a timing chart for explaining an example of signal processing in the imaging device according to the first embodiment.
  • FIG. 8 is a block diagram showing the overall configuration of an imaging device according to Embodiment 2.
  • FIG. 9 is a diagram showing a first circuit configuration example of a reference signal generation unit according to the second embodiment.
  • FIG. 10 is a diagram showing a second circuit configuration example of the reference signal generation unit according to the second embodiment.
  • FIG. 11 is a block diagram showing the overall configuration of an imaging device according to Embodiment 3.
  • FIG. 12 is a diagram illustrating a circuit configuration example of a reference signal selection unit according to the third embodiment
  • FIG. FIG. 13 is a block diagram showing the overall configuration of an imaging device according to Embodiment 4.
  • FIG. 14 is a diagram illustrating an example of a circuit configuration from a pixel to a column signal processing unit according to Embodiment 4.
  • FIG. 15 is a timing chart for explaining an example of signal processing in the imaging device according to the fourth embodiment.
  • FIG. 16 is a block diagram showing the overall configuration of an imaging device according to Embodiment 5.
  • FIG. 17 is a block diagram showing the overall configuration of an imaging device according to Embodiment 6.
  • FIG. 18 is a block diagram showing the overall configuration of an imaging device according to Embodiment 7.
  • FIG. 19 is a diagram illustrating a circuit configuration example of a reference signal generation unit according to a seventh embodiment
  • FIG. 20 is a diagram illustrating an example of a circuit configuration from a pixel to a column signal processing unit according to Embodiment 7.
  • FIG. 21 is a timing chart for explaining an example of signal processing in the imaging device according to the seventh embodiment.
  • FIG. 22 is a block diagram showing the overall configuration of an imaging device according to Embodiment 8.
  • FIG. 23A is a layout diagram showing an example in which the reference pixel section is arranged in the horizontal direction of the imaging pixel section.
  • FIG. 23A is a layout diagram showing an example in which the reference pixel section is arranged in the horizontal direction of the imaging pixel section.
  • FIG. 23B is a layout diagram showing another example in which the reference pixel section is arranged in the horizontal direction of the imaging pixel section.
  • FIG. 24A is a layout diagram showing an example of arranging the reference pixel portion in the vertical direction of the imaging pixel portion.
  • FIG. 24B is a layout diagram showing another example in which the reference pixel section is arranged in the vertical direction of the imaging pixel section.
  • Patent Document 2 discloses that high-speed nondestructive readout is realized by taking a difference between a pixel signal output from a pixel and a reset signal output from a reference signal generation unit. disclosed.
  • a reference signal generator that outputs a reset signal is arranged, for example, in a vertical OB (Optical Black) area.
  • Patent Document 3 discloses a configuration in which one reference pixel is provided for each row.
  • An imaging device includes a plurality of pixels arranged in a matrix and a signal processing circuit, wherein the plurality of pixels is a plurality of first pixels that output pixel signals according to incident light. and a plurality of pixels arranged in a column direction in at least two columns and arranged in a column different from the plurality of first pixels for outputting a reset signal corresponding to an output signal of each of the plurality of first pixels upon resetting.
  • the signal processing circuit is configured to process the pixel signal output by one of the plurality of first pixels and the one of the plurality of second pixels; A difference from a reference signal based on the reset signal output by at least two second pixels located in the same row as one pixel is output.
  • the imaging device can improve image quality in nondestructive readout.
  • an imaging device includes a plurality of pixels arranged in a matrix and a signal processing circuit, wherein the plurality of pixels output pixel signals corresponding to incident light. and a first pixel arranged in a row direction in at least two rows and arranged in a row different from the plurality of first pixels for outputting a reset signal corresponding to an output signal of each of the plurality of first pixels upon resetting.
  • the signal processing circuit comprises: the pixel signal output by one of the plurality of first pixels; and the pixel signal output by one of the plurality of first pixels; A difference between a reference signal based on the reset signal output by at least two second pixels located in the same column as the one first pixel and a reference signal is output.
  • the imaging device can improve image quality in nondestructive readout.
  • the reset signals output by the at least two second pixels may be combined and output to the signal processing circuit.
  • a reference signal obtained by synthesizing reset signals output by two or more second pixels can be used for nondestructive readout. Therefore, even if one of the second pixels has a defect, the effect of the defect can be reduced by averaging the reset signals.
  • the imaging device further includes a selection circuit electrically connected to the at least two second pixels, and the selection circuit selects one of the reset signals output by the at least two second pixels. At least one may be selected and output to the signal processing circuit.
  • At least one of the reset signals output by the two or more second pixels can be selected and used as a reference signal for nondestructive readout. Therefore, even if one of the second pixels is defective, the effect of the defect can be reduced by selecting the reset signal output by the normal second pixel.
  • the imaging device may further include a buffer circuit provided after the at least two second pixels and before the signal processing circuit.
  • the signal can be output to the signal processing circuit at low impedance, and the drive capability of the signal output to the signal processing circuit can be increased.
  • the imaging device further includes an offset circuit provided after the at least two second pixels and before the signal processing circuit, and the offset circuit positively affects an input signal.
  • a signal to which a negative voltage is added may be output to the signal processing circuit as the reference signal.
  • each of the plurality of pixels may include a photoelectric conversion unit that converts light into signal charges
  • each of the second pixels may include a light shielding unit that blocks light from entering the photoelectric conversion unit. good.
  • the configurations of the first pixel and the second pixel can be made similar, so that the difference between the reset signal and the voltage at the time of resetting the first pixel can be reduced.
  • each of the first pixels may include a photoelectric conversion unit that converts light into signal charges
  • each of the second pixels may not include a photoelectric conversion unit that converts light into signal charges
  • the second pixel can output a reset signal without providing a mechanism such as a light shielding layer for preventing light from entering the photoelectric conversion element.
  • the degree of freedom in arranging pixels can be increased.
  • an imaging device includes a plurality of pixels arranged in a matrix and a signal processing circuit, wherein the plurality of pixels output pixel signals corresponding to incident light. and a first pixel arranged in a column direction in at least one column, and outputting a first reset signal corresponding to an output signal of each of the plurality of first pixels at the time of resetting, in a column different from the plurality of first pixels a plurality of second pixels arranged in a row direction in at least one row and outputting a second reset signal corresponding to an output signal of each of the plurality of first pixels upon resetting; and a plurality of third pixels arranged in a row different from the pixels, wherein the signal processing circuit processes the pixel signal output by one of the plurality of first pixels and the plurality of third pixels.
  • the reference signal based on the first reset signal output by the second pixel located in the same row as the first pixel and the second reset signal output by the third pixel located in the same column as the first pixel is By using it, in the non-destructive readout of the first pixel, it is possible to use a reference signal in which the deviation from the voltage at the time of resetting the first pixel due to the influence of the difference in pixel position in the column direction and the row direction is reduced. Moreover, by using the reference signal based on the first reset signal for the second pixel and the second reset signal for the third pixel, even if the second pixel or the third pixel has a defect, the effect of the defect can be reduced. Therefore, the imaging device according to this aspect can improve image quality in nondestructive readout.
  • the plurality of pixels are located in the same column as the at least one second pixel and in the same row as the at least one third pixel, and the output of each of the plurality of first pixels at reset further comprising at least one fourth pixel outputting a third reset signal corresponding to the signal, wherein the signal processing circuit outputs the pixel signal output by the one first pixel and the at least one second pixel output; output a difference between a reference signal based on the first reset signal, the second reset signal output by the at least one third pixel, and the third reset signal output by the at least one fourth pixel; You may
  • the reference signal based on the third reset signal output by the fourth pixel located in the same column as the second pixel and in the same row as the third pixel is generated.
  • ordinal numbers such as “first” and “second” do not mean the number or order of constituent elements unless otherwise specified. It is used for the purpose of distinguishing elements.
  • connection in the description of the circuit configuration in this specification means electrical connection unless otherwise specified.
  • Embodiment 1 Embodiment 1 will be described below.
  • FIG. 1 is a block diagram showing the overall configuration of an imaging device 200 according to this embodiment. First, the overall configuration of the imaging device 200 will be described with reference to FIG.
  • an imaging device 200 includes a pixel array section 10 including an imaging pixel section 11 and a reference pixel section 12, a control section 30, a vertical scanning section 40, a column signal processing section 50, a horizontal scanning It includes a section 60, a first switch section 70A, and a second switch section 70B.
  • the imaging device 200 also includes current sources 21 and vertical signal lines 22 arranged for each pixel column of the pixel array section 10 , output signal lines 23 , and scanning lines 24 arranged for each pixel row of the pixel array section 10 . And prepare.
  • the pixel array section 10 is a pixel section including a plurality of pixels arranged in a matrix. That is, in the pixel array section 10, a plurality of pixels are arranged along the column direction and the row direction.
  • the column direction is the direction in which the vertical signal lines 22 extend in FIG. 1, and is also called the “vertical direction”.
  • the row direction is the direction in which the scanning lines 24 extend in FIG. 1, and is also referred to as the "horizontal direction.”
  • a plurality of pixels included in the pixel array section 10 includes a plurality of imaging pixels 100 and a plurality of reference pixels 110 .
  • the imaging pixel 100 is an example of a first pixel
  • the reference pixel 110 is an example of a second pixel.
  • Each of the multiple imaging pixels 100 outputs a pixel signal corresponding to incident light to the multiple imaging pixels 100 .
  • Each of the plurality of reference pixels 110 outputs a reset signal corresponding to the output signal of each of the plurality of imaging pixels 100 upon reset.
  • the reset signals output by the multiple reference pixels 110 are signals simulating voltages after the reset operation of the multiple imaging pixels 100 .
  • the imaging pixel section 11 is a pixel section in which a plurality of imaging pixels 100 are arranged in a matrix.
  • the reference pixel section 12 is a pixel section in which a plurality of reference pixels 110 are arranged in a matrix.
  • the reference pixel section 12 is arranged, for example, at the end of the pixel array section 10 in the row direction.
  • the reference pixel section 12 is located on the row direction side of the imaging pixel section 11 . That is, in the pixel array section 10, the imaging pixel section 11 and the reference pixel section 12 are arranged along the row direction.
  • the plurality of reference pixels 110 are arranged in columns different from the plurality of imaging pixels 100, and are arranged in the column direction in at least two columns.
  • a pixel row in which a plurality of reference pixels 110 are arranged along the column direction in the reference pixel section 12 may be referred to as a "reference pixel row”. That is, the reference pixel section 12 includes a plurality of reference pixel columns.
  • the number of imaging pixels 100 arranged in the column direction in the imaging pixel section 11 is the same as the number of reference pixels 110 arranged in the column direction in the reference pixel section 12 .
  • the current source 21 is connected to the vertical signal line 22 and arranged corresponding to the vertical signal line 22 . That is, one current source 21 is connected to each vertical signal line 22 .
  • the current source 21 constitutes a source follower circuit together with an amplification transistor included in the imaging pixel 100 or the reference pixel 110 and has a function of amplifying a voltage corresponding to charges accumulated in the imaging pixel 100 or the reference pixel 110 .
  • the vertical signal line 22 is provided corresponding to each pixel column of the pixel array section 10 and connected to each of the imaging pixels 100 or the reference pixels 110 in the same pixel column of the pixel array section 10 .
  • the vertical signal lines 22 corresponding to each reference pixel column connected to the reference pixel 110 of the reference pixel section 12 are connected to each other via the output signal line 23 .
  • the output signal line 23 is connected to the second switch section 70B.
  • the output signal line 23 connects the vertical signal lines 22 corresponding to each reference pixel column to each other, so that the reset signals output by the reference pixels 110 located in the same row are synthesized and sent to the column signal processing unit 50 as a reference signal. output.
  • the scanning line 24 is provided corresponding to each pixel row of the pixel array section 10 and connected to each of the imaging pixels 100 and the reference pixels 110 in the same pixel row of the pixel array section 10 . Also, the scanning line 24 is connected to the vertical scanning section 40 . Although one scanning line 24 is shown for each pixel row in FIG. 1 for convenience, the scanning line 24 may include a plurality of signal lines.
  • the vertical scanning unit 40 applies a predetermined voltage to the scanning line 24, thereby controlling the reset operation, charge accumulation operation, and readout operation of the imaging pixels 100 and the reference pixels 110 for each pixel row of the pixel array unit 10.
  • the column signal processing unit 50 processes the difference signal between the pixel signal output from the imaging pixel 100 and the signal corresponding to the output signal of the imaging pixel 100 when the imaging pixel 100 is reset, or the pixel signal output from the imaging pixel 100 and the It generates a difference signal from the reference signal based on the reset signal output from the reference pixel 110 of the reference pixel section 12 connected via the 2-switch section 70B. Further, the column signal processing unit 50 performs processing such as adding a gain to the difference signal and AD conversion, and outputs the difference signal according to an instruction from the horizontal scanning unit 60, which will be described later.
  • the column signal processing section 50 is an example of a signal processing circuit.
  • the first switch section 70A switches between inputting and blocking of pixel signals from the imaging pixels 100 to the column signal processing section 50 .
  • One end of the first switch section 70A is connected to the vertical signal line 22 connected to the imaging pixel 100 of the imaging pixel section 11 .
  • the other end of the first switch section 70A is connected to the column signal processing section 50 .
  • the first switch section 70A is arranged corresponding to the vertical signal line 22 of each pixel column of the imaging pixel section 11 .
  • the second switch section 70B switches between inputting and blocking the reference signal from the reference pixel 110 to the column signal processing section 50 .
  • One end of the second switch section 70B is connected to the vertical signal line 22 connected to the reference pixel 110 of the reference pixel section 12 via the output signal line 23 .
  • the other end of the second switch section 70B is connected to the column signal processing section 50 .
  • the second switch section 70B forms a pair with the first switch section 70A and is arranged corresponding to the vertical signal line 22 of each pixel column of the imaging pixel section 11 .
  • the horizontal scanning unit 60 has a function of sequentially selecting the differential signals for one row held in the column signal processing unit 50 and reading them out to an output circuit (not shown) arranged on the output side of the column signal processing unit 50 . .
  • the control unit 30 supplies various control signals to, for example, the vertical scanning unit 40, the column signal processing unit 50, the horizontal scanning unit 60, the first switch unit 70A, and the second switch unit 70B, thereby controlling each unit. circuit.
  • FIG. 2 is a diagram showing an example of the circuit configuration of the imaging pixel 100 according to Embodiment 1.
  • the imaging pixel 100 includes, for example, a photoelectric conversion element 101, a reset transistor 102, an amplification transistor 103, a selection transistor 104, and a charge storage unit 105.
  • the photoelectric conversion element 101 is a photoelectric conversion unit that photoelectrically converts incident light into signal charges.
  • Signal charges are, for example, holes or electrons. Although the case where the signal charges are holes will be described below, the signal charges may be electrons.
  • the photoelectric conversion element 101 has, for example, an upper electrode, a lower electrode, and a photoelectric conversion film sandwiched between the upper electrode and the lower electrode.
  • the photoelectric conversion film contains, for example, organic molecules with high light absorption ability.
  • the thickness of the photoelectric conversion film is, for example, about 500 nm.
  • the photoelectric conversion film is formed using, for example, a spin coating method or a vacuum deposition method.
  • the organic molecule has a high light absorption function over the entire visible light wavelength range of about 400 nm to about 700 nm.
  • a pair of holes and electrons is generated in the photoelectric conversion film by the incidence of light, and one of the holes and the electrons is captured by the upper electrode by applying a bias voltage between the upper electrode and the lower electrode. are collected and the other is collected on the bottom electrode.
  • the photoelectric conversion element included in the imaging pixel 100 according to the present embodiment is not limited to being composed of the organic photoelectric conversion film described above. good.
  • the charge storage unit 105 is connected to the photoelectric conversion element 101 and stores signal charges generated by the photoelectric conversion element 101 . In the charge accumulating portion 105, signal charges corresponding to light incident on the imaging pixels 100 are accumulated.
  • the charge storage unit 105 is also called a "floating diffusion node (FD)".
  • the amplification transistor 103 has a gate connected to the charge storage unit 105 , a drain supplied with the power supply voltage VDD, and a source connected to the drain of the selection transistor 104 . Thereby, the amplification transistor 103 forms a source follower circuit together with the current source 21 shown in FIG. 1 when the selection transistor 104 is in a conducting state. At this time, the source of the amplification transistor 103 outputs a signal corresponding to the amount of signal charge accumulated in the charge accumulation unit 105 to the vertical signal line 22 via the selection transistor 104 .
  • the selection transistor 104 has a drain connected to the source of the amplification transistor 103 , a source connected to the vertical signal line 22 , and a gate connected to the selection control signal line included in the scanning line 24 .
  • a selection control signal Vsel is supplied to the gate of the selection transistor 104 from a selection control signal line.
  • the selection transistor 104 becomes conductive when the selection control signal Vsel is at high level, and outputs the pixel signal from the amplification transistor 103 to the vertical signal line 22 . Also, the selection transistor 104 becomes non-conductive when the selection control signal Vsel is at low level, and isolates the amplification transistor 103 and the vertical signal line 22 .
  • the reset transistor 102 has a drain supplied with a reset voltage VR, a source connected to the charge storage section 105, and a gate connected to a reset control signal line included in the scanning line 24.
  • a reset control signal Vrst is supplied to the gate of the reset transistor 102 from a reset control signal line.
  • the reset transistor 102 becomes conductive when the reset control signal Vrst is at high level, and resets the potential of the charge storage section 105 to the reset voltage VR.
  • FIG. 3 is a diagram showing an example of the circuit configuration of the reference pixel 110 according to Embodiment 1. As shown in FIG. A description of the same configuration as that of the imaging pixel 100 is omitted.
  • the reference pixel 110 includes, for example, a reset transistor 102, an amplification transistor 103, a selection transistor 104, and a charge storage section 115.
  • the reference pixel 110 differs from the imaging pixel 100 in that it includes a charge storage unit 115 instead of the charge storage unit 105 and does not include the photoelectric conversion element 101 connected to the charge storage unit 115 .
  • the reference pixel 110 may have a configuration in which the charge accumulation portion 115 and the photoelectric conversion element 101 are not connected and the signal charge of the photoelectric conversion element 101 is not accumulated in the charge accumulation portion 115 .
  • the reference pixel 110 may have a configuration in which the photoelectric conversion element 101 not connected to the charge storage unit 115 is provided in the region where the reference pixel 110 is formed. A configuration in which the photoelectric conversion element 101 is not provided may be employed.
  • the source of the amplification transistor 103 of the reference pixel 110 outputs a signal corresponding to the amount of signal charge accumulated in the charge accumulation section 115 to the vertical signal line 22 via the selection transistor 104 . Since the reference pixel 110 does not include the photoelectric conversion element 101 , the potential of the charge storage section 115 does not change due to light incident on the reference pixel 110 . Therefore, the reference pixel 110 corresponds to the output signal according to the voltage of the charge storage unit 105 in which the signal charge generated by the photoelectric conversion element 101 after the reset operation of the imaging pixel 100 is not stored, regardless of the light irradiation state.
  • the reset transistor 102 is supplied with the reset voltage VR in the same manner as in the imaging pixel 100. Therefore, the reference pixel 110 receives a voltage corresponding to the voltage when the charge storage unit 115 is reset to the reset voltage VR. A signal can be output to the vertical signal line 22 as a reset signal. Further, the reference pixel 110 having such a configuration can output a reset signal without providing a mechanism for preventing light from entering the photoelectric conversion element 101 such as a light shielding layer described below. Therefore, the configuration of the reference pixel 110 can be simplified, and the degree of freedom in arranging the reference pixel 110 can be increased.
  • the pixel array section 10 is provided with a light-shielding pixel, which is called an OB pixel and provided with a light-shielding layer on the light incident side of the photoelectric conversion element 101 of the pixel.
  • a light shielding layer is an example of a light shielding part.
  • the reference pixel 110 may have the same pixel circuit configuration as the imaging pixel 100 if the reference pixel 110 includes a light shielding layer that blocks light from entering the photoelectric conversion element 101, like the OB pixel.
  • each of the plurality of pixels of the pixel array section 10 that is, each of the plurality of imaging pixels 100 and the plurality of reference pixels 110 includes a photoelectric conversion element 101, and each of the plurality of reference pixels 110 includes a light shielding layer. good too.
  • the configurations of the reference pixel 110 and the imaging pixel 100 can be made similar, so that the difference between the reset signal and the voltage when the imaging pixel 100 is reset can be reduced.
  • the imaging pixel 100 outputs pixel signals non-destructively, for example, without a reset operation. That is, the image pickup pixel 100 does not reset the accumulated signal charges in the middle of the accumulation period in which the signal charges generated by the photoelectric conversion elements 101 are accumulated in the charge accumulation unit 105, and the signal charges accumulated at that time are reset. to output a pixel signal corresponding to the amount of Such a read operation without reset operation is called non-destructive read. Non-destructive readout can also be performed multiple times within one frame period.
  • the imaging pixel 100 outputs a pixel signal corresponding to the amount of signal charges accumulated during the entire accumulation period. After that, the accumulated signal charges are reset to the reset voltage VR, and the imaging pixel 100 outputs a signal corresponding to the reset voltage VR.
  • Such a read operation accompanied by a reset operation is called destructive read.
  • the pixel readout in destructive readout uses the difference between the output voltage of the pixel in the state of accumulating the signal charge and the output voltage after the reset operation as a signal.
  • the non-destructive readout since the pixels are accumulating signal charges, the reset operation cannot be performed. Therefore, the difference between a certain reference voltage and the pixel output voltage is used as a signal. The reference voltage determines the zero level of the signal. Therefore, if there is a difference from the voltage after the reset operation of the pixel, which is the actual zero level, the signal is reduced or an extra offset is added, thereby compressing the signal range.
  • FIG. 4 is a diagram schematically showing signal amplitudes during non-destructive readout.
  • the vertical direction in FIG. 4 represents the voltage output to the vertical signal line.
  • Each graph in FIG. 4 shows the signal voltage and the reference voltage at the time of reading out the accumulated signal of the pixel input to the column signal processing section.
  • Signal amplitude is the difference between the signal voltage and the reference voltage.
  • graphs of three patterns (a), (b) and (c) are shown as reference voltages.
  • (a) shows the case where the reference voltage is the voltage when the target pixel is destructively read, that is, the voltage after the reset operation of the target pixel.
  • (b) shows a case where the reference voltage is higher than (a).
  • (c) shows a case where the reference voltage is lower than (a).
  • the signal amplitude A when the reference voltage is (a) is the original signal level.
  • the signal amplitude B when the reference voltage is higher than (a) (b) the low signal level collapses and the signal amplitude decreases.
  • the signal amplitude C when the reference voltage is (c) lower than (a) has an unnecessary offset component. Therefore, the contrast of the image is lowered.
  • the imaging apparatus is used with a high gain, such as when shooting in a low-illuminance environment, the signal amplitude that can be handled becomes small. Therefore, such signal reduction and offset components cause significant image quality deterioration.
  • the voltage after the reset operation of the pixel may differ depending on the position of the pixel.
  • FIG. 5A is a diagram for explaining the positions of pixels to be read.
  • FIG. 5B is a diagram showing the difference in resistance due to the difference in the position of the pixels to be read.
  • FIG. 5C is a diagram showing a difference in voltage due to a difference in the position of pixels to be read.
  • FIG. 5D is a diagram showing the difference in signal amplitude due to the difference in the position of the pixels to be read.
  • 5B and 5C respectively show differences in resistance and voltage when the input section of the first switch section 70A is used as a starting point.
  • pixel A and pixel B are connected to the same vertical signal line 22 and their positions are different in the vertical direction. Since the vertical signal line 22 has a constant wiring resistance, the resistance value differs depending on the position of the pixel as shown in FIG. 5B. The resistance value of the pixel B, which is far from the input section of the first switch section 70A, is higher than the resistance value of the pixel A. Further, since the signal voltage is read while a constant current is passed through the vertical signal line 22 by the current source 21, a voltage change occurs according to the wiring resistance as shown in FIG. 5C. The voltage of the pixel B, which is far from the input section of the first switch section 70A, becomes lower than the voltage of the pixel A because the amount of voltage drop is large.
  • the signal voltage is also different.
  • the signal amplitude will be different between the A pixel and the B pixel.
  • 5A to 5D described the difference in pixel position in the vertical direction, but the voltage at the time of reset may differ depending on the horizontal direction and the position of the pixel due to differences in resistance between the vertical signal lines 22, etc. .
  • the imaging device 200 is provided with a reference pixel section 12 including reference pixel columns for generating reference voltages corresponding to the plurality of imaging pixels 100 included in the imaging pixel section 11 . That is, in the present embodiment, a voltage based on the reset signal of the reference pixel 110 is used as the reference voltage.
  • a voltage based on the reset signal of the reference pixel 110 is used as the reference voltage.
  • the influence of defects can be reduced by including a plurality of reference pixel columns in the reference pixel section 12 .
  • the vertical signal lines 22 corresponding to each of the plurality of reference pixel columns are coupled to reduce the influence of defects in individual reference pixels 110 and vertical signal lines 22 .
  • FIG. 6 is a circuit diagram showing an example of the circuit configuration from the pixels to the column signal processing section 50.
  • FIG. 7 is a timing chart for explaining an example of signal processing in the imaging device 200 according to the first embodiment.
  • FIG. 6 shows, as a pixel circuit, one imaging pixel 100 included in the imaging pixel section 11 in the same pixel row of the pixel array section 10 among the plurality of imaging pixels 100 and the plurality of reference pixels 110, and the reference pixel 100 .
  • One reference pixel 110 included in the pixel portion 12 is shown. Therefore, signal lines are connected to the imaging pixel 100 and the reference pixel 110 so that the same reset control signal Vrst and selection control signal Vsel are supplied to the imaging pixel 100 and the reference pixel 110 shown in FIG.
  • the vertical signal lines 22 provided corresponding to each of the plurality of reference pixel columns of the reference pixel section 12 are connected via output signal lines 23. It is connected.
  • a current source transistor 20 is a current source transistor and shows an exemplary configuration of the current source 21 .
  • Current source transistor 20 is conductive during read operations.
  • the imaging pixel 100 is connected to the first switch section 70A, and the reference pixel 110 is connected to the second switch section 70B.
  • Each of the first switch section 70A and the second switch section 70B is, for example, a transistor.
  • a control signal Vs is supplied to the gate of the first switch section 70A through a signal line from the control section 30 .
  • the first switch section 70A connects the output of the imaging pixel 100 to the node Vout1 when the control signal Vs is at high level.
  • a control signal Vn is supplied to the gate of the second switch section 70B through a signal line from the control section 30 .
  • the second switch section 70B connects the output of the reference pixel 110 to the node Vout1 when the control signal Vn is at high level.
  • the column signal processing unit 50 includes a capacitive element 51, a transistor 52, a transistor 53, a transistor 54, a node 55, a node Vout2, and an ADC (Analog-to-Digital Converter) circuit 56.
  • ADC Analog-to-Digital Converter
  • the node Vout1 is connected to one end of the capacitive element 51 .
  • the other end of capacitive element 51 is connected to node 55 .
  • a voltage amplitude of the node Vout1 is output as a signal to the node Vout2 through a circuit including a capacitive element 51, a transistor 52, a transistor 53 and a transistor .
  • the transistor 52 is a control transistor for setting the potential of the node 55 to a reference state.
  • a control signal Vamp is supplied to the gate of the transistor 52 through a signal line from the control section 30 .
  • One end of transistor 52 is connected to node 55 .
  • the other end of transistor 52 is connected to node Vout2.
  • the transistor 53 is a current source transistor.
  • a power supply voltage VDD is supplied to the source of the transistor 53 .
  • the drain of transistor 53 is connected to node Vout2.
  • Transistor 53 is conductive during read operations.
  • the transistor 54 is the input transistor of the source follower circuit.
  • the gate of transistor 54 is connected to node 55 .
  • the source of transistor 54 is connected to node Vout2.
  • the drain of transistor 54 is connected to ground.
  • Transistor 54 forms a source follower circuit together with transistor 53 .
  • the ADC circuit 56 AD-converts the voltage amplitude of the node Vout2 and outputs it to the subsequent circuit.
  • FIG. 7 shows a timing chart of signals and the like related to nondestructive readout.
  • FIG. 7 shows voltage levels of the horizontal synchronization signal HD, the selection control signal Vsel, the control signal Vs, the control signal Vn, the control signal Vamp, the node Vout1, the node 55 and the node Vout2 in order from the top.
  • the horizontal synchronizing signal HD is, for example, a signal indicating the timing of pixel row transition, which is transmitted from the control unit 30 to the vertical scanning unit 40 .
  • the selection control signal Vsel is set to high level to turn on the selection transistors 104 of the imaging pixels 100 and the reference pixels 110 in the same pixel row.
  • the control signal Vs and the control signal Vamp are set to high level to turn on the first switch section 70A and the transistor 52 .
  • the signal of the imaging pixel 100 is output to the node Vout1.
  • signal charges corresponding to incident light are accumulated in the charge accumulation unit 105 of the imaging pixel 100 . Therefore, the imaging pixel 100 outputs a pixel signal corresponding to the incident light.
  • the voltage of node 55 becomes a predetermined initial voltage.
  • the voltage of the node Vout1 changes from the voltage state at time T1 and converges to a voltage corresponding to the level of the pixel signal of the imaging pixel 100 . Also, the voltage of the node Vout2 converges from the voltage state at time T1 to the voltage in the equilibrium state when the transistor 52 is turned on. In the present embodiment, since the signal charges are holes, the voltage at the node Vout1 increases according to the signal charge amount. decrease accordingly.
  • control signal Vs and the control signal Vamp are set to low level to turn off the first switch section 70A and the transistor 52. As a result, the node 55 becomes floating.
  • the control signal Vn is set to high level to turn on the second switch section 70B.
  • the signal of the reference pixel 110 is output to the node Vout1.
  • the reference pixel 110 no signal charge is accumulated in the charge accumulation portion 115 according to incident light. Therefore, the reference pixel 110 outputs a reset signal corresponding to the output signal of the imaging pixel 100 when it is reset.
  • the selection transistors 104 of at least two reference pixels 110 in the same pixel row are in the ON state, the reference signal, which is a signal obtained by averaging the reset signals output from the at least two reference pixels 110, is output to the node Vout1.
  • the reset signals output by the at least two reference pixels 110 are combined and output to the column signal processing section 50 .
  • the voltage of the node Vout1 changes from the voltage corresponding to the level of the pixel signal of the imaging pixel 100 and converges to the voltage corresponding to the level of the reference signal. Accordingly, the voltage of node 55 in the floating state changes via capacitive element 51, the resistance of transistor 54 whose gate is connected to node 55 changes, and the voltage of node Vout2 changes. By the operation so far, a voltage corresponding to the output voltage difference between the imaging pixel 100 and the reference pixel 110 is output to the node 55 and the node Vout2.
  • the control signal Vn is set to a low level to turn off the second switch section 70B, so that the voltages of the node 55 and the node Vout2 are held, and the voltages of the node 55 and the node Vout2 are AD-converted by the ADC circuit 56 in the subsequent stage. Processing is performed.
  • the column signal processing unit 50 calculates the difference between the pixel signal output by the imaging pixel 100 and the reference signal based on the reset signal output by at least two reference pixels 110 located in the same row as the imaging pixel 100. to output
  • the voltage corresponding to the output signal of the reference pixel 110 in the same row as the imaging pixel 100 is used as the signal level reference voltage (in other words, the reference signal).
  • the reference voltage can reduce the influence due to the difference in pixel position in the column direction and simulate the voltage after the reset operation of the imaging pixels 100 in the row. Addition of ingredients can be reduced.
  • reference signals are generated based on reset signals output by at least two reference pixels 110 .
  • the vertical signal lines 22 corresponding to each of a plurality of reference pixel columns are coupled, and the outputs of at least two reference pixels 110 are averaged. /or the effects of defects in the vertical signal line 22 can be reduced.
  • Embodiment 2 Next, an imaging device according to Embodiment 2 will be described. In the following description of the second embodiment, differences from the first embodiment will be mainly described, and descriptions of common points will be omitted or simplified.
  • FIG. 8 is a block diagram showing the overall configuration of the imaging device 201 according to the second embodiment.
  • the imaging device 201 according to the present embodiment further includes a reference signal generation unit 80 after the plurality of reference pixels 110 and before the column signal processing unit 50. It differs from the imaging device 200 according to the first embodiment.
  • the reference signal generation section 80 is connected to the vertical signal line 25 and also connected to the second switch section 70B corresponding to each pixel column of the imaging pixel section 11 via the output signal line 23 .
  • the vertical signal lines 25 connect the vertical signal lines 22 arranged corresponding to the reference pixel columns of the reference pixel section 12 to each other.
  • the reference pixel 110 is connected to the reference signal generator 80 via the vertical signal line 22 and the vertical signal line 25 .
  • the reset signals of at least two reference pixels 110 in the same row are combined and averaged, as in the first embodiment.
  • the reference signal generator 80 is, for example, a buffer circuit or an offset circuit. A signal output from the reference pixel 110 is output to the column signal processing section 50 via the reference signal generating section 80 .
  • An example of the circuit configuration of the reference signal generation section 80 will be shown below, but the circuit configuration of the reference signal generation section 80 is not limited to the following example.
  • FIG. 9 is a diagram showing a first circuit configuration example of the reference signal generator according to the present embodiment.
  • the buffer circuit 80A may have, for example, a unity gain buffer configuration that feeds back the output of the amplifier 83 to the inverting input terminal.
  • Buffer circuit 80 A includes a switch 81 , a capacitive element 82 and an amplifier 83 .
  • the switch 81 is connected to the vertical signal line 25 and switches between inputting and blocking signals from the vertical signal line 25 to the amplifier 83 .
  • One end of the capacitive element 82 is connected to non-inverting input terminals of the switch 81 and the amplifier 83 .
  • the other end of the capacitive element 82 is connected to the ground. Since the switch 81 and the capacitive element 82 are provided in the signal input path from the reference pixel 110 to the non-inverting input terminal of the amplifier 83, the input signal can be sampled and held.
  • the amplifier 83 is, for example, an operational amplifier.
  • a non-inverting input terminal of the amplifier 83 is connected via the switch 81 to the vertical signal line 25 to which the signal from the reference pixel section 12 is output.
  • the output of amplifier 83 is fed back to the inverting input terminal of amplifier 83 .
  • the output of the amplifier 83 is also connected to the output signal line 23 .
  • the signal output by the reference pixel 110 of the reference pixel section 12, which is the input signal can be output at low impedance. Further, the buffer circuit 80A can increase the drive capability (that is, the output current) of the reference signal output to the output signal line 23. FIG. Therefore, the convergence of the voltage of the output destination of the buffer circuit 80A can be accelerated.
  • FIG. 10 is a diagram showing a second circuit configuration example of the reference signal generator according to the present embodiment.
  • the offset circuit 80B outputs a signal obtained by adding a positive or negative voltage to the input signal to the column signal processing section 50 as a reference signal.
  • the offset circuit 80B differs from the buffer circuit 80A in that it further includes a resistor 74, a switch 75, a current source 76, a current source 77 and a node 78.
  • the output of the amplifier 83 is connected to the ground via the resistor 74 via the node 78, and is also connected via the switch 75 to the inverting input terminal of the amplifier.
  • the output of the amplifier 83 is also connected to the output signal line 23 .
  • resistor 74 One end of the resistor 74 is connected to the ground. The other end of resistor 74 is connected to current source 76 and current source 77 via node 78 .
  • a switch 75 switches between inputting and cutting off feedback from the output of the amplifier 83 to the inverting input terminal of the amplifier 83 .
  • a current source 76 injects current into a node 78 to which a resistor 74 is connected.
  • Current source 77 draws current from node 78 to which resistor 74 is connected.
  • the current sources 76 and 77 are controlled so as not to operate simultaneously.
  • the operation of the offset circuit 80B is controlled by the controller 30, for example.
  • the switch 75 is turned off.
  • the current source 76 when the current source 76 is to be activated, current is supplied to the node 78 by the current source 76 , and a new current flows to the resistor 74 . voltage increases.
  • the current source 77 when the current source 77 is activated, current is drawn from the node 78 by the current source 77, and the current flowing through the resistor 74 is reduced. The voltage on line 23 goes low. Further, at this time, if the current sources 76 and 77 are left in a non-operating state, the voltage of the output signal line 23 does not change.
  • the amount of voltage change can be arbitrarily set.
  • the offset circuit 80B adjusts whether or not the current sources 76 and 77 are activated, and the amount of current flowing through the current sources 76 and 77, so that the input signal An arbitrary amount of positive or negative offset voltage can be added and output to the subsequent output signal line 23 . Therefore, even if the voltage of the reference pixel 110 deviates from the voltage after the reset operation of the imaging pixel 100, the reference signal can be finely adjusted by adding such an offset voltage.
  • the operation of the imaging device 201 is the same as that of the imaging device 200 described above, except that the output from the reference pixel 110 is output to the column signal processing section 50 via the reference signal generating section 80 .
  • Embodiment 3 Next, an imaging device according to Embodiment 3 will be described. In the following description of Embodiment 3, the differences from Embodiments 1 and 2 will be mainly described, and descriptions of common points will be omitted or simplified.
  • FIG. 11 is a block diagram showing the overall configuration of the imaging device 202 according to the third embodiment. As shown in FIG. 11, imaging device 202 according to the present embodiment is different from imaging device 200 according to Embodiment 1 in that it further includes reference signal selection section 90 electrically connected to reference pixel 110. different.
  • the reference signal selection section 90 is connected to the vertical signal line 22 corresponding to each reference pixel column of the reference pixel section 12 and the second switch section 70B.
  • the reference signal selection unit 90 selects at least one of the reset signals output to each of the plurality of vertical signal lines 22 corresponding to each reference pixel column of the reference pixel unit 12, and outputs it to the column signal processing unit 50 as a reference signal. do.
  • the reference signal selection section 90 is an example of a selection circuit. If more than one reset signal is selected, the two or more reset signals are combined.
  • FIG. 12 is a diagram showing a circuit configuration example of the reference signal selection section 90. As shown in FIG. FIG. 12 shows an example in which there are four reference pixel columns, but the number of reference pixel columns is not limited to four.
  • the reference signal selection section 90 can be composed of, for example, at least one switch group. In the example shown in FIG. 12 , the reference signal selection section 90 includes a switch group 91 and a switch group 92 .
  • the switches included in the switch group 91 are arranged, for example, corresponding to each reference pixel column.
  • the switch group 91 includes a plurality of switches composed of a switch 91A that switches between inputting and blocking of a signal from one of the adjacent vertical signal lines 22 and a switch 91B that switches between inputting and blocking of a signal from the other. Including pairs.
  • the output sides of switch 91A and switch 91B are combined and connected to one of switches in switch group 92 . Operations of the switch group 91 are controlled by a control signal 93 .
  • the switch group 92 includes a switch 92A that switches between the input and cutoff of a signal from one of the switch pairs of the adjacent switch group 91, and a switch 92B that switches between the input and cutoff of the signal from the other.
  • the output sides of switch 92A and switch 92B are coupled and connected to output signal line 23 .
  • the operation of switch group 92 is controlled by control signal 94 .
  • the control signal 93 selects which of the switches 91A and 91B of each switch pair should be turned on, and the control signal 94 selects which of the switches 92A and 92B should be turned on. .
  • the control signal 93 is high level, the switch 91A is turned on, and if the control signal 93 is low level, the switch 91B is turned on.
  • the control signal 94 is high level, the switch 92A is turned on, and when the control signal 94 is low level, the switch 92B is turned on.
  • the control signal 93 and the control signal 94 are input from the control section 30, for example.
  • the imaging device 202 since the imaging device 202 includes the reference signal selection unit 90, even if there is a defect in the reference pixel 110 and/or the vertical signal line 22 in a specific column in the reference pixel unit 12, the reference signal in another column can be detected. By selecting the reset signal output from the pixel 110 as the reference signal, the influence of the defect can be avoided.
  • the imaging device 202 may further include the reference signal generation unit 80 .
  • the output of the reference signal selection section 90 is input to the reference signal generation section 80 .
  • the influence of the defect of the reference pixel 110 can be avoided, the reference voltage can be output with low impedance, and the drivability of the output signal to the output signal line 23 can be improved.
  • the reset signal to be output to one vertical signal line 22 was selected, but it is not limited to this.
  • the reference signal selection unit 90 may, for example, select reset signals to be output to a plurality of vertical signal lines 22, combine the selected reset signals, and output the result as a reference signal.
  • the number of switch groups included in the reference signal selection section 90 may be one, or may be a switch group including switches arranged corresponding to each reference pixel column, like the switch group 91 . .
  • Each switch is controlled to be conductive or non-conductive by a control signal, for example.
  • Embodiment 4 Next, an imaging device according to Embodiment 4 will be described. In the following description of the fourth embodiment, the differences from the first to third embodiments will be mainly described, and descriptions of common points will be omitted or simplified.
  • FIG. 13 is a block diagram showing the overall configuration of the imaging device 203 according to the fourth embodiment.
  • an imaging device 203 according to the present embodiment has pixels including an imaging pixel portion 11 and a reference pixel portion 12A instead of a pixel array portion 10 including an imaging pixel portion 11 and a reference pixel portion 12. It differs from the imaging device 200 according to the first embodiment in that it includes an array section 10A.
  • the reference pixel section 12A is a pixel section in which a plurality of reference pixels 110 are arranged in a matrix.
  • the reference pixel section 12A is arranged, for example, at the end of the pixel array section 10A in the column direction.
  • the reference pixel section 12A is positioned on the column direction side of the imaging pixel section 11 . That is, in the pixel array section 10A, the imaging pixel section 11 and the reference pixel section 12A are arranged along the column direction.
  • the plurality of reference pixels 110 are arranged in a row different from that of the plurality of imaging pixels 100, and arranged in the row direction in at least two rows.
  • a pixel row in which a plurality of reference pixels 110 are arranged along the row direction in the reference pixel portion 12A may be referred to as a "reference pixel row”. That is, the reference pixel section 12A includes a plurality of reference pixel rows.
  • the number of imaging pixels 100 arranged in the column direction in the imaging pixel section 11 is the same as the number of reference pixels 110 arranged in the row direction in the reference pixel section 12A.
  • the reference pixels 110 of the reference pixel section 12A and the imaging pixels 100 of the imaging pixel section 11 arranged in the same column are connected to the same vertical signal line 22. Also, the reference pixel 110 and the imaging pixel 100 arranged in the same column are connected to the same current source 21 through the same vertical signal line 22 . Therefore, power consumption can be reduced.
  • Each vertical signal line 22 is also connected to the column signal processing section 50 .
  • the scanning line 24 is connected to each of the imaging pixels 100 or the reference pixels 110 in the same pixel row of the pixel array section 10A.
  • One of the plurality of reference pixel rows of the reference pixel section 12A is selected during the readout operation by a selection control signal from the vertical scanning section 40, for example. Therefore, at least one of the reset signals output by at least two reference pixels 110 connected to the same vertical signal line 22 is output to the column signal processing section 50 as a reference signal.
  • the reset signal output from the reference pixels 110 in another row can be selected as the reference signal. , the effect of defects can be avoided.
  • the circuit configured by the vertical scanning unit 40 and the selection transistor 104 of the reference pixel 110 is an example of a selection circuit.
  • FIG. 14 is a diagram showing an example of a circuit configuration from a pixel to a column signal processing section 50 according to the fourth embodiment.
  • FIG. 15 is a timing chart for explaining an example of signal processing in the imaging device 203 according to the fourth embodiment.
  • FIG. 14 shows, as a pixel circuit, one imaging pixel 100 included in the imaging pixel section 11 in the same pixel column of the pixel array section 10A among the plurality of imaging pixels 100 and the plurality of reference pixels 110, and the reference pixel 110.
  • One reference pixel 110 included in the pixel portion 12A is shown.
  • the reference pixel section 12A includes a plurality of reference pixel rows, and for example, one of them is selected during use. Which row is selected is determined, for example, by prior failure inspection or the like.
  • a current source transistor 20 is a current source transistor and shows a specific configuration of the current source 21.
  • the current source transistor 20 is connected to both the imaging pixel 100 and the reference pixel 110, but only one of them is connected at the same time by controlling the ON and OFF of the selection transistor 104 of each of the imaging pixel 100 and the reference pixel 110. is electrically connected to
  • the selection transistor 104 of the imaging pixel 100 may be referred to as a selection transistor 104A
  • the selection transistor 104 of the reference pixel 110 may be referred to as a selection transistor 104B.
  • the selection transistor 104A is controlled to be turned on and off by a selection control signal Vsel_A supplied to a selection control signal line included in the scanning line 24.
  • On/off control of the selection transistor 104B is performed by a selection control signal Vsel_B supplied to a selection control signal line included in the scanning line 24 .
  • the vertical signal line 22 is connected to one end of the capacitive element 51 .
  • Other configurations are the same as those in FIG. 6 described above.
  • FIG. 15 shows a timing chart of signals and the like related to nondestructive readout.
  • the control signal Vn in place of the control signal Vs, the control signal Vn, the selection control signal Vsel and the node Vout1 for the items of the timing chart of FIG. Twenty-two voltage levels are shown.
  • Other control signals and node types and operations in FIG. 15 are the same as those in the timing chart of FIG. 7, and redundant descriptions of operations will be omitted or simplified in the following description.
  • the selection control signal Vsel_A is a control signal that controls the selection transistor 104A of the imaging pixel 100.
  • a selection control signal Vsel_B is a control signal that controls the selection transistor 104B of the reference pixel 110 .
  • the same vertical signal line 22 is shared by the imaging pixels 100 and the reference pixels 110 in the same column. Therefore, which of the imaging pixel 100 and the reference pixel 110 is connected to the vertical signal line 22 is time-divisionally controlled by the selection control signal Vsel_A and the selection control signal Vsel_B.
  • the reset control signal Vrst the reset control signal Vrst_A and the reset control signal Vrst_B corresponding to the reset transistors 102 of the imaging pixel 100 and the reference pixel 110 are supplied at the same timing.
  • the selection control signal Vsel_A is set to high level to turn on the selection transistor 104A.
  • the control signal Vamp is set to high level to turn on the transistor 52 .
  • the pixel signal of the imaging pixel 100 is output to the vertical signal line 22 .
  • the voltage of node 55 becomes a predetermined initial voltage.
  • the voltage of the vertical signal line 22 changes from the voltage state at time T ⁇ b>1 and converges to a voltage corresponding to the level of the pixel signal of the imaging pixel 100 .
  • the voltage of the node Vout2 converges from the voltage state at time T1 to the voltage in the equilibrium state when the transistor 52 is turned on.
  • the selection control signal Vsel_A and the control signal Vamp are set to low level to turn off the selection transistor 104A and the transistor 52 .
  • the selection control signal Vsel_B is set to high level to turn on the selection transistor 104B.
  • the reset signal of the reference pixel 110 is output to the vertical signal line 22 as a reference signal.
  • the voltage of the vertical signal line 22 changes from the voltage corresponding to the level of the pixel signal of the imaging pixel 100 and converges to the voltage corresponding to the level of the reference signal.
  • the voltage of node 55 changes via capacitive element 51, and the voltage of node Vout2 changes.
  • a voltage corresponding to the output voltage difference between the imaging pixel 100 and the reference pixel 110 is output to the node 55 and the node Vout2.
  • the selection control signal Vsel_B is set to low level to turn off the selection transistor 104B, so that the voltages of the node 55 and the node Vout2 are held, and the ADC circuit 56 in the subsequent stage performs AD conversion processing. is carried out.
  • the column signal processing unit 50 is a signal selected from the pixel signal output by the imaging pixel 100 and the reset signal output by at least two reference pixels 110 located in the same column as the imaging pixel 100. Output the difference from the reference signal.
  • the voltage corresponding to the output signal of the reference pixel 110 in the same column as the imaging pixel 100 is used as the signal level reference voltage (in other words, the reference signal).
  • the reference voltage can reduce the influence of the pixel position difference in the row direction and simulate the voltage after the reset operation of the imaging pixels 100 in the corresponding column. Addition of the offset component can be reduced.
  • reference signals are generated based on reset signals output by at least two reference pixels 110 . This reduces the influence of the defective reference pixel 110 .
  • the reset signal output by one reference pixel 110 out of at least two reference pixels 110 located in the same column as the imaging pixel 100 is selected as the reference signal, but it is not limited to this.
  • the reset signals output by the two or more reference pixels 110 are synthesized and used as a reference signal. It may be output to the vertical signal line 22 . This can reduce the effects of defects in individual reference pixels 110 .
  • Embodiment 5 Next, an imaging device according to Embodiment 5 will be described.
  • the points of difference from the first to fourth embodiments will be mainly described, and the description of the common points will be omitted or simplified.
  • FIG. 16 is a block diagram showing the overall configuration of the imaging device 204 according to the fifth embodiment.
  • the reference pixel 110 of the reference pixel section 12A has a different vertical signal from the vertical signal line 22 connected to the imaging pixel 100 of the imaging pixel section 11. It differs from the imaging device 203 according to Embodiment 4 in that it is connected to the line 22A and that it further includes a first switch section 70A and a second switch section 70B.
  • the vertical signal line 22 is connected only to the imaging pixels 100 among the pixels arranged in the same column in the pixel array section 10A. Also, the vertical signal line 22 is connected to the current source 21 and the first switch section 70A.
  • the vertical signal line 22A is connected only to the reference pixel 110 among the pixels arranged in the same column in the pixel array section 10A. Also, the vertical signal line 22A is connected to the current source 21 and the second switch section 70B.
  • the vertical signal line 22 and the vertical signal line 22A are provided corresponding to each pixel column of the pixel array section 10A.
  • two current sources 21 are arranged for one pixel column of the pixel array section 10A.
  • the selection control signal Vsel_A and the selection control signal Vsel_B are supplied to the selection transistor 104A and the selection transistor 104B at the same timing as the selection control signal Vsel shown in FIG.
  • the timing at which the output signal from the imaging pixel 100 and the output signal from the reference pixel 110 are input to the column signal processing unit 50 is determined by the first switch unit 70A and the second switch unit 70B, as in the first embodiment. controlled.
  • a specific operation of the imaging device 204 according to this embodiment is the same as, for example, the timing chart shown in FIG.
  • the selection transistors 104 of the imaging pixel 100 and the reference pixel 110 can be turned on at the same time. Therefore, the imaging device 204 does not need to wait for the time from when the selection transistor 104A of the reference pixel 110 is turned on until the vertical signal line 22A converges. It is possible to increase the speed of destructive readout.
  • Embodiment 6 Next, an imaging device according to Embodiment 6 will be described. In the description of the sixth embodiment below, the differences from the first to fifth embodiments will be mainly described, and the description of the common points will be omitted or simplified.
  • FIG. 17 is a block diagram showing the overall configuration structure of the imaging device 205 according to the sixth embodiment. As shown in FIG. 17, an imaging device 205 according to the present embodiment differs from the imaging device 204 according to Embodiment 5 in that it further includes a reference signal generator 80C.
  • the reference signal generation section 80C is connected to the vertical signal line 22A connected to the reference pixel 110 of the reference pixel section 12A. Also, the reference signal generator 80C is connected to the second switch 70B via the output signal line 23 .
  • the configuration of the reference signal generation section 80C is, for example, the same configuration as the buffer circuit 80A shown in FIG. 9 or the offset circuit 80B shown in FIG.
  • the vertical signal line 22A is connected to the switch 81 instead of the vertical signal line 25 shown in FIGS.
  • the reference signal generator 80C includes, for example, multiple buffer circuits 80A or multiple offset circuits 80B.
  • Buffer circuit 80A or offset circuit 80B is arranged corresponding to vertical signal line 25 . That is, one buffer circuit 80A or one offset circuit 80B is connected to each vertical signal line 25 . Since the operation of the reference signal generator 80C is the same as that described in the second embodiment, the description is omitted.
  • the operation of the imaging device 205 is the same as that of the imaging device 204 described above, except that the output from the reference pixel 110 is output to the column signal processing unit 50 via the reference signal generation unit 80C.
  • Embodiment 7 Next, an imaging device according to Embodiment 7 will be described. In the following description of Embodiment 7, the differences from Embodiments 1 to 6 will be mainly described, and descriptions of common points will be omitted or simplified.
  • FIG. 18 is a block diagram showing the overall configuration of the imaging device 206 according to the seventh embodiment.
  • an imaging device 206 according to the present embodiment includes an imaging pixel section 11, a reference pixel section 12, and a reference pixel section 12 instead of the pixel array section 10 including the imaging pixel section 11 and the reference pixel section 12. It differs from the imaging device 200 according to the first embodiment in that it includes a pixel array section 10B including a section 12A and a reference pixel section 12B.
  • Imaging device 206 according to the present embodiment also differs from imaging device 200 according to Embodiment 1 in that it further includes reference signal generation section 180 and capacitive element 190 .
  • the imaging device 206 suppresses the influence of both the difference in voltage after the reset operation due to the difference in pixel position in the vertical direction and the difference in voltage after the reset operation due to the difference in pixel position in the horizontal direction. It is a configuration for the purpose of
  • the voltage difference after the reset operation due to the difference in pixel position in the vertical direction By adding this difference to the output signal of the reference pixel portion 12A located in the vertical direction of the imaging pixel portion 11, the influence of the voltage difference after the reset operation due to the difference in pixel position in both the vertical direction and the horizontal direction can be suppressed. It can be carried out.
  • the reference pixel section 12B is a pixel section in which a plurality of reference pixels 110 are arranged in a matrix.
  • the reference pixel section 12B is arranged, for example, at a corner of the pixel array section 10B.
  • the reference pixel section 12B is located on the diagonal side of the imaging pixel section 11 . That is, in the pixel array section 10B, the imaging pixel section 11 and the reference pixel section 12B are arranged in a diagonal direction.
  • reference pixels 110 included in the reference pixel section 12 are referred to as “reference pixels 110A”
  • reference pixels 110 included in the reference pixel section 12A are referred to as “reference pixels 110B”
  • reference pixels 110 included in the reference pixel section 12B are referred to as “reference pixels 110A”.
  • the included reference pixel 110 may be referred to as "reference pixel 110C.”
  • the reference pixel 110A is an example of a second pixel
  • the reference pixel 110B is an example of a third pixel
  • the reference pixel 110C is an example of a fourth pixel.
  • the reset signal output by the reference pixel 110A is referred to as “first reset signal”
  • the reset signal output by the reference pixel 110B is referred to as “second reset signal”
  • the reset signal output by the reference pixel 110C is referred to as “second reset signal”. It may be called a "third reset signal”.
  • the plurality of reference pixels 110C are arranged in a matrix so as to be positioned in the same column as the reference pixel column in the reference pixel section 12 and in the same row as the reference pixel row in the reference pixel section 12A. . That is, each of the plurality of reference pixels 110C is positioned in the same column as one of the plurality of reference pixels 110A and in the same row as one of the plurality of reference pixels 110B.
  • a reference pixel 110C located in the same column as each reference pixel column is also connected to the vertical signal line 22 corresponding to each reference pixel column connected to the reference pixel 110A.
  • the scanning line 24 corresponding to each reference pixel row connected to the reference pixel 110B is also connected to the reference pixel 110C located in the same row as each reference pixel row.
  • the reference signal generator 180 is connected to the vertical signal line 25 and the output signal line 23 . Signals output from the reference pixel 110A and the reference pixel 110C are output to the column signal processing section 50 via the reference signal generating section 180. FIG.
  • the output signal line 23 outputs the output of the reference pixel 110A of the reference pixel section 12 positioned in the horizontal direction of the imaging pixel section 11 and the reference pixel positioned in the diagonal direction of the imaging pixel section 11 as an output from the reference signal generation section 180. A difference from the output of the reference pixel 110C of the section 12B is output.
  • the capacitive element 190 is arranged corresponding to the vertical signal line 22 of each pixel column of the imaging pixel section 11 .
  • One end of the capacitive element 190 is connected to the output signal line 23 .
  • the other end of the capacitive element 190 is connected to the column signal processing section 50 .
  • FIG. 19 is a diagram showing a circuit configuration example of a reference signal generation unit according to this embodiment.
  • the difference output circuit 180A outputs, for example, the difference between the reset signal output by the reference pixel 110A and the reset signal output by the reference pixel 110C.
  • the differential output circuit 180A differs from the buffer circuit 80A shown in FIG. 9 in that it includes a capacitive element 84 and a switch 85 instead of the switch 81 and capacitive element 82.
  • the capacitive element 84 is located on the connection path between the amplifier 83 and the vertical signal line 25 through which the signals from the reference pixels 110A and 110C are output. One end of the capacitive element 84 is connected to the vertical signal line 25 . The other end of capacitive element 84 is connected to the non-inverting input terminal of amplifier 83 and switch 85 .
  • Switch 85 switches between inputting and cutting off power supply voltage VI to node 86 between amplifier 83 and capacitive element 84 .
  • the power supply voltage VI is a voltage for initializing the node 86, and sets the voltage of the node 86 to the power supply voltage VI when the switch 85 is on.
  • ON and OFF of the switch 85 is controlled by a control signal Vinit from the control section 30 . For example, the switch 85 is turned on when the control signal Vinit is at high level, and the switch 85 is turned off when the control signal Vinit is at low level.
  • FIG. 20 is a diagram showing an example of a circuit configuration from a pixel to a column signal processing section 50 according to the seventh embodiment.
  • FIG. 21 is a timing chart for explaining an example of signal processing in the imaging device 206 according to the seventh embodiment.
  • FIG. 20 illustration of circuits such as the reference signal generation unit 180 at the stage preceding the capacitive element 190 is omitted.
  • the circuit diagram shown in FIG. 20 is the same as the circuit diagram shown in FIG. 14 except that node 55 is connected to the other end of capacitive element 190 .
  • FIG. 21 shows a timing chart of signals and the like related to nondestructive readout.
  • the same selection control signal Vsel_A is supplied to the imaging pixels 100 and the reference pixels 110A located in the same row in the pixel array section 10B.
  • the same selection control signal Vsel_B is supplied to the reference pixels 110B and 110C located in the same row in the pixel array section 10B.
  • the selection control signal Vsel_A is set to high level to turn on the selection transistor 104A.
  • the control signal Vamp is set to high level to turn on the transistor 52 .
  • the pixel signal of the imaging pixel 100 is output to the vertical signal line 22 .
  • the voltage of node 55 becomes a predetermined initial voltage.
  • the voltage of the vertical signal line 22 changes from the voltage state at time T ⁇ b>1 and converges to a voltage corresponding to the level of the pixel signal of the imaging pixel 100 .
  • the voltage of the node Vout2 converges from the voltage state at time T1 to the voltage in the equilibrium state when the transistor 52 is turned on.
  • the selection control signal Vsel_A when the selection control signal Vsel_A is set to high level, the selection transistor 104 of the reference pixel 110A located in the same row as the imaging pixel 100 is also turned on at the same time. At time T2, the control signal Vinit is also brought to a high level to turn on the switch 85 . As a result, the first reset signal for the reference pixel 110A is output to the vertical signal line 25, and the voltage of the node 86 is reset to the power supply voltage VI.
  • the amplifier 83 Since the amplifier 83 has a unity-gain buffer configuration in which the output is fed back to the inverting input terminal, the same voltage as the voltage of the node 86 is output to the output signal line 23 at time T2.
  • the selection control signal Vsel_A, the control signal Vamp, and the control signal Vinit are set to low level to turn off the selection transistor 104A, the transistor 52, and the switch 85.
  • the selection control signal Vsel_B is set to high level to turn on the selection transistor 104B.
  • the second reset signal for the reference pixel 110B is output to the vertical signal line 22.
  • FIG. The voltage of the vertical signal line 22 changes from the voltage corresponding to the level of the pixel signal of the imaging pixel 100, and converges to the voltage corresponding to the level of the second reset signal of the reference pixel 110B. Accordingly, the voltage of node 55 changes via capacitive element 51, and the voltage of node Vout2 changes.
  • the node 86 is in a floating state because the switch 85 is off. Therefore, when the voltage of the vertical signal line 25 changes, the change is transmitted to the node 86 via the capacitive element 84 . Since the amplifier 83 has a unity-gain buffer configuration in which the output is fed back to the inverting input terminal, the same voltage as the voltage of the node 86 is output to the output signal line 23 .
  • the voltage of the vertical signal line 25 is the output voltage of the reference pixel 110A located in the same row as the imaging pixel 100.
  • the voltage of the vertical signal line 25 is the output voltage of the reference pixel 110C located in the same row as the reference pixel 110B, that is, the voltage at the end of the pixel in the vertical direction. Pixel output. Therefore, the difference in the signal voltage becomes the difference in the voltage after the reset operation due to the difference in pixel position in the vertical direction.
  • the selection control signal Vsel_B is set to a low level to turn off the selection transistor 104B, so that the voltages of the node 55 and the node Vout2 are held, and the AD conversion processing is performed by the ADC circuit 56 in the subsequent stage. be implemented.
  • the column signal processing unit 50 outputs the difference between the pixel signal output by the imaging pixel 100 and the reference signal.
  • the reference signal is a first reset signal output by the reference pixel 110A located in the same row as the imaging pixel 100, and a second reset signal output by the reference pixel 110B located in the same row as the imaging pixel 100.
  • the reference signal is, for example, a signal obtained by adding the difference between the voltage corresponding to the first reset signal and the voltage corresponding to the third reset signal to the voltage corresponding to the second reset signal.
  • the voltage corresponding to the output signal of the reference pixel 110B in the same column as the imaging pixel 100 is used as the signal level reference voltage. Furthermore, the influence of the difference in the output signals between the reference pixel 110A in the same row as the imaging pixel 100 and the reference pixel 110C in the same row as the reference pixel 110B is due to the difference in the voltage after the reset operation due to the difference in pixel position in the vertical direction. As an effect, it is removed from the reference voltage. As a result, the reference voltage can simulate the voltage after the reset operation of the imaging pixel 100 in consideration of the difference in pixel position in the vertical direction and the horizontal direction. Addition can be reduced.
  • the reference pixel 110A and the reference pixel 110B by providing a plurality of columns of the reference pixel 110A, and by providing a plurality of rows of the reference pixel 110B, it is possible to prevent the defect of the reference pixel 110A and/or the reference pixel 110B. We are trying to reduce the impact.
  • Embodiment 8 Next, an imaging device according to Embodiment 8 will be described. In the following description of the eighth embodiment, the differences from the first to seventh embodiments will be mainly described, and the description of the common points will be omitted or simplified.
  • FIG. 22 is a block diagram showing the overall configuration structure of the imaging device 207 according to the eighth embodiment.
  • the reference pixel 110B of the reference pixel section 12A has a different vertical signal from the vertical signal line 22 connected to the imaging pixel 100 of the imaging pixel section 11. It differs from the imaging device 206 according to Embodiment 7 in that it is connected to the line 22A and that it further includes a first switch section 70A and a second switch section 70B.
  • the connection configuration of the imaging pixel section 11, the reference pixel section 12A, the vertical signal line 22, the vertical signal line 22A, the first switch section 70A and the second switch section 70B is the same as that of the imaging device 204 according to the fifth embodiment.
  • the imaging device 207 can obtain the effects of both the fifth and seventh embodiments.
  • the imaging device 207 is capable of high-speed non-destructive readout, and the reference voltage simulates the voltage after the reset operation of the imaging pixel 100 in consideration of the difference in pixel positions in the vertical and horizontal directions. Therefore, it is possible to reduce the reduction in signal amplitude and the addition of unnecessary offset components.
  • the reference pixel section is one end in the row direction of the pixel array section, specifically the left end, or one end in the column direction of the pixel array section, specifically Although provided in the lower end portion, the arrangement of the reference pixel portion is not limited to this.
  • FIGS. 23A and 23B are layout diagrams showing an example of the case where the reference pixel section is arranged in the horizontal direction of the imaging pixel section.
  • the regions where the light shielding layer is provided are marked with halftone dots.
  • the reference pixel section 12 may be arranged on both the left and right sides of the imaging pixel section 11, that is, on both sides in the horizontal direction.
  • the imaging pixel unit 11 is also called an “effective pixel area”.
  • the reference pixel section 12 is also called a "reference pixel region”.
  • the pixel array section 10 may include a horizontal OB pixel section 13 including a plurality of OB pixels.
  • the horizontal OB pixel portion 13 is also called a “horizontal OB region”.
  • OB pixels are used, for example, as a reference for black.
  • the reference pixel section 12 may be arranged between the horizontal OB pixel section 13 and the imaging pixel section 11 .
  • the reference pixel section 12 is not provided with a light shielding layer, and the reference pixel 110 does not include the photoelectric conversion element 101 . Further, as shown in FIG.
  • the reference pixel portion 12 is arranged in a region further outside the horizontal OB pixel portion 13 so as to be horizontally aligned with the imaging pixel portion 11 with the horizontal OB pixel portion 13 interposed therebetween.
  • the reference pixel section 12 is provided with a light shielding layer
  • the reference pixel 110 is configured to include the light shielding layer and the photoelectric conversion element 101 .
  • FIGS. 24A and 24B are layout diagrams showing an example of arranging the reference pixel section in the vertical direction of the imaging pixel section.
  • the regions where the light shielding layer is provided are marked with halftone dots.
  • the reference pixel section 12A may be arranged, for example, both above and below the imaging pixel section 11, that is, on both sides in the vertical direction.
  • the pixel array section 10A may include a vertical OB pixel section 13A including a plurality of OB pixels.
  • the vertical OB pixel portion 13A is also called a "vertical OB region".
  • the reference pixel section 12A may be arranged between the vertical OB pixel section 13A and the imaging pixel section 11. As shown in FIG. In this case, for example, the reference pixel section 12 ⁇ /b>A is not provided with a light shielding layer, and the reference pixel 110 does not include the photoelectric conversion element 101 . Further, as shown in FIG.
  • the reference pixel section 12 may be arranged further outside the vertical OB pixel section 13A so as to be vertically aligned with the imaging pixel section 11 with the vertical OB pixel section 13A interposed therebetween. good.
  • the reference pixel section 12A is provided with a light shielding layer
  • the reference pixel 110 is configured to include the light shielding layer and the photoelectric conversion element 101 .
  • both ends of the pixel array section which are difficult to use as effective pixel areas due to a decrease in the accuracy of pixel signals, can be effectively used.
  • the reference pixel section 12 and the reference pixel section 12A may be provided with light shielding layers, and the reference pixel 110 may include the light shielding layer and the photoelectric conversion element 101.
  • the reference pixel section 12 and the horizontal OB pixel section 13 may be arranged only on one side of both sides of the imaging pixel section 11 in the horizontal direction.
  • the reference pixel section 12A and the vertical OB pixel section 13A may be arranged only on one side of both sides of the imaging pixel section 11 in the vertical direction.
  • the pixel signal is output first, and then the reference signal based on the reset signal is output, thereby outputting the difference signal.
  • the reference signal based on the reset signal may be output first, and then the pixel signal may be output to output the difference signal.
  • the period during which the control signal Vs and the control signal Vn are at high level may be switched.
  • the periods during which the selection control signal Vsel_A and the selection control signal Vsel_B are at high level may be interchanged.
  • the reference pixel section 12 includes at least two reference pixel columns, but the present invention is not limited to this.
  • the reference pixel section 12A includes at least two reference pixel rows, the number of reference pixel rows is not limited to this.
  • the number of reference pixel columns included in the reference pixel section 12 may be one.
  • the number of reference pixel rows included in the reference pixel section 12A may be one.
  • the number of reference pixels 110C included in the reference pixel section 12B may be one.
  • the pixel array section 10B includes the reference pixel section 12B, but the present invention is not limited to this.
  • the pixel array section 10B may not include the reference pixel section 12B.
  • the column signal processing unit 50 outputs the pixel signal output by the imaging pixel 100, the first reset signal output by the reference pixel 110A located in the same row as the imaging pixel 100, and the same column as the imaging pixel 100.
  • the reference signal is, for example, a signal obtained by synthesizing the first reset signal and the second reset signal, or one signal selected from the first reset signal and the second reset signal.
  • the imaging device according to the present disclosure is useful as various imaging devices. It can also be applied to applications such as digital cameras, digital video cameras, mobile phones with cameras, medical cameras such as electronic endoscopes, in-vehicle cameras, and robot cameras.

Landscapes

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Abstract

撮像装置２００は、行列状に配置された複数の画素を含む画素アレイ部１０と、列信号処理部５０と、を備える。複数の画素は、入射光に応じた画素信号を出力する複数の撮像画素１００と、少なくとも２列において列方向に配列し、複数の撮像画素１００のそれぞれのリセット時の出力信号に対応するリセット信号を出力する複数の基準画素１１０と、を含む。列信号処理部５０は、複数の撮像画素１００のうちの１つの撮像画素１００が出力する画素信号と、複数の基準画素１１０のうちの当該１つ撮像画素１００と同じ行に位置する少なくとも２つの基準画素１１０が出力するリセット信号に基づく基準信号との差分を出力する。

Description

撮像装置
　本開示は、撮像装置に関する。
　一般的に、撮像装置の画素信号の読み出しは、破壊読み出しで行われる。破壊読み出しは、画素に蓄積された信号電荷を空にするリセット動作を伴う。一方で、画素に蓄積された信号電荷をリセットせず、露光状態のまま信号電荷を読み出す画素信号の読み出しである非破壊読み出しが知られている。非破壊読み出しを行うことで、露光中の画素情報を得ることができる。特許文献１には、非破壊読み出しを行うことで、高ダイナミックレンジ化を実現する撮像装置が開示されている。
特開２００７－１９４６８７号公報 特許第６４５９０２５号公報 国際公開第２００７／０９９８５０号
　非破壊読み出しにおける画質向上が求められている。
　本開示の一態様に係る撮像装置は、行列状に配置された複数の画素と、信号処理回路と、を備え、前記複数の画素は、入射光に応じた画素信号を出力する複数の第１画素と、少なくとも２列において列方向に配列し、前記複数の第１画素のそれぞれのリセット時の出力信号に対応するリセット信号を出力する、前記複数の第１画素と異なる列に配置される複数の第２画素と、を含み、前記信号処理回路は、前記複数の第１画素のうちの１つの第１画素が出力する前記画素信号と、前記複数の第２画素のうちの前記１つの第１画素と同じ行に位置する少なくとも２つの第２画素が出力する前記リセット信号に基づく基準信号との差分を出力する。
　本開示の一態様に係る撮像装置は、行列状に配置された複数の画素と、信号処理回路と、を備え、前記複数の画素は、入射光に応じた画素信号を出力する複数の第１画素と、少なくとも２行において行方向に配列し、前記複数の第１画素のそれぞれのリセット時の出力信号に対応するリセット信号を出力する、前記複数の第１画素と異なる行に配置される複数の第２画素と、を含み、前記信号処理回路は、前記複数の第１画素のうちの１つの第１画素が出力する前記画素信号と、前記複数の第２画素のうちの前記１つの第１画素と同じ列に位置する少なくとも２つの第２画素が出力する前記リセット信号に基づく基準信号との差分を出力する。
　本開示の一態様に係る撮像装置は、行列状に配置された複数の画素と、信号処理回路と、を備え、前記複数の画素は、入射光に応じた画素信号を出力する複数の第１画素と、少なくとも１列において列方向に配列し、前記複数の第１画素のそれぞれのリセット時の出力信号に対応する第１リセット信号を出力する、前記複数の第１画素と異なる列に配置される複数の第２画素と、少なくとも１行において行方向に配列し、前記複数の第１画素のそれぞれのリセット時の出力信号に対応する第２リセット信号を出力する、前記複数の第１画素と異なる行に配置される複数の第３画素と、を含み、前記信号処理回路は、前記複数の第１画素のうちの１つの第１画素が出力する前記画素信号と、前記複数の第２画素のうちの前記１つの第１画素と同じ行に位置する少なくとも１つの第２画素が出力する前記第１リセット信号、および、前記複数の第３画素のうちの前記１つの第１画素と同じ列に位置する少なくとも１つの前記第３画素が出力する前記第２リセット信号に基づく基準信号との差分を出力する。
　本開示によれば、非破壊読み出しにおける画質を向上できる。
図１は、実施の形態１に係る撮像装置の全体構成を示すブロック図である。 図２は、実施の形態１に係る撮像画素の回路構成の一例を示す図である。 図３は、実施の形態１に係る基準画素の回路構成の一例を示す図である。 図４は、非破壊読み出し時の信号振幅を模式的に示す図である。 図５Ａは、読み出しを行う画素の位置を説明するための図である。 図５Ｂは、読み出しを行う画素の位置の違いによる抵抗の差異を示す図である。 図５Ｃは、読み出しを行う画素の位置の違いによる電圧の差異を示す図である。 図５Ｄは、読み出しを行う画素の位置の違いによる信号振幅の差異を示す図である。 図６は、実施の形態１に係る画素から列信号処理部までの回路構成の一例を示す図である。 図７は、実施の形態１に係る撮像装置における信号の処理の例を説明するためのタイミングチャートである。 図８は、実施の形態２に係る撮像装置の全体構成を示すブロック図である。 図９は、実施の形態２に係る基準信号生成部の第１の回路構成例を示す図である。 図１０は、実施の形態２に係る基準信号生成部の第２の回路構成例を示す図である。 図１１は、実施の形態３に係る撮像装置の全体構成を示すブロック図である。 図１２は、実施の形態３に係る基準信号選択部の回路構成例を示す図である。 図１３は、実施の形態４に係る撮像装置の全体構成を示すブロック図である。 図１４は、実施の形態４に係る画素から列信号処理部までの回路構成の一例を示す図である。 図１５は、実施の形態４に係る撮像装置における信号の処理の例を説明するためのタイミングチャートである。 図１６は、実施の形態５に係る撮像装置の全体構成を示すブロック図である。 図１７は、実施の形態６に係る撮像装置の全体構成を示すブロック図である。 図１８は、実施の形態７に係る撮像装置の全体構成を示すブロック図である。 図１９は、実施の形態７に係る基準信号生成部の回路構成例を示す図である。 図２０は、実施の形態７に係る画素から列信号処理部までの回路構成の一例を示す図である。 図２１は、実施の形態７に係る撮像装置における信号の処理の例を説明するためのタイミングチャートである。 図２２は、実施の形態８に係る撮像装置の全体構成を示すブロック図である。 図２３Ａは、基準画素部を撮像画素部の水平方向に配置する場合の例を示すレイアウト図である。 図２３Ｂは、基準画素部を撮像画素部の水平方向に配置する場合の別の例を示すレイアウト図である。 図２４Ａは、基準画素部を撮像画素部の垂直方向に配置する場合の例を示すレイアウト図である。 図２４Ｂは、基準画素部を撮像画素部の垂直方向に配置する場合の別の例を示すレイアウト図である。
　（本開示の基礎となった知見）
　上述の非破壊読み出しに関する技術として、特許文献２では、画素から出力された画素信号と基準信号生成部から出力されたリセット信号との差分を取ることにより、高速な非破壊読み出しを実現することが開示されている。リセット信号を出力する基準信号生成部は、例えば、垂直ＯＢ（Ｏｐｔｉｃａｌ　Ｂｌａｃｋ）領域に配置されている。特許文献３では、行毎に１つの基準画素を設けた構成を開示している。
　しかしながら、これらの先行文献に開示された構成では、ノイズを十分に低減できない。例えば、基準画素にばらつきおよび／または欠陥がある場合には、固定ノイズが発生し画質を劣化させる。特に、画素領域を有効に利用するために、基準画素を画素アレイ部の端部に配置する場合、画素にばらつきおよび／または欠陥が生じる可能性が高まる。本願発明者らは、安定して高画質な画像を得ることを目的に検討を行い本開示に係る構成に至った。
　本開示の一態様の概要は以下の通りである。
　本開示の一態様に係る撮像装置は、行列状に配置された複数の画素と、信号処理回路と、を備え、前記複数の画素は、入射光に応じた画素信号を出力する複数の第１画素と、少なくとも２列において列方向に配列し、前記複数の第１画素のそれぞれのリセット時の出力信号に対応するリセット信号を出力する、前記複数の第１画素と異なる列に配置される複数の第２画素と、を含み、前記信号処理回路は、前記複数の第１画素のうちの１つの第１画素が出力する前記画素信号と、前記複数の第２画素のうちの前記１つの第１画素と同じ行に位置する少なくとも２つの第２画素が出力する前記リセット信号に基づく基準信号との差分を出力する。
　このように、第１画素と同じ行に位置する第２画素が出力するリセット信号に基づく基準信号を用いることで、第１画素の非破壊読み出しにおいて、列方向の画素位置の違いの影響による第１画素のリセット時の電圧とのズレが低減された基準信号を用いることができる。また、少なくとも２つの第２画素のリセット信号に基づく基準信号を用いることで、第２画素の１つに欠陥があった場合でも、欠陥の影響を低減できる。よって、本態様に係る撮像装置は、非破壊読み出しにおける画質を向上できる。
　また、本開示の一態様に係る撮像装置は、行列状に配置された複数の画素と、信号処理回路と、を備え、前記複数の画素は、入射光に応じた画素信号を出力する複数の第１画素と、少なくとも２行において行方向に配列し、前記複数の第１画素のそれぞれのリセット時の出力信号に対応するリセット信号を出力する、前記複数の第１画素と異なる行に配置される複数の第２画素と、を含み、前記信号処理回路は、前記複数の第１画素のうちの１つの第１画素が出力する前記画素信号と、前記複数の第２画素のうちの前記１つの第１画素と同じ列に位置する少なくとも２つの第２画素が出力する前記リセット信号に基づく基準信号との差分を出力する。
　このように、第１画素と同じ列に位置する第２画素が出力するリセット信号に基づく基準信号を用いることで、第１画素の非破壊読み出しにおいて、行方向の画素位置の違いの影響による第１画素のリセット時の電圧とのズレが低減された基準信号を用いることができる。また、少なくとも２つの第２画素のリセット信号に基づく基準信号を用いることで、第２画素の１つに欠陥があった場合でも、欠陥の影響を低減できる。よって、本態様に係る撮像装置は、非破壊読み出しにおける画質を向上できる。
　また、例えば、前記少なくとも２つの第２画素が出力する前記リセット信号は合成されて前記信号処理回路に出力されてもよい。
　これにより、非破壊読み出しに、２つ以上の第２画素が出力するリセット信号が合成された基準信号を用いることができる。そのため、第２画素の１つに欠陥があった場合でも、リセット信号が平均化されることで、欠陥の影響を低減できる。
　また、例えば、前記撮像装置は、前記少なくとも２つの第２画素に電気的に接続される選択回路をさらに備え、前記選択回路は、前記少なくとも２つの第２画素が出力する前記リセット信号のうちの少なくとも１つを選択して前記信号処理回路に出力してもよい。
　これにより、非破壊読み出しに、２つ以上の第２画素が出力するリセット信号のうち少なくとも１つのリセット信号を選択して基準信号に用いることができる。そのため、第２画素の１つに欠陥があった場合でも、正常な第２画素が出力するリセット信号を選択されることで、欠陥の影響を低減できる。
　また、例えば、前記撮像装置は、前記少なくとも２つの第２画素よりも後段、かつ、前記信号処理回路よりも前段に設けられたバッファ回路をさらに備えてもよい。
　これにより、信号処理回路に対して信号を低インピーダンスに出力でき、さらに、信号処理回路に対して出力する信号の駆動能力を上げることができる。
　また、例えば、前記撮像装置は、前記少なくとも２つの第２画素よりも後段、かつ、前記信号処理回路よりも前段に設けられたオフセット回路をさらに備え、前記オフセット回路は、入力される信号に正または負の電圧を付加した信号を前記基準信号として前記信号処理回路に出力してもよい。
　これにより、第２画素が出力するリセット信号が第１画素のリセット動作後の電圧に対してズレを持っている場合にも、電圧を付加することによりに基準信号の微調整が可能となる。
　また、例えば、前記複数の画素のそれぞれは、光を信号電荷に変換する光電変換部を含み、前記第２画素のそれぞれは、前記光電変換部への光の入射を遮断する遮光部を含んでもよい。
　これにより、第１画素と第２画素との構成を類似させることができるため、リセット信号と第１画素のリセット時の電圧との差を小さくすることができる。
　また、例えば、前記第１画素のそれぞれは、光を信号電荷に変換する光電変換部を含み、前記第２画素のそれぞれは、光を信号電荷に変換する光電変換部を含まなくてもよい。
　これにより、第２画素は、遮光層等の光電変換素子に光を入射させないための機構を設けることなくリセット信号を出力することができるため、第２画素の構成を簡素化できるとともに、第２画素の配置の自由度を高めることができる。
　また、本開示の一態様に係る撮像装置は、行列状に配置された複数の画素と、信号処理回路と、を備え、前記複数の画素は、入射光に応じた画素信号を出力する複数の第１画素と、少なくとも１列において列方向に配列し、前記複数の第１画素のそれぞれのリセット時の出力信号に対応する第１リセット信号を出力する、前記複数の第１画素と異なる列に配置される複数の第２画素と、少なくとも１行において行方向に配列し、前記複数の第１画素のそれぞれのリセット時の出力信号に対応する第２リセット信号を出力する、前記複数の第１画素と異なる行に配置される複数の第３画素と、を含み、前記信号処理回路は、前記複数の第１画素のうちの１つの第１画素が出力する前記画素信号と、前記複数の第２画素のうちの前記１つの第１画素と同じ行に位置する少なくとも１つの第２画素が出力する前記第１リセット信号、および、前記複数の第３画素のうちの前記１つの第１画素と同じ列に位置する少なくとも１つの前記第３画素が出力する前記第２リセット信号に基づく基準信号との差分を出力する。
　このように、第１画素と同じ行に位置する第２画素が出力する第１リセット信号、および、第１画素と同じ列に位置する第３画素が出力する第２リセット信号に基づく基準信号を用いることで、第１画素の非破壊読み出しにおいて、列方向および行方向の画素位置の違いの影響による第１画素のリセット時の電圧とのズレが低減された基準信号を用いることができる。また、第２画素の第１リセット信号および第３画素の第２リセット信号に基づく基準信号を用いることで、第２画素または第３画素に欠陥があった場合でも、欠陥の影響を低減できる。よって、本態様に係る撮像装置は、非破壊読み出しにおける画質を向上できる。
　また、例えば、前記複数の画素は、前記少なくとも１つの第２画素と同じ列、かつ、前記少なくとも１つの第３画素と同じ行に位置し、前記複数の第１画素のそれぞれのリセット時の出力信号に対応する第３リセット信号を出力する少なくとも１つの第４画素をさらに含み、前記信号処理回路は、前記１つの第１画素が出力する前記画素信号と、前記少なくとも１つの第２画素が出力する前記第１リセット信号、前記少なくとも１つの前記第３画素が出力する前記第２リセット信号、および、前記少なくとも１つの第４画素が出力する前記第３リセット信号に基づく基準信号との差分を出力してもよい。
　これにより、第１リセット信号および第２リセット信号に加えて、第２画素と同じ列、かつ、第３画素と同じ行に位置する第４画素が出力する第３リセット信号にも基づく基準信号を用いることで、行方向における第１画素と第２画素との画素位置の違い、および、列方向における第１画素と第３画素との画素位置の違いの影響を低減できる。
　以下、図面を参照しながら、本開示の実施の形態を詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示す。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、処理内容、処理の順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
　また、本明細書において、要素間の関係性を示す用語、および、要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。また、各図は、模式図であり、必ずしも厳密に図示したものではない。
　また、本明細書において、「第１」、「第２」などの序数詞は、特に断りのない限り、構成要素の数または順序を意味するものではなく、同種の構成要素の混同を避け、構成要素を区別する目的で用いられている。
　また、本明細書において回路構成の説明における「接続」は、特に断りのない限り、電気的な接続を意味する。
　（実施の形態１）
　以下、実施の形態１について説明する。
　［全体構成］
　図１は、本実施の形態に係る撮像装置２００の全体構成を示すブロック図である。まず、図１を参照しながら、撮像装置２００の全体構成を説明する。
　図１に示されるように、撮像装置２００は、撮像画素部１１および基準画素部１２を含む画素アレイ部１０と、制御部３０と、垂直走査部４０と、列信号処理部５０と、水平走査部６０と、第１スイッチ部７０Ａと、第２スイッチ部７０Ｂとを備える。
　また、撮像装置２００は、画素アレイ部１０の画素列ごとに配置された電流源２１および垂直信号線２２と、出力信号線２３と、画素アレイ部１０の画素行ごとに配置された走査線２４と、を備える。
　画素アレイ部１０は、行列状に配置された複数の画素を含む画素部である。つまり、画素アレイ部１０において、複数の画素が列方向および行方向に沿って配列している。列方向は、図１においては垂直信号線２２が延びる方向であり、「垂直方向」とも称される。また、行方向は、図１においては走査線２４が延びる方向であり、「水平方向」とも称される。
　画素アレイ部１０に含まれる複数の画素は、複数の撮像画素１００と複数の基準画素１１０とを含む。本実施の形態において、撮像画素１００は第１画素の一例であり、基準画素１１０は第２画素の一例である。複数の撮像画素１００のそれぞれは、複数の撮像画素１００への入射光に応じた画素信号を出力する。複数の基準画素１１０のそれぞれは、複数の撮像画素１００のそれぞれのリセット時の出力信号に対応するリセット信号を出力する。複数の基準画素１１０が出力するリセット信号は、複数の撮像画素１００のリセット動作後の電圧を模擬した信号である。
　撮像画素部１１は、複数の撮像画素１００が行列状に配置された画素部である。
　基準画素部１２は、複数の基準画素１１０が行列状に配置された画素部である。基準画素部１２は、例えば、画素アレイ部１０の行方向における端部に配置される。基準画素部１２は、撮像画素部１１の行方向側に位置する。つまり、画素アレイ部１０において、撮像画素部１１と基準画素部１２とは行方向に沿って並んでいる。
　画素アレイ部１０において、複数の基準画素１１０は、複数の撮像画素１００とは異なる列に配置され、少なくとも２列において列方向に配列している。以降、基準画素部１２において複数の基準画素１１０が列方向に沿って配列された画素列を、「基準画素列」と称する場合がある。つまり、基準画素部１２は、複数の基準画素列を含む。撮像画素部１１における列方向に並ぶ撮像画素１００の数と、基準画素部１２における列方向に並ぶ基準画素１１０の数とは同じである。
　電流源２１は、垂直信号線２２に接続され、垂直信号線２２に対応して配置されている。つまり、各垂直信号線２２に、１つの電流源２１が接続される。電流源２１は、撮像画素１００または基準画素１１０が有する増幅トランジスタとともにソースフォロワ回路を構成し、撮像画素１００または基準画素１１０に蓄積された電荷に対応した電圧を増幅する機能を有する。
　垂直信号線２２は、画素アレイ部１０の各画素列に対応して設けられ、画素アレイ部１０の同一の画素列の撮像画素１００または基準画素１１０のそれぞれに接続される。
　基準画素部１２の基準画素１１０に接続される各基準画素列に対応する垂直信号線２２は出力信号線２３を介して互いに接続されている。出力信号線２３は、第２スイッチ部７０Ｂと接続される。出力信号線２３が各基準画素列に対応する垂直信号線２２を互いに接続することにより、同じ行に位置する基準画素１１０が出力するリセット信号は、合成されて基準信号として列信号処理部５０に出力される。
　走査線２４は、画素アレイ部１０の各画素行に対応して設けられ、画素アレイ部１０の同一の画素行の撮像画素１００および基準画素１１０のそれぞれに接続される。また、走査線２４は、垂直走査部４０に接続されている。なお、図１においては便宜上、画素行ごとに１本の走査線２４が記載されているが、走査線２４は、複数の信号線を含んでいてもよい。
　垂直走査部４０は、走査線２４に所定の電圧を印加することにより、画素アレイ部１０の画素行単位で撮像画素１００および基準画素１１０のリセット動作、電荷の蓄積動作および読み出し動作を制御する機能を有する。
　列信号処理部５０は、撮像画素１００から出力された画素信号と当該撮像画素１００のリセット時の出力信号に対応した信号との差分信号、または、撮像画素１００から出力された画素信号と、第２スイッチ部７０Ｂを介して接続される基準画素部１２の基準画素１１０から出力されたリセット信号に基づく基準信号との差分信号を生成する。また、列信号処理部５０は、前記差分信号へのゲイン付与、および、ＡＤ変換等の処理を行い、後述する水平走査部６０の指示に従い当該差分信号を出力する。列信号処理部５０は、信号処理回路の一例である。
　第１スイッチ部７０Ａは、撮像画素１００から列信号処理部５０への画素信号の入力と遮断とを切り替える。第１スイッチ部７０Ａの一端は、撮像画素部１１の撮像画素１００に接続される垂直信号線２２に接続される。第１スイッチ部７０Ａの他端は、列信号処理部５０に接続される。第１スイッチ部７０Ａは、撮像画素部１１の各画素列の垂直信号線２２に対応して配置されている。
　第２スイッチ部７０Ｂは、基準画素１１０から列信号処理部５０への基準信号の入力および遮断を切り替える。第２スイッチ部７０Ｂの一端は、出力信号線２３を介して基準画素部１２の基準画素１１０に接続される垂直信号線２２に接続される。第２スイッチ部７０Ｂの他端は、列信号処理部５０に接続される。第２スイッチ部７０Ｂは、第１スイッチ部７０Ａと対をなして、撮像画素部１１の各画素列の垂直信号線２２に対応して配置されている。
　水平走査部６０は、列信号処理部５０に保持された一行分の上記差分信号を順次選択し、列信号処理部５０の出力側に配置された出力回路（図示せず）へ読み出す機能を有する。
　制御部３０は、例えば、垂直走査部４０、列信号処理部５０、水平走査部６０、第１スイッチ部７０Ａおよび第２スイッチ部７０Ｂに対して各種制御信号を供給することにより各部を制御する制御回路である。
　［画素の回路構成］
　次に、撮像画素１００および基準画素１１０の回路構成について説明する。
　まず、撮像画素１００の回路構成について説明する。図２は、実施の形態１に係る撮像画素１００の回路構成の一例を示す図である。撮像画素１００は、例えば、光電変換素子１０１と、リセットトランジスタ１０２と、増幅トランジスタ１０３と、選択トランジスタ１０４と、電荷蓄積部１０５とを含む。
　光電変換素子１０１は、入射光を信号電荷に光電変換する光電変換部である。信号電荷は、例えば、正孔または電子である。以下では、信号電荷が正孔である場合について説明するが、信号電荷は電子であってもよい。具体的には、光電変換素子１０１は、例えば、上部電極と、下部電極と、上部電極と下部電極とに挟まれた光電変換膜とを有する。光電変換膜は、例えば、高い光吸収能を有する有機分子を含む。また、光電変換膜の厚さは、例えば、約５００ｎｍである。また、光電変換膜は、例えば、スピンコート法または真空蒸着法を用いて形成される。上記有機分子は、波長約４００ｎｍから約７００ｎｍの可視光全域にわたって高い光吸収機能を有する。光の入射により光電変換膜で正孔と電子との対が生成し、上部電極と下部電極との間にバイアス電圧が印加されることで、正孔と電子とのうち一方が上部電極に捕集され、他方が下部電極に捕集される。なお、本実施の形態に係る撮像画素１００に含まれる光電変換素子は、上述した有機光電変換膜で構成されていることに限定されず、例えば、無機材料で構成されたフォトダイオードであってもよい。
　電荷蓄積部１０５は、光電変換素子１０１に接続され、光電変換素子１０１が生成した信号電荷を蓄積する。電荷蓄積部１０５には、撮像画素１００への光入射に応じた信号電荷が蓄積される。電荷蓄積部１０５は、「フローティングディフュージョンノード（ＦＤ）」とも呼ばれる。
　増幅トランジスタ１０３は、電荷蓄積部１０５に接続されたゲートと、電源電圧ＶＤＤが供給されるドレインと、選択トランジスタ１０４のドレインに接続されたソースとを有する。これにより、増幅トランジスタ１０３は、選択トランジスタ１０４が導通状態であるときに、図１に示した電流源２１と共にソースフォロワ回路を形成する。このとき、増幅トランジスタ１０３のソースは、電荷蓄積部１０５に蓄積された信号電荷の量に応じた信号を、選択トランジスタ１０４を介して垂直信号線２２に出力する。
　選択トランジスタ１０４は、増幅トランジスタ１０３のソースに接続されたドレインと、垂直信号線２２に接続されたソースと、走査線２４に含まれる選択制御信号線に接続されるゲートとを有する。選択トランジスタ１０４のゲートには、選択制御信号線から選択制御信号Ｖｓｅｌが供給される。選択トランジスタ１０４は、選択制御信号Ｖｓｅｌがハイレベルのとき導通状態になり、増幅トランジスタ１０３からの画素信号を垂直信号線２２に出力する。また、選択トランジスタ１０４は、選択制御信号Ｖｓｅｌがローレベルのとき非導通状態になり、増幅トランジスタ１０３と垂直信号線２２とを絶縁する。
　リセットトランジスタ１０２は、リセット電圧ＶＲが供給されるドレインと、電荷蓄積部１０５に接続されたソースと、走査線２４に含まれるリセット制御信号線に接続されるゲートとを有する。リセットトランジスタ１０２のゲートには、リセット制御信号線からリセット制御信号Ｖｒｓｔが供給される。リセットトランジスタ１０２は、リセット制御信号Ｖｒｓｔがハイレベルのとき導通状態になり、電荷蓄積部１０５の電位をリセット電圧ＶＲにリセットする。
　次に、基準画素１１０の回路構成について説明する。図３は、実施の形態１に係る基準画素１１０の回路構成の一例を示す図である。撮像画素１００と同じ構成については説明を省略する。
　基準画素１１０は、例えば、リセットトランジスタ１０２と、増幅トランジスタ１０３と、選択トランジスタ１０４と、電荷蓄積部１１５とを含む。基準画素１１０は、電荷蓄積部１０５の代わりに電荷蓄積部１１５を備える点、および、電荷蓄積部１１５に接続される光電変換素子１０１を含まない点で、撮像画素１００と相違する。
　光電変換素子１０１を含まないとは、電荷蓄積部１１５に接続される光電変換素子１０１を含んでいないことを意味する。つまり、基準画素１１０は、電荷蓄積部１１５と光電変換素子１０１とが接続されず、光電変換素子１０１の信号電荷が電荷蓄積部１１５に蓄積しない構成であればよい。基準画素１１０は、基準画素１１０が形成される領域に電荷蓄積部１１５との接続を有さない光電変換素子１０１が設けられている構成であってもよく、基準画素１１０が形成される領域に光電変換素子１０１が設けられていない構成であってもよい。
　基準画素１１０の増幅トランジスタ１０３のソースは、電荷蓄積部１１５に蓄積された信号電荷の量に応じた信号を、選択トランジスタ１０４を介して垂直信号線２２に出力する。基準画素１１０が光電変換素子１０１を含まないことにより、基準画素１１０への光入射により電荷蓄積部１１５の電位が変化しない。そのため、基準画素１１０は、光の照射状態に依らず、撮像画素１００のリセット動作後の光電変換素子１０１で生成した信号電荷が蓄積されていない電荷蓄積部１０５の電圧に応じた出力信号に対応するリセット信号を出力することが可能となる。例えば、基準画素１１０においても、撮像画素１００と同様にリセットトランジスタ１０２にリセット電圧ＶＲが供給されるため、基準画素１１０は、電荷蓄積部１１５がリセット電圧ＶＲにリセットされた際の電圧に応じた信号をリセット信号として垂直信号線２２に出力できる。また、このような構成の基準画素１１０は、下記の遮光層等の光電変換素子１０１に光を入射させないための機構を設けることなくリセット信号を出力することができる。そのため、基準画素１１０の構成を簡素化できるとともに、基準画素１１０の配置の自由度を高めることができる。
　なお、画素アレイ部１０にＯＢ画素と言われる、画素の光電変換素子１０１の光入射側に遮光層が設けられた遮光画素が設けられる場合がある。遮光層は、遮光部の一例である。基準画素１１０がＯＢ画素と同様に、光電変換素子１０１への光の入射を遮断する遮光層を含む場合は、基準画素１１０は、撮像画素１００と同じ画素回路構成であってもよい。つまり、画素アレイ部１０の複数の画素、つまり、複数の撮像画素１００および複数の基準画素１１０のそれぞれは、光電変換素子１０１を含み、複数の基準画素１１０のそれぞれは、遮光層を含んでいてもよい。これにより、基準画素１１０と撮像画素１００との構成を類似させることができるため、リセット信号と撮像画素１００のリセット時の電圧との差を小さくすることができる。
　［信号読み出し動作］
　次に、撮像装置２００における信号読み出し動作について説明する。
　撮像画素１００は、例えば、リセット動作を伴わずに非破壊的に画素信号を出力する。すなわち、撮像画素１００は、電荷蓄積部１０５に光電変換素子１０１で生成した信号電荷が蓄積する蓄積期間の途中で、蓄積された信号電荷をリセットすることなく、その時点で蓄積されている信号電荷の量に対応する画素信号を出力する。このような、リセット動作を伴わない読み出し動作は、非破壊読み出しと呼ばれる。非破壊読み出しは、１フレーム期間内に複数回行うこともできる。
　また、蓄積期間が経過した後、撮像画素１００は、蓄積期間の全期間で蓄積された信号電荷の量に対応する画素信号を出力する。その後、蓄積された信号電荷はリセット電圧ＶＲにリセットされ、撮像画素１００は、リセット電圧ＶＲに対応する信号を出力する。このような、リセット動作を伴う読み出し動作は、破壊読み出しと呼ばれる。
　ここで、非破壊読み出しにおける課題について説明する。
　上述のように、破壊読み出しでの画素の読み出しは、信号電荷を蓄積した状態の画素の出力電圧とリセット動作後の出力電圧との差を信号とする。一方、非破壊読み出しにおいては、画素が信号電荷を蓄積している状態のため、リセット動作を行えない。そのため、ある基準電圧と画素の出力電圧との差を信号とする。基準電圧は信号のゼロレベルを決める。そのため、実際のゼロレベルである画素のリセット動作後の電圧と差異がある場合、信号が減少したり、余計なオフセットが付加されたりするため、信号レンジを圧迫する。
　ここで、図４を用いて画素の基準電圧に差異がある場合の信号振幅の差異について説明する。図４は、非破壊読み出し時の信号振幅を模式的に示す図である。図４の縦方向は垂直信号線に出力される電圧を表す。図４の各グラフは、列信号処理部に入力される画素の蓄積信号読み出し時の信号電圧と、基準電圧とを示す。信号振幅は、信号電圧と基準電圧との差である。図４の［基準電圧］において、基準電圧として、（ａ）、（ｂ）および（ｃ）の３パターンのグラフが示されている。（ａ）は、基準電圧が、対象の画素を破壊読み出しした時の電圧、つまり、対象の画素のリセット動作後の電圧である場合を示す。（ｂ）は、基準電圧が（ａ）に対して高い場合を示す。（ｃ）は、基準電圧が（ａ）に対して低い場合を示す。
　基準電圧が（ａ）である場合の信号振幅Ａは、本来の信号レベルである。それに対して、基準電圧が（ａ）より高い（ｂ）の場合の信号振幅Ｂは、低い信号レベルが潰れ、信号振幅が減少する。また、基準電圧が（ａ）より低い（ｃ）である場合の信号振幅Ｃは、不要なオフセット成分が発生する。そのため、画像のコントラストが低下する。特に低照度環境での撮影等、撮像装置のゲインを高くして使用する場合は取り扱える信号振幅が小さくなるため、このような信号の減少およびオフセット成分は大きな画質劣化の原因となる。
　また、画素のリセット動作後の電圧は、画素の位置によって異なる場合がある。
　図５Ａは、読み出しを行う画素の位置を説明するための図である。図５Ｂは、読み出しを行う画素の位置の違いによる抵抗の差異を示す図である。図５Ｃは、読み出しを行う画素の位置の違いによる電圧の差異を示す図である。図５Ｄは、読み出しを行う画素の位置の違いによる信号振幅の差異を示す図である。なお、図５Ｂおよび図５Ｃはそれぞれ、第１スイッチ部７０Ａの入力部を起点としたときの抵抗および電圧の差異を示している。
　図５Ａに示されるように、画素Ａおよび画素Ｂは、同じ垂直信号線２２に接続され、垂直方向に位置が異なる。垂直信号線２２は一定の配線抵抗を持つため、図５Ｂに示されるように、画素の位置によって抵抗値が異なる。第１スイッチ部７０Ａの入力部から遠い画素Ｂの抵抗値は、画素Ａの抵抗値よりも高くなる。また、信号電圧の読み出しは電流源２１で一定電流を垂直信号線２２に流しながら行われるため、図５Ｃに示されるように配線抵抗に応じた電圧変化が発生する。第１スイッチ部７０Ａの入力部から遠い画素Ｂの電圧は、電圧ドロップ量が大きくなるため、画素Ａの電圧よりも低くなる。そのため、図５Ｄに示されるように、画素Ａと画素Ｂとで、リセット時の電圧（図５Ｄの［基準電圧］で示される電圧）が異なるとともに、同じ信号振幅、つまり信号振幅Ａ＝信号振幅Ｂの場合でも信号電圧が異なる。この場合、画素Ａと画素Ｂとである一定の同じ基準電圧を使用すると、Ａ画素とＢ画素とで信号振幅が変わってしまう。
　図５Ａから図５Ｄでは垂直方向の画素の位置の違いについて述べたが、水平方向も画素の位置によっても、各垂直信号線２２の間で抵抗が異なるなどによりリセット時の電圧が異なる場合がある。
　本実施の形態においては、撮像装置２００は、撮像画素部１１に含まれる複数の撮像画素１００に対応する基準電圧を生成するための基準画素列を含む基準画素部１２を設けている。つまり、本実施の形態においては、基準電圧には、基準画素１１０のリセット信号に基づく電圧が用いられる。画素アレイ部１０における選択行の撮像画素１００と同じ行の基準画素１１０の信号を使用することで、上記のような画素の垂直方向でのリセット時の電圧の違いの影響を低減した読み出しを実現する。
　また、基準画素部１２内の基準画素１１０および／または基準画素１１０に接続される垂直信号線２２に欠陥があると、基準画素部１２を用いた読み出しを行った場合の画質が不良となってしまう。そのため、基準画素部１２が複数の基準画素列を含むことで不良の影響を低減できる。具体的には、本実施の形態では複数の基準画素列のそれぞれに対応する垂直信号線２２を結合し、個別の基準画素１１０および垂直信号線２２の欠陥の影響を低減している。
　基準画素部１２を使用した非破壊読み出しについて、具体的な動作を図６に示す回路図と図７に示すタイミングチャートとを用いて説明する。図６は、画素から列信号処理部５０までの回路構成の一例を示す回路図である。図７は、実施の形態１に係る撮像装置２００における信号の処理の例を説明するためのタイミングチャートである。
　図６には、画素回路として、複数の撮像画素１００および複数の基準画素１１０のうちの、画素アレイ部１０の同一の画素行における、撮像画素部１１に含まれる１つの撮像画素１００と、基準画素部１２に含まれる１つの基準画素１１０とが示されている。そのため、図６に示される撮像画素１００と基準画素１１０とで同じリセット制御信号Ｖｒｓｔおよび選択制御信号Ｖｓｅｌが供給されるように、撮像画素１００と基準画素１１０とに信号線が接続されている。また、図６には示されていないが、前述のように、基準画素部１２の複数の基準画素列のそれぞれに対応して設けられている垂直信号線２２は、出力信号線２３を介して接続されている。
　電流源トランジスタ２０は電流源用のトランジスタであり、電流源２１の例示的な構成を示している。電流源トランジスタ２０は、読み出し動作中は導通状態である。
　撮像画素１００は第１スイッチ部７０Ａと接続され、基準画素１１０は第２スイッチ部７０Ｂと接続される。第１スイッチ部７０Ａおよび第２スイッチ部７０Ｂのそれぞれは、例えば、トランジスタである。第１スイッチ部７０Ａのゲートには、制御部３０からの信号線によって制御信号Ｖｓが供給される。第１スイッチ部７０Ａは、制御信号Ｖｓがハイレベルのときに撮像画素１００の出力をノードＶｏｕｔ１に接続する。また、第２スイッチ部７０Ｂのゲートには、制御部３０からの信号線によって制御信号Ｖｎが供給される。第２スイッチ部７０Ｂは、制御信号Ｖｎがハイレベルのときに基準画素１１０の出力をノードＶｏｕｔ１に接続する。
　列信号処理部５０は、容量素子５１と、トランジスタ５２と、トランジスタ５３と、トランジスタ５４と、ノード５５と、ノードＶｏｕｔ２と、ＡＤＣ（Ａｎａｌｏｇ－ｔｏ－Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）回路５６とを含む。
　ノードＶｏｕｔ１は、容量素子５１の一端と接続される。容量素子５１の他端はノード５５と接続される。ノードＶｏｕｔ１の電圧振幅が信号として、容量素子５１、トランジスタ５２、トランジスタ５３およびトランジスタ５４で構成される回路を介してノードＶｏｕｔ２に出力される。
　トランジスタ５２は、ノード５５の電位を基準状態にするための制御トランジスタである。トランジスタ５２のゲートには、制御部３０からの信号線によって制御信号Ｖａｍｐが供給される。トランジスタ５２の一端は、ノード５５に接続される。トランジスタ５２の他端は、ノードＶｏｕｔ２に接続される。
　トランジスタ５３は、電流源トランジスタである。トランジスタ５３のソースには、電源電圧ＶＤＤが供給される。トランジスタ５３のドレインは、ノードＶｏｕｔ２に接続される。トランジスタ５３は、読み出し動作中は導通状態である。
　トランジスタ５４は、ソースフォロワ回路の入力トランジスタである。トランジスタ５４のゲートは、ノード５５に接続される。トランジスタ５４のソースは、ノードＶｏｕｔ２に接続される。トランジスタ５４のドレインは、グランドと接続される。トランジスタ５４は、トランジスタ５３とともにソースフォロワ回路を構成する。
　ＡＤＣ回路５６は、ノードＶｏｕｔ２の電圧振幅をＡＤ変換し、後段回路に出力する。
　次に、図７のタイミングチャートを用いて図６に示される回路構成での撮像装置２００の動作を説明する。図７には、非破壊読み出しに関わる信号等のタイミングチャートが示されている。図７には、上から順に、水平同期信号ＨＤ、選択制御信号Ｖｓｅｌ、制御信号Ｖｓ、制御信号Ｖｎ、制御信号Ｖａｍｐ、ノードＶｏｕｔ１、ノード５５およびノードＶｏｕｔ２の電圧レベルが示されている。水平同期信号ＨＤは、例えば、制御部３０から垂直走査部４０に送信される、画素行の移行のタイミングを示す信号である。
　まず、時刻Ｔ１にて水平同期信号ＨＤがハイレベルになってから、選択行、つまり図６に示される撮像画素１００および基準画素１１０を含む画素行へのアクセスが開始される。
　次に、時刻Ｔ２にて、選択制御信号Ｖｓｅｌをハイレベルにして同一画素行の撮像画素１００および基準画素１１０のそれぞれの選択トランジスタ１０４をオン状態にする。同時に、制御信号Ｖｓおよび制御信号Ｖａｍｐをハイレベルにして、第１スイッチ部７０Ａおよびトランジスタ５２をオン状態にする。これにより、撮像画素１００の信号がノードＶｏｕｔ１に出力される。この際、撮像画素１００の電荷蓄積部１０５には、入射光に応じた信号電荷が蓄積されている。そのため、撮像画素１００は、光入射に応じた画素信号を出力する。また、ノード５５の電圧が所定の初期電圧になる。ノードＶｏｕｔ１の電圧は、時刻Ｔ１での電圧状態から変化し、撮像画素１００の画素信号のレベルに応じた電圧に収束する。また、ノードＶｏｕｔ２の電圧は、時刻Ｔ１での電圧状態から、トランジスタ５２をオンにしたときの平衡状態の電圧に収束する。なお、本実施の形態において、信号電荷が正孔であるため、ノードＶｏｕｔ１の電圧は、信号電荷量に応じて上昇するが、信号電荷が電子である場合には、当該電圧は信号電荷量に応じて低下する。
　次に、時刻Ｔ３にて、制御信号Ｖｓおよび制御信号Ｖａｍｐをローレベルにして、第１スイッチ部７０Ａおよびトランジスタ５２をオフ状態にする。これにより、ノード５５がフローティングの状態になる。
　その後、時刻Ｔ４にて、制御信号Ｖｎをハイレベルにして、第２スイッチ部７０Ｂをオン状態にする。これにより、基準画素１１０の信号がノードＶｏｕｔ１に出力される。基準画素１１０には、光入射に応じた信号電荷が電荷蓄積部１１５に蓄積されない。そのため、基準画素１１０は、撮像画素１００のリセット時の出力信号に対応するリセット信号を出力する。また、同一画素行の少なくとも２つの基準画素１１０の選択トランジスタ１０４がオン状態であるため、当該少なくとも２つの基準画素１１０のそれぞれが出力するリセット信号が平均化された信号である基準信号がノードＶｏｕｔ１に出力される。つまり、当該少なくとも２つの基準画素１１０が出力するリセット信号は、合成されて列信号処理部５０に出力される。ノードＶｏｕｔ１の電圧は、撮像画素１００の画素信号のレベルに応じた電圧から変化し、基準信号のレベルに応じた電圧に収束する。それに応じて、フローティング状態のノード５５の電圧が容量素子５１を介して変化するとともに、ノード５５にゲートが接続されたトランジスタ５４の抵抗が変化し、ノードＶｏｕｔ２の電圧が変化する。ここまでの動作により、撮像画素１００と基準画素１１０との出力電圧差に応じた電圧がノード５５およびノードＶｏｕｔ２に出力される。
　次に、時刻Ｔ５にて、制御信号Ｖｎをローレベルにして、第２スイッチ部７０Ｂをオフ状態にすることで、ノード５５およびノードＶｏｕｔ２の電圧が保持され、後段のＡＤＣ回路５６にてＡＤ変換処理が実施される。このようにして、列信号処理部５０は、撮像画素１００が出力する画素信号と、当該撮像画素１００と同じ行に位置する少なくとも２つの基準画素１１０が出力するリセット信号に基づく基準信号との差分を出力する。
　その後、時刻Ｔ６にて、次の水平同期信号ＨＤのパルスが発行され、次の行に選択行が移行する。
　以上のように、本実施の形態では、非破壊読み出しにおいて、撮像画素１００と同一行の基準画素１１０の出力信号に応じた電圧を信号レベルの基準電圧（言い換えると基準信号）として使用する。これにより、基準電圧が、列方向における画素の位置の違いによる影響を低減して、当該行の撮像画素１００のリセット動作後の電圧を模擬することができるため、信号振幅の減少および余計なオフセット成分の付加を低減できる。加えて、基準画素列が複数列設けられているため、少なくとも２つの基準画素１１０が出力するリセット信号に基づいて基準信号が生成される。これにより、基準画素１１０および／または垂直信号線２２の不良の影響を低減できる。具体的には、本実施の形態では、複数の基準画素列のそれぞれに対応する垂直信号線２２を結合し、少なくとも２つの基準画素１１０の出力が平均化されるため、個別の基準画素１１０および／または垂直信号線２２の欠陥の影響を低減できる。
　（実施の形態２）
　次に、実施の形態２に係る撮像装置について説明する。以下の実施の形態２の説明において、実施の形態１との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図８は、実施の形態２に係る撮像装置２０１の全体構成を示すブロック図である。図８に示されるように、本実施の形態に係る撮像装置２０１は、複数の基準画素１１０よりも後段、かつ、列信号処理部５０よりも前段に基準信号生成部８０をさらに備える点で、実施の形態１に係る撮像装置２００と異なる。
　基準信号生成部８０は、垂直信号線２５に接続され、また、出力信号線２３を介して撮像画素部１１の各画素列に対応する第２スイッチ部７０Ｂに接続される。
　垂直信号線２５は、基準画素部１２の基準画素列それぞれに対応して配置されている垂直信号線２２を互いに接続する。基準画素１１０は、垂直信号線２２および垂直信号線２５を介して基準信号生成部８０に接続される。これにより、実施の形態１と同様に、同じ行の少なくとも２つの基準画素１１０のリセット信号は合成されて平均化される。
　基準信号生成部８０は、例えば、バッファ回路またはオフセット回路である。基準画素１１０が出力する信号は、基準信号生成部８０を介して列信号処理部５０へ出力される。以下で基準信号生成部８０の回路構成例を示すが、基準信号生成部８０の回路構成は、以下の例に限らない。
　まず、基準信号生成部８０の第１の回路構成例として、基準信号生成部８０がバッファ回路８０Ａである場合について説明する。図９は、本実施の形態に係る基準信号生成部の第１の回路構成例を示す図である。
　図９に示されるように、バッファ回路８０Ａは、例えば、アンプ８３の出力を反転入力端子にフィードバックするユニティゲインバッファの構成であり得る。バッファ回路８０Ａは、スイッチ８１と、容量素子８２と、アンプ８３とを含む。
　スイッチ８１は、垂直信号線２５に接続され、垂直信号線２５からアンプ８３への信号の入力と遮断とを切り替える。
　容量素子８２の一端は、スイッチ８１およびアンプ８３の非反転入力端子に接続される。容量素子８２の他端は、グランドと接続される。基準画素１１０からアンプ８３の非反転入力端子への信号の入力経路にスイッチ８１と容量素子８２とが設けられていることにより、入力される信号をサンプルホールドできる。
　アンプ８３は、例えば、オペアンプである。アンプ８３の非反転入力端子は、スイッチ８１を介して基準画素部１２からの信号が出力される垂直信号線２５に接続される。アンプ８３の出力は、アンプ８３の反転入力端子にフィードバックされる。また、アンプ８３の出力は、出力信号線２３にも接続される。
　このようなバッファ回路８０Ａにより、入力信号である基準画素部１２の基準画素１１０が出力する信号を低インピーダンスに出力できる。また、バッファ回路８０Ａにより、出力信号線２３へ出力する基準信号の駆動能力（つまり出力電流）を上げられる。そのため、バッファ回路８０Ａの出力先の電圧の収束を早めることができる。
　次に、基準信号生成部８０の第２の回路構成例として、基準信号生成部８０がオフセット回路８０Ｂである場合について説明する。図１０は、本実施の形態に係る基準信号生成部の第２の回路構成例を示す図である。オフセット回路８０Ｂは、入力される信号に正または負の電圧を付加した信号を基準信号として列信号処理部５０に出力する。
　図１０に示されるように、オフセット回路８０Ｂは、抵抗７４、スイッチ７５、電流源７６、電流源７７およびノード７８をさらに備える点で、バッファ回路８０Ａと異なる。
　オフセット回路８０Ｂでは、アンプ８３の出力は、ノード７８を介して抵抗７４を介してグランドと接続され、また、スイッチ７５を介してアンプの反転入力端子に接続される。また、アンプ８３の出力は、出力信号線２３にも接続される。
　抵抗７４の一端は、グランドと接続される。抵抗７４の他端は、ノード７８を介して電流源７６および電流源７７に接続される。
　スイッチ７５は、アンプ８３の出力からアンプ８３の反転入力端子へのフィードバックの入力と遮断とを切り替える。
　電流源７６は、抵抗７４が接続されるノード７８に電流を流し込む。電流源７７は、抵抗７４が接続されるノード７８から電流を引き込む。電流源７６と電流源７７とは、同時に動作しないように制御される。
　次に、オフセット回路８０Ｂの動作について説明する。オフセット回路８０Ｂの動作は、例えば、制御部３０により制御される。
　まず、スイッチ７５をオン状態にすることで、入力される信号である垂直信号線２５の電圧と同じ電圧が出力信号線２３に出力される。このとき、電流源７６と電流源７７とは非動作状態にしておく。
　その後、スイッチ７５をオフ状態にする。この際、電流源７６を動作状態にする場合には、電流源７６によってノード７８に電流が流し込まれ、抵抗７４に新たに電流が流れることで、電流源７６の動作前よりも出力信号線２３の電圧が高くなる。また、この際、電流源７７を動作状態にする場合には、電流源７７によってノード７８から電流が引き込まれ、抵抗７４に流れる電流が減少することで、電流源７７の動作前よりも出力信号線２３の電圧が低くなる。また、この際、電流源７６と電流源７７とを非動作状態のままにする場合には、出力信号線２３の電圧が変化しない。電流源７６および電流源７７それぞれに流れる電流量を適宜設定することで、電圧の変化量を任意に設定できる。
　このように、オフセット回路８０Ｂは、電流源７６および電流源７７を動作状態にするか否か、ならびに、電流源７６および電流源７７に流れる電流量を調整することで、入力される信号に、任意の量の正または負のオフセット電圧を付加して後段の出力信号線２３に出力できる。そのため、基準画素１１０の電圧が撮像画素１００のリセット動作後の電圧に対してズレを持っている場合にも、このようなオフセット電圧を付加することにより基準信号の微調整が可能となる。
　撮像装置２０１の動作は、基準画素１１０からの出力が基準信号生成部８０を介して列信号処理部５０へ出力される以外は、上述の撮像装置２００と同様である。
　（実施の形態３）
　次に、実施の形態３に係る撮像装置について説明する。以下の実施の形態３の説明において、実施の形態１および実施の形態２との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図１１は、実施の形態３に係る撮像装置２０２の全体構成を示すブロック図である。図１１に示されるように、本実施の形態に係る撮像装置２０２は、基準画素１１０に電気的に接続される基準信号選択部９０をさらに備える点で、実施の形態１に係る撮像装置２００と異なる。
　基準信号選択部９０は、基準画素部１２の各基準画素列に対応する垂直信号線２２と第２スイッチ部７０Ｂとに接続される。基準信号選択部９０は、基準画素部１２の各基準画素列に対応する複数の垂直信号線２２それぞれに出力されるリセット信号から少なくとも１つを選択し、基準信号として列信号処理部５０に出力する。基準信号選択部９０は、選択回路の一例である。２つ以上のリセット信号が選択される場合には、当該２つ以上のリセット信号は合成される。
　図１２は、基準信号選択部９０の回路構成例を示す図である。図１２には、基準画素列が４列である場合の例が示されているが、基準画素列の数は４列に限らない。基準信号選択部９０は、例えば、少なくとも１つのスイッチ群で構成され得る。図１２で示される例では、基準信号選択部９０は、スイッチ群９１と、スイッチ群９２とを含む。
　スイッチ群９１に含まれるスイッチは、例えば、各基準画素列に対応して配置される。スイッチ群９１は、隣り合う垂直信号線２２のうちの一方からの信号の入力と遮断とを切り替えるスイッチ９１Ａと、他方からの信号の入力と遮断とを切り替えるスイッチ９１Ｂとで構成される複数のスイッチ対を含む。スイッチ９１Ａおよびスイッチ９１Ｂの出力側は、結合されてスイッチ群９２のいずれかのスイッチと接続される。スイッチ群９１の動作は、制御信号９３により制御される。
　スイッチ群９２は、隣り合うスイッチ群９１のスイッチ対のうち、一方からの信号の入力と遮断とを切り替えるスイッチ９２Ａと、他方からの信号の入力と遮断とを切り替えるスイッチ９２Ｂとを含む。スイッチ９２Ａおよびスイッチ９２Ｂの出力側は、結合されて出力信号線２３に接続される。スイッチ群９２の動作は、制御信号９４により制御される。
　本例では、例えば、制御信号９３により、各スイッチ対のスイッチ９１Ａおよびスイッチ９１Ｂのどちらを導通するのかが選択され、制御信号９４により、スイッチ９２Ａおよびスイッチ９２Ｂのどちらを導通するのかが選択される。例えば、制御信号９３がハイレベルであれば、スイッチ９１Ａが導通され、制御信号９３がローレベルであれば、スイッチ９１Ｂが導通される。同様に制御信号９４がハイレベルであれば、スイッチ９２Ａが導通され、制御信号９４がローレベルであればスイッチ９２Ｂが導通される。制御信号９３および制御信号９４は、例えば、制御部３０から入力される。制御信号９３および制御信号９４のハイレベルおよびローレベルを適切に設定することで、任意の基準画素列の基準画素１１０から出力されるリセット信号を選択できる。
　このように、撮像装置２０２が基準信号選択部９０を備えることで、基準画素部１２内の特定列の基準画素１１０および／または垂直信号線２２に欠陥があった場合も、別の列の基準画素１１０から出力されるリセット信号を基準信号として選択することで、不良の影響を回避することができる。
　なお、本実施の形態と実施の形態２とを組み合わせて、撮像装置２０２が基準信号生成部８０をさらに備える構成であってもよい。この場合、基準信号選択部９０の出力が基準信号生成部８０に入力される。これにより、基準画素１１０の不良の影響を回避するとともに、基準電圧を低インピーダンスに出力でき、出力信号線２３への出力信号の駆動能力を上げられる。
　また、上記の例では、１つの垂直信号線２２に出力されるリセット信号が選択されたが、これに限らない。基準信号選択部９０は、例えば、複数の垂直信号線２２に出力されるリセット信号を選択し、選択された複数のリセット信号が合成されて、基準信号として出力されてもよい。
　また、基準信号選択部９０に含まれるスイッチ群は、１つであってもよく、スイッチ群９１のように、各基準画素列に対応して配置されるスイッチを含むスイッチ群であってもよい。各スイッチは、例えば、それぞれ、制御信号により導通と非導通とを制御される。
　（実施の形態４）
　次に、実施の形態４に係る撮像装置について説明する。以下の実施の形態４の説明において、実施の形態１から実施の形態３との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図１３は、実施の形態４に係る撮像装置２０３の全体構成を示すブロック図である。図１３に示されるように、本実施の形態に係る撮像装置２０３は、撮像画素部１１および基準画素部１２を含む画素アレイ部１０の代わりに、撮像画素部１１および基準画素部１２Ａを含む画素アレイ部１０Ａを備える点で、実施の形態１に係る撮像装置２００と異なる。
　基準画素部１２Ａは、複数の基準画素１１０が行列状に配置された画素部である。基準画素部１２Ａは、例えば、画素アレイ部１０Ａの列方向における端部に配置される。基準画素部１２Ａは、撮像画素部１１の列方向側に位置する。つまり、画素アレイ部１０Ａにおいて、撮像画素部１１と基準画素部１２Ａとは列方向に沿って並んでいる。画素アレイ部１０Ａにおいて、複数の基準画素１１０は、複数の撮像画素１００とは異なる行に配置され、少なくとも２行において行方向に配列している。以降、基準画素部１２Ａにおいて複数の基準画素１１０が行方向に沿って配列された画素行を、「基準画素行」と称する場合がある。つまり、基準画素部１２Ａは、複数の基準画素行を含む。撮像画素部１１における列方向に並ぶ撮像画素１００の数と、基準画素部１２Ａにおける行方向に並ぶ基準画素１１０の数とは同じである。
　また、撮像装置２０３において、同じ列に配置される基準画素部１２Ａの基準画素１１０と撮像画素部１１の撮像画素１００とは同じ垂直信号線２２に接続される。また、同じ列に配置される基準画素１１０と撮像画素１００とは同じ垂直信号線２２を介して同じ電流源２１に接続される。そのため、消費電力を低減できる。また、各垂直信号線２２は、列信号処理部５０に接続される。
　走査線２４は、画素アレイ部１０Ａの同一の画素行の撮像画素１００または基準画素１１０のそれぞれに接続される。基準画素部１２Ａの複数の基準画素行は、例えば、垂直走査部４０からの選択制御信号によって、読み出し動作時にどれか一行が選択される。そのため、同じ垂直信号線２２に接続される少なくとも２つの基準画素１１０が出力するリセット信号のうちの少なくとも１つが、基準信号として列信号処理部５０に出力される。これにより、基準画素部１２Ａ内の特定行の基準画素１１０および／または走査線２４に欠陥があった場合も、別の行の基準画素１１０から出力されるリセット信号を基準信号として選択することで、不良の影響を回避することができる。本実施の形態において、垂直走査部４０と基準画素１１０の選択トランジスタ１０４とで構成される回路は、選択回路の一例である。
　基準画素部１２Ａを使用した非破壊読み出しについて、具体的な動作を図１４に示す回路図と図１５に示すタイミングチャートとを用いて説明する。図１４は、実施の形態４に係る画素から列信号処理部５０までの回路構成の一例を示す図である。図１５は、実施の形態４に係る撮像装置２０３における信号の処理の例を説明するためのタイミングチャートである。
　図１４には、画素回路として、複数の撮像画素１００および複数の基準画素１１０のうちの、画素アレイ部１０Ａの同一の画素列における、撮像画素部１１に含まれる１つの撮像画素１００と、基準画素部１２Ａに含まれる１つの基準画素１１０とが示されている。
　基準画素部１２Ａは複数の基準画素行を含んでいるが、例えば、使用時はそのうちのどれか一行が選択される。どの行が選択されるかは、例えば、事前の故障検査等で決定される。図６と同様に、電流源トランジスタ２０は電流源用のトランジスタであり、電流源２１の具体的な構成を示している。電流源トランジスタ２０は、撮像画素１００および基準画素１１０の両方に接続されているが、撮像画素１００および基準画素１１０それぞれの選択トランジスタ１０４のオンおよびオフの制御により、同一時刻においてはどちらか一方のみに電気的に接続される。以降、区別のため、撮像画素１００の選択トランジスタ１０４を、選択トランジスタ１０４Ａと称する場合があり、基準画素１１０の選択トランジスタ１０４を、選択トランジスタ１０４Ｂと称する場合がある。
　選択トランジスタ１０４Ａのオンおよびオフの制御は、走査線２４に含まれる選択制御信号線に供給される選択制御信号Ｖｓｅｌ＿Ａにより行われる。選択トランジスタ１０４Ｂのオンおよびオフの制御は、走査線２４に含まれる選択制御信号線に供給される選択制御信号Ｖｓｅｌ＿Ｂにより行われる。垂直信号線２２は、容量素子５１の一端と接続される。その他の構成については、前述の図６の構成と同一である。
　次に、本実施の形態に係る撮像装置２０３の具体的な動作を図１５に示すタイミングチャートを用いて説明する。図１５には、非破壊読み出しに関わる信号等のタイミングチャートが示されている。図１５のタイミングチャートでは、図７のタイミングチャートの項目に対して、制御信号Ｖｓ、制御信号Ｖｎ、選択制御信号ＶｓｅｌおよびノードＶｏｕｔ１の代わりに、選択制御信号Ｖｓｅｌ＿Ａ、選択制御信号Ｖｓｅｌ＿Ｂおよび垂直信号線２２の電圧レベルが示されている。図１５のその他の制御信号およびノードの種類および動作は、図７のタイミングチャートと同じであり、以下の説明では重複する動作の説明を省略または簡略化する。
　上述のように、選択制御信号Ｖｓｅｌ＿Ａは、撮像画素１００の選択トランジスタ１０４Ａを制御する制御信号である。また、選択制御信号Ｖｓｅｌ＿Ｂは、基準画素１１０の選択トランジスタ１０４Ｂを制御する制御信号である。本実施の形態では、同一の垂直信号線２２を同一列の撮像画素１００と基準画素１１０とで共有する。そのため、撮像画素１００および基準画素１１０のどちらを垂直信号線２２に接続するかは、選択制御信号Ｖｓｅｌ＿Ａと選択制御信号Ｖｓｅｌ＿Ｂとにより、時分割に制御される。
　また、リセット制御信号Ｖｒｓｔとして、同じタイミングで、撮像画素１００および基準画素１１０それぞれのリセットトランジスタ１０２に対応するリセット制御信号Ｖｒｓｔ＿Ａおよびリセット制御信号Ｖｒｓｔ＿Ｂが供給される。
　図１５のタイミングチャートを用いて図１４に示される回路構成での撮像装置２０３の動作を説明する。
　まず、時刻Ｔ１にて、水平同期信号ＨＤがハイレベルになってから、選択行つまり、図１４に示される撮像画素１００を含む画素行へのアクセスが開始される。
　次に、時刻Ｔ２にて、選択制御信号Ｖｓｅｌ＿Ａをハイレベルにして選択トランジスタ１０４Ａをオン状態にする。同時に制御信号Ｖａｍｐをハイレベルにしてトランジスタ５２をオン状態にする。これにより、撮像画素１００の画素信号が垂直信号線２２に出力される。また、ノード５５の電圧が所定の初期電圧になる。垂直信号線２２の電圧は、時刻Ｔ１での電圧状態から変化し、撮像画素１００の画素信号のレベルに応じた電圧に収束する。また、ノードＶｏｕｔ２の電圧は、時刻Ｔ１での電圧状態から、トランジスタ５２をオンにしたときの平衡状態の電圧に収束する。
　次に、時刻Ｔ３にて、選択制御信号Ｖｓｅｌ＿Ａおよび制御信号Ｖａｍｐをローレベルにして、選択トランジスタ１０４Ａおよびトランジスタ５２をオフ状態にする。
　その後、時刻Ｔ４にて、選択制御信号Ｖｓｅｌ＿Ｂをハイレベルにして、選択トランジスタ１０４Ｂをオン状態にする。これにより、基準画素１１０のリセット信号が基準信号として垂直信号線２２に出力される。垂直信号線２２の電圧は、撮像画素１００の画素信号のレベルに応じた電圧から変化し、基準信号のレベルに応じた電圧に収束する。それに応じて、ノード５５の電圧が容量素子５１を介して変化するとともに、ノードＶｏｕｔ２の電圧が変化する。ここまでの動作により、撮像画素１００と基準画素１１０との出力電圧差に応じた電圧がノード５５およびノードＶｏｕｔ２に出力される。
　次に、時刻Ｔ５にて、選択制御信号Ｖｓｅｌ＿Ｂをローレベルにして、選択トランジスタ１０４Ｂをオフ状態にすることで、ノード５５およびノードＶｏｕｔ２の電圧が保持され、後段のＡＤＣ回路５６にてＡＤ変換処理が実施される。このようにして、列信号処理部５０は、撮像画素１００が出力する画素信号と、当該撮像画素１００と同じ列に位置する少なくとも２つの基準画素１１０が出力するリセット信号から選択された信号である基準信号との差分を出力する。
　その後、時刻Ｔ６にて、次の水平同期信号ＨＤのパルスが発行され、次の行に選択行が移行する。
　以上のように、本実施の形態では、非破壊読み出しにおいて、撮像画素１００と同一列の基準画素１１０の出力信号に応じた電圧を信号レベルの基準電圧（言い換えると基準信号）として使用する。これにより、上記基準電圧が、行方向における画素の位置の違いによる影響を低減して、当該列の撮像画素１００のリセット動作後の電圧を模擬することができるため、信号振幅の減少および余計なオフセット成分の付加を低減できる。加えて、基準画素行が複数行設けられているため、少なくとも２つの基準画素１１０が出力するリセット信号に基づいて基準信号が生成される。これにより、基準画素１１０の不良の影響を低減するようにしている。
　なお、上記の例では、撮像画素１００と同じ列に位置する少なくとも２つの基準画素１１０のうち、１つの基準画素１１０が出力するリセット信号が基準信号として選択されたが、これに限らない。垂直走査部４０が異なる行の２つ以上の基準画素１１０に対して同じ選択制御信号Ｖｓｅｌ＿Ｂを供給することで、当該２つ以上の基準画素１１０が出力するリセット信号は合成されて、基準信号として垂直信号線２２に出力されてもよい。これにより、個別の基準画素１１０の欠陥の影響を低減できる。
　（実施の形態５）
　次に、実施の形態５に係る撮像装置について説明する。以下の実施の形態５の説明において、実施の形態１から実施の形態４との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図１６は、実施の形態５に係る撮像装置２０４の全体構成を示すブロック図である。図１６に示されるように、本実施の形態に係る撮像装置２０４は、基準画素部１２Ａの基準画素１１０が、撮像画素部１１の撮像画素１００に接続される垂直信号線２２とは異なる垂直信号線２２Ａに接続される点、ならびに、第１スイッチ部７０Ａおよび第２スイッチ部７０Ｂをさらに備える点で、実施の形態４に係る撮像装置２０３と異なる。
　垂直信号線２２は、画素アレイ部１０Ａにおける同一列に配置される画素のうち、撮像画素１００にのみ接続される。また、垂直信号線２２は、電流源２１および第１スイッチ部７０Ａと接続される。
　垂直信号線２２Ａは、画素アレイ部１０Ａにおける同一列に配置される画素のうち、基準画素１１０にのみ接続される。また、垂直信号線２２Ａは、電流源２１および第２スイッチ部７０Ｂと接続される。
　垂直信号線２２および垂直信号線２２Ａは、それぞれ、画素アレイ部１０Ａの各画素列に対応して設けられている。撮像装置２０４においては、画素アレイ部１０Ａの１つの画素列に対して、２つの電流源２１が配置される。
　本実施の形態に係る撮像装置２０４では、例えば、選択トランジスタ１０４Ａおよび選択トランジスタ１０４Ｂには、図７に示される選択制御信号Ｖｓｅｌと同じタイミングで選択制御信号Ｖｓｅｌ＿Ａおよび選択制御信号Ｖｓｅｌ＿Ｂが供給される。撮像画素１００からの出力信号と基準画素１１０からの出力信号とが、列信号処理部５０に入力されるタイミングは、実施の形態１と同様に、第１スイッチ部７０Ａおよび第２スイッチ部７０Ｂによって制御される。本実施の形態に係る撮像装置２０４の具体的な動作は、例えば、図７に示されるタイミングチャートと同じである。
　本実施の形態では、撮像画素１００と基準画素１１０とで別の垂直信号線に接続されるため、撮像画素１００と基準画素１１０とで同時に選択トランジスタ１０４をオン状態にすることができる。そのため、撮像装置２０４は、基準画素１１０の選択トランジスタ１０４Ａをオン状態にしてから垂直信号線２２Ａが収束するまでの時間を待つ必要がなく、実施の形態４に係る撮像装置２０３に対して、非破壊読み出しの高速化が可能である。
　（実施の形態６）
　次に、実施の形態６に係る撮像装置について説明する。以下の実施の形態６の説明において、実施の形態１から実施の形態５との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図１７は、実施の形態６に係る撮像装置２０５の全体構成構造を示すブロック図である。図１７に示されるように、本実施の形態に係る撮像装置２０５は、基準信号生成部８０Ｃをさらに備える点で、実施の形態５に係る撮像装置２０４と異なる。
　基準信号生成部８０Ｃは、基準画素部１２Ａの基準画素１１０に接続される垂直信号線２２Ａに接続される。また、基準信号生成部８０Ｃは、出力信号線２３を介して第２スイッチ部７０Ｂに接続される。
　基準信号生成部８０Ｃの構成は、例えば、図９に示されるバッファ回路８０Ａまたは図１０に示されるオフセット回路８０Ｂと同様の構成である。基準信号生成部８０Ｃでは、図９および図１０に示されている垂直信号線２５の代わりに、垂直信号線２２Ａがスイッチ８１に接続される。基準信号生成部８０Ｃは、例えば、複数のバッファ回路８０Ａまたは複数のオフセット回路８０Ｂを含む。バッファ回路８０Ａまたはオフセット回路８０Ｂは、垂直信号線２５に対応して配置される。つまり、各垂直信号線２５に対して、１つのバッファ回路８０Ａまたはオフセット回路８０Ｂが接続される。基準信号生成部８０Ｃの動作は、実施の形態２での説明と同様の動作のため、説明は省略する。
　また、撮像装置２０５の動作は、基準画素１１０からの出力が基準信号生成部８０Ｃを介して列信号処理部５０へ出力される以外は、上述の撮像装置２０４と同様である。
　（実施の形態７）
　次に、実施の形態７に係る撮像装置について説明する。以下の実施の形態７の説明において、実施の形態１から実施の形態６との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図１８は、実施の形態７に係る撮像装置２０６の全体構成を示すブロック図である。図１８に示されるように、本実施の形態に係る撮像装置２０６は、撮像画素部１１および基準画素部１２を含む画素アレイ部１０の代わりに、撮像画素部１１、基準画素部１２、基準画素部１２Ａおよび基準画素部１２Ｂを含む画素アレイ部１０Ｂを備える点で、実施の形態１に係る撮像装置２００と異なる。また、本実施の形態に係る撮像装置２０６は、基準信号生成部１８０および容量素子１９０をさらに備える点でも実施の形態１に係る撮像装置２００と異なる。本実施の形態に係る撮像装置２０６は、垂直方向の画素位置の違いによるリセット動作後の電圧の差異、および、水平方向の画素位置の違いによるリセット動作後の電圧の差異の両方の影響の抑制を目的とした構成である。
　具体的には、撮像画素部１１の水平方向に位置する基準画素部１２の出力信号と、撮像画素部１１の対角方向に位置する基準画素部１２Ｂの出力信号との差異を検出することで、垂直方向の画素位置の違いによるリセット動作後の電圧の差異とする。この差異を撮像画素部１１の垂直方向に位置する基準画素部１２Ａの出力信号に加えることで、垂直方向および水平方向の両方の画素位置の違いによるリセット動作後の電圧の差異の影響の抑制を行うことができる。
　基準画素部１２Ｂは、複数の基準画素１１０が行列状に配置された画素部である。基準画素部１２Ｂは、例えば、画素アレイ部１０Ｂの角部に配置される。基準画素部１２Ｂは、撮像画素部１１の対角方向側に位置する。つまり、画素アレイ部１０Ｂにおいて、撮像画素部１１と基準画素部１２Ｂとは対角方向に沿って並んでいる。
　以下では、区別のため、基準画素部１２に含まれる基準画素１１０を「基準画素１１０Ａ」と称し、基準画素部１２Ａに含まれる基準画素１１０を「基準画素１１０Ｂ」と称し、基準画素部１２Ｂに含まれる基準画素１１０を「基準画素１１０Ｃ」と称する場合がある。本実施の形態において、基準画素１１０Ａは第２画素の一例であり、基準画素１１０Ｂは第３画素の一例であり、基準画素１１０Ｃは第４画素の一例である。また、以下では、基準画素１１０Ａが出力するリセット信号を「第１リセット信号」と称し、基準画素１１０Ｂが出力するリセット信号を「第２リセット信号」と称し、基準画素１１０Ｃが出力するリセット信号を「第３リセット信号」と称する場合がある。
　画素アレイ部１０Ｂにおいて、複数の基準画素１１０Ｃは、基準画素部１２における基準画素列と同じ列、および、基準画素部１２Ａにおける基準画素行と同じ行に位置するように、行列状に配置される。つまり、複数の基準画素１１０Ｃのそれぞれは、複数の基準画素１１０Ａのいずれかと同じ列、かつ、複数の基準画素１１０Ｂのいずれかと同じ行に位置する。基準画素１１０Ａに接続される各基準画素列に対応する垂直信号線２２には、各基準画素列と同じ列に位置する基準画素１１０Ｃも接続される。また、基準画素１１０Ｂに接続される各基準画素行に対応する走査線２４には、各基準画素行と同じ行に位置する基準画素１１０Ｃも接続される。
　基準信号生成部１８０は、垂直信号線２５および出力信号線２３に接続される。基準画素１１０Ａおよび基準画素１１０Ｃが出力する信号は、基準信号生成部１８０を介して列信号処理部５０へ出力される。
　出力信号線２３は、基準信号生成部１８０からの出力として、撮像画素部１１の水平方向に位置する基準画素部１２の基準画素１１０Ａの出力と撮像画素部１１の対角方向に位置する基準画素部１２Ｂの基準画素１１０Ｃの出力との差異を出力する。
　容量素子１９０は、撮像画素部１１の各画素列の垂直信号線２２に対応して配置されている。容量素子１９０の一端は、出力信号線２３に接続される。容量素子１９０の他端は、列信号処理部５０に接続される。
　ここで、基準信号生成部１８０の回路構成例として、基準信号生成部１８０が差分出力回路１８０Ａである場合について説明する。図１９は、本実施の形態に係る基準信号生成部の回路構成例を示す図である。差分出力回路１８０Ａは、例えば、基準画素１１０Ａが出力するリセット信号と、基準画素１１０Ｃが出力するリセット信号との差分を出力する。
　図１９に示されるように、差分出力回路１８０Ａは、スイッチ８１および容量素子８２の代わりに、容量素子８４およびスイッチ８５を含む点で、図９に示されるバッファ回路８０Ａと異なる。
　容量素子８４は、基準画素１１０Ａおよび基準画素１１０Ｃからの信号が出力される垂直信号線２５とアンプ８３との接続経路上に位置する。容量素子８４の一端は、垂直信号線２５に接続される。容量素子８４の他端は、アンプ８３の非反転入力端子およびスイッチ８５に接続される。スイッチ８５は、アンプ８３と容量素子８４との間のノード８６への電源電圧ＶＩの入力と遮断とを切り替える。電源電圧ＶＩは、ノード８６の初期化用の電圧であり、スイッチ８５がオン状態の時にノード８６の電圧を電源電圧ＶＩにする。スイッチ８５のオンおよびオフは、制御部３０からの制御信号Ｖｉｎｉｔにより制御される。例えば、制御信号Ｖｉｎｉｔがハイレベルであるときにはスイッチ８５がオン状態になり、制御信号Ｖｉｎｉｔがローレベルであるときにはスイッチ８５がオフ状態になる。
　本実施の形態に係る撮像装置２０６における非破壊読み出しについて、の具体的な動作を図１９および図２０に示す回路図と図２１に示すタイミングチャートとを用いて説明する。図２０は、実施の形態７に係る画素から列信号処理部５０までの回路構成の一例を示す図である。図２１は、実施の形態７に係る撮像装置２０６における信号の処理の例を説明するためのタイミングチャートである。
　図２０では、容量素子１９０よりも前段の基準信号生成部１８０等の回路の図示は省略されている。図２０に示される回路図は、ノード５５に容量素子１９０の他端が接続される以外は、図１４に示される回路図と同じである。
　図２１のタイミングチャートでは、図１５のタイミングチャートの項目に対して、制御信号Ｖｉｎｉｔおよび出力信号線２３の電圧レベルが追加で示されている。図２１のその他の制御信号およびノードの種類および動作は、図１５のタイミングチャートと同じであり、以下の説明では重複する動作の説明を省略または簡略化する。
　図２１のタイミングチャートを用いて、図１９および図２０に示される回路構成での撮像装置２０６の動作を説明する。図２１には、非破壊読み出しに関わる信号等のタイミングチャートが示されている。
　以下で説明する動作では、画素アレイ部１０Ｂにおける同一の行に位置する撮像画素１００と基準画素１１０Ａとには、同じ選択制御信号Ｖｓｅｌ＿Ａが供給される。また、画素アレイ部１０Ｂにおける同一の行に位置する基準画素１１０Ｂと基準画素１１０Ｃとには、同じ選択制御信号Ｖｓｅｌ＿Ｂが供給される。
　まず、時刻Ｔ１にて、水平同期信号ＨＤがハイレベルになってから、選択行つまり、図２０に示される撮像画素１００を含む画素行へのアクセスが開始される。
　次に、時刻Ｔ２にて、選択制御信号Ｖｓｅｌ＿Ａをハイレベルにして選択トランジスタ１０４Ａをオン状態にする。同時に制御信号Ｖａｍｐをハイレベルにしてトランジスタ５２をオン状態にする。これにより、撮像画素１００の画素信号が垂直信号線２２に出力される。また、ノード５５の電圧が所定の初期電圧になる。垂直信号線２２の電圧は、時刻Ｔ１での電圧状態から変化し、撮像画素１００の画素信号のレベルに応じた電圧に収束する。また、ノードＶｏｕｔ２の電圧は、時刻Ｔ１での電圧状態から、トランジスタ５２をオンにしたときの平衡状態の電圧に収束する。
　加えて、選択制御信号Ｖｓｅｌ＿Ａをハイレベルにした際に、撮像画素１００と同じ行に位置する基準画素１１０Ａの選択トランジスタ１０４も同時にオン状態となっている。また、時刻Ｔ２にて、制御信号Ｖｉｎｉｔもハイレベルにして、スイッチ８５をオン状態にする。これにより、基準画素１１０Ａの第１リセット信号が垂直信号線２５に出力されるとともに、ノード８６の電圧が電源電圧ＶＩにリセットされる。
　アンプ８３は、出力を反転入力端子にフィードバックするユニティゲインバッファの構成であるため、時刻Ｔ２では、ノード８６の電圧と同じ電圧が出力信号線２３に出力される。
　次に、時刻Ｔ３にて、選択制御信号Ｖｓｅｌ＿Ａ、制御信号Ｖａｍｐおよび制御信号Ｖｉｎｉｔをローレベルにして、選択トランジスタ１０４Ａ、トランジスタ５２およびスイッチ８５をオフ状態にする。
　その後、時刻Ｔ４にて、選択制御信号Ｖｓｅｌ＿Ｂをハイレベルにして、選択トランジスタ１０４Ｂをオン状態にする。これにより、基準画素１１０Ｂの第２リセット信号が垂直信号線２２に出力される。垂直信号線２２の電圧は、撮像画素１００の画素信号のレベルに応じた電圧から変化し、基準画素１１０Ｂの第２リセット信号のレベルに応じた電圧に収束する。それに応じて、ノード５５の電圧が容量素子５１を介して変化するとともに、ノードＶｏｕｔ２の電圧が変化する。
　加えて、選択制御信号Ｖｓｅｌ＿Ｂをハイレベルにした際に、基準画素１１０Ｂと同じ行に位置する基準画素１１０Ｃの選択トランジスタ１０４も同時にオン状態となっている。これにより、基準画素１１０Ｃの第３リセット信号が垂直信号線２５に出力される。
　時刻Ｔ４では、スイッチ８５がオフ状態のため、ノード８６はフローティング状態である。そのため、垂直信号線２５の電圧が変化すると、その変化分が容量素子８４を介してノード８６に伝わる。アンプ８３は、出力を反転入力端子にフィードバックするユニティゲインバッファの構成であるため、ノード８６の電圧と同じ電圧が出力信号線２３に出力される。
　選択制御信号Ｖｓｅｌ＿Ａがオン状態の時刻Ｔ２から時刻Ｔ３では、垂直信号線２５の電圧は、撮像画素１００と同じ行に位置する基準画素１１０Ａの出力電圧である。また、選択制御信号Ｖｓｅｌ＿Ｂがオン状態の時刻Ｔ４から時刻Ｔ５では、垂直信号線２５の電圧は、基準画素１１０Ｂと同じ行に位置する基準画素１１０Ｃの出力電圧、すなわち画素の垂直方向における端部の画素の出力である。そのため、その信号電圧の差分が垂直方向の画素位置の違いによるリセット動作後の電圧の差異となる。この出力信号線２３の電圧差分が容量素子１９０を介してノード５５に伝わることで、垂直方向の画素位置の違いによるリセット電圧の差異がノード５５に伝わる。つまり、この電圧差分に応じて、ノード５５の電圧が容量素子１９０を介して変化するとともに、ノードＶｏｕｔ２の電圧が変化する。これにより、垂直方向の画素位置の違いによるリセット動作後の電圧の差異の影響がノード５５およびノードＶｏｕｔ２から除去される。ここまでの動作により、撮像画素１００と基準画素１１０Ｂとの出力電圧差に応じた電圧に、基準画素１１０Ａと基準画素１１０Ｃとの出力電圧差に応じた電圧を加えた電圧が、ノード５５およびノードＶｏｕｔ２に出力される。
　次に、時刻Ｔ５にて、選択制御信号Ｖｓｅｌ＿Ｂをローレベルにして、選択トランジスタ１０４Ｂをオフ状態することで、ノード５５およびノードＶｏｕｔ２の電圧が保持され、後段のＡＤＣ回路５６にてＡＤ変換処理が実施される。このようにして、列信号処理部５０は、撮像画素１００が出力する画素信号と、基準信号との差分を出力する。本動作においては、基準信号は、当該撮像画素１００と同じ行に位置する基準画素１１０Ａが出力する第１リセット信号、当該撮像画素１００と同じ行に位置する基準画素１１０Ｂが出力する第２リセット信号、および、当該基準画素１１０Ａと同じ行、かつ、当該基準画素１１０Ｂと同じ列に位置する基準画素１１０Ｃが出力する第３リセット信号に基づく信号である。より具体的には、基準信号は、例えば、第１リセット信号に応じた電圧と第３リセット信号に応じた電圧との差分を、第２リセット信号に応じた電圧に付加した信号である。
　その後、時刻Ｔ６にて、次の水平同期信号ＨＤのパルスが発行され、次の行に選択行が移行する。
　以上のように、本実施の形態では、非破壊読み出しにおいて、撮像画素１００と同一列の基準画素１１０Ｂの出力信号に応じた電圧を信号レベルの基準電圧として使用する。さらに、撮像画素１００と同一行の基準画素１１０Ａと、基準画素１１０Ｂと同一行の基準画素１１０Ｃとの出力信号の差異による影響を、垂直方向の画素位置の違いによるリセット動作後の電圧の差異による影響として、上記基準電圧から除去する。これにより、上記基準電圧が、垂直方向および水平方向の画素位置の違いを考慮して当該撮像画素１００のリセット動作後の電圧を模擬することができるため、信号振幅の減少および余計なオフセット成分の付加を低減できる。加えて、基準画素１１０Ａおよび基準画素１１０Ｂを設けることで、ならびに、基準画素１１０Ａを複数列設けること、および、基準画素１１０Ｂを複数行設けることで、基準画素１１０Ａおよび／または基準画素１１０Ｂの不良の影響を低減するようにしている。
　（実施の形態８）
　次に、実施の形態８に係る撮像装置について説明する。以下の実施の形態８の説明において、実施の形態１から実施の形態７との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図２２は、実施の形態８に係る撮像装置２０７の全体構成構造を示すブロック図である。図２２に示されるように、本実施の形態に係る撮像装置２０７は、基準画素部１２Ａの基準画素１１０Ｂが、撮像画素部１１の撮像画素１００に接続される垂直信号線２２とは異なる垂直信号線２２Ａに接続される点、ならびに、第１スイッチ部７０Ａおよび第２スイッチ部７０Ｂをさらに備える点で、実施の形態７に係る撮像装置２０６と異なる。撮像画素部１１、基準画素部１２Ａ、垂直信号線２２、垂直信号線２２Ａ、第１スイッチ部７０Ａおよび第２スイッチ部７０Ｂの接続構成は、実施の形態５に係る撮像装置２０４と同様である。このような構成により、撮像装置２０７では、実施の形態５および実施の形態７の両方の効果を得ることができる。つまり、撮像装置２０７は、非破壊読み出しの高速化が可能であり、かつ、基準電圧が、垂直方向および水平方向の画素位置の違いを考慮して撮像画素１００のリセット動作後の電圧を模擬することができるため、信号振幅の減少および余計なオフセット成分の付加を低減できる。
　（その他の実施の形態）
　以上、本開示に係る撮像装置について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。
　例えば、上記実施の形態では、基準画素部は、画素アレイ部の行方向の一方の端部、具体的には左端部、または、画素アレイ部の列方向の一方の端部、具体的には下端部に設けられていたが、基準画素部の配置はこれに限らない。
　図２３Ａおよび図２３Ｂは、基準画素部を撮像画素部の水平方向に配置する場合の例を示すレイアウト図である。図２３Ａおよび図２３Ｂにおいて、遮光層が設けられている領域には網点の模様が付されている。例えば、図２３Ａおよび図２３Ｂに示されるように、基準画素部１２は、撮像画素部１１の左右両方、つまり、水平方向の両側に配置されてもよい。撮像画素部１１は、「有効画素領域」とも称される。また、基準画素部１２は、「基準画素領域」とも称される。
　また、画素アレイ部１０は、複数のＯＢ画素を含む水平ＯＢ画素部１３を含んでいてもよい。水平ＯＢ画素部１３は、「水平ＯＢ領域」とも称される。ＯＢ画素は、例えば、黒色用の基準として利用される。図２３Ａに示されるように、基準画素部１２は、水平ＯＢ画素部１３と撮像画素部１１との間に配置されていてもよい。この場合、例えば、基準画素部１２には、遮光層が設けられず、基準画素１１０は、光電変換素子１０１を含まない構成となる。また、図２３Ｂに示されるように、基準画素部１２は、水平ＯＢ画素部１３を挟んで撮像画素部１１と水平方向に並ぶように、水平ＯＢ画素部１３よりもさらに外側の領域に配置されてもよい。この場合、例えば、基準画素部１２には、遮光層が設けられ、基準画素１１０が遮光層および光電変換素子１０１を含む構成となる。
　また、図２４Ａおよび図２４Ｂは、基準画素部を撮像画素部の垂直方向に配置する場合の例を示すレイアウト図である。図２４Ａおよび図２４Ｂにおいて、遮光層が設けられている領域には網点の模様が付されている。図２４Ａおよび図２４Ｂに示されるように、基準画素部１２Ａは、例えば、撮像画素部１１の上下両方、つまり、垂直方向の両側に配置されてもよい。
　また、画素アレイ部１０Ａは、複数のＯＢ画素を含む垂直ＯＢ画素部１３Ａを含んでいてもよい。垂直ＯＢ画素部１３Ａは、「垂直ＯＢ領域」とも称される。図２４Ａに示されるように、基準画素部１２Ａは、垂直ＯＢ画素部１３Ａと撮像画素部１１との間に配置されていてもよい。この場合、例えば、基準画素部１２Ａには、遮光層が設けられず、基準画素１１０は、光電変換素子１０１を含まない構成となる。また、図２４Ｂに示されるように、基準画素部１２は、垂直ＯＢ画素部１３Ａを挟んで撮像画素部１１と垂直方向に並ぶように、垂直ＯＢ画素部１３Ａよりもさらに外側に配置されてもよい。この場合、例えば、基準画素部１２Ａには、遮光層が設けられ、基準画素１１０が遮光層および光電変換素子１０１を含む構成となる。
　このように、有効画素領域の水平方向または垂直方向の両側に基準画素領域が設けられることで、画素信号の精度が低下するために有効画素領域としては利用しにくい画素アレイ部の両端部を有効に利用できる。
　なお、図２３Ａおよび図２４Ａに示される例において、基準画素部１２および基準画素部１２Ａに遮光層が設けられ、基準画素１１０が遮光層および光電変換素子１０１を含む構成であってもよい。
　また、図２３Ａおよび図２３Ｂに示される例において、撮像画素部１１の水平方向の両側のうちの一方側にのみ基準画素部１２および水平ＯＢ画素部１３が配置されてもよい。同様に、図２４Ａおよび図２４Ｂに示される例において、撮像画素部１１の垂直方向の両側のうちの一方側にのみ基準画素部１２Ａおよび垂直ＯＢ画素部１３Ａが配置されてもよい。
　また、例えば、上記実施の形態では、先に画素信号が出力され、その後、リセット信号に基づく基準信号が出力されることで、差分信号が出力されたが、これに限らない。先にリセット信号に基づく基準信号が出力され、その後、画素信号が出力されることで差分信号が出力されてもよい。例えば、図７を用いて説明した動作において、制御信号Ｖｓおよび制御信号Ｖｎがハイレベルになる期間は入れ替わってもよい。また、図１５および図２１を用いて説明した動作において、選択制御信号Ｖｓｅｌ＿Ａおよび選択制御信号Ｖｓｅｌ＿Ｂがハイレベルになる期間は入れ替わってもよい。
　また、例えば、上記実施の形態では、基準画素部１２は、少なくとも２列の基準画素列を含んでいたが、これに限らない。また、基準画素部１２Ａは、少なくとも２行の基準画素行を含んでいたが、これに限らない。基準画素部１２が含む基準画素列の数は、１列であってもよい。また、基準画素部１２Ａが含む基準画素行の数は、１行であってもよい。また、基準画素部１２Ｂが含む基準画素１１０Ｃの数は、１つであってもよい。
　また、例えば、上記実施の形態７および実施の形態８では、画素アレイ部１０Ｂは、基準画素部１２Ｂを含んでいたが、これに限らない。画素アレイ部１０Ｂは、基準画素部１２Ｂを含んでいなくてもよい。この場合、列信号処理部５０は、撮像画素１００が出力する画素信号と、当該撮像画素１００と同じ行に位置する基準画素１１０Ａが出力する第１リセット信号、および、当該撮像画素１００と同じ列に位置する基準画素１１０Ｂが出力する第２リセット信号に基づく基準信号との差分を出力する。基準信号は、例えば、第１リセット信号と第２リセット信号とが合成された信号、または、第１リセット信号および第２リセット信号から選択された１つの信号である。これにより、画素位置の影響を軽減した基準信号が生成されるとともに、基準画素１１０Ａまたは基準画素１１０Ｂに欠陥がある場合でも、基準信号への欠陥の影響を低減できる。
　その他、本開示の趣旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本開示の範囲内に含まれる。また、本開示の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
　本開示に係る撮像装置は、種々の撮像装置として有用である。またデジタルカメラ、デジタルビデオカメラ、カメラ付携帯電話、電子内視鏡などの医療用カメラ、車載カメラ、ロボット用カメラ等の用途にも応用できる。
１０、１０Ａ、１０Ｂ　　画素アレイ部
１１　　撮像画素部
１２、１２Ａ、１２Ｂ　　基準画素部
１３　　水平ＯＢ画素部
１３Ａ　　垂直ＯＢ画素部
２０　　電流源トランジスタ
２１、７６、７７　　電流源
２２、２２Ａ、２５　　垂直信号線
２３　　出力信号線
２４　　走査線
３０　　制御部
４０　　垂直走査部
５０　　列信号処理部
５１、８２、８４、１９０　　容量素子
５２、５３、５４　　トランジスタ
５５、７８、８６、Ｖｏｕｔ１、Ｖｏｕｔ２　　ノード
５６　　ＡＤＣ回路
６０　　水平走査部
７０Ａ　　第１スイッチ部
７０Ｂ　　第２スイッチ部
７４　　抵抗
７５、８１、９１Ａ、９１Ｂ、９２Ａ、９２Ｂ、８５　　スイッチ
８０、８０Ｃ、１８０　　基準信号生成部
８０Ａ　　バッファ回路
８０Ｂ　　オフセット回路
９０　　基準信号選択部
９１、９２　　スイッチ群
１００　　撮像画素
１０１　　光電変換素子
１０２　　リセットトランジスタ
１０３　　増幅トランジスタ
１０４、１０４Ａ、１０４Ｂ　　選択トランジスタ
１０５、１１５　　電荷蓄積部
１１０、１１０Ａ、１１０Ｂ、１１０Ｃ　　基準画素
１８０Ａ　　差分出力回路
２００、２０１、２０２、２０３、２０４、２０５、２０６、２０７　　撮像装置

Claims (10)

  1. 　行列状に配置された複数の画素と、
    　信号処理回路と、
    　を備え、
    　前記複数の画素は、
    　　入射光に応じた画素信号を出力する複数の第１画素と、
    　　少なくとも２列において列方向に配列し、前記複数の第１画素のそれぞれのリセット時の出力信号に対応するリセット信号を出力する、前記複数の第１画素と異なる列に配置される複数の第２画素と、
    　を含み、
    　前記信号処理回路は、前記複数の第１画素のうちの１つの第１画素が出力する前記画素信号と、前記複数の第２画素のうちの前記１つの第１画素と同じ行に位置する少なくとも２つの第２画素が出力する前記リセット信号に基づく基準信号との差分を出力する、
    　撮像装置。
  2. 　前記少なくとも２つの第２画素が出力する前記リセット信号は合成されて前記信号処理回路に出力される、
    　請求項１に記載の撮像装置。
  3. 　それぞれが前記少なくとも２列の各列に対応する少なくとも２つの信号線をさらに備え、
    　前記少なくとも２つの第２画素は、前記少なくとも２つの信号線のうちの対応する信号線に前記リセット信号を出力し、
    　前記複数の信号線は、互いに接続されている、
    　請求項１または２に記載の撮像装置。
  4. 　前記少なくとも２つの第２画素に電気的に接続される選択回路をさらに備え、
    　前記選択回路は、前記少なくとも２つの第２画素が出力する前記リセット信号のうちの少なくとも１つを選択して前記信号処理回路に出力する、
    　請求項１に記載の撮像装置。
  5. 　前記少なくとも２つの第２画素よりも後段、かつ、前記信号処理回路よりも前段に設けられたバッファ回路をさらに備える、
    　請求項１から４のいずれか１項に記載の撮像装置。
  6. 　前記少なくとも２つの第２画素よりも後段、かつ、前記信号処理回路よりも前段に設けられたオフセット回路をさらに備え、
    　前記オフセット回路は、入力される信号に正または負の電圧を付加した信号を前記基準信号として前記信号処理回路に出力する、
    　請求項１から４のいずれか１項に記載の撮像装置。
  7. 　前記複数の画素のそれぞれは、光を信号電荷に変換する光電変換部を含み、
    　前記第２画素のそれぞれは、前記光電変換部への光の入射を遮断する遮光部を含む、
    　請求項１から６のいずれか１項に記載の撮像装置。
  8. 　前記第１画素のそれぞれは、光を信号電荷に変換する光電変換部を含み、
    　前記第２画素のそれぞれは、光を信号電荷に変換する光電変換部を含まない、
    　請求項１から６のいずれか１項に記載の撮像装置。
  9. 　行列状に配置された複数の画素と、
    　信号処理回路と、
    　を備え、
    　前記複数の画素は、
    　　入射光に応じた画素信号を出力する複数の第１画素と、
    　　少なくとも１列において列方向に配列し、前記複数の第１画素のそれぞれのリセット時の出力信号に対応する第１リセット信号を出力する、前記複数の第１画素と異なる列に配置される複数の第２画素と、
    　　少なくとも１行において行方向に配列し、前記複数の第１画素のそれぞれのリセット時の出力信号に対応する第２リセット信号を出力する、前記複数の第１画素と異なる行に配置される複数の第３画素と、
    　を含み、
    　前記信号処理回路は、前記複数の第１画素のうちの１つの第１画素が出力する前記画素信号と、前記複数の第２画素のうちの前記１つの第１画素と同じ行に位置する少なくとも１つの第２画素が出力する前記第１リセット信号、および、前記複数の第３画素のうちの前記１つの第１画素と同じ列に位置する少なくとも１つの前記第３画素が出力する前記第２リセット信号に基づく基準信号との差分を出力する、
    　撮像装置。
  10. 　前記複数の画素は、前記少なくとも１つの第２画素と同じ列、かつ、前記少なくとも１つの第３画素と同じ行に位置し、前記複数の第１画素のそれぞれのリセット時の出力信号に対応する第３リセット信号を出力する少なくとも１つの第４画素をさらに含み、
    　前記信号処理回路は、前記１つの第１画素が出力する前記画素信号と、前記少なくとも１つの第２画素が出力する前記第１リセット信号、前記少なくとも１つの前記第３画素が出力する前記第２リセット信号、および、前記少なくとも１つの第４画素が出力する前記第３リセット信号に基づく基準信号との差分を出力する、
    　請求項９に記載の撮像装置。
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