WO2023037748A1 - 基板 - Google Patents
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- C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
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- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
Definitions
- the present disclosure relates to substrates.
- a Ni/Cu/Sn layer may be formed on the surface of the electrode on the substrate from the viewpoint of improving solderability, electrical reliability, corrosion resistance, and the like.
- a Ni-containing layer is formed on the surface of a copper or copper alloy member, a Cu-containing layer is formed on the Ni-containing layer, and a Sn-containing layer is formed on the Cu-containing layer.
- Cu/Sn thickness ratio the ratio of the thickness of the Cu-containing layer to the thickness of the Sn-containing layer
- Ni plating is formed on the pad of the substrate, Cu plating is formed thereon, the first air oxide film on the Cu plating is removed, and the Cu plating is replaced with Sn.
- a temporary replacement Sn plating is formed, the temporary replacement Sn plating is peeled off, the second air oxide film formed on the Cu plating with a uniform thickness is removed, the Cu plating is replaced with Sn again, and a good Forming displacement Sn plating with planarity is described.
- JP 2004-300524 A Japanese Patent Application Laid-Open No. 2003-282616
- Electrodes having configurations as described in Patent Documents 1 and 2 may not have sufficient impact resistance when dropped or the like.
- An object of the present disclosure is to provide a substrate in which electrode portions have high impact resistance when dropped or the like.
- the void has a diameter of 1.0 ⁇ m or less.
- the presence of voids in the plating layer improves impact resistance.
- FIG. 1 is a schematic cross-sectional view of an electrode portion of a substrate 1 of the present disclosure.
- FIG. 2 is a SEM image of a cross section of the Cu plating/Sn plating interface in Example 2.
- FIG. 3 is a SEM image of a cross section of the Cu plating/Sn plating interface in Example 3.
- the substrate 1 of the present disclosure has an electrode 3 and a plated layer 5 formed on the electrode 3 on a base material 2 .
- the electrode 3 is molded with a resin layer 4 so that only the top surface is exposed, and a plating layer 5 is positioned on the exposed portion of the electrode 3 .
- the plating layer includes Ni layer 6/Cu layer 7/Sn layer 8 in order from the electrode 3 side.
- An intermetallic compound layer of Cu and Sn exists at the interface between the Cu layer 7 and the Sn layer 8, and the intermetallic compound layer contains voids.
- the substrate 1 of the present disclosure is typically a printed circuit board.
- the base material 2 is not particularly limited, but may be, for example, a glass epoxy base material, a ceramic base material, or a resin base material.
- the substrate may be a glass epoxy substrate.
- the metal forming electrode 3 is Cu.
- the plating layer 5 is formed on the electrode 3 .
- the plating layer 5 includes Ni/Cu/Sn plating layers in order from the electrode side. By including the Ni/Cu/Sn plating layer in the plating layer, it is possible to improve the wetting and spreading properties of the solder after reflow without using precious metals.
- An intermetallic compound layer of Cu and Sn exists at the interface between the Cu layer and the Sn layer.
- Voids exist in the intermetallic compound layer.
- the void means a space existing inside the intermetallic compound layer and having a diameter of 0.01 ⁇ m or more. The presence of such voids improves the impact resistance of the substrate.
- the above-mentioned void diameter refers to the circle equivalent diameter of the void in the SEM (scanning electron microscope) image of the cross section of the plating layer.
- the average diameter of the voids is preferably 0.01 ⁇ m or more and 1.0 ⁇ m or less, more preferably 0.05 ⁇ m or more and 0.1 ⁇ m or less. When the voids have such an average diameter, it is possible to achieve both high impact resistance and suppression of increase in resistance of the plating layer.
- the average diameter of the voids can be calculated by photographing the cross section of the plating layer with an SEM, obtaining the circle-equivalent diameters of the voids existing in a region with a width of 4 ⁇ m, and averaging them.
- the void diameter is 1.0 ⁇ m or less, preferably 0.8 ⁇ m or less.
- the void diameter is 0.01 ⁇ m or more, preferably 0.1 ⁇ m or more. By setting the void diameter to 0.01 ⁇ m or more, impact resistance is further improved.
- the void diameter is 0.01 ⁇ m or more and 1.0 ⁇ m or less, preferably 0.1 ⁇ m or more and 0.8 ⁇ m or less.
- voids having a diameter greater than 1.0 ⁇ m are not present in the intermetallic compound layer.
- the number of voids is preferably 30 or more and 1000 or less/4 ⁇ m width, more preferably 30 or more and 100 or less/4 ⁇ m width.
- the number of voids having a diameter of 0.01 ⁇ m or more and 1.0 ⁇ m or less is preferably 30 or more and 1000 or less/4 ⁇ m width, more preferably 30 or more and 100 or less/4 ⁇ m width.
- the number of voids refers to the number of voids contained in the 4 ⁇ m wide region of the intermetallic compound layer in the SEM image of the cross section of the plating layer.
- the width refers to the width in the direction perpendicular to the stacking direction of the plating layers.
- Cu:Sn (molar ratio) in the intermetallic compound is preferably 0.6:1.4 to 1.4:0.6, more preferably 0.8:1.2 to 1.2:0. 8, more preferably 1:1.
- the Cu:Sn ratio in the intermetallic compound can be measured by EDX analysis (energy dispersive X-ray analysis) of the cross section of the intermetallic compound layer in the SEM image of the cross section of the plating layer.
- EDX analysis energy dispersive X-ray analysis
- the thickness of the Ni layer is preferably 1 ⁇ m or more and 10 ⁇ m or less, more preferably 3 ⁇ m or more and 8 ⁇ m or less.
- the Ni layer is formed by electroless plating.
- the thickness of the Cu layer is preferably 1 ⁇ m or more and 10 ⁇ m or less, more preferably 3 ⁇ m or more and 8 ⁇ m or less.
- the degree of orientation of Cu in the Cu layer is preferably lower than that in electrolytic Cu plating. By making the degree of orientation of Cu in the Cu layer lower than the degree of orientation of electrolytic Cu plating, formation of the metal oxide layer is promoted and voids are more easily formed.
- the degree of orientation of Cu can be measured by X-ray diffraction.
- the Cu layer is formed by electroless plating. Forming the Cu layer by electroless plating makes it easier to form voids.
- the thickness of the Sn layer is preferably 0.5 ⁇ m or more and 10 ⁇ m or less, more preferably 1 ⁇ m or more and 5 ⁇ m or less.
- the Sn layer is formed by electroless plating, preferably displacement plating.
- electroless plating particularly displacement plating.
- the Cu layer is etched to form fine irregularities on the surface of the Cu layer, and then Sn plating is performed.
- Sn plating is performed.
- minute irregularities are formed on the Cu surface, and minute voids are likely to occur in the intermetallic compound layer.
- the etching process may be performed in two steps. Etching solutions used in the etching process include sodium persulfate, sulfuric acid hydrogen peroxide, and phosphoric acid hydrogen peroxide.
- the resin constituting the resin layer 4 is not particularly limited, but examples thereof include epoxy resin, phenol resin, polyester resin, polyimide resin, and polyolefin resin.
- the resin may be used alone or in combination of two or more.
- the substrate of the present disclosure will be specifically described below using examples, but the substrate of the present disclosure is not limited to these examples.
- Example 1 A 5 ⁇ m thick electroless Ni plating was formed on a glass epoxy substrate with a copper foil, a 5 ⁇ m thick electroless Cu plating was formed on the electroless Ni plating, and a 2 ⁇ m thick displacement Sn plating was formed on the electroless Cu plating.
- Solder paste (M705) of ⁇ 1 and ⁇ 0.8 mm was printed on the substrate on which the Ni/Cu/Sn layers were formed. The resulting substrate was subjected to reflow, and the diameter of the solder before and after reflow was measured to calculate the solder wetting and spreading ratio. The solder wetting spread rate was obtained by the following formula.
- a substrate on which electroless Ni/Au plating was formed was similarly evaluated. The results are shown in Table 1 below.
- the substrate of the present disclosure having the Ni/Cu/Sn layer has the same solder wetting and spreading property as the substrate having the Ni/Au layer, although no noble metal is used. .
- Electroless Cu plating was formed to a thickness of 5 ⁇ m (it was 3 ⁇ m after Sn plating) on a glass epoxy substrate with copper foil, and displacement Sn plating was formed to a thickness of 2 ⁇ m on the electroless Cu plating.
- Example 3 A plated layer was formed in the same manner as in Example 2, except that the Cu plated layer was subjected to an etching treatment before performing Sn displacement plating.
- the substrate of the present disclosure can be used in various applications due to its high impact resistance.
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Abstract
本発明は、電極と、該電極上に形成されためっき層を有する基板であって、前記めっき層は、電極側から順にNi/Cu/Snめっき層を含み、前記Cu層とSn層の界面には、CuとSnの金属間化合物層が存在し、前記金属間化合物層中に、ボイドが含まれている、基板を提供する。
Description
本開示は、基板に関する。
基板上の電極の表面には、はんだ付け性、電気的信頼性、耐食性等を高める観点から、Ni/Cu/Sn層が形成され得る。例えば、特許文献1には、銅または銅合金部材の表面に、Ni含有層を形成し、このNi含有層の上にCu含有層を形成し、このCu含有層の上にSn含有層を形成し、Sn含有層の厚さに対するCu含有層の厚さの比(Cu/Sn厚さ比)を2以下とすることが記載されている。また、特許文献2には、基板のパッド上にNiめっきを形成し、その上にCuめっきを形成し、Cuめっき上の第1の空気酸化皮膜を除去し、CuめっきをSnで置換して暫定置換Snめっきを形成し、暫定置換Snめっきを剥離して、Cuめっき上に均一な厚みに形成された第2の空気酸化皮膜を除去し、CuめっきをSnで再度置換して、良好な平坦性を有する置換Snめっきを形成することが記載されている。
特許文献1及び2に記載のような構成を有する電極は、落下時等における衝撃耐性が十分でないおそれがある。本開示は、落下時等における電極部分の衝撃耐性が高い基板を提供することを目的とする。
本開示は、以下の態様を含む。
[1] 電極と、該電極上に形成されためっき層を有する基板であって、
前記めっき層は、電極側から順にNi/Cu/Snめっき層を含み、
前記Cu層とSn層の界面には、CuとSnの金属間化合物層が存在し、
前記金属間化合物層中に、ボイドが含まれている、
基板。
[2] 前記ボイドの平均径は、0.01μm以上1.0μm以下である、上記[1]に記載の基板。
[3] 前記ボイドの径は、1.0μm以下である、上記[1]又は[2]に記載の基板。
[4] 前記ボイドの径は、0.01μm以上1.0μm以下である、上記[1]~[3]のいずれか1項に記載の基板。
[5] 前記ボイドの数は、30個以上1000個以下/4μm幅である、上記[1]~[4]のいずれか1項に記載の基板。
[6] 前記金属間化合物層におけるCu:Sn(mol比)は、0.6:1.4~1.4:0.6である、上記[1]~[5]のいずれか1項に記載の基板。
[7] Cu層におけるCuの配向度は、電解Cuめっきよりも低い、上記[1]~[6]のいずれか1項に記載の基板。
[8] Cu層は、無電解めっき層である、上記[1]~[7]のいずれか1項に記載の基板。
[1] 電極と、該電極上に形成されためっき層を有する基板であって、
前記めっき層は、電極側から順にNi/Cu/Snめっき層を含み、
前記Cu層とSn層の界面には、CuとSnの金属間化合物層が存在し、
前記金属間化合物層中に、ボイドが含まれている、
基板。
[2] 前記ボイドの平均径は、0.01μm以上1.0μm以下である、上記[1]に記載の基板。
[3] 前記ボイドの径は、1.0μm以下である、上記[1]又は[2]に記載の基板。
[4] 前記ボイドの径は、0.01μm以上1.0μm以下である、上記[1]~[3]のいずれか1項に記載の基板。
[5] 前記ボイドの数は、30個以上1000個以下/4μm幅である、上記[1]~[4]のいずれか1項に記載の基板。
[6] 前記金属間化合物層におけるCu:Sn(mol比)は、0.6:1.4~1.4:0.6である、上記[1]~[5]のいずれか1項に記載の基板。
[7] Cu層におけるCuの配向度は、電解Cuめっきよりも低い、上記[1]~[6]のいずれか1項に記載の基板。
[8] Cu層は、無電解めっき層である、上記[1]~[7]のいずれか1項に記載の基板。
本開示によれば、めっき層にボイドが存在することにより、衝撃耐性が向上する。
本開示の基板について、以下、図面を参照しながら詳細に説明する。但し、各実施形態の基板の形状および配置等は、図示する例に限定されない。
本開示の基板1は、基材2上に、電極3と、該電極3上に形成されためっき層5を有する。電極3は、上面のみが露出するように樹脂層4によりモールドされており、電極3の露出部分上に、めっき層5が位置する。上記めっき層は、電極3側から順にNi層6/Cu層7/Sn層8を含む。上記Cu層7とSn層8の界面には、CuとSnの金属間化合物層が存在し、かかる金属間化合物層中に、ボイドが含まれている。
本開示の基板1は、典型的にはプリント回路基板である。
上記基材2は、特に限定されないが、例えばガラスエポキシ基材、セラミック基材、樹脂基材であり得る。好ましい態様において、基材は、ガラスエポキシ基材であり得る。
上記電極3を構成する金属としては、Cu、Au、Ag等が挙げられる。好ましい態様において、電極3を構成する金属は、Cuである。
上記めっき層5は、電極3上に形成されている。当該めっき層5は、電極側から順にNi/Cu/Snめっき層を含む。めっき層が、Ni/Cu/Snめっき層を含むことにより、貴金属を用いることなく、リフロー後のはんだの濡れ広がり性を高めることができる。
上記Cu層とSn層の界面には、CuとSnの金属間化合物層が存在する。
上記金属間化合物層には、ボイドが存在する。ここに、ボイドとは、金属間化合物層の内部に存在する空隙であって、その径が0.01μm以上のものをいう。かかるボイドが存在することにより、基板の衝撃耐性が向上する。
上記ボイドの径は、めっき層の断面のSEM(走査型電子顕微鏡)画像におけるボイドの円相当径をいう。
上記ボイドの平均径は、好ましくは0.01μm以上1.0μm以下、より好ましくは0.05μm以上0.1μm以下であり得る。ボイドがかかる平均径を有することにより、高い衝撃耐性と、めっき層の抵抗上昇の抑制を両立することができる。
上記ボイドの平均径は、めっき層の断面をSEMで撮影し、幅4μmの領域に存在するボイドについて円相当径を求めて、その平均として算出することができる。
好ましい態様において、上記ボイドの径は、1.0μm以下、好ましくは0.8μm以下である。ボイドの径を1.0μm以下とすることにより、ボイドによるめっき層の抵抗の低下を抑制することができる。
好ましい態様において、上記ボイドの径は、0.01μm以上、好ましくは0.1μm以上である。ボイドの径を0.01μm以上とすることにより、衝撃耐性がより向上する。
より好ましい態様において、上記ボイドの径は、0.01μm以上1.0μm以下、好ましくは0.1μm以上0.8μm以下である。
好ましい態様において、金属間化合物層には、1.0μmより大きい径を有するボイドは存在しない。
上記ボイドの数は、好ましくは30個以上1000個以下/4μm幅、より好ましくは30個以上100個以下/4μm幅である。ボイドの数を上記の範囲とすることにより、高い衝撃耐性と、めっき層の抵抗上昇の抑制を両立することができる。
好ましい態様において、0.01μm以上1.0μm以下の径を有するボイドの数は、好ましくは30個以上1000個以下/4μm幅、より好ましくは30個以上100個以下/4μm幅である。ボイドの数を上記の範囲とすることにより、衝撃耐性をより高めることができ、また、めっき層の抵抗上昇をより抑制することができる。
上記ボイドの数とは、めっき層の断面のSEM画像において、金属間化合物層の幅4μmの領域に含まれるボイドの数をいう。幅とは、めっき層の積層方向に垂直な方向の幅をいう。
上記金属間化合物におけるCu:Sn(mol比)は、好ましくは、0.6:1.4~1.4:0.6、より好ましくは0.8:1.2~1.2:0.8であり、さらに好ましくは1:1である。
上記金属間化合物におけるCu:Sn比は、めっき層の断面のSEM画像において、金属間化合物層の断面をEDX分析(エネルギー分散型X線分析)することにより測定することができる。
上記Ni層の厚みは、好ましくは1μm以上10μm以下、より好ましくは3μm以上8μm以下であり得る。
好ましい態様において、上記Ni層は、無電解めっきにより形成される。
上記Cu層の厚みは、好ましくは1μm以上10μm以下、より好ましくは3μm以上8μm以下であり得る。
上記Cu層におけるCuの配向度は、好ましくは電解Cuめっきよりも低い。Cu層におけるCuの配向度を電解Cuめっきの配向度よりも低くすることにより、金属酸化物層の形成が促進され、ボイドがより形成し易くなる。
上記Cuの配向度は、X線回折により測定することができる。
上記Cu層は、好ましくは、(220)面について、ICDDカード(04-0836)を基準(指数=1)として、0.5以上1.5以下の指数を示す。
好ましい態様において、上記Cu層は、無電解めっきにより形成される。Cu層を無電解めっきにより形成することにより、ボイドがより形成し易くなる。
上記Sn層の厚みは、好ましくは0.5μm以上10μm以下、より好ましくは1μm以上5μm以下であり得る。
好ましい態様において、上記Sn層は、無電解めっき、好ましくは置換めっきにより形成される。Sn層を無電解めっき、特に置換めっきにより形成することにより、ボイドがより形成し易くなる。
好ましい態様において、上記Cu層を形成するめっき処理後に、Cu層をエッチング処理し、Cu層表面に微細な凹凸を形成し、次いで、Snめっきを行う。当該エッチング処理を行うことにより、Cu表面に微細な凹凸を形成することで、金属間化合物層に微細なボイドが発生しやすくなる。当該エッチング処理は2回に分けて行ってもよい。当該エッチング処理に使用するエッチング処理液としては、過硫酸ソーダ系、硫酸過酸化水素系、リン酸過酸化水素系などが挙げられる。
上記樹脂層4を構成する樹脂としては、特に限定されないが、エポキシ樹脂、フェノール樹脂、ポリエステル樹脂、ポリイミド樹脂、ポリオレフィン樹脂等が挙げられる。当該樹脂は、1種のみであっても、2種以上であってもよい。
以下、実施例を用いて本開示の基板を具体的に説明するが、本開示の基板はこれらの実施例に限定されるものではない。
実施例1
銅箔付きガラスエポキシ基板上に無電解Niめっきを5μm、無電解Niめっき上に無電解Cuめっきを5μm形成し、さらに無電解Cuめっき上に置換Snめっきを2μm形成した。Ni/Cu/Sn層を形成した基板上に、φ1及びφ0.8mmのはんだペースト(M705)を印刷した。得られた基板をリフローに付し、リフロー前後のはんだの直径を測定してはんだ濡れ広がり率を算出した。はんだ濡れ広がり率は、下記式により求めた。なお、比較例として、無電解Ni/Auめっきを形成した基板も同様に評価した。結果を、下記表1に示す。
銅箔付きガラスエポキシ基板上に無電解Niめっきを5μm、無電解Niめっき上に無電解Cuめっきを5μm形成し、さらに無電解Cuめっき上に置換Snめっきを2μm形成した。Ni/Cu/Sn層を形成した基板上に、φ1及びφ0.8mmのはんだペースト(M705)を印刷した。得られた基板をリフローに付し、リフロー前後のはんだの直径を測定してはんだ濡れ広がり率を算出した。はんだ濡れ広がり率は、下記式により求めた。なお、比較例として、無電解Ni/Auめっきを形成した基板も同様に評価した。結果を、下記表1に示す。
上記の結果から、Ni/Cu/Sn層を有する本開示の基板は、貴金属を用いていないにもかかわらず、Ni/Au層を有する基板と同等のはんだ濡れ広がり性を有することが確認された。
実施例2
銅箔付きガラスエポキシ基板上に、無電解Cuめっきを5μm形成(Snめっき後には3μmとなっていた)し、無電解Cuめっき上に置換Snめっきを2μm形成した。
銅箔付きガラスエポキシ基板上に、無電解Cuめっきを5μm形成(Snめっき後には3μmとなっていた)し、無電解Cuめっき上に置換Snめっきを2μm形成した。
実施例3
置換Snめっきを行う前に、Cuめっき層をエッチング処理したこと以外は、実施例2と同様にして、めっき層を形成した。
置換Snめっきを行う前に、Cuめっき層をエッチング処理したこと以外は、実施例2と同様にして、めっき層を形成した。
断面観察
作成しためっき層について、FIB後にSEMを用いて断面観察を行った。観察条件を下記に示す。実施例2の断面を図2に、実施例3の断面を図3に示す。なお、図2及び図3において、得られたSEM画像に、各層の境界を示す破線を加えている。図2及び図3から、いずれもボイドの形成が確認されたが、エッチング処理を行った実施例3の断面においては、Cu/Sn界面に形成された金属間化合物層に1μ未満のボイドが41個/4μm幅であり、平均ボイド径は0.08μmであることが確認された。また、同断面について、EDS(EDX)により、金属間化合物層のCu:Sn比(mol比)を測定した結果、Cu:Sn比は、1:1であった。
作成しためっき層について、FIB後にSEMを用いて断面観察を行った。観察条件を下記に示す。実施例2の断面を図2に、実施例3の断面を図3に示す。なお、図2及び図3において、得られたSEM画像に、各層の境界を示す破線を加えている。図2及び図3から、いずれもボイドの形成が確認されたが、エッチング処理を行った実施例3の断面においては、Cu/Sn界面に形成された金属間化合物層に1μ未満のボイドが41個/4μm幅であり、平均ボイド径は0.08μmであることが確認された。また、同断面について、EDS(EDX)により、金属間化合物層のCu:Sn比(mol比)を測定した結果、Cu:Sn比は、1:1であった。
・SEM観察条件
加速電圧:8kV
ステージ傾斜角:0°
試料台:45°
観察像:反射電子像
前処理:FIB90°加工(高真空)
装置:SUPRA40VP(ZEISS社製)
加速電圧:8kV
ステージ傾斜角:0°
試料台:45°
観察像:反射電子像
前処理:FIB90°加工(高真空)
装置:SUPRA40VP(ZEISS社製)
・EDS(EDX)観察条件
加速電圧:8kV
ステージ傾斜角:0°
試料台:45°
アパーチャサイズ:60μm
時定数:Rate 1
対象元素:原子番号6(炭素)以上
前処理:FIB90°加工(高真空)
装置:NORAN SYSTEM7(サーモフィッシャーサイエンティフィック社製)
加速電圧:8kV
ステージ傾斜角:0°
試料台:45°
アパーチャサイズ:60μm
時定数:Rate 1
対象元素:原子番号6(炭素)以上
前処理:FIB90°加工(高真空)
装置:NORAN SYSTEM7(サーモフィッシャーサイエンティフィック社製)
本開示の基板は、衝撃耐性が高いことから、種々の用途において使用し得る。
1…基板
2…基材
3…電極
4…樹脂層
5…めっき層
6…Ni層
7…Cu層
8…Sn層
2…基材
3…電極
4…樹脂層
5…めっき層
6…Ni層
7…Cu層
8…Sn層
Claims (8)
- 電極と、該電極上に形成されためっき層を有する基板であって、
前記めっき層は、電極側から順にNi/Cu/Snめっき層を含み、
前記Cu層とSn層の界面には、CuとSnの金属間化合物層が存在し、
前記金属間化合物層中に、ボイドが含まれている、
基板。 - 前記ボイドの平均径は、0.01μm以上1.0μm以下である、請求項1に記載の基板。
- 前記ボイドの径は、1.0μm以下である、請求項1又は2に記載の基板。
- 前記ボイドの径は、0.01μm以上1.0μm以下である、請求項1~3のいずれか1項に記載の基板。
- 前記ボイドの数は、30個以上1000個以下/4μm幅である、請求項1~4のいずれか1項に記載の基板。
- 前記金属間化合物層におけるCu:Sn(mol比)は、0.6:1.4~1.4:0.6である、請求項1~5のいずれか1項に記載の基板。
- Cu層におけるCuの配向度は、電解Cuめっきよりも低い、請求項1~6のいずれか1項に記載の基板。
- Cu層は、無電解めっき層である、請求項1~7のいずれか1項に記載の基板。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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CN202280060397.6A CN117940606A (zh) | 2021-09-08 | 2022-07-07 | 基板 |
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Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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JP2021-146116 | 2021-09-08 | ||
JP2021146116 | 2021-09-08 |
Publications (1)
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---|---|
WO2023037748A1 true WO2023037748A1 (ja) | 2023-03-16 |
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ID=85506440
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PCT/JP2022/026971 WO2023037748A1 (ja) | 2021-09-08 | 2022-07-07 | 基板 |
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Citations (3)
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JP2007123674A (ja) * | 2005-10-31 | 2007-05-17 | Murata Mfg Co Ltd | 配線基板、及び電子装置 |
JP2009010301A (ja) * | 2007-06-29 | 2009-01-15 | Furukawa Electric Co Ltd:The | プリント配線板及びプリント回路板 |
JP2010103377A (ja) * | 2008-10-24 | 2010-05-06 | Nippon Steel Materials Co Ltd | はんだバンプを有する電子部材 |
-
2022
- 2022-07-07 CN CN202280060397.6A patent/CN117940606A/zh active Pending
- 2022-07-07 WO PCT/JP2022/026971 patent/WO2023037748A1/ja active Application Filing
- 2022-07-07 JP JP2023546804A patent/JPWO2023037748A1/ja active Pending
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