WO2023032653A1 - 半導体装置 - Google Patents

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WO2023032653A1
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gate
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finger
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一樹 吉田
肇 片岡
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ローム株式会社
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    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Definitions

  • the present disclosure relates to semiconductor devices.
  • Patent Document 1 discloses a semiconductor device having a passivation film covering a surface electrode film of a transistor.
  • a semiconductor device includes a semiconductor element and a conductive member.
  • the semiconductor element includes a first wiring portion to which the conductive member is connected, a second wiring portion separated from the first wiring portion and at least partially surrounding the first wiring portion, the first wiring portion and and a passivation layer covering the second wiring portion.
  • the passivation layer is positioned between a first opening exposing a portion of the first wiring portion as a connection region of the conductive member, and between the first opening and the second wiring portion. and a second slit exposing a portion of the second wiring portion.
  • FIG. 1 is a schematic perspective view of an exemplary semiconductor device according to one embodiment.
  • FIG. 2 is a schematic plan view of the semiconductor device with the conductive member removed.
  • FIG. 3 is a schematic plan view of an exemplary semiconductor device.
  • FIG. 4 is a schematic enlarged plan view of a semiconductor element surrounded by a two-dot chain line shown in FIG.
  • FIG. 5 is a schematic cross-sectional view of the semiconductor device taken along line F5-F5 shown in FIG.
  • FIG. 6 is a schematic cross-sectional view of the semiconductor device taken along line F6-F6 shown in FIG. 7 is a partially enlarged sectional view of FIG. 6.
  • FIG. FIG. 8 is a schematic plan view of an exemplary semiconductor device according to a modification.
  • FIG. 9 is a schematic enlarged plan view of a semiconductor element surrounded by a two-dot chain line shown in FIG.
  • FIG. 10 is a schematic cross-sectional view taken along line F10-F10 shown in FIG.
  • plan view means that an object (semiconductor device or component) is viewed in the Z direction of mutually orthogonal XYZ axes (see, for example, FIG. 1) unless explicitly stated otherwise. It means to look at
  • FIG. 1 is a schematic perspective view of an exemplary semiconductor device 10 according to one embodiment.
  • the semiconductor device 10 has, for example, a rectangular parallelepiped shape.
  • the semiconductor device 10 may have, for example, a rectangular shape in plan view.
  • the size of the semiconductor device 10 is not particularly limited.
  • the semiconductor device 10 may have a lead frame structure, for example.
  • semiconductor device 10 includes conductive plate 12 , first conductive terminal 14 , second conductive terminal 16 , and semiconductor element 20 .
  • a semiconductor element 20 is mounted on the conductive plate 12 .
  • the semiconductor device 10 includes a first conductive member 22 connecting the semiconductor element 20 to the first conductive terminals 14 and a second conductive member 24 connecting the semiconductor element 20 to the second conductive terminals 16.
  • the semiconductor device 10 includes a sealing member 26 that seals the semiconductor element 20 .
  • the semiconductor element 20 is bonded to the conductive plate 12 with a conductive bonding material 18 .
  • Solder or conductive paste for example, can be used for the conductive bonding material 18 .
  • the solder may be a lead (Pb)-free solder, such as a tin (Sn)-silver (Ag)-copper (Cu) system, or a lead-containing solder, such as a Sn--Pb--Ag system. good too.
  • An example of a conductive paste is Ag paste.
  • the conductive plate 12, the first and second conductive terminals 14, 16, and the first and second conductive members 22, 24 are made of metal material such as Cu or aluminum (Al).
  • the semiconductor device 10 can be, for example, a surface mount type package. Although detailed illustration is omitted, each of the conductive plate 12 and the first and second conductive terminals 14 and 16 has an external connection surface partially exposed from the sealing member 26 to the back surface of the semiconductor device 10 . The external connection surfaces of the conductive plate 12 and the first and second conductive terminals 14 and 16 are electrically connected to a mounting board (not shown) when the semiconductor device 10 is mounted on the mounting board.
  • the conductive plate 12 and the first and second conductive terminals 14, 16 can have any shape (outer shape) and thickness. Note that the thickness refers to the dimension (length) in the Z direction.
  • the conductive plate 12 and the first and second conductive terminals 14, 16 are each plate-shaped, and the first and second conductive terminals 14, 16 extend along one side of the conductive plate 12 (the X direction in FIG. 1). along the edge).
  • the conductive plate 12 includes a bonding surface 12S to which the semiconductor element 20 is bonded via the conductive bonding material 18.
  • the first conductive terminal 14 includes a bonding surface 14S to which the first conductive member 22 is bonded via a conductive bonding material (for example, solder) (not shown).
  • the second conductive terminal 16 includes a bonding surface 16S to which the second conductive member 24 is bonded via a conductive bonding material (for example, solder) (not shown).
  • first and second conductive terminals 14, 16 may be provided at a position higher (that is, higher) than the joint surface 12S of the conductive plate 12 in the Z direction.
  • first and second conductive terminals 14 and 16 may be formed at least partially thicker than conductive plate 12 .
  • the length (connection distance) of the first conductive member 22 connecting the semiconductor element 20 and the first conductive terminal 14 and the length of the second conductive member 24 connecting the semiconductor element 20 and the second conductive terminal 16 are (connection distance) can be shortened.
  • the first and second conductive members 22, 24 can have any shape (outer shape) and thickness.
  • the first and second conductive members 22, 24 each have a bridge shape.
  • a conductive member having a bridge shape, such as the first and second conductive members 22, 24, etc., may also be referred to as a clip.
  • clips made of Cu may be referred to as Cu clips.
  • the first conductive member 22 includes a first end 22F, a second end 22R, and an intermediate portion 22M positioned between the first end 22F and the second end 22R.
  • the first end portion 22F is a flat plate portion.
  • the first end portion 22F is a flat plate portion having an approximately L-shaped outer shape in a plan view, and is joined to the semiconductor element 20 by a conductive joining material (for example, solder) (not shown).
  • the second end portion 22R is a flat plate portion.
  • the second end portion 22R is a rectangular flat plate portion in plan view, and is joined to the joint surface 14S of the first conductive terminal 14 by a conductive joint material (not shown).
  • the intermediate portion 22M is bent stepwise and connects the first end portion 22F and the second end portion 22R in a bridge shape.
  • the second conductive member 24 includes a first end 24F, a second end 24R, and an intermediate portion 24M positioned between the first end 24F and the second end 24R.
  • the first end portion 24F is a flat plate portion.
  • the first end portion 24F is a flat plate portion having a rectangular shape in plan view, and is joined to the semiconductor element 20 by a conductive joining material (for example, solder or the like) (not shown).
  • the second end portion 24R is a flat plate portion.
  • the second end portion 24R is a flat plate portion having a rectangular shape in plan view, and is joined to the joint surface 16S of the second conductive terminal 16 by a conductive joint material (not shown).
  • the second end portion 24R may be formed to have a larger size than the first end portion 24F.
  • the intermediate portion 24M is bent stepwise and connects the first end portion 24F and the second end portion 24R in a bridge shape.
  • the sealing member 26 can define the package outline of the semiconductor device 10 .
  • the sealing member 26 seals the conductive plate 12 , a portion of the first conductive terminal 14 , a portion of the second conductive terminal 16 , the first conductive member 22 , and the second conductive member 24 together with the semiconductor element 20 .
  • the sealing member 26 is made of an insulating resin material such as black epoxy resin.
  • the semiconductor element 20 may be a switching element such as a transistor.
  • the semiconductor element 20 may be a MISFET (Metal Insulator Semiconductor Field Effect Transistor).
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • the semiconductor element 20 is not limited to a MISFET, and may be, for example, an IGBT (Insulated Gate Bipolar Transistor) or another transistor.
  • FIG. 2 is a schematic plan view of the semiconductor device 10 with the first and second conductive members 22 and 24 removed.
  • FIG. 3 is a schematic plan view of the semiconductor device 20.
  • FIG. 2 shows a simplified plan view of the semiconductor element 20 of FIG.
  • FIG. 4 is a schematic enlarged plan view of the semiconductor element 20 surrounded by the two-dot chain line F4 shown in FIG. 5 is a schematic cross-sectional view along line F5-F5 shown in FIG. 4, and FIG. 6 is a schematic cross-sectional view along line F6-F6 shown in FIG. 7 is a partially enlarged sectional view of FIG. 6.
  • FIG. 4 is a schematic enlarged plan view of the semiconductor element 20 surrounded by the two-dot chain line F4 shown in FIG. 5 is a schematic cross-sectional view along line F5-F5 shown in FIG. 4
  • FIG. 6 is a schematic cross-sectional view along line F6-F6 shown in FIG. 7 is a partially enlarged sectional view of FIG. 6.
  • the semiconductor element 20 is configured as a transistor having a split gate structure.
  • the semiconductor element 20 has a rectangular shape in plan view, and includes first to fourth sides 20A, 20B, 20C, and 20D defining the outer edge of the semiconductor element 20.
  • the first and second sides 20A, 20B extend in the first direction (Y direction) in plan view.
  • the third and fourth sides 20C and 20D extend in a second direction (X direction) orthogonal to the first direction in plan view.
  • the Y direction may be called the first direction
  • the X direction may be called the second direction.
  • the first and second sides 20A, 20B have the same length
  • the third and fourth sides 20C, 20D have the same length.
  • the third and fourth sides 20C, 20D are shorter than the first and second sides 20A, 20B.
  • the third and fourth sides 20C, 20D may be the same length as the first and second sides 20A, 20B, or may be the same length as the first and second sides 20A. , 20B.
  • the semiconductor device 20 includes a semiconductor substrate 32, a semiconductor layer 34, and an insulating layer 36.
  • the semiconductor substrate 32 is, for example, a silicon (Si) substrate.
  • the semiconductor substrate 32 is a rectangular substrate in plan view including four sides corresponding to the first to fourth sides 20A, 20B, 20C, and 20D (see FIG. 3).
  • the semiconductor substrate 32 includes a first surface 32A (top surface in FIGS. 5 and 6) and a second surface 32B (bottom surface in FIGS. 5 and 6) opposite to the first surface 32A.
  • the semiconductor layer 34 is provided on the first surface 32A of the semiconductor substrate 32 .
  • the semiconductor layer 34 includes a first surface 34A (top surface in FIGS. 5 and 6) and a second surface 34B (bottom surface in FIGS. 5 and 6) opposite to the first surface 34A. 5 and 6, the second surface 34B of the semiconductor layer 34 is in contact with the first surface 32A of the semiconductor substrate 32.
  • the second surface 34B of the semiconductor layer 34 is formed so as to cover the entire surface of the first surface 32A of the semiconductor substrate 32, for example.
  • the semiconductor layer 34 can be formed by, for example, a Si epitaxial layer.
  • the insulating layer 36 is provided on the first surface 34A of the semiconductor layer 34 .
  • insulating layer 36 is shown as a single layer, but may include multiple layers.
  • insulating layer 36 may include at least one of a silicon oxide (SiO 2 ) layer and a silicon nitride (SiN) layer.
  • the insulating layer 36 has a two-layer structure of a USG (Undoped Silicate Glass) layer containing no impurities and a BPSG (Boron-Phosphorus Silicate Glass) layer covering the USG layer and containing impurities of boron and phosphorus. may be
  • the insulating layer 36 is also called an inter-layer dielectric (ILD).
  • ILD inter-layer dielectric
  • the semiconductor device 20 includes a source electrode layer 40, a drain electrode layer 50, a gate electrode layer 60, and a passivation layer .
  • the source electrode layer 40 and the gate electrode layer 60 are provided on the insulating layer 36 .
  • the drain electrode layer 50 is provided on the second surface 32B of the semiconductor substrate 32 .
  • the drain electrode layer 50 may be formed to cover the entire second surface 32B of the semiconductor substrate 32 .
  • the passivation layer 70 covers the source electrode layer 40 and the gate electrode layer 60 .
  • the passivation layer 70 has the same shape as the semiconductor substrate 32 (semiconductor element 20) in plan view.
  • Passivation layer 70 is formed to partially expose source electrode layer 40 and partially expose gate electrode layer 60 .
  • the source electrode layer 40 is indicated by hatching with diagonal lines rising to the right
  • the gate electrode layer 60 is indicated by hatching with diagonal lines rising to the left.
  • Portions of the source electrode layer 40 and the gate electrode layer 60 exposed from the passivation layer 70 are indicated by solid lines, and portions of the source electrode layer 40 and the gate electrode layer 60 covered by the passivation layer 70 are indicated by broken lines.
  • the source electrode layer 40 may include source electrode portions 42 , source fingers 44 and connecting portions 46 .
  • Source finger 44 is connected to source electrode portion 42 by connection 46 .
  • the source electrode portion 42 and the source finger 44 are integrally formed continuously with the connection portion 46 .
  • the source electrode portion 42 may be formed to cover the active region of the semiconductor element 20 .
  • the source electrode portion 42 has, for example, a substantially L shape in plan view.
  • the active region is a semiconductor element region in which transistor structures that contribute to the operation of the transistor (semiconductor element 20) are mainly arranged, but the entire active region need not have a transistor structure.
  • a structure other than the transistor structure may be placed in part of the active area, or part of the transistor structure may be placed outside the active area.
  • the source electrode portion 42 includes a source pad 42A and a source pad peripheral portion 42B located around the source pad 42A and forming the outer peripheral portion of the source electrode portion 42.
  • the source pad peripheral portion 42B is formed continuously and integrally with the source pad 42A.
  • the source electrode portion 42 corresponds to the first wiring portion.
  • Source pad 42A corresponds to a connection region.
  • the source pad 42A has, for example, a substantially L-shape in plan view, and has a size one size smaller than the source electrode portion 42 .
  • Passivation layer 70 includes a source pad opening 72 that exposes source pad 42A of source electrode portion 42 .
  • Source pad opening 72 corresponds to the first opening.
  • the first end portion 22F (see FIG. 1) of the first conductive member 22 described above is joined to the source pad 42A exposed from the source pad opening 72. Therefore, the source pad 42A (source pad opening 72) is formed to have the same size as or slightly larger than the first end portion 22F of the first conductive member 22 in plan view.
  • the passivation layer 70 includes a source electrode exposing slit 74 that exposes a portion of the source pad peripheral portion 42B.
  • the source electrode exposure slit 74 corresponds to the first slit.
  • the source electrode exposure slit 74 can be formed in a ring shape in a portion of the passivation layer 70 that overlaps the source pad peripheral portion 42B in plan view. In the example of FIG. 3, the source electrode exposure slit 74 is formed in a closed annular shape. Therefore, the source electrode exposure slit 74 is formed over the entire circumference of the source pad peripheral portion 42B (peripheral portion of the source electrode portion 42). That is, the source electrode exposure slit 74 exposes a portion of the source pad peripheral portion 42B over the entire circumference of the source pad peripheral portion 42B.
  • annular as used in this disclosure includes not only any structure that forms a continuous shape without ends, i.e., a loop, but also generally a loop that has discontinuities (gaps), such as a C-shape. Also refers to the structure of shape.
  • the explicit reference to a "closed loop” refers to any structure that forms a continuous shape or loop without ends, whereas the explicit reference to an “open loop” generally refers to a loop with discontinuities.
  • Such “annular” shapes can include not only ellipses, but any shape that includes multiple corners with square or rounded corners.
  • the gate electrode layer 60 is spaced apart from the source electrode portion 42 and is provided so as to at least partially surround the source electrode portion 42 .
  • the gate electrode layer 60 corresponds to the second wiring portion.
  • a separation region 48 is formed between the gate electrode layer 60 and the source electrode layer 40 .
  • the spacing region 48 can be formed in an annular shape (closed annular shape) surrounding the entire circumference of the gate electrode layer 60 in plan view. No electrode layer is formed in this spaced region 48, and a passivation layer 70 at least partially penetrates it (see FIG. 6). Therefore, the gate electrode layer 60 and the source electrode layer 40 are insulated from each other by the passivation layer 70 . Note that the distance between the gate electrode layer 60 and the source electrode layer 40 can be appropriately determined in consideration of, for example, the breakdown voltage.
  • the gate electrode layer 60 may include gate electrode portions 62 and gate fingers 64 .
  • the gate electrode portion 62 has a rectangular shape in plan view. Gate fingers 64 are spaced apart from source electrode portion 42 and extend along source electrode portion 42 . Gate fingers 64 extend from gate electrode portion 62 so as to annularly surround source electrode portion 42 .
  • gate finger 64 includes first and second gate finger portions 64A, 64B extending from gate electrode portion 62. In the example of FIG. The first and second gate finger portions 64A and 64B are formed continuously and integrally with the gate electrode portion 62 .
  • the gate electrode portion 62 includes a gate pad 62A.
  • the gate pad 62A has a rectangular shape in plan view.
  • the gate pad 62A has a size one size smaller than that of the gate electrode portion 62 .
  • Passivation layer 70 includes a gate pad opening 76 that exposes gate pad 62A of gate electrode portion 62 .
  • the first end portion 24F (see FIG. 1) of the second conductive member 24 described above is joined to the gate pad 62A exposed from the gate pad opening 76. Therefore, the gate pad 62A (gate pad opening 76) is formed to have the same size as or slightly larger than the first end portion 24F of the second conductive member 24 in plan view.
  • gate electrode layer 60 is formed in an open annular shape.
  • the first gate finger portion 64A includes a first portion 64A1 linearly extending from the gate electrode portion 62 along the first side 20A (the left side in FIG. 3) and a third side 20C. and a second portion 64A2 linearly extending from the first portion 64A1 along (the upper side in FIG. 3). Therefore, the first gate finger portion 64A has an L shape in plan view.
  • the second gate finger portion 64B includes a first portion 64B1 linearly extending from the gate electrode portion 62 along the fourth side 20D (lower side in FIG. 3) and a second side 20B (right side in FIG. 3). and a second portion 64B2 extending linearly from the first portion 64B1 along the . Therefore, the second gate finger portion 64B has an L shape in plan view.
  • the tip of the second portion 64A2 of the first gate finger portion 64A faces the tip of the second portion 64B2 of the second gate finger portion 64B across an open region corresponding to the connecting portion 46 of the source electrode layer 40. . Therefore, the first gate finger portion 64A, the gate electrode portion 62, and the second gate finger portion 64B are continuously formed in an annular shape, but the gate electrode layer 60 as a whole is formed in an open annular shape. .
  • the passivation layer 70 includes a first gate finger exposing slit 78A that exposes a portion of the first gate finger portion 64A and a second gate finger exposing slit 78B that exposes a portion of the second gate finger portion 64B.
  • First and second gate finger exposure slits 78A, 78B each correspond to a second slit.
  • the first gate finger exposing slit 78A can be formed in an L shape in the portion of the passivation layer 70 that overlaps the first gate finger portion 64A in plan view.
  • the first gate finger exposing slit 78A includes a first slit portion 78A1 extending linearly over the first portion 64A1 of the first gate finger portion 64A and a second slit portion 78A1 of the first gate finger portion 64A. and a second slit portion 78A2 extending linearly over the portion 64A2.
  • the first slit portion 78A1 exposes the vicinity of the center of the first portion 64A1 of the first gate finger portion 64A over the entire length of the first portion 64A1.
  • the second slit portion 78A2 exposes the vicinity of the center of the second portion 64A2 of the first gate finger portion 64A over the entire length of the second portion 64A2.
  • the first slit portion 78A1 is continuous with the second slit portion 78A2.
  • a connection portion between the first slit portion 78A1 and the second slit portion 78A2 is positioned on a corner portion of the first gate finger portion 64A.
  • the first gate finger exposing slit 78A is formed in an L shape by the first slit portion 78A1 and the second slit portion 78A2, like the first gate finger portion 64A.
  • total length is not only when it is exactly equal to the length from one end of the member to the other, but also slightly less than the length from one end of the member to the other (i.e. substantially the same).
  • the second gate finger exposing slit 78B can be formed in an L shape in the portion of the passivation layer 70 that overlaps the second gate finger portion 64B in plan view.
  • the second gate finger exposing slit 78B includes a first slit portion 78B1 extending linearly over the first portion 64B1 of the second gate finger portion 64B and a second slit portion 78B1 of the second gate finger portion 64B. and a second slit portion 78B2 extending linearly over the portion 64B2.
  • the first slit portion 78B1 exposes the vicinity of the center of the first portion 64B1 of the second gate finger portion 64B over the entire length of the first portion 64B1.
  • the second slit portion 78B2 exposes the vicinity of the center of the second portion 64B2 of the second gate finger portion 64B over the entire length of the second portion 64B2.
  • the first slit portion 78B1 is continuous with the second slit portion 78B2.
  • a connection portion between the first slit portion 78B1 and the second slit portion 78B2 is positioned on a corner portion of the second gate finger portion 64B.
  • the first slit portion 78B1 and the second slit portion 78B2 form the second gate finger exposing slit 78B in an L shape like the second gate finger portion 64B.
  • the source fingers 44 are spaced apart from the gate electrode layer 60 via the spacing regions 48 described above and at least partially surround the gate electrode layer 60 .
  • the source finger 44 corresponds to the third wiring portion.
  • the source fingers 44 are formed in a closed loop surrounding the periphery of the gate electrode layer 60 .
  • Source finger 44 is connected to connection 46 of source electrode layer 40 .
  • the source finger 44 includes four portions forming a closed loop, first through fourth portions 44A, 44B, 44C, 44D.
  • the first portion 44A of the source finger 44 extends linearly along the first side 20A (the left side in FIG. 3), that is, along the gate electrode portion 62 and the first portion 64A1 of the first gate finger portion 64A. are doing.
  • the second portion 44B of the source finger 44 extends linearly along the third side 20C (upper side in FIG. 3), that is, along the second portion 64A2 of the first gate finger portion 64A.
  • the third portion 44C of the source finger 44 extends linearly along the fourth side 20D (lower side in FIG. 3), that is, along the first portion 64B1 of the second gate finger portion 64B.
  • the fourth portion 44D of the source finger 44 is straight along the second side 20B (the right side in FIG. 3), that is, along the second portion 64B2 of the second gate finger portion 64B and the connection portion 46 of the source electrode layer 40. extending in the shape of
  • the fourth portion 44D of the source finger 44 is formed continuously and integrally with the connection portion 46 of the source electrode layer 40. As shown in FIG. Also, the first to fourth portions 44A, 44B, 44C, 44D of the source finger 44 are integrally formed continuously. Therefore, the source finger 44 is formed in a closed ring shape by the first to fourth portions 44A, 44B, 44C, 44D.
  • Passivation layer 70 includes source finger exposure slits 79 that expose portions of source fingers 44 .
  • Source finger exposure slit 79 corresponds to the third slit.
  • the source finger exposing slit 79 may be formed in a ring shape in the portion of the passivation layer 70 that overlaps the source finger 44 in plan view.
  • the source finger exposing slits 79 are formed in a closed annular shape. Therefore, the source finger exposing slits 79 are formed all around the source fingers 44 . That is, the source finger exposing slit 79 exposes a portion of the source finger 44 over the entire circumference of the source finger 44 .
  • the source finger exposing slit 79 includes four slit portions forming a closed loop, namely first through fourth slit portions 79A, 79B, 79C and 79D.
  • the first slit portion 79A extends linearly over the first portion 44A of the source finger 44.
  • the second through fourth slit portions 79B, 79C, 79D extend linearly over the second through fourth portions 44B, 44C, 44D of the source finger 44, respectively.
  • the first slit portion 79A exposes the vicinity of the center of the first portion 44A of the source finger 44 over the entire length of the first portion 44A.
  • the second to fourth slit portions 79B, 79C, 79D extend over the entire length of the second to fourth portions 44B, 44C, 44D of the source finger 44. The center of each is exposed.
  • the first to fourth slit portions 79A, 79B, 79C, 79D of the source finger exposing slits 79 are continuous with each other.
  • the connecting portions of the slit portions 79C and 79D are located on the four corners of the source fingers 44.
  • FIG. In this manner, the source finger exposing slits 79 are formed in a closed annular shape like the source fingers 44 by the first to fourth slit portions 79A, 79B, 79C, and 79D.
  • the semiconductor substrate 32 provided with the drain electrode layer 50 functions as the drain region of the transistor (MISFET).
  • Semiconductor layer 34 includes a drift region 82 formed over semiconductor substrate (drain region) 32 , a body region 84 formed over drift region 82 , and a source region 86 formed over body region 84 .
  • the semiconductor substrate 32 corresponding to the drain region is formed as an n-type region containing n-type impurities.
  • the drift region 82 is formed as an n-type region containing an n-type impurity concentration lower than that of the semiconductor substrate (drain region) 32 .
  • Body region 84 is formed as a p-type region containing p-type impurities.
  • Source region 86 is formed as an n-type region containing a higher concentration of n-type impurities than drift region 82 .
  • n-type impurities include phosphorus (P) and arsenic (As).
  • Examples of p-type impurities include boron (B) and aluminum (Al).
  • the semiconductor device 20 may include a plurality of gate trenches 90 formed in the first surface 34A of the semiconductor layer 34. As shown in FIG. At least some of the plurality of gate trenches 90 may be arranged parallel to each other at regular intervals. In the example of FIG. 4, the plurality of gate trenches 90 are equally spaced from each other in the first direction (Y direction) along the first portions 64A1 of the first gate finger portions 64A and the first portions 44A of the source fingers 44. arranged in parallel. The plurality of gate trenches 90 extend in the second direction (X direction) from the source electrode portion 42 to the first portions 44A of the source fingers 44 in plan view, and extend from the first portions 64A1 of the first gate finger portions 64A. crossed.
  • FIG. 4 shows only the portion of the semiconductor element 20 surrounded by the two-dot chain line F4 in FIG. Multiple gate trenches may be formed as well.
  • some of the gate trenches are evenly spaced from each other in the second direction (the X direction) along the second portion 64A2 of the first gate finger portion 64A and the second portion 44B of the source finger 44. can be arranged in parallel. These gate trenches extend in the first direction (Y direction) from the source electrode portion 42 to the second portions 44B of the source fingers 44 in plan view, and intersect the second portions 64A2 of the first gate finger portions 64A. .
  • gate trenches are arranged parallel to each other at regular intervals in the second direction (X direction) along the first portion 64B1 of the second gate finger portion 64B and the third portion 44C of the source finger 44. obtain. These gate trenches extend in the first direction (Y direction) from the source electrode portion 42 to the third portions 44C of the source fingers 44 in plan view, and intersect the first portions 64B1 of the second gate finger portions 64B. .
  • gate trenches are arranged parallel to each other at equal intervals in the first direction (Y direction) along the second portion 64B2 of the second gate finger portion 64B and the fourth portion 44D of the source finger 44. obtain. These gate trenches extend in the second direction (X direction) from the source electrode portion 42 to the fourth portion 44D of the source finger 44 in plan view, and intersect the second portion 64B2 of the second gate finger portion 64B. .
  • the semiconductor device 20 may include a peripheral trench 92 formed in the first surface 34A of the semiconductor layer 34.
  • Peripheral trench 92 communicates with multiple gate trenches 90 .
  • the peripheral trench 92 includes a first peripheral trench portion 92A formed at a position overlapping the source finger 44 in plan view and extending in the first direction (Y direction).
  • the peripheral trench 92 includes a second peripheral trench portion 92B formed at a position overlapping the source electrode portion 42 in plan view and extending in the first direction (Y direction).
  • the first and second peripheral trench portions 92A, 92B communicate with the gate trench 90.
  • the peripheral trench 92 may be formed so as to surround the plurality of gate trenches 90 in plan view.
  • each gate trench 90 has a field plate electrode 94, a buried gate electrode 96, and a trench insulating layer 98 arranged therein. It should be noted that although one gate trench 90 and related structures are described below, the following description can be similarly applied to other gate trenches 90 and related structures.
  • the field plate electrode 94 and the buried gate electrode 96 are separated from each other by a trench insulating layer 98.
  • FIG. Trench insulating layer 98 covers sidewalls 90A and bottom wall 90B of gate trench 90 and fills gate trench 90 .
  • the peripheral trench 92 is also filled with the trench insulating layer 98 .
  • the buried gate electrode 96 is arranged above the field plate electrode 94 within the gate trench 90 .
  • Such a structure in which two separated electrodes (the field plate electrode 94 and the buried gate electrode 96) are buried in the gate trench 90 can be called a split gate structure.
  • semiconductor device 20 since semiconductor device 20 includes a plurality of gate trenches 90 , it may include as many field plate electrodes 94 as gate trenches 90 and as many buried gate electrodes 96 as gate trenches 90 .
  • Field plate electrode 94 and buried gate electrode 96 may be formed of conductive polysilicon, for example.
  • the trench insulation layer 98 may be formed by SiO2 , for example.
  • a trench insulating layer 98 surrounds the field plate electrode 94 .
  • the trench insulating layer 98 is interposed between the embedded gate electrode 96 and the semiconductor layer 34 .
  • the buried gate electrode 96 and the semiconductor layer 34 are separated from each other (in the Y direction in FIG. 5) by the trench insulating layer 98 .
  • a predetermined voltage is applied to the embedded gate electrode 96, a channel is formed in the body region 84 (p-type region). This channel allows control of electron flow (in the Z direction in FIG. 5) between source region 86 (n-type region) and drift region 82 (n-type region).
  • the insulating layer 36 formed on the first surface 34A of the semiconductor layer 34 covers the embedded gate electrode 96 embedded in the gate trench 90 and the trench insulating layer 98 .
  • a contact trench 37 is formed in the insulating layer 36 .
  • Contact trench 37 penetrates insulating layer 36 and source region 86 to reach body region 84 .
  • a contact region 38 is formed at the bottom of the contact trench 37 .
  • contact region 38 is formed as a p-type region containing a higher concentration of p-type impurities than body region 84 .
  • the contact trenches 37 are filled with source contacts 39 .
  • the contact trench 37 and the source contact 39 filled therein can extend parallel to the gate trench 90 (in the X direction in FIG. 4) in plan view.
  • Each gate trench 90 is positioned between two adjacent source contacts 39 in plan view.
  • the source contact 39 is connected to a source electrode portion 42 (source electrode layer 40) formed on the insulating layer 36.
  • contact region 38 is electrically connected to source electrode portion 42 via source contact 39 .
  • the buried gate electrode 96 can be connected to the first gate finger portion 64A (gate electrode layer 60) by a gate contact 102 formed in the insulating layer 36.
  • Gate contact 102 is filled in a contact via 104 through insulating layer 36 .
  • the contact via 104 and the gate contact 102 filled therein are provided at positions overlapping the first gate finger portion 64A (the first portion 64A1 in the example of FIG. 4) in plan view. there is That is, the buried gate electrode 96 in each gate trench 90 extends so as to intersect the first gate finger portion 64A in plan view (in the X direction in FIG. 4), and the gate contact 102 is located at the intersecting position. is electrically connected to the first gate finger portion 64A by (see FIG. 6).
  • field plate electrode 94 is formed by first field plate contact 106A formed in insulating layer 36 and first conductive member 110A provided immediately below source finger 44 (source electrode layer 40). ). Also, the field plate electrode 94 can be connected to the source electrode portion 42 (source electrode layer 40) by the second field plate contact 106B formed in the insulating layer 36 and the second conductive member 110B provided directly thereunder. . First and second field plate contacts 106A, 106B are filled in first and second contact trenches 108A, 108B through insulating layer 36, respectively. For example, a first conductive member 110A is provided within a first peripheral trench portion 92A and a second conductive member 110B is provided within a second peripheral trench portion 92B. The first and second conductive members 110A, 110B may be formed of conductive polysilicon, for example.
  • the first contact trench 108A and the first field plate contact 106A filled therein are, in plan view, the source finger 44 (the first portion 44A in the example of FIG. 4) and the first peripheral trench. It is provided at a position overlapping with the portion 92A.
  • These first contact trenches 108A and first field plate contacts 106A extend along the first peripheral trench portion 92A (in the Y direction in FIG. 4).
  • the first conductive member 110A extends, for example, along the first field plate contact 106A into the first peripheral trench portion 92A (in the Y direction in FIG. 4).
  • the first conductive member 110A is connected to field plate electrodes 94 in the plurality of gate trenches 90 communicating with the first peripheral trench portion 92A.
  • the plurality of field plate electrodes 94 are electrically connected to source fingers 44 (source electrode layer 40) by first conductive members 110A and first field plate contacts 106A (see FIG. 6).
  • the second contact trench 108B and the second field plate contact 106B filled therein are provided at positions overlapping the source electrode portion 42 and the second peripheral trench portion 92B in plan view. These second contact trenches 108B and second field plate contacts 106B extend along the second peripheral trench portion 92B (in the Y direction in FIG. 4). Although not shown in detail, the second conductive member 110B extends, for example, along the second field plate contact 106B into the second peripheral trench portion 92B (in the Y direction in FIG. 4). The second conductive member 110B is connected to field plate electrodes 94 in the plurality of gate trenches 90 communicating with the second peripheral trench portion 92B. Therefore, the plurality of field plate electrodes 94 are electrically connected to the source electrode section 42 (source electrode layer 40) by the second conductive members 110B and the second field plate contacts 106B (see FIG. 6).
  • one end of the field plate electrode 94 is connected to the source finger 44 (source electrode layer 40), and the other end of the field plate electrode 94 is connected to the source electrode portion 42 (source electrode layer 40). Therefore, both ends of each field plate electrode 94 are connected to the source electrode layer 40 .
  • This configuration provides an advantage over field plate electrodes 94 compared to, for example, configurations in which only one end of each field plate electrode 94 is connected to source electrode layer 40 (eg, a configuration in which source electrode layer 40 does not include source fingers 44). resistance can be reduced.
  • the transistor operation can be stabilized by suppressing the potential rise of field plate electrode 94 during transistor operation.
  • the passivation layer 70 covers the source electrode layer 40 and the gate electrode layer 60 .
  • the annular (closed annular in the example of FIG. 3) separation region 48 is formed between the source electrode layer 40 and the gate electrode layer 60 .
  • a passivation layer 70 is also formed on the insulating layer 36 by partially entering the spacing region 48 . Therefore, the passivation layer 70 is formed on the first surface (upper surface in FIG. 7) and second surface (side surface in FIG. 7) of the source electrode layer 40 and the first surface (upper surface in FIG. 7) and second surface of the gate electrode layer 60 . It covers the surface (side surface in FIG. 7).
  • the first surface of the source electrode layer 40 is the surface of the source electrode layer 40 exposed by the source pad openings 72 of the passivation layer 70, the source electrode exposure slits 74, and the source finger exposure slits 79 (see FIG. 3).
  • the second surface of the source electrode layer 40 is defined as the surface of the source electrode layer 40 that is continuous with the first surface of the source electrode layer 40 and defines the separation region 48 .
  • the first surface of the source electrode layer 40 will be referred to as the top surface of the source electrode layer 40 and the second surface of the source electrode layer 40 will be referred to as the side surface of the source electrode layer 40 .
  • the first surface of gate electrode layer 60 is exposed by gate pad opening 76 (see FIG. 3) in passivation layer 70, first gate finger exposure slit 78A, and second gate finger exposure slit 78B (see FIG. 3). is defined as the plane of the gate electrode layer 60 that is exposed.
  • the second surface of gate electrode layer 60 is defined as the surface of gate electrode layer 60 that is continuous with the first surface of gate electrode layer 60 and defines separation region 48 .
  • the first surface of the gate electrode layer 60 will be referred to as the top surface of the gate electrode layer 60 and the second surface of the gate electrode layer 60 will be referred to as the side surface of the gate electrode layer 60 .
  • the source electrode layer 40 and the gate electrode layer 60 can be formed with a thickness T1. That is, the source electrode layer 40 and the gate electrode layer 60 may have the same thickness. However, the source electrode layer 40 and the gate electrode layer 60 may have different thicknesses.
  • Passivation layer 70 may be formed with a thickness T ⁇ b>2 that is smaller than thickness T ⁇ b>1 of source electrode layer 40 and thickness T ⁇ b>1 of gate electrode layer 60 .
  • the thickness T2 may be, for example, less than or equal to half the thickness T1. In one example, the thickness T1 of the source electrode layer 40 and the gate electrode layer 60 is approximately 4.2 ⁇ m, and the thickness T2 of the passivation layer 70 is approximately 1.6 ⁇ m.
  • the passivation layer 70 includes a first covering portion 71A covering the upper surface of the source electrode layer 40 and the upper surface of the gate electrode layer 60, and a second covering portion 71A positioned in the separation region 48 and covering the side surfaces of the source electrode layer 40 and the side surface of the gate electrode layer 60. 2 cover portion 71B. Passivation layer 70 also includes a third covering portion 71 ⁇ /b>C located in spacing region 48 and located on insulating layer 36 .
  • steps are generated between the source pad peripheral portion 42B (that is, the source electrode portion 42) and the first gate finger portion 64A and between the source finger 44 and the first gate finger portion 64A. ing. Although not shown, there are also steps between the source pad peripheral portion 42B and the second gate finger portion 64B and between the source pad peripheral portion 42B and the gate electrode portion 62 . Although not shown, there are also steps between the source finger 44 and the second gate finger portion 64B and between the source finger 44 and the gate electrode portion 62 .
  • the passivation layer 70 is formed stepwise at the position of the separation region 48 . That is, the passivation layer 70 covers the first covering portion 71A covering the upper surface of the source electrode layer 40 and the upper surface of the gate electrode layer 60, and the side surface of the source electrode layer 40 and the side surface of the gate electrode layer 60 located in the separation region 48. It includes a step formed by the second covering portion 71B.
  • the third covering portion 71 ⁇ /b>C connects the second covering portion 71 ⁇ /b>B covering the side surface of the source electrode layer 40 and the second covering portion 71 ⁇ /b>B covering the side surface of the gate electrode layer 60 .
  • the first covering portion 71A may have the same thickness (that is, thickness T2) as the third covering portion 71C. However, in the spacing region 48, the third covering portion 71C may be thicker than the first covering portion 71A.
  • a gap 80 may exist between the second covering portion 71B covering the side surface of the source electrode layer 40 and the second covering portion 71B covering the side surface of the gate electrode layer 60 . Although the size (width) of the gap 80 is exaggerated in FIG. Alternatively, this gap 80 may be substantially filled within the spacing region 48 .
  • a source pad opening 72, a source electrode exposure slit 74, and a source finger exposure slit 79 of the passivation layer 70 are formed in the first covering portion 71A.
  • a gate pad opening 76 (see FIG. 3) in passivation layer 70, a first gate finger exposure slit 78A, and a second gate finger exposure slit 78B (see FIG. 3) are also formed in first covering portion 71A.
  • the source electrode exposure slit 74 has a slit width W1
  • the first and second gate finger exposure slits 78A and 78B have a slit width W2
  • the source finger exposure slit 79 has a slit width W3.
  • These slit widths W1, W2 and W3 may have the same value.
  • the slit widths W1, W2, and W3 may have different values.
  • the slit width W2 of each of the first and second gate finger exposing slits 78A and 78B may be smaller (or larger) than the slit width W1 of the source electrode exposing slit 74.
  • the slit width W3 of the source finger exposing slits 79 may be smaller (or larger) than the slit width W1 of the source electrode exposing slits 74 .
  • gate trench 90 extends from source electrode portion 42 to source finger 44 in either a first direction (Y direction) or a second direction (X direction). crosses the first gate finger portion 64A or the second gate finger portion 64B.
  • Each embedded gate electrode 96 extends within the gate trench 90 from the source electrode portion 42 to the first gate finger portion 64A (see FIG. 6, for example) or the second gate finger portion 64B.
  • Each field plate electrode 94 extends from a position overlapping the source finger 44 in plan view (first conductive member 110A) to a position overlapping the source electrode portion 42 in plan view (second conductive member 110B). extended.
  • the source electrode exposure slits 74, the first gate finger exposure slits 78A, the second gate finger exposure slits 78B (see FIG. 3), and the source finger exposure slits 79 overlap the active region (semiconductor element region) in plan view. are placed in
  • Semiconductor device 20 includes a passivation layer 70 covering source electrode layer 40 and gate electrode layer 60 .
  • Source electrode layer 40 includes source electrode portion 42 and source fingers 44 .
  • Gate electrode layer 60 includes gate electrode portion 62 and gate fingers 64 .
  • Gate fingers 64 at least partially surround source electrode portion 42 .
  • Source fingers 44 at least partially surround gate electrode layer 60 .
  • the passivation layer 70 includes a source pad opening 72 that exposes the source pad 42A of the source electrode portion 42.
  • the first conductive member 22 is connected to the source pad 42A. In this configuration, passivation layer 70 is stressed by the force applied to passivation layer 70 from first conductive member 22 in contact with the edge of source pad opening 72 .
  • the passivation layer 70 includes source electrode exposure slits 74 that expose a portion of the source pad peripheral portion 42B. Therefore, the stress applied to the passivation layer 70 from the first conductive member 22 connected to the source pad 42A, especially the stress applied to the portion of the passivation layer 70 on the source pad peripheral portion 42B can be relieved by the source electrode exposure slit 74. . Thereby, generation of passivation cracks can be suppressed.
  • the source electrode exposure slit 74 is formed in an annular (closed annular) shape. Thereby, the stress applied to the passivation layer 70 can be effectively relieved over the entire circumference of the source pad peripheral portion 42B.
  • the passivation layer 70 also includes first and second gate finger exposure slits 78A, 78B that expose portions of the gate fingers 64 (first and second gate finger portions 64A, 64B). Therefore, the stress on the passivation layer 70 from the first conductive member 22 connected to the source pad 42A, especially the stress on the portion of the passivation layer 70 over the gate finger 64, is removed by the first and second gate finger exposure slits 78A, 78B. can be mitigated. Thereby, generation of passivation cracks can be suppressed.
  • first and second gate finger exposure slits 78A, 78B are formed over the entire length of the first and second gate finger portions 64A, 64B. Thereby, the stress applied to the passivation layer 70 over the entire length of the first and second gate finger portions 64A, 64B can be effectively relaxed.
  • passivation layer 70 includes source finger exposing slits 79 that expose portions of source fingers 44 . Therefore, the stress applied to the passivation layer 70 from the first conductive member 22 connected to the source pad 42A, especially the stress applied to the portion of the passivation layer 70 above the source finger 44 can be relieved by the source finger exposure slit 79. Thereby, generation of passivation cracks can be suppressed.
  • the source finger exposing slit 79 is formed in an annular (closed annular) shape. That is, the source finger exposure slits 79 are formed over the entire length of the source fingers 44 . Thereby, the stress applied to the passivation layer 70 can be effectively relieved over the entire circumference of the source finger 44 .
  • passivation layer 70 includes source electrode exposure slits 74, first and second gate finger exposure slits 78A and 78B, and source finger exposure slits 79 near stepped spacing region 48. FIG. Thereby, the stress applied to the passivation layer 70 can be relaxed, and the occurrence of passivation cracks can be suppressed.
  • the source electrode exposure slits 74, the first and second gate finger exposure slits 78A and 78B, and the source finger exposure slits 79 are arranged at positions overlapping the semiconductor element region contributing to the operation of the semiconductor element 20 in plan view. there is Therefore, the reliability of the semiconductor element 20 can be improved by suppressing the occurrence of cracks in the portion of the passivation layer 70 that overlaps the semiconductor element region in plan view.
  • the passivation layer 70 includes a source electrode exposure slit 74 that exposes a portion of the source pad peripheral portion 42B (peripheral portion of the source electrode portion 42). Therefore, the stress applied to the passivation layer 70 from the first conductive member 22 connected to the source pad 42A, especially the stress applied to the portion of the passivation layer 70 on the source pad peripheral portion 42B is relieved by the source electrode exposure slit 74. Thereby, generation of passivation cracks can be suppressed.
  • the passivation layer 70 further includes first and second gate finger exposing slits 78A, 78B that expose portions of the gate fingers 64 (first and second gate finger portions 64A, 64B). Gate fingers 64 are arranged to surround source electrode portion 42 . Therefore, the stress on passivation layer 70 from first conductive member 22, particularly the portion of passivation layer 70 over gate finger 64, is further relieved by first and second gate finger exposure slits 78A, 78B. As a result, by forming the source electrode exposure slit 74 and the first and second gate finger exposure slits 78A and 78B, the occurrence of passivation cracks can be further suppressed.
  • the passivation layer 70 further includes source finger exposing slits 79 that expose portions of the source fingers 44 .
  • Source fingers 44 are arranged to surround gate fingers 64 (gate electrode layer 60). Therefore, the stress on the passivation layer 70 from the first conductive member 22 , especially the stress on the portion of the passivation layer 70 over the source finger 44 , is further relieved by the source finger exposure slit 79 .
  • the source electrode exposure slits 74, the first and second gate finger exposure slits 78A and 78B, and the source finger exposure slits 79 the generation of passivation cracks can be further suppressed.
  • the thickness T2 of the passivation layer 70 is smaller than the thickness T1 of the source electrode layer 40 and the thickness T1 of the gate electrode layer 60 . That is, passivation layer 70 is thinner than source electrode layer 40 and gate electrode layer 60 . Thereby, an increase in stress generated in the passivation layer 70 can be suppressed, and the occurrence of passivation cracks can be suppressed.
  • the passivation layer 70 at least partially enters the separation region 48 between the source electrode layer 40 and the gate electrode layer 60 and is formed stepwise at the position of the separation region 48 . Therefore, passivation layer 70 covering source electrode layer 40 and gate electrode layer 60 is not flat.
  • passivation layer 70 includes source electrode exposure slits 74, first and second gate finger exposure slits 78A and 78B, and source finger exposure slits 79 near stepped spacing region 48. FIG. Thereby, the stress applied to the passivation layer 70 can be relaxed, and the occurrence of passivation cracks can be suppressed.
  • the passivation layer 70 includes a first covering portion 71A covering the upper surface of the source electrode layer 40 and the upper surface of the gate electrode layer 60 .
  • Passivation layer 70 also includes a second covering portion 71B that covers the side surface of source electrode layer 40 and the side surface of gate electrode layer 60 at spaced region 48 .
  • the step of passivation layer 70 is formed by first covering portion 71A and second covering portion 71B.
  • Source electrode exposure slits 74, first and second gate finger exposure slits 78A and 78B, and source finger exposure slits 79 are formed in first covering portion 71A (ie, the top surface of passivation layer 70) including source pad opening 72. ing.
  • the stress applied from the first conductive member 22 connected to the source pad 42A to the first covering portion 71A of the passivation layer 70 can be alleviated, and the occurrence of cracks in the first covering portion 71A can be suppressed.
  • the source pad peripheral portion 42B (source electrode portion 42) has an outer shape including corners in plan view (in the example of FIG. 3, a substantially L shape in plan view). Stress is relatively likely to concentrate on the portion of the passivation layer 70 corresponding to the corner of the source pad peripheral portion 42B. Therefore, the stress applied to the passivation layer 70 on the corners of the source pad peripheral portion 42B can be relieved by the source electrode exposure slits 74, thereby suppressing the generation of passivation cracks.
  • the source electrode exposure slit 74 is formed in an annular shape. As a result, stress applied to the passivation layer 70 on the outer periphery of the source pad peripheral portion 42B can be alleviated by the source electrode exposure slits 74, thereby suppressing the occurrence of passivation cracks.
  • the source electrode exposure slit 74 is formed in a closed annular shape. As a result, stress applied to the passivation layer 70 on the entire outer periphery of the source pad peripheral portion 42B can be alleviated by the source electrode exposure slits 74, thereby suppressing the occurrence of passivation cracks.
  • Gate fingers 64 (first and second gate finger portions 64A, 64B) include corners.
  • the portions of passivation layer 70 corresponding to the corners of gate fingers 64 are relatively prone to stress concentrations. Therefore, the stress applied to the passivation layer 70 on the corners of the gate fingers 64 can be relieved by the first and second gate finger exposure slits 78A, 78B, thereby suppressing the occurrence of passivation cracks.
  • the gate electrode layer 60 includes a gate electrode portion 62, and gate fingers 64 (first and second gate finger portions 64A and 64B) are arranged to annularly surround the source electrode portion 42. Extends from 62. First and second gate finger exposing slits 78A, 78B are located on gate finger 64 along the entire length of gate finger 64 (first and second gate finger portions 64A, 64B). As a result, the stress applied to the passivation layer 70 over the entire length of the gate fingers 64 annularly surrounding the source electrode portion 42 is relieved by the first and second gate finger exposure slits 78A and 78B, thereby suppressing the occurrence of passivation cracks. can do.
  • Source fingers 44 include corners. Stress is relatively likely to concentrate on the portions of passivation layer 70 corresponding to the corners of source fingers 44 . Therefore, stress applied to the passivation layer 70 on the corners of the source fingers 44 can be relieved by the source finger exposure slits 79 to suppress the occurrence of passivation cracks.
  • the source finger exposing slit 79 is formed in an annular shape. As a result, stress applied to the passivation layer 70 on the source fingers 44 can be alleviated by the source finger exposure slits 79, thereby suppressing the occurrence of passivation cracks.
  • the source finger exposing slit 79 is formed in a closed annular shape. As a result, stress applied to the passivation layer 70 on the entire circumference of the source finger 44 can be alleviated by the source finger exposure slit 79, thereby suppressing the occurrence of passivation cracks.
  • the slit width W1 of the source electrode exposing slit 74 is the same as the slit width W2 of the first and second gate finger exposing slits 78A and 78B. That is, the source electrode exposing slit 74 exposing the source pad peripheral portion 42B is formed with the same width as the first and second gate finger exposing slits 78A and 78B exposing the gate finger 64. As shown in FIG.
  • the slit width W1 is the same as the slit width W3 of the source finger exposing slits 79, and the source electrode exposing slits 74 are formed with the same width as the source finger exposing slits 79 that expose the source fingers 44.
  • the semiconductor element 20 is a transistor having a split gate structure formed in a semiconductor element region (active region).
  • the source electrode exposure slits 74, the first and second gate finger exposure slits 78A and 78B, and the source finger exposure slits 79 are arranged at positions that overlap the semiconductor element region that contributes to the operation of the transistor (semiconductor element 20) in plan view. ing. Therefore, the reliability of the semiconductor element 20 can be improved by suitably suppressing the occurrence of cracks in the portion of the passivation layer 70 that overlaps the semiconductor element region in plan view.
  • the first conductive member 22 straddles the gate finger 64 (the first gate finger portion 64A in the example of FIG. 3) and the source finger 44 to form the source pad 42A (the source electrode portion 42) and the first conductive terminal. 14 are electrically connected.
  • the portion of the gate finger 64 (the first portion 64A1 in the example of FIG. 3) and the portion of the source finger 44 (the first portion 44A in the example of FIG. 3) that overlap the first conductive member 22 in plan view ) is relatively easy to concentrate stress.
  • First gate finger exposure slit 78A and source finger exposure slit 79 expose these portions of gate finger 64 and source finger 44, respectively. Therefore, the stress applied to the passivation layer 70 can be relaxed to suppress the occurrence of passivation cracks.
  • the first conductive member 22 is a bridge-shaped member called a clip.
  • the passivation layer 70 By using the passivation layer 70 according to the present disclosure, the stress applied to the passivation layer 70 can be reduced in the semiconductor device 10 using such a clip (first conductive member 22), and the occurrence of passivation cracks can be suppressed. .
  • FIG. 8 is a schematic plan view of an exemplary semiconductor device 20 according to a modification.
  • source electrode layer 40 may not include source fingers 44 (see FIGS. 3 and 4). In this case, the source electrode layer 40 also does not have the connecting portion 46 . That is, in FIG. 8, the source electrode layer 40 may include only the source electrode portion 42 (the source pad 42A and the source pad peripheral portion 42B).
  • the gate electrode layer 60 may include gate fingers 64 annularly connected to the gate electrode portion 62 (gate pad 62A).
  • passivation layer 70 may include gate finger exposing slits 78 that expose portions of gate fingers 64 along the entire length of gate fingers 64 .
  • FIG. 9 is a schematic enlarged plan view of the semiconductor element 20 surrounded by the two-dot chain line F9 shown in FIG.
  • FIG. 10 is a schematic cross-sectional view taken along line F10-F10 shown in FIG.
  • semiconductor device 20 of FIG. 8, which does not include source finger 44 does not have first field plate contact 106A (see FIG. 4) in first peripheral trench portion 92A.
  • a second field plate contact 106B is provided in the second peripheral trench portion 92B.
  • field plate electrode 94 may be connected to source electrode layer 40 only through second conductive member 110B, as shown in FIG.
  • Passivation layer 70 may include source pad openings 72 , source electrode exposure slits 74 , and gate finger exposure slits 78 . Even with such a modified configuration, advantages similar to those of the above-described embodiment described with reference to FIGS. 3 to 7 can be obtained.
  • the semiconductor device 10 is not limited to a package having a lead frame structure, and may have another package structure.
  • the semiconductor element 20 is not limited to the transistor described above.
  • the source electrode (source electrode layer 40) is just an example of the first drive electrode
  • the drain electrode (drain electrode layer 50) is just an example of the second drive electrode
  • the gate electrode (gate electrode layer 60) is just an example of the control electrode. This is just one example.
  • Semiconductor device 20 may be configured as any transistor that includes a first drive electrode, a second drive electrode, and a control electrode.
  • the semiconductor element 20 is not limited to a switching element such as a transistor.
  • a semiconductor element including a first wiring portion, a second wiring portion spaced apart from the first wiring portion and at least partially surrounding the first wiring portion, and a passivation layer covering the first wiring portion and the second wiring portion. If so, the structure of the present disclosure can be applied to such a semiconductor device. In this case, according to the structure of the present disclosure, by forming a first slit that exposes a portion of the first wiring portion and a second slit that exposes a portion of the second wiring portion, the occurrence of passivation cracks is suppressed. can do.
  • the conductive member used in the structure of the present disclosure is not limited to a clip (a conductive member having a bridge shape).
  • wires may be used instead of the first conductive members 22 to connect the semiconductor element 20 to the first conductive terminals 14 .
  • wires may be used instead of second conductive members 24 to connect semiconductor device 20 to second conductive terminals 16 .
  • the conductive member may be a wire. That is, if the passivation layer 70 has steps, passivation cracks due to stress may occur.
  • a passivation layer 70 according to the present disclosure can also be employed when the conductive member is a wire.
  • the passivation layer 70 may not have source finger exposing slits 79 that expose portions of the source fingers 44 . That is, passivation layer 70 may completely cover source fingers 44 . In this case also, cracks in the passivation layer 70 can be suppressed by the source electrode exposure slits 74, the first gate finger exposure slits 78A, and the second gate finger exposure slits 78B.
  • the passivation layer 70 may not have the first and second gate finger exposing slits 78A, 78B that expose portions of the gate fingers 64; That is, passivation layer 70 may completely cover gate fingers 64 . Also in this case, cracks in the passivation layer 70 can be suppressed by the source electrode exposure slits 74 and the source finger exposure slits 79 .
  • first and second gate finger exposing slits 78A, 78B may be omitted.
  • the source electrode exposure slit 74 is not limited to a closed annular shape, and may be formed in an open annular shape.
  • the source electrode exposure slit 74 may be discontinuous in the portion adjacent to the connection portion 46 of the source electrode layer 40 or other portion.
  • the source electrode exposure slit 74 is not limited to an annular shape.
  • the source electrode exposure slits 74 include six slit portions locally formed in portions of the passivation layer 70 corresponding to the corners (six corners in the example of FIG. 3) of the source pad peripheral portion 42B. can be anything. That is, the source electrode exposing slit 74 may expose at least the corners of the outer peripheral portion of the source electrode portion 42 . In this case, each slit portion may have, for example, an L-shape. Stress is relatively likely to concentrate on the portions of the passivation layer 70 corresponding to the corners of the outer peripheral portion of the source electrode portion 42 . Therefore, the configuration of this modified example can also suppress the occurrence of passivation cracks.
  • the first gate finger exposing slits 78A may be formed only in the portions of the passivation layer 70 corresponding to the corners of the first gate finger portions 64A.
  • the first gate finger exposure slit 78A may locally expose only the connecting portion between the first portion 64A1 and the second portion 64A2 of the first gate finger portion 64A. Stress is relatively likely to concentrate on the portions of the passivation layer 70 corresponding to the corners of the first gate finger portions 64A. Therefore, the configuration of this modified example can also suppress the occurrence of passivation cracks.
  • the second gate finger exposing slits 78B may be formed only in the portions of the passivation layer 70 corresponding to the corners of the second gate finger portions 64B.
  • the second gate finger exposure slit 78B may locally expose only the connecting portion between the first portion 64B1 and the second portion 64B2 of the second gate finger portion 64B. Stress is relatively likely to concentrate on the portions of the passivation layer 70 corresponding to the corners of the second gate finger portions 64B. Therefore, the configuration of this modified example can also suppress the occurrence of passivation cracks.
  • the source finger exposing slit 79 is not limited to a closed annular shape, and may be formed in an open annular shape.
  • the source finger exposing slits 79 may be discontinuous in portions of the source electrode layer 40 adjacent to the connecting portions 46 or other portions.
  • source finger exposure slits 79 may include four slit portions formed locally in portions of passivation layer 70 corresponding to four corners of source fingers 44 . That is, the source finger exposing slits 79 may expose at least the corners of the source fingers 44 . In this case, each slit portion may have, for example, an L-shape. Stress is relatively likely to concentrate on the portions of passivation layer 70 corresponding to the corners of source fingers 44 . Therefore, the configuration of this modified example can also suppress the occurrence of passivation cracks.
  • the source electrode portion 42 (outer shape of the source pad peripheral portion 42B) and the source pad 42A are not limited to a substantially L-shape in plan view, and may have an outer shape including corners in plan view. Therefore, the first end portion 22F of the first conductive member 22 is not limited to a substantially L-shape in plan view, and may have an outer shape including corners in plan view in accordance with the shape of the source pad 42A. .
  • ⁇ as used in this disclosure includes the meanings of “on” and “above” unless the context clearly indicates otherwise.
  • the phrase “a first layer is formed over a second layer” means that in some embodiments the first layer may be disposed directly on the second layer in contact with the second layer, but in other implementations The configuration contemplates that the first layer may be positioned above the second layer without contacting the second layer. That is, the term “on” does not exclude structures in which other layers are formed between the first and second layers.
  • the Z-axis direction used in the present disclosure does not necessarily have to be the vertical direction, nor does it have to completely match the vertical direction.
  • various structures according to the present disclosure e.g., the structure shown in FIG. 1 are configured such that the Z-axis "top” and “bottom” described herein are the vertical “top” and “bottom” It is not limited to one thing.
  • the X-axis direction may be vertical, or the Y-axis direction may be vertical.
  • the semiconductor element (20) is a first wiring portion (42) to which the conductive member (22) is connected; a second wiring portion (60) spaced apart from the first wiring portion (42) and at least partially surrounding the first wiring portion (42); a passivation layer (70) covering the first wiring portion (42) and the second wiring portion (60); including
  • the passivation layer (70) comprises: a first opening (72) exposing a portion of the first wiring portion (42) as a connection region (42A) of the conductive member (22); a first slit (74) located between the first opening (72) and the second wiring part (60) and exposing a part of the first wiring part (42); a second slit (78; 78A; 78B) exposing a part of the second wiring part (60);
  • a semiconductor device (10) comprising:
  • the thickness (T2) of the passivation layer (70) is smaller than the thickness (T1) of the first wiring portion (42) and the thickness (T1) of the second wiring portion (60) A semiconductor device (10) according to claim.
  • the passivation layer (70) at least partially penetrates the spacing region (48) between the first wiring portion (42) and the second wiring portion (60), and the spacing region (48) is The semiconductor device (10) according to appendix A1 or A2, which is stepped at positions.
  • the first wiring portion (42) includes a first surface and a second surface that is continuous with the first surface of the first wiring portion and defines the separation region (48)
  • the second wiring portion (60) includes a first surface and a second surface that is continuous with the first surface of the second wiring portion and defines the separation region (48)
  • the passivation layer (70) comprises: a first covering portion (71A) covering the first surface of the first wiring portion (42) and the first surface of the second wiring portion (60); a second covering portion (71B) located in the spaced region (48) and covering the second surface of the first wiring portion (42) and the second surface of the second wiring portion (60);
  • the passivation layer (70) includes a step formed by the first covering portion (71A) and the second covering portion (71B),
  • the first wiring part (42) is a source pad (42A) exposed as the connection region from the first opening (72); a source pad peripheral portion (42B) located around the source pad (42A) and forming an outer peripheral portion of the first wiring portion (42);
  • the semiconductor device (10) according to any one of Appendixes A1 to A4, wherein the first slit (74) is located on the source pad peripheral portion (42B).
  • the source pad peripheral portion (42B) has an outer shape including corners in plan view, The semiconductor device (10) according to Appendix A5, wherein the first slit (74) is located on the corner of the source pad periphery (42B).
  • Appendix A7 The semiconductor device (10) according to any one of Appendices A1 to A6, wherein the first slit (74) is annular.
  • Appendix A8 The semiconductor device (10) according to Appendix A7, wherein the first slit (74) is formed in a closed ring shape.
  • said second wiring portion (60) includes a gate finger (64) spaced from said first wiring portion (42) and extending along said first wiring portion (42);
  • the semiconductor device (10) according to any one of the appendices A1-A8, wherein said second slit (78A; 78B) is located above said gate finger (64).
  • said gate finger (64) includes a corner;
  • the second wiring portion (60) further includes a gate electrode portion (62),
  • the gate finger (64) extends from the gate electrode portion (62) so as to annularly surround the first wiring portion (42),
  • the semiconductor device (10) according to Appendix A9 or A10, wherein the second slit (78A; 78B) is located on the gate finger (64) over the entire length of the gate finger (64).
  • the semiconductor element (20) further includes a third wiring portion (44) spaced apart from the second wiring portion (60) and at least partially surrounding the second wiring portion (60),
  • the passivation layer (70) further covers the third wiring portion (44),
  • the third wiring portion (44) includes a source finger (44) spaced from the second wiring portion (60) and extending along the second wiring portion (42);
  • said source finger (44) includes a corner;
  • the source finger (44) surrounds the second wiring portion (60) in an annular shape,
  • the semiconductor device (10) according to Appendix A13 or A14, wherein the third slit (79) is annular.
  • the semiconductor element (20) is a transistor having a split gate structure formed in a semiconductor element region, The semiconductor according to any one of Appendices A1 to A17, wherein the first slit (74) and the second slit (78A; 78B) are arranged at positions overlapping with the semiconductor element region in plan view.
  • Appendix A19 further comprising a conductive terminal (14) positioned adjacent to the semiconductor element (20);
  • the conductive member (22) connects the first wiring part (42) and the conductive terminal (14) across the second wiring part (60),
  • the second slit (78A; 78B) exposes a portion of the second wiring portion (60) overlapping the conductive member (22) in plan view.
  • a semiconductor device (10) according to claim.
  • the conductive member (22) has a flat plate-like first end and a second end, and an intermediate portion positioned between the first end and the second end and bent stepwise.
  • the semiconductor device (10) according to any one of Appendices A1 to A19, which is a clip having a bridge shape.
  • the semiconductor element (20) is a first wiring portion (42) to which the conductive member (22) is connected; a second wiring portion (60) spaced apart from the first wiring portion (42) and at least partially surrounding the first wiring portion (42); a third wiring portion (44) spaced apart from the second wiring portion (60) and at least partially surrounding the second wiring portion (60); a passivation layer (70) covering the first wiring portion (42), the second wiring portion (60), and the third wiring portion (44); including
  • the passivation layer (70) comprises: a first opening (72) exposing a portion of the first wiring portion (42) as a connection region (42A) of the conductive member (22); an inner peripheral slit (74) located between the first opening (72) and the second wiring part (60) and exposing a part of the first wiring part (42); at least one outer peripheral slit (78; 78A; 78B; 79) exposing at least one of a portion of the second wiring portion
  • the passivation layer (70) comprises: a first opening (72) exposing a part of the first wiring part (42); a first slit (74) located between the first opening (72) and the second wiring part (60) and exposing a part of the first wiring part (42); a second slit (78; 78A; 78B) exposing a part of the second wiring part (60);
  • a semiconductor device (20) comprising:
  • SYMBOLS 10 Semiconductor device 12... Conductive plate 14... First conductive terminal 16... Second conductive terminal 20... Semiconductor element 22... First conductive member 24... Second conductive member 40... Source electrode layer 42... Source electrode portion (first wiring part) 42A... source pad (connection area) 42B... Source pad peripheral portion 44... Source finger 48... Spacing region 60... Gate electrode layer (second wiring portion) 62 Gate electrode portion 62A Gate pad 64 Gate finger 64A First gate finger portion 64B Second gate finger portion 70 Passivation layer 71A First covering portion 71B Second covering portion 71C Third covering portion 72 ... source pad opening (first opening) 74 ... Source electrode exposure slit (first slit) 76... Gate pad opening 78...
  • Gate finger exposing slit 78A First gate finger exposing slit (second slit) 78B. Second gate finger exposure slit (second slit) 79 ... Source finger exposure slit (third slit) T1, T2...Thickness W1, W2, W3...Width (slit width)

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Abstract

半導体装置は、半導体素子（２０）と導電部材とを備える。半導体素子（２０）は、導電部材が接続されるソース電極部（４２）と、ソース電極部（４２）から離間するとともにソース電極部（４２）を少なくとも部分的に囲むゲート電極層（６０）と、ソース電極部（４２）およびゲート電極層（６０）を覆うパッシベーション層（７０）とを含む。パッシベーション層（７０）は、ソース電極部（４２）の一部を導電部材の接続領域として露出させるソースパッド開口（７２）と、ソースパッド開口（７２）とゲート電極層（６０）との間に位置しソース電極部（４２）の一部を露出させるソース電極露出スリット（７４）と、ゲート電極層（６０）の一部を露出させる第１および第２ゲートフィンガー露出スリット（７８Ａ，７８Ｂ）とを含む。

Description

半導体装置
　本開示は、半導体装置に関する。
　トランジスタ等の半導体素子は、半導体素子を保護するパッシベーション層（またはパッシベーション膜）を備えている。特許文献１は、トランジスタの表面電極膜を被覆するパッシベーション膜を備えた半導体装置を開示している。
特開２０２０－１３６４７２号公報
　パッシベーション層に応力がかかると、パッシベーション層にクラックが発生し得る。特に配線部の段差が存在する箇所には応力が集中してクラックが比較的発生し易い。このようなパッシベーションクラックは、半導体素子領域への例えば水分または樹脂の可動イオン等の侵入による素子特性の変動を招き得る。
　本開示の一態様による半導体装置は、半導体素子と導電部材を備える。前記半導体素子は、前記導電部材が接続される第１配線部と、前記第１配線部から離間するとともに前記第１配線部を少なくとも部分的に囲む第２配線部と、前記第１配線部および前記第２配線部を覆うパッシベーション層とを含む。前記パッシベーション層は、前記第１配線部の一部を前記導電部材の接続領域として露出させる第１開口と、前記第１開口と前記第２配線部との間に位置し、前記第１配線部の一部を露出させる第１スリットと、前記第２配線部の一部を露出させる第２スリットとを含む。
　本開示の半導体装置によれば、パッシベーションクラックの発生を抑制することができる。
図１は、一実施形態に係る例示的な半導体装置の概略斜視図である。 図２は、導電部材を取り外した状態の半導体装置の概略平面図である。 図３は、例示的な半導体素子の概略平面図である。 図４は、図３に示す二点鎖線で囲まれた部分の半導体素子の概略拡大平面図である。 図５は、図４に示すＦ５－Ｆ５線に沿った半導体素子の概略断面図である。 図６は、図４に示すＦ６－Ｆ６線に沿った半導体素子の概略断面図である。 図７は、図６の部分拡大断面図である。 図８は、変更例に係る例示的な半導体素子の概略平面図である。 図９は、図８に示す二点鎖線で囲まれた部分の半導体素子の概略拡大平面図である。 図１０は、図９に示すＦ１０－Ｆ１０線に沿った概略断面図である。
　以下、添付図面を参照して本開示による半導体装置のいくつかの実施形態を説明する。なお、図面に示される構成要素は、分かり易さおよび明瞭化のために部分的に拡大されている場合があり、必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
　以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
　なお、本開示において使用される「平面視」という用語は、明示的に別段の記載がない限り、互いに直交するＸＹＺ軸（例えば図１参照）のＺ方向に対象物（半導体装置または構成部材）を視ることをいう。
　図１は、一実施形態に係る例示的な半導体装置１０の概略斜視図である。図１に示されるように、半導体装置１０は、例えば直方体状を有している。半導体装置１０は、例えば平面視矩形状であってよい。半導体装置１０のサイズは特に限定されない。
　半導体装置１０は、例えばリードフレーム構造を有するものであってよい。図１の例では、半導体装置１０は、導電板１２と、第１導電端子１４と、第２導電端子１６と、半導体素子２０とを含む。半導体素子２０は、導電板１２に実装されている。また、図１の例では、半導体装置１０は、半導体素子２０を第１導電端子１４に接続する第１導電部材２２と、半導体素子２０を第２導電端子１６に接続する第２導電部材２４とを含む。半導体装置１０は、半導体素子２０を封止する封止部材２６を含む。
　半導体素子２０は、導電性接合材１８により導電板１２に接合されている。導電性接合材１８には、例えば、はんだまたは導電性ペーストを用いることができる。はんだは、例えば錫（Ｓｎ）－銀（Ａｇ）－銅（Ｃｕ）系等の鉛（Ｐｂ）フリーはんだであってもよいし、または例えばＳｎ－Ｐｂ－Ａｇ系等の鉛含有はんだであってもよい。導電性ペーストの一例はＡｇペーストである。導電板１２、第１および第２導電端子１４，１６、ならびに第１および第２導電部材２２，２４は、例えば、Ｃｕまたはアルミニウム（Ａｌ）等の金属材料で形成されている。
　半導体装置１０は、例えば表面実装型のパッケージとすることができる。詳細な図示は省略するが、導電板１２ならびに第１および第２導電端子１４，１６は各々、封止部材２６から半導体装置１０の裏面に部分的に露出する外部接続面を有している。これら導電板１２ならびに第１および第２導電端子１４，１６の外部接続面は、半導体装置１０が図示しない実装基板に実装された際に実装基板に電気的に接続される。
　導電板１２ならびに第１および第２導電端子１４，１６は、任意の形状（外形）および厚さを有し得る。なお、厚さとは、Ｚ方向の寸法（長さ）のことを言う。図１の例では、導電板１２ならびに第１および第２導電端子１４，１６は各々平板状であり、第１および第２導電端子１４，１６は、導電板１２の一辺（図１ではＸ方向に沿った辺）に隣接して配置されている。
　導電板１２は、導電性接合材１８を介して半導体素子２０が接合される接合面１２Ｓを含む。第１導電端子１４は、図示しない導電性接合材（例えば、はんだ等）を介して第１導電部材２２が接合される接合面１４Ｓを含む。同様に、第２導電端子１６は、図示しない導電性接合材（例えば、はんだ等）を介して第２導電部材２４が接合される接合面１６Ｓを含む。
　第１および第２導電端子１４，１６の接合面１４Ｓ，１６Ｓは、Ｚ方向において導電板１２の接合面１２Ｓよりも高い位置に（すなわちより上方に）設けられてもよい。例えば、第１および第２導電端子１４，１６は、導電板１２よりも少なくとも部分的に厚く形成されてもよい。この構成では、半導体素子２０と第１導電端子１４とを接続する第１導電部材２２の長さ（接続距離）および半導体素子２０と第２導電端子１６とを接続する第２導電部材２４の長さ（接続距離）を短くすることができる。
　第１および第２導電部材２２，２４は、任意の形状（外形）および厚さを有し得る。図１の例では、第１および第２導電部材２２，２４は各々、ブリッジ形状を有している。第１および第２導電部材２２，２４等のようなブリッジ形状を有する導電部材はクリップとも呼ばれ得る。例えば、Ｃｕで形成されたクリップはＣｕクリップと呼ばれ得る。
　第１導電部材２２は、第１端部２２Ｆと、第２端部２２Ｒと、それら第１端部２２Ｆと第２端部２２Ｒとの間に位置する中間部２２Ｍとを含む。第１端部２２Ｆは、平板部である。図１の例では、第１端部２２Ｆは平面視略Ｌ字形状の外形形状を有する平板部であり、図示しない導電性接合材（例えば、はんだ等）により半導体素子２０に接合されている。第２端部２２Ｒは、平板部である。図１の例では、第２端部２２Ｒは平面視矩形状の平板部であり、第１導電端子１４の接合面１４Ｓに図示しない導電性接合材により接合されている。中間部２２Ｍは段状に屈曲されており、第１端部２２Ｆと第２端部２２Ｒとをブリッジ形状に接続する。
　同様に、第２導電部材２４は、第１端部２４Ｆと、第２端部２４Ｒと、それら第１端部２４Ｆと第２端部２４Ｒとの間に位置する中間部２４Ｍとを含む。第１端部２４Ｆは、平板部である。図１の例では、第１端部２４Ｆは平面視矩形状の平板部であり、図示しない導電性接合材（例えば、はんだ等）によって半導体素子２０に接合されている。第２端部２４Ｒは、平板部である。図１の例では、第２端部２４Ｒは平面視矩形状の平板部であり、第２導電端子１６の接合面１６Ｓに図示しない導電性接合材により接合されている。平面視において、第２端部２４Ｒは、第１端部２４Ｆよりも大きなサイズで形成されてよい。中間部２４Ｍは段状に屈曲されており、第１端部２４Ｆと第２端部２４Ｒとをブリッジ形状に接続する。
　封止部材２６は、半導体装置１０のパッケージ外形を画定し得る。封止部材２６は、半導体素子２０とともに、導電板１２、第１導電端子１４の一部、第２導電端子１６の一部、第１導電部材２２、および第２導電部材２４を封止する。封止部材２６は、例えば黒色のエポキシ樹脂等の絶縁性樹脂材料によって形成されている。
　半導体素子２０は、トランジスタ等のスイッチング素子であってよい。例えば、半導体素子２０は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であってよい。ただし、半導体素子２０は、ＭＩＳＦＥＴに限定されず、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）または他のトランジスタであってもよい。
　次に、図２～図７を参照して、半導体素子２０の一構成例を説明する。
　図２は、第１および第２導電部材２２，２４を取り外した状態の半導体装置１０の概略平面図である。図３は、半導体素子２０の概略平面図である。なお、図示の複雑化を避けるため、図２では、図３の半導体素子２０の平面図を簡略化して示している。
　図４は、図３に示す二点鎖線Ｆ４で囲まれた部分の半導体素子２０の概略拡大平面図である。図５は、図４に示すＦ５－Ｆ５線に沿った概略断面図であり、図６は、図４に示すＦ６－Ｆ６線に沿った概略断面図である。図７は、図６の部分拡大断面図である。
　一例では、半導体素子２０は、スプリットゲート構造を有するトランジスタとして構成されている。図３に示されるように、半導体素子２０は平面視矩形状であり、半導体素子２０の外縁を画定する第１～第４の辺２０Ａ，２０Ｂ，２０Ｃ，２０Ｄを含む。第１および第２の辺２０Ａ，２０Ｂは、平面視において第１方向（Ｙ方向）に延在している。第３および第４の辺２０Ｃ，２０Ｄは、平面視において第１方向と直交する第２方向（Ｘ方向）に延在している。なお、以下の説明では、Ｙ方向を第１方向、Ｘ方向を第２方向という場合がある。
　図３の例では、第１および第２の辺２０Ａ，２０Ｂは同じ長さであり、第３および第４の辺２０Ｃ，２０Ｄは同じ長さである。第３および第４の辺２０Ｃ，２０Ｄは、第１および第２の辺２０Ａ，２０Ｂよりも短い。ただし、別の例において、第３および第４の辺２０Ｃ，２０Ｄは、第１および第２の辺２０Ａ，２０Ｂと同じ長さであってもよいし、あるいは、第１および第２の辺２０Ａ，２０Ｂより長くてもよい。
　図５および図６に示されるように、半導体素子２０は、半導体基板３２と、半導体層３４と、絶縁層３６とを含む。半導体基板３２は、例えばシリコン（Ｓｉ）基板である。半導体基板３２は、第１～第４の辺２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ（図３参照）に対応する４辺を含む平面視矩形状の基板である。半導体基板３２は、第１面３２Ａ（図５および図６では上面）と、第１面３２Ａとは反対側に位置する第２面３２Ｂ（図５および図６では下面）とを含む。
　半導体層３４は、半導体基板３２の第１面３２Ａ上に設けられている。半導体層３４は、第１面３４Ａ（図５および図６では上面）と、第１面３４Ａとは反対側に位置する第２面３４Ｂ（図５および図６では下面）とを含む。図５および図６の例では、半導体層３４の第２面３４Ｂは、半導体基板３２の第１面３２Ａに接している。半導体層３４の第２面３４Ｂは、例えば、半導体基板３２の第１面３２Ａの全面を覆うように形成されている。半導体層３４は、例えばＳｉエピタキシャル層により形成され得る。
　絶縁層３６は、半導体層３４の第１面３４Ａ上に設けられている。図５および図６の例では、絶縁層３６は単一層で示されているが、複数層を含み得る。例えば、絶縁層３６は、酸化シリコン（ＳｉＯ２）層および窒化シリコン（ＳｉＮ）層の少なくとも１つを含み得る。あるいは、例えば、絶縁層３６は、不純物を含まないＵＳＧ（Undoped Silicate Glass）層と、ＵＳＧ層を覆いホウ素およびリンの不純物を含むＢＰＳＧ（Boron-Phosphorus Silicate Glass）層との２層構造を有していてもよい。絶縁層３６は、層間絶縁膜（Inter-layer dielectric：ＩＬＤ）とも呼ばれる。
　図３、図５、および図６に示されるように、半導体素子２０は、ソース電極層４０と、ドレイン電極層５０と、ゲート電極層６０と、パッシベーション層７０とを含む。ソース電極層４０とゲート電極層６０は、絶縁層３６上に設けられている。ドレイン電極層５０は、半導体基板３２の第２面３２Ｂ上に設けられている。ドレイン電極層５０は、半導体基板３２の第２面３２Ｂの全面を覆うように形成されてよい。
　パッシベーション層７０は、ソース電極層４０およびゲート電極層６０を覆っている。図３の例では、パッシベーション層７０は、半導体基板３２（半導体素子２０）と平面視で同じ形状を有している。パッシベーション層７０は、ソース電極層４０を部分的に露出させるとともにゲート電極層６０を部分的に露出させるように形成されている。なお、図３では、理解を容易にするために、ソース電極層４０を右上がり斜線のハッチングで示すとともに、ゲート電極層６０を左上がり斜線のハッチングで示している。また、パッシベーション層７０から露出したソース電極層４０およびゲート電極層６０の部分を実線で示し、パッシベーション層７０によって覆われたソース電極層４０およびゲート電極層６０の部分を破線で示している。
　図３に示されるように、ソース電極層４０は、ソース電極部４２と、ソースフィンガー４４と、接続部４６とを含み得る。ソースフィンガー４４は、接続部４６によってソース電極部４２に接続されている。ソース電極部４２とソースフィンガー４４とは、接続部４６に連続して一体的に形成されている。
　ソース電極部４２は、半導体素子２０のアクティブ領域を覆うように形成され得る。図３の例では、ソース電極部４２は、平面視において、例えば略Ｌ字形状を有している。なお、アクティブ領域は、トランジスタ（半導体素子２０）の動作に寄与するトランジスタ構造が主に配置されている半導体素子領域であるが、アクティブ領域の全体がトランジスタ構造である必要はない。例えば、アクティブ領域の一部にトランジスタ構造以外の構造が配置されてもよいし、あるいは、アクティブ領域の外側にもトランジスタ構造の一部が配置されてもよい。
　ソース電極部４２は、ソースパッド４２Ａと、ソースパッド４２Ａの周辺に位置しソース電極部４２の外周部分を形成するソースパッド周辺部４２Ｂとを含む。ソースパッド周辺部４２Ｂは、ソースパッド４２Ａに連続して一体的に形成されている。ソース電極部４２は、第１配線部に対応する。ソースパッド４２Ａは、接続領域に対応する。
　ソースパッド４２Ａは、例えば平面視において略Ｌ字形状を有しており、ソース電極部４２よりも一回り小さいサイズを有している。パッシベーション層７０は、ソース電極部４２のソースパッド４２Ａを露出させるソースパッド開口７２を含む。ソースパッド開口７２は、第１開口に対応する。
　ソースパッド開口７２から露出したソースパッド４２Ａには、上述した第１導電部材２２の第１端部２２Ｆ（図１参照）が接合される。したがって、ソースパッド４２Ａ（ソースパッド開口７２）は、平面視において第１導電部材２２の第１端部２２Ｆと同じ大きさか、またはそれよりも僅かに大きく形成されている。
　パッシベーション層７０は、ソースパッド周辺部４２Ｂの一部を露出させるソース電極露出スリット７４を含む。ソース電極露出スリット７４は、第１スリットに対応する。
　ソース電極露出スリット７４は、ソースパッド周辺部４２Ｂと平面視で重なるパッシベーション層７０の部分に環状に形成され得る。図３の例では、ソース電極露出スリット７４は閉じた環状に形成されている。したがって、ソース電極露出スリット７４は、ソースパッド周辺部４２Ｂ（ソース電極部４２の外周部分）の全周に亘って形成されている。すなわち、ソース電極露出スリット７４は、ソースパッド周辺部４２Ｂの全周に亘ってソースパッド周辺部４２Ｂの一部を露出させている。
　なお、本開示において使用される「環状」という用語は、端のない連続的な形状すなわちループを形成する任意の構造のみならず、例えばＣ字形状等のような切れ目（ギャップ）を有する概してループ形状の構造も指す。したがって、明示的に「閉じた環状」という場合は、端のない連続的な形状すなわちループを形成する任意の構造を指す一方、明示的に「開いた環状」という場合は、切れ目を有する概してループ形状の構造を指す。このような「環状」の形状には、楕円形だけでなく、直角の角部または丸みのある角部を有する複数の角部を含む任意の形状が含まれ得る。
　ゲート電極層６０は、ソース電極部４２から離間するとともに、ソース電極部４２を少なくとも部分的に囲むように設けられている。ゲート電極層６０は、第２配線部に対応する。図３の例では、ゲート電極層６０とソース電極層４０との間に離間領域４８が形成されている。離間領域４８は、平面視においてゲート電極層６０の全周を囲む環状（閉じた環状）に形成され得る。この離間領域４８には電極層は形成されておらず、パッシベーション層７０が少なくとも部分的に入り込んでいる（図６参照）。したがって、ゲート電極層６０とソース電極層４０とは、パッシベーション層７０によって互いに絶縁されている。なお、ゲート電極層６０とソース電極層４０との間の離間距離は、例えば耐圧等を考慮して適宜決定され得る。
　ゲート電極層６０は、ゲート電極部６２と、ゲートフィンガー６４とを含み得る。図３の例では、ゲート電極部６２は、平面視矩形状を有している。ゲートフィンガー６４は、ソース電極部４２から離間するとともに、ソース電極部４２に沿って延在している。ゲートフィンガー６４は、ソース電極部４２の周囲を環状に囲むようにゲート電極部６２から延在している。図３の例では、ゲートフィンガー６４は、ゲート電極部６２から延在する第１および第２ゲートフィンガー部６４Ａ，６４Ｂを含む。第１および第２ゲートフィンガー部６４Ａ，６４Ｂは、ゲート電極部６２に連続して一体的に形成されている。
　ゲート電極部６２は、ゲートパッド６２Ａを含む。図３の例では、ゲートパッド６２Ａは、平面視矩形状を有している。ゲートパッド６２Ａは、ゲート電極部６２よりも一回り小さいサイズを有している。パッシベーション層７０は、ゲート電極部６２のゲートパッド６２Ａを露出させるゲートパッド開口７６を含む。
　ゲートパッド開口７６から露出したゲートパッド６２Ａには、上述した第２導電部材２４の第１端部２４Ｆ（図１参照）が接合される。したがって、ゲートパッド６２Ａ（ゲートパッド開口７６）は、平面視において第２導電部材２４の第１端部２４Ｆと同じ大きさか、またはそれよりも僅かに大きく形成されている。
　ゲート電極部６２と第１および第２ゲートフィンガー部６４Ａ，６４Ｂは、ソース電極層４０の接続部４６の領域を除いてソース電極部４２の周辺を囲んでいる。したがって、ゲート電極層６０は開いた環状に形成されている。
　図３の例では、第１ゲートフィンガー部６４Ａは、第１の辺２０Ａ（図３において左辺）に沿ってゲート電極部６２から直線状に延在する第１部分６４Ａ１と、第３の辺２０Ｃ（図３において上辺）に沿って第１部分６４Ａ１から直線状に延在する第２部分６４Ａ２とを含む。したがって、第１ゲートフィンガー部６４Ａは、平面視においてＬ字形状を有している。
　第２ゲートフィンガー部６４Ｂは、第４の辺２０Ｄ（図３において下辺）に沿ってゲート電極部６２から直線状に延在する第１部分６４Ｂ１と、第２の辺２０Ｂ（図３において右辺）に沿って第１部分６４Ｂ１から直線状に延在する第２部分６４Ｂ２とを含む。したがって、第２ゲートフィンガー部６４Ｂは、平面視においてＬ字形状を有している。
　第１ゲートフィンガー部６４Ａの第２部分６４Ａ２の先端は、ソース電極層４０の接続部４６に対応する開放領域を隔てて、第２ゲートフィンガー部６４Ｂの第２部分６４Ｂ２の先端と対向している。したがって、第１ゲートフィンガー部６４Ａとゲート電極部６２と第２ゲートフィンガー部６４Ｂとは互いに連続して環状に形成されているが、ゲート電極層６０は全体として、開いた環状に形成されている。
　パッシベーション層７０は、第１ゲートフィンガー部６４Ａの一部を露出させる第１ゲートフィンガー露出スリット７８Ａと、第２ゲートフィンガー部６４Ｂの一部を露出させる第２ゲートフィンガー露出スリット７８Ｂとを含む。第１および第２ゲートフィンガー露出スリット７８Ａ，７８Ｂは各々、第２スリットに対応する。
　第１ゲートフィンガー露出スリット７８Ａは、第１ゲートフィンガー部６４Ａと平面視で重なるパッシベーション層７０の部分にＬ字形状に形成され得る。図３の例では、第１ゲートフィンガー露出スリット７８Ａは、第１ゲートフィンガー部６４Ａの第１部分６４Ａ１上に直線状に延在する第１スリット部分７８Ａ１と、第１ゲートフィンガー部６４Ａの第２部分６４Ａ２上に直線状に延在する第２スリット部分７８Ａ２とを含む。
　例えば、第１スリット部分７８Ａ１は、第１ゲートフィンガー部６４Ａの第１部分６４Ａ１の全長に亘って、その第１部分６４Ａ１の中央付近を露出させている。同様に、第２スリット部分７８Ａ２は、第１ゲートフィンガー部６４Ａの第２部分６４Ａ２の全長に亘って、その第２部分６４Ａ２の中央付近を露出させている。第１スリット部分７８Ａ１は、第２スリット部分７８Ａ２に連続している。第１スリット部分７８Ａ１と第２スリット部分７８Ａ２との接続部分は、第１ゲートフィンガー部６４Ａの角部上に位置している。このように、第１スリット部分７８Ａ１と第２スリット部分７８Ａ２とによって、第１ゲートフィンガー露出スリット７８Ａは、第１ゲートフィンガー部６４Ａと同様にＬ字形状に形成されている。
　なお、本開示において使用される「全長」という用語は、部材の一端から他端までの長さに完全に等しい場合だけでなく、部材の一端から他端までの長さよりも僅かに短い（すなわち実質的に同じ）場合も含む。
　第２ゲートフィンガー露出スリット７８Ｂは、第２ゲートフィンガー部６４Ｂと平面視で重なるパッシベーション層７０の部分にＬ字形状に形成され得る。図３の例では、第２ゲートフィンガー露出スリット７８Ｂは、第２ゲートフィンガー部６４Ｂの第１部分６４Ｂ１上に直線状に延在する第１スリット部分７８Ｂ１と、第２ゲートフィンガー部６４Ｂの第２部分６４Ｂ２上に直線状に延在する第２スリット部分７８Ｂ２とを含む。
　例えば、第１スリット部分７８Ｂ１は、第２ゲートフィンガー部６４Ｂの第１部分６４Ｂ１の全長に亘って、その第１部分６４Ｂ１の中央付近を露出させている。同様に、第２スリット部分７８Ｂ２は、第２ゲートフィンガー部６４Ｂの第２部分６４Ｂ２の全長に亘って、その第２部分６４Ｂ２の中央付近を露出させている。第１スリット部分７８Ｂ１は、第２スリット部分７８Ｂ２に連続している。第１スリット部分７８Ｂ１と第２スリット部分７８Ｂ２との接続部分は、第２ゲートフィンガー部６４Ｂの角部上に位置している。このように、第１スリット部分７８Ｂ１と第２スリット部分７８Ｂ２とによって、第２ゲートフィンガー露出スリット７８Ｂは、第２ゲートフィンガー部６４Ｂと同様にＬ字形状に形成されている。
　ソースフィンガー４４は、上述した離間領域４８を介してゲート電極層６０から離間するとともに、ゲート電極層６０を少なくとも部分的に囲んでいる。ソースフィンガー４４は、第３配線部に対応する。例えば、ソースフィンガー４４は、ゲート電極層６０の周辺を囲む閉じた環状に形成されている。ソースフィンガー４４は、ソース電極層４０の接続部４６に接続されている。
　図３の例では、ソースフィンガー４４は、閉じた環状を形成する４つの部分、すなわち第１～第４部分４４Ａ，４４Ｂ，４４Ｃ，４４Ｄを含む。ソースフィンガー４４の第１部分４４Ａは、第１の辺２０Ａ（図３において左辺）に沿って、すなわちゲート電極部６２および第１ゲートフィンガー部６４Ａの第１部分６４Ａ１に沿って直線状に延在している。ソースフィンガー４４の第２部分４４Ｂは、第３の辺２０Ｃ（図３において上辺）に沿って、すなわち第１ゲートフィンガー部６４Ａの第２部分６４Ａ２に沿って直線状に延在している。ソースフィンガー４４の第３部分４４Ｃは、第４の辺２０Ｄ（図３において下辺）に沿って、すなわち第２ゲートフィンガー部６４Ｂの第１部分６４Ｂ１に沿って直線状に延在している。ソースフィンガー４４の第４部分４４Ｄは、第２の辺２０Ｂ（図３において右辺）に沿って、すなわち第２ゲートフィンガー部６４Ｂの第２部分６４Ｂ２およびソース電極層４０の接続部４６に沿って直線状に延在している。
　ソースフィンガー４４の第４部分４４Ｄは、ソース電極層４０の接続部４６に連続して一体的に形成されている。また、ソースフィンガー４４の第１～第４部分４４Ａ，４４Ｂ，４４Ｃ，４４Ｄは、互いに連続して一体的に形成されている。したがって、ソースフィンガー４４は、第１～第４部分４４Ａ，４４Ｂ，４４Ｃ，４４Ｄによって、閉じた環状に形成されている。
　パッシベーション層７０は、ソースフィンガー４４の一部を露出させるソースフィンガー露出スリット７９を含む。ソースフィンガー露出スリット７９は、第３スリットに対応する。
　ソースフィンガー露出スリット７９は、ソースフィンガー４４と平面視で重なるパッシベーション層７０の部分に環状に形成され得る。図３の例では、ソースフィンガー露出スリット７９は、閉じた環状に形成されている。したがって、ソースフィンガー露出スリット７９は、ソースフィンガー４４の全周に亘って形成されている。すなわち、ソースフィンガー露出スリット７９は、ソースフィンガー４４の全周に亘ってソースフィンガー４４の一部を露出させている。
　図３の例では、ソースフィンガー露出スリット７９は、閉じた環状を形成する４つのスリット部分、すなわち第１～第４スリット部分７９Ａ，７９Ｂ，７９Ｃ，７９Ｄを含む。第１スリット部分７９Ａは、ソースフィンガー４４の第１部分４４Ａ上に直線状に延在している。同様に、第２～第４スリット部分７９Ｂ，７９Ｃ，７９Ｄは、ソースフィンガー４４の第２～第４部分４４Ｂ，４４Ｃ，４４Ｄ上に直線状にそれぞれ延在している。
　例えば、第１スリット部分７９Ａは、ソースフィンガー４４の第１部分４４Ａの全長に亘って、その第１部分４４Ａの中央付近を露出させている。同様に、第２～第４スリット部分７９Ｂ，７９Ｃ，７９Ｄは、ソースフィンガー４４の第２～第４部分４４Ｂ，４４Ｃ，４４Ｄの全長に亘って、それら第２～第４部分４４Ｂ，４４Ｃ，４４Ｄの中央付近をそれぞれ露出させている。
　ソースフィンガー露出スリット７９の第１～第４スリット部分７９Ａ，７９Ｂ，７９Ｃ，７９Ｄは互いに連続している。第１および第２スリット部分７９Ａ，７９Ｂの接続部分と、第１および第３スリット部分７９Ａ，７９Ｃの接続部分と、第２および第４スリット部分７９Ｂ，７９Ｄの接続部分と、第３および第４スリット部分７９Ｃ，７９Ｄの接続部分は、ソースフィンガー４４の４つの角部上に位置している。このように、第１～第４スリット部分７９Ａ，７９Ｂ，７９Ｃ，７９Ｄによって、ソースフィンガー露出スリット７９は、ソースフィンガー４４と同様に閉じた環状に形成されている。
　以下、引き続き図４～図６を参照して、一例のトランジスタ構造を詳細に説明する。
　図５において、ドレイン電極層５０が設けられた半導体基板３２は、トランジスタ（ＭＩＳＦＥＴ）のドレイン領域として機能する。半導体層３４は、半導体基板（ドレイン領域）３２上に形成されたドリフト領域８２と、ドリフト領域８２上に形成されたボディ領域８４と、ボディ領域８４上に形成されたソース領域８６とを含む。
　例えば、ドレイン領域に相当する半導体基板３２は、ｎ型不純物を含むｎ型領域として形成されている。ドリフト領域８２は、半導体基板（ドレイン領域）３２よりも低い濃度のｎ型不純物を含むｎ型領域として形成されている。ボディ領域８４は、ｐ型不純物を含むｐ型領域として形成されている。ソース領域８６は、ドリフト領域８２よりも高い濃度のｎ型不純物を含むｎ型領域として形成されている。ｎ型不純物の例としては、リン（Ｐ）およびヒ素（Ａｓ）等が挙げられる。ｐ型不純物の例としては、ホウ素（Ｂ）およびアルミニウム（Ａｌ）等が挙げられる。
　図４および図５に示されるように、半導体素子２０は、半導体層３４の第１面３４Ａに形成された複数のゲートトレンチ９０を含み得る。これら複数のゲートトレンチ９０のうちの少なくともいくつかは、等間隔で相互に平行に配置され得る。図４の例では、複数のゲートトレンチ９０は、第１ゲートフィンガー部６４Ａの第１部分６４Ａ１およびソースフィンガー４４の第１部分４４Ａに沿って、第１方向（Ｙ方向）に等間隔で相互に平行に配置されている。これら複数のゲートトレンチ９０は、平面視でソース電極部４２からソースフィンガー４４の第１部分４４Ａまで第２方向（Ｘ方向）に延在して、第１ゲートフィンガー部６４Ａの第１部分６４Ａ１と交差している。
　なお、図４は、図３の二点鎖線Ｆ４で囲まれた半導体素子２０の部分のみを示しているが、半導体素子２０の他の部分の半導体層３４にも、図４のゲートトレンチ９０と同様に多数のゲートトレンチが形成され得る。
　例えば、図３において、いくつかのゲートトレンチは、第１ゲートフィンガー部６４Ａの第２部分６４Ａ２およびソースフィンガー４４の第２部分４４Ｂに沿って、第２方向（Ｘ方向）に等間隔で相互に平行に配置され得る。これらのゲートトレンチは、平面視でソース電極部４２からソースフィンガー４４の第２部分４４Ｂまで第１方向（Ｙ方向）に延在して、第１ゲートフィンガー部６４Ａの第２部分６４Ａ２と交差する。
　また、いくつかのゲートトレンチは、第２ゲートフィンガー部６４Ｂの第１部分６４Ｂ１およびソースフィンガー４４の第３部分４４Ｃに沿って、第２方向（Ｘ方向）に等間隔で相互に平行に配置され得る。これらのゲートトレンチは、平面視でソース電極部４２からソースフィンガー４４の第３部分４４Ｃまで第１方向（Ｙ方向）に延在して、第２ゲートフィンガー部６４Ｂの第１部分６４Ｂ１と交差する。
　また、いくつかのゲートトレンチは、第２ゲートフィンガー部６４Ｂの第２部分６４Ｂ２およびソースフィンガー４４の第４部分４４Ｄに沿って、第１方向（Ｙ方向）に等間隔で相互に平行に配置され得る。これらのゲートトレンチは、平面視でソース電極部４２からソースフィンガー４４の第４部分４４Ｄまで第２方向（Ｘ方向）に延在して、第２ゲートフィンガー部６４Ｂの第２部分６４Ｂ２と交差する。
　なお、以下では、図４に示される半導体素子２０の部分の構成を中心に説明するが、他の部分の構成についても同様であり、以下の説明はそれら他の部分の構成にも同様に適用され得る。
　図４および図６に示されるように、半導体素子２０は、半導体層３４の第１面３４Ａに形成された周辺トレンチ９２を含み得る。周辺トレンチ９２は、複数のゲートトレンチ９０と連通している。図４の例では、周辺トレンチ９２は、平面視でソースフィンガー４４と重なる位置に形成されるとともに第１方向（Ｙ方向）に延在する第１周辺トレンチ部９２Ａを含む。また、周辺トレンチ９２は、平面視でソース電極部４２と重なる位置に形成されるとともに第１方向（Ｙ方向）に延在する第２周辺トレンチ部９２Ｂを含む。図６に示されるように、第１および第２周辺トレンチ部９２Ａ，９２Ｂは、ゲートトレンチ９０と連通している。なお、周辺トレンチ９２は、平面視で複数のゲートトレンチ９０の周囲を囲むように形成されてもよい。
　図５に示されるように、各ゲートトレンチ９０には、フィールドプレート電極９４と、埋め込みゲート電極９６と、トレンチ絶縁層９８とが配置されている。なお、以下では、１つのゲートトレンチ９０およびそれに関連する構成を説明するが、以下の説明は、他のゲートトレンチ９０およびその関連構成にも同様に適用され得る。
　図５および図６に示されるように、フィールドプレート電極９４および埋め込みゲート電極９６は、トレンチ絶縁層９８によって相互に分離されている。トレンチ絶縁層９８は、ゲートトレンチ９０の側壁９０Ａおよび底壁９０Ｂを覆っており、ゲートトレンチ９０を充填している。なお、周辺トレンチ９２もトレンチ絶縁層９８で充填されている。埋め込みゲート電極９６は、ゲートトレンチ９０内においてフィールドプレート電極９４よりも上方に配置されている。分離した２つの電極（フィールドプレート電極９４および埋め込みゲート電極９６）がゲートトレンチ９０に埋め込まれたこのような構造をスプリットゲート構造と呼ぶことができる。
　半導体素子２０は、複数のゲートトレンチ９０を含むため、ゲートトレンチ９０と同じ数のフィールドプレート電極９４、およびゲートトレンチ９０と同じ数の埋め込みゲート電極９６を含み得る。フィールドプレート電極９４および埋め込みゲート電極９６は、例えば導電性ポリシリコンによって形成され得る。トレンチ絶縁層９８は、例えばＳｉＯ２によって形成され得る。
　フィールドプレート電極９４の周囲はトレンチ絶縁層９８に囲まれている。フィールドプレート電極９４にソース電圧を印加することにより、ゲートトレンチ９０内の電界集中を緩和して半導体素子２０の耐圧を向上させることができる。したがって、フィールドプレート電極９４は、ソース領域８６と同電位に制御され得る。
　トレンチ絶縁層９８は、埋め込みゲート電極９６と半導体層３４との間に介在している。言い換えれば、埋め込みゲート電極９６と半導体層３４は、トレンチ絶縁層９８によって（図５においてＹ方向に）互いに離間している。埋め込みゲート電極９６に所定の電圧が印加されると、ボディ領域８４（ｐ型領域）内にチャネルが形成される。このチャネルにより、ソース領域８６（ｎ型領域）とドリフト領域８２（ｎ型領域）との間の（図５においてＺ方向の）電子の流れを制御することができる。
　半導体層３４の第１面３４Ａ上に形成された絶縁層３６は、ゲートトレンチ９０に埋め込まれた埋め込みゲート電極９６およびトレンチ絶縁層９８を覆っている。絶縁層３６には、コンタクトトレンチ３７が形成されている。コンタクトトレンチ３７は、絶縁層３６およびソース領域８６を貫通してボディ領域８４まで達している。コンタクトトレンチ３７の底部にはコンタクト領域３８が形成されている。例えば、コンタクト領域３８は、ボディ領域８４よりも高い濃度のｐ型不純物を含むｐ型領域として形成されている。
　図４および図５に示されるように、コンタクトトレンチ３７には、ソースコンタクト３９が充填されている。コンタクトトレンチ３７およびその内部に充填されたソースコンタクト３９は、平面視でゲートトレンチ９０と平行に（図４においてＸ方向に）延在し得る。各ゲートトレンチ９０は、平面視で２つの隣接するソースコンタクト３９の間に位置している。ソースコンタクト３９は、絶縁層３６上に形成されたソース電極部４２（ソース電極層４０）に接続されている。したがって、コンタクト領域３８は、ソースコンタクト３９を介してソース電極部４２に電気的に接続されている。
　図６に示されるように、埋め込みゲート電極９６は、絶縁層３６に形成されたゲートコンタクト１０２によって第１ゲートフィンガー部６４Ａ（ゲート電極層６０）に接続され得る。ゲートコンタクト１０２は、絶縁層３６を貫通するコンタクトビア１０４内に充填されている。図４に示されるように、コンタクトビア１０４およびその内部に充填されたゲートコンタクト１０２は、平面視で第１ゲートフィンガー部６４Ａ（図４の例では第１部分６４Ａ１）と重なる位置に設けられている。すなわち、各ゲートトレンチ９０内の埋め込みゲート電極９６は、平面視で第１ゲートフィンガー部６４Ａと交差するように（図４においてＸ方向に）延在しており、その交差する位置でゲートコンタクト１０２によって第１ゲートフィンガー部６４Ａに電気的に接続されている（図６参照）。
　図６に示されるように、フィールドプレート電極９４は、絶縁層３６に形成された第１フィールドプレートコンタクト１０６Ａと、その直下に設けられた第１導電部材１１０Ａとによってソースフィンガー４４（ソース電極層４０）に接続され得る。また、フィールドプレート電極９４は、絶縁層３６に形成された第２フィールドプレートコンタクト１０６Ｂと、その直下に設けられた第２導電部材１１０Ｂとによってソース電極部４２（ソース電極層４０）に接続され得る。第１および第２フィールドプレートコンタクト１０６Ａ，１０６Ｂは、絶縁層３６を貫通する第１および第２コンタクトトレンチ１０８Ａ，１０８Ｂ内にそれぞれ充填されている。例えば、第１導電部材１１０Ａは第１周辺トレンチ部９２Ａ内に設けられ、第２導電部材１１０Ｂは第２周辺トレンチ部９２Ｂ内に設けられている。第１および第２導電部材１１０Ａ，１１０Ｂは、例えば導電性ポリシリコンによって形成され得る。
　図４に示されるように、第１コンタクトトレンチ１０８Ａおよびその内部に充填された第１フィールドプレートコンタクト１０６Ａは、平面視でソースフィンガー４４（図４の例では第１部分４４Ａ）と第１周辺トレンチ部９２Ａとに重なる位置に設けられている。これら第１コンタクトトレンチ１０８Ａおよび第１フィールドプレートコンタクト１０６Ａは、第１周辺トレンチ部９２Ａに沿って（図４においてＹ方向に）延在している。また、詳細な図示は省略するが、第１導電部材１１０Ａは、例えば、第１フィールドプレートコンタクト１０６Ａに沿って第１周辺トレンチ部９２Ａ内に（図４においてＹ方向に）延在している。第１導電部材１１０Ａは、第１周辺トレンチ部９２Ａに連通した複数のゲートトレンチ９０内のフィールドプレート電極９４に接続されている。したがって、複数のフィールドプレート電極９４は、第１導電部材１１０Ａおよび第１フィールドプレートコンタクト１０６Ａによってソースフィンガー４４（ソース電極層４０）に電気的に接続されている（図６参照）。
　第２コンタクトトレンチ１０８Ｂおよびその内部に充填された第２フィールドプレートコンタクト１０６Ｂは、平面視でソース電極部４２と第２周辺トレンチ部９２Ｂとに重なる位置に設けられている。これら第２コンタクトトレンチ１０８Ｂおよび第２フィールドプレートコンタクト１０６Ｂは、第２周辺トレンチ部９２Ｂに沿って（図４においてＹ方向に）延在している。また、詳細な図示は省略するが、第２導電部材１１０Ｂは、例えば、第２フィールドプレートコンタクト１０６Ｂに沿って第２周辺トレンチ部９２Ｂ内に（図４においてＹ方向に）延在している。第２導電部材１１０Ｂは、第２周辺トレンチ部９２Ｂに連通した複数のゲートトレンチ９０内のフィールドプレート電極９４に接続されている。したがって、複数のフィールドプレート電極９４は、第２導電部材１１０Ｂおよび第２フィールドプレートコンタクト１０６Ｂによってソース電極部４２（ソース電極層４０）に電気的に接続されている（図６参照）。
　このように、フィールドプレート電極９４の一端がソースフィンガー４４（ソース電極層４０）に接続され、フィールドプレート電極９４の他端がソース電極部４２（ソース電極層４０）に接続されている。したがって、各フィールドプレート電極９４の両端がソース電極層４０に接続されている。この構成は、例えば、各フィールドプレート電極９４の一端のみがソース電極層４０に接続されている構成（例えば、ソース電極層４０がソースフィンガー４４を含まない構成）と比べて、フィールドプレート電極９４の抵抗を低減することができる。また、トランジスタ動作時におけるフィールドプレート電極９４の電位上昇を抑制してトランジスタ動作を安定させることができる。
　図６に示されるように、パッシベーション層７０は、ソース電極層４０とゲート電極層６０とを覆っている。上記したように、ソース電極層４０とゲート電極層６０との間には環状（図３の例では閉じた環状）の離間領域４８が形成されている。パッシベーション層７０は、この離間領域４８に部分的に入り込むことで絶縁層３６上にも形成されている。したがって、パッシベーション層７０は、ソース電極層４０の第１面（図７では上面）および第２面（図７では側面）と、ゲート電極層６０の第１面（図７では上面）および第２面（図７では側面）とを覆っている。
　ここで、ソース電極層４０の第１面は、パッシベーション層７０のソースパッド開口７２、ソース電極露出スリット７４、およびソースフィンガー露出スリット７９（図３参照）によって露出されるソース電極層４０の面と定義される。また、ソース電極層４０の第２面は、ソース電極層４０の第１面に連続し離間領域４８を画定するソース電極層４０の面と定義される。以下では、分かり易さのため、ソース電極層４０の第１面をソース電極層４０の上面といい、ソース電極層４０の第２面をソース電極層４０の側面という。
　同様に、ゲート電極層６０の第１面は、パッシベーション層７０のゲートパッド開口７６（図３参照）、第１ゲートフィンガー露出スリット７８Ａ、および第２ゲートフィンガー露出スリット７８Ｂ（図３参照）によって露出されるゲート電極層６０の面と定義される。また、ゲート電極層６０の第２面は、ゲート電極層６０の第１面に連続し離間領域４８を画定するゲート電極層６０の面と定義される。以下では、分かり易さのため、ゲート電極層６０の第１面をゲート電極層６０の上面といい、ゲート電極層６０の第２面をゲート電極層６０の側面という。
　図７に示されるように、ソース電極層４０およびゲート電極層６０は厚さＴ１で形成され得る。すなわち、ソース電極層４０およびゲート電極層６０は同じ厚さであってよい。ただし、ソース電極層４０およびゲート電極層６０は異なる厚さであってもよい。パッシベーション層７０は、ソース電極層４０の厚さＴ１およびゲート電極層６０の厚さＴ１よりも小さい厚さＴ２で形成され得る。厚さＴ２は、例えば厚さＴ１の１／２以下であってよい。一例では、ソース電極層４０およびゲート電極層６０の厚さＴ１は４．２μｍ程度であり、パッシベーション層７０の厚さＴ２は１．６μｍ程度である。
　パッシベーション層７０は、ソース電極層４０の上面およびゲート電極層６０の上面を覆う第１被覆部分７１Ａと、離間領域４８に位置し、ソース電極層４０の側面およびゲート電極層６０の側面を覆う第２被覆部分７１Ｂとを含む。また、パッシベーション層７０は、離間領域４８に位置し、絶縁層３６上に位置する第３被覆部分７１Ｃを含む。
　離間領域４８の存在により、ソースパッド周辺部４２Ｂ（すなわち、ソース電極部４２）と第１ゲートフィンガー部６４Ａとの間、およびソースフィンガー４４と第１ゲートフィンガー部６４Ａとの間には段差が生じている。また、図示は省略するが、ソースパッド周辺部４２Ｂと第２ゲートフィンガー部６４Ｂとの間、およびソースパッド周辺部４２Ｂとゲート電極部６２との間にも段差が生じている。また、図示は省略するが、ソースフィンガー４４と第２ゲートフィンガー部６４Ｂとの間、およびソースフィンガー４４とゲート電極部６２との間にも段差が生じている。
　このため、パッシベーション層７０は、離間領域４８の位置で段差状に形成されている。すなわち、パッシベーション層７０は、ソース電極層４０の上面およびゲート電極層６０の上面を覆う第１被覆部分７１Ａと、離間領域４８に位置しソース電極層４０の側面およびゲート電極層６０の側面を覆う第２被覆部分７１Ｂとによって形成される段差を含む。第３被覆部分７１Ｃは、ソース電極層４０の側面を覆う第２被覆部分７１Ｂと、ゲート電極層６０の側面を覆う第２被覆部分７１Ｂとを接続している。第１被覆部分７１Ａは、第３被覆部分７１Ｃと同じ厚さ（すなわち、厚さＴ２）であってよい。ただし、離間領域４８において、第３被覆部分７１Ｃは、第１被覆部分７１Ａより厚くてもよい。
　また、ソース電極層４０の側面を覆う第２被覆部分７１Ｂと、ゲート電極層６０の側面を覆う第２被覆部分７１Ｂとの間には、隙間８０が存在し得る。なお、図７では、隙間８０の大きさ（幅）を誇張しているが、この隙間８０は、離間領域４８内で僅かに存在する程度の大きさであってよい。あるいは、この隙間８０は、離間領域４８内で実質的に埋まっていてもよい。
　パッシベーション層７０のソースパッド開口７２、ソース電極露出スリット７４、およびソースフィンガー露出スリット７９は、第１被覆部分７１Ａに形成されている。また、パッシベーション層７０のゲートパッド開口７６（図３参照）、第１ゲートフィンガー露出スリット７８Ａ、および第２ゲートフィンガー露出スリット７８Ｂ（図３参照）も、第１被覆部分７１Ａに形成されている。
　ソース電極露出スリット７４はスリット幅Ｗ１を有し、第１および第２ゲートフィンガー露出スリット７８Ａ，７８Ｂはスリット幅Ｗ２を有し、ソースフィンガー露出スリット７９はスリット幅Ｗ３を有している。これらのスリット幅Ｗ１，Ｗ２，Ｗ３は同じ値であってよい。
　あるいは、スリット幅Ｗ１，Ｗ２，Ｗ３は異なる値であってもよい。例えば、第１および第２ゲートフィンガー露出スリット７８Ａ，７８Ｂの各々のスリット幅Ｗ２が、ソース電極露出スリット７４のスリット幅Ｗ１よりも小さな値（または大きな値）であってもよい。あるいは、ソースフィンガー露出スリット７９のスリット幅Ｗ３が、ソース電極露出スリット７４のスリット幅Ｗ１よりも小さな値（または大きな値）であってもよい。
　図３～図６の例を参照して上記したように、ゲートトレンチ９０は、ソース電極部４２からソースフィンガー４４まで、第１方向（Ｙ方向）または第２方向（Ｘ方向）に延在して第１ゲートフィンガー部６４Ａまたは第２ゲートフィンガー部６４Ｂと交差している。そして、各埋め込みゲート電極９６は、ゲートトレンチ９０内で、ソース電極部４２から第１ゲートフィンガー部６４Ａ（例えば図６参照）または第２ゲートフィンガー部６４Ｂまで延在している。また、各フィールドプレート電極９４は、ゲートトレンチ９０内で、平面視でソースフィンガー４４と重なる位置（第１導電部材１１０Ａ）から平面視でソース電極部４２と重なる位置（第２導電部材１１０Ｂ）まで延在している。
　このような構造では、ソース電極部４２の直下の領域だけでなく、ゲートフィンガー６４（第１および第２ゲートフィンガー部６４Ａ，６４Ｂ）の直下の領域およびソースフィンガー４４の直下の領域も、トランジスタ（半導体素子２０）の動作に寄与する実質的なアクティブ領域（半導体素子領域）と見なすことができる。したがって、ソース電極露出スリット７４、第１ゲートフィンガー露出スリット７８Ａ、第２ゲートフィンガー露出スリット７８Ｂ（図３参照）、およびソースフィンガー露出スリット７９は、平面視でアクティブ領域（半導体素子領域）と重なる位置に配置されている。
　次に、半導体装置１０の作用について説明する。
　半導体素子２０は、ソース電極層４０とゲート電極層６０とを覆うパッシベーション層７０を含む。ソース電極層４０は、ソース電極部４２およびソースフィンガー４４を含む。ゲート電極層６０は、ゲート電極部６２およびゲートフィンガー６４を含む。ゲートフィンガー６４は、ソース電極部４２の周囲を少なくとも部分的に囲んでいる。ソースフィンガー４４は、ゲート電極層６０の周囲を少なくとも部分的に囲んでいる。
　パッシベーション層７０は、ソース電極部４２のソースパッド４２Ａを露出させるソースパッド開口７２を含む。このソースパッド４２Ａには第１導電部材２２が接続される。この構成では、ソースパッド開口７２の縁に接触した第１導電部材２２からパッシベーション層７０に加わる力によってパッシベーション層７０に応力がかかる。
　パッシベーション層７０は、ソースパッド周辺部４２Ｂの一部を露出させるソース電極露出スリット７４を含む。したがって、ソースパッド４２Ａに接続された第１導電部材２２からパッシベーション層７０にかかる応力、特にソースパッド周辺部４２Ｂ上のパッシベーション層７０の部分にかかる応力をソース電極露出スリット７４によって緩和することができる。これにより、パッシベーションクラックの発生を抑制することができる。
　また、ソース電極露出スリット７４は、環状（閉じた環状）に形成されている。これにより、ソースパッド周辺部４２Ｂの全周に亘ってパッシベーション層７０にかかる応力を効果的に緩和することができる。
　また、パッシベーション層７０は、ゲートフィンガー６４（第１および第２ゲートフィンガー部６４Ａ，６４Ｂ）の一部を露出させる第１および第２ゲートフィンガー露出スリット７８Ａ，７８Ｂを含む。したがって、ソースパッド４２Ａに接続された第１導電部材２２からパッシベーション層７０にかかる応力、特にゲートフィンガー６４上のパッシベーション層７０の部分にかかる応力を第１および第２ゲートフィンガー露出スリット７８Ａ，７８Ｂによって緩和することができる。これにより、パッシベーションクラックの発生を抑制することができる。
　また、第１および第２ゲートフィンガー露出スリット７８Ａ，７８Ｂは、第１および第２ゲートフィンガー部６４Ａ，６４Ｂの全長に亘って形成されている。これにより、第１および第２ゲートフィンガー部６４Ａ，６４Ｂの全長に亘ってパッシベーション層７０にかかる応力を効果的に緩和することができる。
　さらに、パッシベーション層７０は、ソースフィンガー４４の一部を露出させるソースフィンガー露出スリット７９を含む。したがって、ソースパッド４２Ａに接続された第１導電部材２２からパッシベーション層７０にかかる応力、特にソースフィンガー４４上のパッシベーション層７０の部分にかかる応力をソースフィンガー露出スリット７９によって緩和することができる。これにより、パッシベーションクラックの発生を抑制することができる。
　また、ソースフィンガー露出スリット７９は、環状（閉じた環状）に形成されている。すなわち、ソースフィンガー露出スリット７９は、ソースフィンガー４４の全長に亘って形成されている。これにより、ソースフィンガー４４の全周に亘ってパッシベーション層７０にかかる応力を効果的に緩和することができる。
　ソース電極層４０とゲート電極層６０とは離間領域４８を隔てて互いに離間しており、パッシベーション層７０は、離間領域４８の位置で段差状に形成されている。このような段差の位置には応力が集中し易くなる。この点、パッシベーション層７０は、段差が生じる離間領域４８の近傍に、ソース電極露出スリット７４、第１および第２ゲートフィンガー露出スリット７８Ａ，７８Ｂ、ならびにソースフィンガー露出スリット７９を含む。これにより、パッシベーション層７０にかかる応力を緩和して、パッシベーションクラックの発生を抑制することができる。
　また、ソース電極露出スリット７４、第１および第２ゲートフィンガー露出スリット７８Ａ，７８Ｂ、ならびにソースフィンガー露出スリット７９は、半導体素子２０の動作に寄与する半導体素子領域と平面視で重なる位置に配置されている。したがって、半導体素子領域と平面視で重なる位置におけるパッシベーション層７０の部分にクラックが発生することを抑制して半導体素子２０の信頼性を向上させることができる。
　半導体装置１０は、以下の利点を有する。
　（１－１）パッシベーション層７０は、ソースパッド周辺部４２Ｂ（ソース電極部４２の外周部分）の一部を露出させるソース電極露出スリット７４を含む。したがって、ソースパッド４２Ａに接続された第１導電部材２２からパッシベーション層７０にかかる応力、特にソースパッド周辺部４２Ｂ上のパッシベーション層７０の部分にかかる応力は、ソース電極露出スリット７４によって緩和される。これにより、パッシベーションクラックの発生を抑制することができる。
　（１－２）パッシベーション層７０はさらに、ゲートフィンガー６４（第１および第２ゲートフィンガー部６４Ａ，６４Ｂ）の一部を露出させる第１および第２ゲートフィンガー露出スリット７８Ａ，７８Ｂを含む。ゲートフィンガー６４はソース電極部４２を囲むように配置されている。したがって、第１導電部材２２からパッシベーション層７０にかかる応力、特にゲートフィンガー６４上のパッシベーション層７０の部分にかかる応力は、第１および第２ゲートフィンガー露出スリット７８Ａ，７８Ｂによってさらに緩和される。その結果、ソース電極露出スリット７４と、第１および第２ゲートフィンガー露出スリット７８Ａ，７８Ｂとを形成することにより、パッシベーションクラックの発生をより抑制することができる。
　（１－３）パッシベーション層７０はさらに、ソースフィンガー４４の一部を露出させるソースフィンガー露出スリット７９を含む。ソースフィンガー４４はゲートフィンガー６４（ゲート電極層６０）を囲むように配置されている。したがって、第１導電部材２２からパッシベーション層７０にかかる応力、特にソースフィンガー４４上のパッシベーション層７０の部分にかかる応力は、ソースフィンガー露出スリット７９によって、さらに緩和される。その結果、ソース電極露出スリット７４と、第１および第２ゲートフィンガー露出スリット７８Ａ，７８Ｂと、ソースフィンガー露出スリット７９とを形成することにより、パッシベーションクラックの発生をさらに抑制することができる。
　（１－４）パッシベーション層７０の厚さＴ２は、ソース電極層４０の厚さＴ１およびゲート電極層６０の厚さＴ１よりも小さい。すなわち、パッシベーション層７０は、ソース電極層４０およびゲート電極層６０よりも薄い。これにより、パッシベーション層７０に生じる応力の増大を抑制して、パッシベーションクラックの発生を抑制することができる。
　（１－５）パッシベーション層７０は、ソース電極層４０とゲート電極層６０との間の離間領域４８に少なくとも部分的に入り込んでおり、離間領域４８の位置で段差状に形成されている。したがって、ソース電極層４０とゲート電極層６０とを覆うパッシベーション層７０は平坦ではない。パッシベーション層７０が段差を有する場合、パッシベーション層７０が平坦である場合と比べて、段差の位置でパッシベーション層７０に応力が集中し易くなる。この点、パッシベーション層７０は、段差が生じる離間領域４８の近傍に、ソース電極露出スリット７４、第１および第２ゲートフィンガー露出スリット７８Ａ，７８Ｂ、ならびにソースフィンガー露出スリット７９を含む。これにより、パッシベーション層７０にかかる応力を緩和して、パッシベーションクラックの発生を抑制することができる。
　（１－６）パッシベーション層７０は、ソース電極層４０の上面およびゲート電極層６０の上面を覆う第１被覆部分７１Ａを含む。また、パッシベーション層７０は、離間領域４８の位置でソース電極層４０の側面およびゲート電極層６０の側面を覆う第２被覆部分７１Ｂを含む。パッシベーション層７０の段差は、第１被覆部分７１Ａと第２被覆部分７１Ｂとによって形成されている。ソース電極露出スリット７４、第１および第２ゲートフィンガー露出スリット７８Ａ，７８Ｂ、ならびにソースフィンガー露出スリット７９は、ソースパッド開口７２を含む第１被覆部分７１Ａ（すなわち、パッシベーション層７０の上面）に形成されている。これにより、ソースパッド４２Ａに接続された第１導電部材２２からパッシベーション層７０の第１被覆部分７１Ａにかかる応力を緩和して、第１被覆部分７１Ａにおけるクラックの発生を抑制することができる。
　（１－７）ソースパッド周辺部４２Ｂ（ソース電極部４２）は、平面視において、角部を含む外形形状（図３の例では、平面視略Ｌ字形状）を有している。ソースパッド周辺部４２Ｂの角部に対応するパッシベーション層７０の部分には応力が比較的集中し易い。したがって、ソースパッド周辺部４２Ｂの角部上でパッシベーション層７０にかかる応力をソース電極露出スリット７４により緩和して、パッシベーションクラックの発生を抑制することができる。
　（１－８）ソース電極露出スリット７４は環状に形成されている。これにより、ソースパッド周辺部４２Ｂの外周上でパッシベーション層７０にかかる応力をソース電極露出スリット７４により緩和して、パッシベーションクラックの発生を抑制することができる。
　（１－９）ソース電極露出スリット７４は閉じた環状に形成されている。これにより、ソースパッド周辺部４２Ｂの外周全周上でパッシベーション層７０にかかる応力をソース電極露出スリット７４により緩和して、パッシベーションクラックの発生を抑制することができる。
　（１－１０）ゲートフィンガー６４（第１および第２ゲートフィンガー部６４Ａ，６４Ｂ）は角部を含む。ゲートフィンガー６４の角部に対応するパッシベーション層７０の部分には応力が比較的集中し易い。したがって、ゲートフィンガー６４の角部上でパッシベーション層７０にかかる応力を第１および第２ゲートフィンガー露出スリット７８Ａ，７８Ｂにより緩和して、パッシベーションクラックの発生を抑制することができる。
　（１－１１）ゲート電極層６０はゲート電極部６２を含み、ゲートフィンガー６４（第１および第２ゲートフィンガー部６４Ａ，６４Ｂ）は、ソース電極部４２の周囲を環状に囲むようにゲート電極部６２から延在している。第１および第２ゲートフィンガー露出スリット７８Ａ，７８Ｂは、ゲートフィンガー６４（第１および第２ゲートフィンガー部６４Ａ，６４Ｂ）の全長に亘ってゲートフィンガー６４上に位置している。これにより、ソース電極部４２の周囲を環状に囲むゲートフィンガー６４の全長に亘りパッシベーション層７０にかかる応力を第１および第２ゲートフィンガー露出スリット７８Ａ，７８Ｂにより緩和して、パッシベーションクラックの発生を抑制することができる。
　（１－１２）ソースフィンガー４４は角部を含む。ソースフィンガー４４の角部に対応するパッシベーション層７０の部分には応力が比較的集中し易い。したがって、ソースフィンガー４４の角部上でパッシベーション層７０にかかる応力をソースフィンガー露出スリット７９により緩和して、パッシベーションクラックの発生を抑制することができる。
　（１－１３）ソースフィンガー露出スリット７９は環状に形成されている。これにより、ソースフィンガー４４上でパッシベーション層７０にかかる応力をソースフィンガー露出スリット７９により緩和して、パッシベーションクラックの発生を抑制することができる。
　（１－１４）ソースフィンガー露出スリット７９は閉じた環状に形成されている。これにより、ソースフィンガー４４の全周上でパッシベーション層７０にかかる応力をソースフィンガー露出スリット７９により緩和して、パッシベーションクラックの発生を抑制することができる。
　（１－１５）ソース電極露出スリット７４のスリット幅Ｗ１は、第１および第２ゲートフィンガー露出スリット７８Ａ，７８Ｂのスリット幅Ｗ２と同じである。すなわち、ソースパッド周辺部４２Ｂを露出させるソース電極露出スリット７４は、ゲートフィンガー６４を露出させる第１および第２ゲートフィンガー露出スリット７８Ａ，７８Ｂと同じ幅で形成されている。また、スリット幅Ｗ１は、ソースフィンガー露出スリット７９のスリット幅Ｗ３とも同じであり、ソース電極露出スリット７４は、ソースフィンガー４４を露出させるソースフィンガー露出スリット７９とも同じ幅で形成されている。このように、ソースパッド周辺部４２Ｂ（ソース電極部４２）上に形成されるスリットが極力小さな幅で形成されることで、パッシベーション層７０の機能を好適に維持することができる。
　（１－１６）半導体素子２０は、半導体素子領域（アクティブ領域）に形成されたスプリットゲート構造を有するトランジスタである。ソース電極露出スリット７４、第１および第２ゲートフィンガー露出スリット７８Ａ，７８Ｂ、ならびにソースフィンガー露出スリット７９は、トランジスタ（半導体素子２０）の動作に寄与する半導体素子領域と平面視で重なる位置に配置されている。したがって、半導体素子領域と平面視で重なる位置におけるパッシベーション層７０の部分にクラックが発生することを好適に抑制して半導体素子２０の信頼性を向上させることができる。
　（１－１７）第１導電部材２２は、ゲートフィンガー６４（図３の例では、第１ゲートフィンガー部６４Ａ）およびソースフィンガー４４を跨いでソースパッド４２Ａ（ソース電極部４２）と第１導電端子１４とを電気的に接続している。このような構成では、第１導電部材２２と平面視で重なるゲートフィンガー６４の部分（図３の例では、第１部分６４Ａ１）およびソースフィンガー４４の部分（図３の例では、第１部分４４Ａ）に応力が比較的集中し易い。第１ゲートフィンガー露出スリット７８Ａおよびソースフィンガー露出スリット７９は、ゲートフィンガー６４およびソースフィンガー４４のこれらの部分をそれぞれ露出させている。したがって、パッシベーション層７０にかかる応力を緩和してパッシベーションクラックの発生を抑制することができる。
　（１－１８）第１導電部材２２は、クリップと呼ばれるブリッジ形状を有する部材である。本開示によるパッシベーション層７０を用いることで、このようなクリップ（第１導電部材２２）を用いた半導体装置１０においてパッシベーション層７０にかかる応力を緩和して、パッシベーションクラックの発生を抑制することができる。
　［変更例］
　上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
　・図８は、変更例に係る例示的な半導体素子２０の概略平面図である。図８に示されるように、ソース電極層４０は、ソースフィンガー４４（図３および図４参照）を含んでいいなくてもよい。この場合、ソース電極層４０は接続部４６も有していない。すなわち、図８において、ソース電極層４０は、ソース電極部４２（ソースパッド４２Ａおよびソースパッド周辺部４２Ｂ）のみを含んでいてもよい。また、この場合、ゲート電極層６０は、ゲート電極部６２（ゲートパッド６２Ａ）に環状に接続されるゲートフィンガー６４を含んでいてもよい。このような構成では、パッシベーション層７０は、ゲートフィンガー６４の全長に亘ってゲートフィンガー６４の一部を露出させるゲートフィンガー露出スリット７８を含んでいてもよい。
　図９は、図８に示す二点鎖線Ｆ９で囲まれた部分の半導体素子２０の概略拡大平面図である。図１０は、図９に示すＦ１０－Ｆ１０線に沿った概略断面図である。図９に示されるように、ソースフィンガー４４を含まない図８の半導体素子２０では、第１周辺トレンチ部９２Ａに第１フィールドプレートコンタクト１０６Ａ（図４参照）を有していない。第２周辺トレンチ部９２Ｂには第２フィールドプレートコンタクト１０６Ｂが設けられている。このような構成では、図１０に示されるように、フィールドプレート電極９４は、第２導電部材１１０Ｂのみを介してソース電極層４０に接続され得る。パッシベーション層７０は、ソースパッド開口７２と、ソース電極露出スリット７４と、ゲートフィンガー露出スリット７８とを含み得る。このような変形例の構成でも、図３～図７を参照して説明した上記実施形態と同様な利点が得られる。
　・半導体装置１０は、リードフレーム構造のパッケージに限定されず、他のパッケージ構造を有してもよい。
　・半導体素子２０は、上記で説明したトランジスタに限定されない。ソース電極（ソース電極層４０）は第１駆動電極の一例に過ぎず、ドレイン電極（ドレイン電極層５０）は第２駆動電極の一例に過ぎず、ゲート電極（ゲート電極層６０）は制御電極の一例に過ぎない。半導体素子２０は、第１駆動電極、第２駆動電極、および制御電極を含む任意のトランジスタとして構成されてよい。
　・半導体素子２０は、トランジスタ等のスイッチング素子に限定されない。半導体素子が、第１配線部と、第１配線部から離間し第１配線部を少なくとも部分的に囲む第２配線部と、第１配線部および第２配線部を覆うパッシベーション層とを含むものであれば、そのような半導体素子に対して本開示の構造を適用可能である。この場合、本開示の構造に従って、第１配線部の一部を露出させる第１スリットと、第２配線部の一部を露出させる第２スリットとを形成することで、パッシベーションクラックの発生を抑制することができる。
　・本開示の構造で使用される導電部材は、クリップ（ブリッジ形状を有する導電部材）に限定されない。例えば、第１導電部材２２の代わりにワイヤを用いて半導体素子２０を第１導電端子１４に接続してもよい。同様に、第２導電部材２４の代わりにワイヤを用いて半導体素子２０を第２導電端子１６に接続してもよい。したがって、導電部材はワイヤでもよい。すなわち、パッシベーション層７０が段差を有する場合には、応力に起因するパッシベーションクラックは生じ得る。本開示によるパッシベーション層７０は導電部材がワイヤである場合にも採用することは可能である。
　・図３～図７に示す実施形態では、パッシベーション層７０は、ソースフィンガー４４の一部を露出させるソースフィンガー露出スリット７９を有していなくてもよい。すなわち、パッシベーション層７０は、ソースフィンガー４４を完全に覆っていてもよい。この場合にも、ソース電極露出スリット７４、第１ゲートフィンガー露出スリット７８Ａ、および第２ゲートフィンガー露出スリット７８Ｂによって、パッシベーション層７０のクラックを抑制することができる。
　・図３～図７に示す実施形態では、パッシベーション層７０は、ゲートフィンガー６４の一部を露出させる第１および第２ゲートフィンガー露出スリット７８Ａ，７８Ｂを有していなくてもよい。すなわち、パッシベーション層７０は、ゲートフィンガー６４を完全に覆っていてもよい。この場合にも、ソース電極露出スリット７４およびソースフィンガー露出スリット７９によって、パッシベーション層７０のクラックを抑制することができる。
　・図３～図７に示す実施形態では、第１および第２ゲートフィンガー露出スリット７８Ａ，７８Ｂのうちのいずれか一方を省略してもよい。
　・ソース電極露出スリット７４は、閉じた環状に限定されず、開いた環状に形成されてもよい。例えば、ソース電極露出スリット７４は、ソース電極層４０の接続部４６に隣接する部分もしくは他の部分において非連続とされてもよい。
　・ソース電極露出スリット７４は、環状に限定されない。例えば、ソース電極露出スリット７４は、ソースパッド周辺部４２Ｂの角部（図３の例では、６つの角部）に対応するパッシベーション層７０の部分に局所的に形成された６つのスリット部分を含むものであってもよい。すなわち、ソース電極露出スリット７４は、ソース電極部４２の外周部分のうちの少なくとも角部を露出させるものであってよい。この場合、各スリット部分は、例えばＬ字形状を有していてもよい。ソース電極部４２の外周部分の角部に対応するパッシベーション層７０の部分には応力が比較的集中し易い。したがって、この変形例の構成でも、パッシベーションクラックの発生を抑制することができる。
　・第１ゲートフィンガー露出スリット７８Ａは、第１ゲートフィンガー部６４Ａの角部に対応するパッシベーション層７０の部分にのみ形成されてもよい。例えば、図３において、第１ゲートフィンガー露出スリット７８Ａは、第１ゲートフィンガー部６４Ａの第１部分６４Ａ１と第２部分６４Ａ２との接続部分のみを局所的に露出させるものでもよい。第１ゲートフィンガー部６４Ａの角部に対応するパッシベーション層７０の部分には応力が比較的集中し易い。したがって、この変形例の構成でも、パッシベーションクラックの発生を抑制することができる。
　・第２ゲートフィンガー露出スリット７８Ｂは、第２ゲートフィンガー部６４Ｂの角部に対応するパッシベーション層７０の部分にのみ形成されてもよい。例えば、図３において、第２ゲートフィンガー露出スリット７８Ｂは、第２ゲートフィンガー部６４Ｂの第１部分６４Ｂ１と第２部分６４Ｂ２との接続部分のみを局所的に露出させるものでもよい。第２ゲートフィンガー部６４Ｂの角部に対応するパッシベーション層７０の部分には応力が比較的集中し易い。したがって、この変形例の構成でも、パッシベーションクラックの発生を抑制することができる。
　・ソースフィンガー露出スリット７９は、閉じた環状に限定されず、開いた環状に形成されてもよい。例えば、ソースフィンガー露出スリット７９は、ソース電極層４０の接続部４６に隣接する部分もしくは他の部分において非連続とされてもよい。
　・ソースフィンガー露出スリット７９は、環状に限定されない。例えば、図３において、ソースフィンガー露出スリット７９は、ソースフィンガー４４の４つの角部に対応するパッシベーション層７０の部分に局所的に形成された４つのスリット部分を含むものであってもよい。すなわち、ソースフィンガー露出スリット７９は、ソースフィンガー４４の少なくとも角部を露出させるものであってよい。この場合、各スリット部分は、例えばＬ字形状を有していてもよい。ソースフィンガー４４の角部に対応するパッシベーション層７０の部分には応力が比較的集中し易い。したがって、この変形例の構成でも、パッシベーションクラックの発生を抑制することができる。
　・ソース電極部４２（ソースパッド周辺部４２Ｂの外形形状）およびソースパッド４２Ａは平面視略Ｌ字形状に限定されず、平面視において角部を含む外形形状を有するものであってよい。したがって、第１導電部材２２の第１端部２２Ｆは平面視略Ｌ字形状に限定されず、ソースパッド４２Ａの形状に合わせて、平面視において角部を含む外形形状を有するものであってよい。
　・本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。
　・本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（例えば、図１に示される構造）は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
　・本開示で使用される「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「横」、「左」、「右」、「前」、「後」等の方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。
　［付記］
　上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
　（付記Ａ１）
　半導体素子（２０）と、
　導電部材（２２）と、を備え、
　前記半導体素子（２０）は、
　　前記導電部材（２２）が接続される第１配線部（４２）と、
　　前記第１配線部（４２）から離間するとともに前記第１配線部（４２）を少なくとも部分的に囲む第２配線部（６０）と、
　　前記第１配線部（４２）および前記第２配線部（６０）を覆うパッシベーション層（７０）と、
を含み、
　前記パッシベーション層（７０）は、
　　前記第１配線部（４２）の一部を前記導電部材（２２）の接続領域（４２Ａ）として露出させる第１開口（７２）と、
　　前記第１開口（７２）と前記第２配線部（６０）との間に位置し、前記第１配線部（４２）の一部を露出させる第１スリット（７４）と、
　　前記第２配線部（６０）の一部を露出させる第２スリット（７８；７８Ａ；７８Ｂ）と、
を含む、半導体装置（１０）。
　（付記Ａ２）
　前記パッシベーション層（７０）の厚さ（Ｔ２）は、前記第１配線部（４２）の厚さ（Ｔ１）および前記第２配線部（６０）の厚さ（Ｔ１）よりも小さい、付記Ａ１に記載の半導体装置（１０）。
　（付記Ａ３）
　前記パッシベーション層（７０）は、前記第１配線部（４２）と前記第２配線部（６０）との間の離間領域（４８）に少なくとも部分的に入り込んでおり、前記離間領域（４８）の位置で段差状に形成されている、付記Ａ１またはＡ２に記載の半導体装置（１０）。
　（付記Ａ４）
　前記第１配線部（４２）は、第１面と、前記第１配線部の第１面に連続し前記離間領域（４８）を画定する第２面とを含み、
　前記第２配線部（６０）は、第１面と、前記第２配線部の第１面に連続し前記離間領域（４８）を画定する第２面とを含み、
　前記パッシベーション層（７０）は、
　　前記第１配線部（４２）の第１面および前記第２配線部（６０）の第１面を覆う第１被覆部分（７１Ａ）と、
　　前記離間領域（４８）に位置し、前記第１配線部（４２）の第２面および前記第２配線部（６０）の第２面を覆う第２被覆部分（７１Ｂ）と、を含み、
　前記パッシベーション層（７０）は、前記第１被覆部分（７１Ａ）と前記第２被覆部分（７１Ｂ）とによって形成される段差を含み、
　前記第１開口（７２）、前記第１スリット（７４）、および前記第２スリット（７８Ａ；７８Ｂ）は、前記第１被覆部分（７１Ａ）に形成されている、付記Ａ３に記載の半導体装置（１０）。
　（付記Ａ５）
　前記第１配線部（４２）は、
　　前記第１開口（７２）から前記接続領域として露出されるソースパッド（４２Ａ）と、
　　前記ソースパッド（４２Ａ）の周辺に位置し、前記第１配線部（４２）の外周部分を形成するソースパッド周辺部（４２Ｂ）と、を含み、
　前記第１スリット（７４）は、前記ソースパッド周辺部（４２Ｂ）上に位置している、付記Ａ１～Ａ４のうちのいずれか一つに記載の半導体装置（１０）。
　（付記Ａ６）
　前記ソースパッド周辺部（４２Ｂ）は、平面視において、角部を含む外形形状を有し、
　前記第１スリット（７４）は、前記ソースパッド周辺部（４２Ｂ）の前記角部上に位置している、付記Ａ５に記載の半導体装置（１０）。
　（付記Ａ７）
　前記第１スリット（７４）は環状に形成されている、付記Ａ１～Ａ６のうちのいずれか一つに記載の半導体装置（１０）。
　（付記Ａ８）
　前記第１スリット（７４）は閉じた環状に形成されている、付記Ａ７に記載の半導体装置（１０）。
　（付記Ａ９）
　前記第２配線部（６０）は、前記第１配線部（４２）から離間するとともに前記第１配線部（４２）に沿って延在するゲートフィンガー（６４）を含み、
　前記第２スリット（７８Ａ；７８Ｂ）は、前記ゲートフィンガー（６４）上に位置している、付記Ａ１～Ａ８のうちのいずれか一つに記載の半導体装置（１０）。
　（付記Ａ１０）
　前記ゲートフィンガー（６４）は角部を含み、
　前記第２スリット（７８Ａ；７８Ｂ）は、前記ゲートフィンガー（６４）の前記角部上に位置している、付記Ａ９に記載の半導体装置（１０）。
　（付記Ａ１１）
　前記第２配線部（６０）はゲート電極部（６２）をさらに含み、
　前記ゲートフィンガー（６４）は、前記第１配線部（４２）の周囲を環状に囲むように前記ゲート電極部（６２）から延在しており、
　前記第２スリット（７８Ａ；７８Ｂ）は、前記ゲートフィンガー（６４）の全長に亘って前記ゲートフィンガー（６４）上に位置している、付記Ａ９またはＡ１０に記載の半導体装置（１０）。
　（付記Ａ１２）
　前記半導体素子（２０）は、前記第２配線部（６０）から離間するとともに前記第２配線部（６０）を少なくとも部分的に囲む第３配線部（４４）をさらに含み、
　前記パッシベーション層（７０）は、前記第３配線部（４４）をさらに覆っており、
　前記パッシベーション層（７０）は、前記第３配線部（４４）の一部を露出させる第３スリット（７９）をさらに含む、付記Ａ１～Ａ１１のうちのいずれか一つに記載の半導体装置（１０）。
　（付記Ａ１３）
　前記第３配線部（４４）は、前記第２配線部（６０）から離間するとともに前記第２配線部（４２）に沿って延在するソースフィンガー（４４）を含み、
　前記第３スリット（７９）は、前記ソースフィンガー（４４）上に位置している、付記Ａ１２に記載の半導体装置（１０）。
　（付記Ａ１４）
　前記ソースフィンガー（４４）は角部を含み、
　前記第３スリット（７９）は、前記ソースフィンガー（４４）の前記角部上に位置している、付記Ａ１３に記載の半導体装置（１０）。
　（付記Ａ１５）
　前記ソースフィンガー（４４）は前記第２配線部（６０）の周囲を環状に囲んでおり、
　前記第３スリット（７９）は環状に形成されている、付記Ａ１３またはＡ１４に記載の半導体装置（１０）。
　（付記Ａ１６）
　前記第３スリット（７９）は閉じた環状に形成されている、付記Ａ１５に記載の半導体装置（１０）。
　（付記Ａ１７）
　前記第１スリットの幅（Ｗ１）は、前記第２スリット（Ｗ２）の幅と同じである、付記Ａ１～Ａ１６のうちのいずれか一つに記載の半導体装置（１０）。
　（付記Ａ１８）
　前記半導体素子（２０）は、半導体素子領域に形成されたスプリットゲート構造を有するトランジスタであり、
　前記第１スリット（７４）および前記第２スリット（７８Ａ；７８Ｂ）は、平面視において前記半導体素子領域と重なる位置に配置されている、付記Ａ１～Ａ１７のうちのいずれか一つに記載の半導体装置（１０）。
　（付記Ａ１９）
　前記半導体素子（２０）に隣接して配置される導電端子（１４）をさらに備え、
　前記導電部材（２２）は、前記第２配線部（６０）を跨いで前記第１配線部（４２）と前記導電端子（１４）とを接続しており、
　前記第２スリット（７８Ａ；７８Ｂ）は、前記導電部材（２２）と平面視で重なる前記第２配線部（６０）の部分を露出させている、付記Ａ１～Ａ１８のうちのいずれか一つに記載の半導体装置（１０）。
　（付記Ａ２０）
　前記導電部材（２２）は、各々平板状の第１端部および第２端部と、前記第１端部と前記第２端部との間に位置し段状に屈曲された中間部とを含み、ブリッジ形状を有するクリップである、付記Ａ１～Ａ１９のうちのいずれか一つに記載の半導体装置（１０）。
　（付記Ｂ１）
　半導体素子（２０）と、
　導電部材（２２）と、を備え、
　前記半導体素子（２０）は、
　　前記導電部材（２２）が接続される第１配線部（４２）と、
　　前記第１配線部（４２）から離間するとともに前記第１配線部（４２）を少なくとも部分的に囲む第２配線部（６０）と、
　　前記第２配線部（６０）から離間するとともに前記第２配線部（６０）を少なくとも部分的に囲む第３配線部（４４）と、
　　前記第１配線部（４２）、前記第２配線部（６０）、および前記第３配線部（４４）を覆うパッシベーション層（７０）と、
を含み、
　前記パッシベーション層（７０）は、
　　前記第１配線部（４２）の一部を前記導電部材（２２）の接続領域（４２Ａ）として露出させる第１開口（７２）と、
　　前記第１開口（７２）と前記第２配線部（６０）との間に位置し、前記第１配線部（４２）の一部を露出させる内周側スリット（７４）と、
　　前記第２配線部（６０）の一部および前記第３配線部（４４）の一部のうちの少なくとも一方を露出させる少なくとも一つの外周側スリット（７８；７８Ａ；７８Ｂ；７９）と、
を含む、半導体装置（１０）。
　（付記Ｃ１）
　第１配線部（４２）と、
　前記第１配線部（４２）から離間するとともに前記第１配線部（４２）を少なくとも部分的に囲む第２配線部（６０）と、
　前記第１配線部（４２）および前記第２配線部（６０）を覆うパッシベーション層（７０）と、を備え、
　前記パッシベーション層（７０）は、
　　前記第１配線部（４２）の一部を露出させる第１開口（７２）と、
　　前記第１開口（７２）と前記第２配線部（６０）との間に位置し、前記第１配線部（４２）の一部を露出させる第１スリット（７４）と、
　　前記第２配線部（６０）の一部を露出させる第２スリット（７８；７８Ａ；７８Ｂ）と、
を含む、半導体素子（２０）。
　以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
　１０…半導体装置
　１２…導電板
　１４…第１導電端子
　１６…第２導電端子
　２０…半導体素子
　２２…第１導電部材
　２４…第２導電部材
　４０…ソース電極層
　４２…ソース電極部（第１配線部）
　４２Ａ…ソースパッド（接続領域）
　４２Ｂ…ソースパッド周辺部
　４４…ソースフィンガー
　４８…離間領域
　６０…ゲート電極層（第２配線部）
　６２…ゲート電極部
　６２Ａ…ゲートパッド
　６４…ゲートフィンガー
　６４Ａ…第１ゲートフィンガー部
　６４Ｂ…第２ゲートフィンガー部
　７０…パッシベーション層
　７１Ａ…第１被覆部分
　７１Ｂ…第２被覆部分
　７１Ｃ…第３被覆部分
　７２…ソースパッド開口（第１開口）
　７４…ソース電極露出スリット（第１スリット）
　７６…ゲートパッド開口
　７８…ゲートフィンガー露出スリット
　７８Ａ…第１ゲートフィンガー露出スリット（第２スリット）
　７８Ｂ…第２ゲートフィンガー露出スリット（第２スリット）
　７９…ソースフィンガー露出スリット（第３スリット）
　Ｔ１，Ｔ２…厚さ
　Ｗ１，Ｗ２，Ｗ３…幅（スリット幅）

Claims (20)

  1. 　半導体素子と、
    　導電部材と、を備え、
    　前記半導体素子は、
    　　前記導電部材が接続される第１配線部と、
    　　前記第１配線部から離間するとともに前記第１配線部を少なくとも部分的に囲む第２配線部と、
    　　前記第１配線部および前記第２配線部を覆うパッシベーション層と、
    を含み、
    　前記パッシベーション層は、
    　　前記第１配線部の一部を前記導電部材の接続領域として露出させる第１開口と、
    　　前記第１開口と前記第２配線部との間に位置し、前記第１配線部の一部を露出させる第１スリットと、
    　　前記第２配線部の一部を露出させる第２スリットと、
    を含む、半導体装置。
  2. 　前記パッシベーション層の厚さは、前記第１配線部の厚さおよび前記第２配線部の厚さよりも小さい、請求項１に記載の半導体装置。
  3. 　前記パッシベーション層は、前記第１配線部と前記第２配線部との間の離間領域に少なくとも部分的に入り込んでおり、前記離間領域の位置で段差状に形成されている、請求項１または２に記載の半導体装置。
  4. 　前記第１配線部は、第１面と、前記第１配線部の第１面に連続し前記離間領域を画定する第２面とを含み、
    　前記第２配線部は、第１面と、前記第２配線部の第１面に連続し前記離間領域を画定する第２面とを含み、
    　前記パッシベーション層は、
    　　前記第１配線部の第１面および前記第２配線部の第１面を覆う第１被覆部分と、
    　　前記離間領域に位置し、前記第１配線部の第２面および前記第２配線部の第２面を覆う第２被覆部分と、を含み、
    　前記パッシベーション層は、前記第１被覆部分と前記第２被覆部分とによって形成される段差を含み、
    　前記第１開口、前記第１スリット、および前記第２スリットは前記第１被覆部分に形成されている、請求項３に記載の半導体装置。
  5. 　前記第１配線部は、
    　　前記第１開口から前記接続領域として露出されるソースパッドと、
    　　前記ソースパッドの周辺に位置し、前記第１配線部の外周部分を形成するソースパッド周辺部と、を含み、
    　前記第１スリットは、前記ソースパッド周辺部上に位置している、請求項１～４のうちのいずれか一項に記載の半導体装置。
  6. 　前記ソースパッド周辺部は、平面視において、角部を含む外形形状を有し、
    　前記第１スリットは、前記ソースパッド周辺部の前記角部上に位置している、請求項５に記載の半導体装置。
  7. 　前記第１スリットは環状に形成されている、請求項１～６のうちのいずれか一項に記載の半導体装置。
  8. 　前記第１スリットは閉じた環状に形成されている、請求項７に記載の半導体装置。
  9. 　前記第２配線部は、前記第１配線部から離間するとともに前記第１配線部に沿って延在するゲートフィンガーを含み、
    　前記第２スリットは、前記ゲートフィンガー上に位置している、請求項１～８のうちのいずれか一項に記載の半導体装置。
  10. 　前記ゲートフィンガーは角部を含み、
    　前記第２スリットは、前記ゲートフィンガーの前記角部上に位置している、請求項９に記載の半導体装置。
  11. 　前記第２配線部はゲート電極部をさらに含み、
    　前記ゲートフィンガーは、前記第１配線部の周囲を環状に囲むように前記ゲート電極部から延在しており、
    　前記第２スリットは、前記ゲートフィンガーの全長に亘って前記ゲートフィンガー上に位置している、請求項９または１０に記載の半導体装置。
  12. 　前記半導体素子は、前記第２配線部から離間するとともに前記第２配線部を少なくとも部分的に囲む第３配線部をさらに含み、
    　前記パッシベーション層は、前記第３配線部をさらに覆っており、
    　前記パッシベーション層は、前記第３配線部の一部を露出させる第３スリットをさらに含む、請求項１～１１のうちのいずれか一項に記載の半導体装置。
  13. 　前記第３配線部は、前記第２配線部から離間するとともに前記第２配線部に沿って延在するソースフィンガーを含み、
    　前記第３スリットは、前記ソースフィンガー上に位置している、請求項１２に記載の半導体装置。
  14. 　前記ソースフィンガーは角部を含み、
    　前記第３スリットは、前記ソースフィンガーの前記角部上に位置している、請求項１３に記載の半導体装置。
  15. 　前記ソースフィンガーは前記第２配線部の周囲を環状に囲んでおり、
    　前記第３スリットは環状に形成されている、請求項１３または１４に記載の半導体装置。
  16. 　前記第３スリットは閉じた環状に形成されている、請求項１５に記載の半導体装置。
  17. 　前記第１スリットの幅は、前記第２スリットの幅と同じである、請求項１～１６のうちのいずれか一項に記載の半導体装置。
  18. 　前記半導体素子は、半導体素子領域に形成されたスプリットゲート構造を有するトランジスタであり、
    　前記第１スリットおよび前記第２スリットは、平面視において前記半導体素子領域と重なる位置に配置されている、請求項１～１７のうちのいずれか一項に記載の半導体装置。
  19. 　前記半導体素子に隣接して配置される導電端子をさらに備え、
    　前記導電部材は、前記第２配線部を跨いで前記第１配線部と前記導電端子とを接続しており、
    　前記第２スリットは、前記導電部材と平面視で重なる前記第２配線部の部分を露出させている、請求項１～１８のうちのいずれか一項に記載の半導体装置。
  20. 　前記導電部材は、各々平板状の第１端部および第２端部と、前記第１端部と前記第２端部との間に位置し段状に屈曲された中間部とを含み、ブリッジ形状を有するクリップである、請求項１～１９のうちのいずれか一項に記載の半導体装置。
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