WO2022259960A1 - 成膜方法及び基板処理装置 - Google Patents

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WO2022259960A1
WO2022259960A1 PCT/JP2022/022549 JP2022022549W WO2022259960A1 WO 2022259960 A1 WO2022259960 A1 WO 2022259960A1 JP 2022022549 W JP2022022549 W JP 2022022549W WO 2022259960 A1 WO2022259960 A1 WO 2022259960A1
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film
oxide semiconductor
semiconductor film
tft
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PCT/JP2022/022549
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翔太 石橋
亨 北田
恵一 長坂
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東京エレクトロン株式会社
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    • H01L21/2015—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate the substrate being of crystalline semiconductor material, e.g. lattice adaptation, heteroepitaxy

Definitions

  • the present invention relates to a film forming method and a substrate processing apparatus.
  • Patent Document 1 discloses a gate electrode, a gate dielectric layer, an oxide semiconductor layer containing indium gallium zinc oxide (IGZO), a source electrode, a drain electrode, a back channel protective layer, and an etch stop layer.
  • Thin film transistors are disclosed, including:
  • the critical voltage shifts to the negative side due to oxygen defects in the IGZO film.
  • the critical voltage can be shifted to the positive side by performing an annealing treatment as a post-treatment after film formation.
  • the TFT is in the ON state at a gate voltage of 0V. Therefore, a TFT using an IGZO film generates a leakage current at a gate voltage of 0V.
  • a TFT using an IGZO film requires a gate voltage for turning off the TFT.
  • one object is to provide a film formation method and a substrate processing apparatus that suppress oxygen defects.
  • a growth process comprising: cooling a substrate to a cryogenic state of 200 K or less; and forming an oxide semiconductor film on the cooled substrate.
  • a membrane method is provided.
  • FIG. 1 is a schematic cross-sectional view of an example of a semiconductor manufacturing apparatus according to an embodiment
  • FIG. FIG. 2 is a schematic cross-sectional view showing an example of a wafer transfer path of the semiconductor manufacturing apparatus according to the present embodiment
  • 1 is a schematic cross-sectional view of an example of a substrate processing apparatus of a semiconductor manufacturing apparatus according to this embodiment
  • FIG. 1 is a schematic cross-sectional view of an example of a substrate processing apparatus of a semiconductor manufacturing apparatus according to this embodiment
  • FIG. It is a flow chart which shows an example of the film-forming method concerning this embodiment
  • 6 is a flow chart showing another example of the film forming method according to the present embodiment.
  • 1 is a plan view showing an example of a TFT according to one embodiment
  • FIG. 1 is a cross-sectional view showing an example of a TFT according to one embodiment
  • FIG. 5 is an example of a graph showing IV characteristics of a TFT formed with an oxide semiconductor film by a film formation method according to a reference example.
  • 5 is an example of a graph showing IV characteristics of a TFT formed with an oxide semiconductor film by a film formation method according to the present embodiment and a TFT formed with an oxide semiconductor film by a film formation method according to a reference example.
  • FIG. 1 is a schematic cross-sectional view of a semiconductor manufacturing apparatus 1, which is an example of a semiconductor manufacturing apparatus (substrate processing apparatus) according to this embodiment.
  • the semiconductor manufacturing apparatus 1 subjects the substrate W to a plurality of processes (desired processes such as etching, film formation, and ashing).
  • a semiconductor manufacturing apparatus 1 includes a processing section 2 , a loading/unloading section 3 , and a control section 4 .
  • the substrate W is not particularly limited, but is, for example, a semiconductor wafer (hereinafter simply referred to as wafer).
  • the loading/unloading unit 3 loads/unloads a substrate, an example of which is a wafer, to/from the processing unit 2 .
  • the processing unit 2 includes a plurality of (10 in this embodiment) process modules PM1 to PM10 for performing desired vacuum processing on the wafer.
  • the wafers are serially transferred (sequentially transferred) by the first transfer device 11 to the plurality of process modules PM1 to PM10.
  • the first transport device 11 comprises a plurality of transport modules TM1-TM5.
  • the transfer modules TM1 to TM5 each have containers 30a, 30b, 30c, 30d, and 30e each having a hexagonal planar shape and held in a vacuum. Further, the transfer modules TM1 to TM5 have multi-joint structure transfer mechanisms 31a, 31b, 31c, 31d and 31e provided in the containers 30a, 30b, 30c, 30d and 30e, respectively.
  • Transfer units 41, 42, 43 and 44 as transport buffers are provided between the transport mechanisms 31a, 31b, 31c, 31d and 31e of the transport modules TM1 to TM5, respectively.
  • the containers 30a, 30b, 30c, 30d and 30e of the transfer modules TM1 to TM5 communicate with each other to form one transfer chamber 12.
  • the transfer chamber 12 extends in the Y direction in the figure.
  • Five process modules PM1 to PM10 are connected to both sides of the transfer chamber 12 via gate valves G that can be opened and closed.
  • the gate valves G of the process modules PM1-PM10 are opened when the transport modules TM1-TM5 access the process modules PM1-PM10, and closed when desired processing is being performed.
  • the loading/unloading section 3 is connected to one end side of the processing section 2 .
  • the loading/unloading section 3 has an atmospheric transfer chamber 21 , three load ports 22 , an aligner module 23 , two load lock modules LLM1 and LLM2, and a second transfer device 24 .
  • a load port 22 , an aligner module 23 , and load lock modules LLM1 and LLM2 are connected to the atmospheric transfer chamber 21 .
  • the second transfer device 24 is provided in the atmosphere transfer chamber 21 .
  • the atmosphere transfer chamber 21 has a rectangular parallelepiped shape with the X direction in the drawing as the longitudinal direction.
  • the three load ports 22 are provided on the long side wall portion of the atmospheric transfer chamber 21 on the side opposite to the processing section 2 .
  • the load port 22 has a mounting table 25 and a transfer port 26 .
  • the mounting table 25 mounts the FOUP 20, which is a substrate housing container for housing a plurality of wafers.
  • the FOUP 20 on the mounting table 25 is hermetically connected to the atmosphere transfer chamber 21 through the transfer port 26 .
  • the aligner module 23 is connected to one short side wall of the atmospheric transfer chamber 21 . Alignment of the wafer is performed in the aligner module 23 .
  • the two load lock modules LLM1 and LLM2 are for enabling transfer of wafers between an atmospheric transfer chamber 21 having atmospheric pressure and a transfer chamber 12 having a vacuum atmosphere.
  • the pressure is variable between the same degree of vacuum.
  • the two load lock modules LLM1 and LLM2 each have two transfer ports. One of the transfer ports is connected to the long side wall portion of the atmospheric transfer chamber 21 on the processing section 2 side through a gate valve G2. The other transfer port is connected to the transfer chamber 12 of the processing section 2 through the gate valve G1.
  • the load lock module LLM1 is used when transferring wafers from the loading/unloading section 3 to the processing section 2 .
  • the load lock module LLM2 is used when transferring wafers from the processing section 2 to the loading/unloading section 3 .
  • the load lock modules LLM1 and LLM2 may perform processing such as degassing.
  • a second transfer device 24 in the atmosphere transfer chamber 21 has an articulated structure, and transfers wafers to the FOUP 20 on the load port 22, the aligner module 23, and the load lock modules LLM1 and LLM2. . Specifically, the second transfer device 24 takes out an unprocessed wafer from the FOUP 20 of the load port 22, transfers it to the aligner module 23, and transfers the wafer from the aligner module 23 to the load lock module LLM1. The second transfer device 24 also receives processed wafers transferred from the processing unit 2 to the load lock module LLM 2 and transfers them to the FOUP 20 of the load port 22 .
  • FIG. 1 shows an example in which there is one pick for receiving the wafer of the second transfer device 24, there may be two picks.
  • first transfer device 11 and the second transfer device 24 constitute the transfer section of the semiconductor manufacturing apparatus 1 .
  • process modules PM1, PM3, PM5, PM7 and PM9 are arranged in order from the load lock module LLM1 side on one side of the transfer chamber 12.
  • process modules PM2, PM4, PM6, PM8 and PM10 are arranged in order from the load lock module LLM2 side on the other side of the transfer chamber 12.
  • transport modules TM1, TM2, TM3, TM4 and TM5 are arranged in order from the side of the load lock modules LLM1 and LLM2.
  • the transport mechanism 31a of the transport module TM1 can access the load lock modules LLM1 and LLM2, the process modules PM1 and PM2, and the transfer unit 41.
  • the transport mechanism 31b of the transport module TM2 can access the process modules PM1, PM2, PM3 and PM4, and the transfer units 41 and .
  • the transport mechanism 31c of the transport module TM3 can access the process modules PM3, PM4, PM5 and PM6, and the delivery units 42 and 43.
  • the transport mechanism 31d of the transport module TM4 can access the process modules PM5, PM6, PM7 and PM8 and the transfer units 43 and 44.
  • the transport mechanism 31e of the transport module TM5 can access the process modules PM7, PM8, PM9 and PM10 and the transfer unit 44.
  • the transport modules TM1 to TM5 of the second transport device 24 and the first transport device 11 are configured as shown in FIG. Therefore, as shown in FIG. 2, the wafers taken out of the FOUP 20 are serially transported in one direction along a substantially U-shaped path P in the processing section 2 and processed in the process modules PM1 to PM10. returned to That is, the wafers are serially transferred to the process modules PM1, PM3, PM5, PM7, PM9, PM10, PM8, PM6, PM4, and PM2 in order, and are processed as desired.
  • the semiconductor manufacturing apparatus 1 can be used, for example, to manufacture a laminated film (MTJ (Magnetoresistive Tunnel Junction) film) used for MRAM (Magnetoresistive Random Access Memory).
  • MTJ Magnetic Tunnel Junction
  • MRAM Magnetic Random Access Memory
  • desired treatments such as pre-cleaning treatment, film formation treatment, oxidation treatment, heat treatment, cooling treatment, etc. in manufacturing the MTJ film, and each of these desired treatments is performed in the process modules PM1 to PM10.
  • One or more of the process modules PM1 to PM10 may be standby modules for waiting wafers.
  • the control unit 4 controls each component of the semiconductor manufacturing apparatus 1 .
  • the control unit 4 includes, for example, transfer modules TM1 to TM5 (transfer mechanisms 31a to 31e), a second transfer device 24, process modules PM1 to PM10, load lock modules LLM1 and LLM2, a transfer chamber 12, and a gate valve. G, G1 and G2 are controlled.
  • the control unit 4 is, for example, a computer.
  • FIG. 3 is a schematic cross-sectional view of a substrate processing apparatus 5, which is an example of a substrate processing apparatus of a semiconductor manufacturing apparatus according to this embodiment.
  • the substrate processing apparatus 5 is an apparatus for cooling the substrate W to a cryogenic state of 200K or less.
  • the substrate processing apparatus 5 includes a mounting table 60 on which the substrate W is mounted inside the processing container 50 . Further, the substrate processing apparatus 5 includes a refrigerating heat medium 80 . Furthermore, the substrate processing apparatus 5 includes an outer cylinder 85 that supports the mounting table 60 .
  • the mounting table 60 includes an upper electrostatic chuck 65 on which the substrate W is mounted, and a lower plate 62 .
  • the electrostatic chuck 65 has a chuck electrode 66 embedded within a dielectric film 67 .
  • a predetermined potential is applied to the chuck electrode 66 from a DC power supply 72 .
  • the plate 62 is made of copper (Cu) with high thermal conductivity.
  • the mounting table 60 is provided with an electrostatic chuck 65 so that the substrate W can be attracted by the electrostatic chuck 65 and the substrate W can be fixed on the upper surface of the mounting table 60 .
  • the mounting table 60 may be formed entirely of a single plate other than the laminate of the electrostatic chuck 65 and the plate 62, or may be formed integrally by sintering or the like. It may be in the form of
  • the mounting table 60 is formed with a through hole 63 that vertically penetrates the electrostatic chuck 65 and the plate 62 .
  • the through hole 63 communicates with the gap GAP below the mounting table 60 .
  • the coolant supplied to the gap GAP is supplied between the upper surface of the mounting table 60 (electrostatic chuck) and the lower surface of the substrate W through the through holes 63 .
  • the cooling medium is supplied between the upper surface of the mounting table 60 (electrostatic chuck) and the lower surface of the substrate W through the through holes 63 , so that the cold heat of the cooling medium and the refrigerating heat medium 80 is efficiently transferred to the substrate W. can be transmitted.
  • the coolant that has flowed through the coolant supply channel 81 is supplied to the lower surface of the substrate W through the through holes 63 .
  • the coolant discharged through the through hole 63 flows through the coolant discharge channel 82 and is discharged.
  • the supply and discharge of the coolant are not limited to the example shown in FIG. 3, and other forms of supply and discharge of the coolant may be employed.
  • an independent coolant channel different from the coolant supply channel 81 and the coolant discharge channel 82 is provided for the through hole 63, and the coolant is supplied through the through hole 63 via the independent coolant channel. Ejection may occur.
  • a convex portion 62a that protrudes toward the cooling medium 80 is formed on the lower surface of the plate 62 that constitutes the mounting table 60 .
  • the illustrated convex portion 62 a is an annular convex portion surrounding the central axis CL of the mounting table 60 .
  • the upper surface of the freezing heat medium 80 that is, the surface facing the projection 62a of the mounting table 60 is formed with a recess 87 into which the projection 62a is loosely fitted.
  • the illustrated concave portion 87 has an annular shape surrounding the central axis CL of the mounting table 60 .
  • the mounting table 60 is supported by an outer cylinder 85 .
  • the outer cylinder 85 is arranged so as to cover the outer peripheral surface of the upper portion of the refrigerating heat medium 80 .
  • the upper part of the outer cylinder 85 enters the inside of the processing container 50 and supports the mounting table 60 inside the processing container 50 .
  • the outer cylinder 85 has a cylinder with an inner diameter slightly larger than the outer diameter of the cooling heat medium 80 .
  • the outer cylinder 85 directly supports the mounting table 60 .
  • the outer cylinder 85 is made of metal such as stainless steel.
  • the substrate processing apparatus 5 includes a substantially cylindrical bellows 51 outside the outer cylinder 85 .
  • the bellows 51 is a metallic bellows structure that is vertically expandable.
  • the bellows 51 surrounds the outer cylinder 85 and separates the internal space of the decompressible processing container 50 and the external space of the processing container 50 .
  • a refrigerating heat medium (also called a cold link) 80 is fixed on a refrigerator (not shown).
  • the refrigerating heat medium 80 and the refrigerator constitute a refrigerating device that cools the mounting table 60 to a cryogenic state of 200K or less.
  • the refrigerator holds the frozen heat medium 80 and cools the upper surface of the frozen heat medium 80 to an extremely low temperature. From the viewpoint of cooling capacity, the refrigerator preferably uses a GM (Gifford-McMahon) cycle.
  • the upper portion of the refrigerating heat medium 80 is accommodated inside the processing container 50 .
  • the refrigerating heat medium 80 is made of copper (Cu) or the like, which has high thermal conductivity.
  • the refrigerating heat medium 80 has a substantially columnar shape.
  • the refrigerating heat medium 80 is arranged so that its center coincides with the central axis CL of the mounting table 60 .
  • the cooling heat medium 80 is internally provided with a cooling medium supply passage 81 for supplying a cooling medium (cooling gas) to the gap GAP between the cooling heat medium 80 and the mounting table 60, and a cooling medium heated by heat transfer from the mounting table 60. has a coolant discharge channel 82 for discharging the The coolant supply channel 81 and the coolant discharge channel 82 are each connected to the coolant supply device 71 .
  • the coolant supplied from the coolant supply device 71 flows through the coolant supply channel 81 and is supplied to the gap GAP.
  • the coolant discharged from the gap GAP flows through the coolant discharge channel 82 and is discharged to the coolant supply device 71 .
  • the coolant supply channel and the coolant discharge channel may be formed by the same channel.
  • Helium (He) gas having high thermal conductivity is preferably used as the coolant supplied to the gap GAP to cool the mounting table 60 .
  • the coolant supply device 71 is connected to the control section 4 .
  • the coolant supply device 71 supplies coolant at a set temperature to the coolant supply channel 81 .
  • the coolant supply device 71 also collects the coolant returned from the coolant discharge channel 82 , adjusts the coolant to a set temperature, and supplies the coolant from the coolant supply channel 81 .
  • the mounting table 60 has an electrostatic chuck 65 with a temperature sensor 64 .
  • Temperature sensor 64 is connected to temperature converter 73 .
  • the temperature converter 73 converts the signal from the temperature sensor into a temperature signal and outputs it to the controller 4 .
  • the control unit 4 measures the temperature of the mounting table 60 with the temperature sensor 64 .
  • the temperature sensor 64 is an example of a measurement unit that measures the temperature of the mounting table 60 .
  • FIG. 4 is a schematic cross-sectional view of a substrate processing apparatus 56, which is an example of a substrate processing apparatus of a semiconductor manufacturing apparatus according to this embodiment.
  • the substrate processing apparatus 6 is an apparatus for forming an oxide semiconductor film of indium gallium zinc oxide (IGZO) on the substrate W while the substrate W is cooled to an extremely low temperature of 200 K or less.
  • IGZO indium gallium zinc oxide
  • the substrate processing apparatus 6 forms, for example, an ultra-high vacuum and extremely low temperature atmosphere, and oxidizes a substrate W such as a semiconductor wafer, which is an object to be processed, inside a processing container 50 that performs substrate processing using a processing gas. It is a PVD (Physical Vapor Deposition) device for forming semiconductor films and the like.
  • ultra-high vacuum means, for example, a pressure atmosphere of 10 ⁇ 5 Pa or less
  • cryogenic temperature means a temperature atmosphere of 200 K or less.
  • the substrate processing apparatus 6 includes a processing container 50, a mounting table 60 on which the substrate W is placed inside the processing container 50, and a refrigerating device (refrigerating heat medium 80 and refrigerating heat medium 80). machine) and
  • a plurality of target holders 91 are fixed above the mounting table 60 inside the processing container 50 .
  • a different type of target T is attached to the lower surface of each target holder 91 .
  • the processing container 50 is configured such that the inside thereof is decompressed to an ultra-high vacuum by operating an exhaust device (not shown) such as a vacuum pump. Further, a processing gas (eg, argon (Ar), krypton (Kr), neon) required for sputtering film formation is supplied to the processing chamber 50 via a gas supply pipe (none of which is shown) communicating with a processing gas supply device. A rare gas such as (Ne) or nitrogen (N2) gas is supplied.
  • argon (Ar), krypton (Kr), neon eg., argon (Ar), krypton (Kr), neon
  • a rare gas such as (Ne) or nitrogen (N2) gas is supplied.
  • An AC voltage or a DC voltage is applied to the target holder 91 from a power source for plasma generation (not shown).
  • a power source for plasma generation not shown.
  • plasma is generated inside the processing container 50, and the rare gas or the like inside the processing container 50 is ionized, and the ionized rare gas element is generated. etc., the target T is sputtered. Atoms or molecules of the sputtered target T are deposited on the surface of the substrate W held on the mounting table 60 so as to face the target T. As shown in FIG.
  • the substrate processing apparatus 6 includes a rotating device (not shown) that rotates the mounting table 60, a first elevating device (not shown) that raises and lowers the mounting table 60, and a refrigerating device (refrigerating heat medium 80 and a refrigerating machine). It may have a second lifting device (not shown) for lifting.
  • FIG. 5 is a flow chart showing an example of the film forming method according to this embodiment.
  • a method for forming an oxide semiconductor film for forming a thin film transistor (TFT) will be described.
  • a substrate W on which a gate electrode and a gate dielectric film are formed is prepared.
  • a gate electrode is formed on a substrate W in a gate electrode deposition apparatus used in any one of the process modules PM1 to PM10 of the semiconductor manufacturing apparatus 1.
  • a gate dielectric film is formed on the gate electrode in a gate dielectric film forming apparatus used in any one of the process modules PM1 to PM10 of the semiconductor manufacturing apparatus 1.
  • FIG. The substrate W on which the gate electrode and the gate dielectric film are formed is transferred to the substrate processing apparatus 5 (first chamber) shown in FIG. .
  • step S102 the substrate W is cooled.
  • the substrate W mounted on the mounting table 60 is cooled to a cryogenic state of 200 K or less using a freezing device (freezing heat medium 80 and refrigerator).
  • the substrate W cooled to the cryogenic state in step S102 is transported by any of the transport modules TM1 to TM5 to the film forming apparatus (second chamber) used in any of the process modules PM1 to PM10 of the semiconductor manufacturing apparatus 1. be done.
  • step S103 an oxide semiconductor film containing indium gallium zinc oxide (IGZO) is formed on the substrate W cooled to an extremely low temperature of 200K or less.
  • the film forming apparatus is, for example, a PVD apparatus. An oxide semiconductor film is formed in the conveyed film forming apparatus.
  • the substrate W on which the oxide semiconductor film is formed is transported to any of the process modules PM1 to PM10 of the semiconductor manufacturing apparatus 1 by any of the transport modules TM1 to TM5, and the source is placed on the oxide semiconductor film. An electrode, a drain electrode, etc. are formed, and a TFT is formed on the substrate W.
  • the substrate W is transported to one of the process modules PM1 to PM10 of the semiconductor manufacturing apparatus 1 or to an annealing apparatus outside the semiconductor manufacturing apparatus 1, and subjected to post-annealing. Thereby, the amorphous oxide semiconductor film formed in step S103 is annealed.
  • FIG. 6 is a flow chart showing another example of the film forming method according to this embodiment.
  • a method for forming an oxide semiconductor film for forming a TFT is described.
  • a substrate W on which a gate electrode and a gate dielectric film are formed is prepared.
  • a gate electrode is formed on a substrate W in a gate electrode deposition apparatus used in any one of the process modules PM1 to PM10 of the semiconductor manufacturing apparatus 1.
  • a gate dielectric film is formed on the gate electrode in a gate dielectric film forming apparatus used in any one of the process modules PM1 to PM10 of the semiconductor manufacturing apparatus 1.
  • FIG. The substrate W on which the gate electrode and the gate dielectric film are formed is transferred to the substrate processing apparatus 6 (second chamber) shown in FIG. .
  • step S202 an oxide semiconductor film containing indium gallium zinc oxide (IGZO) is formed on the substrate W while cooling the substrate W to a cryogenic state of 200K or less.
  • IGZO indium gallium zinc oxide
  • the substrate W mounted on the mounting table 60 is cooled to a cryogenic state of 200 K or less by using a freezing device (refrigerating heat medium 80 and a refrigerator), and the target T is sputtered so that the mounting table 60
  • An oxide semiconductor film is formed on the surface of the substrate W held in the .
  • the substrate W on which the oxide semiconductor film is formed is transported to any of the process modules PM1 to PM10 of the semiconductor manufacturing apparatus 1 by any of the transport modules TM1 to TM5, and the source is placed on the oxide semiconductor film. An electrode, a drain electrode, etc. are formed, and a TFT is formed on the substrate W.
  • the substrate W is transported to one of the process modules PM1 to PM10 of the semiconductor manufacturing apparatus 1 or to an annealing apparatus outside the semiconductor manufacturing apparatus 1, and is post-annealed. Thereby, the amorphous oxide semiconductor film formed in step S202 is annealed.
  • the cooling of the substrate W in step S102 and the formation of the oxide semiconductor film in step S103 are performed in different chambers, but the present invention is not limited to this.
  • the cooling of the substrate W in step S102 and the formation of the oxide semiconductor film in step S103 may be performed in the same chamber.
  • a second elevating device (not shown) is used to raise the refrigerating device (refrigerating heat medium 80 and the refrigerating machine), thermally connect the plate 62 and the refrigerating heat medium 80, and The substrate W placed on 60 is cooled.
  • step S103 the second lifting device (not shown) is used to lower the refrigerating device (the refrigerating heat medium 80 and the refrigerating machine), disconnect the plate 62 and the refrigerating heat medium 80, and turn the rotating device (not shown). (not shown) may be used to form an oxide semiconductor film on the substrate W by performing sputtering while rotating the mounting table 60 .
  • FIGS. 7A and 7B are diagrams illustrating an example of a TFT 300 according to one embodiment.
  • 7A shows a plan view of the TFT 300
  • FIG. 7B shows a cross-sectional view of the TFT 300.
  • the TFT 300 has a substrate 310 , a gate electrode 320 , a gate dielectric film 330 , an oxide semiconductor film 340 , a gate electrode 350 , a drain electrode 360 , a source electrode 370 and an insulating film 380 .
  • the substrate 310 is formed, for example, by nitriding a silicon substrate.
  • the gate electrode 320 is a conductive film formed on the substrate 310 .
  • the gate electrode 320 is made of TiN, for example.
  • a gate dielectric film 330 is a dielectric film formed on the gate electrode 320 .
  • the gate dielectric film 330 is formed by laminating SiCN and AlO, for example.
  • the oxide semiconductor film 340 is an oxide semiconductor film formed on the gate dielectric film 330 .
  • the oxide semiconductor film 340 is formed using indium gallium zinc oxide (IGZO).
  • IGZO indium gallium zinc oxide
  • the oxide semiconductor film 340 is formed at an extremely low temperature as shown in the flowcharts of FIGS. 5 and 6 .
  • the gate electrode 350 is formed to connect with the gate electrode 320 .
  • a drain electrode 360 and a source electrode 370 are formed over the oxide semiconductor film 340 . Also, the drain electrode 360 and the source electrode 370 are spaced apart to form a channel 390 between the drain electrode 360 and the source electrode 370 .
  • the gate electrode 350, the drain electrode 360 and the source electrode 370 are made of TiN and W, for example.
  • the insulating film 380 is an insulating film formed over the oxide semiconductor film 340 .
  • the insulating film 380 is made of SiO, for example.
  • the gate electrode 350 , the drain electrode 360 and the source electrode 370 are formed so that their upper ends are exposed from the upper surface of the insulating film 380 .
  • FIG. 8 is an example of a graph showing IV characteristics of the TFT 300 formed with the oxide semiconductor film 340 by the film forming method according to the reference example.
  • the horizontal axis indicates the gate voltage Vg, and the vertical axis indicates the drain current Id.
  • the oxide semiconductor film 340 was formed at normal temperature (room temperature). Further, in the TFT 300 according to the reference example shown in FIG. 8, the substrate W was subjected to an annealing treatment after the TFT 300 was formed.
  • the dashed line indicates the IV characteristic of the TFT 300 according to the reference example before annealing, and the solid line indicates the IV characteristic of the TFT 300 according to the reference example after annealing.
  • the critical voltage shifts to the negative side due to the oxygen defects in the oxide semiconductor film 340 .
  • the critical voltage can be shifted to the positive side from that before annealing.
  • the drain current Id is generated when the gate voltage Vg is 0 V, and the TFT 300 is in the ON state.
  • a leak current occurs when the gate voltage Vg is 0V.
  • FIG. 9 is a graph showing the IV characteristics of the TFT 300 having the oxide semiconductor film 340 formed by the film forming method according to the present embodiment and the TFT 300 having the oxide semiconductor film 340 formed by the film forming method according to the reference example. is an example.
  • the horizontal axis indicates the gate voltage Vg, and the vertical axis indicates the drain current Id.
  • the oxide semiconductor film 340 was formed at an extremely low temperature of 100 K, and the substrate W was annealed after the TFT 300 was formed. Further, in the TFT 300 according to the reference example shown in FIG. 9, the oxide semiconductor film 340 was formed at normal temperature (room temperature), and the substrate W was subjected to annealing treatment after the TFT 300 was formed.
  • the dashed line indicates the IV characteristic of the TFT 300 according to the reference example after annealing, and the solid line indicates the IV characteristic of the TFT 300 according to the present embodiment after annealing.
  • the oxide semiconductor film 340 is formed at an extremely low temperature of 200K or less. Accordingly, when the oxide semiconductor film 340 is formed over the substrate W by sputtering, oxygen atoms (O) are prevented from being removed from the oxide semiconductor film 340, and oxygen defects in the oxide semiconductor film 340 can be reduced. can. Therefore, as shown in FIG. 9, in the TFT 300 according to the present embodiment after annealing (see solid line), the critical voltage is shifted to the positive side as compared with the TFT 300 according to the reference example after annealing (see broken line). can be made
  • the TFT 300 according to the present embodiment after the annealing process, it is possible to prevent leakage current (drain current Id) from occurring when the gate voltage Vg is 0V. That is, the TFT 300 according to this embodiment can be a normally-off TFT. Further, in the TFT 300 according to this embodiment, it is possible to eliminate the need to apply an offset voltage.
  • the temperature at which the oxide semiconductor film 340 is formed is preferably an extremely low temperature of 200 K or less. Accordingly, oxygen defects in the oxide semiconductor film 340 can be suppressed. Further, the temperature at which the oxide semiconductor film 340 is formed is more preferably 100 K or more and 150 K or less. Accordingly, oxygen defects in the oxide semiconductor film 340 can be further suppressed.
  • the film forming method and the substrate processing apparatus have been described above with reference to the above embodiments, the film forming method and substrate processing apparatus according to the present invention are not limited to the above embodiments, and various modifications can be made within the scope of the present invention. and improvements are possible. The matters described in the above multiple embodiments can be combined within a consistent range.

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Abstract

酸素欠陥を抑制する成膜方法及び基板処理装置を提供する。　基板を２００Ｋ以下の極低温状態に冷却する工程と、冷却された前記基板に酸化物半導体膜を成膜する工程と、を有する、成膜方法。

Description

成膜方法及び基板処理装置
　本発明は、成膜方法及び基板処理装置に関する。
　特許文献１には、ゲート電極と、ゲート誘電体層と、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）を含む酸化物半導体層と、ソース電極と、ドレイン電極と、バックチャネル保護層と、エッチング停止層と、を含む、薄膜トランジスタが開示されている。
特表２０１６－５１９４２９号公報
　ところで、酸化物半導体としてＩＧＺＯ膜を用いた薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）は、ＩＧＺＯ膜中の酸素欠陥の影響で臨界電圧が負側にシフトする。また、成膜後の後処理でアニール処理をすることにより、臨界電圧を正側へシフトさせることができる。しかし、アニール処理後のＴＦＴであっても、ゲート電圧０ＶにおいてＴＦＴはオン状態である。このため、ＩＧＺＯ膜を用いたＴＦＴは、ゲート電圧０Ｖにおいてリーク電流が発生する。または、ＩＧＺＯ膜を用いたＴＦＴは、ＴＦＴをオフ状態とするためのゲート電圧が必要となる。
　上記課題に対して、一側面では、酸素欠陥を抑制する成膜方法及び基板処理装置を提供することを目的とする。
　上記課題を解決するために、一の態様によれば、基板を２００Ｋ以下の極低温状態に冷却する工程と、冷却された前記基板に酸化物半導体膜を成膜する工程と、を有する、成膜方法が提供される。
　一の側面によれば、酸素欠陥を抑制する成膜方法及び基板処理装置を提供することができる。
本実施形態に係る半導体製造装置の一例の概略断面図である。 本実施形態に係る半導体製造装置のウエハの搬送経路の一例を示した概略断面図である。 本実施形態に係る半導体製造装置の基板処理装置の一例の概略断面図である。 本実施形態に係る半導体製造装置の基板処理装置の一例の概略断面図である。 本実施形態に係る成膜方法の一例を示すフローチャートである。 本実施形態に係る成膜方法の他の一例を示すフローチャートである。 一実施形態に係るＴＦＴの一例を示す平面図である。 一実施形態に係るＴＦＴの一例を示す断面図である。 参考例に係る成膜方法で酸化物半導体膜を成膜したＴＦＴのＩ－Ｖ特性を示すグラフの一例である。 本実施形態に係る成膜方法で酸化物半導体膜を成膜したＴＦＴと参考例に係る成膜方法で酸化物半導体膜を成膜したＴＦＴのＩ－Ｖ特性を示すグラフの一例である。
　以下、本開示を実施するための形態について図面を参照して説明する。なお、本明細書および図面において、実質的に同一の構成については、同一の符号を付することにより重複した説明を省く。なお、理解を容易にするため、図面における各部の縮尺は、実際とは異なる場合がある。
　平行、直角、直交、水平、垂直、上下、左右などの方向には、実施形態の効果を損なわない程度のずれが許容される。角部の形状は、直角に限られず、弓状に丸みを帯びてもよい。平行、直角、直交、水平、垂直には、略平行、略直角、略直交、略水平、略垂直が含まれてもよい。
　＜半導体製造装置１＞
　図１は本実施形態に係る半導体製造装置（基板処理装置）の一例である半導体製造装置１の概略断面図である。半導体製造装置１は基板Ｗに対して複数の処理（エッチング、成膜、アッシング等の所望の処理）を施す。半導体製造装置１は、処理部２と、搬出入部３と、制御部４と、を備える。基板Ｗは特に限定しないが、例えば半導体ウエハ（以下では単にウエハと呼ぶ）である。
　搬出入部３は、処理部２に対しウエハを一例とする基板を搬出入する。処理部２は、ウエハに対して所望の真空処理を施す複数（本実施形態では１０個）のプロセスモジュールＰＭ１～ＰＭ１０を備える。複数のプロセスモジュールＰＭ１～ＰＭ１０に対しては、第１の搬送装置１１によりウエハがシリアル搬送（順次搬送）される。
　第１の搬送装置１１は複数の搬送モジュールＴＭ１～ＴＭ５を備える。搬送モジュールＴＭ１～ＴＭ５は、それぞれ真空に保持されている平面形状が六角状の容器３０ａ、３０ｂ、３０ｃ、３０ｄ及び３０ｅを有する。また、搬送モジュールＴＭ１～ＴＭ５は、それぞれ容器３０ａ、３０ｂ、３０ｃ、３０ｄ及び３０ｅに設けられている多関節構造の搬送機構３１ａ、３１ｂ、３１ｃ、３１ｄ及び３１ｅを有する。
　搬送モジュールＴＭ１～ＴＭ５の搬送機構３１ａ、３１ｂ、３１ｃ、３１ｄ及び３１ｅの間には、それぞれ搬送バッファとしての受け渡し部４１、４２、４３及び４４が設けられている。搬送モジュールＴＭ１～ＴＭ５の容器３０ａ、３０ｂ、３０ｃ、３０ｄ及び３０ｅは連通して一つの搬送室１２を構成する。
　なお、搬送室１２は図中Ｙ方向に延びている。プロセスモジュールＰＭ１～ＰＭ１０は、開閉可能なゲートバルブＧを介して搬送室１２の両側に５個ずつ接続されている。プロセスモジュールＰＭ１～ＰＭ１０のゲートバルブＧは、プロセスモジュールＰＭ１～ＰＭ１０に搬送モジュールＴＭ１～ＴＭ５がアクセスする際に開かれ、所望の処理を行っている際に閉じられる。
　搬出入部３は、処理部２の一端側に接続されている。搬出入部３は、大気搬送室２１と、３つのロードポート２２と、アライナーモジュール２３と、２つのロードロックモジュールＬＬＭ１及びＬＬＭ２と、第２の搬送装置２４とを有する。大気搬送室２１には、ロードポート２２と、アライナーモジュール２３と、ロードロックモジュールＬＬＭ１及びＬＬＭ２と、が接続されている。また、第２の搬送装置２４は大気搬送室２１内に設けられている。
　大気搬送室２１は、図中Ｘ方向を長手方向とする直方体状をなしている。３つのロードポート２２は、大気搬送室２１の処理部２と反対側の長辺壁部に設けられている。ロードポート２２は載置台２５と搬送口２６とを有する。載置台２５は複数のウエハを収容する基板収容容器であるＦＯＵＰ２０が載置される。載置台２５上のＦＯＵＰ２０は、搬送口２６を介して大気搬送室２１に密閉した状態で接続される。アライナーモジュール２３は大気搬送室２１の一方の短辺壁部に接続されている。アライナーモジュール２３においてウエハのアライメントが行われる。
　２つのロードロックモジュールＬＬＭ１及びＬＬＭ２は、大気圧である大気搬送室２１と真空雰囲気である搬送室１２との間でウエハの搬送を可能にするためのものであり、大気圧と搬送室１２と同程度の真空との間で圧力可変となっている。２つのロードロックモジュールＬＬＭ１及びＬＬＭ２は、それぞれ２つの搬送口を有している。一方の搬送口は大気搬送室２１の処理部２側の長辺壁部にゲートバルブＧ２を介して接続される。他方の搬送口はゲートバルブＧ１を介して処理部２の搬送室１２に接続されている。
　ロードロックモジュールＬＬＭ１はウエハを搬出入部３から処理部２に搬送する際に用いられる。ロードロックモジュールＬＬＭ２はウエハを処理部２から搬出入部３に搬送する際に用いられる。なお、ロードロックモジュールＬＬＭ１及びＬＬＭ２で、デガス処理等の処理を行うようにしてもよい。
　大気搬送室２１内の第２の搬送装置２４は、多関節構造を有しており、ロードポート２２上のＦＯＵＰ２０と、アライナーモジュール２３と、ロードロックモジュールＬＬＭ１及びＬＬＭ２と、に対するウエハの搬送を行う。具体的には、第２の搬送装置２４はロードポート２２のＦＯＵＰ２０から未処理のウエハを取り出し、アライナーモジュール２３へ搬送し、アライナーモジュール２３からロードロックモジュールＬＬＭ１へウエハを搬送する。また、第２の搬送装置２４は、処理部２からロードロックモジュールＬＬＭ２に搬送された処理後のウエハを受け取り、ロードポート２２のＦＯＵＰ２０へ搬送する。図１では、第２の搬送装置２４のウエハを受け取るピックが１本の例を示しているが、ピックが２本であってもよい。
　なお、上記の第１の搬送装置１１と第２の搬送装置２４とで、半導体製造装置１の搬送部が構成される。上記の処理部２は、搬送室１２の一方側に、ロードロックモジュールＬＬＭ１側から順に、プロセスモジュールＰＭ１、ＰＭ３、ＰＭ５、ＰＭ７及びＰＭ９が配置される。また、処理部２は、搬送室１２の他方側に、ロードロックモジュールＬＬＭ２側から順に、プロセスモジュールＰＭ２、ＰＭ４、ＰＭ６、ＰＭ８及びＰＭ１０が配置される。第１の搬送装置１１においては、ロードロックモジュールＬＬＭ１及びＬＬＭ２側から順に搬送モジュールＴＭ１、ＴＭ２、ＴＭ３、ＴＭ４及びＴＭ５が配置されている。
　搬送モジュールＴＭ１の搬送機構３１ａは、ロードロックモジュールＬＬＭ１及びＬＬＭ２、プロセスモジュールＰＭ１及びＰＭ２、並びに、受け渡し部４１にアクセス可能である。搬送モジュールＴＭ２の搬送機構３１ｂは、プロセスモジュールＰＭ１、ＰＭ２、ＰＭ３及びＰＭ４、並びに、受け渡し部４１及び４２にアクセス可能である。
　搬送モジュールＴＭ３の搬送機構３１ｃは、プロセスモジュールＰＭ３、ＰＭ４、ＰＭ５及びＰＭ６、並びに、受け渡し部４２及び４３にアクセス可能である。搬送モジュールＴＭ４の搬送機構３１ｄは、プロセスモジュールＰＭ５、ＰＭ６、ＰＭ７及びＰＭ８、並びに受け渡し部４３及び４４にアクセス可能である。搬送モジュールＴＭ５の搬送機構３１ｅは、プロセスモジュールＰＭ７、ＰＭ８、ＰＭ９及びＰＭ１０、並びに、受け渡し部４４にアクセス可能である。
　第２の搬送装置２４及び第１の搬送装置１１の搬送モジュールＴＭ１～ＴＭ５は図１に示すように構成されている。このため、図２に示すように、ＦＯＵＰ２０から取り出されたウエハは、処理部２において略Ｕ字状の経路Ｐに沿って一方向にシリアル搬送されて各プロセスモジュールＰＭ１～ＰＭ１０で処理され、ＦＯＵＰ２０に戻される。すなわち、ウエハは、プロセスモジュールＰＭ１、ＰＭ３、ＰＭ５、ＰＭ７、ＰＭ９、ＰＭ１０、ＰＭ８、ＰＭ６、ＰＭ４、ＰＭ２の順にシリアル搬送されて、所望の処理がなされる。
　半導体製造装置１は、例えば、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に用いられる積層膜（ＭＴＪ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）膜）の製造に用いることができる。ＭＴＪ膜の製造には、前洗浄処理、成膜処理、酸化処理、加熱処理、冷却処理等の複数の所望の処理が存在し、これら所望の処理のそれぞれを、プロセスモジュールＰＭ１～ＰＭ１０で行う。プロセスモジュールＰＭ１～ＰＭ１０の１つ以上がウエハを待機させる待機モジュールであってもよい。
　制御部４は半導体製造装置１の各構成部を制御する。制御部４は、例えば搬送モジュールＴＭ１～ＴＭ５（搬送機構３１ａ～３１ｅ）と、第２の搬送装置２４と、プロセスモジュールＰＭ１～ＰＭ１０と、ロードロックモジュールＬＬＭ１及びＬＬＭ２と、搬送室１２と、ゲートバルブＧ、Ｇ１及びＧ２と、を制御する。制御部４は、例えばコンピュータである。
　＜基板処理装置５＞
　次に、プロセスモジュールＰＭ１～ＰＭ１０のいずれかに用いられる基板処理装置５について説明する。図３は、本実施形態に係る半導体製造装置の基板処理装置の一例である基板処理装置５の概略断面図である。ここで、基板処理装置５は、基板Ｗを２００Ｋ以下の極低温状態に冷却する装置である。
　基板処理装置５は、処理容器５０の内部に、基板Ｗを載置する載置台６０を備える。また、基板処理装置５は、冷凍熱媒体８０を備える。更に、基板処理装置５は、載置台６０を支持する外筒８５を備える。
　載置台６０は、基板Ｗが載置される上方の静電チャック６５と、下方のプレート６２と、を備える。静電チャック６５は、誘電体膜６７内に埋設されたチャック電極６６を有する。チャック電極６６には、直流電源７２から所定の電位が与えられる。プレート６２は、熱伝導性の高い銅（Ｃｕ）により形成される。
　載置台６０は、静電チャック６５を備えることにより、基板Ｗを静電チャック６５により吸着し、載置台６０の上面に基板Ｗを固定できる。なお、載置台６０は、静電チャック６５とプレート６２の積層体以外にも、一つのプレートによって全体が形成されている形態であってもよいし、焼結等により全体が一体に成形されている形態であってもよい。
　また、載置台６０には、静電チャック６５とプレート６２を上下に貫通する貫通孔６３が形成されている。貫通孔６３は、載置台６０の下方にある隙間ＧＡＰに連通している。隙間ＧＡＰに供給された冷媒は、貫通孔６３を介して載置台６０（静電チャック）の上面と基板Ｗの下面との間に供給される。冷媒は、貫通孔６３を介して載置台６０（静電チャック）の上面と基板Ｗの下面との間に供給されることにより、冷媒や冷凍熱媒体８０の有する冷熱を、効率よく基板Ｗに伝達することが可能になる。
　なお、図３に示す例では、冷媒供給流路８１を流通した冷媒が貫通孔６３を介して基板Ｗの下面に供給される。また、貫通孔６３を介して排出された冷媒が冷媒排出流路８２を流通して排出される。冷媒の供給及び排出については、図３に示す例に限らず、その他の冷媒の供給及び排出形態であってもよい。例えば、貫通孔６３に対して冷媒供給流路８１や冷媒排出流路８２とは異なる独立した冷媒流路を設け、この独立した冷媒流路を介して、貫通孔６３を介した冷媒の供給や排出が行われてもよい。
　載置台６０を構成するプレート６２の下面には、冷凍熱媒体８０側に向かって突出する凸部６２ａが形成される。図示例の凸部６２ａは、載置台６０の中心軸ＣＬを取り囲む円環状の凸部である。一方、冷凍熱媒体８０の上面、すなわち、載置台６０の有する凸部６２ａと対向する面には、凸部６２ａが遊嵌する凹部８７が形成されている。図示例の凹部８７は、載置台６０の中心軸ＣＬを取り囲む円環状を有している。
　載置台６０は、外筒８５により支持されている。外筒８５は、冷凍熱媒体８０の上部の外周面を覆うように配設される。外筒８５の上部が処理容器５０の内部に進入し、処理容器５０の内部において載置台６０を支持する。外筒８５は、冷凍熱媒体８０の外径よりも僅かに大きい内径を有する円筒を有する。外筒８５は載置台６０を直接支持する。外筒８５は、例えばステンレス等の金属により形成されている。
　基板処理装置５は、外筒８５の外側に、略円筒状のベローズ５１を備える。ベローズ５１は、上下方向に伸縮自在な金属製の蛇腹構造体である。ベローズ５１は、外筒８５を包囲し、減圧自在な処理容器５０の内部空間と処理容器５０の外部空間とを分離する。
　冷凍熱媒体（コールドリンクとも称する。）８０は、冷凍機（図示せず）の上に固定される。冷凍熱媒体８０及び冷凍機は、載置台６０を２００Ｋ以下の極低温状態に冷却する冷凍装置を構成する。冷凍機は、冷凍熱媒体８０を保持し、冷凍熱媒体８０の上面を極低温に冷却する。冷凍機には、冷却能力の観点から、ＧＭ（Gifford-McMahon）サイクルを利用する形態が好ましい。冷凍熱媒体８０の上部は処理容器５０の内部に収容される。冷凍熱媒体８０は、熱伝導性の高い銅（Ｃｕ）等により形成される。冷凍熱媒体８０は、略円柱状を有する。冷凍熱媒体８０は、載置台６０の中心軸ＣＬにその中心が一致するように配置される。
　冷凍熱媒体８０は、内部に、冷凍熱媒体８０と載置台６０の間の隙間ＧＡＰに冷媒（冷却ガス）を供給する冷媒供給流路８１と、載置台６０からの伝熱により昇温した冷媒を排出する冷媒排出流路８２を有する。冷媒供給流路８１及び冷媒排出流路８２はそれぞれ冷媒供給装置７１に接続される。
　冷媒供給装置７１から供給された冷媒は、冷媒供給流路８１を流通し、隙間ＧＡＰに供給される。一方、隙間ＧＡＰから排出された冷媒は、冷媒排出流路８２を流通し、冷媒供給装置７１に排出される。なお、冷媒供給流路と冷媒排出流路が同じ流路により形成されていてもよい。載置台６０を冷却するべく隙間ＧＡＰに供給される冷媒としては、高い熱伝導性を有するヘリウム（Ｈｅ）ガスが好適に用いられる。
　冷媒供給装置７１は、制御部４に接続される。冷媒供給装置７１は、設定された温度の冷媒を冷媒供給流路８１に供給する。また、冷媒供給装置７１は、冷媒排出流路８２から戻ってきた冷媒を回収して、冷媒を設定された温度に調整して冷媒供給流路８１から供給する。
　載置台６０は、静電チャック６５に温度センサ６４を備える。温度センサ６４は、温度変換器７３に接続される。温度変換器７３は、温度センサからの信号を温度信号に変換して、制御部４に出力する。制御部４は、温度センサ６４により載置台６０の温度を測定する。なお、温度センサ６４は、載置台６０の温度を測定する測定部の一例である。
　＜基板処理装置６＞
　次に、プロセスモジュールＰＭ１～ＰＭ１０のいずれかに用いられる基板処理装置６について説明する。図４は、本実施形態に係る半導体製造装置の基板処理装置の一例である基板処理装置５６概略断面図である。ここで、基板処理装置６は、基板Ｗを２００Ｋ以下の極低温状態に冷却した状態で、基板Ｗにインジウムガリウム亜鉛酸化物（ＩＧＺＯ）の酸化物半導体膜を成膜する装置である。
　基板処理装置６は、例えば、超高真空かつ極低温の雰囲気を形成し、処理ガスによる基板処理を実行する処理容器５０の内部において、被処理体である半導体ウエハ等の基板Ｗに対して酸化物半導体膜等を形成するＰＶＤ（Physical Vaper Deposition）装置である。ここで、超高真空とは、例えば１０－５Ｐａ以下の圧力雰囲気を意味しており、極低温とは、２００Ｋ以下の温度雰囲気を意味している。
　基板処理装置６は、基板処理装置５（図３参照）と同様に、処理容器５０と、処理容器５０の内部において基板Ｗを載置する載置台６０と、冷凍装置（冷凍熱媒体８０及び冷凍機）と、を有する。
　処理容器５０の内部において、載置台６０の上方には、複数のターゲットホルダ９１が固定されている。そして、各ターゲットホルダ９１の下面には、異種のターゲットＴが取り付けられている。
　また、処理容器５０は、真空ポンプ等の排気装置（図示せず）を作動することにより、その内部が超高真空に減圧されるように構成されている。さらに、処理容器５０には、処理ガス供給装置に連通するガス供給管（いずれも図示せず）を介して、スパッタ成膜に必要な処理ガス（例えばアルゴン（Ａｒ）、クリプトン（Ｋｒ）、ネオン（Ｎｅ）等の希ガスや窒素（Ｎ２）ガス）が供給されるようになっている。
　ターゲットホルダ９１には、プラズマ発生用電源（図示せず）からの交流電圧もしくは直流電圧が印加される。プラズマ発生用電源からターゲットホルダ９１及びターゲットＴに交流電圧が印加されると、処理容器５０の内部においてプラズマが発生し、処理容器５０の内部にある希ガス等がイオン化され、イオン化した希ガス元素等によりターゲットＴがスパッタリングされる。スパッタリングされたターゲットＴの原子もしくは分子は、ターゲットＴに対向して載置台６０に保持されている基板Ｗの表面に堆積する。
　なお、基板処理装置６は、載置台６０を回転させる回転装置（図示せず）、載置台６０を昇降させる第一昇降装置（図示せず）、冷凍装置（冷凍熱媒体８０及び冷凍機）を昇降させる第二昇降装置（図示せず）を有していてもよい。
＜成膜方法＞
　次に、本実施形態に係る成膜方法について、図５を用いて説明する。図５は、本実施形態に係る成膜方法の一例を示すフローチャートである。ここでは、薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）を形成する際の酸化物半導体膜の成膜方法を説明する。
　ステップＳ１０１において、ゲート電極及びゲート誘電体膜が形成された基板Ｗを準備する。まず、半導体製造装置１のプロセスモジュールＰＭ１～ＰＭ１０のいずれかに用いられるゲート電極成膜装置において、基板Ｗにゲート電極が形成される。次に、半導体製造装置１のプロセスモジュールＰＭ１～ＰＭ１０のいずれかに用いられるゲート誘電体膜成膜装置において、ゲート電極の上にゲート誘電体膜が形成される。ゲート電極及びゲート誘電体膜が形成された基板Ｗは、搬送モジュールＴＭ１～ＴＭ５のいずれかによって、図３に示す基板処理装置５（第１チャンバ）に搬送され、載置台６０に載置される。
　ステップＳ１０２において、基板Ｗを冷却する。ここでは、冷凍装置（冷凍熱媒体８０及び冷凍機）を用いて、載置台６０に載置された基板Ｗを２００Ｋ以下の極低温状態に冷却する。
　ステップＳ１０２において極低温状態に冷却された基板Ｗは、搬送モジュールＴＭ１～ＴＭ５のいずれかによって、半導体製造装置１のプロセスモジュールＰＭ１～ＰＭ１０のいずれかに用いられる成膜装置（第２チャンバ）に搬送される。
　ステップＳ１０３において、２００Ｋ以下の極低温状態に冷却された基板Ｗにインジウムガリウム亜鉛酸化物（ＩＧＺＯ）を含む酸化物半導体膜を成膜する。成膜装置は、例えばＰＶＤ装置である。搬送された成膜装置で酸化物半導体膜が成膜される。
　その後、酸化物半導体膜が成膜された基板Ｗは、搬送モジュールＴＭ１～ＴＭ５のいずれかによって、半導体製造装置１のプロセスモジュールＰＭ１～ＰＭ１０のいずれかに搬送され、酸化物半導体膜の上にソース電極、ドレイン電極等が形成され、基板ＷにＴＦＴが形成される。また、基板Ｗは、半導体製造装置１のプロセスモジュールＰＭ１～ＰＭ１０のいずれか、または、半導体製造装置１外のアニール装置に搬送され、後アニール処理が施される。これにより、ステップＳ１０３において成膜された非結晶の酸化物半導体膜がアニール処理される。
　次に、本実施形態に係る他の成膜方法について、図６を用いて説明する。図６は、本実施形態に係る成膜方法の他の一例を示すフローチャートである。ここでは、ＴＦＴを形成する際の酸化物半導体膜の成膜方法を説明する。
　ステップＳ２０１において、ゲート電極及びゲート誘電体膜が形成された基板Ｗを準備する。まず、半導体製造装置１のプロセスモジュールＰＭ１～ＰＭ１０のいずれかに用いられるゲート電極成膜装置において、基板Ｗにゲート電極が形成される。次に、半導体製造装置１のプロセスモジュールＰＭ１～ＰＭ１０のいずれかに用いられるゲート誘電体膜成膜装置において、ゲート電極の上にゲート誘電体膜が形成される。ゲート電極及びゲート誘電体膜が形成された基板Ｗは、搬送モジュールＴＭ１～ＴＭ５のいずれかによって、図４に示す基板処理装置６（第２チャンバ）に搬送され、載置台６０に載置される。
　ステップＳ２０２において、基板Ｗを２００Ｋ以下の極低温状態に冷却しながら、基板Ｗにインジウムガリウム亜鉛酸化物（ＩＧＺＯ）を含む酸化物半導体膜を成膜する。ここでは、冷凍装置（冷凍熱媒体８０及び冷凍機）を用いて、載置台６０に載置された基板Ｗを２００Ｋ以下の極低温状態に冷却するとともに、ターゲットＴをスパッタして、載置台６０に保持されている基板Ｗの表面に酸化物半導体膜を成膜する。
　その後、酸化物半導体膜が成膜された基板Ｗは、搬送モジュールＴＭ１～ＴＭ５のいずれかによって、半導体製造装置１のプロセスモジュールＰＭ１～ＰＭ１０のいずれかに搬送され、酸化物半導体膜の上にソース電極、ドレイン電極等が形成され、基板ＷにＴＦＴが形成される。また、基板Ｗは、半導体製造装置１のプロセスモジュールＰＭ１～ＰＭ１０のいずれか、または、半導体製造装置１外のアニール装置に搬送され、後アニール処理が施される。これにより、ステップＳ２０２において成膜された非結晶の酸化物半導体膜がアニール処理される。
　なお、図５に示すフローでは、ステップＳ１０２における基板Ｗの冷却と、ステップＳ１０３における酸化物半導体膜の成膜と、を異なるチャンバで行うものとして説明したが、これに限られるものではない。例えば、基板処理装置６（図４参照）を用いて、ステップＳ１０２における基板Ｗの冷却と、ステップＳ１０３における酸化物半導体膜の成膜と、を同一のチャンバで行ってもよい。
　例えば、ステップＳ１０２において、第二昇降装置（図示せず）を用いて冷凍装置（冷凍熱媒体８０及び冷凍機）を上昇させ、プレート６２と冷凍熱媒体８０とを熱的に接続し、載置台６０に載置された基板Ｗを冷却する。
　そして、ステップＳ１０３において第二昇降装置（図示せず）を用いて冷凍装置（冷凍熱媒体８０及び冷凍機）を下降させ、プレート６２と冷凍熱媒体８０との接続を解除し、回転装置（図示せず）を用いて載置台６０を回転させながらスパッタリングを行い、基板Ｗに酸化物半導体膜を成膜してもよい。
＜ＴＦＴ＞
　次に、酸化物半導体膜３４０を有するＴＦＴ３００の一例について、図７Ａ及び図７Ｂを用いて説明する。図７Ａ及び図７Ｂは、一実施形態に係るＴＦＴ３００の一例を示す図である。図７ＡはＴＦＴ３００の平面図を示し、図７ＢはＴＦＴ３００の断面図を示す。
　ＴＦＴ３００は、基板３１０と、ゲート電極３２０と、ゲート誘電体膜３３０と、酸化物半導体膜３４０と、ゲート電極３５０と、ドレイン電極３６０と、ソース電極３７０と、絶縁膜３８０と、を有する。
　基板３１０は、例えば、シリコン基板を窒化して形成される。
　ゲート電極３２０は、基板３１０上に形成される導電膜である。ゲート電極３２０は、例えば、ＴｉＮで形成される。
　ゲート誘電体膜３３０は、ゲート電極３２０の上に形成される誘電体膜である。ゲート誘電体膜３３０は、例えば、ＳｉＣＮ、ＡｌＯを積層して形成される。
　酸化物半導体膜３４０は、ゲート誘電体膜３３０の上に形成される酸化物半導体膜である。酸化物半導体膜３４０は、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）で形成される。なお、本実施形態のＴＦＴ３００は、図５及び図６のフローチャートに示すように、極低温状態で酸化物半導体膜３４０が成膜される。
　ゲート電極３５０は、ゲート電極３２０と接続するように形成される。ドレイン電極３６０及びソース電極３７０は、酸化物半導体膜３４０の上に形成される。また、ドレイン電極３６０及びソース電極３７０は、ドレイン電極３６０とソース電極３７０との間にチャネル３９０を形成するように、離間して形成される。なお、ゲート電極３５０、ドレイン電極３６０及びソース電極３７０は、例えば、ＴｉＮ、Ｗで形成される。
　絶縁膜３８０は、酸化物半導体膜３４０の上に形成される絶縁膜である。絶縁膜３８０は、例えば、ＳｉＯで形成される。なお、ゲート電極３５０、ドレイン電極３６０及びソース電極３７０は、上端が絶縁膜３８０の上面から露出するように形成されている。
＜ＴＦＴのＩ－Ｖ特性＞
　次に、ＴＦＴ３００のＩ－Ｖ特性について、図８及び図９を用いて説明する。
　まず、参考例に係る成膜方法で酸化物半導体膜３４０を成膜したＴＦＴ３００のＩ－Ｖ特性について、図８を用いて説明する。図８は、参考例に係る成膜方法で酸化物半導体膜３４０を成膜したＴＦＴ３００のＩ－Ｖ特性を示すグラフの一例である。横軸は、ゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄを示す。
　また、図８に示す参考例に係るＴＦＴ３００では、常温（室温）で酸化物半導体膜３４０を成膜した。また、図８に示す参考例に係るＴＦＴ３００では、ＴＦＴ３００を形成後に、基板Ｗをアニール処理を施した。アニール処理前の参考例に係るＴＦＴ３００のＩ－Ｖ特性を破線で示し、アニール処理後の参考例に係るＴＦＴ３００のＩ－Ｖ特性を実線で示す。
　アニール処理前のＴＦＴ３００のＩ－Ｖ特性（破線）は、酸化物半導体膜３４０の酸素欠陥の影響で臨界電圧が負側にシフトする。これに対し、アニール処理後のＴＦＴ３００のＩ－Ｖ特性（実線）では、臨界電圧をアニール処理前よりも正側へシフトさせることができる。しかし、アニール処理後のＴＦＴ３００においても、ゲート電圧Ｖｇが０Ｖにおけるドレイン電流Ｉｄが生じており、ＴＦＴ３００はオン状態である。
　このため、参考例に係るＴＦＴ３００では、ゲート電圧Ｖｇが０Ｖにおいてリーク電流が発生する。または、参考例に係るＴＦＴ３００では、ＴＦＴ３００をオフ状態とするためのオフセット電圧をゲート電圧Ｖｇに印加する必要がある。
　次に、本実施形態に係る成膜方法で酸化物半導体膜３４０を成膜したＴＦＴ３００のＩ－Ｖ特性について、参考例と対比しつつ、図９を用いて説明する。図９は、本実施形態に係る成膜方法で酸化物半導体膜３４０を成膜したＴＦＴ３００と参考例に係る成膜方法で酸化物半導体膜３４０を成膜したＴＦＴ３００のＩ－Ｖ特性を示すグラフの一例である。横軸は、ゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄを示す。
　また、図９に示す本実施形態に係るＴＦＴ３００では、１００Ｋの極低温状態で酸化物半導体膜３４０を成膜し、ＴＦＴ３００を形成後に基板Ｗをアニール処理を施した。また、図９に示す参考例に係るＴＦＴ３００では、常温（室温）で酸化物半導体膜３４０を成膜し、ＴＦＴ３００を形成後に基板Ｗをアニール処理を施した。アニール処理後の参考例に係るＴＦＴ３００のＩ－Ｖ特性を破線で示し、アニール処理後の本実施形態に係るＴＦＴ３００のＩ－Ｖ特性を実線で示す。
　本実施形態に係る成膜方法では、２００Ｋ以下の極低温状態で酸化物半導体膜３４０を成膜する。これにより、基板Ｗにスパッタリングで酸化物半導体膜３４０を成膜する際、酸化物半導体膜３４０から酸素原子（Ｏ）が抜けることを抑制し、酸化物半導体膜３４０の酸素欠陥を低減することができる。よって、図９に示すように、アニール処理後の本実施形態に係るＴＦＴ３００（実線参照）では、アニール処理後の参考例に係るＴＦＴ３００（破線参照）と比較して、臨界電圧を正側にシフトさせることができる。
　また、アニール処理後の本実施形態に係るＴＦＴ３００では、ゲート電圧Ｖｇが０Ｖにおいてリーク電流（ドレイン電流Ｉｄ）の発生を防止することができる。即ち、本実施形態に係るＴＦＴ３００は、ノーマリーオフのＴＦＴとすることができる。また、本実施形態に係るＴＦＴ３００では、オフセット電圧の印加を不要とすることができる。
　なお、酸化物半導体膜３４０を成膜する際の温度は、２００Ｋ以下の極低温状態が好ましい。これにより、酸化物半導体膜３４０の酸素欠陥を抑制することができる。また、酸化物半導体膜３４０を成膜する際の温度は、１００Ｋ以上１５０Ｋ以下がより好ましい。これにより、酸化物半導体膜３４０の酸素欠陥を更に抑制することができる。
　以上、成膜方法及び基板処理装置を上記実施形態により説明したが、本発明に係る成膜方法及び基板処理装置は上記実施形態に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能である。上記複数の実施形態に記載された事項は、矛盾しない範囲で組み合わせることができる。
　尚、本願は、２０２１年６月９日に出願した日本国特許出願２０２１－９６８７８号に基づく優先権を主張するものであり、これらの日本国特許出願の全内容を本願に参照により援用する。
１　　　　　半導体製造装置（基板処理装置）
４　　　　　制御部
５　　　　　基板処理装置
６　　　　　基板処理装置
５０　　　　処理容器（チャンバ）
６０　　　　載置台
８０　　　　冷凍熱媒体
９１　　　　ターゲットホルダ
３１０　　　基板
３２０　　　ゲート電極
３３０　　　ゲート誘電体膜
３４０　　　酸化物半導体膜
３５０　　　ゲート電極
３６０　　　ドレイン電極
３７０　　　ソース電極
３８０　　　絶縁膜
３９０　　　チャネル
Ｔ　　　　　ターゲット
Ｗ　　　　　基板
ＰＭ１～ＰＭ１０　プロセスモジュール

Claims (7)

  1. 　基板を２００Ｋ以下の極低温状態に冷却する工程と、
    　冷却された前記基板に酸化物半導体膜を成膜する工程と、を有する、成膜方法。
  2. 　前記基板を前記極低温状態に冷却する工程は、
    　前記基板を冷却する第１チャンバで処理され、
    　前記基板に前記酸化物半導体膜を成膜する工程は、
    　前記基板に前記酸化物半導体膜を成膜する第２チャンバで処理される、
    請求項１に記載の成膜方法。
  3. 　前記基板を前記極低温状態に冷却する工程及び前記基板に前記酸化物半導体膜を成膜する工程は、
    　同一のチャンバで処理される、
    請求項１に記載の成膜方法。
  4. 　前記基板を前記極低温状態に冷却する工程は、
    　ゲート膜、前記ゲート膜の上にゲート誘電体膜を有する前記基板を冷却し、
    　前記基板に前記酸化物半導体膜を成膜する工程は、
    　前記ゲート誘電体膜の上に前記酸化物半導体膜を成膜する、
    請求項１乃至請求項３のいずれか１項に記載の成膜方法。
  5. 　前記酸化物半導体膜は、インジウムガリウム亜鉛酸化物膜である、
    請求項１に記載の成膜方法。
  6. 　基板を２００Ｋ以下の極低温状態に冷却する、第１チャンバと、
    　前記基板に酸化物半導体膜を成膜する、第２チャンバと、
    　制御部と、を備え、
    　前記制御部は、
    　前記第１チャンバで前記基板を２００Ｋ以下の極低温状態に冷却する工程と、
    　前記第２チャンバで冷却された前記基板に酸化物半導体膜を成膜する工程と、を実行する、
    基板処理装置。
  7. 　基板を載置する載置台と、
    　前記載置台を冷却する冷凍装置と、
    　スパッタするターゲットを保持するターゲットホルダと、
    　制御部と、を備え、
    　前記制御部は、
    　前記基板を２００Ｋ以下の極低温状態に冷却しながら、前記基板に酸化物半導体膜を成膜する、
    基板処理装置。
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