KR20240004832A - 성막 방법 및 기판 처리 장치 - Google Patents
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Abstract
산소 결함을 억제하는 성막 방법 및 기판 처리 장치를 제공한다. 기판을 200K 이하의 극저온 상태로 냉각하는 공정과, 냉각된 상기 기판에 산화물 반도체막을 성막하는 공정을 갖는, 성막 방법.
Description
본 발명은, 성막 방법 및 기판 처리 장치에 관한 것이다.
특허문헌 1에는, 게이트 전극과, 게이트 유전체층과, 인듐-갈륨-아연 산화물(IGZO)을 포함하는 산화물 반도체층과, 소스 전극과, 드레인 전극과, 백 채널 보호층과, 에칭 정지층을 포함하는, 박막 트랜지스터가 개시되어 있다.
그런데, 산화물 반도체로서 IGZO 막을 이용한 박막 트랜지스터(TFT; Thin Film Transistor)는, IGZO 막 중의 산소 결함의 영향으로 임계 전압이 음 측으로 시프트한다. 또한, 성막 후의 사후 처리로 어닐 처리를 하는 것에 의해, 임계 전압을 양 측으로 시프트시킬 수 있다. 그러나, 어닐 처리 후의 TFT이더라도, 게이트 전압 0V에 있어서 TFT는 온 상태이다. 이 때문에, IGZO 막을 이용한 TFT는, 게이트 전압 0V에 있어서 리크 전류가 발생한다. 또는, IGZO 막을 이용한 TFT는, TFT를 오프 상태로 하기 위한 게이트 전압이 필요하게 된다.
상기 과제에 대하여, 하나의 측면에서는, 산소 결함을 억제하는 성막 방법 및 기판 처리 장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 하나의 양태에 따르면, 기판을 200K 이하의 극저온 상태로 냉각하는 공정과, 냉각된 상기 기판에 산화물 반도체막을 성막하는 공정을 갖는, 성막 방법이 제공된다.
하나의 측면에 따르면, 산소 결함을 억제하는 성막 방법 및 기판 처리 장치를 제공할 수 있다.
도 1은 본 실시형태에 따른 반도체 제조 장치의 일례의 개략 단면도이다.
도 2는 본 실시형태에 따른 반도체 제조 장치의 웨이퍼의 반송 경로의 일례를 나타낸 개략 단면도이다.
도 3은 본 실시형태에 따른 반도체 제조 장치의 기판 처리 장치의 일례의 개략 단면도이다.
도 4는 본 실시형태에 따른 반도체 제조 장치의 기판 처리 장치의 일례의 개략 단면도이다.
도 5는 본 실시형태에 따른 성막 방법의 일례를 나타내는 플로우차트이다.
도 6은 본 실시형태에 따른 성막 방법의 다른 일례를 나타내는 플로우차트이다.
도 7a는 하나의 실시형태에 따른 TFT의 일례를 나타내는 평면도이다.
도 7b는 하나의 실시형태에 따른 TFT의 일례를 나타내는 단면도이다.
도 8은 참고예에 따른 성막 방법으로 산화물 반도체막을 성막한 TFT의 I-V 특성을 나타내는 그래프의 일례이다.
도 9는 본 실시형태에 따른 성막 방법으로 산화물 반도체막을 성막한 TFT와 참고예에 따른 성막 방법으로 산화물 반도체막을 성막한 TFT의 I-V 특성을 나타내는 그래프의 일례이다.
도 2는 본 실시형태에 따른 반도체 제조 장치의 웨이퍼의 반송 경로의 일례를 나타낸 개략 단면도이다.
도 3은 본 실시형태에 따른 반도체 제조 장치의 기판 처리 장치의 일례의 개략 단면도이다.
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도 5는 본 실시형태에 따른 성막 방법의 일례를 나타내는 플로우차트이다.
도 6은 본 실시형태에 따른 성막 방법의 다른 일례를 나타내는 플로우차트이다.
도 7a는 하나의 실시형태에 따른 TFT의 일례를 나타내는 평면도이다.
도 7b는 하나의 실시형태에 따른 TFT의 일례를 나타내는 단면도이다.
도 8은 참고예에 따른 성막 방법으로 산화물 반도체막을 성막한 TFT의 I-V 특성을 나타내는 그래프의 일례이다.
도 9는 본 실시형태에 따른 성막 방법으로 산화물 반도체막을 성막한 TFT와 참고예에 따른 성막 방법으로 산화물 반도체막을 성막한 TFT의 I-V 특성을 나타내는 그래프의 일례이다.
이하, 본 개시를 실시하기 위한 형태에 대하여 도면을 참조하여 설명한다. 또, 본 명세서 및 도면에 있어서, 실질적으로 동일한 구성에 대해서는, 동일한 부호를 부여하는 것에 의해 중복된 설명을 생략한다. 또, 이해를 용이하게 하기 위해, 도면에 있어서의 각 부의 축척은, 실제와는 상이한 경우가 있다.
평행, 직각, 직교, 수평, 수직, 상하, 좌우 등의 방향에는, 실시형태의 효과를 손상시키지 않을 정도의 어긋남이 허용된다. 모서리의 형상은, 직각으로 한정되지 않고, 아치형으로 둥글더라도 좋다. 평행, 직각, 직교, 수평, 수직에는, 대략 평행, 대략 직각, 대략 직교, 대략 수평, 대략 수직이 포함되더라도 좋다.
<반도체 제조 장치(1)>
도 1은 본 실시형태에 따른 반도체 제조 장치(기판 처리 장치)의 일례인 반도체 제조 장치(1)의 개략 단면도이다. 반도체 제조 장치(1)는 기판 W에 대하여 복수의 처리(에칭, 성막, 애싱 등의 소망하는 처리)를 실시한다. 반도체 제조 장치(1)는, 처리부(2)와, 반출입부(3)와, 제어부(4)를 구비한다. 기판 W는 특별히 한정되지 않지만, 예컨대 반도체 웨이퍼(이하에서는 간단하게 웨이퍼라 부른다)이다.
반출입부(3)는, 처리부(2)에 대하여 웨이퍼를 일례로 하는 기판을 반출입한다. 처리부(2)는, 웨이퍼에 대하여 소망하는 진공 처리를 실시하는 복수(본 실시형태에서는 10개)의 프로세스 모듈 PM1~PM10을 구비한다. 복수의 프로세스 모듈 PM1~PM10에 대해서는, 제 1 반송 장치(11)에 의해 웨이퍼가 시리얼 반송(순차 반송)된다.
제 1 반송 장치(11)는 복수의 반송 모듈 TM1~TM5를 구비한다. 반송 모듈 TM1~TM5는, 각각 진공으로 유지되어 있는 평면 형상이 육각형 형상인 용기(30a, 30b, 30c, 30d, 30e)를 갖는다. 또한, 반송 모듈 TM1~TM5는, 각각 용기(30a, 30b, 30c, 30d, 30e)에 마련되어 있는 다관절 구조의 반송 기구(31a, 31b, 31c, 31d, 31e)를 갖는다.
반송 모듈 TM1~TM5의 반송 기구(31a, 31b, 31c, 31d, 31e)의 사이에는, 각각 반송 버퍼로서의 전달부(41, 42, 43, 44)가 마련되어 있다. 반송 모듈 TM1~TM5의 용기(30a, 30b, 30c, 30d, 30e)는 연통하여 하나의 반송실(12)을 구성한다.
또, 반송실(12)은 도면 중 Y 방향으로 연장되어 있다. 프로세스 모듈 PM1~PM10은, 개폐 가능한 게이트 밸브 G를 거쳐서 반송실(12)의 양측에 5개씩 접속되어 있다. 프로세스 모듈 PM1~PM10의 게이트 밸브 G는, 프로세스 모듈 PM1~PM10에 반송 모듈 TM1~TM5가 액세스할 때에 열리고, 소망하는 처리를 행하고 있을 때에 닫힌다.
반출입부(3)는, 처리부(2)의 일단 측에 접속되어 있다. 반출입부(3)는, 대기 반송실(21)과, 3개의 로드 포트(22)와, 얼라이너 모듈(23)과, 2개의 로드 록 모듈 LLM1 및 LLM2와, 제 2 반송 장치(24)를 갖는다. 대기 반송실(21)에는, 로드 포트(22)와, 얼라이너 모듈(23)과, 로드 록 모듈 LLM1 및 LLM2가 접속되어 있다. 또한, 제 2 반송 장치(24)는 대기 반송실(21) 내에 마련되어 있다.
대기 반송실(21)은, 도면 중 X 방향을 긴 방향으로 하는 직방체 형상을 이루고 있다. 3개의 로드 포트(22)는, 대기 반송실(21)의 처리부(2)와 반대쪽의 긴 변 벽부에 마련되어 있다. 로드 포트(22)는 탑재대(25)와 반송구(26)를 갖는다. 탑재대(25)에는 복수의 웨이퍼를 수용하는 기판 수용 용기인 FOUP(20)가 탑재된다. 탑재대(25) 상의 FOUP(20)는, 반송구(26)를 통해서 대기 반송실(21)에 밀폐된 상태에서 접속된다. 얼라이너 모듈(23)은 대기 반송실(21)의 한쪽의 짧은 변 벽부에 접속되어 있다. 얼라이너 모듈(23)에 있어서 웨이퍼의 얼라인먼트가 행하여진다.
2개의 로드 록 모듈 LLM1 및 LLM2는, 대기압인 대기 반송실(21)과 진공 분위기인 반송실(12)의 사이에서 웨이퍼의 반송을 가능하게 하기 위한 것이고, 대기압과 반송실(12)과 동일한 정도의 진공의 사이에서 압력 가변으로 되어 있다. 2개의 로드 록 모듈 LLM1 및 LLM2는, 각각 2개의 반송구를 갖고 있다. 한쪽의 반송구는 대기 반송실(21)의 처리부(2) 측의 긴 변 벽부에 게이트 밸브 G2를 통해서 접속된다. 다른 쪽의 반송구는 게이트 밸브 G1을 통해서 처리부(2)의 반송실(12)에 접속되어 있다.
로드 록 모듈 LLM1은 웨이퍼를 반출입부(3)로부터 처리부(2)에 반송할 때에 이용된다. 로드 록 모듈 LLM2는 웨이퍼를 처리부(2)로부터 반출입부(3)에 반송할 때에 이용된다. 또, 로드 록 모듈 LLM1 및 LLM2에서, 디가스 처리 등의 처리를 행하도록 하더라도 좋다.
대기 반송실(21) 내의 제 2 반송 장치(24)는, 다관절 구조를 갖고 있고, 로드 포트(22) 상의 FOUP(20)와, 얼라이너 모듈(23)과, 로드 록 모듈 LLM1 및 LLM2에 대한 웨이퍼의 반송을 행한다. 구체적으로는, 제 2 반송 장치(24)는 로드 포트(22)의 FOUP(20)로부터 처리되지 않은 웨이퍼를 꺼내고, 얼라이너 모듈(23)에 반송하고, 얼라이너 모듈(23)로부터 로드 록 모듈 LLM1에 웨이퍼를 반송한다. 또한, 제 2 반송 장치(24)는, 처리부(2)로부터 로드 록 모듈 LLM2에 반송된 처리 후의 웨이퍼를 받아서, 로드 포트(22)의 FOUP(20)에 반송한다. 도 1에서는, 제 2 반송 장치(24)의 웨이퍼를 받는 픽이 1개인 예를 나타내고 있지만, 픽이 2개이더라도 좋다.
또, 상기의 제 1 반송 장치(11)와 제 2 반송 장치(24)로, 반도체 제조 장치(1)의 반송부가 구성된다. 상기의 처리부(2)는, 반송실(12)의 한쪽에, 로드 록 모듈 LLM1 측으로부터 차례대로, 프로세스 모듈 PM1, PM3, PM5, PM7, PM9가 배치된다. 또한, 처리부(2)는, 반송실(12)의 다른 쪽에, 로드 록 모듈 LLM2 측으로부터 차례대로, 프로세스 모듈 PM2, PM4, PM6, PM8, PM10이 배치된다. 제 1 반송 장치(11)에 있어서는, 로드 록 모듈 LLM1 및 LLM2 측으로부터 차례대로 반송 모듈 TM1, TM2, TM3, TM4, TM5가 배치되어 있다.
반송 모듈 TM1의 반송 기구(31a)는, 로드 록 모듈 LLM1 및 LLM2, 프로세스 모듈 PM1 및 PM2, 그리고, 전달부(41)에 액세스 가능하다. 반송 모듈 TM2의 반송 기구(31b)는, 프로세스 모듈 PM1, PM2, PM3, PM4, 그리고, 전달부(41, 42)에 액세스 가능하다.
반송 모듈 TM3의 반송 기구(31c)는, 프로세스 모듈 PM3, PM4, PM5, PM6, 그리고, 전달부(42, 43)에 액세스 가능하다. 반송 모듈 TM4의 반송 기구(31d)는, 프로세스 모듈 PM5, PM6, PM7, PM8, 그리고 전달부(43, 44)에 액세스 가능하다. 반송 모듈 TM5의 반송 기구(31e)는, 프로세스 모듈 PM7, PM8, PM9, PM10, 그리고, 전달부(44)에 액세스 가능하다.
제 2 반송 장치(24) 및 제 1 반송 장치(11)의 반송 모듈 TM1~TM5는 도 1에 나타내는 바와 같이 구성되어 있다. 이 때문에, 도 2에 나타내는 바와 같이, FOUP(20)로부터 꺼내어진 웨이퍼는, 처리부(2)에 있어서 대략 U자 모양의 경로 P를 따라 한 방향으로 시리얼 반송되어 각 프로세스 모듈 PM1~PM10에서 처리되고, FOUP(20)로 되돌아간다. 즉, 웨이퍼는, 프로세스 모듈 PM1, PM3, PM5, PM7, PM9, PM10, PM8, PM6, PM4, PM2의 순서로 시리얼 반송되어, 소망하는 처리가 이루어진다.
반도체 제조 장치(1)는, 예컨대, MRAM(Magnetoresistive Random Access Memory)에 이용되는 적층막(MTJ(Magnetoresistive Tunnel Junction) 막)의 제조에 이용할 수 있다. MTJ 막의 제조에는, 사전 세정 처리, 성막 처리, 산화 처리, 가열 처리, 냉각 처리 등의 복수의 소망하는 처리가 존재하고, 이들 소망하는 처리의 각각을, 프로세스 모듈 PM1~PM10에서 행한다. 프로세스 모듈 PM1~PM10 중 1개 이상이 웨이퍼를 대기시키는 대기 모듈이더라도 좋다.
제어부(4)는 반도체 제조 장치(1)의 각 구성부를 제어한다. 제어부(4)는, 예컨대 반송 모듈 TM1~TM5(반송 기구(31a~31e))와, 제 2 반송 장치(24)와, 프로세스 모듈 PM1~PM10과, 로드 록 모듈 LLM1 및 LLM2와, 반송실(12)과, 게이트 밸브 G, G1, G2를 제어한다. 제어부(4)는, 예컨대 컴퓨터이다.
<기판 처리 장치(5)>
다음으로, 프로세스 모듈 PM1~PM10 중 어느 하나에 이용되는 기판 처리 장치(5)에 대하여 설명한다. 도 3은 본 실시형태에 따른 반도체 제조 장치의 기판 처리 장치의 일례인 기판 처리 장치(5)의 개략 단면도이다. 여기서, 기판 처리 장치(5)는, 기판 W를 200K 이하의 극저온 상태로 냉각하는 장치이다.
기판 처리 장치(5)는, 처리 용기(50)의 내부에, 기판 W를 탑재하는 탑재대(60)를 구비한다. 또한, 기판 처리 장치(5)는, 냉동 열매체(80)를 구비한다. 또한, 기판 처리 장치(5)는, 탑재대(60)를 지지하는 바깥쪽 원통(85)을 구비한다.
탑재대(60)는, 기판 W가 탑재되는 위쪽의 정전 척(65)과, 아래쪽의 플레이트(62)를 구비한다. 정전 척(65)은, 유전체막(67) 내에 매설된 척 전극(66)을 갖는다. 척 전극(66)에는, 직류 전원(72)으로부터 소정의 전위가 주어진다. 플레이트(62)는, 열전도성이 높은 구리(Cu)에 의해 형성된다.
탑재대(60)는, 정전 척(65)을 구비하는 것에 의해, 기판 W를 정전 척(65)에 의해 흡착하고, 탑재대(60)의 상면에 기판 W를 고정할 수 있다. 또, 탑재대(60)는, 정전 척(65)과 플레이트(62)의 적층체 이외에도, 하나의 플레이트에 의해 전체가 형성되어 있는 형태이더라도 좋고, 소결 등에 의해 전체가 일체로 성형되어 있는 형태이더라도 좋다.
또한, 탑재대(60)에는, 정전 척(65)과 플레이트(62)를 상하로 관통하는 관통 구멍(63)이 형성되어 있다. 관통 구멍(63)은, 탑재대(60)의 아래쪽에 있는 극간 GAP에 연통하고 있다. 극간 GAP에 공급된 냉매는, 관통 구멍(63)을 통해서 탑재대(60)(정전 척)의 상면과 기판 W의 하면의 사이에 공급된다. 냉매는, 관통 구멍(63)을 통해서 탑재대(60)(정전 척)의 상면과 기판 W의 하면의 사이에 공급되는 것에 의해, 냉매나 냉동 열매체(80)가 갖는 냉열을, 효율적으로 기판 W에 전달하는 것이 가능하게 된다.
또, 도 3에 나타내는 예에서는, 냉매 공급 유로(81)를 통과한 냉매가 관통 구멍(63)을 통해서 기판 W의 하면에 공급된다. 또한, 관통 구멍(63)을 통해서 배출된 냉매가 냉매 배출 유로(82)를 통과하여 배출된다. 냉매의 공급 및 배출에 대해서는, 도 3에 나타내는 예로 한정되지 않고, 그 외의 냉매의 공급 및 배출 형태이더라도 좋다. 예컨대, 관통 구멍(63)에 대하여 냉매 공급 유로(81)나 냉매 배출 유로(82)와는 상이한 독립적인 냉매 유로를 마련하고, 이 독립적인 냉매 유로를 통해서, 관통 구멍(63)을 통한 냉매의 공급이나 배출이 행하여지더라도 좋다.
탑재대(60)를 구성하는 플레이트(62)의 하면에는, 냉동 열매체(80) 측으로 향해서 돌출하는 볼록부(62a)가 형성된다. 도시한 예의 볼록부(62a)는, 탑재대(60)의 중심축 CL을 둘러싸는 고리 모양의 볼록부이다. 한편, 냉동 열매체(80)의 상면, 즉, 탑재대(60)가 갖는 볼록부(62a)와 대향하는 면에는, 볼록부(62a)가 느슨하게 끼워지는 오목부(87)가 형성되어 있다. 도시한 예의 오목부(87)는, 탑재대(60)의 중심축 CL을 둘러싸는 고리 모양을 갖고 있다.
탑재대(60)는, 바깥쪽 원통(85)에 의해 지지되어 있다. 바깥쪽 원통(85)은, 냉동 열매체(80)의 상부의 외주면을 덮도록 배치된다. 바깥쪽 원통(85)의 상부가 처리 용기(50)의 내부로 진입하고, 처리 용기(50)의 내부에 있어서 탑재대(60)를 지지한다. 바깥쪽 원통(85)은, 냉동 열매체(80)의 외경보다 약간 큰 내경을 갖는 원통을 갖는다. 바깥쪽 원통(85)은 탑재대(60)를 직접 지지한다. 바깥쪽 원통(85)은, 예컨대 스테인리스 등의 금속에 의해 형성되어 있다.
기판 처리 장치(5)는, 바깥쪽 원통(85)의 바깥쪽에, 대략 원통 형상의 벨로즈(51)를 구비한다. 벨로즈(51)는, 상하 방향으로 신축이 자유로운 금속제의 주름상자 구조체이다. 벨로즈(51)는, 바깥쪽 원통(85)을 포위하고, 감압이 자유로운 처리 용기(50)의 내부 공간과 처리 용기(50)의 외부 공간을 분리한다.
냉동 열매체(콜드 링크라고도 칭한다)(80)는, 냉동기(도시하지 않음)의 위에 고정된다. 냉동 열매체(80) 및 냉동기는, 탑재대(60)를 200K 이하의 극저온 상태로 냉각하는 냉동 장치를 구성한다. 냉동기는, 냉동 열매체(80)를 유지하고, 냉동 열매체(80)의 상면을 극저온으로 냉각한다. 냉동기에는, 냉각 능력의 관점으로부터, GM(Gifford-McMahon) 사이클을 이용하는 형태가 바람직하다. 냉동 열매체(80)의 상부는 처리 용기(50)의 내부에 수용된다. 냉동 열매체(80)는, 열전도성이 높은 구리(Cu) 등에 의해 형성된다. 냉동 열매체(80)는, 대략 원기둥 형상을 갖는다. 냉동 열매체(80)는, 탑재대(60)의 중심축 CL과 그 중심이 일치하도록 배치된다.
냉동 열매체(80)는, 내부에, 냉동 열매체(80)와 탑재대(60)의 사이의 극간 GAP에 냉매(냉각 가스)를 공급하는 냉매 공급 유로(81)와, 탑재대(60)로부터의 전열에 의해 온도가 올라간 냉매를 배출하는 냉매 배출 유로(82)를 갖는다. 냉매 공급 유로(81) 및 냉매 배출 유로(82)는 각각 냉매 공급 장치(71)에 접속된다.
냉매 공급 장치(71)로부터 공급된 냉매는, 냉매 공급 유로(81)를 통과하여, 극간 GAP에 공급된다. 한편, 극간 GAP로부터 배출된 냉매는, 냉매 배출 유로(82)를 통과하여, 냉매 공급 장치(71)에 배출된다. 또, 냉매 공급 유로와 냉매 배출 유로가 동일한 유로에 의해 형성되어 있더라도 좋다. 탑재대(60)를 냉각하기 위해 극간 GAP에 공급되는 냉매로서는, 높은 열전도성을 갖는 헬륨(He) 가스가 적합하게 이용된다.
냉매 공급 장치(71)는, 제어부(4)에 접속된다. 냉매 공급 장치(71)는, 설정된 온도의 냉매를 냉매 공급 유로(81)에 공급한다. 또한, 냉매 공급 장치(71)는, 냉매 배출 유로(82)로부터 되돌아온 냉매를 회수하여, 냉매를 설정된 온도로 조정하여 냉매 공급 유로(81)로부터 공급한다.
탑재대(60)는, 정전 척(65)에 온도 센서(64)를 구비한다. 온도 센서(64)는, 온도 변환기(73)에 접속된다. 온도 변환기(73)는, 온도 센서로부터의 신호를 온도 신호로 변환하여, 제어부(4)에 출력한다. 제어부(4)는, 온도 센서(64)에 의해 탑재대(60)의 온도를 측정한다. 또, 온도 센서(64)는, 탑재대(60)의 온도를 측정하는 측정부의 일례이다.
<기판 처리 장치(6)>
다음으로, 프로세스 모듈 PM1~PM10 중 어느 하나에 이용되는 기판 처리 장치(6)에 대하여 설명한다. 도 4는 본 실시형태에 따른 반도체 제조 장치의 기판 처리 장치의 일례인 기판 처리 장치(6)의 개략 단면도이다. 여기서, 기판 처리 장치(6)는, 기판 W를 200K 이하의 극저온 상태로 냉각한 상태에서, 기판 W에 인듐-갈륨-아연 산화물(IGZO)의 산화물 반도체막을 성막하는 장치이다.
기판 처리 장치(6)는, 예컨대, 초고진공 및 극저온의 분위기를 형성하고, 처리 가스에 의한 기판 처리를 실행하는 처리 용기(50)의 내부에 있어서, 피처리체인 반도체 웨이퍼 등의 기판 W에 대하여 산화물 반도체막 등을 형성하는 PVD(Physical Vaper Deposition) 장치이다. 여기서, 초고진공이란, 예컨대 10-5㎩ 이하의 압력 분위기를 의미하고 있고, 극저온이란, 200K 이하의 온도 분위기를 의미하고 있다.
기판 처리 장치(6)는, 기판 처리 장치(5)(도 3 참조)와 동일하게, 처리 용기(50)와, 처리 용기(50)의 내부에 있어서 기판 W를 탑재하는 탑재대(60)와, 냉동 장치(냉동 열매체(80) 및 냉동기)를 갖는다.
처리 용기(50)의 내부에 있어서, 탑재대(60)의 위쪽에는, 복수의 타겟 홀더(91)가 고정되어 있다. 그리고, 각 타겟 홀더(91)의 하면에는, 이종의 타겟 T가 장착되어 있다.
또한, 처리 용기(50)는, 진공 펌프 등의 배기 장치(도시하지 않음)를 작동하는 것에 의해, 그 내부가 초고진공으로 감압되도록 구성되어 있다. 또한, 처리 용기(50)에는, 처리 가스 공급 장치에 연통하는 가스 공급관(모두 도시하지 않음)을 통해서, 스퍼터 성막에 필요한 처리 가스(예컨대 아르곤(Ar), 크립톤(Kr), 네온(Ne) 등의 희가스나 질소(N2) 가스)가 공급되도록 되어 있다.
타겟 홀더(91)에는, 플라즈마 발생용 전원(도시하지 않음)으로부터의 교류 전압 또는 직류 전압이 인가된다. 플라즈마 발생용 전원으로부터 타겟 홀더(91) 및 타겟 T에 교류 전압이 인가되면, 처리 용기(50)의 내부에 있어서 플라즈마가 발생하고, 처리 용기(50)의 내부에 있는 희가스 등이 이온화되고, 이온화한 희가스 원소 등에 의해 타겟 T가 스퍼터링된다. 스퍼터링된 타겟 T의 원자 또는 분자는, 타겟 T에 대향하여 탑재대(60)에 유지되어 있는 기판 W의 표면에 퇴적된다.
또, 기판 처리 장치(6)는, 탑재대(60)를 회전시키는 회전 장치(도시하지 않음), 탑재대(60)를 승강시키는 제 1 승강 장치(도시하지 않음), 냉동 장치(냉동 열매체(80) 및 냉동기)를 승강시키는 제 2 승강 장치(도시하지 않음)를 갖고 있더라도 좋다.
<성막 방법>
다음으로, 본 실시형태에 따른 성막 방법에 대하여, 도 5를 이용하여 설명한다. 도 5는 본 실시형태에 따른 성막 방법의 일례를 나타내는 플로우차트이다. 여기서는, 박막 트랜지스터(TFT; Thin Film Transistor)를 형성할 때의 산화물 반도체막의 성막 방법을 설명한다.
스텝 S101에 있어서, 게이트 전극 및 게이트 유전체막이 형성된 기판 W를 준비한다. 우선, 반도체 제조 장치(1)의 프로세스 모듈 PM1~PM10 중 어느 하나에 이용되는 게이트 전극 성막 장치에 있어서, 기판 W에 게이트 전극이 형성된다. 다음으로, 반도체 제조 장치(1)의 프로세스 모듈 PM1~PM10 중 어느 하나에 이용되는 게이트 유전체막 성막 장치에 있어서, 게이트 전극의 위에 게이트 유전체막이 형성된다. 게이트 전극 및 게이트 유전체막이 형성된 기판 W는, 반송 모듈 TM1~TM5 중 어느 하나에 의해, 도 3에 나타내는 기판 처리 장치(5)(제 1 챔버)에 반송되고, 탑재대(60)에 탑재된다.
스텝 S102에 있어서, 기판 W를 냉각한다. 여기서는, 냉동 장치(냉동 열매체(80) 및 냉동기)를 이용하여, 탑재대(60)에 탑재된 기판 W를 200K 이하의 극저온 상태로 냉각한다.
스텝 S102에 있어서 극저온 상태로 냉각된 기판 W는, 반송 모듈 TM1~TM5 중 어느 하나에 의해, 반도체 제조 장치(1)의 프로세스 모듈 PM1~PM10 중 어느 하나에 이용되는 성막 장치(제 2 챔버)에 반송된다.
스텝 S103에 있어서, 200K 이하의 극저온 상태로 냉각된 기판 W에 인듐-갈륨-아연 산화물(IGZO)을 포함하는 산화물 반도체막을 성막한다. 성막 장치는, 예컨대 PVD 장치이다. 반송된 성막 장치에서 산화물 반도체막이 성막된다.
그 후, 산화물 반도체막이 성막된 기판 W는, 반송 모듈 TM1~TM5 중 어느 하나에 의해, 반도체 제조 장치(1)의 프로세스 모듈 PM1~PM10 중 어느 하나에 반송되고, 산화물 반도체막의 위에 소스 전극, 드레인 전극 등이 형성되어, 기판 W에 TFT가 형성된다. 또한, 기판 W는, 반도체 제조 장치(1)의 프로세스 모듈 PM1~PM10 중 어느 하나, 또는, 반도체 제조 장치(1) 밖의 어닐 장치에 반송되어, 사후 어닐 처리가 실시된다. 이것에 의해, 스텝 S103에 있어서 성막된 비결정의 산화물 반도체막이 어닐 처리된다.
다음으로, 본 실시형태에 따른 다른 성막 방법에 대하여, 도 6을 이용하여 설명한다. 도 6은 본 실시형태에 따른 성막 방법의 다른 일례를 나타내는 플로우차트이다. 여기서는, TFT를 형성할 때의 산화물 반도체막의 성막 방법을 설명한다.
스텝 S201에 있어서, 게이트 전극 및 게이트 유전체막이 형성된 기판 W를 준비한다. 우선, 반도체 제조 장치(1)의 프로세스 모듈 PM1~PM10 중 어느 하나에 이용되는 게이트 전극 성막 장치에 있어서, 기판 W에 게이트 전극이 형성된다. 다음으로, 반도체 제조 장치(1)의 프로세스 모듈 PM1~PM10 중 어느 하나에 이용되는 게이트 유전체막 성막 장치에 있어서, 게이트 전극의 위에 게이트 유전체막이 형성된다. 게이트 전극 및 게이트 유전체막이 형성된 기판 W는, 반송 모듈 TM1~TM5 중 어느 하나에 의해, 도 4에 나타내는 기판 처리 장치(6)(제 2 챔버)에 반송되고, 탑재대(60)에 탑재된다.
스텝 S202에 있어서, 기판 W를 200K 이하의 극저온 상태로 냉각하면서, 기판 W에 인듐-갈륨-아연 산화물(IGZO)을 포함하는 산화물 반도체막을 성막한다. 여기서는, 냉동 장치(냉동 열매체(80) 및 냉동기)를 이용하여, 탑재대(60)에 탑재된 기판 W를 200K 이하의 극저온 상태로 냉각함과 아울러, 타겟 T를 스퍼터하여, 탑재대(60)에 유지되어 있는 기판 W의 표면에 산화물 반도체막을 성막한다.
그 후, 산화물 반도체막이 성막된 기판 W는, 반송 모듈 TM1~TM5 중 어느 하나에 의해, 반도체 제조 장치(1)의 프로세스 모듈 PM1~PM10 중 어느 하나에 반송되고, 산화물 반도체막의 위에 소스 전극, 드레인 전극 등이 형성되어, 기판 W에 TFT가 형성된다. 또한, 기판 W는, 반도체 제조 장치(1)의 프로세스 모듈 PM1~PM10 중 어느 하나, 또는, 반도체 제조 장치(1) 밖의 어닐 장치에 반송되어, 사후 어닐 처리가 실시된다. 이것에 의해, 스텝 S202에 있어서 성막된 비결정의 산화물 반도체막이 어닐 처리된다.
또, 도 5에 나타내는 플로우에서는, 스텝 S102에 있어서의 기판 W의 냉각과, 스텝 S103에 있어서의 산화물 반도체막의 성막을 상이한 챔버에서 행하는 것으로서 설명하였지만, 이것으로 한정되는 것이 아니다. 예컨대, 기판 처리 장치(6)(도 4 참조)를 이용하여, 스텝 S102에 있어서의 기판 W의 냉각과, 스텝 S103에 있어서의 산화물 반도체막의 성막을 동일한 챔버에서 행하더라도 좋다.
예컨대, 스텝 S102에 있어서, 제 2 승강 장치(도시하지 않음)를 이용하여 냉동 장치(냉동 열매체(80) 및 냉동기)를 상승시켜, 플레이트(62)와 냉동 열매체(80)를 열적으로 접속하여, 탑재대(60)에 탑재된 기판 W를 냉각한다.
그리고, 스텝 S103에 있어서 제 2 승강 장치(도시하지 않음)를 이용하여 냉동 장치(냉동 열매체(80) 및 냉동기)를 하강시켜, 플레이트(62)와 냉동 열매체(80)의 접속을 해제하고, 회전 장치(도시하지 않음)를 이용하여 탑재대(60)를 회전시키면서 스퍼터링을 행하여, 기판 W에 산화물 반도체막을 성막하더라도 좋다.
<TFT>
다음으로, 산화물 반도체막(340)을 갖는 TFT(300)의 일례에 대하여, 도 7a 및 도 7b를 이용하여 설명한다. 도 7a 및 도 7b는 하나의 실시형태에 따른 TFT(300)의 일례를 나타내는 도면이다. 도 7a는 TFT(300)의 평면도를 나타내고, 도 7b는 TFT(300)의 단면도를 나타낸다.
TFT(300)는, 기판(310)과, 게이트 전극(320)과, 게이트 유전체막(330)과, 산화물 반도체막(340)과, 게이트 전극(350)과, 드레인 전극(360)과, 소스 전극(370)과, 절연막(380)을 갖는다.
기판(310)은, 예컨대, 실리콘 기판을 질화하여 형성된다.
게이트 전극(320)은, 기판(310) 상에 형성되는 도전막이다. 게이트 전극(320)은, 예컨대, TiN으로 형성된다.
게이트 유전체막(330)은, 게이트 전극(320)의 위에 형성되는 유전체막이다. 게이트 유전체막(330)은, 예컨대, SiCN, AlO를 적층하여 형성된다.
산화물 반도체막(340)은, 게이트 유전체막(330)의 위에 형성되는 산화물 반도체막이다. 산화물 반도체막(340)은, 인듐-갈륨-아연 산화물(IGZO)로 형성된다. 또, 본 실시형태의 TFT(300)는, 도 5 및 도 6의 플로우차트에 나타내는 바와 같이, 극저온 상태에서 산화물 반도체막(340)이 성막된다.
게이트 전극(350)은, 게이트 전극(320)과 접속되도록 형성된다. 드레인 전극(360) 및 소스 전극(370)은, 산화물 반도체막(340)의 위에 형성된다. 또한, 드레인 전극(360) 및 소스 전극(370)은, 드레인 전극(360)과 소스 전극(370)의 사이에 채널(390)을 형성하도록, 이간하여 형성된다. 또, 게이트 전극(350), 드레인 전극(360) 및 소스 전극(370)은, 예컨대, TiN, W로 형성된다.
절연막(380)은, 산화물 반도체막(340)의 위에 형성되는 절연막이다. 절연막(380)은, 예컨대, SiO로 형성된다. 또, 게이트 전극(350), 드레인 전극(360) 및 소스 전극(370)은, 상단이 절연막(380)의 상면으로부터 노출되도록 형성되어 있다.
<TFT의 I-V 특성>
다음으로, TFT(300)의 I-V 특성에 대하여, 도 8 및 도 9를 이용하여 설명한다.
우선, 참고예에 따른 성막 방법으로 산화물 반도체막(340)을 성막한 TFT(300)의 I-V 특성에 대하여, 도 8을 이용하여 설명한다. 도 8은 참고예에 따른 성막 방법으로 산화물 반도체막(340)을 성막한 TFT(300)의 I-V 특성을 나타내는 그래프의 일례이다. 가로축은, 게이트 전압 Vg를 나타내고, 세로축은 드레인 전류 Id를 나타낸다.
또한, 도 8에 나타내는 참고예에 따른 TFT(300)에서는, 상온(실온)에서 산화물 반도체막(340)을 성막하였다. 또한, 도 8에 나타내는 참고예에 따른 TFT(300)에서는, TFT(300)를 형성한 후에, 기판 W에 어닐 처리를 실시하였다. 어닐 처리 전의 참고예에 따른 TFT(300)의 I-V 특성을 파선으로 나타내고, 어닐 처리 후의 참고예에 따른 TFT(300)의 I-V 특성을 실선으로 나타낸다.
어닐 처리 전의 TFT(300)의 I-V 특성(파선)은, 산화물 반도체막(340)의 산소 결함의 영향으로 임계 전압이 음 측으로 시프트한다. 이것에 비하여, 어닐 처리 후의 TFT(300)의 I-V 특성(실선)에서는, 임계 전압을 어닐 처리 전보다 양 측으로 시프트시킬 수 있다. 그러나, 어닐 처리 후의 TFT(300)에 있어서도, 게이트 전압 Vg가 0V일 때에 드레인 전류 Id가 발생하고 있고, TFT(300)는 온 상태이다.
이 때문에, 참고예에 따른 TFT(300)에서는, 게이트 전압 Vg가 0V일 때에 리크 전류가 발생한다. 또는, 참고예에 따른 TFT(300)에서는, TFT(300)를 오프 상태로 하기 위한 오프셋 전압을 게이트 전압 Vg에 인가할 필요가 있다.
다음으로, 본 실시형태에 따른 성막 방법으로 산화물 반도체막(340)을 성막한 TFT(300)의 I-V 특성에 대하여, 참고예와 대비하면서, 도 9를 이용하여 설명한다. 도 9는 본 실시형태에 따른 성막 방법으로 산화물 반도체막(340)을 성막한 TFT(300)와 참고예에 따른 성막 방법으로 산화물 반도체막(340)을 성막한 TFT(300)의 I-V 특성을 나타내는 그래프의 일례이다. 가로축은, 게이트 전압 Vg를 나타내고, 세로축은 드레인 전류 Id를 나타낸다.
또한, 도 9에 나타내는 본 실시형태에 따른 TFT(300)에서는, 100K의 극저온 상태에서 산화물 반도체막(340)을 성막하고, TFT(300)를 형성한 후에 기판 W에 어닐 처리를 실시하였다. 또한, 도 9에 나타내는 참고예에 따른 TFT(300)에서는, 상온(실온)에서 산화물 반도체막(340)을 성막하고, TFT(300)를 형성한 후에 기판 W에 어닐 처리를 실시하였다. 어닐 처리 후의 참고예에 따른 TFT(300)의 I-V 특성을 파선으로 나타내고, 어닐 처리 후의 본 실시형태에 따른 TFT(300)의 I-V 특성을 실선으로 나타낸다.
본 실시형태에 따른 성막 방법에서는, 200K 이하의 극저온 상태에서 산화물 반도체막(340)을 성막한다. 이것에 의해, 기판 W에 스퍼터링으로 산화물 반도체막(340)을 성막할 때, 산화물 반도체막(340)으로부터 산소 원자(O)가 빠지는 것을 억제하여, 산화물 반도체막(340)의 산소 결함을 저감할 수 있다. 따라서, 도 9에 나타내는 바와 같이, 어닐 처리 후의 본 실시형태에 따른 TFT(300)(실선 참조)에서는, 어닐 처리 후의 참고예에 따른 TFT(300)(파선 참조)와 비교하여, 임계 전압을 양 측으로 시프트시킬 수 있다.
또한, 어닐 처리 후의 본 실시형태에 따른 TFT(300)에서는, 게이트 전압 Vg가 0V일 때에 있어서 리크 전류(드레인 전류 Id)의 발생을 방지할 수 있다. 즉, 본 실시형태에 따른 TFT(300)는, 노멀리 오프의 TFT로 할 수 있다. 또한, 본 실시형태에 따른 TFT(300)에서는, 오프셋 전압의 인가를 불필요하게 할 수 있다.
또, 산화물 반도체막(340)을 성막할 때의 온도는, 200K 이하의 극저온 상태가 바람직하다. 이것에 의해, 산화물 반도체막(340)의 산소 결함을 억제할 수 있다. 또한, 산화물 반도체막(340)을 성막할 때의 온도는, 100K 이상 150K 이하가 보다 바람직하다. 이것에 의해, 산화물 반도체막(340)의 산소 결함을 더 억제할 수 있다.
이상, 성막 방법 및 기판 처리 장치를 상기 실시형태에 의해 설명하였지만, 본 발명에 따른 성막 방법 및 기판 처리 장치는 상기 실시형태로 한정되는 것이 아니고, 본 발명의 범위 내에서 여러 가지의 변형 및 개량이 가능하다. 상기 복수의 실시형태에 기재된 사항은, 모순되지 않는 범위에서 조합할 수 있다.
또, 본 원은, 2021년 6월 9일에 출원한 일본 특허 출원 2021-96878호에 기초하는 우선권을 주장하는 것이고, 이 일본 특허 출원의 모든 내용을 본 원에 참조에 의해 원용한다.
1: 반도체 제조 장치(기판 처리 장치)
4: 제어부
5: 기판 처리 장치
6: 기판 처리 장치
50: 처리 용기(챔버)
60: 탑재대
80: 냉동 열매체
91: 타겟 홀더
310: 기판
320: 게이트 전극
330: 게이트 유전체막
340: 산화물 반도체막
350: 게이트 전극
360: 드레인 전극
370: 소스 전극
380: 절연막
390: 채널
T: 타겟
W: 기판
PM1~PM10: 프로세스 모듈
4: 제어부
5: 기판 처리 장치
6: 기판 처리 장치
50: 처리 용기(챔버)
60: 탑재대
80: 냉동 열매체
91: 타겟 홀더
310: 기판
320: 게이트 전극
330: 게이트 유전체막
340: 산화물 반도체막
350: 게이트 전극
360: 드레인 전극
370: 소스 전극
380: 절연막
390: 채널
T: 타겟
W: 기판
PM1~PM10: 프로세스 모듈
Claims (7)
- 기판을 200K 이하의 극저온 상태로 냉각하는 공정과,
냉각된 상기 기판에 산화물 반도체막을 성막하는 공정
을 갖는 성막 방법. - 제 1 항에 있어서,
상기 기판을 상기 극저온 상태로 냉각하는 공정은, 상기 기판을 냉각하는 제 1 챔버에서 처리되고,
상기 기판에 상기 산화물 반도체막을 성막하는 공정은, 상기 기판에 상기 산화물 반도체막을 성막하는 제 2 챔버에서 처리되는
성막 방법. - 제 1 항에 있어서,
상기 기판을 상기 극저온 상태로 냉각하는 공정 및 상기 기판에 상기 산화물 반도체막을 성막하는 공정은, 동일한 챔버에서 처리되는 성막 방법. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 기판을 상기 극저온 상태로 냉각하는 공정은, 게이트막, 상기 게이트막의 위에 게이트 유전체막을 갖는 상기 기판을 냉각하고,
상기 기판에 상기 산화물 반도체막을 성막하는 공정은, 상기 게이트 유전체막의 위에 상기 산화물 반도체막을 성막하는
성막 방법. - 제 1 항에 있어서,
상기 산화물 반도체막은, 인듐-갈륨-아연 산화물막인 성막 방법. - 기판을 200K 이하의 극저온 상태로 냉각하는, 제 1 챔버와,
상기 기판에 산화물 반도체막을 성막하는, 제 2 챔버와,
제어부
를 구비하고,
상기 제어부는,
상기 제 1 챔버에서 상기 기판을 200K 이하의 극저온 상태로 냉각하는 공정과,
상기 제 2 챔버에서 냉각된 상기 기판에 산화물 반도체막을 성막하는 공정
을 실행하는
기판 처리 장치. - 기판을 탑재하는 탑재대와,
상기 탑재대를 냉각하는 냉동 장치와,
스퍼터하는 타겟을 유지하는 타겟 홀더와,
제어부
를 구비하고,
상기 제어부는, 상기 기판을 200K 이하의 극저온 상태로 냉각하면서, 상기 기판에 산화물 반도체막을 성막하는
기판 처리 장치.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021096878A JP2022188660A (ja) | 2021-06-09 | 2021-06-09 | 成膜方法及び基板処理装置 |
| JPJP-P-2021-096878 | 2021-06-09 | ||
| PCT/JP2022/022549 WO2022259960A1 (ja) | 2021-06-09 | 2022-06-02 | 成膜方法及び基板処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20240004832A true KR20240004832A (ko) | 2024-01-11 |
Family
ID=84426052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020237041471A KR20240004832A (ko) | 2021-06-09 | 2022-06-02 | 성막 방법 및 기판 처리 장치 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP2022188660A (ko) |
| KR (1) | KR20240004832A (ko) |
| TW (1) | TW202303887A (ko) |
| WO (1) | WO2022259960A1 (ko) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012074622A (ja) * | 2010-09-29 | 2012-04-12 | Bridgestone Corp | アモルファス酸化物半導体の成膜方法および薄膜トランジスタ |
| JP2016082135A (ja) * | 2014-10-20 | 2016-05-16 | 株式会社Ｊｏｌｅｄ | 薄膜トランジスタ基板の製造方法 |
| CN109642307B (zh) * | 2016-09-12 | 2020-04-10 | 株式会社爱发科 | 带透明导电膜的基板的制造方法、带透明导电膜的基板的制造装置及带透明导电膜的基板 |
-
2021
- 2021-06-09 JP JP2021096878A patent/JP2022188660A/ja active Pending
-
2022
- 2022-05-26 TW TW111119616A patent/TW202303887A/zh unknown
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- 2022-06-02 KR KR1020237041471A patent/KR20240004832A/ko unknown
Also Published As
| Publication number | Publication date |
|---|---|
| WO2022259960A1 (ja) | 2022-12-15 |
| JP2022188660A (ja) | 2022-12-21 |
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