WO2022176358A1 - ホスト装置、スレーブ装置およびデータ転送システム - Google Patents

ホスト装置、スレーブ装置およびデータ転送システム Download PDF

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WO2022176358A1
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line
clock
data
slave device
host device
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正 小野
勇雄 加藤
卓治 前田
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パナソニックＩｐマネジメント株式会社
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Definitions

  • the present disclosure relates to host devices, slave devices, and data transfer systems formed by these devices.
  • a data transfer system is formed by connecting a slave device to a host device such as a personal computer or a camera, and data is transmitted and received within the data transfer system.
  • Patent Literature 1 discloses a technique that allows a user to use a slave device as a bootable medium.
  • the host device when the frequency of the clock signal increases as the access speed between the host device and the slave device increases, it becomes necessary for the host device to adjust the punching timing of the data transmitted from the slave device.
  • the punching timing depends on the surrounding environment such as temperature, the host device and There are infinite variations due to individual differences in SD cards, and there are infinite combinations of host devices and SD cards. Therefore, unless the punching timing is adjusted between the SD card and the host device that are combined each time the device is activated, there is a possibility that data cannot be obtained correctly.
  • the adjustment of the punching timing is also called "tuning".
  • Patent Document 2 discloses a technique related to tuning between a slave device and a host device.
  • the present disclosure provides a data transfer system capable of acquiring tuning blocks while driving signal lines for sending and receiving commands to a low level.
  • a data transfer system of the present disclosure is a data transfer system having a slave device and a host device connected to the slave device by at least a power supply line, a clock line, a command line and a data line.
  • the host device After being connected to the slave device, the host device supplies power to the slave device through the power supply line.
  • the host device provides the slave device with a first clock having a first frequency and a first voltage value on the clock line.
  • the host device drives the command line, which is at a high level, to a low level.
  • the host device stops supplying the first clock.
  • the host device supplies a second clock having a second frequency and a second voltage value on the clock line to the slave device with the data line driven low.
  • the slave device drives the data line to a high level within a first predetermined period after the second clock is supplied, and drives the data line to a high level within a second predetermined period from the slave device for at least a third predetermined period. , a plurality of tuning blocks are sent to the host device on the data line.
  • the host device performs tuning for adjusting punching timing using the tuning block received on the data line.
  • the host device receives boot data on the data line from the slave device, and starts up using the received boot data.
  • a data transfer system capable of acquiring tuning blocks while driving a signal line for transmitting and receiving commands to a low level.
  • Block diagram explaining the configuration of a data transfer system in which a slave device is connected to a host device Schematic diagram showing the timing after power-on in the host device and slave device Schematic diagram of the sequence in the host device and slave device Diagram explaining the tuning block Schematic diagram showing the timing of transmission and reception of tuning blocks when conventional technology is applied
  • Schematic diagram showing the timing of transmission and reception of tuning blocks in this embodiment Schematic diagram showing another tuning block transmission/reception timing in the present embodiment
  • FIG. 1 is a block diagram illustrating the configuration of a data transfer system in which a slave device 120 is connected to a host device 100.
  • the host device 100 has at least a power supply 101 and an SoC 102 .
  • the SoC 102 includes at least a regulator 103 , an SW 104 that is an electrical switch that selects one of two power inputs, a host device I/F 105 , and a controller 106 .
  • the regulator 103 can also be arranged outside the SoC 102 .
  • the host device 100 and the slave device 120 are mechanically connected. Also, the host device 100 is electrically connected to the slave device 120 via the VDD line 110, which is a 3.3V power supply line.
  • the slave device 120 comprises at least an SoC 121 and a backend module 126.
  • the backend module 126 refers to a device such as a recording medium such as flash memory or a wireless communication module.
  • SoC 121 includes at least regulator 122 , SW 123 , slave device I/F 124 and controller 125 .
  • the regulator 122 can also be arranged outside the SoC 121 .
  • an SD card is used as an example of the slave device 120 for explanation.
  • the slave device 120 is not limited to the SD card.
  • Compact Flash (registered trademark) and Memory Stick (registered trademark) are also examples of the slave device 120 .
  • the host device I/F 105 and the slave device I/F 124 perform signal communication via lines including a CLK (clock) line 111, a CMD (command) line 112, and a DAT (data) line 113.
  • the DAT line 113 includes four signal lines, a DAT0 line 113a, a DAT1 line 113b, a DAT2 line 113c, and a DAT3 line 113d.
  • a signal being at a low level means that the voltage of the signal is at or near 0V.
  • a high-level signal means that the voltage of the signal is higher than the low-level signal and can be distinguished from the low-level signal. Note that the voltage value representing the high level can be determined according to the application of the data transfer system. In this embodiment, a high voltage signal of 3.3V and a low voltage signal of 1.8V are used as examples of voltage values representing a high level.
  • FIG. 2 is a schematic diagram of a timing chart after power-on in the host device 100 and the slave device 120.
  • FIG. 2 is a schematic diagram of a timing chart after power-on in the host device 100 and the slave device 120.
  • FIG. 3 is a schematic diagram of the sequence in the host device 100 and the slave device 120.
  • FIG. 3 is a schematic diagram of the sequence in the host device 100 and the slave device 120.
  • the host device 100 starts activation processing of the slave device 120 at timing t1 when the slave device 120 is connected (S300, S350).
  • the host device 100 supplies 3.3V power from the power supply 101 at timing t2.
  • 3.3V power is supplied to slave device 120 via SoC 102 , regulator 103 , SW 104 and VDD line 110 .
  • the host device 100 pulls up the DAT line 113 to 3.3 V (described as 3.3 V pull-up in FIG. 2) at timing t2 (S302).
  • the host device 100 sends the first clock to the CLK line 111 after the voltage applied to the VDD line 110 reaches 2.7 V at timing t3 (S304).
  • the frequency of the first clock is 400 KHz or less (first frequency).
  • the voltage value of the first clock is 3.3V (first voltage value).
  • the host device 100 After sending the first clock for a predetermined number of clocks (74 clocks or more as an example), the host device 100 drives the CMD line 112 to a high level at timing t4 (S306), and after timing t4, at timing t5. CMD line 112 is driven low (S308).
  • the host device 100 stops sending the first clock to the CLK line 111 (S310). This is an operation for sending a second clock to the CLK line 111 in subsequent processing.
  • the slave device 120 If the slave device 120 does not detect that the CMD line 112 has been driven to low level (N in S352), it waits for the next instruction from the host device 100 (S354).
  • the slave device 120 When the slave device 120 detects that the CMD line 112 has been driven low (Y in S352), it drives the DAT line 113 low after a predetermined period of time (S356).
  • the host device 100 does not supply a clock to the CLK line 111 and changes its own transfer mode from the previous mode during the period during which the CMD line 112 and the DAT line 113 are at low level (the shaded period in FIG. 2). to a high-speed transfer mode (S312).
  • a high-speed transfer mode is the SDR104 mode defined by the UHS-I standard.
  • the bus width used for data transfer is expanded from 1 bit to 4 bits.
  • the voltage values of the clock and data signals used for data transfer are 1.8V.
  • the controller 106 supplies power to the host device I/F 105 via the regulator 103 instead of the 3.3 V power directly supplied from the power supply 101.
  • the SW 104 is controlled to change to the 1.8V power supply that is used.
  • the maximum clock frequency used for data transfer is 208 MHz.
  • the slave device 120 also changes its own transfer mode to a higher speed than the previous modes during the period when the clock is not supplied to the CLK line 111 and the CMD line 112 and the DAT line 113 are at low level (shaded period in FIG. 2). high-speed transfer mode (SDR104 mode in this embodiment) (S358).
  • the controller 125 changes the power supply to the slave device I/F 124 from the 3.3V power directly supplied from the VDD line 110 to the 1.8V power supplied via the regulator 122 . to control.
  • the host device 100 sends out the second clock to the CLK line 111 at timing t7 after a predetermined period (eg, 5 ms) has elapsed from timing t6 (S314).
  • the frequency of the second clock is 208 MHz or higher (second frequency).
  • the voltage value of the second clock is 1.8V (second voltage value).
  • the period from timing t2 to t7 is called a boot initialization mode.
  • the slave device 120 drives the DAT line 113 to high level (1.8 V) at timing t8 within a predetermined period (for example, 1 ms) from timing t7 (described as 1.8 V driven by slave in FIG. 2) (S360). ).
  • the slave device 120 repeatedly transmits tuning blocks a predetermined number of times (40 times in one example) to the host device 100 via the DAT line 113 at timing t9 within a predetermined period (100 ms in one example) from timing t7 (S362).
  • the host device 100 receives the tuning block and performs tuning (S316). Specifically, the host device 100 reads the received tuning block and confirms whether the predefined tuning block can be obtained correctly. If the data is not received correctly, it means that the timing (sampling point) of the data with respect to the reference point of each clock is not set appropriately. Tuning is performed using blocks.
  • the slave device 120 After transmitting tuning blocks a predetermined number of times, the slave device 120 transmits boot data (S364).
  • the host device 100 receives the boot data (S318). If tuning is performed correctly in the host device 100, boot data can be received correctly.
  • the host device 100 When the host device 100 completes receiving the boot data (Y in S318), it drives the CMD line 112 to high level (1.8 V) at timing t10 (S322). This ends the transmission and reception of tuning blocks and boot data (S324). The host device 100 then initializes the backend module 126 and starts up the host device 100 and the like using the boot data. After completion of startup, data reading and writing are performed between the host device 100 and the slave device 120 in data blocks.
  • the host device 100 attempts initialization in normal mode (S320).
  • the slave device 120 When the slave device 120 confirms that the CMD line 112 has been driven to a high level (Y of S366), it ends transmission and reception of boot data (S370).
  • the period from timing t7 to t10 is called boot mode.
  • tuning block transmission and reception details [3.1. Transmitting and Receiving Tuning Blocks According to the Prior Art] 4 and 5, the prior art transmission and reception of tuning blocks without commands (hereafter referred to as tuning block transfers) will be described.
  • FIG. 4 is a diagram explaining the detailed configuration of the tuning block.
  • the tuning block provides signal transmission from slave device 120 to host device 100 using four signal lines (collectively DAT lines 113): DAT0 line 113a, DAT1 line 113b, DAT2 line 113c, and DAT3 line 113d.
  • a type of data sent to The tuning block consists of a 1-bit length start bit, a 128-bit length tuning pattern, a 16-bit length CRC (Cyclic Redundancy Check), and a 1-bit end bit for a total of 146 bits for each of the DAT0 line 113a to the DAT3 line 113d.
  • the start bit and end bit are indicated as S and E, respectively, but the numerical values are "0" and "1", respectively.
  • the slave device 120 drives the DAT line 113 high during the period before and after the slave device 120 transmits the tuning block. Therefore, during this period, the host device 100 detects "1" in all DAT lines.
  • the host device 100 determines that the host device 100 has received the tuning block when all the signal lines of the DAT lines 113 are "1" for a certain period of time and then "0" is detected on all the DAT lines by the start bit. After counting 146 clocks corresponding to the tuning block length, when "1" is detected as the end bit in all DAT lines, the host device 100 determines that the tuning block has been received.
  • the 128-bit length tuning pattern in this embodiment is as follows, and is arranged in ascending order of bit number from the upper left to the lower right (hexadecimal notation).
  • FIG. 5 is a schematic diagram showing timing details when tuning blocks are transmitted multiple times after timing t7 in FIG.
  • the slave device 120 drives the DAT line to a high level at timing t8 within a predetermined time (1 ms) after the host device 100 starts sending the second clock at timing t7,
  • the slave device 120 transmits the first tuning block (denoted as tuning block [1] in FIG. 5).
  • the timing will be explained using the clock numbers assigned to the respective clocks after timing t9.
  • the slave device 120 waits at least a predetermined clock period N1 (eight clocks in this embodiment) from the next clock (clock number 146) after completing the transmission of the end bit of tuning block [1], and starts the next tuning block.
  • N1 is defined as an interval to be provided between the previous data block and the next data block when the slave device 120 continuously transmits data blocks after completion of activation, and is called the number of clocks between data blocks.
  • the slave device 120 After repeating the above operation a predetermined number of times (40 times in this embodiment), the slave device 120 continues to transmit boot data.
  • the expected operation of the host device 100 is that, at the timing of the clock number 0, the start bit, that is, "0" is detected on all four signal lines of the DAT line 113, and tuning block [1] is received.
  • the end bit, ie, "1" is detected at the timing of clock number 145, and the completion of reception of tuning block [1] is detected. Then, it correctly detects the start bit and end bit of the tuning blocks repeatedly transmitted from the slave device 120, and recognizes the reception of a total of 40 tuning blocks.
  • the host device 100 cannot correctly recognize tuning blocks after tuning block [2], it will receive boot data without performing tuning, and the original purpose of correctly acquiring boot data cannot be achieved. .
  • the result of reading the tuning pattern in tuning block [1] does not always match the predetermined tuning pattern held in host device 100 in advance. do not have. This means that the sampling point when reading tuning block [1] is not correct and the sampling point needs to be adjusted using subsequent tuning blocks received.
  • the host device 100 cannot receive the 40 tuning blocks correctly, and erroneously recognizes part of the boot data following the 40 tuning blocks as a tuning block, and thus cannot receive the boot data itself correctly.
  • bit numbers 7 and 8 are consecutive “0" for all DAT lines. Therefore, no matter how much the data is delayed, it is possible to detect the start bit when bit number 8 is received at the latest by dropping consecutive "00" of bit numbers 7 and 8 regardless of the sampling point.
  • FIG. 6 is a timing chart when the host device detects the start bit of tuning block [1] at the timing of clock number 8.
  • FIG. 6 is a timing chart when the host device detects the start bit of tuning block [1] at the timing of clock number 8.
  • the host device 100 detects the start bit by consecutive "0"s in bit numbers 7 and 8 at a timing up to clock number 8 at the latest. At this time, the host device 100 receives tuning block [1] with a maximum delay of 8 clocks from the true timing transmitted by the slave device 120 . In this way, when the host device 100 receives the start bit, the maximum number of clocks delayed with respect to the true timing is defined as the maximum reception delay clock number and denoted by N2.
  • the maximum reception delay clock number N2 depends on the tuning pattern, and is eight in this embodiment.
  • the host device 100 After receiving the start bit, the host device 100 counts the number of clocks during reception of tuning block [1], and finishes receiving tuning block [1] at the timing of clock number 153.
  • the host device 100 expects an interval of clock number N1 or more from the end of reception of the previous block to the start of reception of the next block.
  • the slave device 120 uses the number of clocks obtained by adding the number of clocks between data blocks N1 and the maximum reception delay clock number N2 (in this embodiment, from the end of transmission of the previous tuning block to the start of transmission of the next tuning block). In terms of form, it is sufficient to leave an interval of 16) or more.
  • the host device 100 When the host device 100 receives the tuning block with a delay of 8 clocks from the true start bit, the clock number 153 corresponds to the end bit. At this time, since the slave device 120 drives all the DAT lines to a high level, the host device 100 can correctly detect the data of the clock number 153 as the end bit ("1").
  • FIG. 7 is a timing chart when the host device detects tuning block [1] at the timing of clock number 0.
  • FIG. 7 is a timing chart when the host device detects tuning block [1] at the timing of clock number 0.
  • the host device 100 can detect the true start bit of tuning block [1] transmitted by the slave device 120 . Therefore, it can also be detected that tuning block [1] ends at clock number 145.
  • FIG. 1
  • the slave device 120 transmits the next tuning block [2] after an interval of 16 clocks or more from the end of the transmission of tuning block [1]. Since the next tuning block will be received 8 or more clocks after the bit, no problem occurs.
  • the host device 100 when the host device 100 recognizes that the tuning block has been received with a delay of 8 clocks from the true start bit, the received tuning pattern is not preliminarily held in the host device 100. do not match. In this case, the host device 100 determines that the sampling points are not appropriate, and corrects the sampling points before the next tuning block is received, and performs tuning.
  • the numerical values (time, number of clocks, etc.) related to timing in the present embodiment are examples, and other numerical values may be used.
  • the maximum reception delay clock number N2 depends on the data configuration of the tuning pattern used.
  • the host device 100 it is necessary to hold the received tuning block until the host device 100 has finished reading the tuning block and determining whether it is an appropriate sampling point.
  • the host device 100 may receive the next tuning pattern and overwrite the previously received tuning block. In that case, the host device 100 suspends the clock supply after the number of clocks shorter than the number of clocks defined by N1 has elapsed since the end bit was received, thereby suppressing the transmission of the next tuning block from the slave device 120. (This applies to both Figures 6 and 7).
  • the high-speed bus used is SDR104 mode, but the same applies to other modes.
  • modes such as DDR50 mode
  • the slave device 120 transmits tuning blocks multiple times, but the host device 100 does not need to discard the received tuning blocks and perform tuning.
  • the slave device 120 may not transmit tuning blocks and only transmit boot data.
  • the number of tuning blocks transmitted from the slave device 120 is 40, but other fixed values may be used.
  • the host device 100 can record the number of tuning blocks to be transmitted in a predetermined non-volatile memory area in the slave device 120, and the slave device 120 can transmit the set number of tuning blocks at the next activation.
  • the CMD line 112 is driven high to cause the slave device 120 to stop transmitting subsequent tuning blocks. good too.
  • the host device 100 can drive the CMD line 112 to low level again to instruct the slave device 120 to transmit boot data.
  • the present disclosure instructs transmission of tuning blocks and boot data by issuing an initialization instruction command that the host device 100 transmits to the slave device 120 between timings t4 and t5, for example. It is equally applicable even if
  • the host device and slave device of the present disclosure are interconnected by at least power supply lines, clock lines, command lines and data lines.
  • the data transfer system of the present disclosure is configured by the host device and the slave device that are interconnected.
  • the host device after being connected to the slave device, supplies power to the slave device through the power supply line, and transmits a first clock having a first frequency and a first voltage value to the slave device through the clock line. to drive the command line, which is at a high level, to a low level, stop the supply of the first clock, and with the data line driven to a low level, send a second signal to the slave device.
  • a second clock having a frequency and a second voltage value is provided on the clock line, and the data line is driven high within a first predetermined period of time after the application of the second clock; performing tuning for adjusting punching timing using a plurality of tuning blocks transmitted on the data line from the slave device within a second predetermined period at intervals of at least a third predetermined period; Boot data is received on the data line, and booting is performed using the received boot data. This makes it possible to acquire the tuning block while driving the signal line for sending and receiving commands to a low level. .
  • the third predetermined period includes a clock period between the data blocks when the slave device continuously transmits data blocks after the slave device is activated, and the A clock period determined by the data structure of the block pattern included in the tuning block.
  • the block pattern includes at least a continuous bit string "00" or "11”, and a bit string "0" or a bit string "1" is detected. to determine the start bit of the tuning block.
  • This enables the host device 100 to receive a predetermined number of tuning blocks by reliably capturing the start bit of the tuning block. Therefore, the host device 100 can correctly receive the data following the predetermined number of tuning blocks as boot data.
  • the present disclosure can be applied to a slave device such as an SD card, a corresponding host device, and a data transfer system having the host device and slave device.

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Abstract

スレーブ装置は、データブロックを複数個送信するときのデータブロック間のクロック期間および前記チューニングブロックのデータ構成により決定されるクロック期間とで定められる間隔を空けて、ホスト装置に対して複数個のチューニングブロックを連続送信する。

Description

ホスト装置、スレーブ装置およびデータ転送システム
　本開示は、ホスト装置、スレーブ装置、およびこれらの装置が形成するデータ転送システムに関する。
　近年、記憶媒体（スレーブ装置）として、ＳＤカード（登録商標）、コンパクトフラッシュ（登録商標）等が普及している。スレーブ装置がパソコンやカメラのようなホスト装置に接続されることでデータ転送システムを形成し、データ転送システム内においてデータの送受信が行われる。
　特許文献１は、ユーザがスレーブ装置をブート可能媒体として用いることができるようにする技術を開示している。
　また、ホスト装置とスレーブ装置間のアクセス速度向上に伴ってクロック信号の周波数が高くなると、ホスト装置がスレーブ装置から送信されるデータの打ち抜きタイミングの調整が必要である。特にホスト装置が、抜き差し可能なスレーブ装置であるＳＤカードと高速バス規格であるＵＨＳ－Ｉ（Ｕｌｔｒａ　Ｈｉｇｈ　Ｓｐｅｅｄ－１）で接続されている場合、打ち抜きタイミングは温度などの周辺環境、およびホスト装置ならびにＳＤカードの個体差により変動すること、そしてホスト装置とＳＤカードの組み合わせは無限に存在する。従って、起動の都度組み合わされたＳＤカードとホスト装置との間で打ち抜きタイミングを調整しないと、正しくデータを取得できなくなる可能性がある。なお、打ち抜きタイミングの調整は「チューニング」とも呼ばれる。
　特許文献２は、スレーブ装置とホスト装置との間のチューニングに関する技術を開示している。
特開２０１５－６２１３１号公報 特開２０１６－４６７８１号公報
　特許文献１に記載の技術に基づいて、ホスト装置がブート可能媒体としてのＳＤカードからＵＨＳ－Ｉを用いてブートデータを正しく受信できるようにするためには、ブートデータ受信前にチューニングを実施することが必要である。
　一方特許文献２に記載の技術では、ホスト装置がチューニングを行うために、所定のチューニングコマンドを発行して、ＳＤカードから固定データで構成されるチューニングブロックを受信する。
　しかしながら、特許文献１に記載の技術に基づくブートデータ取得において、ホスト装置はブート開始指示からブートデータの転送完了までコマンドを送受信するための信号線をローレベルにドライブする必要がある。従って、特許文献２に記載されているようにチューニングコマンドを発行してチューニングブロックを取得するという方法が取れない。
　本開示はコマンドを送受信するための信号線をローレベルにドライブしつつチューニングブロックを取得することが可能なデータ転送システムを提供する。
　本開示のデータ転送システムは、スレーブ装置と、少なくとも電源ライン、クロックライン、コマンドラインおよびデータラインとで前記スレーブ装置と接続されるホスト装置を有するデータ転送システムである。
　前記ホスト装置は、前記スレーブ装置と接続された後に、前記スレーブ装置に前記電源ラインで電源を供給する。前記ホスト装置は、前記スレーブ装置に第１の周波数および第１電圧値を有する第１のクロックを前記クロックラインで供給する。前記ホスト装置は、ハイレベルとなっている前記コマンドラインをローレベルにドライブする。前記ホスト装置は、前記第１のクロックの供給を停止する。前記ホスト装置は、前記データラインがローレベルにドライブされた状態で前記スレーブ装置に第２の周波数および第２電圧値を有する第２のクロックを前記クロックラインで供給する。
　前記スレーブ装置は、前記第２のクロックの供給後から第１の所定期間内に前記データラインをハイレベルにドライブし、第２の所定期間内に前記スレーブ装置から少なくとも第３の所定期間の間隔を空けて前記ホスト装置に複数個のチューニングブロックを前記データラインで送信する。
　前記ホスト装置は、前記データラインで受信した前記チューニングブロックを用いて打ち抜きタイミングを調整するチューニングを行う。
　前記ホスト装置は、前記スレーブ装置からブートデータを前記データラインで受信し、当該受信したブートデータを用いて起動を行う。
　本開示によれば、コマンドを送受信するための信号線をローレベルにドライブしつつチューニングブロックを取得することが可能なデータ転送システムを提供することができる。
ホスト装置にスレーブ装置が接続されたデータ転送システムの構成について説明したブロック図 ホスト装置及びスレーブ装置における、電源起動後のタイミングを示した模式図 ホスト装置及びスレーブ装置における、シーケンスの模式図 チューニングブロックについて説明した図 従来技術を適用した場合のチューニングブロック送受信のタイミングを示した模式図 本実施の形態におけるチューニングブロック送受信のタイミングを示した模式図 本実施の形態における別のチューニングブロック送受信のタイミングを示した模式図 ホスト装置及びスレーブ装置における、別の電源起動後のタイミングを示した模式図
　以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
　なお、発明者は、当業者が本開示を十分に理解するために添付図面及び以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
　［１．データ転送システムの構成］
　図１は、ホスト装置１００にスレーブ装置１２０が接続されたデータ転送システムの構成について説明したブロック図である。図１に示すように、ホスト装置１００は、少なくとも電源１０１、ＳｏＣ１０２を備えている。そして、ＳｏＣ１０２は、少なくともレギュレータ１０３、２つの電源入力のうち一方を選択する電気的スイッチであるＳＷ１０４、ホスト装置Ｉ／Ｆ１０５、コントローラ１０６を備える。なおレギュレータ１０３は、ＳｏＣ１０２の外部に配置することも可能である。
　ホスト装置１００と、スレーブ装置１２０とは、機械的に接続される。また、ホスト装置１００は、３．３Ｖ電源ラインであるＶＤＤライン１１０を介して、スレーブ装置１２０と電気的に接続される。
　スレーブ装置１２０は、少なくともＳｏＣ１２１、バックエンドモジュール１２６を備えている。バックエンドモジュール１２６は、フラッシュメモリのような記録媒体や無線通信モジュールのようなデバイスを指す。そして、ＳｏＣ１２１は、少なくともレギュレータ１２２、ＳＷ１２３、スレーブ装置Ｉ／Ｆ１２４、コントローラ１２５を備える。なおレギュレータ１２２は、ＳｏＣ１２１の外部に配置することも可能である。本実施の形態ではスレーブ装置１２０の一例としてＳＤカードを用いた説明を行う。ただしスレーブ装置１２０はＳＤカードに限られない。コンパクトフラッシュ（登録商標）やメモリースティック（登録商標）もスレーブ装置１２０の一例である。
　ホスト装置Ｉ／Ｆ１０５と、スレーブ装置Ｉ／Ｆ１２４とは、ＣＬＫ（クロック）ライン１１１、ＣＭＤ（コマンド）ライン１１２、ＤＡＴ（データ）ライン１１３を含むライン介して、信号通信を行う。なおＤＡＴライン１１３は、ＤＡＴ０ライン１１３ａ、ＤＡＴ１ライン１１３ｂ、ＤＡＴ２ライン１１３ｃ、ＤＡＴ３ライン１１３ｄの４本の信号線を含む。
　［２．データ転送システムの動作］
　以下図１から図３を用いて、ホスト装置１００にスレーブ装置１２０が接続されたときに実行されるチューニングブロックとブートデータの転送動作について説明する。
　なお本説明において、信号がローレベルであるとは、信号の電圧が０Ｖ及びその近傍にある状態であることをいう。信号がハイレベルであるとは、信号の電圧がローレベルより高く、かつローレベルの信号と識別が可能な状態であることをいう。なおハイレベルを表す電圧値はデータ転送システムの用途に応じて定めることが可能である。本実施の形態では３．３Ｖの高電圧信号および１．８Ｖの低電圧信号がハイレベルを表す電圧値の例として使用される。
　図２は、ホスト装置１００及びスレーブ装置１２０における、電源起動後のタイミングチャートの模式図である。
　図３は、ホスト装置１００及びスレーブ装置１２０における、シーケンスの模式図である。
　ホスト装置１００は、スレーブ装置１２０が接続されたタイミングｔ１でスレーブ装置１２０の起動処理を開始する（Ｓ３００、Ｓ３５０）。ホスト装置１００は、タイミングｔ２において、電源１０１から３．３Ｖ電源を供給する。３．３Ｖ電源はＳｏＣ１０２、レギュレータ１０３、ＳＷ１０４、さらにＶＤＤライン１１０を介してスレーブ装置１２０に供給される。さらにホスト装置１００は、タイミングｔ２において、ＤＡＴライン１１３を３．３Ｖにプルアップ（図２中では３．３Ｖ　ｐｕｌｌ－ｕｐと記載）する（Ｓ３０２）。
　ホスト装置１００はＶＤＤライン１１０に印可される電圧がタイミングｔ３において２．７Ｖに達した後に、ＣＬＫライン１１１に第１のクロックを送出する（Ｓ３０４）。第１のクロックの周波数は４００ＫＨｚ以下（第１の周波数）である。第１のクロックの電圧値は３．３Ｖ（第１の電圧値）である。
　ホスト装置１００は、第１のクロックを所定クロック数（一例としては７４クロック以上）送出した後、タイミングｔ４でＣＭＤライン１１２をハイレベルにドライブ（Ｓ３０６）し、さらにタイミングｔ４の後、タイミングｔ５でＣＭＤライン１１２をローレベルにドライブ（Ｓ３０８）する。
　ホスト装置１００はタイミングｔ５に引き続くタイミングｔ６において、ＣＬＫライン１１１への第１のクロックの送出を停止する（Ｓ３１０）。これは今後の処理においてＣＬＫライン１１１に第２のクロックを送出する為の動作である。
　スレーブ装置１２０はＣＭＤライン１１２がローレベルにドライブされたことを検知しない場合は（Ｓ３５２でＮ）、ホスト装置１００から次の指示があるまで待機する（Ｓ３５４）。
　スレーブ装置１２０は、ＣＭＤライン１１２がローレベルにドライブされたことを検知した場合（Ｓ３５２でＹ）、所定の期間経過後にＤＡＴライン１１３をローレベルにドライブする（Ｓ３５６）。
　ホスト装置１００はＣＬＫライン１１１にクロックを供給せず、かつ、ＣＭＤライン１１２、ＤＡＴライン１１３がローレベルである期間内（図２における網掛け期間内）において自身の転送モードをそれまでのモードよりも高速な高速転送モードに遷移させる（Ｓ３１２）。ホスト装置がスレーブ装置としてのＳＤカードに対応したホスト装置である場合、高速転送モードの一例としてＵＨＳ－Ｉ規格で規定されているＳＤＲ１０４モードというモードがある。ＳＤＲ１０４モードにおいてはデータ転送に用いるバス幅が１ｂｉｔから４ｂｉｔに拡張される。また、ＳＤＲ１０４モードにおいてはデータ転送に用いるクロックおよびデータ信号の電圧値が１．８Ｖとなる。クロックおよびデータ信号の電圧値を１．８Ｖにするために、コントローラ１０６はホスト装置Ｉ／Ｆ１０５への電源供給を、電源１０１から直接供給される３．３Ｖ電源に代わり、レギュレータ１０３を介して供給される１．８Ｖ電源に変更するよう、ＳＷ１０４を制御する。
　また、ＳＤＲ１０４モードにおいてはデータ転送に用いるクロックの周波数が最大２０８ＭＨｚとなる。
　スレーブ装置１２０もＣＬＫライン１１１にクロックが供給されず、かつ、ＣＭＤライン１１２、ＤＡＴライン１１３がローレベルである期間（図２における網掛け期間）において自身の転送モードをそれまでのモードよりも高速な高速転送モード（本実施の形態ではＳＤＲ１０４モード）に遷移させる（Ｓ３５８）。このとき、コントローラ１２５はスレーブ装置Ｉ／Ｆ１２４への電源供給を、ＶＤＤライン１１０から直接供給される３．３Ｖ電源に代わり、レギュレータ１２２を介して供給される１．８Ｖ電源に変更するよう、ＳＷ１２３を制御する。
　ホスト装置１００はタイミングｔ６から所定期間（一例としては５ｍｓ）経過後のタイミングｔ７においてＣＬＫライン１１１に第２のクロックを送出する（Ｓ３１４）。第２クロックの周波数は２０８ＭＨｚ以上（第２の周波数）である。第２クロックの電圧値は１．８Ｖ（第２の電圧値）である。
　図２において、タイミングｔ２からｔ７までの期間をブート初期化モード（Ｂｏｏｔ　ｉｎｉｔｉａｌｉｚａｔｉｏｎ　ｍｏｄｅ）と呼ぶ。
　スレーブ装置１２０はタイミングｔ７から所定期間（一例としては１ｍｓ）以内のタイミングｔ８においてＤＡＴライン１１３をハイレベル（１．８Ｖ）にドライブ（図２中では１．８Ｖ　ｄｒｉｖｅｎ　ｂｙ　ｓｌａｖｅと記載）する（Ｓ３６０）。
　スレーブ装置１２０はタイミングｔ７から所定期間（一例としては１００ｍｓ）以内のタイミングｔ９においてＤＡＴライン１１３を介してホスト装置１００に所定回数（一例では４０回）のチューニングブロックを繰り返し送信する（Ｓ３６２）。
　ホスト装置１００はチューニングブロックを受信し、チューニングを実施する（Ｓ３１６）。具体的にはホスト装置１００は、受信したチューニングブロックを読み取り、予め定義されたチューニングブロックが正しく取得できるかを確認する。データが正しく受信されていない場合は、各クロックの基準点に対するデータの打ち抜きタイミング（サンプリングポイント）が適切に設定されていないことを意味するため、サンプリングポイントを適宜ずらしながら、次回以降に受信するチューニングブロックを用いてチューニングを行う。
　スレーブ装置１２０は、所定回数のチューニングブロックを送信後、ブートデータを送信する（Ｓ３６４）。
　ホスト装置１００はブートデータを受信する（Ｓ３１８）。ホスト装置１００においてチューニングが正しく実行されていれば、ブートデータを正しく受信することができる。
　ホスト装置１００がブートデータの受信を完了すると（Ｓ３１８でＹ）、タイミングｔ１０においてＣＭＤライン１１２をハイレベル（１．８Ｖ）にドライブする（Ｓ３２２）。これによりチューニングブロックおよびブートデータの送信および受信が終了する（Ｓ３２４）。ホスト装置１００は、その後にバックエンドモジュール１２６の初期化およびブートデータを用いたホスト装置１００等の起動を行う。起動完了後、ホスト装置１００とスレーブ装置１２０との間ではデータブロックによるデータの読み書きが実施される。
　ホスト装置１００がブートデータを正しく受信できなければ（Ｓ３１８でＮ）、ホスト装置１００は通常モードでの初期化を試みる（Ｓ３２０）。
　スレーブ装置１２０はＣＭＤライン１１２がハイレベルにドライブされたことを確認（Ｓ３６６のＹ）したとき、ブートデータの送信および受信を終了する（Ｓ３７０）。
　さもなければ（Ｓ３６６でＮ）、スレーブ装置１２０は特に何も動作しない（Ｓ３６８）。
　図２において、タイミングｔ７からｔ１０の期間をブートモード（Ｂｏｏｔ　ｍｏｄｅ）と呼ぶ。
　［３．チューニングブロックの送信および受信の詳細］
　［３．１．従来技術によるチューニングブロックの送信および受信］
　以下図４および図５を用いて、従来技術に基づいたコマンドを使用しないチューニングブロックの送信および受信（以下チューニングブロック転送と呼ぶ）について説明する。
　図４はチューニングブロックの詳細な構成について説明した図である。
　図４に示すように、チューニングブロックは、ＤＡＴ０ライン１１３ａ、ＤＡＴ１ライン１１３ｂ、ＤＡＴ２ライン１１３ｃ、ＤＡＴ３ライン１１３ｄの４本の信号線（総称してＤＡＴライン１１３）を用いてスレーブ装置１２０からホスト装置１００に送信されるデータの一種である。チューニングブロックは、ＤＡＴ０ライン１１３ａからＤＡＴ３ライン１１３ｄそれぞれに対し、１ビット長の開始ビット、１２８ビット長のチューニングパターン、１６ビット長のＣＲＣ（Ｃｙｃｌｉｃ　Ｒｅｄｕｎｄａｎｃｙ　Ｃｈｅｃｋ）、および１ビットの終了ビットの計１４６ビットで構成される。図４において開始ビット、終了ビットをそれぞれＳ、Ｅと記載しているが、数値はそれぞれ「０」、「１」である。
　スレーブ装置１２０がチューニングブロックを送信している前後の期間、スレーブ装置１２０はＤＡＴライン１１３をハイレベルにドライブしている。よって当該期間、ホスト装置１００ではすべてのＤＡＴラインにおいて「１」が検出される。
　ホスト装置１００は、ＤＡＴライン１１３すべての信号線が一定期間「１」のあと、開始ビットによりすべてのＤＡＴラインで「０」を検出した時、ホスト装置１００はチューニングブロックを受信したと判定する。そして、チューニングブロック長に相当する１４６クロックをカウント後、終了ビットとして、全ＤＡＴラインで「１」を検知した時、ホスト装置１００はチューニングブロックを受信完了したと判定する。
　なお、本実施の形態における１２８ビット長のチューニングパターンは以下の通りであり、上段左から下段右にかけてビット番号の若い順に並んでいる（１６進数表記）。
　　ＦＦ０ＦＦＦ００　ＦＦＣＣＣ３ＣＣ　Ｃ３３ＣＣＣＦＦ　ＦＥＦＦＦＥＥＦ
　　ＦＦＤＦＦＦＤＤ　ＦＦＦＢＦＦＦＢ　ＢＦＦＦ７ＦＦＦ　７７Ｆ７ＢＤＥＦ
　　ＦＦＦ０ＦＦＦ０　０ＦＦＣＣＣ３Ｃ　ＣＣ３３ＣＣＣＦ　ＦＦＥＦＦＦＥＥ
　　ＦＦＦＤＦＦＦＤ　ＤＦＦＦＢＦＦＦ　ＢＢＦＦＦ７ＦＦ　Ｆ７７Ｆ７ＢＤＥ
　なお上記チューニングパターンは一例であり、他のパターンを使用してもよい。
　図５は、図２におけるタイミングｔ７以降にチューニングブロックが複数回送信されるときのタイミング詳細を示した模式図である。これまでに説明したように、ホスト装置１００がタイミングｔ７で第２のクロックの送出を開始してから所定の時間（１ｍｓ）以内のタイミングｔ８でスレーブ装置１２０はＤＡＴラインをハイレベルにドライブし、ｔ７から所定の時間（１００ｍｓ）以内のタイミングｔ９でスレーブ装置１２０は１回目のチューニングブロック（図５中ではチューニングブロック［１］と記載）を送信する。なお図５においては便宜上、タイミングｔ９以降の各クロックに対して付されたクロック番号を用いてタイミングの説明を行う。
　スレーブ装置１２０は、チューニングブロック［１］の終了ビットの送信を完了した次のクロック（クロック番号１４６）から少なくとも所定のクロック期間Ｎ１（本実施の形態では８クロック）を空けて、次のチューニングブロック［２］を送信する。上記Ｎ１は、スレーブ装置１２０が起動完了後にデータブロックを連続送信するときに、前のデータブロックと次のデータブロックとの間に空けるべき間隔として規定されており、データブロック間クロック数と呼ぶ。
　上記操作を所定の回数（本実施の形態では４０回）繰り返した後、スレーブ装置１２０は引き続きブートデータを送信する。
　このとき、ホスト装置１００に期待される動作は、クロック番号０のタイミングで、ＤＡＴライン１１３の４本の信号線上すべてにおいて開始ビット、すなわち「０」が検出され、チューニングブロック［１］を受信したことを検知し、クロック番号１４５のタイミングで終了ビット、すなわち「１」が検出され、チューニングブロック［１］の受信完了を検知することである。そして以降スレーブ装置１２０から繰り返し送信されるチューニングブロックの開始ビットおよび終了ビットを正しく検知し、計４０個のチューニングブロックの受信を認識することである。
　しかしながら、本実施の形態のデータ転送システム起動直後のタイミングｔ９ではチューニングは未完了であるため、適切なサンプリングポイントが定まっていない。加えてＤＡＴラインごとにデータ転送の遅延が発生しうることから、例えばクロック番号０においてすべてのＤＡＴラインのデータを「０」と検知できるとは限らない。この場合、ホスト装置１００はスレーブ装置１２０から送信されたチューニングブロック［１］をチューニングブロックと正しく認識できない。
　同様にホスト装置１００がチューニングブロック［２］以降のチューニングブロックについても正しく認識できなければ、チューニングを実施できないままブートデータを受信することになり、正しくブートデータを取得するという本来の目的を達成できない。
　また、偶然チューニングブロック［１］の受信を正しく検知できたとしても、チューニングブロック［１］内のチューニングパターン読み取り結果と、予めホスト装置１００に保持されている所定のチューニングパターンとが合致するとは限らない。これはチューニングブロック［１］を読み取る際のサンプリングポイントが適切ではなく、以降に受信するチューニングブロックを用いてサンプリングポイントの調整が必要であることを意味する。
　しかしサンプリングポイントを調整しても、以降のチューニングブロックの開始ビットを正しく検知できるとは限らず、またこの場合終了ビットも正しく検知できない。
　結果としてホスト装置１００は４０個のチューニングブロックを正しく受信できず、４０個のチューニングブロックに続くブートデータの一部をチューニングブロックと誤認識することにより、ブートデータそのものを正しく受信することができなくなる。
　［３．２．本開示におけるチューニングブロック転送］
　以下図４、図６および図７を用いて、本開示におけるチューニングブロック転送について説明する。
　図４のチューニングパターンにおいて、ビット番号７および８は、全ＤＡＴラインとも「０」が連続している。従ってデータがいくら遅延しても、サンプリングポイントによらずビット番号７および８の連続する「００」を打ち抜くことで、遅くともビット番号８を受信した時に開始ビットを検知することが可能である。
　図６は、ホスト装置がクロック番号８のタイミングにおいて、チューニングブロック［１］の開始ビットを検知した場合のタイミング図である。
　ホスト装置１００は、遅くともクロック番号８までのタイミングでビット番号７および８における連続した「０」により開始ビットを検知する。このとき、ホスト装置１００は、スレーブ装置１２０が送信した真のタイミングより最大８クロックずつ遅延してチューニングブロック［１］を受信する。このようにホスト装置１００が開始ビットを受信する際、真のタイミングに対して遅延するクロック数の最大値を最大受信遅延クロック数と定義し、Ｎ２で表す。最大受信遅延クロック数Ｎ２はチューニングパターンに依存し、本実施の形態では８となる。
　ホスト装置１００は開始ビットを受信してからチューニングブロック［１］の受信中クロック数をカウントし、クロック番号１５３のタイミングでチューニングブロック［１］の受信を終了する。
　ホスト装置１００は、前のブロックの受信終了から次のブロックの受信開始まで、クロック数Ｎ１以上の間隔が空いていることを期待する。上記を満たすために、スレーブ装置１２０は、前のチューニングブロックの送信終了から次のチューニングブロックの送信開始まで、データブロック間クロック数Ｎ１に最大受信遅延クロック数Ｎ２を加えたクロック数（本実施の形態では１６）以上の間隔を空ければよい。
　ホスト装置１００が真の開始ビットより８クロック遅延してチューニングブロックを受信しているとき、クロック番号１５３が終了ビットに相当する。このとき、スレーブ装置１２０はすべてのＤＡＴラインをハイレベルにドライブしているため、ホスト装置１００はクロック番号１５３のデータを終了ビット（「１」）と正しく検知できる。
　図７は、ホスト装置がクロック番号０のタイミングにおいて、チューニングブロック［１］を検知した場合のタイミング図である。
　この場合、ホスト装置１００はスレーブ装置１２０が送信したチューニングブロック［１］の真の開始ビットを検知できている。従ってクロック番号１４５でチューニングブロック［１］が終了していることも検知可能である。
　さらに上記の場合、スレーブ装置１２０から送信されたチューニングパターンと予めホスト装置１００に保持されているものとが合致する確率が高くなり、サンプリングポイントが適切であると判定される可能性が高い。
　なお、スレーブ装置１２０はチューニングブロック［１］送信終了から１６クロック以上の間隔を空けて次のチューニングブロック［２］の送信を行うが、ホスト装置１００から見たとき、チューニングブロック［１］の終了ビットから８クロック以上経過してから次のチューニングブロックを受信することになるので、問題は発生しない。
　なお、図６に示すように、ホスト装置１００が真の開始ビットより８クロック遅延してチューニングブロックを受信したと認識した場合、受信したチューニングパターンは予めホスト装置１００に保持されているものとは合致しない。その場合、ホスト装置１００はサンプリングポイントが適切ではなかったと判定し、次回のチューニングブロック受信までに、サンプリングポイントを修正した上で、チューニングを実施すればよい。
　さらに本実施の形態におけるタイミングに関する数値（時間、クロック数など）は一例であり、他の数値でも構わない。なお、最大受信遅延クロック数Ｎ２は、使用するチューニングパターンのデータ構成に依存する。
　また本実施の形態においては、タイミングｔ８でＤＡＴラインをハイレベルにドライブして以降連続して（第２の）クロックを供給するという前提で説明した。しかし、ホスト装置１００がチューニングブロックを読み取り、適切なサンプリングポイントであるかどうかの判定を完了するまで受信したチューニングブロックを保持する必要がある。しかしホスト装置１００が何も制御をおこなわないと、次のチューニングパターンを受信してしまい、前に受信済のチューニングブロックが上書きされる恐れがある。その場合、ホスト装置１００は終了ビット受信からＮ１で定義されるクロック数より短いクロック数経過後、クロック供給を一時停止することで、スレーブ装置１２０からの次のチューニングブロック送信を抑止することができる（これは図６、図７いずれの場合にも当てはまる）。
　また本実施の形態における説明では、使用する高速バスをＳＤＲ１０４モードとしたが、他のモードでも同様に成り立つ。なお、高速バスのモードによってはチューニングを必要としないモード（ＤＤＲ５０モードなど）がある。その場合、スレーブ装置１２０はチューニングブロックを複数回送信するが、ホスト装置１００は受信したチューニングブロックを破棄しチューニングを実施しなくてよい。あるいは、チューニングを必要としないバスモードが設定されているとき、スレーブ装置１２０はチューニングブロックの送信を行わず、ブートデータのみ送信する、としてもよい。
　また本実施の形態において、スレーブ装置１２０より送信されるチューニングブロックの個数を４０個としたが、他の固定値でも構わない。あるいは、ホスト装置１００がスレーブ装置１２０内の所定の不揮発メモリ領域にチューニングブロック送信個数を記録し、次回の起動時にスレーブ装置１２０が上記設定された個数のチューニングブロックを送信させることも可能である。
　あるいは、ホスト装置１００が４０個のチューニングブロックの受信を完了するまでにチューニングが完了した時、例えばＣＭＤライン１１２をハイレベルにドライブして、スレーブ装置１２０に対し以降のチューニングブロック送信を中止させてもよい。この場合、例えばホスト装置１００が再びＣＭＤライン１１２をローレベルにドライブすることにより、スレーブ装置１２０にブートデータの送信を指示することができる。
　また本開示は、図８に示すように、例えばタイミングｔ４およびｔ５の間にホスト装置１００がスレーブ装置１２０に対して送信する初期化指示コマンドを発行することでチューニングブロックおよびブートデータの送信を指示する場合でも、同様に適用可能である。
　［４．まとめ］
　以上のように、本出願において開示する技術の例示として実施の形態を説明した。本開示における技術は、これに限定されず、変更、置き換え、付加、省略などを行った実施の形態にも適用できる。
　本開示のホスト装置、スレーブ装置は、少なくとも電源ライン、クロックライン、コマンドラインおよびデータラインとで相互に接続される。また本開示のデータ転送システムは、相互に接続された前記ホスト装置および前記スレーブ装置により構成される。前記ホスト装置は、前記スレーブ装置と接続された後に、前記スレーブ装置に前記電源ラインで電源を供給し、前記スレーブ装置に第１の周波数および第１電圧値を有する第１のクロックを前記クロックラインで供給し、ハイレベルになっている前記コマンドラインをローレベルにドライブし、前記第１のクロックの供給を停止し、前記データラインがローレベルにドライブされた状態で前記スレーブ装置に第２の周波数および第２電圧値を有する第２のクロックを前記クロックラインで供給し、前記第２のクロックの供給後から第１の所定期間内に前記データラインがハイレベルにドライブされた場合であって、第２の所定期間内に前記スレーブ装置から少なくとも第３の所定期間の間隔を空けて前記データラインで複数個送信されるチューニングブロックを用いて打ち抜きタイミングを調整するチューニングを行い、前記スレーブ装置からブートデータを前記データラインで受信し、当該受信したブートデータを用いて起動を行う、これにより、コマンドを送受信するための信号線をローレベルにドライブしつつチューニングブロックを取得することが可能となる。
　また、本開示のホスト装置、スレーブ装置、データ転送システムにおいて、前記第３の所定期間は、前記スレーブ装置が起動した後のデータブロックを連続送信するときの前記データブロック間のクロック期間と、前記チューニングブロックに含まれるブロックパターンのデータ構成により決定されるクロック期間とで定められる。これにより、ホスト装置１００はチューニングブロックの開始ビットを確実に捕捉することで所定個数のチューニングブロックを受信可能になる。よって、ホスト装置１００は所定個数のチューニングブロックに続くデータをブートデータとして正しく受信することができる。
　また、本開示のホスト装置、スレーブ装置、データ転送システムにおいて、前記ブロックパターンには、少なくとも連続ビット列「００」もしくは「１１」が含まれており、ビット列「０」もしくはビット列「１」を検出することにより、前記チューニングブロックの開始ビットを判定する。これにより、ホスト装置１００はチューニングブロックの開始ビットを確実に捕捉することで所定個数のチューニングブロックを受信可能になる。よって、ホスト装置１００は所定個数のチューニングブロックに続くデータをブートデータとして正しく受信することができる。
　本開示は、ＳＤカードをはじめとするスレーブ装置と対応ホスト装置、及び前記ホスト装置及びスレーブ装置を有するデータ転送システムに適用することができる。
１００　ホスト装置
１０１　電源
１０２　ＳｏＣ
１０３　レギュレータ
１０４　ＳＷ
１０５　ホスト装置Ｉ／Ｆ
１０６　コントローラ
１１０　ＶＤＤライン
１１１　ＣＬＫライン
１１２　ＣＭＤライン
１１３　ＤＡＴライン
１１３ａ　ＤＡＴ０ライン
１１３ｂ　ＤＡＴ１ライン
１１３ｃ　ＤＡＴ２ライン
１１３ｄ　ＤＡＴ３ライン
１２０　スレーブ装置
１２１　ＳｏＣ
１２２　レギュレータ
１２３　ＳＷ
１２４　スレーブ装置Ｉ／Ｆ
１２５　コントローラ
１２６　バックエンドモジュール

Claims (9)

  1. 　スレーブ装置と、少なくとも電源ライン、クロックライン、コマンドラインおよびデータラインで接続されるホスト装置であって、
    　前記スレーブ装置と接続された後に、前記スレーブ装置に前記電源ラインで電源を供給し、
    　前記スレーブ装置に第１の周波数および第１電圧値を有する第１のクロックを前記クロックラインで供給し、
    　ハイレベルになっている前記コマンドラインをローレベルにドライブし、
    　前記第１のクロックの供給を停止し、
    　前記データラインがローレベルにドライブされた状態で前記スレーブ装置に第２の周波数および第２電圧値を有する第２のクロックを前記クロックラインで供給し、
    　前記第２のクロックの供給後から第１の所定期間内に前記データラインがハイレベルにドライブされた場合に、第２の所定期間内に前記スレーブ装置から少なくとも第３の所定期間の間隔を空けて前記データラインで送信される複数個のチューニングブロックを用いて打ち抜きタイミングを調整するチューニングを行い、
    　前記スレーブ装置からブートデータを前記データラインで受信し、当該受信したブートデータを用いて起動を行う、
    ホスト装置。
  2. 　前記第３の所定期間は、前記スレーブ装置が起動した後のデータブロックを連続送信するときの前記データブロック間のクロック期間と、前記チューニングブロックに含まれるブロックパターンのデータ構成により決定されるクロック期間とで定められることを特徴とする、
    　請求項１に記載のホスト装置。
  3. 　前記ブロックパターンには、少なくとも連続ビット列「００」もしくは「１１」が含まれており、
    　ビット列「０」もしくはビット列「１」を検出することにより、前記チューニングブロックの開始ビットを判定することを特徴とする、
    　請求項２に記載のホスト装置。
  4. 　ホスト装置と、少なくとも電源ライン、クロックライン、コマンドラインおよびデータラインで接続されるスレーブ装置であって、
    　前記ホスト装置と接続された後に、前記ホスト装置から前記電源ラインで電源を供給され、
    　前記ホスト装置から第１の周波数および第１電圧値を有する第１のクロックを前記クロックラインで供給され、
    　ハイレベルになっている前記コマンドラインをローレベルにドライブされ、
    　前記第１のクロックの供給を停止され、
    　前記データラインがローレベルにドライブされた状態で前記ホスト装置から第２の周波数および第２電圧値を有する第２のクロックを前記クロックラインで供給され、
    　前記第２のクロックの供給後から第１の所定期間内に前記データラインをハイレベルにドライブし、第２の所定期間内に少なくとも第３の所定期間の間隔を空けて前記ホスト装置に複数個のチューニングブロックを前記データラインで送信する、
    スレーブ装置。
  5. 　前記第３の所定期間は、前記スレーブ装置が起動した後のデータブロックを連続送信するときの前記データブロック間のクロック期間と、前記チューニングブロックに含まれるブロックパターンのデータ構成により決定されるクロック期間とで定められることを特徴とする、
    　請求項４に記載のスレーブ装置。
  6. 　前記ブロックパターンには、少なくとも連続ビット列「００」もしくは「１１」が含まれていることを特徴とする、
    　請求項５に記載のスレーブ装置。
  7. 　スレーブ装置と、少なくとも電源ライン、クロックライン、コマンドラインおよびデータラインで前記スレーブ装置と接続されるホスト装置を有するデータ転送システムであって、
    　前記ホスト装置は、前記スレーブ装置と接続された後に、前記スレーブ装置に前記電源ラインで電源を供給し、
    　前記ホスト装置は、前記スレーブ装置に第１の周波数および第１電圧値を有する第１のクロックを前記クロックラインで供給し、
    　前記ホスト装置は、ハイレベルになっている前記コマンドラインをローレベルにドライブし、
    　前記ホスト装置は、前記第１のクロックの供給を停止し、
    　前記ホスト装置は、前記データラインがローレベルにドライブされた状態で前記スレーブ装置に第２の周波数および第２電圧値を有する第２のクロックを前記クロックラインで供給し、
    　前記スレーブ装置は、前記第２のクロックの供給後から第１の所定期間内に前記データラインをハイレベルにドライブし、第２の所定期間内に前記スレーブ装置から少なくとも第３の所定期間の間隔を空けて前記ホスト装置に複数個のチューニングブロックを前記データラインで送信し、
    　前記ホスト装置は、前記データラインで受信した前記複数個のチューニングブロックを用いて打ち抜きタイミングを調整するチューニングを行い、
    　前記ホスト装置は、前記スレーブ装置からブートデータを前記データラインで受信し、当該受信したブートデータを用いて起動を行う、
    データ転送システム。
  8. 　前記第３の所定期間は、前記スレーブ装置が起動した後のデータブロックを連続送信するときの前記データブロック間のクロック期間と、前記チューニングブロックに含まれるブロックパターンのデータ構成により決定されるクロック期間とで定められることを特徴とする、
    　請求項７に記載のデータ転送システム。
  9. 　前記ブロックパターンには、少なくとも連続ビット列「００」もしくは「１１」が含まれており、
    　前記ホスト装置がビット列「０」もしくはビット列「１」を検出することにより、前記チューニングブロックの開始ビットを判定することを特徴とする、
    　請求項８に記載のデータ転送システム。
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