WO2022169079A1 - 3차원 플래시 메모리의 소프트 프로그램 보상 동작 방법 - Google Patents

3차원 플래시 메모리의 소프트 프로그램 보상 동작 방법 Download PDF

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WO2022169079A1
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송윤흡
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Definitions

  • the following embodiments relate to a three-dimensional flash memory, and more particularly, a description of a soft program compensation operation method of the three-dimensional flash memory.
  • Flash memory is an electrically erasable and programmable read only memory (EEPROM), which can electrically control input and output of data by Fowler-Nordheimtunneling or hot electron injection. Therefore, it can be commonly used in computers, digital cameras, MP3 players, game systems, memory sticks, and the like.
  • EEPROM electrically erasable and programmable read only memory
  • the three-dimensional flash memory 100 includes a substrate 105, a plurality of word lines 110 stacked on the substrate 105, and a plurality of a plurality of interlayer insulating layers 120 interposed between the word lines 110 of It has a three-dimensional structure including at least one memory cell string 130 including a charge storage layer 132 .
  • any one memory cell 140 (hereinafter, any one memory cell 140 ) among a plurality of memory cells included in at least one memory cell string 130 during a program operation is performed.
  • a program operation is performed on a memory cell that is a target memory cell (referred to as a target memory cell)
  • a target memory cell there is a problem in that the adjacent memory cells 141 and 142 vertically adjacent to the target memory cell 140 are soft programmed. .
  • each of the adjacent memory cells 141 and 142 is the target memory cell 140 . It is soft programmed by the program voltage V pgm applied to .
  • a voltage is applied as shown in FIG. 1B to prevent breakdown of the adjacent memory cells 141 and 142 and program operation of the target memory cell 140 smoothly.
  • each of the adjacent memory cells 141 and 142 is soft-programmed by the high pass voltage V pass1 applied to each of the adjacent memory cells 141 and 142 , respectively.
  • the soft programming of the adjacent memory cells 141 and 142 may reduce read accuracy during a read operation, and may cause an error in the program operation when the adjacent memory cells 141 and 142 are subjected to a program operation. This may adversely affect memory cell reliability.
  • embodiments propose a 3D flash memory and a soft program compensation operation method in which adjacent memory cells soft programmed by a program operation are restored after a program operation is performed.
  • a plurality of word lines extending in a horizontal direction on a substrate and stacked in a vertical direction; and at least one memory cell string passing through the plurality of word lines and extending in a vertical direction on the substrate.
  • the at least one memory cell string is formed to surround the channel layer and the channel layer extending in the vertical direction.
  • a method of soft program compensation operation of a 3D flash memory comprising: a charge storage layer that is applying a negative compensation voltage to each of the adjacent memory cells vertically adjacent to the target memory cell as a target of ; and restoring the adjacent memory cells soft programmed by the program operation in response to a negative compensation voltage being applied to each of the adjacent memory cells.
  • the compensation voltage applied to each of the adjacent memory cells may be determined to be a negative value that allows the adjacent memory cells soft-programmed by the program operation to be restored.
  • the compensation voltage applied to each of the adjacent memory cells may have a value of -5V or less.
  • the applying may further include applying a pass voltage to memory cells other than the adjacent memory cells among the plurality of memory cells.
  • the applying may include: applying a negative voltage to each of the adjacent word lines corresponding to the adjacent memory cells among the plurality of word lines; and applying a voltage of 0V to the channel layer in which the target memory cell is located.
  • the applying may include: applying a voltage of 0 to each of the adjacent word lines corresponding to the adjacent memory cells among the plurality of word lines; and applying a positive voltage to the channel layer in which the target memory cell is located.
  • Embodiments may solve the problem that adjacent memory cells are soft programmed by proposing a 3D flash memory and a soft program compensation operation method for restoring adjacent memory cells soft programmed by the program operation after the program operation is performed. .
  • FIGS. 1A to 1B are side cross-sectional views illustrating a conventional 3D flash memory in order to explain soft programming of adjacent memory cells.
  • FIG. 2 is a flowchart illustrating a soft program compensation operation method of a 3D flash memory according to an exemplary embodiment.
  • 3A to 3B are side cross-sectional views illustrating a 3D flash memory in order to explain the soft program compensation operation method shown in FIG. 2 .
  • 4A to 4B are side cross-sectional views illustrating a 3D flash memory in order to explain various ways in which a negative compensation voltage is applied to each of adjacent memory cells in the soft program compensation operation illustrated in FIG. 3B .
  • FIG. 5 is a diagram for explaining voltages respectively applied to a target memory cell and adjacent memory cells in the program operation and the soft program compensation operation shown in FIGS. 3A to 3B .
  • FIG. 2 is a flowchart illustrating a soft program compensation operation method of a three-dimensional flash memory according to an exemplary embodiment
  • FIGS. 3A to 3B are side views illustrating a three-dimensional flash memory to explain the soft program compensation operation method shown in FIG. 2
  • 4A to 4B are side cross-sectional views illustrating a three-dimensional flash memory to explain various ways in which a negative compensation voltage is applied to each of adjacent memory cells in the soft program compensation operation shown in FIG. 3B
  • FIG. 5 FIG. 3A to FIG. 3B are diagrams for explaining voltages respectively applied to a target memory cell and adjacent memory cells in the program operation and the soft program compensation operation shown in FIGS. 3A to 3B .
  • the 3D flash memory 300 may perform the soft program compensation operation method described later while having the same structure as the existing one.
  • the 3D flash memory 300 may have a structure including a substrate 305 , a plurality of word lines 310 , and at least one memory cell string 320 .
  • the 3D flash memory 300 may further include a plurality of interlayer insulating layers 330 interposed between the plurality of word lines 310 .
  • the present invention is not limited thereto, and the plurality of interlayer insulating layers 330 may be replaced with a plurality of air gaps (not shown).
  • the plurality of word lines 310 are sequentially stacked in a vertical direction while extending in the horizontal direction on the substrate 305, respectively, W (tungsten), Ti (titanium), Ta (tantalum), Cu (copper), (Molybdenum), Ru (ruthenium) or Au (gold) is formed of a conductive material (all metal materials capable of forming ALDs are included in addition to the described metal materials), and a voltage is applied to the corresponding memory cells to perform a memory operation (read operation, program operation, erase operation, etc.) may be performed.
  • a plurality of interlayer insulating layers 330 formed of an insulating material may be interposed between the plurality of word lines 310 , and a String Selection Line (SSL) is disposed on the top of the plurality of word lines 310 . may be disposed, and a Ground Selection Line (GSL) may be disposed at the bottom.
  • SSL String Selection Line
  • GSL Ground Selection Line
  • At least one memory cell string 320 passes through a plurality of word lines 310 and extends in a vertical direction on the substrate 305 , respectively, a channel layer 320-1 and a charge storage layer 320- By including 2), a plurality of memory cells 321 , 322 , 323 , 324 , and 325 corresponding to the plurality of word lines 310 may be configured.
  • the charge storage layer 320 - 2 is formed to extend to surround the channel layer 320 - 1 , and traps charges or holes due to voltage applied through the plurality of word lines 310 , or a state (eg, a state of charges). , the polarization state of electric charges), and may serve as a data storage in the three-dimensional flash memory 300 .
  • a state eg, a state of charges
  • an oxide-nitride-oxide (ONO) layer or a ferroelectric layer may be used as the charge storage layer 320 - 2 .
  • the charge storage layer 320-2 is not limited or limited to being extended to surround the channel layer 320-1, and may have a structure that surrounds the channel layer 320-1 and is separated for each memory cell.
  • the channel layer 320-1 is a component that performs a memory operation by a voltage applied through a plurality of word lines 310, SSL, GSL, and bit lines, and includes single crystal silicon or polycrystalline silicon. (Poly-silicon) may be formed.
  • the channel layer 320-1 may include an oxide buried layer 320-3 therein as the inside is configured in the form of an empty macaroni.
  • the three-dimensional flash memory 300 having such a structure restores adjacent memory cells soft programmed in a program operation through a soft program compensation operation method including steps S220 to S230 .
  • adjacent memory cells refer to memory cells that are vertically and closest to a target memory cell that is a target of a program operation.
  • restoring soft-programmed adjacent memory cells means returning the soft-programmed adjacent memory cells to a state before soft programming (a state in which charges or holes are not trapped).
  • the 3D flash memory 300 may perform a program operation on the target memory cell 321 in operation S210 .
  • the 3D flash memory 300 applies a program voltage V pgm (eg, 20V) to the target memory cell 321 and selects the plurality of memory cells 321 , 322 , and 323 . , 324 and 325 by applying a pass voltage V pass (eg, 10V) to each of the remaining memory cells 322 , 323 , 324 , and 325 except for the target memory cell 321 , Program operations can be performed.
  • V pgm eg, 20V
  • V pass eg, 10V
  • the program operation in step S210 is not limited or limited to applying the same pass voltage V pass (eg, 10V) to each of the remaining memory cells 322 , 323 , 324 , and 325 , and adjacent memory cells are not limited thereto.
  • Different pass voltages high pass voltage V pass1 ( high pass voltage V pass1) For example, 15V
  • a low pass voltage V pass2 eg, 10V
  • the 3D flash memory 300 performs a program operation through step S210, and then, in step S220, as shown in FIG. 3B , adjacent memory cells 322 and 323 vertically adjacent to the target memory cell 321 .
  • a negative compensation voltage V c may be applied to each.
  • the compensation voltage V c may be determined to be a negative value that allows the soft-programmed adjacent memory cells 322 and 323 to be restored by the program operation.
  • the compensation voltage V c is determined to be a value of -5V or less (eg, -10V), so that the soft-programmed adjacent memory cells 322 and 323 can be restored.
  • the 3D flash memory 300 may use two methods as shown in FIGS. 4A to 4B by applying a negative compensation voltage V c to each of the adjacent memory cells 322 and 323 .
  • the 3D flash memory 300 includes adjacent word lines 312 and 313 corresponding to the adjacent memory cells 322 and 323 among the plurality of word lines 310 (target) as shown in FIG. 4A .
  • a negative voltage eg, -10V
  • V c eg, -10V
  • the 3D flash memory 300 includes adjacent word lines 312 and 313 corresponding to the adjacent memory cells 322 and 323 among the plurality of word lines 310 as shown in FIG. 4B
  • a voltage of 0 is applied to each of the word lines vertically adjacent to the target word line 311 corresponding to the target memory cell 321 ), and at least one memory cell string in which the target memory cell 321 is located.
  • a positive voltage eg, 10V
  • V c eg, -10V
  • the 3D flash memory 300 may apply a pass voltage V pass (eg, 0V) to each of the target memory cell 321 and the remaining memory cells 324 and 325 .
  • V pass eg, 0V
  • the pass voltage V pass applied to each of the target memory cell 321 and the remaining memory cells 324 and 325 is not affected by the compensation voltage V c of the target memory cell 321 and the remaining memory cells 324 and 325 , respectively.
  • V pass voltage V pass eg, 0V
  • the 3D flash memory 300 responds to the application of the negative compensation voltage V c to each of the adjacent memory cells 322 and 323 through the step S220 , from the step S230 to the step S210 .
  • the soft-programmed adjacent memory cells 322 and 323 may be restored by the program operation of .
  • V pgm is applied to the target memory cell 321 during a program operation, and V pass is applied to each of the adjacent memory cells 322 and 323 . While applying, immediately after the program operation is performed (or immediately after the program operation is performed and even the read operation is performed), the described soft program compensation method is performed, V pass is applied to the target memory cell 321 , and the adjacent memory cells 322 are , 323) by applying a negative compensation voltage V c to each of the soft-programmed adjacent memory cells 322 and 323 may be restored.

Landscapes

  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

3차원 플래시 메모리의 소프트 프로그램 보상 동작 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리의 소프트 프로그램 보상 동작 방법은, 프로그램 동작이 수행된 이후, 상기 프로그램 동작의 대상이 되는 대상 메모리 셀에 상하로 인접한 인접 메모리 셀들 각각에 음의 값의 보상 전압을 인가하는 단계; 및 상기 인접 메모리 셀들 각각에 음의 값의 보상 전압이 인가됨에 응답하여, 상기 프로그램 동작에 의해 소프트 프로그램된 상기 인접 메모리 셀들을 복원하는 단계를 포함한다.

Description

3차원 플래시 메모리의 소프트 프로그램 보상 동작 방법
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는, 3차원 플래시 메모리의 소프트 프로그램 보상 동작 방법에 대한 기술이다.
플래시 메모리는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어할 수 있어 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다.
이러한 플래시 메모리는 최근 수직 방향으로 적층되는 3차원 구조로 발전되고 있다. 예를 들어, 기존의 3차원 플래시 메모리를 나타낸 도 1a 내지 1b를 참조하면, 3차원 플래시 메모리(100)는 기판(105), 기판(105) 상 적층된 복수의 워드 라인들(110), 복수의 워드 라인들(110)의 사이에 개재되는 복수의 층간 절연층들(120)과, 복수의 워드라인들(110) 및 복수의 층간 절연층들(120)을 관통하며 채널층(131) 및 전하 저장층(132)을 포함하는 적어도 하나의 메모리 셀 스트링(130)을 포함하는 3차원 구조를 갖는다.
이와 같은 3차원 플래시 메모리(100)는 프로그램 동작 시 적어도 하나의 메모리 셀 스트링(130)이 구성하는 복수의 메모리 셀들 중 어느 하나의 메모리 셀(140)(이하, 어느 하나의 메모리 셀(140)은 프로그램 동작의 대상이 되는 메모리 셀로서 대상 메모리 셀로 기재함)에 대한 프로그램 동작이 수행되는 경우, 대상 메모리 셀(140)에 상하로 인접한 인접 메모리 셀들(141, 142) 각각이 소프트 프로그램되는 문제를 갖는다.
예를 들어, 일반적인 프로그램 동작으로서 도 1a에 도시된 바와 같이 전압이 인가되어 대상 메모리 셀(140)에 대한 프로그램 동작이 수행되는 경우, 인접 메모리 셀들(141, 142) 각각은 대상 메모리 셀(140)에 인가되는 프로그램 전압 Vpgm에 의해 소프트 프로그램되게 된다.
다른 예를 들면, 인접 메모리 셀들(141, 142)로의 브레이크다운을 방지하고 대상 메모리 셀(140)의 프로그램 동작이 원활히 수행되도록 도 1b와 같이 전압이 인가되어 대상 메모리 셀(140)에 대한 프로그램 동작이 수행되는 경우, 인접 메모리 셀들(141, 142) 각각은 인접 메모리 셀들(141, 142) 각각에 인가되는 높은 패스 전압 Vpass1에 의해 소프트 프로그램되게 된다.
이처럼 인접 메모리 셀들(141, 142)이 소프트 프로그램되는 문제는, 판독 동작 시 판독 정확도를 저하시킬 수 있으며, 인접 메모리 셀들(141, 142)이 프로그램 동작의 대상이 될 경우 프로그램 동작의 에러를 야기할 수 있어 메모리 셀 신뢰성에 악영향을 미칠 수 있다.
이에, 인접 메모리 셀들이 소프트 프로그램되는 문제를 해결하기 위한 기술이 요구된다.
일 실시예들은 인접 메모리 셀들이 소프트 프로그램되는 문제를 해결하고자, 프로그램 동작이 수행된 이후, 프로그램 동작에 의해 소프트 프로그램된 인접 메모리 셀들을 복원하는 3차원 플래시 메모리 및 소프트 프로그램 보상 동작 방법을 제안한다.
일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 적층된 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하며 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 형성되는 전하 저장층을 포함하며, 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하는 3차원 플래시 메모리의 소프트 프로그램 보상 동작 방법은, 프로그램 동작이 수행된 이후, 상기 프로그램 동작의 대상이 되는 대상 메모리 셀에 상하로 인접한 인접 메모리 셀들 각각에 음의 값의 보상 전압을 인가하는 단계; 및 상기 인접 메모리 셀들 각각에 음의 값의 보상 전압이 인가됨에 응답하여, 상기 프로그램 동작에 의해 소프트 프로그램된 상기 인접 메모리 셀들을 복원하는 단계를 포함한다.
일측에 따르면, 상기 인접 메모리 셀들 각각에 인가되는 보상 전압은, 상기 프로그램 동작에 의해 소프트 프로그램된 상기 인접 메모리 셀들이 복원되도록 하는 음의 값으로 결정되는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 인접 메모리 셀들 각각에 인가되는 보상 전압은, -5V 이하의 값을 갖는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 인가하는 단계는, 상기 복수의 메모리 셀들 중 상기 인접 메모리 셀들을 제외한 나머지 메모리 셀들에 패스 전압을 인가하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 인가하는 단계는, 상기 복수의 워드 라인들 중 상기 인접 메모리 셀들에 대응하는 인접 워드 라인들 각각에 음의 값의 전압을 인가하는 단계; 및 상기 대상 메모리 셀이 위치하는 채널층에 0V의 값의 전압을 인가하는 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 인가하는 단계는, 상기 복수의 워드 라인들 중 상기 인접 메모리 셀들에 대응하는 인접 워드 라인들 각각에 0의 값의 전압을 인가하는 단계; 및 상기 대상 메모리 셀이 위치하는 채널층에 양의 값의 전압을 인가하는 단계를 포함하는 것을 특징으로 할 수 있다.
일 실시예들은 프로그램 동작이 수행된 이후, 프로그램 동작에 의해 소프트 프로그램된 인접 메모리 셀들을 복원하는 3차원 플래시 메모리 및 소프트 프로그램 보상 동작 방법을 제안함으로써, 인접 메모리 셀들이 소프트 프로그램되는 문제를 해결할 수 있다.
도 1a 내지 1b는 인접 메모리 셀들이 소프트 프로그램되는 것을 설명하기 위해 기존의 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리의 소프트 프로그램 보상 동작 방법을 나타낸 플로우 차트이다.
도 3a 내지 3b는 도 2에 도시된 소프트 프로그램 보상 동작 방법을 설명하기 위해 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 4a 내지 4b는 도 3b에 도시된 소프트 프로그램 보상 동작에서 인접 메모리 셀들 각각에 음의 값의 보상 전압이 인가되는 다양한 방식들을 설명하기 위해 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 5는 도 3a 내지 3b에 도시된 프로그램 동작 및 소프트 프로그램 보상 동작에서 대상 메모리 셀 및 인접 메모리 셀들에 각기 인가되는 전압을 설명하기 위한 도면이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리의 소프트 프로그램 보상 동작 방법을 나타낸 플로우 차트이고, 도 3a 내지 3b는 도 2에 도시된 소프트 프로그램 보상 동작 방법을 설명하기 위해 3차원 플래시 메모리를 나타낸 측면 단면도이며, 도 4a 내지 4b는 도 3b에 도시된 소프트 프로그램 보상 동작에서 인접 메모리 셀들 각각에 음의 값의 보상 전압이 인가되는 다양한 방식들을 설명하기 위해 3차원 플래시 메모리를 나타낸 측면 단면도이고, 도 5는 도 3a 내지 3b에 도시된 프로그램 동작 및 소프트 프로그램 보상 동작에서 대상 메모리 셀 및 인접 메모리 셀들에 각기 인가되는 전압을 설명하기 위한 도면이다.
이하, 일 실시예에 따른 3차원 플래시 메모리(300)는 기존과 동일한 구조를 가진 채, 후술되는 소프트 프로그램 보상 동작 방법을 수행할 수 있다. 예를 들어, 3차원 플래시 메모리(300)는, 기판(305), 복수의 워드 라인들(310), 적어도 하나의 메모리 셀 스트링(320)을 포함하는 구조를 가질 수 있다. 또한, 3차원 플래시 메모리(300)에는 복수의 워드 라인들(310) 사이에 개재되는 복수의 층간 절연층들(330)이 더 포함될 수 있다. 그러나 이에 제한되거나 한정되지 않고 복수의 층간 절연층들(330)은 복수의 에어 갭들(미도시)로 대체될 수 있다.
복수의 워드 라인들(310)은 기판(305) 상 수평 방향으로 연장 형성된 채 수직 방향으로 순차적으로 적층되며, 각각이 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), (몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)로 형성되어 각각에 대응하는 메모리 셀들로 전압을 인가하여 메모리 동작(판독 동작, 프로그램 동작 및 소거 동작 등)을 수행할 수 있다. 이러한 복수의 워드 라인들(310)의 사이에는 절연 물질로 형성되는 복수의 층간 절연층들(330)이 개재될 수 있으며, 복수의 워드 라인들(310)의 상단에는 SSL(String Selection Line)이 배치될 수 있으며, 하단에는 GSL(Ground Selection Line)이 배치될 수 있다.
적어도 하나의 메모리 셀 스트링(320)은 복수의 워드 라인들(310)을 관통하며 기판(305) 상 수직 방향으로 연장 형성되는 가운데, 각각이 채널층(320-1) 및 전하 저장층(320-2)을 포함함으로써, 복수의 워드 라인들(310)에 대응하는 복수의 메모리 셀들(321, 322, 323, 324, 325)을 구성할 수 있다.
전하 저장층(320-2)은 채널층(320-1)을 감싸도록 연장 형성된 채, 복수의 워드 라인들(310)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하거나, 전하들의 상태(예컨대, 전하들의 분극 상태)를 유지하는 구성요소로서, 3차원 플래시 메모리(300)에서 데이터 저장소의 역할을 할 수 있다. 일례로, 전하 저장층(320-2)으로는 ONO(Oxide-Nitride-Oxide)층 또는 강유전체층이 사용될 수 있다. 전하 저장층(320-2)은 채널층(320-1)을 감싸도록 연장 형성되는 것에 제한되거나 한정되지 않고 채널층(320-1)을 감싸며 메모리 셀 별로 분리된 구조를 가질 수도 있다.
채널층(320-1)은 복수의 워드 라인들(310), SSL, GSL, 비트 라인을 통해 인가되는 전압에 의해 메모리 동작을 수행하는 구성요소로서, 단결정질의 실리콘(Single crystal silicon) 또는 다결정 실리콘(Poly-silicon)으로 형성될 수 있다. 이러한 채널층(320-1)은 내부가 빈 마카로니 형태로 구성됨에 따라 그 내부에 산화물(Oxide)의 매립막(320-3)을 포함할 수 있다.
도 2 내지 5를 참조하면, 이와 같은 구조의 3차원 플래시 메모리(300)는 단계들(S220 내지 S230)을 포함하는 소프트 프로그램 보상 동작 방법을 통해, 프로그램 동작에서 소프트 프로그램된 인접 메모리 셀들을 복원함으로써, 인접 메모리 셀들이 소프트 프로그램되어 야기하는 문제를 해결할 수 있다. 이하, 인접 메모리 셀들은 프로그램 동작의 대상이 되는 대상 메모리 셀에 상하로 가장 가까이에 인접한 메모리 셀들을 의미한다. 또한, 이하, 소프트 프로그램된 인접 메모리 셀들을 복원한다는 것은, 소프트 프로그램된 인접 메모리 셀들이 소프트 프로그램되기 이전의 상태(전하 또는 홀을 트랩하지 않은 상태)로 되돌리는 것을 의미한다.
보다 상세하게, 우선 3차원 플래시 메모리(300)는 단계(S210)에서 대상 메모리 셀(321)에 대한 프로그램 동작을 수행할 수 있다.
예를 들어, 3차원 플래시 메모리(300)는 도 3a에 도시된 바와 같이, 대상 메모리 셀(321)에 프로그램 전압 Vpgm(일례로, 20V)을 인가하고 복수의 메모리 셀들(321, 322, 323, 324, 325) 중 대상 메모리 셀(321)을 제외한 나머지 메모리 셀들(322, 323, 324, 325) 각각에 패스 전압 Vpass(일례로, 10V)을 인가함으로써, 대상 메모리 셀(321)에 대한 프로그램 동작을 수행할 수 있다.
이 때, 단계(S210)에서의 프로그램 동작은 나머지 메모리 셀들(322, 323, 324, 325) 각각에 동일한 패스 전압 Vpass(일례로, 10V)가 인가되는 것으로 제한되거나 한정되지 않고, 인접 메모리 셀들(322, 323)로의 브레이크다운을 방지하고 대상 메모리 셀(321)에 대한 프로그램 동작이 원활히 수행되도록 나머지 메모리 셀들(322, 323, 324, 325)에 각기 다른 패스 전압들(높은 패스 전압 Vpass1(일례로, 15V) 및 낮은 패스 전압 Vpass2(일례로, 10V))가 인가됨으로써 수행될 수도 있다.
이어서, 3차원 플래시 메모리(300)는 단계(S210)를 통해 프로그램 동작이 수행된 이후, 단계(S220)에서 도 3b와 같이 대상 메모리 셀(321)에 상하로 인접한 인접 메모리 셀들(322, 323) 각각에 음의 값의 보상 전압 Vc을 인가할 수 있다.
여기서, 보상 전압 Vc는, 프로그램 동작에 의해 소프트 프로그램된 인접 메모리 셀들(322, 323)이 복원되도록 하는 음의 값으로 결정될 수 있다. 일례로, 보상 전압 Vc는 -5V 이하의 값(일례로, -10V)으로 결정됨으로써, 소프트 프로그램된 인접 메모리 셀들(322, 323)이 복원되도록 할 수 있다.
이 때, 3차원 플래시 메모리(300)는 인접 메모리 셀들(322, 323) 각각에 음의 값의 보상 전압 Vc을 인가하는 방식으로 도 4a 내지 4b에 도시된 것처럼 두 가지 방식을 사용할 수 있다.
예를 들어, 3차원 플래시 메모리(300)는 도 4a에 도시된 바와 같이 복수의 워드 라인들(310) 중 인접 메모리 셀들(322, 323)에 대응하는 인접 워드 라인들(312, 313)(대상 메모리 셀(321)에 대응하는 대상 워드 라인(311)에 상하로 인접한 워드 라인들) 각각에 음의 값의 전압(예컨대, -10V)을 인가하는 동시에, 대상 메모리 셀(321)이 위치하는 적어도 하나의 메모리 셀 스트링(320)(보다 정확하게는 적어도 하나의 메모리 셀 스트링(320)에 포함되는 채널층(320-1))에 0V의 값의 전압을 인가함으로써, 인접 메모리 셀들(322, 323) 각각에 음의 값의 보상 전압 Vc(예컨대, -10V)을 인가할 수 있다.
다른 예를 들면, 3차원 플래시 메모리(300)는 도 4b에 도시된 바와 같이 복수의 워드 라인들(310) 중 인접 메모리 셀들(322, 323)에 대응하는 인접 워드 라인들(312, 313)(대상 메모리 셀(321)에 대응하는 대상 워드 라인(311)에 상하로 인접한 워드 라인들) 각각에 0의 값의 전압을 인가하는 동시에, 대상 메모리 셀(321)이 위치하는 적어도 하나의 메모리 셀 스트링(320)(보다 정확하게는 적어도 하나의 메모리 셀 스트링(320)에 포함되는 채널층(320-1))에 양의 값의 전압(예컨대, 10V)을 인가함으로써, 인접 메모리 셀들(322, 323) 각각에 음의 값의 보상 전압 Vc(예컨대, -10V)을 인가할 수 있다.
또한, 단계(S220)에서 3차원 플래시 메모리(300)는, 대상 메모리 셀(321) 및 나머지 메모리 셀들(324, 325) 각각에는 패스 전압 Vpass(일례로, 0V)를 인가할 수 있다. 대상 메모리 셀(321) 및 나머지 메모리 셀들(324, 325) 각각에 인가되는 패스 전압 Vpass은, 대상 메모리 셀(321) 및 나머지 메모리 셀들(324, 325) 각각이 보상 전압 Vc에 영향을 받지 않도록 하는 전압으로서, 단계(S210)에서의 패스 전압과는 무관하다.
그 후, 3차원 플래시 메모리(300)는 단계(S220)를 통해 인접 메모리 셀들(322, 323) 각각에 음의 값의 보상 전압 Vc이 인가됨에 응답하여, 단계(S230)에서 단계(S210)의 프로그램 동작에 의해 소프트 프로그램된 인접 메모리 셀들(322, 323)을 복원할 수 있다.
이처럼 일 실시예에 따른 3차원 플래시 메모리(300)는 도 5에 도시된 바와 같이, 프로그램 동작 시 대상 메모리 셀(321)에 Vpgm을 인가하고 인접 메모리 셀들(322, 323) 각각에 Vpass를 인가하다가, 프로그램 동작이 수행된 직후(또는 프로그램 동작이 수행되고 판독 동작까지 수행된 직후), 설명된 소프트 프로그램 보상 방법을 수행하며 대상 메모리 셀(321)에 Vpass를 인가하고 인접 메모리 셀들(322, 323) 각각에 음의 값의 보상 전압 Vc를 인가함으로써, 소프트 프로그램된 인접 메모리 셀들(322, 323)을 복원할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (6)

  1. 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 적층된 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하며 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 형성되는 전하 저장층을 포함하며, 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하는 3차원 플래시 메모리의 소프트 프로그램 보상 동작 방법에 있어서,
    프로그램 동작이 수행된 이후, 상기 프로그램 동작의 대상이 되는 대상 메모리 셀에 상하로 인접한 인접 메모리 셀들 각각에 음의 값의 보상 전압을 인가하는 단계; 및
    상기 인접 메모리 셀들 각각에 음의 값의 보상 전압이 인가됨에 응답하여, 상기 프로그램 동작에 의해 소프트 프로그램된 상기 인접 메모리 셀들을 복원하는 단계
    를 포함하는 3차원 플래시 메모리의 소프트 프로그램 보상 동작 방법.
  2. 제1항에 있어서,
    상기 인접 메모리 셀들 각각에 인가되는 보상 전압은,
    상기 프로그램 동작에 의해 소프트 프로그램된 상기 인접 메모리 셀들이 복원되도록 하는 음의 값으로 결정되는 것을 특징으로 하는 3차원 플래시 메모리의 소프트 프로그램 보상 동작 방법.
  3. 제2항에 있어서,
    상기 인접 메모리 셀들 각각에 인가되는 보상 전압은,
    -5V 이하의 값을 갖는 것을 특징으로 하는 3차원 플래시 메모리의 소프트 프로그램 보상 동작 방법.
  4. 제1항에 있어서,
    상기 인가하는 단계는,
    상기 복수의 메모리 셀들 중 상기 인접 메모리 셀들을 제외한 나머지 메모리 셀들에 패스 전압을 인가하는 단계
    를 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 소프트 프로그램 보상 동작 방법.
  5. 제1항에 있어서,
    상기 인가하는 단계는,
    상기 복수의 워드 라인들 중 상기 인접 메모리 셀들에 대응하는 인접 워드 라인들 각각에 음의 값의 전압을 인가하는 단계; 및
    상기 대상 메모리 셀이 위치하는 채널층에 0V의 값의 전압을 인가하는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 소프트 프로그램 보상 동작 방법.
  6. 제1항에 있어서,
    상기 인가하는 단계는,
    상기 복수의 워드 라인들 중 상기 인접 메모리 셀들에 대응하는 인접 워드 라인들 각각에 0의 값의 전압을 인가하는 단계; 및
    상기 대상 메모리 셀이 위치하는 채널층에 양의 값의 전압을 인가하는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 소프트 프로그램 보상 동작 방법.
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