WO2022166423A1 - 互联裸芯的时钟域系统及其管理方法 - Google Patents
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- 238000007726 management method Methods 0.000 title claims abstract description 10
- 238000004891 communication Methods 0.000 claims abstract description 16
- 230000001360 synchronised effect Effects 0.000 claims description 23
- 230000002457 bidirectional effect Effects 0.000 claims description 13
- 230000005540 biological transmission Effects 0.000 claims description 13
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 230000010354 integration Effects 0.000 claims description 6
- 230000002708 enhancing effect Effects 0.000 abstract 1
- 238000012545 processing Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000010276 construction Methods 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 102100032216 Calcium and integrin-binding protein 1 Human genes 0.000 description 1
- 101000943475 Homo sapiens Calcium and integrin-binding protein 1 Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
- G06F15/7825—Globally asynchronous, locally synchronous, e.g. network on chip
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1673—Details of memory controller using buffers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
- G06F13/4059—Coupling between buses using bus bridges where the bridge performs a synchronising function where the synchronisation uses buffers, e.g. for speed matching between buses
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/448—Execution paradigms, e.g. implementations of programming paradigms
- G06F9/4498—Finite state machines
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F2213/0038—System on Chip
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
本发明涉及芯片的时钟管理,尤其是互联裸芯的时钟域系统及其管理方法。互联裸芯的时钟域系统,包括:全局时钟域、均与所述全局时钟域连接的标准协议接口时钟域和跨裸芯接口源同步时钟域;所述全局时钟域用于管理互联裸芯内部的裸芯级网络;所述标准协议接口时钟域用于管理标准协议接口;所述跨裸芯接口源同步时钟域用于管理跨裸芯扩展同步器。本发明提供的互联裸芯的时钟域系统通过从时钟的角度对各个模块进行隔离,将复杂的时钟网络模块化,同时使各个时钟域之间进行时钟同步,便于互联网络的搭建,实现了片上网络与各个接口以及各个裸芯之间的高速通信,满足了跨裸芯接口的源同步特性,接口通用性好,增强了互连裸芯的可扩展性。
Description
本发明涉及芯片的时钟管理,尤其是互联裸芯的时钟域系统及其管理方法。
在单片专用集成电路中,所有元件都是在一个硅片上用同一种工艺设计和制造的。随着工艺尺寸的缩小,开发这样的集成电路成本和开发周期变得极高。在此情况下,多裸芯集成是必然的选择,即将多个功能各异且已通过验证、未被封装的芯片组件互联组装起来,并封装为同一管壳中的芯片整体,从而形成封装级网络NoP(Network on Package)。这些裸芯可以采用不同工艺、来自不同厂商,因此极大缩短和降低了开发周期和难度。而多裸芯集成的难点在于各个裸芯之间以及各种功能裸芯之间的通信问题。
发明内容
为解决上述问题,本发明提供一种互联裸芯的时钟域系统,通过进行时钟域进行划分,并解决不同时钟域之间的跨时钟域通信问题,从而实现各个接口之间以及不同裸芯之间的高速通信,满足了跨裸芯接口的源同步特性,实现互连裸芯的灵活扩展,为多裸芯级联奠定了基础。
具体技术方案为:
互联裸芯的时钟域系统,包括:全局时钟域、均与所述全局时钟域连接的标准协议接口时钟域和跨裸芯接口源同步时钟域;所述全局时钟域用于管理互联裸芯内部的裸芯级网络;所述标准协议接口时钟域用于管理标准协议接口;所述跨裸芯接口源同步时钟域用于管理跨裸芯扩展同步器。
优选的,所述全局时钟域与所述标准协议接口时钟域之间通过异步Buffer连接,所述异步Buffer的两端均设有FSM,所述全局时钟域和所述标准协议接口时钟域均通过各自的FSM控制数据传输。
优选的,所述跨裸芯扩展同步器包括异步Buffer和双向LVDS,所述异步Buffer分别与互联裸芯的片上总线和双向LVDS连接,所述异步Buffer的两端均设有FSM,所述全局时钟域和所述跨裸芯接口源同步时钟域均通过各自的FSM控制数据传输,所述双向LVDS用于差分信号的生成和整合。
进一步的,所述异步Buffer为异步双口RAM。
互联裸芯的时钟域管理方法,包括:将互联裸芯上的时钟分为全局时钟域、标准协议接口时钟域和跨裸芯接口源同步时钟域;所述全局时钟域用于管理互联裸芯内部的裸芯级网络;所述标准协议接口时钟域用于管理标准协议接口;所述跨裸芯接口源同步时钟域用于管理跨裸芯扩展同步器;所述全局时钟域与所述标准协议接口时钟域用于控制裸芯级网络与协议转换模块之间的通信;所述全局时钟域与所述跨裸芯接口源同步时钟域用于控制互联裸芯之间的通信。
与现有技术相比本发明具有以下有益效果:
本发明提供的互联裸芯的时钟域系统通过从时钟的角度对各个模块进行隔离,将复杂的时钟网络模块化,同时使各个时钟域之间进行时钟同步,便于互联网络的搭建,实现了片上网络与各个接口以及各个裸芯之间的高速通信,满足了跨裸芯接口的源同步特性,并且其接口具有很好的通用性,大大增强了互连裸芯的可扩展性,使得互连裸芯可以灵活扩展,为封装级网络的搭建奠定了基础。
图1是互联裸芯的时钟域系统的结构示意图;
图2是全局时钟域与跨裸芯接口源同步时钟域的处理示意图;
图3是全局时钟域与标准协议接口时钟域的处理示意图;
图4是采用RAM的互联裸芯扩展的处理示意图;
图5是LVDS的处理示意图;
图6是互联裸芯的结构示意图。
现结合附图对本发明作进一步说明。
如图6所示,互联裸芯能够方便地实现数据传输、接口扩展和裸芯间级联。互联裸芯的内部是一个裸芯级网络(Network on Die,NoD),它由路由器和传输总线组成。具体的,互联裸芯包括协议转换电路和内部裸芯级网络,所述协议转换电路包括多个协议转换模块,用于提供多种与外部连接的标准主流协议接口;所述内部裸芯级网络包括传输总线和路由器,协议转换模块均分别与内部裸芯级网络的边界节点连接,用于传输来自接口的数据包。NoD用于数据路由和高速传输。协议转换电路同时将NoD协议转换到主流协议,用于与其他功能裸芯连接。
而多裸芯互连时,会涉及到多个裸芯级网络NoD,在NoD中主互连网络与各个标准协议接口以及片间走线对时钟的要求不同,整体呈现全局异步局部同步的结构,完整实现这种结构就需要对互连网络的时钟域进行精准的划分,从时钟的角度对各个模块进行隔离,再利用相应的跨时钟域解决方案将各个时钟域的模块进行连接整合,最后形成完整的互连网络。
由于互连裸芯是以裸芯级网络为核心,加上各种标准协议接口转换、配置单元、时钟管理等电路构成的可实际使用的裸芯,所以通过对NoD网络时钟域的划分以及对不同时钟域跨时钟域通信的处理,解决了互连裸芯内片上网络与各个接口之间以及不同裸芯之间的高速通信问题,并且满足了跨裸芯接口的源同步特性,从而可以实现互连裸芯的灵活扩展,为多裸芯级联奠定了基础。
功能裸芯通过标准协议总线与协议转换模块连接。
互联裸芯之间通过扩展总线(CIBP)连接。
实施例一
如图1至图5所示,互联裸芯的时钟域系统,包括:全局时钟域、均与全局时钟域连接的标准协议接口时钟域和跨裸芯接口源同步时钟域;全局时钟域用于管理互联裸芯内部的裸芯级网络;标准协议接口时钟域用于管理标准协议接口;跨裸芯接口源同步时钟域用于管理跨裸芯扩展同步器。
全局时钟域与标准协议接口时钟域之间通过异步Buffer连接,异步Buffer的两端均设有FSM,全局时钟域和标准协议接口时钟域均通过各自的FSM控制数据传输。
跨裸芯扩展同步器包括异步Buffer和双向LVDS,异步Buffer分别与互联裸芯的片上总线和双向LVDS连接,异步Buffer的两端均设有FSM,全局时钟域和跨裸芯接口源同步时钟域均通过各自的FSM控制数据传输,双向LVDS用于差分信号的生成和整合。
异步Buffer为异步双口RAM。
全局时钟域包含了NoD内所有的路由器以及传输总线,传输总线也称为片上总线CIBD(Chiplet Interconnect Bus on-Die,一种高速裸芯内总线协议)。
标准协议接口时钟域根据标准协议需要设置不同的时钟域。
跨裸芯接口源同步时钟域分为两个时钟域,即输入通道和输出通道分属于各 自独立的时钟域。
如图1所示,由NoD时钟域规划可知,全局时钟域分别与跨裸芯接口源同步时钟域以及标准协议接口时钟域有交互,所以跨时钟域解决方案就包括全局时钟域与跨裸芯接口源同步时钟域的处理以及全局时钟域与标准协议接口时钟域的处理。
如图2所示,全局时钟域与跨裸芯接口源同步时钟域的处理,用于跨裸芯连接的跨裸芯扩展同步器由异步Buffer和双向LVDS(低电压差分信号接口)构成,异步Buffer用来隔离全局时钟域与LVDS时钟域即跨裸芯接口源同步时钟域。双向LVDS用于差分信号的生成与整合,保障互连裸芯之间的高速通信。
异步Buffer用于连接片上总线CIBD与LVDS,Buffer两侧各有一个各自时钟域的状态机进行传输控制,同时片上总线CIBD的两个通道分别属于各自独立的时钟域:跨裸芯源时钟同步时钟域1的时钟信号由互联裸芯1的跨裸芯扩展同步器(同步控制器器)发出,同时驱动互联裸芯0的输入Buffer以及互联裸芯1的输出Buffer;跨裸芯源时钟同步时钟域0的时钟信号由互联裸芯0的跨裸芯扩展同步器发出,同时驱动互联裸芯0的输出Buffer以及互联裸芯1的输入Buffer。
如图3所示,全局时钟域与标准协议接口时钟域的处理,异步Buffer用于连接片上总线CIBD与标准总线协议(如EMMC接口、DDR3/4接口、PCIe接口等)转换模块,Buffer两侧各有一个各自时钟域的状态机进行传输控制。
上述方法解决了不同标准协议接口与片上网络之间以及各个裸芯之间的跨时钟域问题,通用性好、扩展性高。
其中,如图4所示,由于跨裸芯时钟域扩展跨裸芯扩展同步器是用于隔离时钟域的,因此选择异步双口RAM作为跨裸芯扩展同步器的Buffer。
互联裸芯之间的通路采用可配置双向LVDS传输,其由差分信号进行数据传输,具有低功耗、低误码率、低串扰和低辐射等优点。
如图5所示的是可配置双向LVDS的结构,每个互连裸芯的LVDS由驱动器与接收器构成,驱动器负责差分信号的生成,接收器则进行差分信号的整合。
实施例二
互联裸芯的时钟域管理方法,包括:将互联裸芯上的时钟分为全局时钟域、标准协议接口时钟域和跨裸芯接口源同步时钟域;全局时钟域用于管理互联裸芯 内部的裸芯级网络;标准协议接口时钟域用于管理标准协议接口;跨裸芯接口源同步时钟域用于管理跨裸芯扩展同步器;全局时钟域与所述标准协议接口时钟域用于控制裸芯级网络与协议转换模块之间的通信;全局时钟域与所述跨裸芯接口源同步时钟域用于控制互联裸芯之间的通信。
互联裸芯的时钟域系统及其管理方法的优点:
1.通过对NoD网络时钟域精准的划分,从时钟的角度对各个模块进行隔离,将复杂的时钟网络模块化,隔离后的每个时钟域内的时钟都是同步的,而不同时钟域之间的时钟并未同步,所以只需要解决不同时钟域之间的时钟异步问题就可解决NoD网络的时钟问题。划分时钟域的方法简化了对NoD网络的设计,方便了NoD网络的级联,有利于整个互连网络的搭建。
2.从时钟的角度对各个模块进行隔离后,再利用相应的跨时钟域解决方案将各个时钟域的模块进行连接整合,解决了互连裸芯内片上网络与各个接口之间以及不同裸芯之间的高速通信问题,满足了跨裸芯接口的源同步特性,并且其接口具有很好的通用性,大大增强了互连裸芯的可扩展性,使得互连裸芯可以灵活扩展,为封装级网络NoP(Network-on-Package)的搭建奠定了基础。
以上结合具体实施例描述了本发明的技术原理。这些描述只是为了解释本发明的原理,而不能以任何方式解释为对本发明保护范围的限制。基于此处的解释,本领域的技术人员不需要付出创造性的劳动即可联想到本发明的其它具体实施方式,这些方式都将落入本发明权利要求的保护范围之内。
Claims (5)
- 互联裸芯的时钟域系统,其特征在于,包括:全局时钟域、均与所述全局时钟域连接的标准协议接口时钟域和跨裸芯接口源同步时钟域;所述全局时钟域用于管理互联裸芯内部的裸芯级网络;所述标准协议接口时钟域用于管理标准协议接口;所述跨裸芯接口源同步时钟域用于管理跨裸芯扩展同步器。
- 根据权利要求1所述的互联裸芯的时钟域系统,其特征在于,所述全局时钟域与所述标准协议接口时钟域之间通过异步Buffer连接,所述异步Buffer的两端均设有FSM,所述全局时钟域和所述标准协议接口时钟域均通过各自的FSM控制数据传输。
- 根据权利要求1所述的互联裸芯的时钟域系统,其特征在于,所述跨裸芯扩展同步器包括异步Buffer和双向LVDS,所述异步Buffer分别与互联裸芯的片上总线和双向LVDS连接,所述异步Buffer的两端均设有FSM,所述全局时钟域和所述跨裸芯接口源同步时钟域均通过各自的FSM控制数据传输,所述双向LVDS用于差分信号的生成和整合。
- 根据权利要求3所述的互联裸芯的时钟域系统,其特征在于,所述异步Buffer为异步双口RAM。
- 互联裸芯的时钟域管理方法,其特征在于,包括:将互联裸芯上的时钟分为全局时钟域、标准协议接口时钟域和跨裸芯接口源同步时钟域;所述全局时钟域用于管理互联裸芯内部的裸芯级网络;所述标准协议接口时钟域用于管理标准协议接口;所述跨裸芯接口源同步时钟域用于管理跨裸芯扩展同步器;所述全局时钟域与所述标准协议接口时钟域用于控制裸芯级网络与协议转换模块之间的通信;所述全局时钟域与所述跨裸芯接口源同步时钟域用于控制互联裸芯之间的通信。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US17/626,821 US20220276671A1 (en) | 2021-02-05 | 2021-12-16 | The Clock Domain System of Interconnected Dies and Its Management Methods |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110160498.8 | 2021-02-05 | ||
CN202110160498.8A CN112817906B (zh) | 2021-02-05 | 2021-02-05 | 互联裸芯的时钟域系统及其管理方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2022166423A1 true WO2022166423A1 (zh) | 2022-08-11 |
Family
ID=75861806
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/CN2021/138698 WO2022166423A1 (zh) | 2021-02-05 | 2021-12-16 | 互联裸芯的时钟域系统及其管理方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20220276671A1 (zh) |
CN (1) | CN112817906B (zh) |
WO (1) | WO2022166423A1 (zh) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112817906B (zh) * | 2021-02-05 | 2023-03-07 | 中国电子科技集团公司第五十八研究所 | 互联裸芯的时钟域系统及其管理方法 |
CN112817908B (zh) * | 2021-02-05 | 2023-06-20 | 中国电子科技集团公司第五十八研究所 | 裸芯间高速扩展系统及其扩展方法 |
CN114721979A (zh) * | 2022-03-31 | 2022-07-08 | 中科芯集成电路有限公司 | 一种面向互连裸芯与axi主设备的转换接口及通信方法 |
CN114866497B (zh) * | 2022-06-15 | 2023-05-02 | 西安微电子技术研究所 | 一种全局异步站内同步的PCIe交换电路装置和方法 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101320362A (zh) * | 2008-06-27 | 2008-12-10 | 北京大学深圳研究生院 | 支持异步传输的阵列处理系统及其时钟管理方法 |
CN101753388A (zh) * | 2008-11-28 | 2010-06-23 | 中国科学院微电子研究所 | 适用于多核处理器片上和片间扩展的路由及接口装置 |
CN102193581A (zh) * | 2010-02-12 | 2011-09-21 | 布鲁旺德通讯有限公司 | 电路系统和用于连接电路系统的同步时钟域的方法 |
US20140376569A1 (en) * | 2013-06-19 | 2014-12-25 | Netspeed Systems | Multiple clock domains in noc |
CN105897364A (zh) * | 2015-02-17 | 2016-08-24 | 联发科技股份有限公司 | 晶圆级封装及相关数据传输管理方法 |
CN108667628A (zh) * | 2017-03-31 | 2018-10-16 | 深圳市中兴微电子技术有限公司 | 一种接口转换装置和接口转换方法 |
CN111753480A (zh) * | 2020-07-01 | 2020-10-09 | 无锡中微亿芯有限公司 | 利用有源硅连接层实现时钟树的多裸片fpga |
CN112817906A (zh) * | 2021-02-05 | 2021-05-18 | 中国电子科技集团公司第五十八研究所 | 互联裸芯的时钟域系统及其管理方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7451337B1 (en) * | 2002-10-07 | 2008-11-11 | Advanced Micro Devices, Inc. | Guaranteed edge synchronization for multiple clocks |
US20080005402A1 (en) * | 2006-04-25 | 2008-01-03 | Samsung Electronics Co., Ltd. | Gals-based network-on-chip and data transfer method thereof |
CN101009487A (zh) * | 2007-01-24 | 2007-08-01 | 华为技术有限公司 | 跨时钟域异步数据处理、异步数据跨时钟域的方法及装置 |
US8996906B1 (en) * | 2010-05-13 | 2015-03-31 | Tabula, Inc. | Clock management block |
US9910454B2 (en) * | 2012-06-07 | 2018-03-06 | Sonics, Inc. | Synchronizer with a timing closure enhancement |
US20150109024A1 (en) * | 2013-10-22 | 2015-04-23 | Vaughn Timothy Betz | Field Programmable Gate-Array with Embedded Network-on-Chip Hardware and Design Flow |
US9503057B1 (en) * | 2013-12-20 | 2016-11-22 | Altera Corporation | Clock grid for integrated circuit |
CN104850524B (zh) * | 2015-05-29 | 2018-06-01 | 大唐微电子技术有限公司 | 一种跨时钟域的ahb总线桥接方法和装置 |
US9837391B2 (en) * | 2015-12-11 | 2017-12-05 | Intel Corporation | Scalable polylithic on-package integratable apparatus and method |
US10176132B2 (en) * | 2015-12-26 | 2019-01-08 | Intel Corporation | Configuration arbiter for multiple controllers sharing a link interface |
US10761561B2 (en) * | 2018-05-25 | 2020-09-01 | Arm Limited | Error checking for primary signal transmitted between first and second clock domains |
US10871906B2 (en) * | 2018-09-28 | 2020-12-22 | Intel Corporation | Periphery shoreline augmentation for integrated circuits |
CN111555901B (zh) * | 2020-03-16 | 2022-08-12 | 中国人民解放军战略支援部队信息工程大学 | 灵活支持混合总线协议的芯片配置网络系统 |
-
2021
- 2021-02-05 CN CN202110160498.8A patent/CN112817906B/zh active Active
- 2021-12-16 US US17/626,821 patent/US20220276671A1/en active Pending
- 2021-12-16 WO PCT/CN2021/138698 patent/WO2022166423A1/zh active Application Filing
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101320362A (zh) * | 2008-06-27 | 2008-12-10 | 北京大学深圳研究生院 | 支持异步传输的阵列处理系统及其时钟管理方法 |
CN101753388A (zh) * | 2008-11-28 | 2010-06-23 | 中国科学院微电子研究所 | 适用于多核处理器片上和片间扩展的路由及接口装置 |
CN102193581A (zh) * | 2010-02-12 | 2011-09-21 | 布鲁旺德通讯有限公司 | 电路系统和用于连接电路系统的同步时钟域的方法 |
US20140376569A1 (en) * | 2013-06-19 | 2014-12-25 | Netspeed Systems | Multiple clock domains in noc |
CN105897364A (zh) * | 2015-02-17 | 2016-08-24 | 联发科技股份有限公司 | 晶圆级封装及相关数据传输管理方法 |
CN108667628A (zh) * | 2017-03-31 | 2018-10-16 | 深圳市中兴微电子技术有限公司 | 一种接口转换装置和接口转换方法 |
CN111753480A (zh) * | 2020-07-01 | 2020-10-09 | 无锡中微亿芯有限公司 | 利用有源硅连接层实现时钟树的多裸片fpga |
CN112817906A (zh) * | 2021-02-05 | 2021-05-18 | 中国电子科技集团公司第五十八研究所 | 互联裸芯的时钟域系统及其管理方法 |
Also Published As
Publication number | Publication date |
---|---|
CN112817906A (zh) | 2021-05-18 |
CN112817906B (zh) | 2023-03-07 |
US20220276671A1 (en) | 2022-09-01 |
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