CN102193581A - 电路系统和用于连接电路系统的同步时钟域的方法 - Google Patents

Abstract

本发明涉及电路系统和用于连接电路系统的同步时钟域的方法。提供了一种时钟域分离装置和用于操作该装置的方法，以分离芯片上系统(SoC)中的总线系统的两个时钟域。时钟域分离装置是硬件模块，其用作在包含任一总线端的两个时钟域之间的保护。本发明通常可适用于握手型总线协议。本发明的时钟域分离模块允许每一个时钟域独立于另一个时钟域的状态来开关其时钟而没有数据丢失或违反协议的风险。

Description

电路系统和用于连接电路系统的同步时钟域的方法

技术领域

本发明涉及一种电路系统，其包括流数据总线的同步时钟域。本发明还涉及一种方法，用于连接这样的电路系统的同步时钟域。

背景技术

当构建例如用于在移动通信应用中使用的大的系统级芯片(SoC)时，设计者会经由明确定义的总线接口组合即使可能来自不同的经销商的若干IP块，也称为IP(知识产权)核心。

移动系统的特别的设计要求(但不限于此)是支持基于每设计块(即，每IP)上的时钟门，以节省功率并延长电池寿命。在用于无线通信应用的SoC的情况下，这些构造的块是系统的各组件，例如，数字前端(DFE)、Tx单元、共享RAM、前向纠错(FEC)数据单元、快速傅立叶变换(FFT)单元、参数估计单元、均衡器单元、搜索器单元、FEC控制单元等，这些组件包括几个数据处理单元和本地嵌入式控制器。然而，当门断开一个块的时钟时，必须确保横跨块边界的总线不会违反它们的协议，并且不会遇到数据丢失或完整性问题。

由于在属于不同的时钟域的两个块之间的总线在这两个时钟域之间产生相互依存性，因此确保这个总线的协议一致性涉及来自两个时钟域的影响。这也意味着每个时钟域，即其各自的本地控制器，必须了解另一个域的门状态。传统上，为使一个域进入时钟关闭状态需要以下步骤：

·确定本地块处于某种形式的空闲状态中，且跨过总线的全部通信已经停止

·向另一个块通知关闭本地时钟的意图，从而不会在时钟关闭期间激活总线

·从另一个块接收确认

·关闭本地时钟

将会理解的是，这个方案不仅涉及总线的两侧，还涉及比总线本身更高的协议层。这意味着本地控制器必须主动地处理与时钟状态有关的信息，因此软件也被包括在内。如果总线的一侧想要重新激活总线，它就必须在总线上实际传送数据之前再次执行类似的协议以确保两侧都使其时钟运行。

本发明的目的是最小化SoC的系统和软件复杂性。本发明的具体目的是提供允许SoC的两个构造块独立地开启关闭其时钟同时避免数据丢失和协议违反。

发明内容

本发明提供了一种电路系统，其包括采用握手型传送协议的流数据总线系统的第一和同步第二时钟域，该电路系统的特征在于其进一步包括时钟域分离装置，其连接到第一和所述第二时钟域之间的流数据链路中，以连接两个时钟域，并使得时钟域中的时钟能够彼此独立地开关，同时保持在权利要求1中阐述的流数据的数据完整性。本发明还提供了一种方法，用于在权利要求7中阐述的电路系统中连接流数据总线系统的第一和同步第二时钟域。

时钟域分离装置是硬件模块，其用作在包含任一总线端的两个时钟域之间的保护(guard)。本发明通常可适用于握手型总线协议。可以将时钟域分离模块透明地插入传输流中，以针对彼此来保护两个时钟域。

本发明的时钟域分离模块允许每一个时钟域独立于另一个时钟域的状态开关其时钟而没有数据丢失或违反协议的风险。其接受异步和同步复位。利用同步自由运行系统时钟记录所有输出。

本发明的时钟域分离装置还允许以比现有技术方案更精细的间隔(granularity)开关时钟，因为不会引起如结合现有技术在上面描述的握手型协议的等待时间。

时钟域分离模块可以用于安全保护同步运行但能够独立时钟门控的两个不同时钟域之间的流数据链路。时钟域分离模块提供了帧完整性，防止了协议违反、不一致及数据丢失，即使在通过一侧门控关闭其时钟而中断正在进行的传送的情况下。

附图说明

依据以下特定实施例的详细说明，本发明的其他特征和优点是显而易见的，仅借助于示例给出这些特定实施例，并且在其中参考附图，在附图中：

图1示出了根据本发明的时钟域分离模块的一个实施例的框图；

图2示出了布置在两个独立时钟域之间的时钟域分离模块的层级图；

图3示出了在激活两个独立时钟域的时钟的情况下的数据传送；

图4示出了接收端时钟门控关闭情况下的数据传送；

图5示出了源端时钟门控关闭情况下的数据传送；

图6示出了在源端时钟之前门控控接收端时钟的情况下的数据传送；

图7示出了在源端时钟之后门控接收端时钟的情况下的数据传送；

图8示出了在源端时钟之后门控接收端时钟并且额外地确保了帧完整性的情况下的数据传送；

图9示出了在本发明的一个实施例中使用的流数据传送协议的信号；及

图10示出了在图2中所示的任何时钟域中能够与本发明结合使用的时钟域中的时钟门控制的应用示例。

具体实施方式

图1示出了根据本发明的时钟域分离模块1，其总体上由输出数据缓冲器10、辅助输入缓冲器20、多路复用器30和控制逻辑40组成。

图2在层级图中示出了本发明的时钟域分离模块1，其连接在两个(同步)时钟域A和B之间，并且分别从两个时钟域接收时钟门控控制信号snk.clk_en和src.clk_en。这些时钟域能够包括SoC的组件，所以时钟域分离模块会处于与这些组件自身相同的层级设计级上。时钟域分离模块1在其接收端接口接收来自于位于时钟域A中的数据源的流数据，并在其源端接口向时钟域B输出流数据。使用握手型传送协议执行数据流。

众所周知，在握手型协议的情况下，发送方和接收方经由直接确认信号来同步。发送方或数据源在要发送数据时发送信号表明准备好传输，接收方或数据接收端在其能够或想要处理新数据时发送信号表明准备好接收。除非源端准备好发送且接收端准备好接收，否则不开始数据传送。

在附图中所示的示例性实施例中，由“有效”信号来作为表明做好发送准备的信号，通过“接受”信号来作为表明做好接收准备的信号。

再次参考图1，控制逻辑40经由时钟使能控制线“c ”连接到数据输出缓冲器10，经由时钟使能控制线“a”连接到辅助输入缓冲器20，并经由1位控制线“b”连接到多路复用器30。辅助输入缓冲器20和多路复用器30每一个都具有连接到同一数据线的数据输入，以从时钟域A的数据源接收数据流。辅助输入缓冲器20的数据输出连接到多路复用器30的第二数据输入。多路复用器30的数据输出连接到数据输出缓冲器10，并且数据输出缓冲器的数据输出连接到数据输出线，以向时钟域B中的数据接收端发送数据。

为了正确理解时钟域分离模块1的操作，重要的是注意，模块1在前后传送方向上都引入了一个时钟周期的等待时间。这意味着在模块1的接收端接口侧接收到的snk.valid信号转换为在下一个时钟周期出现在模块1的源端接口侧的src.valid信号。反之亦然，在模块1的源端接口侧接收到的src.accept信号转换为在下一个时钟周期出现在模块1的接收端接口侧的snk.accept信号。

在下表1中列出了图1和2中描述的数据和控制信号：

表1：

信号	输入/输出	说明
			clk_free	I	自由运行系统时钟
snk.clk_en	I	接收端侧时钟使能，高激活
			src.clk_en	I	源端侧时钟使能，高激活
snk.data	I	接收端接口，数据
			snk.valid	I	接收端接口，有效
snk.frame	I	接收端接口，帧
			snk.accept	O	接收端接口，接受
src.data	O	源端接口，数据
			src.valid	O	源端接口，有效
src.frame	O	源端接口，帧
			src.accept	I	源端接口，接受

在本发明的一个实施例中，数据信号snk.data和src.data具有N位的宽度，如图1中由[N-1:0]表示的。表1中列出的所有其他信号都是单独位。

帧信号是可任选的，将结合图9并且利用图8中示出的创新方法的一个实施例来解释。

在一个实施例中，时钟域分离模块1将类属参数用于流数据宽度N。此外，类属参数控制时钟域分离模块是否使用帧信号。

本发明的时钟域分离模块不再需要任何更高协议层。因此，其不包含任何软件可配置寄存器，所以显著地使系统和软件复杂性最小化。

结合图1参考图3-8，现在将针对几个运行状况来详细说明时钟域分离模块1的行为。

图3示出了两个时钟都运行时的正常传送。换句话说，图3示出了接收端侧和源端侧时钟都运行且传送数据时的时钟域分离模块的行为。由于记录全部输出的事实，使得在前向(数据、有效、帧)和后向(接受)方向上都存在一个时钟周期的等待时间。这在图3中示出了。在时间t0，模块1的接收端接口接收第一数据元素“A”，其在时间t1出现在时钟域分离模块1的源端接口。在后向方向上一个周期延迟的重要的结果是需要额外的缓冲器级，即图1中所示的辅助输入缓冲器20。这对于在模块1的源端接口已经对其接受信号采样为低(图3中时间t2处的src.accept)并将这个否定判断转发到接收端接口(在时间t3处的snk.accept)时的周期中捕获输入数据(在图3中“aux”处的数据元素“D”)来说是必要的。辅助输入缓冲器20在其采样接受信号再次为高时(在时间t4处的snk.accept)，在源端提供缓冲的数据(图3中的数据元素“D”)，从而桥接接收端能够传送下一个数据(在时间t5的数据元素“E”)的时间。确切地说，在时间t4处，控制逻辑40促使多路复用器30将施加在其输入的数据“A”传送到输出缓冲器10，输出缓冲器10又接着输出与经由控制线“c ”接收的时钟使能信号一起记录的数据元素“D”。

通常，在任一时钟域中的时钟门控仅会在没有传送进行时出现。然而，时钟域分离模块仍必须适当地处理控制信号(src.valid、src.frame和src.accept)的传送，以防止一旦任一侧再次时钟控制(clocked)时的不一致状态或数据丢失。

在优选实施例中，时钟域分离模块甚至能够在数据传送过程中控制关闭一侧的时钟门控。由于可能同时门关闭接收端侧和源端侧时钟，因此以自由运行时钟来时钟控制时钟域分离模块。如图1和2中所示，时钟域分离模块从两侧接收时钟门控控制信号(snk.clk_en和src.clk_en)。假定这些控制信号以内部锁存器切换时钟门，即在控制信号的沿后的周期切换门控的时钟。现在将参考图4到8来详细论述一些时钟门控情形。

图4示出了接收端时钟(snk.clk_en)门关闭时的传送。换句话说，图4示出了当传送过程中关闭接收端接口侧的情形。所描述的时钟分别是数据发生器(源端)和使用方(接收端)所见到的时钟。时钟域分离模块1以其自己的自由运行时钟工作。在时间t0禁用接收端侧时钟，因此，从时间t1到t3，接收端时钟关闭。利用snk.clk_en的门控转换为数据有效信号src.valid，所以源端将在关闭接收端时钟的间隔中不提供新数据。因此，仅在时间t3将数据“C ”标记为有效，并在时间t4处使用。在这种情形下，无需额外的辅助缓冲器20。

图5示出了在门关闭源端时钟(src.clk_en)的情况下的传送。换句话说，图5示出了在传送过程中关闭源端侧时的情形。在时间t0处禁用源端时钟。这导致了在接受端侧的接受信号无效，以避免数据丢失。由于一个周期延迟，辅助输入缓冲器(图1中分别为“aux”和20)必须存储已经在该时间出现的数据(数据元素“C”)。再次使能源端侧时钟后一个周期(时间t2)，使用在时钟停止前的最后数据(在src.data的数据“B”)，将辅助输入缓冲器(“aux”)从数据元素“C”清空。同时，接收端侧使接收再次有效(在时间t2处的snk.accept)，一个周期后(时间t3处)出现下一个数据(数据元素“D”)。

图6和7示出了两个时钟都门关闭的情形下的传送。尽管这仅仅像是以上情形的组合，但存在另外的复杂情况：图6中示出了在源端时钟之前门控的接收端时钟情况下的传送；图7示出了在源时钟之后门控的接收端时钟情况下的传送。

图6示出了在源端时钟(在时间t1处的src.clk_en)之前门控关闭接收端时钟(snk.clk_en)的情形。时钟域分离模块1必须将这些门控条件转换为对应的传送控制信号。因此，由于在接收端侧停止之前的时钟使得在时间t1处使src.valid无效。然而，它没有在时间t1处使src.clk_en无效后的一个周期使snk.accept无效，而是仅在snk.clk_en再次有效后的一个周期，即在时间t3处，使snk.accept无效。类似地，在时间t3(在snk.clk_en再次有效后的一个周期)处没有使src.valid再次有效，而是仅在时间t4处，在src.clk_en再次有效后进行。在数据t5处，最终使用在重叠的时钟关闭过程中出现的数据元素(“C”)。由于接收端侧时钟门控发生在源端侧时钟门控之前，因此无需额外的辅助输入缓冲器。

图7示出了相反的情况，在源端侧的时钟门控发生较早。在时间t0处的源端时钟src.clk_en的禁用导致时间t1处的snk.accept的无效。由于这时下一个数据元素“C”已经出现，因此需要在辅助输入缓冲器20(“aux”)中进行存储。在时间t2处的src.clk_en的再次有效不会立即导致snk.accept的再次有效，而是仅在时间t4处，一旦在时间t3处也已经使snk.clk_en再次有效时进行。在接收端侧再次采样其接受信号为高后，在时间t5处出现新数据(数据元素“D”)。

在本发明示出的优选实施例中，时钟域分离模块负责保持帧完整性，即它确保以适当的帧标志来标记所有数据，并区分各帧(即，不丢失帧间间隙)。

为此，申请人的简单流链路(SSL)数据流传送协议是有利的，其已经在题为“A Method for High Speed Data Transfer”的EP申请10 197315.4中公开。

图9示出了根据用于在SoC的多个功能单元之间及通过它们的数据传送的SSL传送协议使用的流信号。SSL包括四个信号：数据、有效、接受、帧。数据信号能够具有多个位的宽度，例如，7、16、24、32位。有效/接受信号类似于其他握手型传送协议，并且用于驱动和停止从源端到接收端的通信。源端和接收端能够在任何时间设置或复位这些信号。如果在时钟的上升沿都为“高”，则接收数据。数据源和数据接收端必须具有对帧信号的含义的相同理解。这里的数据源和数据接收端能够是SoC的功能单元中的任何一个。

SSL传送协议的意义上的“帧”是数据的逻辑组或序列，诸如OFDM符号、控制数据的块，信息数据的块等。数据传送仅在接受、有效和帧信号为高时才进行。在此情况下，帧信号标记数据块传送的开始和结束。

源端能够预先设置有效和帧信号。接收端能够预先设置接受信号。在源端不使用帧信号的情况下，它能够将输出钳位为“高”。在接收端不知道如何解释输入的帧信号的情况下，能够忽略它。

在非门控传送过程中，图9中所示的数据流协议的帧信号仅以一个周期等待时间从接收端转发到源端，与所有其他接收端信号一样。然而，如果源端侧已经门控关闭其时钟且接收端侧已经插入了帧间间隙，那么时钟域分离模块必须采取措施。

图8示出了在源端时钟后门控接收端时钟的情况下的传送。具体地，该图示出了源端侧在时间t0处门控关闭其时钟(src.clk_en)，同时接收端侧在t0和t1之间插入帧间间隙(snk.frame)的情形。由于源端侧能够仅在一旦再次开启其时钟时对此作出反应，因此时钟域分离模块1需要在内部标记器标志(frame_end)中存储这个帧结束状况。一旦源端侧已经再次存储了其时钟，那么现在在时间t2与t3之间插入帧间间隙(src.frame)，复位标记器(frame_end)。由于在源端侧的时钟关闭状况转换为snk.accept的无效，因此没有丢失数据，保持了帧完整性，即与帧信号的数据关联。

虽然图2将本发明的时钟域分离模块1示出为连接在两个时钟域之间的单独模块，但以下的结构也是可能的：

·时钟域分离模块能够布置在接收端侧时钟域中，构成输出保护。

·时钟域分离模块可以布置在源端侧时钟域中，构成输入保护。

·仅实际门控一个时钟域。于是另一个时钟域的clk_en输入能够固定为高。在此情况下，以上提及的两级选择仍可行，尽管将优选的是将时钟域分离模块布置在门控域中。

时钟域分离模块能够与申请人的题为“Method and Device for Clock Gate Controlling”的共同未决EP申请中所述的有效性检测有利地结合。诸如图2的时钟域A和B的时钟域可以包括一个或多个数据处理块，诸如图10中所示的数据处理组件3，其包括数据处理模块32、34，并可任选地包括嵌入式控制器36。数据处理组件3进一步包括有效性追踪器40。使用图9中所示的SSL传送协议，能够将图10的有效性追踪器40中的有效性检测减少为帧信号的逻辑“1”的检测。来自每一个数据处理单元32、34和流数据总线区段的帧信号能够用作繁忙指示，并能够通过有效性追踪器模块40进行逻辑组合，以在所有帧信号指示缺少要传送或处理的任何数据时，向时钟门38输出时钟禁用信号，并在至少一个帧信号指示数据存在时，输出时钟恢复信号。以此方式，有效性追踪器能够在本地分布网络的根节点处门控时钟。这将独立于本地控制器，并将不要求任何软件活动。用于通过有效性追踪来自动时钟门控控制的这个方案提供了几个优点，例如，使能寄存器传送级(RTL)上验证的RTL级上的时钟门插入，高覆盖和分级时钟门控。

Claims (9)

1.一种电路系统，包括采用握手型传送协议的流数据总线系统的第一和同步第二时钟域(A、B)，

其特征在于：

所述电路系统进一步包括时钟域分离装置(1)，其连接在所述第一和所述第二时钟域之间的流数据链路中，以连接两个时钟域(A、B)，并使得所述时钟域中的时钟能够彼此独立地开关，同时保持了流数据的数据完整性，所述装置(1)包括：

控制逻辑(40)，其具有：接收端接口，用于从布置在所述第一时钟域(A)中的数据源接收控制信号并向所述数据源返回控制信号；源端接口，用于向布置在所述第二时钟域(B)中的数据接收端发送控制信号并从所述数据接收端接收控制信号；及系统时钟输入，

数据输出缓冲器(10)，

辅助输入缓冲器(20)，及

多路复用器(30)，其中，所述控制逻辑(40)连接到所述数据输出缓冲器(10)、辅助输入缓冲器(20)和多路复用器(30)中的每一个，并且其中：

所述辅助输入缓冲器(20)和所述多路复用器(30)中的每一个都具有数据输入，所述数据输入连接到同一数据线，以从第一时钟域的所述数据源接收数据流，

所述辅助输入缓冲器(20)的数据输出连接到所述多路复用器(30)的第二数据输入，

所述多路复用器的数据输出连接到所述数据输出缓冲器(10)，

所述数据输出缓冲器(10)的数据输出连接到数据输出线，以向第二时钟域(B)的所述数据接收端发送数据，并且其中，所述时钟域分离装置(1)在前后传送方向上都引入了一个时钟周期的等待时间。

2.如权利要求1所述的电路系统，其中，所述辅助输入缓冲器(20)可操作以缓冲已经在下述时钟周期期间接受的数据流的数据元素，在所述时钟周期中，所述数据接收端的不接受状况从装置的源端接口传送到接收端接口。

3.如权利要求1和2所述的电路系统，其中，所述辅助输入缓冲器(20)可操作以在源端接口侧的时钟在传送期间门控关闭且接收端接口侧的时钟保持有效或在源端接口时钟关闭后被门控关闭的情况下缓冲数据流的数据元素。

4.如前述任一权利要求所述的电路系统，其中，所述握手型传送协议进一步包括帧信号，其标记数据的逻辑组或序列的开始和结束，并且其中，在门控关闭源端接口侧的时钟的同时发送表明帧结束状况的信号的情况下，所述时钟域分离装置适于在内部标记器标志中存储这个帧结束状况，直到恢复了源端接口侧时钟从而在不同时钟域上保持与帧信号的数据关联。

5.如前述任一权利要求所述的电路系统，其中，所述时钟域分离装置构成数据源所在的第一时钟域(A)的输出保护。

6.如权利要求1到4任意一项所述的电路系统，其中，所述时钟域分离装置构成数据接收端所在的第二时钟域(B)的输入保护。

7.一种用于在电路系统中连接流数据总线系统的第一和同步第二时钟域的方法，所述方法包括步骤：

在所述第一时钟域(A)与所述第二时钟域(B)之间提供时钟域分离装置(1)，该装置包括：控制逻辑(40)、数据输出缓冲器(10)、辅助输入缓冲器(20)、及多路复用器(30)；

将从第一时钟域(A)接收的数据通过所述辅助输入缓冲器(20)、所述多路复用器(30)和所述数据输出缓冲器(10)流传送到第二时钟域(B)；

通过所述控制逻辑(40)从所述时钟域分离装置的接收端和源端接口接收控制信号(snk.valid、snk.clk_en、src.accept、src.clk_en)；

在所接收的控制信号的作用下，将数据流的数据元素在所述辅助输入缓冲器(20)中选择性地缓冲至少一个时钟周期；及

通过所述控制逻辑(40)分别向时钟域分离装置的接收端和源端接口发送控制信号(snk.accept、src.valid)。

8.如权利要求7所述的方法，其中，所接收的控制信号是来自数据接收端和数据源侧的握手型确认信号，以及来自数据接收端和数据源侧中的每一个的时钟门控控制信号。

9.如权利要求7所述的方法，其中，所述握手型传送协议进一步包括帧信号，其标记数据的逻辑组或序列的开始和结束，所述方法包括在门控关闭源端接口侧的时钟的同时发送表明帧结束状况的信号的情况下，在所述控制逻辑(40)的内部标记器标志中存储这个帧结束状况，直到恢复了源端接口侧时钟，以便在不同时钟域上保持与帧信号的数据关联。

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