CN221127259U - 一种SPI Slave芯片设计中去毛刺的电路 - Google Patents
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Abstract
本实用新型提供一种SPI Slave芯片设计中去毛刺的电路,包括在SPI Slave芯片的数据链路延时线路中设计有延时单元电路,在延时单元电路之后接入滤波单元电路,数据DATA经过延时单元电路与滤波单元电路到达SPI Slave芯片的寄存器的D端的延时,与时钟信号经过时钟树延时线路到SPI Slave芯片的寄存器的CK端的延时保持基本一致。本实用新型在数据链路延时线路中增加滤波单元电路,目的是要恢复经过延时后带毛刺的DATA的上升沿和下降沿,使得经过延时后DATA数据波形恢复到正常状态,既达到高速数据采样的需求,又增加去毛刺的滤波功能。
Description
技术领域
本实用新型涉及一种SPI Slave芯片设计领域,特别是SPI Slave芯片设计中去毛刺的的电路。
背景技术
SPI(Serial Peripheral Interface,串行外围设备接口),是Motorola公司提出的一种同步串行接口技术,是一种高速、全双工、同步通信总线,在芯片中只占用四根管脚用来控制及数据传输。广泛用于EEPROM、Flash、RTC(实时时钟)、ADC(数模转换器)、DSP(数字信号处理器)以及数字信号解码器上。
SPI采用主从模式(Master-Slave)的控制方式,支持单Master对一个或多个Slave。SPI规定了两个SPI设备之间通信必须由主设备SPI Master来控制从设备SPISlave。也就是说,如果FPGA是主机的情况下,不管是FPGA给芯片发送数据还是从芯片中接收数据,写Verilog逻辑的时候片选信号CS与串行时钟信号SCK必须由FPGA来产生,一个SPIMaster可以设置多个片选(Chip Select)来控制多个SPI Slave。SPI协议还规定SPI Slave设备的CLOCK由SPI Master通过SCK管脚提供给SPI Slave,SPI Slave本身不能产生或控制CLOCK,没有CLOCK则SPI Slave不能正常工作。
如图1所示,单Master对多Slave的典型结构,其中:
(1)、SCK(Serial Clock):SCK是串行时钟线,作用是SPI Master向SPI Slave传输时钟信号,控制数据交换的时机和速率;
(2)、MOSI(Master Out Slave in):在SPI Master上也被称为Tx-channel,作用是SPI Master主机给SPI Slave从机发送数据;
(3)、CS/SS(Chip Select/Slave Select):作用是SPI Master选择与哪一个SPISlave通信;
(4)、MISO(Master In Slave Out):在SPI Master上也被称为Rx-channel,作用是SPI Master主机接收SPI Slave从机传输过来的数据;
因为,SPI总线在传输数据DATA的同时也传输了时钟信号CLOCK,所以SPI协议是一种同步(Synchronous)传输协议。SPI Master会根据将要交换的数据产生相应的时钟脉冲,组成时钟信号CLOCK,时钟信号通过时钟极性(CPOL)和时钟相位(CPHA)控制主、从两个SPI设备何时交换数据以及何时对接收数据进行采样,保证数据在两个SPI设备之间是同步传输,如下:
(1)、CPOL(Clock POlarity)时钟极性,CPOL配置SPI总线的极性,极性会直接影响SPI总线空闲时的时钟信号是高电平还是低电平,由于数据传输往往是从跳变沿开始的,也就表示开始传输数据的时候,是下降沿还是上升沿:
如图2所示;CPOL=1:表示空闲时是高电平,无数据传输时的空闲状态(高电平),空闲状态后第一个跳变沿,下降沿(高电平->低电平),表示有效数据的开始;
CPOL=0:表示空闲时是低电平,无数据传输时的空闲状态(低电平),空闲状态后第一个跳变沿,上升沿(低电平->高电平),表示有效数据的开始;
(2)、CPHA(Clock PHAse)时钟相位,CPHA配置SPI总线的相位,而相位,直接决定SPI总线从那个跳变沿开始采样数据,一个时钟周期会有2个跳变沿,CPHA决定从哪个跳变沿开始采样,
如图3所示,CPHA=0:表示从第一个跳变沿开始采样;
CPHA=1:表示从第二个跳变沿开始采样;
一个时钟周期会有两个跳变沿,至于跳变沿究竟是上升沿还是下降沿,这取决于CPOL,CPHA只决定是哪个跳变沿采样。
通过CPOL和CPHA两两不同组合,形成了SPI总线有4种不同模式。
序号 | mode | CPOL | CPHA |
1 | Mode 0 | 0 | 0 |
2 | Mode 1 | 0 | 1 |
3 | Mode 2 | 1 | 0 |
4 | Mode 3 | 1 | 1 |
(1)、Mode 0(CPOL=0;CPHA=0),如图4所示:
CPOL=0:空闲时是低电平,周期内第1个跳变沿是上升沿,第2个跳变沿是下降沿;
CPHA=0:数据在第一个周期的第1个跳变沿(上升沿)采样;
(2)、Mode 1(CPOL=0;CPHA=1),如图5所示:
CPOL=0:空闲时是低电平,周期内第1个跳变沿是上升沿,第2个跳变沿是下降沿;
CPHA=1:数据在第一个周期的第2个跳变沿(下降沿)采样;
(3)、Mode 2(CPOL=1;CPHA=0),如图6所示:
CPOL=1:空闲时是高电平,周期内第1个跳变沿是下降沿,第2个跳变沿是上升沿;
CPHA=0:数据在第一个周期的第1个跳变沿(下降沿)采样;
(4)、Mode。2(CPOL=1;CPHA=1),如图7所示:
CPOL=1:空闲时是高电平,周期内第1个跳变沿是下降沿,第2个跳变沿是上升沿;
CPHA=1:数据在第一个周期的第2个跳变沿(上升沿)采样。
通过以上介绍,可以看出SPI一个时钟沿只能传输一个位的数据(一个时钟周期内传输1个bit数据);如何在时钟频率不变的情况下提高传输速度呢,Motorola公司对SPI接口进行了扩展,在SPI协议的基础上,Motorola公司对其功能进行了增强,增加了队列传输机制,推出了队列串行外围接口协议(即QSPI协议,QSPI是Queued SPI的简写)。QSPI是一种专用的通信接口,连接单、双或四条数据线,甚至六条数据线的SPI slave存储介质,比SPI应用更加广泛。如图8所示,一种四线的QSPI slave,具有8个引脚,分别如下:
名称 | 功能 |
VCC | 电源正 |
GND | 电源地 |
CS | 传输控制–片选 |
CLK | 传输控制–时钟 |
MOSI | 可以复用 |
MISO | 可以复用 |
WP | 可以复用 |
HOLD | 可以复用 |
以上8个引脚除了电源引脚(VCC,GND)以及控制传输的CS、CLK不能复用外,其他的四个引脚都是可以复用为数据传输引脚的,这里设定的场景是单向通信,比如只读的操作中,只写的操作中,并非双工通信,全双工并不常用,因此扩展了MOSI和MOSO的用法,让它们工作在半双工,这样一个时钟周期内就能传输2个bit数据,加倍了数据传输,实现高速采样,如果SPI slave存储介质采用六条数据线,则一个时钟周期内就能传输4个bit数据,可以实现更高速采样。
在SPI slave芯片设计中接收CLOCK和DATA数据,CLOCK通过clock tree(时钟树)同时到达SPI slave芯片中的寄存器,clock tree(时钟树)会带来延时,经过延时后到CLOCK通过clock tree(时钟树)到达SPI slave IP中的寄存器的CK端,DATA数据经过复用选择直接会到寄存器的D端,DATA数据与clock tree存skew差(时间差),需要增加delaycell(延时单元)做齐到达寄存器D端前的DATA数据。如图9所示,4个SPI Slave芯片106`的设计(即caption data register(3:0)(表示4路数据传输),SPI Slave芯片106`接受DATA(数据)102`(来源于SPI Master传送),DATA(数据)102`通过data path delay path(数据链路延时线路)103`后,分别传输到SPI Slave芯片106`的寄存器的D端104`,SPI Slave芯片106`接受到的CLOCK(时钟信号)100`(为SPI Master发出的控制信号),经过clock treedelay path(时钟树延时线路)105`后,分别控制SPI Slave芯片106`的寄存器的CK端101`。
如图9、图10所示,在时间在的时间段内,CLOCK的第一个跳变沿(上升沿)t3时,在CLOCK的/>的时段内,4路数据DATA0、DATA1、DATA2、DATA3经data pathdelay path(数据链路延时线路)103`补齐后,理论上数据DATA应该完全与CLOCK对齐,但实际数据传输过程,并没有绝对与CLOCK对齐,各路数据DATA与CLOCK之间仍存在间隙差(skew),而采样需要数据DATA与CLOCK在对齐的时间内才能进行,如图10中所示T1`表示CLOCK上升沿来前DATA需要先建立好稳定的时间,T2`表示CLOCK上升沿来后DATA需要保持住的时间。
如果SPI slave芯片在使用过程中受到静电、电源不稳定、或通路被干扰等因素影响,DATA会存在毛刺,如图11所示,理论上,正常的DATA(数据)102`通过data path delaypath(数据链路延时线路)103`后(参见图9),传输到SPI Slave芯片106`的寄存器的D端104`(参见图9),寄存器的D端104`正常数据DATA的波形与正常的DATA(数据)102`之间除了存在延时T1`之外,波形仍然是保持一致的,然而实际中,带毛刺M1`、M2`的DATA数据102`通过data path delay path(数据链路延时线路)103`后(参见图9),再传输到SPI Slave芯片106`的寄存器的D端104`(参见图9),寄存器的D端104`数据DATA仍然是带毛刺的DATA(数据),这种带毛刺DATA会影响到数据的采样效率,为了避免这种情况,行业中通常采用降低频率来进行采样,但是,当今人们都在追求高速运算,往往需要进行高速采样,在高速采样过程中,这种带毛刺的DATA影响更加明显,往往导致数据存储错误。
为此,发明人经过细心研究,发明了一种在跑高速的情况仍能进行采样SPI Slave的芯片设计方法及电路,特别是对于QSPI这样跑高速的芯片尤为适用。
实用新型内容
本实用新型提供了一种SPI Slave芯片设计中去毛刺的电路,在电路中增加了去毛刺的功能,实现高速采样。
实现上述目的所采取的技术方案是:
一种SPI Slave芯片设计中去毛刺的电路,包括在SPI Slave芯片的数据链路延时线路中设计有延时单元电路,在延时单元电路之后接入滤波单元电路,数据DATA经过延时单元电路与滤波单元电路到达SPI Slave芯片的寄存器的D端的延时,与时钟信号经过时钟树延时线路到SPI Slave芯片的寄存器的CK端的延时保持基本一致。
进一步,所述的数据链路延时线路分成两条支路,一条支路直接接入滤波单元电路的一个输入端,另一条支路接入延时单元电路的输入端,延时单元电路的输出端接入滤波单元电路的另一个输入端。
进一步,所述的数据链路延时线路分成三条支路,所述的滤波单元电路包括一个与非门、三个或非门、一个反相器构成的三级电路,第一条支路接入与非门的一个输入端,第三条支路接入第一个或非门的一个输入端,第二条支路接入延时单元电路的输入端,延时单元电路的输出端分两成条分支路,一条分支路接入与非门的另一个输入端,另一条分支路接入第一个或非门的另一个输入端,第一个或非门的输出端接第二个或非门的一个输入端,第二个或非门的输出端接第三个或非门的一个输入端,与非门的输出端接第三个或非门的另一个输入端,第三个或非门的输出端接第二个或非门的另一个输入端,第三个或非门的输出端最后接反相器。
进一步,所述的延时单元电路在现有设计础上减少延时单元的个数,增加与相应级数的滤波单元电路,滤波单元电路的延时与减少的数个延时单元的总延时相同,即数据DATA经过延时单元电路中剩余的延时单元与滤波单元电路到达SPI Slave芯片的寄存器的D端的延时总和,与时钟信号经过时钟树延时线路到SPI Slave芯片的寄存器的CK端的延时仍保持基本一致。
本实用新型在数据链路延时线路中增加滤波单元电路,目的是要恢复经过延时后带毛刺的DATA的上升沿和下降沿,使得经过延时后DATA数据波形恢复到正常状态,符合芯片跑高速的要求,同时选取合适的电路或选配电子元器件使得DATA经延时单元电路与滤波单元电路到寄存器的D端的延时总和与CLK到寄存器的CK端的延时保持一致,达到数据采样的需求。
附图说明
下面结合附图对本实用新型的具体实施方式作进一步详细说明。
图1是现有SPI技术中一SPI Master对应三个SPI Slave的电路原理图;
图2是现有SPI技术中的时钟极性CPOL原理图;
图3是现有SPI技术中的时钟相位CPHA原理图;
图4是现有SPI技术中的mode=0(CPOL=0,CPHA=0)时,数据采样示意图;
图5是现有SPI技术中的mode=1(CPOL=0,CPHA=1)时,数据采样示意图;
图6是现有SPI技术中的mode=2(CPOL=1,CPHA=0)时,数据采样示意图;
图7是现有SPI技术中的mode=3(CPOL=1,CPHA=1)时,数据采样示意图;
图8是现有SPI技术中的QSPI芯片电路原理意图;
图9是现有SPI技术中SPI Slave中数据经过数据链路延时线路与时钟树延时线路到达SPI Slave芯片的寄存器的D端,时钟信号经过时钟树延时线路到达SPI Slave芯片的寄存器的D CK端的数据采样示意图;
图10是现有SPI技术中SPI数据与时钟信号做齐采样示意图;
图11是现有SPI技术中正常DATA与带毛刺的DATA对比示意图;
图12是本实用新型的SPI Slave中数据经过带有滤波功能的数据链路延时线路到达SPI Slave芯片的寄存器的CK端,时钟信号经过时钟树延时线路到达SPI Slave芯片的寄存器的CK端的数据采样示意图;
图13是本实用新型的SPI Slave中数据经过主要由与非门以及或非门构成三级滤波电路的数据链路延时线路到达SPI Slave芯片的寄存器的CK端,时钟信号经过时钟树延时线路到达SPI Slave芯片的寄存器的CK端的数据采样示意图;
图14是本实用新型数据经过带有滤波电路的数据链路延时线路的波形变化对比示意图;
图15是本实用新型数据经过主要由与非门以及或非门构成三级滤波电路的数据链路延时线路的波形变化对比示意图。
具体实施方式
本实用新型通过结合附图及以下实例进行具体介绍。
具体实施例一:如图12所示,本发明提供一种SPI Slave芯片设计中去毛刺的电路,包括:在SPI Slave芯片的数据链路延时线路(data path delay path)300中设计延时单元电路106,在延时单元电路106之后接入滤波单元电路(FITER)107,数据(DATA)经过延时单元电路106与滤波单元电路107到达SPI Slave芯片的寄存器的D端108的延时,与时钟信号(CLOCK)100经过时钟树延时线路(clock tree delay path)200到SPI Slave芯片的寄存器的CK端101的延时保持基本一致。
如图12所示,所述的数据链路延时线路300可以分成两条支路,一条支路直接接入滤波单元电路107的一个输入端,另一条支路接入延时单元电路106的输入端,延时单元电路106的输出端接入滤波单元电路107的另一个输入端。
在本案中,数据可以直接经过数据链路延时线路再经过滤波单元电路到达SPISlave芯片的寄存器的D端,数据也可以分成两条支路,如图12所示,DATA数据105通过一支路经过数据链路延时线路300再经过滤波单元电路107到达SPI Slave芯片的寄存器的D端108,DATA数据105通过另一支路直接经过滤波单元电路107到达SPI Slave芯片的寄存器的D端108。
在现有技术设计中,延时单元电路总是由若干个延时单元(delay cell)组成,通过若干个延时单元把DATA与CLOCK做齐,本案在芯片设计时,可以把延时单元电路与滤波单元电路的延时总和做为整体考虑来设计,即DATA经过若干个延时单元(delay cell)的延时与滤波单元电路到达SPI Slave芯片的寄存器的D端的延时总和,与时钟信号(CLOCK)经过时钟树延时线路(clock tree delay path)到SPI Slave芯片的寄存器的CK端的延时保持基本一致。
如图12、14所示,理论上,正常的DATA数据从数据链路延时线路100的105端输入经过延时单元电路106与滤波单元电路107后,从数据链路延时线路100的107端输出,两者前后之间存在一个延时T1,但是两者波形前后保持不变,实际中,带两个毛刺M1、M2的DATA数据从数据链路延时线路100的105端输入经过延时单元电路106时仍然是带有两个毛刺M1、M2的DATA数据,但是经过滤波单元电路107进行滤波后,DATA数据的两个毛刺M1、M2已被过滤,修复后DATA数据与正常的DATA两者之间的波形前后保持不变,同样,因为本案将滤波单元电路107的延时与延时单元电路106的延时进行了整体设计考虑,修复后DATA数据与正常的DATA两者之间的延时T1也保持不变。
具体实施例二:如图13所示,数据链路延时线路300分成三条支路,所述的滤波单元电路107包括一个与非门110、三个或非门,分别是第一个或非门111、第二个或非门112、第二个或非门113、一个反相器114构成的三级电路,第一条支路接入与非门110的一个输入端,第三条支路接入第一个或非门111的一个输入端,第二条支路接入延时单元电路106的输入端,延时单元电路106的输出端分两成条分支路,一条分支路接入与非门110的另一个输入端,另一条分支路接入第一个或非门111的另一个输入端,第一个或非门111的输出端接第二个或非门112的一个输入端,第二个或非门112的输出端接第三个或非门113的一个输入端,与非门110的输出端接第三个或非门113的另一个输入端,第三个或非门113的输出端接第二个或非门112的另一个输入端,第三个或非门113的输出端最后接反相器114,所述的反相器114可以是现有的元器中的CMOS反相器电路,TTL与非门电路。
通过对现有的技术研究分析,delay cell只是起到延时平衡时钟信号(balanceclock)的作用,并没有其他的应用,那么本案也可以在原有数个的延时单元(delay cell)基础上减少延时单元(delay cell)的个数,而增加相应几级的滤波单元电路,只要保证减少延时单元(delay cell)的延时与增加相应几级的滤波单元电路的延时一致,或者剩余的延时单元(delay cell)的延时与增加相应几级的滤波单元电路的延时总和与原有数个的延时单元(delay cell)的延时总和保持一致或相同,那么也就能保证数据DATA经过延时单元电路中剩余的延时单元与滤波单元电路到达SPI Slave芯片的寄存器的D端的延时总和,与时钟信号经过时钟树延时线路到SPI Slave芯片的寄存器的CK端的延时仍保持基本一致。例如,现有设计中,需要设计15个延时单元(delay cell)才能将DATA与CLOCK做齐,那么本案可以在减少3个延时单元(delay cell)的基础上,增加一个三级滤波单元电路,在设计三级滤波单元电路时,保证三级滤波单元电路的延时与减少3个延时单元(delay cell)的延时相同,或者说剩余12个延时单元(delay cell)的延时与新增的这个三级滤波单元电路的延时总和,与原来15个延时单元(delay cell)的延时总和是一致的或相同。
如图13、15所示,理论上,正常的DATA数据从数据链路延时线路100的105端输入经过延时单元电路106与滤波单元电路107后,从数据链路延时线路100的107端输出,两者前后之间存在一个延时T1(见图15中105端正常DATA波形与107端的正常波形对比图),但是两者波形前后保持不变,实际中,如果带两个毛刺M1、M2的DATA数据从数据链路延时线路100的105端输入经过延时单元电路106时仍然是带有两个毛刺M1、M2的DATA数据(见图15中105端带毛刺DATA波形与107端的正常波形对比图,但是经过滤波单元电路107的与非门110后毛刺M2被去除(见图15中与非门110后带毛刺DATA波形),经过滤波单元电路107的第一个或非门111后毛刺M1被去除(见图15中或非门111后带毛刺DATA波形),最后去掉毛刺M2的数据与去掉毛刺M1的数据经过第三个或非门113偶合后数据波形愎复正常(见图15中或非门113后DELAY DATA波形),但此时波形相位与107端的正常波形的相位相反,所以在或非门113后需要加上一个反相器114,或非门113后DELAY DATA波形经过反相器114反向后就与107端的正常波形一样(见图15中107端去毛刺DATA波形),由于本案是在减少现有的延时单元电路106的延时单元个数基础上,增加相应级数的滤波单元电路107,滤波单元电路107的延时与减少的延时单元的延时总和保持基本一致或相同,所以本例从滤波单元电路107的反相器114最后输出的数据与正常的DATA数据之间延时T1也保持基本一致或相同。
本案既保持了高速接收数据的能力,不增加芯片内部资源情况下,减少逻辑delaycell增加对应滤波功能,既达到高速数据采样的需求,又达到数据端去毛刺的效果。
以上所述仅为本案的较佳实施例,并非对本案设计的限制,凡依本案的设计关键所做的等同变化,均落入本案的保护范围。
Claims (4)
1.一种SPI Slave芯片设计中去毛刺的电路,其特征在于:包括在SPI Slave芯片的数据链路延时线路中设计有延时单元电路,在延时单元电路之后接入滤波单元电路,数据DATA经过延时单元电路与滤波单元电路到达SPI Slave芯片的寄存器的D端的延时,与时钟信号经过时钟树延时线路到SPI Slave芯片的寄存器的CK端的延时保持基本一致。
2.如权利要求1所述的一种SPI Slave芯片设计中去毛刺的电路,其特征在于:所述的数据链路延时线路分成两条支路,一条支路直接接入滤波单元电路的一个输入端,另一条支路接入延时单元电路的输入端,延时单元电路的输出端接入滤波单元电路的另一个输入端。
3.如权利要求1所述的一种SPI Slave芯片设计中去毛刺的电路,其特征在于:所述的数据链路延时线路分成三条支路,所述的滤波单元电路包括一个与非门、三个或非门、一个反相器构成的三级电路,第一条支路接入与非门的一个输入端,第三条支路接入第一个或非门的一个输入端,第二条支路接入延时单元电路的输入端,延时单元电路的输出端分两成条分支路,一条分支路接入与非门的另一个输入端,另一条分支路接入第一个或非门的另一个输入端,第一个或非门的输出端接第二个或非门的一个输入端,第二个或非门的输出端接第三个或非门的一个输入端,与非门的输出端接第三个或非门的另一个输入端,第三个或非门的输出端接第二个或非门的另一个输入端,第三个或非门的输出端最后接反相器。
4.如权利要求1所述的一种SPI Slave芯片设计中去毛刺的电路,其特征在于:所述的延时单元电路减少延时单元的个数,增加与相应级数的滤波单元电路,滤波单元电路的延时与减少的数个延时单元的总延时相同,即数据DATA经过延时单元电路中剩余的延时单元与滤波单元电路到达SPI Slave芯片的寄存器的D端的延时总和,与时钟信号经过时钟树延时线路到SPI Slave芯片的寄存器的CK端的延时仍保持基本一致。
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GR01 | Patent grant | ||
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