CN105281782A - 通用串行器架构 - Google Patents

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Abstract

本发明涉及通用串行器架构。描述用于通用串行器-解串器(SerDes)架构(400)的系统和方法。在各种实施例中，收发器可以包括：耦合到SerDes接口的数据查询电路(401)的第一多个数据触发器(402)；耦合到数据查询电路(401)的第二多个数据触发器(403)；多个锁存器(404)，多个锁存器中的每个锁存器(404)耦合到第二多个数据触发器中的对应数据触发器(403)；和耦合到多个锁存器(404)、第一多个数据触发器(402)和发射器电路的多个多路复用器(405)。

Description

通用串行器架构
技术领域
本发明一般涉及电子通信，并且更具体地涉及用于通用串行器-解串器(SerDes)架构的系统和方法。
背景技术
串行器-解串器(SerDes)是在高速应用中用来在串行和并行接口之间转换数据的电子电路。通常，第一SerDes接口在发射装置(例如，通信装置、接口适配器、半导体芯片、电子电路等)处实施，并且第二SerDes接口在接收装置处实施。SerDes接口允许这些装置通过不同线路或信道串行地发射和接收数据，因此需要比两个装置之间执行相同数据的并行传输时需要的输入/输出(I/O)引脚或互连件数目少的输入/输出(I/O)引脚或互连件的数目。
现在存在许多不同的使用中的电子通信标准。例如，USB3.0是通用串行总线(USB)标准的第三个主要版本。除其他特征之外，USB3.0增加了被称为“SuperSpeed”(超速，SS)的传输模式，其能够以高达5Gbit/s(625MB/s)的速度传输数据。外围部件互连快传(PCIe)是能够以2Gbit/s(250MB/s)到高于15Gbit/s(～2000MB/s)(取决于应用)的速度传输数据的另一种高速通信总线标准。串行ATA(SATA)是将主机总线适配器连接到大容量存储装置(诸如硬盘驱动器和光学驱动器)的又一种总线接口。
对此发明人认识到设计单个SerDes以支持所有标准是具有挑战性的，因为每个标准的要求不同。设计具有针对每个具体标准独立设计的特征/块的电路是可能的，但在硅或印刷电路板(PCB)面积和设计循环时间方面是不可行的。因此，为解决这些和其他顾虑，对此发明人已开发了通用SerDes发射器物理层(“PHY”或第1层)架构的系统和方法。
发明内容
描述用于通用串行器-解串器(SerDes)架构的系统和方法。在一个示例性非限制实施例中，收发器可以包括耦合到SerDes接口的数据查询电路的第一多个数据触发器；耦合到数据查询电路的第二多个数据触发器；多个锁存器，多个锁存器中的每个锁存器耦合到第二多个数据触发器中的对应数据触发器；以及耦合到多个锁存器、第一多个数据触发器和发射器电路的多个多路复用器。
SerDes接口可以经配置以利用两个或更多个不同通信标准运行。例如，两个或更多个不同通信标准包括通用串行总线(USB)标准、外围部件互连(PCI)标准或串行ATA(SATA)标准。
在一些实施方式中，第一多个数据触发器可以包括七个数据触发器，第二多个数据触发器可以包括另外七个数据触发器，多个锁存器可以包括七个锁存器，并且多个多路复用器可以包括七个多路复用器。第一多个数据触发器中的第一数据触发器可以经配置以接收存储在数据查询电路中的第一数据位，并且第二多个数据触发器中的第一数据触发器可以经配置以在相同时钟循环接收存储在数据查询电路中的第二数据位。第一多个数据触发器中的第二到第七数据触发器可以经配置以接收关于第一数据位的电压信息，并且第二多个数据触发器中的第二到第七数据触发器可以经配置以接收关于第二数据位的电压信息。
第一多个触发器和第二多个触发器中的每个触发器可以具有耦合到数据查询电路的D输入端。多个多路复用器中的给定一个多路复用器的第一输入端可以耦合到第一多个数据触发器中的第一数据触发器的Q输出端，多个锁存器中的对应锁存器可以耦合到第二多个数据触发器中的第一数据触发器的Q输出端，多个多路复用器中的给定一个多路复用器的第二输入端可以耦合到多个锁存器中的对应锁存器的输出端，以及多个多路复用器中的给定一个多路复用器的输出端可以耦合到发射器电路的输入端。而且，第一多个数据触发器和第二多个数据触发器中的每个数据触发器、多个锁存器中的每个锁存器、多个多路复用器中的每个多路复用器以及发射器电路可以基于时钟信号运行，该时钟信号的数据速率是SerDes接口使用的数据速率的一半。
收发器可以进一步包括耦合到第一多个数据触发器或第二多个数据触发器中的给定数据触发器的置位/复位发生电路，该置位/复位发生电路经配置以提供低频周期性信令(LFPS)和信标信令。置位/复位发生电路可以包括经配置以接收LFPS数据的延迟电路；经配置以接收LFPS数据的第一反相器；经配置以接收延迟电路的输出的第二反相器；经配置以接收第一反相器的输出和延迟电路的输出的第一或门；经配置以接收第二反相器的输出和LFPS数据的第二或门；经配置以接收逻辑高和第一或门的输出的第一多路复用器，其中第一多路复用器的输出端耦合到给定数据触发器的置位输入端；以及经配置以接收逻辑高和第二或门的输出的第二多路复用器，其中第二多路复用器的输出端耦合到给定数据触发器的复位输入端。
收发器可以进一步包括SATA空闲发生电路，其耦合到第一多个数据触发器或第二多个数据触发器中的给定数据触发器的置位输入端和复位输入端，该SATA空闲发生电路经配置以提供具有选定共模电压的终端(termination)。
在另一个示例性非限制实施例中，SerDes接口可以经配置以根据两个或更多个通信标准运行，该SerDes接口包括：耦合到数据查询电路的第一多个数据触发器；耦合到数据查询电路的第二多个数据触发器；多个锁存器，该多个锁存器中的每个锁存器耦合到第二多个数据触发器中的对应数据触发器；以及耦合到多个锁存器、第一多个数据触发器和发射器电路的多个多路复用器，其中两个或更多个不同通信标准包括USB标准、PCI标准或SATA标准，并且其中数据触发器、锁存器、多路复用器和发射器电路中的每个基于时钟信号运行，该时钟信号的数据速率是多个通信标准中的选定通信标准的数据速率的一半。
在又一个示例性非限制实施例中，通信装置可以具有SerDes电路，该SerDes电路包括第一多个触发器；第二多个触发器，其中第一多个触发器和第二多个触发器中的每个触发器具有耦合到数据查询电路的D输入端；多个锁存器，每个锁存器耦合到第二多个触发器中的对应触发器；以及多个多路复用器，其中多个多路复用器中的给定多路复用器的第一输入端耦合到第一多个数据触发器中的第一数据触发器的Q输出端，其中多个多路复用器中的给定多路复用器的第二输入端经由多个锁存器中的对应锁存器耦合到第二多个数据触发器中的第一数据触发器的Q输出端，并且其中多个多路复用器中的给定多路复用器的输出端耦合到发射器电路的输入端，并且其中SerDes接口基于时钟信号运行，该时钟信号的数据速率是两个或更多个通信标准中的选定通信标准的数据速率的一半。
在一些实施例中，一个或更多个电子电路、通信装置或计算机系统可以执行本文中描述的技术中的一个或更多个。在另外一些实施例中，电子电路可以实施物理层(PHY)收发器或芯片，其可以，例如，在电子装置、计算机系统和/或移动和消费者应用(诸如智能电话、平板计算机、数字TV和联网)中使用。在又一些实施例中，一种装置可以包括至少一个处理器或控制器和存储器。处理器或控制器的实例包括，但不限于，数字信号处理器(DSP)、专用集成电路(ASIC)、片上系统(SoC)电路、现场可编程门阵列(FPGA)、微处理器或微控制器。
附图说明
因此已经概括描述了本发明(一个或更多)，现在参考附图说明，其中：
图1-图3是针对单独通信协议设计的现有技术SerDes发射器PHY层架构及其各个方面的图示。
图4是根据一些实施例的通用SerDes发射器接口的一个实施方式的框图。
图5是根据一些实施例的低频周期性信令(LFPS)/信标置位/复位发生逻辑的图示。
图6是根据一些实施例的SATAIDLE实施逻辑的图示。
具体实施方式
现在将参考附图在下文中更完整描述本发明(一个或更多)。然而，本发明(一个或更多)可以以许多不同形式实施并且不应解释为限于本文阐述的实施例。相反，提供这些实施例以便本公开是透彻且完整的，并且向本领域技术人员完全传达本发明的保护范围。本领域技术人员能够使用本发明(一个或更多)的各种实施例。
在一些实施例中，通用SerDes架构(诸如本文中描述的通用SerDes架构)可以经设计以通过有效重复使用电路来满足不同通信总线的各种要求，从而用较小的硅和/或PCB面积以及降低的循环时间实现期望的功能。在一些情况下，由于高速数据路径上的隔离实施方式，因此大多数数字逻辑和更高层逻辑可能断电，所以积极功率管理至少部分是可能的。一般说来，该架构可以实现(例如在既需要高速数据传输且需要低速数据传输的情况下实施)。此外，单个SerDes接口在使用本文所述技术设计时，能够完全支持多个标准。
图1-图3是针对单独通信协议设计的现有技术SerDes发射器PHY层架构及其各个方面的图示。具体地，图1示出包括低频周期性(LFPS)电路101的USB3.0SerDes100，该LFPS电路101经配置以生成用于基本链路信令的各种持续时间的脉冲串(burst)。一般说来，LFPS可以唤醒睡眠的链路、请求诊断测试模式或省电/睡眠模式、热复位等。不同于LFPS电路101，Superspeed发射器电路102经配置从而以高达USB3.0协议容许的最高速率发射数据。数据通过差分信道TXP103和TXN104发射，其中共模电路105耦合在那些信道之间并且经配置以在IDLE条件下维持共模(CM)，这是USB3.0标准要求的。
仍参考图1，与USB3.0SerDes100的架构相似的架构可以用于支持PCIe标准，但有不同的设计要求。例如，在PCIe实施方式中，可以用经配置以生成信标信号的信标电路替代LFPS电路101，并且可以用PCIe发射器电路替代SuperSpeed发射器电路102，这些中的每个都是PCIe标准特有的。
图2示出一种现有技术SATA发射器实施方式。SATASerDes200包括经配置以输出差分信号TXP202和TXN203的第一和/或第二和/或第三代SATA发射器块201，其中共模电路204耦合在那些信道之间。因为SATA协议要求在IDLE状态下启用终端，所以还提供终端电路205和206。
作为SATA协议的一个方面，频带外信令(Out-of-BandSignaling，OOBS)包括数据传输时间段和IDLE线路。具体地，关于OOBS信令类型的信息在IDLE(图3的传输脉冲串时间)中被编码，其中信号300使用时间段T1和T2编码通信复位和/或初始化信息，并且信号301使用时间段T1编码通信唤醒信息。
因此，如图1-图3所示，每个不同的通信标准传统上需要不同的SerDes实施方式以满足其各种要求。与前述相对比，本文所述的实施例包括能够同时满足两个或更多个通信标准(例如，USB3.0、PCIe和SATA)的要求的通用SerDes架构。
图4是通用SerDes发射器接口400的一个实施方式的框图。在一些实施例中，如在下面更详细解释的，SerDes接口400可以利用数据速率的一半的锁相环(PLL)时钟(例如，对于5Gbps数据速率，2.5GHz时钟)工作，使得在一个时钟循环中两个数据位从数字域切换到模拟发射器。接口400可以使用某些数据触发器的置位和/或复位输入端驱动LFPS/信标信令，因此重复使用逻辑和其他发射器电路以用于超速和LFPS/信标传输。数模转换可以包括使用一个数据位和6位摆幅设置实现PCIE/USB3.0标准要求的各种摆幅/复原(swing/de-emphasis)设置。在一些情况下，接口400可以有效地进行高速和低速信令传输而无需在数据路径中添加多路复用器(复用器)，因为添加复用器会使得数字和模拟之间的半循环路径的时序收敛更困难。
如图所示，SuperSpeed/数据查询电路401耦合到第一多个数据触发器(给定一个表示为触发器402)和第二多个触发器(给定一个表示为触发器403)。第二多个触发器耦合到多个锁存器，其中一个锁存器表示为锁存器404。第一多个触发器和多个锁存器耦合到多个多路复用器，其中一个多路复用器表示为多路复用器405。多个多路复用器405耦合到发射器电路407，该发射器电路407经配置以输出差分信号对TXP408和TXN409，这两个信号转而由共模电路410耦合。
在一些实施例中，第一多个数据触发器可以包括七个数据触发器，第二多个数据触发器可以包括七个数据触发器，多个锁存器可以包括七个锁存器，并且多个多路复用器可以包括七个多路复用器。然而，本领域技术人员应理解，按照本公开，这些多个器件中的一个或更多个可以实施为具有多个器件(例如，输入和输出的数目)的功能的单个(或较少的)电路。
触发器402可以经配置以接收存储在数据查询电路401中的第一数据位，并且触发器403可以经配置以在相同时钟循环接收存储在数据查询电路401中的第二数据位。第一多个触发器中的第二到第七触发器(未示出)可以经配置以接收第一数据位的摆幅和/或复原设置(例如，电压信息)，并且第二多个数据触发器中的第二到第七数据触发器(未示出)可以经配置以接收第二数据位的摆幅和/或复原设置(例如，电压信息)。
触发器402和403具有耦合到数据查询电路401的它们的D输入端。多路复用器405的第一输入端耦合到触发器402的Q输出端。锁存器404耦合到触发器403的Q输出端。多路复用器405的第二输入端耦合到锁存器404的输出端。而且，多路复用器405的输出端耦合到发射器电路407的输入端。在一些实施方式中，发射器电路407可以包括七个电阻器元件，这些元件在发射器电路407运行期间可以连接到地、参考点或共模端；并且使得多路复用器405属于的多个多路复用器中的每一个具有耦合到七个电阻器元件中对应电阻器元件的输出端。
在一些实施方式中，元件402-405和407可以经配置从而以SerDes接口400的数据速率的一半的锁相环(PLL)时钟信号406运行。此外，SerDes接口400可以经配置以利用两个或更多个不同通信标准运行，这些标准包括，例如通用串行总线(USB)标准及其变体、外围部件互连快传(PCIe)标准及其变体，或串行ATA(SATA)标准及其变体。
在一些实施例中，LFPS(用于USB3.0传输)和信标信令(用于PCIe传输)可以通过操纵触发器402和403的输入端和输入端(以及第一和第二多个触发器中其他触发器的对应输入端)来执行。为说明这点，图5是低频周期性信令(LFPS)/信标置位/复位发生逻辑电路500的图示。在一些实施例中，为了实现摆幅的完全控制，可以基于查询表生成用于(7位/数据)的LFPS数据。此外，电路500可以经配置以满足TXP408和TXN409上1V的全摆幅差分电压的USB3.0LFPS的要求，以及TXP408和TXN409上-6dB信令(例如，对于0.5V的差分信号)的PCIe信标信令要求。这可以例如通过在电路500中使用可编程摆幅设置结合具有合适极性的LFPS数据实现。
具体地，电路500可以包括经配置以接收LFPS数据/信标501的延迟电路502以及还经配置以接收LFPS数据/信标501的第一反相器503。第二反相器504可以经配置以接收延迟电路502的输出。第一或门505可以经配置以接收第一反相器503的输出和延迟电路502的输出。第二或门可以经配置以接收第二反相器504的输出和LFPS数据501。第一多路复用器508可以经配置以在其输入端接收逻辑高信号507(即，逻辑“1”)和第一或门505的输出，并且第一多路复用器508的输出端可以耦合到触发器402和403的输入端。第二多路复用器509可以经配置以在其输入端接收逻辑高信号507和第二或门506的输出，并且第一多路复用器509的输出端可以耦合到触发器402和403的输入端。多路复用器508和509的第二输入端基于LFPS数据信号501的施加而被选择。
USB3.0标准针对LFPS传输断开到SuperSpeed传输接通，提供20ns的最大定时限制。可以，例如，通过使SuperSpeed数据路径和LFPS置位/复位路径异步来满足该要求。另一方面，SATAIDLE要求(在OOBS期间和在其他IDLE状态下)是在线路上存在终端和/或共模电压。这通过利用合适的7位码控制SATAIDLE以使TXP/TXN线路达到共模电压来实现，并且作为属性，并联组合提供50欧姆的终端。另外，为提供积极功率管理，控制器可以被置于保持状态，并且大多数PHY逻辑被断电。在低功率模式中，如果需要将线路维持IDLE，隔离锁存器可以帮助保留7位码，使得TXP/TXN被保持在CM的终端。
为解决上述需求，图6是SATAIDLE实施逻辑电路600的图示。在一些实施例中，电路600可以具有耦合到触发器402和403的和输入端(以及第一和第二多个触发器中其他触发器的对应输入端)的输出sata_idle信号609，因此提供隔离锁存器，并且其可以经配置以提供具有选定共模电压的终端。该方案确保数据上的IDLE状态静态代码通过触发器402和403的置位/复位端。该方法使得TXP408和TXN409能够具有共模终端。结果，电路600将不使用独立终端用于SATAIDLE模式实施，而是使用触发器402和403的和/或输入端控制驱动器摆幅设置，从而实现具有共模电压(例如0.5V)的终端。另外，在低功率状态下，能够使用隔离锁存器存储7位置位/复位，从而能够在线路上维持IDLE状态的终端，其中大多数数字装置掉电并且有限的模拟电路系统被加电。
具体地，信号601经配置以实现IDLE状态，信号602从信号601偏离两个时钟循环，并且信号603经配置以能够实现数据传输。信号601耦合到与门604的第一输入端。信号602耦合到反相器610的输入端，并且反相器610的输出端耦合到与门604的第二输入端和与门605的第一输入端。信号603耦合到与门605的第二输入端。
与门604和605的输出端耦合到或门606的输入端。或门606的输出端耦合到与门608的第一输入端，并且表示SATA模式的信号607耦合到与门608的第二输入端。与门609的输出端提供sata_idle信号609，其耦合到触发器402和403的和/或输入端。
应理解，本文讨论的各种操作可以同时和/或顺序执行。应进一步理解，每个操作可以以任何顺序执行并且可以执行一次或重复执行。在各种实施例中，本文讨论的操作可以代表经配置执行指定操作的逻辑功能和/或数据结构集合。尽管某些电路和/或操作被示为不同的逻辑块，但在一些实施例中，这些电路和/或操作中的至少一些可以组合成较少的块。相反，可以实施本文所示的块中的任何给定块，以使其电路和/或操作可以被分成两个或更多个逻辑块。此外，尽管示出其具体配置，但在其他实施例中这些各种块可以以其他合适方式重新布置。
本发明(一个或更多)所属领域的技术人员在获得前面描述和相关附图中呈现的教导的益处后将想到本发明的许多修改和其他实施例。因此，应理解本发明(一个或更多)不限于所公开的具体实施例。尽管本文中采用具体术语，但它们仅以一般和描述性的意义使用并且不用于限制目的。

Claims (20)

1.一种收发器，其包括：
耦合到串行器-解串器即SerDes接口的数据查询电路的第一多个数据触发器；
耦合到所述数据查询电路的第二多个数据触发器；
多个锁存器，所述多个锁存器中的每个锁存器耦合到所述第二多个数据触发器中的对应数据触发器；和
耦合到所述多个锁存器、所述第一多个数据触发器和发射器电路的多个多路复用器。
2.根据权利要求1所述的收发器，其中所述SerDes接口经配置以利用两个或更多个不同通信标准运行。
3.根据权利要求2所述的收发器，其中所述两个或更多个不同通信标准包括通用串行总线标准即USB标准、外围部件互连标准即PCI标准或串行ATA标准即SATA标准。
4.根据权利要求1所述的收发器，其中所述第一多个数据触发器包括七个数据触发器，其中所述第二多个数据触发器包括另外七个数据触发器，其中所述多个锁存器包括七个锁存器，并且其中所述多个多路复用器包括七个多路复用器。
5.根据权利要求4所述的收发器，其中所述第一多个数据触发器中的第一数据触发器经配置以接收存储在所述数据查询电路中的第一数据位，并且所述第二多个数据触发器中的第一数据触发器经配置以在相同时钟循环接收存储在所述数据查询电路中的第二数据位，其中所述第一多个数据触发器中的第二到第七数据触发器经配置以接收关于所述第一数据位的电压信息，并且其中所述第二多个数据触发器中的第二到第七数据触发器经配置以接收关于所述第二数据位的电压信息。
6.根据权利要求1所述的收发器，其中所述第一多个触发器和所述第二多个触发器中的每个触发器具有耦合到所述数据查询电路的D输入端。
7.根据权利要求1所述的收发器，其中所述多个多路复用器中的给定一个多路复用器的第一输入端耦合到所述第一多个数据触发器中的第一数据触发器的Q输出端，其中所述多个锁存器中的对应锁存器耦合到所述第二多个数据触发器中的第一数据触发器的Q输出端，其中所述多个多路复用器中的所述给定一个多路复用器的第二输入端耦合到所述多个锁存器中的所述对应锁存器的输出端，并且其中所述多个多路复用器中的所述给定一个多路复用器的输出端耦合到所述发射器电路的输入端。
8.根据权利要求1所述的收发器，其中所述第一多个数据触发器和所述第二多个数据触发器中的每个数据触发器、所述多个锁存器中的每个锁存器、所述多个多路复用器中的每个多路复用器以及所述发射器电路基于时钟信号运行，所述时钟信号的数据速率是所述SerDes接口使用的数据速率的一半。
9.根据权利要求1所述的收发器，进一步包括耦合到所述第一多个数据触发器或所述第二多个数据触发器中的给定数据触发器的置位/复位发生电路，所述置位/复位发生电路经配置以提供低频周期性信令即LFPS和信标信令。
10.根据权利要求9所述的收发器，所述置位/复位发生电路进一步包括：
经配置以接收LFPS数据的延迟电路；
经配置以接收所述LFPS数据的第一反相器；
经配置以接收所述延迟电路的输出的第二反相器；
经配置以接收所述第一反相器的输出和所述延迟电路的输出的第一或门；
经配置以接收所述第二反相器的输出和所述LFPS数据的第二或门；
经配置以接收逻辑高和所述第一或门的输出的第一多路复用器，其中所述第一多路复用器的输出端耦合到所述给定数据触发器的置位输入端；和
经配置以接收逻辑高和所述第二或门的输出的第二多路复用器，其中所述第二多路复用器的输出端耦合到所述给定数据触发器的复位输入端。
11.根据权利要求1所述的收发器，进一步包括串行ATA空闲发生电路，即SATA空闲发生电路，其耦合到所述第一多个数据触发器或所述第二多个数据触发器中的给定数据触发器的置位输入端和复位输入端，所述SATA空闲发生电路经配置以提供具有选定共模电压的终端。
12.一种经配置以根据两个或更多个通信标准运行的串行器-解串器接口即SerDes接口，所述SerDes接口包括：
耦合到数据查询电路的第一多个数据触发器；
耦合到所述数据查询电路的第二多个数据触发器；
多个锁存器，所述多个锁存器中的每个锁存器耦合到所述第二多个数据触发器中的对应数据触发器；和
耦合到所述多个锁存器、所述第一多个数据触发器和发射器电路的多个多路复用器，其中所述两个或更多个不同通信标准包括通用串行总线标准即USB标准、外围部件互连标准即PCI标准或串行ATA标准即SATA标准，并且其中所述数据触发器、所述锁存器、所述多路复用器和所述发射器电路中的每个基于时钟信号运行，所述时钟信号的数据速率是所述多个通信标准中的选定通信标准的数据速率的一半。
13.根据权利要求12所述的SerDes接口，其中所述第一多个数据触发器包括七个数据触发器，其中所述第二多个数据触发器包括另外七个数据触发器，其中所述多个锁存器包括七个锁存器，并且其中所述多个多路复用器包括七个多路复用器。
14.根据权利要求12所述的SerDes接口，其中所述第一多个数据触发器中的第一数据触发器经配置以接收存储在所述数据查询电路中的第一数据位，并且所述第二多个数据触发器中的第一数据触发器经配置以在相同时钟循环接收存储在所述数据查询电路中的第二数据位，其中所述第一多个数据触发器中的第二到第七数据触发器经配置以接收关于所述第一数据位的电压信息，并且其中所述第二多个数据触发器中的第二到第七数据触发器经配置以接收关于所述第二数据位的电压信息。
15.根据权利要求12所述的SerDes接口，其中所述第一多个数据触发器和所述第二多个数据触发器中的每个触发器具有耦合到所述数据查询电路的D输入端，其中所述多个多路复用器中的给定一个多路复用器的第一输入端耦合到所述第一多个数据触发器的第一数据触发器的Q输出端，其中所述多个锁存器中的对应锁存器耦合到所述第二多个数据触发器中的第一数据触发器的Q输出端，其中所述多个多路复用器中的所述给定一个多路复用器的第二输入端耦合到所述多个锁存器中的所述对应锁存器的输出端，并且其中所述多个多路复用器中的所述给定一个多路复用器的输出端耦合到所述发射器电路的输入端。
16.根据权利要求12所述的SerDes接口，进一步包括：
耦合到所述第一多个数据触发器或所述第二多个数据触发器中的给定数据触发器的置位/复位发生电路，所述置位/复位发生电路经配置以提供低频周期性信令即LFPS和信标信令；和
耦合到所述第一多个数据触发器或所述第二多个数据触发器中的给定数据触发器的置位输入端和复位输入端的串行ATA空闲发生电路，即SATA空闲发生电路，所述SATA空闲发生电路经配置以提供具有选定共模电压的终端。
17.一种具有串行器-解串器电路即SerDes电路的通信装置，所述SerDes电路包括：
第一多个触发器；
第二多个触发器，其中所述第一多个触发器和所述第二多个触发器的每个触发器具有耦合到数据查询电路的D输入端；
多个锁存器，每个锁存器耦合到所述第二多个触发器的对应触发器；和
多个多路复用器，其中所述多个多路复用器中的给定多路复用器的第一输入端耦合到所述第一多个数据触发器中的第一数据触发器的Q输出端，其中所述多个多路复用器中的所述给定多路复用器的第二输入端经由所述多个锁存器中的对应锁存器耦合到所述第二多个数据触发器中的第一数据触发器的Q输出端，并且其中所述多个多路复用器的所述给定多路复用器的输出端耦合到发射器电路的输入端，并且其中所述SerDes接口基于时钟信号运行，所述时钟信号的数据速率是两个或更多个通信标准中的选定通信标准的数据速率的一半。
18.根据权利要求17所述的通信装置，其中所述SerDes电路经配置以利用两个或更多个不同通信标准运行，并且其中所述两个或更多个不同通信标准包括通用串行总线标准即USB标准、外围部件互连标准即PCI标准或串行ATA标准即SATA标准。
19.根据权利要求17所述的通信装置，其中所述第一多个数据触发器包括七个数据触发器，其中所述第二多个数据触发器包括另外七个数据触发器，其中所述多个锁存器包括七个锁存器，并且其中所述多个多路复用器包括七个多路复用器。
20.根据权利要求19所述的通信装置，其中所述第一多个数据触发器中的第一数据触发器经配置以接收存储在所述数据查询电路中的第一数据位，并且所述第二多个数据触发器中的第一数据触发器经配置以在相同时钟周期中接收存储在所述数据查询电路中的第二数据位，其中所述第一多个数据触发器中的第二到第七数据触发器经配置以接收关于所述第一数据位的电压信息，并且其中所述第二多个数据触发器中的第二到第七数据触发器经配置以接收关于所述第二数据位的电压信息。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017004404A (ja) * 2015-06-15 2017-01-05 ソニー株式会社 通信装置、及び、制御方法
US10397142B2 (en) * 2015-08-17 2019-08-27 Mediatek Inc. Multi-chip structure having flexible input/output chips
WO2017212524A1 (ja) * 2016-06-06 2017-12-14 オリンパス株式会社 データ転送装置、画像処理装置、および撮像装置
US10908671B2 (en) 2016-09-30 2021-02-02 Maxim Integrated Products, Inc. Method and apparatus for disabling high speed bus operation under high common mode voltage conditions

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080168198A1 (en) * 2005-08-19 2008-07-10 Via Technologies, Inc. Apparatus And Method For Serial To Parallel In An I/O Circuit
CN101669305A (zh) * 2007-02-28 2010-03-10 菲尼萨公司 在光电器件中使用的多模式集成电路
US20120068229A1 (en) * 2009-05-06 2012-03-22 Majid Bemanian Massively Parallel Interconnect Fabric for Complex Semiconductor Devices
CN102457285A (zh) * 2010-10-27 2012-05-16 国际商业机器公司 用于多个并行数据通信线路的校准的通信接口和方法
CN102939631A (zh) * 2010-02-09 2013-02-20 莫塞斯股份有限公司 包括具有固定延迟数据输出的内存块的内存装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080168198A1 (en) * 2005-08-19 2008-07-10 Via Technologies, Inc. Apparatus And Method For Serial To Parallel In An I/O Circuit
CN101669305A (zh) * 2007-02-28 2010-03-10 菲尼萨公司 在光电器件中使用的多模式集成电路
US20120068229A1 (en) * 2009-05-06 2012-03-22 Majid Bemanian Massively Parallel Interconnect Fabric for Complex Semiconductor Devices
CN102939631A (zh) * 2010-02-09 2013-02-20 莫塞斯股份有限公司 包括具有固定延迟数据输出的内存块的内存装置
CN102457285A (zh) * 2010-10-27 2012-05-16 国际商业机器公司 用于多个并行数据通信线路的校准的通信接口和方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
WEI-YU TSAI等: "A novel low gate-count serializer topology with Multiplexer-Flip-Flops", 《2012 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS》 *
WEI-YU TSAI等: "A novel MUX-FF circuit for low power and high speed serial link interfaces", 《 PROCEEDINGS OF 2010 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS》 *

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