CN111753480A

CN111753480A - 利用有源硅连接层实现时钟树的多裸片fpga

Info

Publication number: CN111753480A
Application number: CN202010622780.9A
Authority: CN
Inventors: 单悦尔; 徐彦峰; 范继聪; 张艳飞; 闫华
Original assignee: Wuxi Zhongwei Yixin Co Ltd
Current assignee: Wuxi Zhongwei Yixin Co Ltd
Priority date: 2020-07-01
Filing date: 2020-07-01
Publication date: 2020-10-09
Anticipated expiration: 2040-07-01
Also published as: CN111753480B

Abstract

本申请公开了一种利用有源硅连接层实现时钟树的多裸片FPGA，该多裸片FPGA中包括若干个FPGA裸片，这若干个FPGA裸片层叠设置在同一个硅连接层上，通过硅连接层内部的跨裸片连线实现互连通信；硅连接层内还布设有源器件构建平衡时钟树，时钟信号经过平衡时钟树推到各个FPGA裸片，使得各个FPGA裸片的时钟同步，硅连接层内的平衡时钟树可以平衡时钟信号到达各FPGA裸片的延时，降低跨裸片通信时存在的时钟skew过大的问题，加快设计收敛，从而提高多裸片FPGA的性能。

Description

利用有源硅连接层实现时钟树的多裸片FPGA

技术领域

本发明涉及半导体技术领域，尤其是一种利用有源硅连接层实现时钟树的多裸片FPGA。

背景技术

FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)是一种硬件可编程的逻辑器件，除了应用于移动通信、数据中心等领域，还广泛应用于集成电路设计中的原型验证，能够有效验证电路功能的正确性，同时加快电路设计速度。原型验证需要利用FPGA内部的可编程逻辑资源实现电路设计，随着集成电路规模的不断增大及复杂功能的实现，对FPGA的可编程逻辑资源的数量的需求不断提高，后续技术发展和需求的不断增加，FPGA可编程资源数量会成为更大的瓶颈，给该行业发展提出更大的挑战。FPGA规模的增加代表芯片面积不断增大，这样会导致芯片加工难度的提高以及芯片生产良率的降低。

目前也有部分专利提出了通过硅堆叠互连技术(SSI)来进行芯片互连设计的方法，比如申请号为2016800598883的专利提出了一种无中介层的叠式裸片互连，采用多个分立的互连裸片实现相邻两个裸片的信号互连；再比如申请号为2017800501825的专利提出了一种用于硅堆叠互连技术集成的独立接口，其采用整片中介层作为互连载具实现相邻两个IC管芯的信号互连。但上述两件专利受限于芯片本身以及结构设计的缺陷，都仅能将并排设置的相邻两个IC管芯互连，同时仅能实现单一方向的信号互连，因此实际应用时结构的局限性很大。另外这种多裸片结构中跨裸片时钟信号的平衡问题也是一个不得不考虑的问题，同时也是一个很大的挑战，常规的做法可能会将各裸片间的时钟输入进行串联，但这样会导致时钟不同步，时钟skew会很大，严重影响跨裸片设计性能。

发明内容

本发明人针对上述问题及技术需求，提出了一种利用有源硅连接层实现时钟树的多裸片FPGA，本发明的技术方案如下：

一种利用有源硅连接层实现时钟树的多裸片FPGA，该多裸片FPGA包括基板、层叠设置在基板上的硅连接层以及层叠设置在硅连接层上的若干个FPGA裸片，硅连接层覆盖所有的FPGA裸片；每个FPGA裸片通过硅连接层内的跨裸片连线与其他FPGA裸片相连，每个FPGA裸片可通过硅连接层内的跨裸片连线与其他任意一个FPGA裸片相连；FPGA裸片内的输入输出端口通过硅连接层上的硅通孔连接至基板；

硅连接层内部布设有源器件形成平衡时钟树，平衡时钟树的时钟输入端口获取时钟信号、各个时钟输出端口分别连接各个FPGA裸片的时钟端口，平衡时钟树中的时钟输入端口到各个时钟输出端口的延迟相同，时钟信号进入平衡时钟树并通过平衡时钟树分别推到各个FPGA裸片，使得各个FPGA裸片的时钟同步。

其进一步的技术方案为，平衡时钟树的时钟输入端口获取到的时钟信号来自于多裸片FPGA的外部，时钟信号通过外部端口经过硅连接层进入平衡时钟树。

其进一步的技术方案为，平衡时钟树的时钟输入端口获取到的时钟信号来自于多裸片FPGA中任意一个FPGA裸片内部的时钟产生模块。

其进一步的技术方案为，FPGA裸片内部的时钟产生模块为PLL、DCM或MMCM。

其进一步的技术方案为，平衡时钟树中的每个分支的绕线路径以及包含的有源器件相同，各分支的延迟相同。

其进一步的技术方案为，平衡时钟树采用H型时钟树结构，平衡时钟树对称分层布局形成具有相同绕线结构和绕线距离的各个分支。

其进一步的技术方案为，平衡时钟树中各个分支具有不同的绕线结构并形成相等长度的绕线路径。

其进一步的技术方案为，平衡时钟树采用Buffer Tree结构，平衡时钟树中不同分支的绕线路径相同或不同，相同绕线路径的分支上包含的有源器件相同，不同绕线路径的分支上包含的有源器件不同，绕线路径越长的分支上的有源器件的驱动能力越强。

其进一步的技术方案为，平衡时钟树内部还包括单端转差分转换电路，单端转差分转换电路设置在平衡时钟树的时钟输入端口处，平衡时钟树的时钟输出端口直接连接FPGA裸片的时钟端口或者通过差分转单端转换电路连接FPGA裸片的时钟端口。

其进一步的技术方案为，平衡时钟树内部还包括锁相环，锁相环设置在平衡时钟树的时钟输入端口处。

本发明的有益技术效果是：

在本申请的多裸片FPGA中，FPGA裸片之间通过硅连接层内的跨裸片连线实现互连通信，同时，硅连接层内的平衡时钟树可以平衡时钟信号到达各FPGA裸片的延时，使得各FPGA裸片的时钟输入同步，降低跨裸片通信时存在的时钟skew过大的问题，加快设计收敛，从而提高多裸片PFGA的性能。

附图说明

图1是本申请的多裸片FPGA的结构剖视图。

图2是本申请中硅连接层内布设的平衡时钟树的一种结构图。

图3是本申请中硅连接层内布设的平衡时钟树的另一种结构图。

图4是本申请中硅连接层内布设的平衡时钟树的另一种结构图。

图5是本申请中硅连接层内布设的平衡时钟树的另一种结构图。

图6是采用差分模式的平衡时钟树的结构图。

图7是增设锁相环的平衡时钟树的结构图。

图8是图1中部分结构放大图。

图9是多裸片FPGA中每个FPGA裸片中的连接点引出端的示意图。

图10是多裸片FPGA中FPGA裸片之间的互连结构示意图。

具体实施方式

下面结合附图对本发明的具体实施方式做进一步说明。

本申请提供了一种利用有源硅连接层实现时钟树的多裸片FPGA，请参考图1，该多裸片FPGA包括从下至少依次层叠设置的基板1、硅连接层2和若干个FPGA裸片，分别以裸片1、裸片2等表示，依次类推。在实际实现时，该FPGA还包括封装在基板1、硅连接层2和FPGA裸片外部的用于保护各个组件的封装外壳，以及还包括与基板相连的用于信号引出的管脚等，图1中未详细示出这些常规结构。

本申请的FPGA并不是采用单一FPGA裸片结构，而是包含多个FPGA裸片，这多个FPGA裸片均层叠设置在同一个硅连接层2上。这多个FPGA裸片可以在硅连接层2上沿着一维方向排布，如图2所示的俯视图。也可以在硅连接层2上按照二维堆叠方式排布，也即在水平面上沿着横、纵两个方向排布，如图3所示，这多个FPGA裸片在硅连接层2可以合理布局，根据各个FPGA裸片的形状和面积紧凑排布在硅连接层2上使得整个FPGA的整体面积较小且裸片之间的互连性能较好。

如图1所示，硅连接层2内部布设有跨裸片连线3，跨裸片连线3分布在硅连接层2的全部区域或部分区域，且同时硅连接层2覆盖所有的FPGA裸片，因此每个FPGA裸片都可以根据电路需要通过跨裸片连线3连接到任意一个其他的FPGA裸片，FPGA裸片之间的电路互连在空间上几乎不受限。另外，硅连接层2上还开设有硅通孔4，FPGA裸片内的IOB通过硅连接层2上的硅通孔4连接至基板1以最终进行信号引出。本申请重点在于解决这多个FPGA裸片的跨裸片时钟信号的平衡问题，因此本申请首先不对FPGA裸片与硅连接层2之间的连接结构进行具体展开，在本申请的最后会对其实现方式详细说明。

硅连接层2的制造工艺可与FPGA裸片不同，本申请中的硅连接层2为有源硅连接层，其内部除了布设有多层跨裸片连线3之外，还布设有源器件形成平衡时钟树，平衡时钟树的时钟输入端口获取时钟信号CLKIN、各个时钟输出端口分别连接各个FPGA裸片的时钟端口，平衡时钟树中的时钟输入端口到各个时钟输出端口的延迟相同，时钟信号进入平衡时钟树并通过平衡时钟树分别推到各个FPGA裸片，使得各个FPGA裸片的时钟同步。时钟信号进入每个FPGA裸片后，再由每个FPGA裸片内部的时钟分布网络连接到FPGA裸片内各模块的时钟，并保持各模块的时钟同步。

基础的平衡时钟树主要是由缓冲器来实现的，时钟输入端口到每个时钟输出端口分别形成为一条分支，每条分支上设置若干个缓冲器，通过分支的绕线路径和分支上的缓冲器的配置使得每条分支的延迟相同，从而实各个FPGA裸片的时钟同步。为了实现这一目的，平衡时钟树有如下几种结构：

1、采用H型时钟树结构，平衡时钟树对称分层布局形成具有相同绕线结构和绕线距离的各个分支，每个分支的绕线路径以及包含的有源器件均相同，从而使得各分支的延迟相同，如图2和3所示。H型时钟树结构可以保证时钟信号到各个FPGA裸片的延时理论上相等，具有时钟偏移小的优点，但H型时钟树结果对布局有较高的要求。

2、采用等长绕线路径方式实现，各个分支上包含的有源器件相同，但分支具有不同的绕线结构，从而使得每个分支的绕线路径以及包含的有源器件均相同、各分支的延迟相同，如图4所示。

3、采用Buffer Tree结构，不同分支的绕线路径相同或不同，相同绕线路径的分支上包含的有源器件相同，不同绕线路径的分支上包含的有源器件不同，绕线路径越长的分支上的有源器件的驱动能力越强。如图5所示示意图，平衡时钟树中至裸片2和裸片3的分支的绕线路径相等，至裸片1和裸片4的分支的绕线路径相等且比至裸片2和裸片3的分支的绕线路径长，因此至裸片2和裸片3的两条分支上分别包括一个缓冲器，而至裸片1和裸片4的两条分支上每条分支有两个缓冲器，从而使得至裸片1、2、3、4的四条分支的延迟相同。

无论采用上述哪一种结构构成平衡时钟树，平衡时钟树的时钟输入端口获取到的时钟信号CLK都有两种来源：

1、来自于多裸片FPGA的外部，时钟信号CLKIN通过外部端口经过硅连接层2进入平衡时钟树。

2、来自于多裸片FPGA的内部，时钟信号CLKIN来自于多裸片FPGA中任意一个FPGA裸片内部的时钟产生模块，这里的时钟产生模块包括但不限于PLL(Phase Locked Loop，锁相环)、DCM(Digital Clock Manager，数字时钟管理器)以及MMCM(Mixed Mode ClockManager，混合模式时钟管理器)。如图2-5示出了由不同的FPGA裸片内部的时钟产生模块产生时钟信号CLKIN的示意图。如图2中时钟信号CLKIN来自于裸片2内部的时钟产生模块，而图4和5中时钟信号CLKIN来自于裸片1内部的时钟产生模块。

除了上述最基础的利用缓冲器构建的平衡时钟树之外，进一步的，平衡时钟树还可以采用差分模式，则此时硅连接层2布设的有源器件还包括单端转差分转换电路，此时平衡时钟树内部还包括单端转差分转换电路，单端转差分转换电路设置在平衡时钟树的时钟输入端口处，时钟信号CLKIN由单端转差分转换电路转换为差分时钟信号后，由各个分支送至各时钟输出端口。若FPGA裸片接收差分时钟信号，则平衡时钟树的时钟输出端口直接连接FPGA裸片的时钟端口、将差分时钟信号输入FPGA裸片。若FPGA裸片接收单端时钟信号，则硅连接层2布设的有源器件还包括差分转单端转换电路，平衡时钟树的时钟输出端口通过差分转单端转换电路连接FPGA裸片的时钟端口，由差分转单端转换电路将差分时钟信号转换为单端时钟信号后再送入FPGA裸片。如图6以在H型时钟树结构的基础上采用差分模式的情况为例示意、图6中未示出差分转单端转换电路。差分模式的平衡时钟树可以进一步降低时钟树延迟，提高时钟树质量。

另外，进一步的，平衡时钟树还可以增设锁相环，通过锁相环平衡各FPGA裸片输入时钟平衡。则硅连接层2布设的有源器件还包括锁相环，锁相环设置在平衡时钟树的时钟输入端口处，时钟信号CLKIN经过锁相环后由各个分支送至各时钟输出端口，锁相环通过反馈时钟平衡输入时钟CLKIN1和CLKOUT1的相位。如图7以在H型时钟树结构的基础上增设锁相环的情况为例示意。

本申请利用有源的硅连接层2进行了上述平衡时钟树的设计，利用平衡时钟树即能平衡时钟信号到达各FPGA裸片的延迟，加快设计收敛，提高多裸片FPGA的性能。

为了结构的完整同时便于本领域技术人员理解，本申请接下来对多裸片FPGA内部的不同FPGA裸片之间的连接方式进行介绍如下，请结合图8，图8为图1部分结构放大图：

为了实现FPGA裸片与硅连接层2的连接，从而实现FPGA裸片之间的互连，本申请中的FPGA裸片内部除了包含CLB、IOB和其他功能模块这些常规可配置功能模块之外，还包括根据裸片间信号互连需求专门在裸片内部设计的硅堆叠连接模块，每个硅堆叠连接模块内包括若干个硅堆叠连接点5，硅堆叠连接模块是一种新增的专用于裸片信号引出的可配置功能模块，本申请中的FPGA裸片是将常规FPGA裸片中的某些常规可配置功能模块替换设置成了硅堆叠连接模块。且根据信号互连需求可以对任意位置的常规可配置功能模块进行替换，比如以现有常规的Column-Based的FPGA架构为例，其中每个column都是相同的模块，如CLB column是以CLB模块由上到下排列占满一个芯片column。每个模块设计时高度与INT对齐，CLB的高度和INT高度相等，其他功能模块的高度则可能等于多个INT高度，这种结构使得整个FPGA看起来是一个以INT形成的二维阵列，此阵列内模块的高度一致，同一个column的宽度一样，但不同column的宽度则可能不同。则基于这种二维阵列架构，既可以将硅堆叠连接模块设置在可编程逻辑单元所在的行列结构中，也可以将硅堆叠连接模块设置在其他功能模块所在的行列结构中以得到本申请中的FPGA裸片。硅堆叠连接模块的模块尺寸较小，其高度与CLB和INT的高度相等、宽度略小于CLB，而诸如DSP和BRAM之类的其他功能模块的高度和宽度都大于CLB，因此在将硅堆叠连接模块放在尺寸较大的其他功能模块(DSP、BRAM)处时会形成留空区域，而留空区域处可以设置电容、测试电路、降噪电路和监控电路中的至少一种常规电路结构以提高电路性能、丰富功能。

每个硅堆叠连接模块也具有一个环于该硅堆叠连接模块分布的互连资源模块，因此本申请中的FPGA裸片的绕线结构可以与常规FPGA裸片保持一致，无需做改变。硅堆叠连接模块与其他各个可配置功能模块之间的水平或垂直连线皆经由INT模块相连，硅堆叠连接模块LNK直接与其对应的互连资源模块INT中的互连开关相连，是互连线的一部分，硅堆叠连接模块LNK与互连开关之间根据连通度需要可以是全互连或部分互连。

本申请中的FPGA裸片还包括与内部硅堆叠连接点5对应的连接点引出端6，FPGA裸片内的硅堆叠连接点5通过重布线层(RDL层)内的顶层金属线7与相应的连接点引出端6相连。连接点引出端6通常根据堆叠互连需要沿着第一方向和第二方向按行列结构布设，结构示意图可以参考图9所示。另外为了实现更高的连通带宽可以布设多行/多列连接点引出端6，从而实现多行多列的高效二维级联。沿着每个方向布设多行/多列连接点引出端6时，可以是间隔均匀布设，也可以是随机布设。连接点引出端6与硅连接层2的连接方式具体可以是：FPGA裸片上生长有微凸球，连接点引出端6通过微凸球与硅连接层2连接并通过硅连接层2内部的跨裸片连线连接至其他FPGA裸片，图8可以看出FPGA裸片底部的微凸球结构，本申请不再详细标示。

由此结构，FPGA裸片的裸片信号已经由硅堆叠连接点5连接到了连接点引出端6。连接点引出端6再通过硅连接层2内的跨裸片连线3即可连接到其他FPGA裸片中相应的连接点引出端6，从而实现FPGA裸片之间的互连。

而当每个FPGA裸片的连接点引出端6与其他FPGA裸片的连接点引出端6相连时，两个FPGA裸片可以相邻，或者间隔若干个其他裸片，比如在图2中，裸片1与裸片2、裸片3和裸片4之间均可以通过跨裸片连线3相连。跨裸片连线3在硅连接层2内分层交叉布置，使得跨裸片连线3之间互不影响。

另外，硅连接层2的内部布设的跨裸片连线3还可以沿着第一方向和第二方向交叉布置，第一方向和第二方向在水平方向上相互垂直，实际即为与裸片排布结构相匹配的横、纵两个方向。因此每个FPGA裸片可以通过两个方向上的跨裸片连线3同时与第一方向和第二方向上的其他FPGA裸片，从而使得多个FPGA裸片之间构成了二维互连结构，如图3中，裸片5可以通过第一方向的跨裸片连线3与裸片6互连、也可以通过第二方向的跨裸片连线3与裸片7互连，其余裸片同样如此。而在每一个方向上，每个FPGA裸片不仅可以通过跨裸片连线3与其相邻的其他FPGA裸片互连，也可以通过跨裸片连线3与间隔的其他FPGA裸片相连，和上述一维情况类似，本申请不再距离。另外，FPGA裸片还可以同时通过两个方向上的跨裸片连线3与不同行列的FPGA裸片相连，比如在图3中，裸片5还可以通过跨裸片连线3与裸片8相连。FPGA裸片之间的互连结构请参考图10所示的示意图。

以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims

1.一种利用有源硅连接层实现时钟树的多裸片FPGA，其特征在于，所述多裸片FPGA包括基板、层叠设置在所述基板上的硅连接层以及层叠设置在所述硅连接层上的若干个FPGA裸片，所述硅连接层覆盖所有的FPGA裸片；每个FPGA裸片通过所述硅连接层内的跨裸片连线与其他FPGA裸片相连，每个FPGA裸片可通过所述硅连接层内的跨裸片连线与其他任意一个FPGA裸片相连；FPGA裸片内的输入输出端口通过所述硅连接层上的硅通孔连接至所述基板；

所述硅连接层内部布设有源器件形成平衡时钟树，所述平衡时钟树的时钟输入端口获取时钟信号、各个时钟输出端口分别连接各个FPGA裸片的时钟端口，所述平衡时钟树中的时钟输入端口到各个时钟输出端口的延迟相同，所述时钟信号进入所述平衡时钟树并通过所述平衡时钟树分别推到各个FPGA裸片，使得各个FPGA裸片的时钟同步。

2.根据权利要求1所述的多裸片FPGA，其特征在于，所述平衡时钟树的时钟输入端口获取到的时钟信号来自于所述多裸片FPGA的外部，所述时钟信号通过外部端口经过所述硅连接层进入所述平衡时钟树。

3.根据权利要求1所述的多裸片FPGA，其特征在于，所述平衡时钟树的时钟输入端口获取到的时钟信号来自于所述多裸片FPGA中任意一个FPGA裸片内部的时钟产生模块。

4.根据权利要求3所述的多裸片FPGA，其特征在于，FPGA裸片内部的时钟产生模块为PLL、DCM或MMCM。

5.根据权利要求1-4任一所述的多裸片FPGA，其特征在于，所述平衡时钟树中的每个分支的绕线路径以及包含的有源器件相同，各分支的延迟相同。

6.根据权利要求5任一所述的多裸片FPGA，其特征在于，所述平衡时钟树采用H型时钟树结构，所述平衡时钟树对称分层布局形成具有相同绕线结构和绕线距离的各个分支。

7.根据权利要求5任一所述的多裸片FPGA，其特征在于，所述平衡时钟树中各个分支具有不同的绕线结构并形成相等长度的绕线路径。

8.根据权利要求1-4任一所述的多裸片FPGA，其特征在于，所述平衡时钟树采用BufferTree结构，所述平衡时钟树中不同分支的绕线路径相同或不同，相同绕线路径的分支上包含的有源器件相同，不同绕线路径的分支上包含的有源器件不同，绕线路径越长的分支上的有源器件的驱动能力越强。

9.根据权利要求1-4所述的多裸片FPGA，其特征在于，所述平衡时钟树内部还包括单端转差分转换电路，所述单端转差分转换电路设置在所述平衡时钟树的时钟输入端口处，所述平衡时钟树的时钟输出端口直接连接FPGA裸片的时钟端口或者通过差分转单端转换电路连接FPGA裸片的时钟端口。

10.根据权利要求1-4所述的多裸片FPGA，其特征在于，所述平衡时钟树内部还包括锁相环，所述锁相环设置在所述平衡时钟树的时钟输入端口处。