CN117134765A - 一种可重构芯粒间连接结构的电路及芯片 - Google Patents

一种可重构芯粒间连接结构的电路及芯片 Download PDF

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Abstract

本发明涉及芯粒制造领域，特别是涉及一种芯粒间的可重构连接结构及芯片，其包括第i个芯粒chipi及其物理位置相邻的第j个芯粒chipj之间预先连接所有的物理连线；chipi包括M个接口单元interfi，通过第i个路由器routeri将interfi接入片上网络；chipj包括K个接口单元interfj，通过第j个路由器routerj将interfj接入片上网络；当chipi通过相应的接口单元接入chipj时，相应接口单元中通用输入输出端口通过物理连线连接，芯粒的接口单元中通用输入输出端口具有选通和阻塞功能，使得芯粒之间的连接可重构，进而节约封装成本的目的。

Description

一种可重构芯粒间连接结构的电路及芯片
技术领域
本发明涉及芯粒制造领域，特别是涉及一种芯粒间的可重构连接结构及芯片。
背景技术
晶圆(Wafer)是半导体集成电路的核心材料在晶圆上可以加工制作出各种电路元件结构，使之成为有特定电性功能的IC产品。
对于由多种类型的芯粒构成的芯片，通常由多个晶圆独立生产每种类型的芯粒，最终将这些芯粒重新组合再采用高级封装技术将多个芯粒封装在一起实现复杂的芯片功能。上述制造芯片的方式需要采用高级封装技术，需要消耗大量的封装成本。
发明内容
针对上述技术问题，本发明采用的技术方案为：一种可重构芯粒间连接结构的电路，第i个芯粒chipi和物理位置与chipi相邻的第j个芯粒chipj之间预先连接所有的物理连线coni,j，i≠j且1≤j≤N。
所述chipi包括M个接口单元interfi，通过第i个路由器routeri将interfi接入片上网络；chipj包括K个接口单元interfj，通过第j个路由器routerj将interfj接入片上网络。
所述interfi中的第m个接口单元interfi,m包括多路分配器Dmuxi,m、多路复用器Muxi,m、通用输入输出端口port1i,m和通用输入输出端口port2i,m；其中，多路分配器Dmuxi,m的输入通道连接routeri，输出通道分别接入port1i,m和port2i,m；多路复用器Muxi,m的输出通道连接routeri，输入通道分别接入port1i,m和port2i,m。
所述interfj,k包括多路分配器Dmuxj,k、多路复用器Muxj,k、通用输入输出端口port1j,k和通用输入输出端口port2j,k；其中，多路分配器Dmuxj,k的输入通道连接routerj，输出通道分别接入port1j,k和port2j,k；多路复用器Muxj,k的输出通道连接routerj，输入通道分别接入port1j,k和port2j,k。
当chipi通过interfi,m和interfj,k接入chipj时，port1i,m通过物理连线连接port1j,k，port2i,m通过物理连线连接port2j,k。
本发明至少具有以下有益效果：
芯粒的接口单元中通用输入输出端口具有选通和阻塞功能，使得芯粒之间的连接可重构。进而保证芯粒在保持连接和切断之间切换仍能正常工作，在保持连接的状态下不需要采用高级封装，相比较现有技术中将所有芯粒重组后需要采用高级封装使两个芯粒连通的方式，本发明能够避免芯粒组合时采用高级封装技术，节约了封装成本。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种可重构芯粒连接结构的芯片结构示意图；
图2为本发明实施例提供的一种可重构芯粒连接结构的芯片内部的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
本发明还提供了一种可重构芯粒间连接结构的电路，第i个芯粒chipi和物理位置与chipi相邻的第j个芯粒chipj之间预先连接所有的物理连线coni,j，i≠j且1≤j≤N。需要说明的是，具有物理连线的两个芯粒一定是物理位置相邻的两个芯粒，不相邻的芯粒之间不可能存在物理连线。
其中，芯粒(chiplet)为具有特定功能且可组合集成的晶片(Die)。
其中，相邻的两个芯粒可以是相同类型的芯粒，也可以是不同类型的芯粒。
作为一个示例，组成芯片的芯粒包括射频和基带构成的芯粒以及MCU芯粒。或者组成芯片的芯粒还可以包括射频芯粒和MCU芯粒。
其中，芯粒中不同的IP核通过片上网络实现互联。片上网络为SOC(system onchip)模块之间基于路由器的分组交换网络。
进一步，所述chipi包括M个接口单元interfi，通过第i个路由器routeri将interfi接入片上网络；chipj包括K个接口单元interfj，通过第j个路由器routerj将interfj接入片上网络。需要说明的是，芯粒之间通过片上网络实现互联。
优选的，M个接口单元interfi的结构相同。K个接口单元interfj的结构相同。
进一步，所述interfi中的第m个接口单元interfi,m包括多路分配器Dmuxi,m、多路复用器Muxi,m、通用输入输出端口port1i,m和通用输入输出端口port2i,m；其中，多路分配器Dmuxi,m的输入通道连接routeri，输出通道分别接入port1i,m和port2i,m；多路复用器Muxi,m的输出通道连接routeri，输入通道分别接入port1i,m和port2i,m。
其中，多路复用器(multiplexer或mux)用于从多个输入信号中选择其中一个信号并将其输出到一个输出线路中，也即能够将不同的被选信号输出到同一个输出线路中。
其中，多路分配器(demultiplexer或DMUX)用于将一个输入信号分配到多路输出中任意一个指定的输出线路中。
可选的，port1i,m和port2i,m均为GPIO(General Purpose I/O Ports)接口。
优选的，chipi中的port1i,m被配置为输入模式或输出模式，port2i,m被配置为输入模式或输出模式，且port1i,m和port2i,m配置的模式不同。
作为一个优选实施例，chipj包括K个接口单元interfj，通过第j个路由器routerj将interfj接入片上网络；interfj中的第k个接口单元interfj,k的电路结构与interfi,m相同；其中，chipi通过interfi,m和interfj,k接入chipj。
进一步，所述interfj,k包括多路分配器Dmuxj,k、多路复用器Muxj,k、通用输入输出端口port1j,k和通用输入输出端口port2j,k；其中，多路分配器Dmuxj,k的输入通道连接routerj，输出通道分别接入port1j,k和port2j,k；多路复用器Muxj,k的输出通道连接routerj，输入通道分别接入port1j,k和port2j,k。根据需要配置接口单元中的多路复用器和通用输入输出端口，利用该接口单元并结合路由器接入片上网络能够实现芯粒之间的交互访问请求和响应。
作为一个示例，请参阅图1，当chipi中的任意一个IPi通过总线接入路由器routeri发出访问请求reqi时，路由器routeri将reqi通过多路分配器Dmuxi,m输入给port1i,m和port2i,m，当port1i,m被配置为输出模式且port1j,k被配置为输入模式时，port1i,m输出reqi并输入port1j,k，port1j,k将reqi输出给Muxj,k，Muxj,k将reqi发送给路由器routerj，routerj通过总线将reqi发送给目的IPj，此时完成一个从IPi到目的IPj的访问过程。当IPj接收到reqi并将响应数据返回给IPi时，响应数据通过总线发送给路由器routerj，routerj通过Dmuxj,k输入给port1j,k和port2j,k，当port2j,k被配置为输出模式且port2i,m被配置为输入模式时，port2j,k输出响应数据并输入port2i,m，port2i,m将响应数据输出给Muxi,m，Muxi,m将响应数据发送给路由器routeri，通过routeri将响应数据原路返回给IPi。需要说明的是，图2中仅示出了一条访问请求和数据响应的通路，在实际应用中还可以根据情况配置通用输入输出端口和多路复用器来控制信号通路。其中总线为AXI总线，根据需要选择总线主接口AXIM或者总线从接口AXIS接入路由器。在图2中一个路由器仅示出了一个接口单元的具体结构，实际上每个路由器都可以连接多个接口单元，使当前芯粒与其他芯粒实现互联。
进一步，当chipi通过interfi,m和interfj,k接入chipj时，port1i,m通过物理连线连接port1j,k，port2i,m通过物理连线连接port2j,k。
作为一个优选实施例，chipi中的port1i,m被配置为输入模式或输出模式，port2i,m被配置为输入模式或输出模式，且port1i,m和port2i,m配置的模式不同。
作为一个优选实施例，当芯粒的物理连线被切断时，为被配置为输入模式的通用输入输出端口配置缺省值，进而提供足够多个隔离，保证芯片的可靠性。由于通用输入输出端口的状态可以是选通或者阻塞状态，使得芯粒之间的连接可重构，当芯粒未被切断时，通用输入输出端口的状态为选通状态；当芯粒被切断时，通用输入输出端口的状态通过隔离成为阻塞状态，不影响芯粒的单独使用。
作为一个优选实施例，所述chip中的N个芯粒高度相同。高度相同，在同一个晶圆中方便排版切割。
作为一个优选实施例，采用激光划片技术选择性的切断芯粒之间的物理连线，避免由于切割RDL层金属带来的芯片损坏。
作为一个优选实施例，coni,j具有连接状态和断开状态，当coni,j被指定为连接状态时，coni,j保持预连接状态，chipi和chipj直接连接基板进行封装，在chipi和chipj与基板之间不连接中介层。需要说明的是，中介层用于提供使chipi和chipj连通的通道和导电介质。可选的，中介层为硅中介层。
需要说明的是，coni,j能够使chipi和chipj连通，不需要通过其他中介层将chipi和chipj连通。也即在芯片版图中，chipi和chipj在物理形态上是两个独立的芯粒，但是两者实际上并未真正被切断，保留了chipi和chipj之间的所有物理连线作为预连线。若需要将两者切断，则利用激光直接切断即可。因此芯粒之间的预连线能够使芯粒之间的连接结构在保持连接和切断之间切换，相比较现有技术中将所有芯粒重组后通过中介层和基板进行封装使两个芯粒连通的方式，预先连接物理连线能够避免芯粒组合时采用高级封装技术，节约了封装成本，需要说明的是，切割成本远小于封装成本。
作为一个优选实施例，coni,j具有连接状态和断开状态，当coni,j被指定为断开状态时，coni,j被切断，chipi和chipj通过中介层连通后连接基板进行封装。coni,j使得芯粒之间可选择的封装方式更加灵活。
作为一个优选实施例，coni,j的获取步骤包括：在对晶圆上的芯粒进行切割时，选择不切断chipi和chipj之间的RDL连接线。
作为一个优选实施例，port1i,m和port2i,m均为GPIO接口。
综上所述，芯粒的接口单元中通用输入输出端口具有选通和阻塞功能，使得芯粒之间的连接可重构。进而保证芯粒在保持连接和切断之间切换仍能正常工作，在保持连接的状态下不需要采用高级封装，相比较现有技术中将所有芯粒重组后需要采用高级封装使两个芯粒连通的方式，本发明能够避免芯粒组合时采用高级封装技术，节约了封装成本。
基于与上述实施例二所提供的方法实施例相同的发明构思，本实施例二还提供一种芯片，所述芯片包括N个芯粒chip＝{chip1,chip2,…,chipi,…,chipN}，chipi为芯片中的第i个芯粒，1≤i≤N；在相邻的芯粒之间具有上述实施例二提供的一种可重构芯粒间连接结构的电路，其中一种可重构芯粒间连接结构的电路在实施例二的方法实施例中已经详细说明，不再赘述。
实施例二
本发明实施例提供了一种可重构芯粒连接结构的芯片，每个芯片包括N个芯粒chip＝{chip1,chip2,…,chipi,…,chipN}，chipi为芯片中的第i个芯粒，1≤i≤N。
作为一个优选实施例，所述chip中的芯粒相同或者不同。需要说明的是，在晶圆中，同一个芯片中可以包括多个相同的芯粒，也可以是由不同类型的芯粒组成一个芯片。
不同于传统的芯片，传统的芯片中，组成芯片的不同的芯粒由不同的晶圆切割得到，因为每种晶圆只包含一种类型的晶粒，得到芯粒之后，需要将各个芯粒进行组装，并通过中介层将各个芯粒连接起来，最后连接基板进行封装。本发明提供的芯片本身由同一个晶圆切割得到，也即在一次硅片生产时产生多种不同功能或者不同配置的芯片，相对于传统获取芯片的方式减少了晶圆的生产成本。
请参阅图2，其示出了包括四个芯粒连接结构的芯片结构示意图，其中射频RF00、基带BB00和MCU0_0构成一个芯粒，射频RF01、基带BB01和MCU0_1构成一个芯粒，射频RF10、基带BB10和MCU1_0构成一个芯粒，以及射频RF11、基带BB11和MCU1_1构成一个芯粒。
进一步，chip中相邻的两个芯粒之间预先连接所有的物理连线，其中，chipi和chip中与chipi相邻的第j个芯粒chipj之间预先连接所有的物理连线coni,j，i≠j且1≤j≤N。物理连线为RDL连线。RDL连线是硅片生产过程中实现的，不需要封装时生成，在提供高连接密度的同时避免了硅片级封装带来的高封装成本。
请再次参阅图2，图2中芯粒之间的箭头表示相邻的两个芯粒之间预先连接所有的物理连线。
作为一个优选实施例，coni,j的获取步骤包括：在对晶圆上的芯粒进行切割时，选择不切断chipi和chipj之间的RDL连接线。
进一步，coni,j具有连接状态和断开状态，当coni,j被指定为连接状态时，coni,j保持预连接状态，chipi和chipj直接连接基板进行封装，在chipi和chipj与基板之间不连接中介层；当coni,j被指定为断开状态时，coni,j被切断，chipi和chipj通过中介层连通后连接基板进行封装。需要说明的是，中介层用于提供使chipi和chipj连通的通道和导电介质。
可选的，中介层为硅中介层。
芯粒之间的预连线能够使芯粒之间的连接结构在保持连接和切断之间灵活切换，相比较现有技术中将所有芯粒重组后通过高级封装技术使两个芯粒连通的方式，本专利提供的预先连接物理连线能够避免芯粒组合时采用高级封装技术，节约了封装成本。
作为一个优选实施例，所述chipi包括M个接口单元interfi，通过第i个路由器routeri将interfi接入片上网络。
优选的，M个接口单元interfi的结构相同。
作为一个优选实施例，所述interfi中的第m个接口单元interfi,m包括多路分配器Dmuxi,m、多路复用器Muxi,m、通用输入输出端口port1i,m和通用输入输出端口port2i,m；其中，多路分配器Dmuxi,m的输入通道连接routeri，输出通道分别接入port1i,m和port2i,m；多路复用器Muxi,m的输出通道连接routeri，输入通道分别接入port1i,m和port2i,m。
作为一个优选实施例，chipj包括K个接口单元interfj，通过第j个路由器routerj将interfj接入片上网络；interfj中的第k个接口单元interfj,k的电路结构与interfi,m相同；其中，chipi通过interfi,m和interfj,k接入chipj。
interfj,k的电路结构与interfi,m相同，当chipi通过interfi,m和interfj,k接入chipj时，port1i,m连接port1j,k，port2i,m连接port2j,k。其中，interfi,m和interfj,k与实施例一相同，不再赘述。
作为一个优选实施例，所述chip中的N个芯粒高度相同。高度相同，在同一个晶圆中方便排版切割。
作为一个优选实施例，采用激光划片技术选择性的切断芯粒之间的物理连线，避免由于切割RDL层金属带来的芯片损坏。
综上所述，实施例二提供了一种可重构芯粒连接结构的芯片，chipi和chipj在物理形态上是两个独立的芯粒，但是两者实际上并未真正被切断，保留了chipi和chipj之间的所有物理连线作为预连线，芯粒之间的预连线能够使芯粒之间的连接结构在保持连接和切断之间切换，相比较现有技术中将所有芯粒重组后通过中介层和基板进行封装使两个芯粒连通的方式，预先连接物理连线能够避免芯粒组合时采用高级封装技术，节约了封装成本。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本发明的范围和精神。本发明开的范围由所附权利要求来限定。

Claims (9)

1.一种可重构芯粒间连接结构的电路，其特征在于，第i个芯粒chipi和物理位置与chipi相邻的第j个芯粒chipj之间预先连接所有的物理连线coni,j，i≠j且1≤j≤N；
所述chipi包括M个接口单元interfi，通过第i个路由器routeri将interfi接入片上网络；chipj包括K个接口单元interfj，通过第j个路由器routerj将interfj接入片上网络；
所述interfi中的第m个接口单元interfi,m包括多路分配器Dmuxi,m、多路复用器Muxi,m、通用输入输出端口port1i,m和通用输入输出端口port2i,m；其中，多路分配器Dmuxi,m的输入通道连接routeri，输出通道分别接入port1i,m和port2i,m；多路复用器Muxi,m的输出通道连接routeri，输入通道分别接入port1i,m和port2i,m；
所述interfj,k包括多路分配器Dmuxj,k、多路复用器Muxj,k、通用输入输出端口port1j,k和通用输入输出端口port2j,k；其中，多路分配器Dmuxj,k的输入通道连接routerj，输出通道分别接入port1j,k和port2j,k；多路复用器Muxj,k的输出通道连接routerj，输入通道分别接入port1j,k和port2j,k；
当chipi通过interfi,m和interfj,k接入chipj时，port1i,m通过物理连线连接port1j,k，port2i,m通过物理连线连接port2j,k。
2.根据权利要求1所述的电路，其特征在于，chipi中的port1i,m被配置为输入模式或输出模式，port2i,m被配置为输入模式或输出模式，且port1i,m和port2i,m配置的模式不同。
3.根据权利要求1所述的电路，其特征在于，当芯粒的物理连线被切断时，为被配置为输入模式的通用输入输出端口配置缺省值。
4.根据权利要求1所述的电路，其特征在于，所述chip中的N个芯粒高度相同。
5.根据权利要求1所述的电路，其特征在于，coni,j具有连接状态和断开状态，当coni,j被指定为连接状态时，coni,j保持预连接状态，chipi和chipj直接连接基板进行封装，在chipi和chipj与基板之间不连接中介层。
6.根据权利要求1所述的电路，其特征在于，coni,j具有连接状态和断开状态，当coni,j被指定为断开状态时，coni,j被切断，chipi和chipj通过中介层连通后连接基板进行封装。
7.根据权利要求1所述的电路，其特征在于，coni,j的获取步骤包括：在对晶圆上的芯粒进行切割时，选择不切断chipi和chipj之间的RDL连接线。
8.根据权利要求1所述的电路，其特征在于，port1i,m和port2i,m均为GPIO接口。
9.一种芯片，其特征在于，所述芯片包括N个芯粒chip＝{chip1,chip2,…,chipi,…,chipN}，chipi为芯片中的第i个芯粒，1≤i≤N；在物理位置相邻的芯粒之间具有权利要求1-8任意一项所述的一种可重构芯粒间连接结构的电路。
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