WO2022154248A1 - Igzo 채널층의 컨택트 저항을 개선하는 3차원 플래시 메모리 - Google Patents

Igzo 채널층의 컨택트 저항을 개선하는 3차원 플래시 메모리 Download PDF

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송윤흡
정재경
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    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional [3D] arrangements, e.g. with cells on different height levels
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region

Definitions

  • the following embodiments relate to a three-dimensional flash memory, and in more detail, a technique for improving contact resistance in an IGZO channel layer.
  • a flash memory element is an Electrically Erasable Programmable Read Only Memory (EEPROM), the memory of which is, for example, in a computer, digital camera, MP3 player, game system, memory stick. ) can be commonly used.
  • EEPROM Electrically Erasable Programmable Read Only Memory
  • Such a flash memory device electrically controls input/output of data through Fowler-Nordheimtunneling or hot electron injection.
  • the three-dimensional flash memory array includes a common source line CSL, a bit line BL, and a common source line CSL and a bit line BL.
  • ) may include a plurality of cell strings (CSTR) disposed between.
  • the bit lines are two-dimensionally arranged, and a plurality of cell strings CSTR are connected in parallel to each of the bit lines.
  • the cell strings CSTR may be commonly connected to the common source line CSL. That is, a plurality of cell strings CSTR may be disposed between the plurality of bit lines and one common source line CSL. In this case, there may be a plurality of common source lines CSL, and the plurality of common source lines CSL may be two-dimensionally arranged.
  • the same voltage may be applied to the plurality of common source lines CSL, or each of the plurality of common source lines CSL may be electrically controlled.
  • Each of the cell strings CSTR includes a ground select transistor GST connected to the common source line CSL, a string select transistor SST connected to the bit line BL, and ground and string select transistors GST and SST. ) may be formed of a plurality of memory cell transistors MCT disposed between. In addition, the ground select transistor GST, the string select transistor SST, and the memory cell transistors MCT may be connected in series.
  • the common source line CSL may be commonly connected to sources of the ground select transistors GST.
  • the ground select line GSL, the plurality of word lines WL0 - WL3 and the plurality of string select lines SSL disposed between the common source line CSL and the bit line BL are ground selectable. It may be used as electrode layers of the transistor GST, the memory cell transistors MCT, and the string select transistors SST, respectively.
  • each of the memory cell transistors MCT includes a memory element.
  • the string selection line SSL may be expressed as an upper selection line USL
  • the ground selection line GSL may be expressed as a lower selection line LSL.
  • the conventional 3D flash memory increases the degree of integration by vertically stacking cells in order to satisfy the excellent performance and low price demanded by consumers.
  • interlayer insulating layers 211 and horizontal structures 250 are alternately formed on a substrate 200 .
  • Repeatedly formed electrode structures 215 are disposed and manufactured.
  • the interlayer insulating layers 211 and the horizontal structures 250 may extend in the first direction.
  • the interlayer insulating layers 211 may be, for example, a silicon oxide layer, and the lowermost interlayer insulating layer 211a of the interlayer insulating layers 211 may have a thickness smaller than that of the other interlayer insulating layers 211 .
  • Each of the horizontal structures 250 may include first and second blocking insulating layers 242 and 243 and an electrode layer 245 .
  • a plurality of electrode structures 215 may be provided, and the plurality of electrode structures 215 may be disposed to face each other in a second direction crossing the first direction.
  • the first and second directions may correspond to the x-axis and the y-axis of FIG. 2 , respectively.
  • Trenches 240 separating the plurality of electrode structures 215 may extend in the first direction.
  • Highly doped impurity regions may be formed in the substrate 200 exposed by the trenches 240 , so that a common source line CSL may be disposed.
  • isolation insulating layers filling the trenches 240 may be further disposed.
  • Vertical structures 230 penetrating the electrode structure 215 may be disposed.
  • the vertical structures 230 may be arranged in a matrix form by being aligned along the first and second directions in a plan view.
  • the vertical structures 230 may be arranged in the second direction, and may be arranged in a zigzag shape in the first direction.
  • Each of the vertical structures 230 may include a passivation layer 224 , a charge storage layer 225 , a tunnel insulating layer 226 , and a channel layer 227 .
  • the channel layer 227 may be disposed in the form of a hollow tube therein. In this case, a buried film 228 (formed of oxide) filling the inside of the channel layer 227 may be further disposed.
  • a drain region D may be disposed on the channel layer 227 , and a conductive pattern 229 may be formed on the drain region D to be connected to the bit line BL.
  • the bit line BL may extend in a direction crossing the horizontal electrodes 250 , for example, in a second direction.
  • the vertical structures 230 aligned in the second direction may be connected to one bit line BL.
  • the first and second blocking insulating layers 242 and 243 included in the horizontal structures 250 and the charge storage layer 225 and the tunnel insulating layer 226 included in the vertical structures 230 are the three-dimensional flash memory. It can be defined as an oxide-nitride-oxide (ONO) layer that is an information storage element. That is, some of the information storage elements may be included in the vertical structures 230 , and others may be included in the horizontal structures 250 . For example, among the information storage elements, the charge storage layer 225 and the tunnel insulating layer 226 are included in the vertical structures 230 , and the first and second blocking insulating layers 242 and 243 are the horizontal structures 250 . can be included in
  • Epitaxial patterns 222 may be disposed between the substrate 200 and the vertical structures 230 .
  • the epitaxial patterns 222 connect the substrate 200 and the vertical structures 230 .
  • the epitaxial patterns 222 may contact the horizontal structures 250 of at least one layer. That is, the epitaxial patterns 222 may be disposed to be in contact with the lowermost horizontal structure 250a.
  • the epitaxial patterns 222 may be disposed to contact the horizontal structures 250 of a plurality of layers, for example, two layers. Meanwhile, when the epitaxial patterns 222 are disposed to be in contact with the lowermost horizontal structure 250a , the lowermost horizontal structure 250a may be disposed to be thicker than the remaining horizontal structures 250 .
  • the lowermost horizontal structure 250a in contact with the epitaxial patterns 222 may correspond to the ground selection line GSL of the 3D flash memory array described with reference to FIG. 1 , and the vertical structures 230 .
  • the remaining horizontal structures 250 in contact with may correspond to a plurality of word lines WL0-WL3.
  • Each of the epitaxial patterns 222 has a recessed sidewall 222a. Accordingly, the lowermost horizontal structure 250a in contact with the epitaxial patterns 222 is disposed along the profile of the recessed sidewall 222a. That is, the lowermost horizontal structure 250a may be disposed in a convex shape inward along the recessed sidewalls 222a of the epitaxial patterns 222 .
  • the conventional three-dimensional flash memory 300 including the channel layer 310 formed of the IGZO material shown in FIG. 3 is drained. Since the area of the junction 311 is small, there is a problem due to contact resistance with the wiring 320 such as a drain line positioned at the upper end of at least one string.
  • Embodiments provide a three-dimensional flash memory having a structure in which an area of a drain junction is maximally increased, and a method for manufacturing the same, in order to improve the contact resistance of a channel layer formed of a material having excellent leakage current characteristics but having a contact resistance greater than that of polysilicon.
  • a 3D flash memory may include a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked; and at least one string extending in a vertical direction on the substrate through the plurality of word lines.
  • the at least one string includes a channel layer extending in the vertical direction and a charge storage layer formed to surround the channel layer.
  • the second region is formed in the internal space of the first region as a material having a lower contact resistance than the channel layer is filled in the internal space of the channel layer formed in the form of empty macaroni.
  • a material having a lower contact resistance than the channel layer is filled in the internal space of the channel layer formed in the form of empty macaroni.
  • the material having a lower contact resistance than the channel layer may be characterized in that only an upper portion of the inner space of the channel layer is filled.
  • the at least one string may have a structure in which an area of the drain junction is maximally increased as the drain junction is formed in the double structure.
  • the at least one string may have a structure in which a contact area of the channel layer is increased as much as possible as the drain junction is formed in the double structure.
  • the channel layer is formed of a material containing at least one of In, Zn, or Ga or a group 4 semiconductor material to suppress and block leakage current, and a material having a contact resistance smaller than that of the channel layer is , it may be characterized in that it is polysilicon.
  • a method of manufacturing a 3D flash memory includes: a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked; and at least one string extending in a vertical direction on the substrate through the plurality of word lines.
  • the at least one string includes a channel layer extending in the vertical direction and a charge storage layer formed to surround the channel layer.
  • - preparing a semiconductor structure comprising; forming a first region included in a drain junction of a double structure by N+ doping an upper portion of the channel layer; etching an upper portion of an inner region of the channel layer; and forming a second region included in the drain junction of the double structure in the etched space, wherein the second region is an N+ doped region in a material having a lower contact resistance than the channel layer.
  • a 3D flash memory may include a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked; and at least one string extending in a vertical direction on the substrate through the plurality of word lines.
  • the at least one string includes a channel layer extending in the vertical direction and a charge storage layer formed to surround the channel layer. including -, wherein the at least one string includes a first region in which the channel layer is doped with N+ and a second region formed of the same material as a material constituting a wiring disposed on the at least one string. It is characterized in that it comprises a drain junction (Drain junction) formed in a double structure comprising a.
  • Drain junction drain junction
  • the second region is formed in the internal space of the first region as the same material as the material constituting the wiring is filled in the internal space of the channel layer formed in the form of empty macaroni.
  • the second region is formed in the internal space of the first region as the same material as the material constituting the wiring is filled in the internal space of the channel layer formed in the form of empty macaroni.
  • the same material as the material constituting the wiring may be filled in only an upper portion of the inner space of the channel layer.
  • the at least one string may have a structure in which an area of the drain junction is maximally increased as the drain junction is formed in the double structure.
  • the at least one string may have a structure in which a contact area of the channel layer is increased as much as possible as the drain junction is formed in the double structure.
  • the channel layer may be formed of a material including at least one of In, Zn, or Ga or a group 4 semiconductor material to suppress and block leakage current.
  • a method of manufacturing a 3D flash memory includes: a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked; and at least one string extending in a vertical direction on the substrate through the plurality of word lines.
  • the at least one string includes a channel layer extending in the vertical direction and a charge storage layer formed to surround the channel layer.
  • - preparing a semiconductor structure comprising; forming a first region included in a drain junction of a double structure by N+ doping an upper portion of the channel layer; etching an upper portion of an inner region of the channel layer; and forming a second region included in the drain junction of the dual structure in the etched space, the second region being formed of the same material as the material constituting the wiring disposed on the at least one string.
  • One embodiment proposes a three-dimensional flash memory having a structure in which the area of the drain junction is increased as much as possible in relation to a channel layer formed of a material having excellent leakage current characteristics but having a contact resistance greater than that of polysilicon and a method of manufacturing the same, It is possible to improve the contact resistance of the channel layer.
  • FIG. 1 is a simplified circuit diagram illustrating an array of a conventional three-dimensional flash memory.
  • FIG. 2 is a perspective view showing the structure of a conventional three-dimensional flash memory.
  • FIG. 3 is a side cross-sectional view illustrating a conventional three-dimensional flash memory.
  • FIG. 4 is a side cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • FIG. 5 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • 6A to 6D are side cross-sectional views illustrating a three-dimensional flash memory in order to explain the manufacturing method illustrated in FIG. 5 .
  • FIG. 7 is a side cross-sectional view illustrating a 3D flash memory according to another exemplary embodiment.
  • FIG. 8 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.
  • 9A to 9D are side cross-sectional views illustrating a three-dimensional flash memory in order to explain the manufacturing method illustrated in FIG. 8 .
  • the 3D flash memory may be illustrated and described while omitting components such as a source line positioned below the plurality of strings for convenience of description.
  • the 3D flash memory to be described later is not limited thereto, and may further include additional components based on the structure of the existing 3D flash memory illustrated with reference to FIG. 2 .
  • FIG. 4 is a side cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • the 3D flash memory 400 includes a plurality of word lines 410 and at least one string 420 .
  • the plurality of word lines 410 are sequentially stacked while extending in the horizontal direction on the substrate 405 , respectively, W (tungsten), Ti (titanium), Ta (tantalum), Cu (copper), and Mo (molybdenum). ), Ru (ruthenium), or Au (gold) such as conductive material (all metal materials capable of forming an ALD are included in addition to the described metal materials) and applying a voltage to the corresponding memory cells to perform a memory operation (read operation, program operation and erase operation, etc.) may be performed.
  • a plurality of insulating layers 411 formed of an insulating material may be interposed between the plurality of word lines 410 .
  • a String Selection Line may be disposed at an upper end of the plurality of word lines 410
  • a Ground Selection Line may be disposed at a lower end of the plurality of word lines 410 .
  • At least one string 420 passes through the plurality of word lines 410 and extends in the vertical direction on the substrate 405, and each includes a channel layer 421 and a charge storage layer 422, A plurality of memory cells corresponding to the plurality of word lines 410 may be configured.
  • the charge storage layer 422 is formed to extend to surround the channel layer 421 , and traps charges or holes caused by voltages applied through the plurality of word lines 410 , or states of charges (eg, electric charges). As a component that maintains their polarization state), it may serve as a data storage in the three-dimensional flash memory 400 .
  • an oxide-nitride-oxide (ONO) layer or a ferroelectric layer may be used as the charge storage layer 422 .
  • the charge storage layer 422 is not limited or limited to being extended to surround the channel layer 421 , and may have a structure that surrounds the channel layer 421 and is separated for each memory cell.
  • the channel layer 421 is a component that performs a memory operation by a voltage applied through the plurality of word lines 410, SSL, GSL, and bit lines, and includes at least one of In, Zn, or Ga. It may be formed of a material having excellent leakage current characteristics like a group 4 semiconductor material, but having a contact resistance greater than that of polysilicon.
  • a buried layer 423 may be formed in the channel layer 421 .
  • a buried layer 423 of oxide may be formed in the inner space of the channel layer 4210 .
  • the at least one string 420 includes a drain junction 430 formed in a double structure, the area of the drain junction 430 may be increased to the maximum.
  • the drain junction 430 includes a first region 431 doped with N+ in the channel layer 421 and a second region 431 doped with N+ into a material (eg, polysilicon) having a lower contact resistance than that of the channel layer 421 . It may have a dual structure including region 432 . Accordingly, the drain junction 430 may have a structure in which the area of the drain junction 430 is maximally increased as it has a double structure, and thus the contact area of the channel layer 421 is maximally increased. The contact resistance can be improved (can be made smaller).
  • the reason that the drain junction 430 has a structure in which the area is increased to the maximum is that in the at least one string 420 , on the premise that the number of the plurality of memory cells included in the at least one string 420 is implemented as a planned number.
  • the structure in which the contact area of the channel layer 421 is increased to the maximum is achieved on the premise that the number of the plurality of memory cells included in the at least one string 420 is implemented as a predetermined number. ) in which the contact area of the channel layer 421 is maximally increased in the remaining regions except for the region in which the plurality of memory cells are implemented.
  • the second region 432 has a material having a lower contact resistance than the channel layer 421 as shown in the figure. As it is filled, it may be formed in the internal space of the first region 431 .
  • the material having a lower contact resistance than the channel layer 421 fills only the upper portion of the inner space of the channel layer 421 , so that the second region 432 is formed in the upper portion of the at least one string 420 .
  • the first region 431 may also be formed in an upper portion of the at least one string 420 .
  • a wiring 440 such as a drain line may be disposed on the at least one string 420 (more precisely, on the drain junction 430 ).
  • the drain junction 430 has a double structure including a first region 431 doped with N+ in the channel layer 421 and a second region 432 doped with N+ in a material having a lower contact resistance than that of the channel layer 421 . It is possible to have a structure in which the area is increased as much as possible through , and based on this, the contact resistance of the channel layer 421 with respect to the wiring 440 can be improved.
  • FIG. 5 is a flowchart illustrating a manufacturing method of a 3D flash memory according to an exemplary embodiment
  • FIGS. 6A to 6D are side cross-sectional views illustrating the 3D flash memory to explain the manufacturing method shown in FIG. 5 .
  • the manufacturing method described below is performed by an automated and mechanized manufacturing system, and the 3D flash memory manufactured through the manufacturing method may have the structure described with reference to FIG. 4 .
  • the manufacturing system may prepare the semiconductor structure 600 as shown in FIG. 6A in step S510 .
  • the semiconductor structure 600 extends in the horizontal direction on the substrate 605 and passes through the plurality of word lines 610 and the plurality of word lines 610 sequentially stacked in the vertical direction on the substrate 605 . It may include at least one string 620 which is formed to extend to .
  • the at least one string 620 may include a channel layer 621 extending in a vertical direction and a charge storage layer 622 extending in a vertical direction to surround the channel layer 621 .
  • the channel layer 621 may be formed of a material including at least one of In, Zn, or Ga or a material having excellent leakage current characteristics, such as a group 4 semiconductor material, but having a contact resistance greater than that of polysilicon. 621 may be formed in the form of an empty macaroni and may include a buried film 623 therein.
  • step S520 the manufacturing system may do N+ doping on an upper portion of the channel layer 621 as shown in FIG. 6B to form a first region 631 included in the drain junction 630 having a double structure.
  • the manufacturing system may etch an upper portion of the inner region of the channel layer 621 as shown in FIG. 6C .
  • the manufacturing system may etch an upper portion of the buried layer 623 included in the channel layer 621 to secure the space 621-1.
  • the manufacturing system may form a second region 632 included in the double structure drain junction 630 in the etched space 621 - 2 as shown in FIG. 6D .
  • the second region 632 may be an N+ doped region of a material (eg, polysilicon) having a lower contact resistance than the channel layer 621 .
  • a material (eg, polysilicon) having a lower contact resistance than the channel layer 621 is filled in the etched space 621 - 2 , and then N+ doping is performed to form the second region 632 . can do.
  • the manufacturing system may arrange the wiring 640 on the upper portion of the at least one string 620 as shown in FIG. 6D.
  • FIG. 7 is a side cross-sectional view illustrating a 3D flash memory according to another exemplary embodiment.
  • the 3D flash memory 700 has the same structure (drain junction of the double structure) as the 3D flash memory 400 described with reference to FIG. 4 , but has a double structure. There is a difference in that a material constituting the second region included in the drain junction is different from that of the 3D flash memory 400 . A detailed description thereof will be provided below.
  • the 3D flash memory 700 includes a plurality of word lines 710 and at least one string 720 .
  • the plurality of word lines 710 are sequentially stacked while extending in the horizontal direction on the substrate 705, respectively, W (tungsten), Ti (titanium), Ta (tantalum), Cu (copper), Mo (molybdenum). ), Ru (ruthenium), or Au (gold) such as conductive material (all metal materials capable of forming an ALD are included in addition to the described metal materials) and applying a voltage to the corresponding memory cells to perform a memory operation (read operation, program operation and erase operation, etc.) may be performed.
  • a plurality of insulating layers 711 formed of an insulating material may be interposed between the plurality of word lines 710 .
  • a String Selection Line may be disposed at the upper end of the plurality of word lines 710
  • a Ground Selection Line may be disposed at the lower end of the plurality of word lines 710 .
  • At least one string 720 is formed to extend in a vertical direction on the substrate 705 through the plurality of word lines 710, and each includes a channel layer 721 and a charge storage layer 722, A plurality of memory cells corresponding to the plurality of word lines 710 may be configured.
  • the charge storage layer 722 is formed to extend to surround the channel layer 721 , and traps charges or holes caused by voltages applied through the plurality of word lines 710 , or states of charges (eg, electric charges). As a component that maintains their polarization state), it may serve as a data storage in the three-dimensional flash memory 700 .
  • an oxide-nitride-oxide (ONO) layer or a ferroelectric layer may be used as the charge storage layer 722 .
  • the channel layer 721 is a component that performs a memory operation by a voltage applied through the plurality of word lines 710, SSL, GSL, and bit lines, and includes a material including at least one of In, Zn, or Ga or It may be formed of a material having excellent leakage current characteristics like a group 4 semiconductor material, but having a contact resistance greater than that of polysilicon.
  • a buried layer 723 may be formed inside the channel layer 721 .
  • a buried layer 723 of oxide may be formed in the inner space of the channel layer 7210 .
  • the at least one string 720 includes a drain junction 730 formed in a double structure, the area of the drain junction 730 may be maximized.
  • the drain junction 730 is formed of a material (eg, W) constituting the first region 731 N+ doped in the channel layer 721 and the wiring 740 disposed on the at least one string 720 .
  • a second region 732 formed of the same material as (tungsten), Ti (titanium), Ta (tantalum), Cu (copper), Mo (molybdenum), Ru (ruthenium), or Au (gold)). It may have a double structure comprising a. Accordingly, the drain junction 730 may have a structure in which the area is increased as much as possible as it has a double structure, and through this, the contact area of the channel layer 721 has a structure in which the contact area of the channel layer 721 is increased to the maximum.
  • the drain junction 730 has a structure in which the area is increased as much as possible in the at least one string 720 on the premise that the number of the plurality of memory cells included in the at least one string 720 is implemented as a planned number. It means having a structure in which the area of the drain junction 730 is maximally increased in the region other than the region in which the plurality of memory cells are implemented. Similarly, the structure in which the contact area of the channel layer 721 is increased to the maximum is achieved on the premise that the number of the plurality of memory cells included in the at least one string 720 is implemented as a planned number. ) in which the contact area of the channel layer 721 is maximally increased in the remaining regions except for the region in which the plurality of memory cells are implemented.
  • the second region 732 is formed of the same material as the material constituting the wiring 740 in the inner space of the channel layer 721 in the form of an empty macaroni as shown in the figure. As it is filled, it may be formed in the internal space of the first region 731 .
  • the same material as the material constituting the wiring 740 is filled in only an upper portion of the inner space of the channel layer 721 , so that the second region 732 is formed in the upper portion of the at least one string 720 .
  • the first region 731 may also be formed in an upper portion of the at least one string 720 .
  • a wiring 740 such as a drain line may be disposed on the at least one string 720 (more precisely, on the drain junction 730 ).
  • the drain junction 730 has a double structure including a first region 731 doped with N+ in the channel layer 721 and a second region 732 formed of the same material as the material constituting the wiring 740 .
  • the area is increased as much as possible, and based on this, the contact resistance of the channel layer 721 with respect to the wiring 740 can be improved.
  • FIG. 8 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment
  • FIGS. 9A to 9D are side cross-sectional views illustrating the manufacturing method illustrated in FIG. 8 .
  • the manufacturing method described below is performed by an automated and mechanized manufacturing system, and the 3D flash memory manufactured through the manufacturing method may have the structure described with reference to FIG. 7 .
  • the semiconductor structure 900 may be prepared as shown in FIG. 9A .
  • the semiconductor structure 900 is formed to extend in a horizontal direction on the substrate 905 and penetrates a plurality of word lines 910 and a plurality of word lines 910 sequentially stacked in a vertical direction on the substrate 905 . It may include at least one string 920 that is formed to extend to .
  • the at least one string 920 may include a channel layer 921 extending in a vertical direction and a charge storage layer 922 extending in a vertical direction to surround the channel layer 921 .
  • the channel layer 921 may be formed of a material including at least one of In, Zn, or Ga, or a material having excellent leakage current characteristics, such as a group 4 semiconductor material, but having a contact resistance greater than that of polysilicon.
  • the 921 may be formed in the form of an empty macaroni and may include a buried film 923 therein.
  • step S820 the manufacturing system may do N+ doping on an upper portion of the channel layer 921 as shown in FIG. 9B to form a first region 931 included in the drain junction 930 having a double structure.
  • the manufacturing system may etch an upper portion of the inner region of the channel layer 921 as shown in FIG. 9C .
  • the manufacturing system may etch an upper portion of the buried layer 923 included in the channel layer 921 to secure the space 921-1.
  • the manufacturing system may form a second region 932 included in the double structure drain junction 930 in the etched space 921 - 2 as shown in FIG. 9D .
  • the second region 932 may be formed of the same material as the material constituting the wiring 940 disposed on the at least one string 920 .
  • the fabrication system may use a material constituting the interconnect 940 within the etched space 921 - 2 (eg, W (tungsten), Ti (titanium), Ta (tantalum), Cu (copper), Mo (molybdenum). ), a conductive material such as Ru (ruthenium) or Au (gold)) may be filled to form the second region 932 .
  • the manufacturing system is formed on the upper portion of at least one string 920 as shown in FIG. 9d W (tungsten), Ti (
  • the wiring 940 may be formed of a conductive material such as titanium), Ta (tantalum), Cu (copper), Mo (molybdenum), Ru (ruthenium), or Au (gold).

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Abstract

IGZO 채널층의 컨택트 저항을 개선하는 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 형성되는 전하 저장층을 포함함-을 포함하고, 상기 적어도 하나의 스트링은, 상기 채널층에 N+ 도핑된 제1 영역 및 상기 채널층보다 컨택트 저항이 작은 물질에 N+ 도핑된 제2 영역을 포함하는 이중 구조로 형성된 드레인 정션(Drain junction)을 포함하는 것을 특징으로 할 수 있다.

Description

IGZO 채널층의 컨택트 저항을 개선하는 3차원 플래시 메모리
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는 IGZO 채널층에서의 컨택트 저항(Contact resistance)을 개선하기 위한 기술이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다. 이하, 스트링 선택 라인(SSL)은 상부 선택 라인(Upper Selection Line; USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인(Lower Selection Line; LSL)으로 표현될 수 있다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브 형태로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)(산화물(Oxide)로 형성됨)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리와 관련하여 채널층(227)에서의 누설 전류 특성을 개선하는 것이 최근 이슈화되고 있는 바, 채널층(227)이 IGZO와 같이 In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질로 형성되는 구조가 제안되었다.
그러나 IGZO 물질은 폴리 실리콘에 비해 컨택트 저항(Contact resistance)이 큰 특성을 갖는 바, 도 3에 도시된 IGZO 물질로 형성되는 채널층(310)을 포함하는 기존의 3차원 플래시 메모리(300)는 드레인 정션(Drain junction)(311)의 면적이 작아 적어도 하나의 스트링의 상단에 위치하는 드레인 라인과 같은 배선(320)과의 컨택트 저항에 의한 문제를 갖는다.
따라서, 기존의 3차원 플래시 메모리(300)가 갖는 IGZO 채널층(310)의 컨택트 저항 문제를 해결하기 위한 기술이 제안될 필요가 있다.
일 실시예들은 우수한 누설 전류 특성을 가지나 컨택트 저항이 폴리 실리콘보다 큰 물질로 형성되는 채널층의 컨택트 저항을 개선하고자, 드레인 정션의 면적이 최대한 증가된 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 형성되는 전하 저장층을 포함함-을 포함하고, 상기 적어도 하나의 스트링은, 상기 채널층에 N+ 도핑된 제1 영역 및 상기 채널층보다 컨택트 저항이 작은 물질에 N+ 도핑된 제2 영역을 포함하는 이중 구조로 형성된 드레인 정션(Drain junction)을 포함하는 것을 특징으로 한다.
일 측면에 따르면, 상기 제2 영역은, 상기 채널층보다 컨택트 저항이 작은 물질이 내부가 빈 마카로니 형태로 형성된 상기 채널층의 내부 공간에 충진됨에 따라, 상기 제1 영역이 갖는 내부 공간에 형성되는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 채널층보다 컨택트 저항이 작은 물질은, 상기 채널층의 내부 공간 중 상단 일부분에만 충진되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 적어도 하나의 스트링은, 상기 드레인 정션이 상기 이중 구조로 형성됨에 따라 상기 드레인 정션의 면적이 최대한 증가된 구조를 갖는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 적어도 하나의 스트링은, 상기 드레인 정션이 상기 이중 구조로 형성됨에 따라 상기 채널층의 접촉 면적이 최대한 증가된 구조를 갖는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 채널층은, 누설 전류를 억제 및 차단하도록 In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질로 형성되고, 상기 채널층보다 컨택트 저항이 작은 물질은, 폴리 실리콘인 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체를 준비하는 단계; 상기 채널층의 상단 일부분에 N+ 도핑을 하여 이중 구조의 드레인 정션에 포함되는 제1 영역을 형성하는 단계; 상기 채널층의 내부 영역 중 상단 일부분을 식각하는 단계; 및 상기 식각된 공간 내에 상기 이중 구조의 드레인 정션에 포함되는 제2 영역-상기 제2 영역은 상기 채널층보다 컨택트 저항이 작은 물질에 N+ 도핑된 영역임-을 형성하는 단계를 포함한다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 형성되는 전하 저장층을 포함함-을 포함하고, 상기 적어도 하나의 스트링은, 상기 채널층에 N+ 도핑된 제1 영역 및 상기 적어도 하나의 스트링의 상부에 배치되는 배선을 구성하는 물질과 동일한 물질로 형성되는 제2 영역을 포함하는 이중 구조로 형성된 드레인 정션(Drain junction)을 포함하는 것을 특징으로 한다.
일 측면에 따르면, 상기 제2 영역은, 상기 배선을 구성하는 물질과 동일한 물질이 내부가 빈 마카로니 형태로 형성된 상기 채널층의 내부 공간에 충진됨에 따라, 상기 제1 영역이 갖는 내부 공간에 형성되는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 배선을 구성하는 물질과 동일한 물질은, 상기 채널층의 내부 공간 중 상단 일부분에만 충진되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 적어도 하나의 스트링은, 상기 드레인 정션이 상기 이중 구조로 형성됨에 따라 상기 드레인 정션의 면적이 최대한 증가된 구조를 갖는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 적어도 하나의 스트링은, 상기 드레인 정션이 상기 이중 구조로 형성됨에 따라 상기 채널층의 접촉 면적이 최대한 증가된 구조를 갖는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 채널층은, 누설 전류를 억제 및 차단하도록 In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질로 형성되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체를 준비하는 단계; 상기 채널층의 상단 일부분에 N+ 도핑을 하여 이중 구조의 드레인 정션에 포함되는 제1 영역을 형성하는 단계; 상기 채널층의 내부 영역 중 상단 일부분을 식각하는 단계; 및 상기 식각된 공간 내에 상기 이중 구조의 드레인 정션에 포함되는 제2 영역-상기 제2 영역은 상기 적어도 하나의 스트링의 상부에 배치되는 배선을 구성하는 물질과 동일한 물질로 형성됨-을 형성하는 단계를 포함한다.
일 실시예들은 우수한 누설 전류 특성을 가지나 컨택트 저항이 폴리 실리콘보다 큰 물질로 형성되는 채널층과 관련하여, 드레인 정션의 면적이 최대한 증가된 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법을 제안함으로써, 채널층의 컨택트 저항을 개선할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 기존의 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 4는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 6a 내지 6d는 도 5에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리는 나타낸 측면 단면도이다.
도 7은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 8은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 9a 내지 9d는 도 8에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리는 나타낸 측면 단면도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하, 3차원 플래시 메모리를 나타낸 측면 단면도에서는 설명의 편의를 위해 복수의 스트링들의 하부에 위치하는 소스 라인 등의 구성요소가 생략된 채 3차원 플래시 메모리가 도시 및 설명될 수 있다. 그러나 후술되는 3차원 플래시 메모리는 이에 제한되거나 한정되지 않고 도 2를 참조하여 도시된 기존의 3차원 플래시 메모리의 구조에 기초하여 추가적인 구성요소를 더 포함할 수 있다.
도 4는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 4를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(400)는 복수의 워드 라인들(410) 및 적어도 하나의 스트링(420)을 포함한다.
복수의 워드 라인들(410)은 기판(405) 상 수평 방향으로 연장 형성된 채 순차적으로 적층되며, 각각이 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)로 형성되어 각각에 대응하는 메모리 셀들로 전압을 인가하여 메모리 동작(판독 동작, 프로그램 동작 및 소거 동작 등)을 수행할 수 있다. 이러한 복수의 워드 라인들(410)의 사이에는 절연 물질로 형성되는 복수의 절연층들(411)이 개재될 수 있다.
이러한 복수의 워드 라인들(410)의 상단에는 SSL(String Selection Line)이 배치될 수 있으며, 하단에는 GSL(Ground Selection Line)이 배치될 수 있다.
적어도 하나의 스트링(420)은 복수의 워드 라인들(410)을 관통하여 기판(405) 상 수직 방향으로 연장 형성되는 가운데, 각각이 채널층(421) 및 전하 저장층(422)을 포함함으로써, 복수의 워드 라인들(410)에 대응하는 복수의 메모리 셀들을 구성할 수 있다.
전하 저장층(422)은 채널층(421)을 감싸도록 연장 형성된 채, 복수의 워드 라인들(410)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하거나, 전하들의 상태(예를 들어, 전하들의 분극 상태)를 유지하는 구성요소로서, 3차원 플래시 메모리(400)에서 데이터 저장소의 역할을 할 수 있다. 일례로, 전하 저장층(422)으로는 ONO(Oxide-Nitride-Oxide)층 또는 강유전체층이 사용될 수 있다. 전하 저장층(422)은 채널층(421)을 감싸도록 연장 형성되는 것에 제한되거나 한정되지 않고 채널층(421)을 감싸며 메모리 셀 별로 분리된 구조를 가질 수도 있다.
채널층(421)은 복수의 워드 라인들(410), SSL, GSL, 비트 라인을 통해 인가되는 전압에 의해 메모리 동작을 수행하는 구성요소로서, In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질과 같이 우수한 누설 전류 특성을 가지나 컨택트 저항이 폴리 실리콘보다 큰 물질로 형성될 수 있다.
이러한 채널층(421)의 내부에는 매립막(423)이 형성될 수 있다. 일례로, 채널층(421)이 내부가 빈 마카로니 형태로 구성됨에 따라 채널층(4210)의 내부 공간에는 산화물(Oxide)의 매립막(423)이 형성될 수 있다.
특히, 적어도 하나의 스트링(420)은 이중 구조로 형성된 드레인 정션(Drain junction)(430)을 포함함으로써, 드레인 정션(430)의 면적이 최대한 증가된 구조를 가질 수 있다.
보다 상세하게, 드레인 정션(430)은 채널층(421)에 N+ 도핑된 제1 영역(431) 및 채널층(421)보다 컨택트 저항이 작은 물질(일례로, 폴리 실리콘)에 N+ 도핑된 제2 영역(432)을 포함하는 이중 구조를 가질 수 있다. 따라서, 드레인 정션(430)은 이중 구조를 갖게 됨에 따라 면적이 최대한 증가된 구조를 가질 수 있고, 이를 통해 채널층(421)의 접촉 면적이 최대한 증가된 구조를 갖게 되어 채널층(421)의 큰 컨택트 저항이 개선될 수 있다(작아질 수 있다). 이하, 드레인 정션(430)이 면적이 최대한 증가된 구조를 갖는 것은, 적어도 하나의 스트링(420)에 포함되는 복수의 메모리 셀들의 개수가 계획된 개수로 구현됨을 전제로 적어도 하나의 스트링(420)에서 복수의 메모리 셀들이 구현되는 영역을 제외한 나머지 영역 상에서 드레인 정션(430)의 면적이 최대한 증가된 구조를 갖는 것을 의미한다. 마찬가지로, 채널층(421)의 접촉 면적이 최대한 증가된 구조를 갖게 되는 것은, 적어도 하나의 스트링(420)에 포함되는 복수의 메모리 셀들의 개수가 계획된 개수로 구현됨을 전제로 적어도 하나의 스트링(420)에서 복수의 메모리 셀들이 구현되는 영역을 제외한 나머지 영역 상에서 채널층(421)의 접촉 면적이 최대한 증가된 구조를 갖는 것을 의미한다.
드레인 정션(430)의 이중 구조와 관련하여, 제2 영역(432)은 도면과 같이 채널층(421)보다 컨택트 저항이 작은 물질이 내부가 빈 마카로니 형태로 형성된 채널층(421)의 내부 공간에 충진됨에 따라, 제1 영역(431)이 갖는 내부 공간에 형성될 수 있다. 일례로, 채널층(421)보다 컨택트 저항이 작은 물질은 채널층(421)의 내부 공간 중 상단 일부분에만 충진됨으로써, 제2 영역(432)은 적어도 하나의 스트링(420)의 상단 일부분에 형성될 수 있다. 마찬가지로, 제1 영역(431) 역시 적어도 하나의 스트링(420)의 상단 일부분에 형성될 수 있다.
적어도 하나의 스트링(420)의 상부에는(보다 정확하게, 드레인 정션(430)의 상부에는) 드레인 라인과 같은 배선(440)이 배치될 수 있다.
이처럼 드레인 정션(430)은, 채널층(421)에 N+ 도핑된 제1 영역(431) 및 채널층(421)보다 컨택트 저항이 작은 물질에 N+ 도핑된 제2 영역(432)을 포함하는 이중 구조를 통해 면적이 최대한 증가된 구조를 가질 수 있고, 이를 기반으로 배선(440)에 대한 채널층(421)의 컨택트 저항을 개선할 수 있다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 6a 내지 6d는 도 5에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리는 나타낸 측면 단면도이다.
이하, 후술되는 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 제조 방법을 통해 제조 완료되는 3차원 플래시 메모리는 도 4를 참조하여 설명된 구조를 갖게 될 수 있다.
도 5를 참조하면, 일 실시예에 따른 제조 시스템은 단계(S510)에서, 도 6a와 같이 반도체 구조체(600)를 준비할 수 있다.
여기서, 반도체 구조체(600)는 기판(605) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들(610) 및 복수의 워드 라인들(610)을 관통하여 기판(605) 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링(620)을 포함할 수 있다. 적어도 하나의 스트링(620)은 수직 방향으로 연장 형성되는 채널층(621) 및 채널층(621)을 감싸도록 수직 방향으로 연장 형성되는 전하 저장층(622)을 포함할 수 있다.
이 때, 채널층(621)은 In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질과 같이 우수한 누설 전류 특성을 가지나 컨택트 저항이 폴리 실리콘보다 큰 물질로 형성될 수 있으며, 채널층(621)은 내부가 빈 마카로니 형태로 형성되어 그 내부에 매립막(623)을 포함할 수 있다.
이어서 제조 시스템은 단계(S520)에서, 도 6b와 같이 채널층(621)의 상단 일부분에 N+ 도핑을 하여 이중 구조의 드레인 정션(630)에 포함되는 제1 영역(631)을 형성할 수 있다.
그 다음 제조 시스템은 단계(S530)에서, 도 6c와 같이 채널층(621)의 내부 영역 중 상단 일부분을 식각할 수 있다. 일례로, 제조 시스템은 채널층(621)의 내부에 포함된 매립막(623) 중 상단 일부분을 식각하여, 공간(621-1)을 확보할 수 있다.
그 후 제조 시스템은 단계(S540)에서, 도 6d와 같이 식각된 공간(621-2) 내에 이중 구조의 드레인 정션(630)에 포함되는 제2 영역(632)을 형성할 수 있다. 여기서, 제2 영역(632)은 채널층(621)보다 컨택트 저항이 낮은 물질(예컨대, 폴리 실리콘)에 N+ 도핑된 영역일 수 있다. 예를 들어, 제조 시스템은 식각된 공간(621-2) 내에 채널층(621)보다 컨택트 저항이 낮은 물질(예컨대, 폴리 실리콘)을 충진한 뒤, N+ 도핑을 하여 제2 영역(632)을 형성할 수 있다.
별도의 단계로 도 5에 도시되지는 않았으나, 이와 같이 단계들(S510 내지 S540)이 수행되고 나면 제조 시스템은, 도 6d와 같이 적어도 하나의 스트링(620)의 상부에 배선(640)을 배치할 수 있다.
도 7은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 7을 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리(700)는 도 4를 참조하여 설명된 3차원 플래시 메모리(400)와 동일한 구조(이중 구조의 드레인 정션)를 가지나, 이중 구조의 드레인 정션에 포함되는 제2 영역을 구성하는 물질이 3차원 플래시 메모리(400)와 상이하다는 점에서 차이가 있다. 이에 대한 상세한 설명은 아래에서 기재하기로 한다.
3차원 플래시 메모리(700)는 복수의 워드 라인들(710) 및 적어도 하나의 스트링(720)을 포함한다.
복수의 워드 라인들(710)은 기판(705) 상 수평 방향으로 연장 형성된 채 순차적으로 적층되며, 각각이 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)로 형성되어 각각에 대응하는 메모리 셀들로 전압을 인가하여 메모리 동작(판독 동작, 프로그램 동작 및 소거 동작 등)을 수행할 수 있다. 이러한 복수의 워드 라인들(710)의 사이에는 절연 물질로 형성되는 복수의 절연층들(711)이 개재될 수 있다.
이러한 복수의 워드 라인들(710)의 상단에는 SSL(String Selection Line)이 배치될 수 있으며, 하단에는 GSL(Ground Selection Line)이 배치될 수 있다.
적어도 하나의 스트링(720)은 복수의 워드 라인들(710)을 관통하여 기판(705) 상 수직 방향으로 연장 형성되는 가운데, 각각이 채널층(721) 및 전하 저장층(722)을 포함함으로써, 복수의 워드 라인들(710)에 대응하는 복수의 메모리 셀들을 구성할 수 있다.
전하 저장층(722)은 채널층(721)을 감싸도록 연장 형성된 채, 복수의 워드 라인들(710)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하거나, 전하들의 상태(예를 들어, 전하들의 분극 상태)를 유지하는 구성요소로서, 3차원 플래시 메모리(700)에서 데이터 저장소의 역할을 할 수 있다. 일례로, 전하 저장층(722)으로는 ONO(Oxide-Nitride-Oxide)층 또는 강유전체층이 사용될 수 있다.
채널층(721)은 복수의 워드 라인들(710), SSL, GSL, 비트 라인을 통해 인가되는 전압에 의해 메모리 동작을 수행하는 구성요소로서, In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질과 같이 우수한 누설 전류 특성을 가지나 컨택트 저항이 폴리 실리콘보다 큰 물질로 형성될 수 있다.
이러한 채널층(721)의 내부에는 매립막(723)이 형성될 수 있다. 일례로, 채널층(721)이 내부가 빈 마카로니 형태로 구성됨에 따라 채널층(7210)의 내부 공간에는 산화물(Oxide)의 매립막(723)이 형성될 수 있다.
특히, 적어도 하나의 스트링(720)은 이중 구조로 형성된 드레인 정션(Drain junction)(730)을 포함함으로써, 드레인 정션(730)의 면적이 최대한 증가된 구조를 가질 수 있다.
보다 상세하게, 드레인 정션(730)은 채널층(721)에 N+ 도핑된 제1 영역(731) 및 적어도 하나의 스트링(720)의 상부에 배치되는 배선(740)을 구성하는 물질(예컨대, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질)과 동일한 물질로 형성되는 제2 영역(732)을 포함하는 이중 구조를 가질 수 있다. 따라서, 드레인 정션(730)은 이중 구조를 갖게 됨에 따라 면적이 최대한 증가된 구조를 가질 수 있고, 이를 통해 채널층(721)의 접촉 면적이 최대한 증가된 구조를 갖게 되어 채널층(721)의 큰 컨택트 저항이 개선될 수 있다(작아질 수 있다). 이하, 드레인 정션(730)이 면적이 최대한 증가된 구조를 갖는 것은, 적어도 하나의 스트링(720)에 포함되는 복수의 메모리 셀들의 개수가 계획된 개수로 구현됨을 전제로 적어도 하나의 스트링(720)에서 복수의 메모리 셀들이 구현되는 영역을 제외한 나머지 영역 상에서 드레인 정션(730)의 면적이 최대한 증가된 구조를 갖는 것을 의미한다. 마찬가지로, 채널층(721)의 접촉 면적이 최대한 증가된 구조를 갖게 되는 것은, 적어도 하나의 스트링(720)에 포함되는 복수의 메모리 셀들의 개수가 계획된 개수로 구현됨을 전제로 적어도 하나의 스트링(720)에서 복수의 메모리 셀들이 구현되는 영역을 제외한 나머지 영역 상에서 채널층(721)의 접촉 면적이 최대한 증가된 구조를 갖는 것을 의미한다.
드레인 정션(730)의 이중 구조와 관련하여, 제2 영역(732)은 도면과 같이 배선(740)을 구성하는 물질과 동일한 물질이 내부가 빈 마카로니 형태로 형성된 채널층(721)의 내부 공간에 충진됨에 따라, 제1 영역(731)이 갖는 내부 공간에 형성될 수 있다. 일례로, 배선(740)을 구성하는 물질과 동일한 물질은 채널층(721)의 내부 공간 중 상단 일부분에만 충진됨으로써, 제2 영역(732)은 적어도 하나의 스트링(720)의 상단 일부분에 형성될 수 있다. 마찬가지로, 제1 영역(731) 역시 적어도 하나의 스트링(720)의 상단 일부분에 형성될 수 있다.
적어도 하나의 스트링(720)의 상부에는(보다 정확하게, 드레인 정션(730)의 상부에는) 드레인 라인과 같은 배선(740)이 배치될 수 있다.
이처럼 드레인 정션(730)은, 채널층(721)에 N+ 도핑된 제1 영역(731) 및 배선(740)을 구성하는 물질과 동일한 물질로 형성되는 제2 영역(732)을 포함하는 이중 구조를 통해 면적이 최대한 증가된 구조를 가질 수 있고, 이를 기반으로 배선(740)에 대한 채널층(721)의 컨택트 저항을 개선할 수 있다.
도 8은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 9a 내지 9d는 도 8에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리는 나타낸 측면 단면도이다.
이하, 후술되는 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 제조 방법을 통해 제조 완료되는 3차원 플래시 메모리는 도 7을 참조하여 설명된 구조를 갖게 될 수 있다.
도 8을 참조하면, 일 실시예에 따른 제조 시스템은 단계(S810)에서, 도 9a와 같이 반도체 구조체(900)를 준비할 수 있다.
여기서, 반도체 구조체(900)는 기판(905) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들(910) 및 복수의 워드 라인들(910)을 관통하여 기판(905) 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링(920)을 포함할 수 있다. 적어도 하나의 스트링(920)은 수직 방향으로 연장 형성되는 채널층(921) 및 채널층(921)을 감싸도록 수직 방향으로 연장 형성되는 전하 저장층(922)을 포함할 수 있다.
이 때, 채널층(921)은 In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질과 같이 우수한 누설 전류 특성을 가지나 컨택트 저항이 폴리 실리콘보다 큰 물질로 형성될 수 있으며, 채널층(921)은 내부가 빈 마카로니 형태로 형성되어 그 내부에 매립막(923)을 포함할 수 있다.
이어서 제조 시스템은 단계(S820)에서, 도 9b와 같이 채널층(921)의 상단 일부분에 N+ 도핑을 하여 이중 구조의 드레인 정션(930)에 포함되는 제1 영역(931)을 형성할 수 있다.
그 다음 제조 시스템은 단계(S830)에서, 도 9c와 같이 채널층(921)의 내부 영역 중 상단 일부분을 식각할 수 있다. 일례로, 제조 시스템은 채널층(921)의 내부에 포함된 매립막(923) 중 상단 일부분을 식각하여, 공간(921-1)을 확보할 수 있다.
그 후 제조 시스템은 단계(S840)에서, 도 9d와 같이 식각된 공간(921-2) 내에 이중 구조의 드레인 정션(930)에 포함되는 제2 영역(932)을 형성할 수 있다. 여기서, 제2 영역(932)은 적어도 하나의 스트링(920)의 상부에 배치되는 배선(940)을 구성하는 물질과 동일한 물질로 형성될 수 있다. 예를 들어, 제조 시스템은 식각된 공간(921-2) 내에 배선(940)을 구성하는 물질(예컨대, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질)과 동일한 물질을 충진하여 제2 영역(932)을 형성할 수 있다.
별도의 단계로 도 8에 도시되지는 않았으나, 이와 같이 단계들(S810 내지 S840)이 수행되고 나면 제조 시스템은, 도 9d와 같이 적어도 하나의 스트링(920)의 상부에 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질로 구성되는 배선(940)을 배치할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (14)

  1. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및
    상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 형성되는 전하 저장층을 포함함-
    을 포함하고,
    상기 적어도 하나의 스트링은,
    상기 채널층에 N+ 도핑된 제1 영역 및 상기 채널층보다 컨택트 저항이 작은 물질에 N+ 도핑된 제2 영역을 포함하는 이중 구조로 형성된 드레인 정션(Drain junction)을 포함하는 것을 특징으로 하는 3차원 플래시 메모리.
  2. 제1항에 있어서,
    상기 제2 영역은,
    상기 채널층보다 컨택트 저항이 작은 물질이 내부가 빈 마카로니 형태로 형성된 상기 채널층의 내부 공간에 충진됨에 따라, 상기 제1 영역이 갖는 내부 공간에 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  3. 제2항에 있어서,
    상기 채널층보다 컨택트 저항이 작은 물질은,
    상기 채널층의 내부 공간 중 상단 일부분에만 충진되는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 제1항에 있어서,
    상기 적어도 하나의 스트링은,
    상기 드레인 정션이 상기 이중 구조로 형성됨에 따라 상기 드레인 정션의 면적이 최대한 증가된 구조를 갖는 것을 특징으로 하는 3차원 플래시 메모리.
  5. 제4항에 있어서,
    상기 적어도 하나의 스트링은,
    상기 드레인 정션이 상기 이중 구조로 형성됨에 따라 상기 채널층의 접촉 면적이 최대한 증가된 구조를 갖는 것을 특징으로 하는 3차원 플래시 메모리.
  6. 제1항에 있어서,
    상기 채널층은,
    누설 전류를 억제 및 차단하도록 In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질로 형성되고,
    상기 채널층보다 컨택트 저항이 작은 물질은,
    폴리 실리콘인 것을 특징으로 하는 3차원 플래시 메모리.
  7. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체를 준비하는 단계;
    상기 채널층의 상단 일부분에 N+ 도핑을 하여 이중 구조의 드레인 정션에 포함되는 제1 영역을 형성하는 단계;
    상기 채널층의 내부 영역 중 상단 일부분을 식각하는 단계; 및
    상기 식각된 공간 내에 상기 이중 구조의 드레인 정션에 포함되는 제2 영역-상기 제2 영역은 상기 채널층보다 컨택트 저항이 작은 물질에 N+ 도핑된 영역임-을 형성하는 단계
    를 포함하는 3차원 플래시 메모리의 제조 방법.
  8. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및
    상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 형성되는 전하 저장층을 포함함-
    을 포함하고,
    상기 적어도 하나의 스트링은,
    상기 채널층에 N+ 도핑된 제1 영역 및 상기 적어도 하나의 스트링의 상부에 배치되는 배선을 구성하는 물질과 동일한 물질로 형성되는 제2 영역을 포함하는 이중 구조로 형성된 드레인 정션(Drain junction)을 포함하는 것을 특징으로 하는 3차원 플래시 메모리.
  9. 제8항에 있어서,
    상기 제2 영역은,
    상기 배선을 구성하는 물질과 동일한 물질이 내부가 빈 마카로니 형태로 형성된 상기 채널층의 내부 공간에 충진됨에 따라, 상기 제1 영역이 갖는 내부 공간에 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  10. 제9항에 있어서,
    상기 배선을 구성하는 물질과 동일한 물질은,
    상기 채널층의 내부 공간 중 상단 일부분에만 충진되는 것을 특징으로 하는 3차원 플래시 메모리.
  11. 제8항에 있어서,
    상기 적어도 하나의 스트링은,
    상기 드레인 정션이 상기 이중 구조로 형성됨에 따라 상기 드레인 정션의 면적이 최대한 증가된 구조를 갖는 것을 특징으로 하는 3차원 플래시 메모리.
  12. 제11항에 있어서,
    상기 적어도 하나의 스트링은,
    상기 드레인 정션이 상기 이중 구조로 형성됨에 따라 상기 채널층의 접촉 면적이 최대한 증가된 구조를 갖는 것을 특징으로 하는 3차원 플래시 메모리.
  13. 제8항에 있어서,
    상기 채널층은,
    누설 전류를 억제 및 차단하도록 In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  14. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체를 준비하는 단계;
    상기 채널층의 상단 일부분에 N+ 도핑을 하여 이중 구조의 드레인 정션에 포함되는 제1 영역을 형성하는 단계;
    상기 채널층의 내부 영역 중 상단 일부분을 식각하는 단계; 및
    상기 식각된 공간 내에 상기 이중 구조의 드레인 정션에 포함되는 제2 영역-상기 제2 영역은 상기 적어도 하나의 스트링의 상부에 배치되는 배선을 구성하는 물질과 동일한 물질로 형성됨-을 형성하는 단계
    를 포함하는 3차원 플래시 메모리의 제조 방법.
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